WO2020202600A1 - 半導体装置、半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000010586 diagram Methods 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4821—Bridge structure with air gap
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
Definitions
- An embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
- An air bridge may be provided in order to electrically connect two source electrodes provided apart from each other on the substrate of the semiconductor device. By wiring using an air bridge, it is possible to connect the source electrodes to each other without contacting the gate electrode or other electrodes between the source electrodes.
- FIG. 1 shows a cross section of a conventional semiconductor device, in which a source electrode 30 is provided on a substrate 10.
- An air bridge 70 is provided to connect the left and right source electrodes 30 without contacting the gate electrode 40.
- the height is different between the portion provided on the source electrode 30 and the portion provided above the gate electrode 40, and the height is different above the gate electrode 40.
- the part had an upwardly convex shape.
- the ⁇ direction is up and the ⁇ direction is down.
- the convex shape is concentrated and the force is applied. Therefore, if the air bridge is damaged or the air bridge and the gate electrode come into close contact, the element will be short-circuited. There was a risk of destroying it.
- An object to be solved by the present invention is to provide a semiconductor device having improved strength of an air bridge provided in the semiconductor device, and a method for manufacturing the semiconductor device.
- the method for manufacturing the semiconductor device of the embodiment includes a step of providing two source electrodes on a substrate, a step of providing a gate electrode between the two source electrodes on one surface of the substrate, and a step of providing the two source electrodes.
- a method for manufacturing a semiconductor device including a step of removing a bridge base resist, wherein the surfaces of the two source electrodes opposite to the substrate and the surface of the air bridge base resist provided in a later step are substantially equal to each other. It is characterized by being flush with each other.
- FIG. 1 is a cross-sectional view schematically showing a conventional semiconductor device.
- FIG. 2 is a diagram schematically showing a semiconductor device according to the first embodiment.
- FIG. 3 is a diagram schematically showing a cross section of the semiconductor device according to the first embodiment.
- FIG. 4A is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 4B is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 4C is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 5A is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 5B is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 5A is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 5B is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 5C is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment.
- FIG. 6 is a diagram schematically showing the semiconductor device according to the second embodiment.
- FIG. 7 is a diagram schematically showing a cross section of the semiconductor device according to the third embodiment.
- FIG. 8A is a diagram showing a method of manufacturing a semiconductor device according to the third embodiment.
- FIG. 8B is a diagram showing a method of manufacturing a semiconductor device according to the third embodiment.
- FIG. 8C is a diagram showing a method of manufacturing a semiconductor device according to the third embodiment.
- FIG. 9A is a diagram showing a method of manufacturing a semiconductor device according to the third embodiment.
- FIG. 9B is a diagram showing a method of manufacturing a semiconductor device according to the third embodiment.
- FIG. 9C is a diagram showing a method of manufacturing a semiconductor device according to the third embodiment.
- FIG. 2 is a diagram showing a semiconductor device 100 according to the present embodiment.
- a pair of source electrodes 30 and a gate electrode 40 are provided on one surface 10a of the substrate 10.
- one surface 10a on which the pair of source electrodes 30 and the gate electrode 40 are provided on the substrate 10 is referred to as an upper surface 10a.
- the source electrode 30 and the gate electrode 40 in FIG. 2 are pad electrodes, and are provided as pad electrodes because the area of other ohmic electrodes and gate electrodes is small and it is difficult to connect to an external circuit.
- the pair of source electrodes 30 are separated from each other. Further, ohmic electrodes 20 are provided side by side on the substrate 10. In the ohmic electrode 20, the source electrode 20a and the drain electrode 20b are alternately arranged.
- the gate electrode 40 is provided between two adjacent source electrodes 30 apart from the source electrode 30. Further, the gate electrode 40 is provided between the ohmic electrode 20 and the source electrode 30 so as not to be connected to the surrounding electrodes.
- the two adjacent source electrodes 30 are electrically connected by an air bridge 70. Further, the source electrode 30 and each source electrode 20a are also electrically connected by an air bridge 70.
- FIG. 3 is a diagram schematically showing a cross section of the semiconductor device according to the present embodiment.
- FIG. 3 represents a cross-sectional view taken along the line XY of FIG.
- the ⁇ direction is up and the ⁇ direction is down.
- Two source electrodes 30 are provided on the semiconductor substrate 10.
- the surface of the source electrode 30 on the substrate 10 side is referred to as a first surface or a lower surface
- the surface of the source electrode 30 opposite to the substrate 10 side is referred to as a second surface or an upper surface 30a.
- the upper surfaces 30a (second surface) of these two source electrodes 30 are substantially flush with each other.
- a gate electrode 40 is provided between the two source electrodes 30 so as to be separated from each other.
- the upper surface 40a of the gate electrode 40 is lower than the upper surface 30a of the pair of source electrodes 30.
- the two source electrodes 30 have an air bridge 70 for electrically connecting the source electrodes 30 to each other without contacting the gate electrode 40 between the pair of source electrodes 30 and other electrodes provided on the substrate 10. It is provided.
- the air bridge 70 is provided between the substrate 10 and the gate electrode 40 with a space S separated from the substrate 10.
- the air bridge 70 is connected to the upper surface 30a of the pair of source electrodes 30.
- an insulating film 50 is provided on the side surface of the source electrode 30, the substrate 10, and the gate electrode 40.
- the insulating film 50 covers the surface of the substrate 10 facing the space S, the surface of the pair of source electrodes 30 facing the space S, and the surface of the gate electrode 40 facing the space S.
- the air bridge 70 is provided on the upper surface 30a (second surface) of the source electrode 30, is formed to have substantially the same thickness regardless of the location, and is formed in a state where there is almost no unevenness. That is, the upper surface 71 of the air bridge 70 includes a pair of first regions 71a facing the pair of source electrodes 30 and a second region 71b located between the pair of first regions 71a, and in the vertical direction, The second region 71b is arranged at substantially the same position as the pair of first regions 71a.
- FIGS. 4A to 4C are views showing a method of manufacturing a semiconductor device according to the present embodiment.
- 5A to 5C are views showing a method of manufacturing a semiconductor device according to the present embodiment.
- a method of manufacturing the semiconductor device 100 will be described with reference to FIGS. 4A to 4C and FIGS. 5A to 5C.
- the substrate 10 contains GaAs, GaN, and the like.
- two source electrodes 30 are provided on the upper surface 10a (one surface) of the substrate 10. The pair of source electrodes 30 are provided so as to be separated from each other.
- a gate electrode 40 is provided on the upper surface 10a of the substrate 10.
- the gate electrode 40 is provided between the pair of source electrodes 30 so as to be separated from the pair of source electrodes 30. Further, the upper surface 40a of the gate electrode 40 is formed lower than the upper surface 30a of the source electrode 30.
- the gate electrode 40 includes Pt, Ti, and Au. The order in which the source electrode 30 and the gate electrode 40 are formed may be either.
- an insulating film 50 is provided on the side surface of the source electrode 30 on the gate electrode 40 side, the substrate 10, and the gate electrode 40.
- the insulating film 50 is formed by depositing SiN on these surfaces by the CVD method.
- the insulating film 50 includes a surface located between the source electrode 30 and the gate electrode 40 of the substrate 10, surfaces facing each other of the pair of source electrodes 30, the upper surface 40a of the gate electrode 40, and the source electrode 30 of the gate electrode 40. Covers the surface facing the surface.
- the insulating film 50 is not formed on the upper surface 30a of the pair of source electrodes 30.
- the air bridge base resist 60 is applied so as to cover these insulating films 50.
- the air bridge base resist 60 is provided by applying a photoresist with a spin coat.
- the height is substantially the same as that of the source electrode 30, so that the surface of the photoresist and the upper surface 30a (second surface) of the source electrode 30 are substantially flush with each other. That is, in the vertical direction, the upper surface 60a of the air bridge base resist 60 is formed at substantially the same position as the upper surface 30a of the pair of source electrodes 30.
- the final upper surface 60a of the air bridge base resist 60 is formed in the vertical direction.
- the upper part of the air bridge base resist 60 is removed by etching or the like so that it is located at substantially the same position as the upper surface 30a of the pair of source electrodes 30.
- the air bridge base resist 60 is removed after this, but the height is taken into consideration so that the source electrode 30 and other nearby electrodes and wiring will not be significantly affected by performance when undergoing a series of steps. Is decided.
- the air bridge 70 is formed so as to secure an appropriate thickness so that the resistance does not become too large.
- the air bridge 70 having almost no unevenness is provided, and the two source electrodes 30 are connected by the air bridge 70 without being connected to the gate electrode 40.
- the source electrode 30 is formed so that the upper surface 30a (second surface) of the two source electrodes 30 is at the same height as the air bridge base resist 60 to be provided thereafter.
- the upper surface 71 of the air bridge 70 becomes substantially flat and has almost no unevenness. Therefore, even when a force from above is applied, the force is not partially applied and is dispersed. As a result, the air bridge 70 is less likely to be damaged by an external force, and it is possible to prevent a short circuit or breakage of the element.
- this structure is also applicable to the air bridge 70 connecting X'-Y'in FIG. 2, and the source electrode 20a and the source electrode 30 connected by the air bridge 70.
- the air bridge 70 is formed by forming the source electrode 30 so that the upper surface (second surface) of the source electrode 30 and the source electrode 20a is at the same height as the air bridge base resist 60 to be provided thereafter, as in the case of XY.
- the upper surface of the is substantially flat and has almost no unevenness. Therefore, even when a force from above is applied, the force is not partially applied and is dispersed. As a result, the air bridge 70 is less likely to be damaged by an external force, and it is possible to prevent a short circuit or breakage of the element.
- the present embodiment by reducing the unevenness of the air bridge 70, it is possible to prevent the force from being partially concentrated even when an external force is applied to the air bridge 70.
- This makes it possible to provide a semiconductor device 100 and a method for manufacturing the semiconductor device 100, which improves the strength of the air bridge 70 and prevents breakage and short-circuiting / destruction of elements.
- the air bridge 70 is formed to have a substantially flat surface to increase the strength against an external force from above.
- the connection portion may be damaged. Therefore, in the second embodiment, damage is prevented by increasing the connection area of the air bridge 70 with the source electrode 30.
- FIG. 6 is a diagram schematically showing a semiconductor device according to the present embodiment.
- viewing the semiconductor device 100 in the direction from the source electrode 30 toward the substrate 10 as shown in FIG. 6 is referred to as “top view”.
- the substrate 10 is provided with two source electrodes 30 and a gate electrode 40 between them.
- the source electrodes 30 are connected by an air bridge 70 without being connected to the electrodes or wiring between them.
- the ohmic electrode 20 is provided at a position separated from the source electrode 30.
- the ohmic electrode 20 and the source electrode 30 are connected by an air bridge 70 without being connected to an electrode or wiring between them.
- the widths W1 and W2 of the air bridge 70 are not constant at the connection portion between the source electrode 30 and the air bridge 70, and are substantially the same as or wider than the width of the source electrode 30. It is provided so as to be. Further, the length L of the air bridge 70 is long, and the width LS of the source electrode 30 is provided up to a portion where the width LS begins to widen.
- connection portion of the air bridge 70 to the source electrode 30 is in a direction D1 that intersects the line-up direction of the pair of source electrodes 30 rather than the portion that overlaps with the gate electrode 40 of the air bridge 70. It protrudes into. As a result, it is possible to suppress the overlap between the gate electrode 40 and the air bridge 70 while improving the connection strength between the source electrode 30 and the air bridge 70.
- the semiconductor device 100 includes a plurality of air bridges 80 for connecting the source electrode 20a and the source electrode 30.
- the air bridge 80 extends from the source electrode 20a toward the source electrode 30.
- the air bridge 80 is connected to the upper surface of the source electrode 20a and the upper surface of the source electrode 30.
- connection portion of the air bridge 80 to the source electrode 30 intersects the direction in which the pair of source electrodes 20a and 30 are lined up rather than the portion overlapping the gate electrode 40 of the air bridge 80. It projects in directions D2 and D3. As a result, it is possible to suppress the overlap between the gate electrode 40 and the air bridge 80 while improving the connection strength between the source electrode 30 and the air bridge 80.
- the manufacturing process is the same as that of the first embodiment.
- the semiconductor device of the second embodiment can be manufactured by using the width and length of the air bridge as a mask as shown in FIG.
- the air bridge may be provided by the conventional method, or the air bridge may be provided as in the first embodiment.
- the width of the air bridge 70 is increased to the same width as the source electrode 30, so that the connection area is increased. , It is possible to prevent the connection portion from being damaged when an external force is applied from above, and as a result, it is possible to increase the strength.
- connection portion of the air bridges 70 and 80 to the source electrode 30 is a pair of source electrodes rather than the portion of the air bridge 70 and 80 that overlaps with the gate electrode 40. It protrudes in the direction that intersects the line-up direction. As a result, it is possible to suppress the overlap between the gate electrode 40 and the air bridge 80 while improving the connection strength between the source electrode 30 and the air bridge 80.
- FIG. 7 is a diagram schematically showing a semiconductor device according to the present embodiment.
- the semiconductor device 200 according to the present embodiment is different from the semiconductor device 100 according to the first embodiment in the shape of the air bridge 170.
- the differences from the first embodiment will be described. The same applies to the first embodiment except for the matters described below.
- the air bridge 170 is made of a metal material such as Au.
- the air bridge 170 extends from one source electrode 30 toward the other source electrode 30.
- the air bridge 170 is provided between the substrate 10 and the gate electrode 40 with a space S separated from the substrate 10.
- the air bridge 170 is connected to the upper surface 30a of the pair of source electrodes 30.
- the surface of the air bridge 170 includes a lower surface 171 and an upper surface 172.
- the lower surface 171 is a surface facing the source electrode 30.
- the upper surface 172 is a surface opposite to the surface facing the source electrode 30.
- the lower surface 171 of the air bridge 170 includes a pair of first regions 171a connected to the upper surfaces 30a of the pair of source electrodes 30, and a second region 171b located between the pair of first regions 171a.
- the second region 171b of the lower surface 171 is located in a region directly above the space S.
- the second region 171b of the lower surface 171 is arranged at a position lower than the first region 171a of the lower surface 171. That is, the air bridge 170 includes a convex portion 170a that protrudes toward the space S.
- the upper surface 172 of the air bridge includes a pair of first regions 172a facing the pair of source electrodes 30 and a second region 172b located between the pair of first regions 172a.
- the second region 172b of the upper surface 172 is arranged at a position lower than the first region 172a of the upper surface 172.
- the second region 172b of the upper surface 172 is located at least a part of the region directly above the space S. That is, the air bridge 170 includes a recess 170b recessed toward the space S.
- the shape of the upper surface 172 of the air bridge 170 generally corresponds to the shape of the lower surface 171.
- FIGS. 8A to 8C are diagrams schematically showing a method for manufacturing a semiconductor device according to the present embodiment.
- 9A to 9C are diagrams schematically showing a method for manufacturing a semiconductor device according to the present embodiment.
- a method for manufacturing the semiconductor device 200 will be described with reference to FIGS. 8A to 8C and FIGS. 9A to 9C.
- the substrate 10 is prepared.
- a pair of source electrodes 30 and gate electrodes 40 are provided on the upper surface 10a of the substrate 10.
- the gate electrode 40 is provided between the pair of source electrodes 30 so as to be separated from the pair of source electrodes 30.
- the upper surface 40a of the gate electrode 40 is formed at a position lower than the upper surface 30a of the pair of source electrodes 30.
- the order in which the source electrode 30 and the gate electrode 40 are formed is not particularly limited.
- the position of the upper surface 30a of the source electrode 30 is set to a position where the distance between the second region 171b of the lower surface 171 of the air bridge 170 provided in a later step and the upper surface 40a of the gate electrode 40 is an appropriate distance.
- the source electrode 30 is provided on the upper surface 10a of the substrate 10 by, for example, vapor deposition or the like. The height of the source electrode 30 can be increased by vapor deposition.
- An insulating film 50 is provided so as to cover the surface facing the electrode 30. The insulating film 50 is not formed on the upper surface 30a of the pair of source electrodes 30.
- an air bridge base resist 160 is provided between the pair of source electrodes 30.
- the air bridge base resist 160 covers the gate electrode 40.
- the upper surface 160a of the air bridge base resist 160 is formed at a position lower than the upper surface 30a of the pair of source electrodes 30.
- the air bridge base resist 160 is not particularly limited, but is provided on the substrate 10 by, for example, applying a photoresist by spin coating or the like.
- the upper surface of the air bridge base resist 160 provided by spin coating or the like is formed at the same position as or higher than the upper surface 30a of the pair of source electrodes 30, the upper surface 160a of the final air bridge base resist 160 is paired.
- the upper part of the air bridge base resist 160 is removed by etching or the like so as to be located at a position lower than the upper surface 30a of the source electrode 30.
- an air bridge 170 is provided on the upper surface 30a of the pair of source electrodes 30 and the upper surface 160a of the air bridge base resist 160.
- the air bridge 170 is formed in a shape substantially corresponding to the relative positional relationship between the upper surface 30a of the pair of source electrodes 30 and the upper surface 160a of the air bridge base resist 160.
- the air bridge 170 is not particularly limited, but can be provided by, for example, plating.
- the air bridge base resist 160 is removed.
- a space S is formed in the region where the air bridge base resist 160 is provided. Therefore, the shape of the air bridge base resist 160 remains in the semiconductor device 200 as the shape of the space S even after the air bridge base resist 160 is removed.
- the upper surface 172 of the air bridge 170 is located between the pair of first regions 172a facing the pair of source electrodes 30 and the pair of first regions 172a. Includes a second region 172b located in.
- the second region 172b is arranged at a position lower than the pair of first regions 172a. That is, in the upper surface 172 of the air bridge 170, the recess 170b is arranged in the region located directly above the space S.
- the upper surface 160a of the air bridge base resist 160 is formed at a position lower than the upper surface 30a of the pair of source electrodes 30.
- the air bridge 170 is formed in a shape substantially corresponding to the relative positional relationship between the upper surface 30a of the pair of source electrodes 30 and the upper surface 160a of the air bridge base resist 160. That is, on the upper surface 172 of the air bridge 170, a recess 170b is formed in a region located directly above the space S.
- This manufacturing method can also be applied to the manufacturing method of the air bridge connecting the source electrode 20a and the source electrode 30 shown in FIG.
- the upper surface of the air bridge has a pair of first regions facing the pair of source electrodes and a pair of first regions. Includes a second region located between one region. The second region is arranged at a position below the first region.
- the air bridge base resist is located so that the upper surface is located at a position below the upper surface of the pair of source electrodes. Is provided.
- the air bridge is formed in a shape substantially corresponding to the relative positional relationship between the upper surface of the pair of source electrodes and the upper surface of the air bridge base resist.
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Abstract
半導体装置の製造方法は、基板に2つのソース電極を設ける工程と、前記基板の一方の面に、前記2つのソース電極の間にゲート電極を設ける工程と、前記2つのソース電極の側面と前記基板と前記ゲート電極に絶縁膜を設ける工程と、前記絶縁膜に、エアーブリッジ下地レジストを設ける工程と、前記2つのソース電極及び前記エアーブリッジ下地レジストに、エアーブリッジを設け、前記エアーブリッジ下地レジストを除去する工程と、を含む半導体装置の製造方法であって、前記2つのソース電極の前記基板と反対側の面と、後の工程で設ける前記エアーブリッジ下地レジストの表面が、略面一となっていることを特徴とする。
Description
本発明の実施形態は、半導体装置と、半導体装置の製造方法に関する。
半導体装置の基板に、離間して設けられた2つのソース電極を電気的に接続させるため、エアーブリッジが設けられることがある。エアーブリッジを用いて配線することで、ソース電極の間にあるゲート電極やその他の電極に接することなく、ソース電極同士を接続させることが可能となる。
従来のエアーブリッジは、例えば図1のように設けられる。図1は、従来の半導体装置の断面を示しており、基板10にソース電極30が設けられている。左右のソース電極30をゲート電極40に接触させずに接続させるため、エアーブリッジ70が設けられている。
ところで図1に示すように、従来のエアーブリッジ70は、ソース電極30に設けられている部分とゲート電極40の上方に設けられている部分とで、高さが異なり、ゲート電極40の上方の部分が上に凸の形状となっていた。ここでは、α方向を上、β方向を下とする。この凸の形状となっている部分は、上方向から外力が加わると集中して力が加わることになるので、エアーブリッジの破損やエアーブリッジとゲート電極が接近接触することにより、素子が短絡・破壊する恐れがあった。
本発明が解決しようとする課題は、半導体装置に設けられたエアーブリッジの強度を向上させた半導体装置と、半導体装置の製造方法を提供することである。
実施形態の半導体装置の製造方法は、基板に2つのソース電極を設ける工程と、前記基板の一方の面に、前記2つのソース電極の間にゲート電極を設ける工程と、前記2つのソース電極の側面と前記基板と前記ゲート電極に絶縁膜を設ける工程と、前記絶縁膜に、エアーブリッジ下地レジストを設ける工程と、前記2つのソース電極及び前記エアーブリッジ下地レジストに、エアーブリッジを設け、前記エアーブリッジ下地レジストを除去する工程と、を含む半導体装置の製造方法であって、前記2つのソース電極の前記基板と反対側の面と、後の工程で設ける前記エアーブリッジ下地レジストの表面が、略面一となっていることを特徴とする。
<第1の実施形態>
以下、本実施形態に係る半導体装置100の製造方法について、図面に基づき説明する。
以下、本実施形態に係る半導体装置100の製造方法について、図面に基づき説明する。
図2は本実施形態に係る半導体装置100を表した図である。
基板10の一方の面10aに一対のソース電極30と、ゲート電極40が設けられている。なお、以下の説明では、基板10において一対のソース電極30及びゲート電極40が設けられている一方の面10aを上面10aという。図2のソース電極30及びゲート電極40はpad電極であり、他のオーミック電極やゲート電極の面積が小さく外部回路との接続が困難であることからpad電極として設けられている。
基板10の一方の面10aに一対のソース電極30と、ゲート電極40が設けられている。なお、以下の説明では、基板10において一対のソース電極30及びゲート電極40が設けられている一方の面10aを上面10aという。図2のソース電極30及びゲート電極40はpad電極であり、他のオーミック電極やゲート電極の面積が小さく外部回路との接続が困難であることからpad電極として設けられている。
一対のソース電極30は、互いに離間している。また基板10にはオーミック電極20が並んで設けられている。このオーミック電極20は、ソース電極20aとドレイン電極20bが交互に並んでいる。
ゲート電極40は、隣り合う2つのソース電極30の間に、ソース電極30と離間して設けられる。またゲート電極40は、オーミック電極20とソース電極30との間に、周囲の電極と接続されないよう離間して設けられている。
隣り合う2つのソース電極30は、エアーブリッジ70によって電気的に接続されている。また、ソース電極30と各ソース電極20aもエアーブリッジ70によって電気的に接続されている。
図3は、本実施形態に係る半導体装置の断面を模式的に表した図である。
図3は、図2のX-Yの断面図を表す。ここでは、α方向を上、β方向を下とする。半導体基板10に2つのソース電極30が設けられている。ここで、ソース電極30の基板10側の面を第1面又は下面、ソース電極30の基板10側と反対側の面を第2面又は上面30aと呼ぶ。これら2つのソース電極30の上面30a(第2面)は、略面一となっている。これら2つのソース電極30の間には離間してゲート電極40が設けられている。ゲート電極40の上面40aは、一対のソース電極30の上面30aよりも低い。2つのソース電極30には、一対のソース電極30の間のゲート電極40や基板10に設けられたその他の電極に接することなく、ソース電極30同士を電気的に接続させるためのエアーブリッジ70が設けられている。エアーブリッジ70は、基板10及びゲート電極40との間に空間Sを隔てて設けられている。エアーブリッジ70は、一対のソース電極30の上面30aに接続されている。
図3は、図2のX-Yの断面図を表す。ここでは、α方向を上、β方向を下とする。半導体基板10に2つのソース電極30が設けられている。ここで、ソース電極30の基板10側の面を第1面又は下面、ソース電極30の基板10側と反対側の面を第2面又は上面30aと呼ぶ。これら2つのソース電極30の上面30a(第2面)は、略面一となっている。これら2つのソース電極30の間には離間してゲート電極40が設けられている。ゲート電極40の上面40aは、一対のソース電極30の上面30aよりも低い。2つのソース電極30には、一対のソース電極30の間のゲート電極40や基板10に設けられたその他の電極に接することなく、ソース電極30同士を電気的に接続させるためのエアーブリッジ70が設けられている。エアーブリッジ70は、基板10及びゲート電極40との間に空間Sを隔てて設けられている。エアーブリッジ70は、一対のソース電極30の上面30aに接続されている。
図3に示すように、ソース電極30の側面、基板10、ゲート電極40には、絶縁膜50が設けられている。絶縁膜50は、基板10の空間Sに臨む面、一対のソース電極30の空間Sに臨む面、及びゲート電極40の空間Sに臨む面を覆う。
エアーブリッジ70はソース電極30の上面30a(第2面)に設けられており、場所によらずほぼ同じ厚さで形成され、凹凸がほとんどない状態に形成される。すなわち、エアーブリッジ70の上面71は、一対のソース電極30と対向する一対の第1領域71aと、一対の第1領域71aの間に位置する第2領域71bと、を含み、上下方向において、第2領域71bは、一対の第1領域71aと略同じ位置に配置されている。
図4A~図4Cは、本実施形態に係る半導体装置の製造方法を表した図である。
図5A~図5Cは、本実施形態に係る半導体装置の製造方法を表した図である。
次に、図4A~図4C及び図5A~図5Cを用いて半導体装置100の製造方法について説明する。
図5A~図5Cは、本実施形態に係る半導体装置の製造方法を表した図である。
次に、図4A~図4C及び図5A~図5Cを用いて半導体装置100の製造方法について説明する。
図4Aに示すように、基板10は、GaAs、GaN等を含む。図4Bに示すように、基板10の上面10a(一方の面)に2つのソース電極30を設ける。一対のソース電極30は、互いに離間するように設けられる。
続いて、図4Bに示すように、基板10の上面10aに、ゲート電極40を設ける。ゲート電極40は、一対のソース電極30の間において一対のソース電極30から離間するように設けられる。またゲート電極40の上面40aは、ソース電極30の上面30aよりも低く形成される。ゲート電極40は、Pt、Ti、Auを含む。ソース電極30とゲート電極40の形成される順序は、どちらからでも構わない。
続いて、図4Cに示すように、ソース電極30のゲート電極40側の側面と、基板10と、ゲート電極40に、絶縁膜50を設ける。CVD法により、これらの表面に、SiNを堆積させることで、絶縁膜50を形成する。絶縁膜50は、基板10のソース電極30とゲート電極40の間に位置する面と、一対のソース電極30の互いに対向する面と、ゲート電極40の上面40aと、ゲート電極40のソース電極30に対向する面と、を覆う。なお、絶縁膜50は、一対のソース電極30の上面30aには形成しない。
次に、図5Aに示すように、これらの絶縁膜50を覆うように、エアーブリッジ下地レジスト60を塗布する。エアーブリッジ下地レジスト60は、フォトレジストをスピンコートで塗布することにより設けられる。フォトレジストを塗布する際は、ソース電極30と略同じ高さであり、フォトレジストの表面とソース電極30の上面30a(第2面)とが略面一になるようにする。すなわち、上下方向において、エアーブリッジ下地レジスト60の上面60aを、一対のソース電極30の上面30aと略同じ位置に形成する。なお、スピンコート等により設けたエアーブリッジ下地レジスト60の上面が一対のソース電極30の上面30aよりも高い位置に形成された場合、上下方向において、最終的なエアーブリッジ下地レジスト60の上面60aが一対のソース電極30の上面30aと略同じ位置に位置するように、エッチング等によりエアーブリッジ下地レジスト60の上部を除去する。エアーブリッジ下地レジスト60はこの後に除去されるが、一連の工程を経た時に、ソース電極30をはじめとする近くの電極や配線に性能に関わるような大きな影響が出ないよう、考慮して高さが決められる。
図5Bに示すように、この後、2つのソース電極30の上面30aとエアーブリッジ下地レジスト60の上面60aにめっきによってAuを密着させ、エアーブリッジ70を形成する。エアーブリッジ70は、抵抗が大きくなり過ぎない程度の適度な厚さを確保するように形成される。
最後に、図5Cに示すように、エアーブリッジ下地レジスト60を全て除去する。エアーブリッジ下地レジスト60を除去することによって、エアーブリッジ下地レジスト60が設けられていた領域に空間Sが形成される。したがって、エアーブリッジ下地レジスト60の形状は、空間Sの形状としてエアーブリッジ下地レジスト60の除去後にも半導体装置100に残る。
こうして、凹凸がほとんどないエアーブリッジ70が設けられ、2つのソース電極30はゲート電極40と接続されることなくエアーブリッジ70により接続される。
このように、2つのソース電極30の上面30a(第2面)を、その後設けるエアーブリッジ下地レジスト60と同じ高さになるように、ソース電極30を形成する。これにより、エアーブリッジ70の上面71は略平面になり凹凸がほとんどなくなる。このため、上方からの力が加わった場合でも部分的に力が加わることなく、分散される。結果的に、エアーブリッジ70は、外力に対して破損しづらくなり、また素子の短絡・破壊を防ぐことが可能となる。
また、この構造は図2のX‘-Y’を結ぶエアーブリッジ70と、このエアーブリッジ70によって結ばれるソース電極20a及びソース電極30にも適用が可能な構造である。X-Yと同様にソース電極30及びソース電極20aの上面(第2面)を、その後設けるエアーブリッジ下地レジスト60と同じ高さになるように、ソース電極30を形成することにより、エアーブリッジ70の上面は略平面になり凹凸がほとんどなくなる。このため、上方からの力が加わった場合でも部分的に力が加わることなく、分散される。結果的にエアーブリッジ70は、外力に対して破損しづらくなり、また素子の短絡・破壊を防ぐことが可能となる。
以上説明したように、本実施形態によれば、エアーブリッジ70の凹凸を減らすことで、エアーブリッジ70に外力が加わった場合でも部分的に力が集中することを抑制できる。これにより、エアーブリッジ70の強度を向上させ、破損や、素子の短絡・破壊を防ぐ半導体装置100及び半導体装置100の製造方法を提供できる。
<第2の実施形態>
第1の実施形態では、エアーブリッジ70を略平面にして形成することにより、上方からの外力に対する強度をあげた。しかし、このような構造にしても、ソース電極30とエアーブリッジ70の接続が弱いと、この接続部分から破損してしまうことがある。そこで、第2の実施形態においては、エアーブリッジ70のソース電極30との接続面積を大きくすることにより破損を防ぐ。
第1の実施形態では、エアーブリッジ70を略平面にして形成することにより、上方からの外力に対する強度をあげた。しかし、このような構造にしても、ソース電極30とエアーブリッジ70の接続が弱いと、この接続部分から破損してしまうことがある。そこで、第2の実施形態においては、エアーブリッジ70のソース電極30との接続面積を大きくすることにより破損を防ぐ。
図6は、本実施形態に係る半導体装置を模式的に表した図である。
なお、以下では、図6のように、ソース電極30から基板10に向かう方向に、半導体装置100を見ることを「上面視」という。
なお、以下では、図6のように、ソース電極30から基板10に向かう方向に、半導体装置100を見ることを「上面視」という。
基板10に2つのソース電極30と、それらの間にゲート電極40が設けられている。ソース電極30同士は、その間の電極や配線とは接続されずに、エアーブリッジ70によって接続されている。また、ソース電極30から離間した位置にオーミック電極20が設けられている。オーミック電極20とソース電極30は、その間の電極や配線とは接続されずに、エアーブリッジ70によって接続されている。
図2とは異なり、図6に示すように、ソース電極30とエアーブリッジ70の接続部分において、エアーブリッジ70の幅W1、W2は一定ではなく、ソース電極30の幅と略同じ、もしくはそれ以上になるように設けられる。また、エアーブリッジ70の長さLが長く、ソース電極30の幅LSが広くなり始める部分まで設けられている。
エアーブリッジ70とソース電極30の接続面積が大きいほど、エアーブリッジ70とソース電極30の接続強度は向上する。一方、上面視においてゲート電極40とエアーブリッジ70が重なる面積が大きいほど、静電容量が増加して半導体装置100の回路の性能が低下する。図6に示すように、上面視において、エアーブリッジ70のソース電極30への接続部分は、エアーブリッジ70のゲート電極40と重なる部分よりも、一対のソース電極30の並ぶ方向と交差する方向D1に突出している。これにより、ソース電極30とエアーブリッジ70の接続強度を向上させつつ、ゲート電極40とエアーブリッジ70との重なりを抑制できる。
さらに半導体装置100は、ソース電極20aとソース電極30を接続する複数のエアーブリッジ80を備える。エアーブリッジ80は、ソース電極20aからソース電極30に向かって延びている。エアーブリッジ80は、ソース電極20aの上面及びソース電極30の上面に接続されている。
図6に示すように、上面視において、エアーブリッジ80のソース電極30への接続部分は、エアーブリッジ80のゲート電極40と重なる部分よりも、一対のソース電極20a、30が並ぶ方向と交差する方向D2、D3に突出している。これにより、ソース電極30とエアーブリッジ80の接続強度を向上させつつ、ゲート電極40とエアーブリッジ80との重なりを抑制できる。
第2の実施形態に関する製造方法について、製造工程は第1の実施形態と同様である。図5Bでエアーブリッジ70を形成する際に、エアーブリッジの幅と長さを図6に示す通りのマスクにすることで、第2の実施形態の半導体装置を製造できる。
なお、第2の実施形態では、従来の方法でエアーブリッジを設けても良いし、第1の実施形態の通りにエアーブリッジを設けても良い。
このようにして、第2の実施形態では、エアーブリッジ70とソース電極30の接続部分において、エアーブリッジ70の幅をソース電極30と同じ程度の幅まで大きくすることにより、接続面積を大きくしたので、上方より外力が加わった際に接続部分が破損してしまうのを防ぎ、結果的に強度を増すことが可能となる。
以上説明したように、本実施形態では、上面視において、エアーブリッジ70、80のソース電極30への接続部分は、エアーブリッジ70、80のゲート電極40と重なる部分よりも、一対のソース電極の並ぶ方向と交差する方向に突出している。これにより、ソース電極30とエアーブリッジ80の接続強度を向上させつつ、ゲート電極40とエアーブリッジ80との重なりを抑制できる。
<第3の実施形態>
図7は、本実施形態に係る半導体装置を模式的に表した図である。
本実施形態に係る半導体装置200は、エアーブリッジ170の形状において上記の第1の実施形態に係る半導体装置100と相違する。なお、以下の説明においては、原則として、第1の実施形態との相違点のみを説明する。以下に説明する事項以外は第1の実施形態と同様である。
図7は、本実施形態に係る半導体装置を模式的に表した図である。
本実施形態に係る半導体装置200は、エアーブリッジ170の形状において上記の第1の実施形態に係る半導体装置100と相違する。なお、以下の説明においては、原則として、第1の実施形態との相違点のみを説明する。以下に説明する事項以外は第1の実施形態と同様である。
エアーブリッジ170は、例えば、Au等の金属材料からなる。エアーブリッジ170は、一方のソース電極30から他方のソース電極30に向かって延びている。エアーブリッジ170は、基板10及びゲート電極40との間に空間Sを隔てて設けられている。エアーブリッジ170は、一対のソース電極30の上面30aに接続されている。
エアーブリッジ170の表面は、下面171及び上面172を含む。下面171は、ソース電極30に臨む面である。上面172は、ソース電極30に臨む面の反対側の面である。
エアーブリッジ170の下面171は、一対のソース電極30の上面30aに接続される一対の第1領域171aと、一対の第1領域171aの間に位置する第2領域171bと、を含む。下面171の第2領域171bは、空間Sの直上の領域に位置する。下面171の第2領域171bは、下面171の第1領域171aよりも低い位置に配置されている。すなわち、エアーブリッジ170は、空間Sに向かって突出する凸部170aを備える。
エアーブリッジの上面172は、一対のソース電極30に対向する一対の第1領域172aと、一対の第1領域172aの間に位置する第2領域172bと、を含む。上面172の第2領域172bは、上面172の第1領域172aよりも低い位置に配置されている。上面172の第2領域172bは、空間Sの直上の領域の少なくとも一部に位置する。すなわち、エアーブリッジ170は、空間Sに向かって凹んだ凹部170bを備える。このように、エアーブリッジ170の上面172の形状は、下面171の形状に概ね対応している。
図8A~図8Cは、本実施形態に係る半導体装置の製造方法を模式的に表す図である。
図9A~図9Cは、本実施形態に係る半導体装置の製造方法を模式的に表す図である。
以下、図8A~図8C及び図9A~図9Cを参照して、半導体装置200の製造方法を説明する。
図9A~図9Cは、本実施形態に係る半導体装置の製造方法を模式的に表す図である。
以下、図8A~図8C及び図9A~図9Cを参照して、半導体装置200の製造方法を説明する。
まず、図8Aに示すように、基板10を準備する。
次に、図8Bに示すように、基板10の上面10aに一対のソース電極30及びゲート電極40を設ける。ゲート電極40は、一対のソース電極30の間において一対のソース電極30から離間するように設けられる。また、ゲート電極40の上面40aは、一対のソース電極30の上面30aよりも低い位置に形成される。ソース電極30及びゲート電極40を形成する順番は、特に限定されない。ソース電極30の上面30aの位置は、後の工程で設けられるエアーブリッジ170の下面171の第2領域171bとゲート電極40の上面40aとの距離が適切な距離となる位置に設定される。ソース電極30は、例えば、蒸着等によって基板10の上面10aに設けられる。蒸着によって、ソース電極30の高さを大きくすることができる。
次に、図8Bに示すように、基板10の上面10aに一対のソース電極30及びゲート電極40を設ける。ゲート電極40は、一対のソース電極30の間において一対のソース電極30から離間するように設けられる。また、ゲート電極40の上面40aは、一対のソース電極30の上面30aよりも低い位置に形成される。ソース電極30及びゲート電極40を形成する順番は、特に限定されない。ソース電極30の上面30aの位置は、後の工程で設けられるエアーブリッジ170の下面171の第2領域171bとゲート電極40の上面40aとの距離が適切な距離となる位置に設定される。ソース電極30は、例えば、蒸着等によって基板10の上面10aに設けられる。蒸着によって、ソース電極30の高さを大きくすることができる。
次に、図8Cに示すように、基板10のソース電極30とゲート電極40の間の面と、一対のソース電極30の互いに対向する面と、ゲート電極40の上面と、ゲート電極40のソース電極30に対向する面と、を覆うように絶縁膜50を設ける。なお、絶縁膜50は、一対のソース電極30の上面30aには形成しない。
次に、図9Aに示すように、エアーブリッジ下地レジスト160を一対のソース電極30の間に設ける。このとき、エアーブリッジ下地レジスト160がゲート電極40を覆うようにする。また、エアーブリッジ下地レジスト160の上面160aを、一対のソース電極30の上面30aよりも低い位置に形成する。エアーブリッジ下地レジスト160は、特に限定されないが、例えば、フォトレジストをスピンコートで塗布すること等により基板10上に設けられる。スピンコート等により設けたエアーブリッジ下地レジスト160の上面が一対のソース電極30の上面30aと同じ又は上面30aよりも高い位置に形成された場合、最終的なエアーブリッジ下地レジスト160の上面160aが一対のソース電極30の上面30aよりも低い位置に位置するように、エッチング等によりエアーブリッジ下地レジスト160の上部を除去する。
次に、図9Bに示すように、一対のソース電極30の上面30a及びエアーブリッジ下地レジスト160の上面160aにエアーブリッジ170を設ける。エアーブリッジ170は、一対のソース電極30の上面30a及びエアーブリッジ下地レジスト160の上面160aの相対的な位置関係に概ね対応した形状に、形成される。エアーブリッジ170は、特に限定されないが、例えば、めっき等によって設けることができる。
次に、図9Cに示すように、エアーブリッジ下地レジスト160を除去する。エアーブリッジ下地レジスト160を除去することによって、エアーブリッジ下地レジスト160が設けられていた領域に空間Sが形成される。したがって、エアーブリッジ下地レジスト160の形状は、空間Sの形状としてエアーブリッジ下地レジスト160の除去後にも半導体装置200に残る。
以上説明したように、本実施形態に係る半導体装置200によれば、エアーブリッジ170の上面172は、一対のソース電極30に対向する一対の第1領域172aと、一対の第1領域172aの間に位置する第2領域172bと、を含む。そして、第2領域172bは、一対の第1領域172aよりも低い位置に配置されている。すなわち、エアーブリッジ170の上面172において、空間Sの直上に位置する領域には凹部170bが配置されている。これによって、エアーブリッジ170の上面172に外力が付加された場合に、エアーブリッジ170において空間Sの直上に位置する部分に力が集中することを抑制できる。したがって、エアーブリッジ170の強度を向上させることができる。なお、この構造は、図2に示すソース電極20aとソース電極30を接続するエアーブリッジにも適用できる。
また、本実施形態に係る半導体装置200の製造方法によれば、エアーブリッジ下地レジスト160の上面160aが、一対のソース電極30の上面30aよりも低い位置に形成される。エアーブリッジ170は、一対のソース電極30の上面30a及びエアーブリッジ下地レジスト160の上面160aの相対的な位置関係に概ね対応した形状に、形成される。すなわち、エアーブリッジ170の上面172において、空間Sの直上に位置する領域には凹部170bが形成される。これによって、エアーブリッジ170の上面172に外力が付加された場合に、エアーブリッジ170において空間Sの直上に位置する部分に力が集中することを抑制できる。したがって、エアーブリッジ170の強度を向上させることができる。なお、この製造方法は、図2に示すソース電極20aとソース電極30を接続するエアーブリッジの製造方法にも適用できる。
以上、第1の実施形態及び第3の実施形態で説明したように、実施形態に係る半導体装置では、エアーブリッジの上面は、一対のソース電極に対向する一対の第1領域と、一対の第1領域の間に位置する第2領域と、を含む。そして、第2領域は、第1領域以下の位置に配置されている。これによって、エアーブリッジの上面において、空間の直上に位置する領域が突出することを抑制できる。したがって、エアーブリッジの上面に外力が付加された場合に、エアーブリッジにおいて空間の直上に位置する部分に力が集中することを抑制できる。これによって、エアーブリッジの強度を向上させることができる。
また、第1の実施形態及び第3の実施形態で説明したように、実施形態に係る半導体装置の製造方法では、上面が一対のソース電極の上面以下の位置に位置するようにエアーブリッジ下地レジストを設ける。エアーブリッジは、一対のソース電極の上面及びエアーブリッジ下地レジストの上面の相対的な位置関係に概ね対応した形状に、形成される。これによって、エアーブリッジの上面において、空間の直上に位置する領域が突出することを抑制できる。したがって、エアーブリッジの上面に外力が付加された場合に、エアーブリッジにおいて空間の直上に位置する部分に力が集中することを抑制できる。これによって、エアーブリッジの強度を向上させることができる。
以上説明した実施形態によれば、エアーブリッジの強度を向上させた半導体装置と、半導体装置の製造方法を提供することができる。
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (10)
- 基板に、2つのソース電極を設ける工程と、
前記基板の一方の面に、前記2つのソース電極の間にゲート電極を設ける工程と、
前記2つのソース電極の側面と前記基板と前記ゲート電極に絶縁膜を設ける工程と、
前記絶縁膜に、エアーブリッジ下地レジストを設ける工程と、
前記2つのソース電極及び前記エアーブリッジ下地レジストに、エアーブリッジを設け、
前記エアーブリッジ下地レジストを除去する工程と、
を含む半導体装置の製造方法であって、
前記2つのソース電極の前記基板と反対側の面と、後の工程で設ける前記エアーブリッジ下地レジストの表面が、略面一となっていることを特徴とする、
半導体装置の製造方法。 - 前記基板に、前記2つのソース電極を設ける工程と、
前記基板の一方の面に、前記2つのソース電極の間に前記ゲート電極を設ける工程と、
前記2つのソース電極の側面と前記基板と前記ゲート電極に前記絶縁膜を設ける工程と、
前記絶縁膜に、前記エアーブリッジ下地レジストを設ける工程と、
前記2つのソース電極及び前記エアーブリッジ下地レジストに、前記エアーブリッジを設け、
前記エアーブリッジ下地レジストを除去する工程と、
を含む半導体装置の製造方法であって、
前記エアーブリッジは、その幅が、前記2つのソース電極の幅と略同一又はそれ以上となるように設けられることを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 基板と、
前記基板の一方の面に設けられた2つのソース電極と、
前記基板に、前記2つのソース電極の間に設けられたゲート電極と、
前記2つのソース電極の側面と前記基板と前記ゲート電極に設けられた絶縁膜と、
前記2つのソース電極に設けられたエアーブリッジと、
を備え、
前記エアーブリッジの表面が、略面一となっていることを特徴とする、半導体装置。 - 前記基板と、
前記基板の一方の面に設けられた前記2つのソース電極と、
前記基板に、前記2つのソース電極の間に設けられた前記ゲート電極と、
前記2つのソース電極の側面と前記基板と前記ゲート電極に設けられた前記絶縁膜と、
前記2つのソース電極に設けられた前記エアーブリッジと、
を備え、
前記エアーブリッジは、その幅が、前記2つのソース電極の幅と略同一又はそれ以上となるように設けられることを特徴とする、請求項3に記載の半導体装置。 - 基板と、
前記基板の上面に互いに離間して設けられた一対のソース電極と、
前記基板の前記上面において前記一対のソース電極の間に設けられ、前記一対のソース電極から離間し、上面が前記一対のソース電極の上面よりも低いゲート電極と、
前記基板及び前記ゲート電極との間に空間を隔てて設けられ、前記一対のソース電極の前記上面に接続されたエアーブリッジと、
を備え、
前記エアーブリッジの上面は、前記一対のソース電極に対向する一対の第1領域と、前記一対の第1領域の間に位置する第2領域と、を含み、
前記第2領域は、前記一対の第1領域以下の位置に配置されている半導体装置。 - 前記第2領域は、上下方向において、前記一対の第1領域と同じ位置に配置されている請求項5に記載の半導体装置。
- 前記第2領域は、前記一対の第1領域よりも低い位置に配置されている請求項5に記載の半導体装置。
- 上面視において、
前記エアーブリッジの前記ソース電極への接続部分は、前記エアーブリッジの前記ゲート電極と重なる部分よりも、前記一対のソース電極の並ぶ方向と交差する方向に突出している請求項5~7のいずれか1つに記載の半導体装置。 - 前記基板の前記空間に臨む面、前記一対のソース電極の前記空間に臨む面、及び前記ゲート電極の前記空間に臨む面を覆う絶縁膜をさらに備えた請求項5~8のいずれか1つに記載の半導体装置。
- 基板の上面に、互いに離間する一対のソース電極と、前記一対のソース電極の間に配置され、前記一対のソース電極から離間し、上面が前記一対のソース電極の上面よりも低いゲート電極と、を設ける工程と、
前記一対のソース電極の間に、前記ゲート電極を覆い、上面が前記一対のソース電極の前記上面以下の位置に位置するようにエアーブリッジ下地レジストを設ける工程と、
前記一対のソース電極の前記上面及び前記エアーブリッジ下地レジストの前記上面にエアーブリッジを設ける工程と、
前記エアーブリッジ下地レジストを除去する工程と、
を備えた半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP19923204.2A EP3951848A4 (en) | 2019-03-29 | 2019-09-12 | SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE FABRICATION METHOD |
JP2021511084A JP7254907B2 (ja) | 2019-03-29 | 2019-09-12 | 半導体装置、半導体装置の製造方法 |
US17/276,560 US20220005748A1 (en) | 2019-03-29 | 2019-09-12 | Semiconductor device and method for manufacturing semiconductor device |
TW109108718A TWI760712B (zh) | 2019-03-29 | 2020-03-17 | 半導體裝置及半導體裝置之製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019067284 | 2019-03-29 | ||
JP2019-067284 | 2019-03-29 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2020202600A1 true WO2020202600A1 (ja) | 2020-10-08 |
Family
ID=72668488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2019/035905 WO2020202600A1 (ja) | 2019-03-29 | 2019-09-12 | 半導体装置、半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20220005748A1 (ja) |
EP (1) | EP3951848A4 (ja) |
JP (1) | JP7254907B2 (ja) |
TW (1) | TWI760712B (ja) |
WO (1) | WO2020202600A1 (ja) |
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- 2019-09-12 US US17/276,560 patent/US20220005748A1/en active Pending
- 2019-09-12 JP JP2021511084A patent/JP7254907B2/ja active Active
- 2019-09-12 WO PCT/JP2019/035905 patent/WO2020202600A1/ja unknown
- 2019-09-12 EP EP19923204.2A patent/EP3951848A4/en active Pending
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- 2020-03-17 TW TW109108718A patent/TWI760712B/zh active
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Also Published As
Publication number | Publication date |
---|---|
EP3951848A1 (en) | 2022-02-09 |
US20220005748A1 (en) | 2022-01-06 |
TWI760712B (zh) | 2022-04-11 |
JPWO2020202600A1 (ja) | 2020-10-08 |
TW202109675A (zh) | 2021-03-01 |
JP7254907B2 (ja) | 2023-04-10 |
EP3951848A4 (en) | 2023-01-11 |
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NENP | Non-entry into the national phase |
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