WO2020095899A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2020095899A1
WO2020095899A1 PCT/JP2019/043294 JP2019043294W WO2020095899A1 WO 2020095899 A1 WO2020095899 A1 WO 2020095899A1 JP 2019043294 W JP2019043294 W JP 2019043294W WO 2020095899 A1 WO2020095899 A1 WO 2020095899A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
mosfet
gate
source
electrode
Prior art date
Application number
PCT/JP2019/043294
Other languages
English (en)
French (fr)
Inventor
河野　憲司
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to CN201980071828.7A priority Critical patent/CN112997294B/zh
Publication of WO2020095899A1 publication Critical patent/WO2020095899A1/ja
Priority to US17/212,621 priority patent/US11710734B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Definitions

  • the present disclosure relates to a semiconductor device in which a junction type FET (Field Effect Transistor: simply referred to as JFET hereinafter) and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) are cascode-connected.
  • JFET Field Effect Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a semiconductor device in which a normally-on type JFET and a normally-off type MOSFET are cascode-connected.
  • the JFET is configured using, for example, a silicon carbide substrate or a gallium nitride substrate
  • the MOSFET is configured using, for example, a silicon substrate.
  • MOSFET when a power supply is connected and a voltage bias is applied, a leak current is generated in the JFET and the MOSFET.
  • MOSFET Stored in MOSFET.
  • the MOSFET the magnitude of the reverse bias of the PN junction increases, and the MOSFET breaks down to allow the leakage current of the JFET to flow.
  • the breakdown state continues, so that the gate life may be shortened, the threshold voltage may be varied, and the like.
  • Patent Document 1 proposes connecting an external bypass resistor in parallel with the MOSFET. According to this, the leak current of the JFET is also discharged through the bypass resistor, so that the breakdown of the MOSFET can be suppressed.
  • the above semiconductor device is a semiconductor device having a bypass resistance, it becomes difficult to perform a characteristic test such as the breakdown voltage of the MOSFET after the semiconductor device is mounted.
  • the present disclosure provides a semiconductor device in which, in a semiconductor device in which a JFET and a MOSFET are cascode-connected, it is possible to prevent the MOSFET from continuing to be broken down, and to suppress difficulty in performing a characteristic inspection of the MOSFET even after mounting.
  • the purpose is to
  • a semiconductor device includes a JFET having a source electrode, a drain electrode, and a gate electrode, and a MOSFET having a source electrode, a drain electrode, and a gate electrode.
  • the source electrode and the drain electrode of the MOSFET are electrically connected to each other to form a cascode connection, and the JFET has a first conductivity type drift layer, a first conductivity type channel layer disposed on the drift layer, and a channel.
  • a source layer of the first conductivity type formed in the surface layer portion of the layer and having a higher impurity concentration than the channel layer, and a gate layer of the second conductivity type formed as a gate electrode deeper than the source layer.
  • a second conductive type body layer formed deeper than the source layer in the channel layer and separated from the gate layer, and the source sandwiching the drift layer.
  • a drain layer disposed on the opposite side to the source layer, a source electrode electrically connected to the source layer and the body layer, and a drain electrode electrically connected to the drain layer, and a gate layer and a body layer. The breakdown voltage between them is lower than the breakdown voltage of the MOSFET.
  • the breakdown voltage between the gate layer and the body layer is equal to or lower than the breakdown voltage of the MOSFET. Therefore, when a leak current occurs in the JFET, the leak current is easily discharged through the gate layer before the MOSFET breaks down. Therefore, it is possible to prevent the MOSFET from breaking down, and it is also possible to prevent the MOSFET from being kept in the state of continuing the breakdown. Further, since it is not necessary to dispose an external resistor or the like in parallel with the MOSFET, it is possible to suppress the difficulty of performing the characteristic inspection of the MOSFET after mounting the semiconductor device.
  • a semiconductor device includes a JFET having a source electrode, a drain electrode, and a gate electrode, and a MOSFET having a source electrode, a drain electrode, and a gate electrode.
  • the source electrode of the JFET and the drain electrode of the MOSFET are electrically connected and cascode-connected, and the MOSFET has a drift layer of the first conductivity type and a channel layer of the second conductivity type arranged on the drift layer.
  • a source layer of the first conductivity type formed on the surface layer of the channel layer and having a higher impurity concentration than the drift layer, and a gate insulation disposed on the surface of the channel layer sandwiched between the source layer and the drift layer.
  • the drift layer has crystal defects such that the leakage current of the MOSFET is larger than that of the JFET. Are formed.
  • the crystal defect is formed in the MOSFET so that the leakage current generated in the MOSFET becomes larger than the leakage current generated in the JFET. Therefore, it is possible to prevent the MOSFET from being broken down, and it is possible to prevent the MOSFET from being kept in the state of continuously breaking down. Further, since it is not necessary to dispose an external resistor or the like in parallel with the MOSFET, it is possible to suppress the difficulty of performing the characteristic inspection of the MOSFET after mounting the semiconductor device.
  • FIG. 3 is a circuit diagram of the semiconductor device according to the first embodiment and a diagram showing a path through which a leakage current flows. It is a top view of a 1st semiconductor chip.
  • FIG. 3 is a sectional view taken along line III-III in FIG. 2. It is a figure which shows the relationship between the length between a gate layer and a body layer in JFET, and the breakdown voltage between a gate layer and a body layer. It is a top view of a 2nd semiconductor chip.
  • FIG. 6 is a sectional view taken along line VI-VI in FIG. 5. It is sectional drawing of the 2nd semiconductor chip in 2nd Embodiment. It is a figure which shows the relationship between irradiation dose and the leak current of MOSFET.
  • FIG. 6 is a circuit diagram of a semiconductor device according to a second embodiment and a diagram showing a path through which a leak current flows.
  • the semiconductor device of this embodiment is configured by cascode-connecting a normally-on JFET 10 and a normally-off MOSFET 20.
  • the JFET 10 and the MOSFET 20 are N-channel type.
  • the JFET 10 has a source electrode 11, a drain electrode 12, and a gate layer (that is, a gate electrode) 13 whose specific configuration will be described later.
  • the MOSFET 20 has a source electrode 21, a drain electrode 22, and a gate electrode 23, the specific configuration of which will be described later.
  • the source electrode 11 of the JFET 10 and the drain electrode 22 of the MOSFET 20 are electrically connected.
  • the drain electrode 12 of the JFET 10 is connected to the first terminal 31, and the source electrode 21 of the MOSFET 20 is connected to the second terminal 32.
  • the gate electrode 23 of the MOSFET 20 is connected to the gate drive circuit 50 via the gate pad 24 and the adjusting resistor 41.
  • the gate layer 13 of the JFET 10 is electrically connected to the source electrode 21 of the MOSFET 20 via the adjustment resistor 42 and the gate pad 14.
  • the diode 15 is connected between the drain electrode 12 and the source electrode 11 of the JFET 10.
  • a P type body layer 116 is formed in an N ⁇ type channel layer 114.
  • the diode 15 is configured to include the body layer 116.
  • the diode 15 has a cathode electrically connected to the drain electrode 12 and an anode electrically connected to the source electrode 11.
  • the body layer 116 is formed in the JFET 10, so that the diode 16 is formed between the gate pad 14 and the source electrode 11.
  • the diode has a cathode connected to the source electrode 11 and an anode connected to the gate pad 14.
  • a diode 25 is connected between the drain electrode 22 and the source electrode 21 of the MOSFET 20.
  • the diode 25 is a parasitic diode formed in the structure of the MOSFET 20, and has a cathode electrically connected to the drain electrode 22 and an anode electrically connected to the source electrode 21.
  • the first terminal 31 is connected to the power supply line 61 to which the voltage Vcc is applied from the power supply 60, and the second terminal 32 is connected to the ground line 62.
  • the JFET 10 is formed on the first semiconductor chip 100 and the MOSFET 20 is formed on the second semiconductor chip 200.
  • the semiconductor device is integrated in a state where the first semiconductor chip 100 and the second semiconductor chip 200 are electrically connected so as to be cascode-connected.
  • the first semiconductor chip 100 has a planar rectangular shape and has a cell region 101 and an outer peripheral region 102 surrounding the cell region 101. Then, the JFET 10 is formed in the cell region 101.
  • the first semiconductor chip 100 includes a semiconductor substrate 110 having a drain layer 111 composed of an N ++ type silicon carbide (hereinafter referred to as SiC) substrate. .. Then, an N + type buffer layer 112 having a lower impurity concentration than the drain layer 111 is disposed on the drain layer 111, and an N + type impurity layer having a lower impurity concentration than the buffer layer 112 is disposed on the buffer layer 112. A ⁇ type drift layer 113 is arranged. The buffer layer 112 and the drift layer 113 are formed by growing an SiC epitaxial film on the SiC substrate forming the drain layer 111.
  • SiC N ++ type silicon carbide
  • An N ⁇ type channel layer 114 is arranged on the drift layer 113. Then, in the surface layer portion of the channel layer 114, an N + type source layer 115 having an impurity concentration higher than that of the channel layer 114 is formed.
  • the channel layer 114 is formed by growing an SiC epitaxial film, and the source layer 115 is formed by, for example, ion-implanting N-type impurities and performing heat treatment.
  • a P + type gate layer (that is, a gate electrode) 13 having a higher impurity concentration than the channel layer 114 and a P + type body layer 116 are formed so as to penetrate the source layer 115.
  • the gate layer 13 and the body layer 116 are configured by, for example, ion implantation or growing a buried epitaxial film of SiC.
  • the gate layer 13 and the body layer 116 are extended along one direction in the plane direction of the semiconductor substrate 110, and are alternately arranged in the plane direction that is orthogonal to the extending direction. ing. That is, in FIG. 3, the gate layer 13 and the body layer 116 extend in the direction perpendicular to the paper surface. In addition, the gate layers 13 and the body layers 116 are alternately arranged in the left-right direction of the drawing and are separated from each other.
  • the gate layer 13 and the body layer 116 have the same impurity concentration and the same width along the arrangement direction.
  • the body layer 116 is formed to a position deeper than the gate layer 13. That is, the body layer 116 is configured to project more toward the drain layer 111 side than the gate layer 13.
  • the gate layer 13 and the body layer 116 are configured such that the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is equal to or higher than the threshold voltage of the JFET 10 and equal to or lower than the breakdown voltage of the MOSFET 20. ing.
  • the threshold voltage of the JFET 10 is the voltage at which the JFET 10 is turned off.
  • the breakdown voltage BVgb between the gate layer 13 and the body layer 116 increases as the length L between the gate layer 13 and the body layer 116 increases, as shown in FIG. Therefore, in the present embodiment, in the gate layer 13 and the body layer 116, the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is equal to or higher than the threshold voltage of the JFET 10 and equal to or lower than the breakdown voltage of the MOSFET 20.
  • the length L is set.
  • An interlayer insulating film 117 is formed on one surface 110a of the semiconductor substrate 110, as shown in FIG.
  • a contact hole 117a exposing the source layer 115 and the body layer 116 is formed in the interlayer insulating film 117.
  • the source electrode 11 electrically connected to the source layer 115 and the body layer 116 through the contact hole 117a is formed on the interlayer insulating film 117.
  • the source electrode 11 is formed so as to include the entire surface of the cell region 101. That is, the source electrode 11 is formed in a so-called solid shape. Therefore, the source electrode 11 has a sufficiently large cross-sectional area as compared with the gate wiring 118 described later. In other words, the source electrode 11 has a sufficiently larger current capacity than the gate wiring 118 described later.
  • the drain electrode 12 electrically connected to the drain layer 111 is formed.
  • the gate pad 14 and the gate wiring 118 are formed in the outer peripheral region 102.
  • the gate wiring 118 is connected to the gate pad 14 and also electrically connected to the gate layer 13 in a cross section different from FIG.
  • an annular P-type well region or a plurality of P-type well regions surrounding the cell region 101 are formed in the surface layer portion of the semiconductor substrate 110 so as to improve the breakdown voltage. Is formed as a multiple ring structure.
  • the semiconductor substrate 110 is configured to include the drain layer 111, the buffer layer 112, the drift layer 113, the channel layer 114, the source layer 115, the gate layer 13, and the body layer 116.
  • the drain layer 111 is composed of the SiC substrate, and the buffer layer 112, the drift layer 113, the channel layer 114, etc. are composed by growing an epitaxial film of SiC. ing.
  • the first semiconductor chip 100 of this embodiment is a SiC semiconductor device.
  • the P-type body layer 116 is formed in the first semiconductor chip 100. Therefore, the diodes 15 and 16 in FIG. 1 are diodes caused by the body layer 116.
  • the second semiconductor chip 200 has a planar rectangular shape and has a cell region 201 and an outer peripheral region 202 surrounding the cell region 201.
  • the MOSFET 20 is formed in the cell region 201.
  • the second semiconductor chip 200 includes a semiconductor substrate 210 having a drain layer 211 composed of an N + type silicon (hereinafter referred to as Si) substrate. Then, on the drain layer 211, an N ⁇ type drift layer 212 having an impurity concentration lower than that of the drain layer 211 is arranged. A P-type channel layer 213 having an impurity concentration higher than that of the drift layer 212 is disposed on the drift layer 212.
  • Si N + type silicon
  • a plurality of trenches 214 are formed in the semiconductor substrate 210 so as to penetrate the channel layer 213 and reach the drift layer 212, and the trenches 214 divide the channel layer 213 into a plurality of parts.
  • the plurality of trenches 214 are formed in stripes at equal intervals along one of the surface directions of the one surface 210a of the semiconductor substrate 210 (the depth direction of the paper surface in FIG. 6).
  • the plurality of trenches 214 may have a ring-shaped structure by leading the ends.
  • each trench 214 is filled with a gate insulating film 215 formed so as to cover the wall surface of each trench 214, and a gate electrode 23 formed on the gate insulating film 215 and made of polysilicon or the like. Has been. This constitutes a trench gate structure.
  • the wall surface of each trench 214 corresponds to the surface of the channel layer 213.
  • an N + type source layer 216 and a P + type contact layer 217 are formed so as to be sandwiched by the source layer 216.
  • the source layer 216 has a higher impurity concentration than the drift layer 212, is formed to terminate in the channel layer 213, and contact the side surface of the trench 214.
  • the contact layer 217 has a higher impurity concentration than the channel layer 213, and is formed so as to terminate in the channel layer 213 like the source layer 216.
  • the source layer 216 is extended in a rod shape so as to be in contact with the side surface of the trench 214 along the longitudinal direction of the trench 214 and terminates inside the tip of the trench 214.
  • the contact layer 217 is sandwiched between the two source layers 216 and extends in a rod shape along the longitudinal direction of the trench 214 (that is, the source layer 216).
  • the contact layer 217 of this embodiment is formed deeper than the source layer 216 with reference to the one surface 210a of the semiconductor substrate 210.
  • An interlayer insulating film 218 is formed on the channel layer 213 (that is, the one surface 210a of the semiconductor substrate 210). Then, in the interlayer insulating film 218, a contact hole 218a exposing a part of the source layer 216 and the contact layer 217 is formed. A source electrode 21 electrically connected to the source layer 216 and the contact layer 217 through the contact hole 218a is formed on the interlayer insulating film 218.
  • the drain electrode 22 electrically connected to the drain layer 211 is formed on the other surface 210b side of the semiconductor substrate 210.
  • a gate pad 24 and a gate wiring 219 are formed in the outer peripheral area 202.
  • the gate wiring 219 is electrically connected to the gate electrode 23 in a cross section different from FIG.
  • an annular P-type well region or a plurality of P-type well regions surrounding the cell region 201 are formed on the surface layer portion of the semiconductor substrate 210 so as to improve the breakdown voltage. Is formed as a multiple ring structure.
  • the semiconductor substrate 210 is configured to include the drain layer 211, the drift layer 212, the channel layer 213, the source layer 216, and the contact layer 217. Furthermore, in the present embodiment, since the second semiconductor chip 200 is configured using the Si substrate as described above, it can be said that the second semiconductor chip 200 is a Si semiconductor device.
  • the MOSFET 20 of this embodiment has a configuration in which the leak current is less likely to be reduced than the JFET 10.
  • the semiconductor device of this embodiment Since the semiconductor device of this embodiment has the normally-off MOSFET 20, it operates as normally-off as a whole.
  • a predetermined positive gate voltage is applied from the gate drive circuit 50 to the gate electrode 23 of the MOSFET 20 in order to turn on the semiconductor device by switching on.
  • the normally-off type MOSFET 20 is turned on.
  • the gate layer 13 of the JFET 10 is connected to the second terminal 32. Therefore, in the normally-on type JFET 10, the potential difference between the gate layer 13 and the source electrode 11 becomes almost zero, and the normally-on type JFET 10 is turned on. Therefore, a current flows between the first terminal 31 and the second terminal 32, and the semiconductor device is finally turned on.
  • the gate voltage applied to the gate electrode 23 of the MOSFET 20 is reduced (for example, set to 0 V) to turn off the semiconductor device by performing the switching-off operation.
  • the normally-off type MOSFET 20 is turned off.
  • the voltage of the drain electrode 22 of the MOSFET 20 and the source electrode 11 of the JFET 10 connected thereto rises, and the gate layer of the JFET 10 connected to the source electrode 11 and the second terminal 32.
  • An electric potential difference is generated between the electric potential difference and the electric potential.
  • the potential difference between the source electrode 11 and the gate layer 13 reaches the threshold value, the channel disappears and the JFET 10 is turned off.
  • the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is equal to or higher than the threshold voltage of the JFET 10 and equal to or lower than the breakdown voltage of the MOSFET 20. Therefore, when the power supply line 61 is connected to the first terminal 31 and the ground line 62 is connected to the second terminal 32 and a leak current occurs in the JFET 10, it is possible to suppress the breakdown of the MOSFET 20.
  • the MOSFET 20 has a configuration in which the leak current tends to be smaller than that of the JFET 10. Therefore, in the semiconductor device, when a leak current is generated in the JFET 10, the leak current flows into the MOSFET 20 and the reverse bias of the PN junction in the MOSFET 20 increases. However, in the semiconductor device of this embodiment, the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is lower than the breakdown voltage of the MOSFET 20. Therefore, in the semiconductor device, before the MOSFET 20 breaks down, a breakdown occurs between the gate layer 13 and the body layer 116 of the JFET 10, and the leak current in the JFET 10 is also discharged through the gate layer 13. As a result, it is possible to prevent the MOSFET 20 from breaking down, and to prevent the MOSFET 20 from continuing to break down.
  • the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is set to be equal to or higher than the threshold voltage at which the JFET 10 is turned off. Therefore, when a breakdown occurs between the gate layer 13 and the body layer 116, a channel is not formed in the channel layer 114. Therefore, when a breakdown occurs between the gate layer 13 and the body layer 116, it is possible to suppress a leak current from flowing through the channel to the MOSFET 20.
  • the body layer 116 since the body layer 116 is provided as described above, when a surge occurs, a surge current can flow through the body layer 116. Therefore, as compared with the case where the body layer 116 is not arranged, the resistance to surge current can be improved.
  • the body layer 116 is formed deeper than the gate layer 13. That is, the length of the body layer 116 from the one surface 110a of the semiconductor substrate 110 to the bottom surface is longer than the length from the one surface 110a of the semiconductor substrate 110 to the bottom surface of the gate layer 13. That is, the body layer 116 is in a state of protruding toward the drain layer 111 side with respect to the gate layer 13. Therefore, the electric field strength tends to be higher on the bottom side of the body layer 116 than on the bottom side of the gate layer 13. Therefore, when a surge occurs, breakdown easily occurs in the region on the bottom side of the body layer 116, and the surge current easily flows into the body layer 116.
  • the surge current can flow into the gate wiring 118 and the source electrode 11, but in particular, the surge current easily flows into the source electrode 11 having a large current capacity through the body layer 116. Therefore, it is possible to prevent the gate wiring 118 from being melted by the surge, and to prevent the first semiconductor chip 100 from being broken.
  • the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is set to the threshold voltage of the JFET 10 or more and the breakdown voltage of the MOSFET 20 or less. Therefore, when a leak current occurs in the JFET 10, the leak current is easily discharged through the gate layer 13 before the MOSFET 20 breaks down. Therefore, the breakdown of the MOSFET 20 can be suppressed, and the breakdown of the MOSFET 20 can be suppressed. Further, since it is not necessary to dispose an external resistor or the like in parallel with the MOSFET 20, it is possible to prevent the characteristic inspection of the MOSFET 20 from becoming difficult to perform after mounting the semiconductor device.
  • the crystal defect 220 is formed by irradiating with a helium (He) ray, for example.
  • the crystal defect 220 may be formed by another method.
  • the irradiation dose of the He line is adjusted so that the leak current generated in the MOSFET 20 is larger than the leak current generated in the JFET 10. That is, the crystal defect 220 is formed so that the leak current generated in the MOSFET 20 is larger than the leak current generated in the JFET 10.
  • the body layer 116 is not formed in the JFET 10 and the diodes 15 and 16 are not formed in the JFET 10.
  • the above is the configuration of the semiconductor device according to the present embodiment. Next, the leak current in the semiconductor device will be described.
  • the crystal defect 220 is formed in the MOSFET 20 so that the generated leakage current is larger than the leakage current generated in the JFET 10. For this reason, as shown in FIG. 9, in this semiconductor device, all of the leak current generated in the JFET 10 can be discharged from the MOSFET 20 to the ground, so that the reverse bias of the PN junction in the MOSFET 20 can be suppressed from increasing. .. Therefore, in the semiconductor device of the present embodiment, it is possible to prevent the MOSFET 20 from breaking down, and it is also possible to prevent the MOSFET 20 from being continuously broken down.
  • the crystal defect 220 is formed in the MOSFET 20 so that the leak current generated in the MOSFET 20 is larger than the leak current generated in the JFET 10. Therefore, it is possible to prevent the MOSFET 20 from being broken down, and to prevent the MOSFET 20 from being continuously broken down. Further, since it is not necessary to dispose an external resistor or the like in parallel with the MOSFET 20, it is possible to prevent the characteristic inspection of the MOSFET 20 from becoming difficult to perform after mounting the semiconductor device.
  • the JFET 10 and the MOSFET 20 may be appropriately P-channel type.
  • the trench gate type MOSFET 20 is described, but the MOSFET 20 may be a planar gate type.
  • the body layer 116 may have the same depth as the gate layer 13. However, when it is desired to allow a large amount of surge current to flow from the body layer 116, it is preferable that the electric field strength on the bottom side of the body layer 116 is higher than that on the bottom side of the gate layer 13. In this case, the bottom of the body layer 116 is tapered and the width of the body layer 116 is made narrower than the width of the gate layer 13, so that the electric field strength on the bottom side of the body layer 116 is smaller than that on the bottom side of the gate layer 13. It may be configured to be easily raised.
  • the bottom side of the body layer 116 has a higher electric field strength than the bottom side of the gate layer 13. It is also possible to adopt a configuration in which the height becomes high.
  • the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is set to be equal to or higher than the threshold voltage of the JFET 10. Therefore, an example in which the breakdown voltage is lower than that of the MOSFET 20 has been described.
  • breakdown voltage BVgb between gate layer 13 and body layer 116 may be adjusted as follows.
  • the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is equal to or higher than the threshold voltage of the JFET 10 by adjusting the impurity concentration of the channel layer 114 between the gate layer 13 and the body layer 116, and the MOSFET 20.
  • the breakdown voltage may be lower than the breakdown voltage.
  • the breakdown voltage BVgb between the gate layer 13 and the body layer 116 is adjusted by both the length L between the gate layer 13 and the body layer 116 and the impurity concentration of the channel layer 114. Good.
  • the JFET 10 may have the structure in which the body layer 116 is formed as in the first embodiment. According to this, it is possible to further suppress the breakdown of the MOSFET 20.
  • the MOSFET 20 is prevented from breaking down due to the crystal defect 220. Therefore, when the body layer 116 is formed in the JFET 10, the body layer 116 may be formed so that the breakdown voltage between the gate layer 13 and the body layer 116 is higher than the breakdown voltage of the MOSFET 20. That is, the body layer 116 of the JFET 10 may be formed mainly in response to the surge current.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

ＪＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続された半導体装置において、ＪＦＥＴ（１０）は、ドリフト層（１１３）と、ドリフト層（１１３）上に配置されたチャネル層（１１４）と、チャネル層（１１４）の表層部に形成され、チャネル層（１１４）よりも高不純物濃度とされたソース層（１１５）と、チャネル層（１１４）にソース層（１１５）よりも深くまで形成されたゲート層（１３）と、チャネル層（１１４）にソース層（１１５）よりも深くまで形成され、ゲート層（１３）と離れているボディ層（１１６）と、ドリフト層（１１３）を挟んでソース層（１１５）と反対側に配置されるドレイン層（１１１）とを備えた構成とする。そして、ゲート層（１３）とボディ層（１１６）との間の耐圧は、ＭＯＳＦＥＴ（２０）の耐圧より低くなるようにする。

Description

半導体装置 関連出願への相互参照
　本出願は、２０１８年１１月７日に出願された日本特許出願番号２０１８－２０９８７０号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、接合型ＦＥＴ（Field Effect Transistor：以下では、単にＪＦＥＴという）と、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）とがカスコード接続された半導体装置に関する。
　従来より、ノーマリオン型とされたＪＦＥＴと、ノーマリオフ型とされたＭＯＳＦＥＴとがカスコード接続された半導体装置が提案されている。なお、ＪＦＥＴは、例えば、炭化珪素基板や窒化ガリウム基板等を用いて構成され、ＭＯＳＦＥＴは、例えば、シリコン基板を用いて構成される。
　このような半導体装置では、電源を接続して電圧バイアスを加えた際、ＪＦＥＴおよびＭＯＳＦＥＴにリーク電流が発生するが、ＪＦＥＴのリーク電流の方がＭＯＳＦＥＴのリーク電流より大きい場合、流しきれない電荷がＭＯＳＦＥＴに蓄積される。そして、ＭＯＳＦＥＴでは、ＰＮ接合の逆バイアスの大きさが増加し、ブレークダウンすることによってＪＦＥＴのリーク電流を流す状態となる。この場合、ＭＯＳＦＥＴでは、ブレークダウン状態が継続し続けるため、ゲート寿命の低下や閾値電圧の変動等が発生する可能性がある。
　このため、例えば、特許文献１には、ＭＯＳＦＥＴと並列に外付けのバイパス抵抗を接続することが提案されている。これによれば、ＪＦＥＴのリーク電流がバイパス抵抗を通じても排出されるため、ＭＯＳＦＥＴがブレークダウンすることを抑制できる。
特開２０１７―５９６９７号公報
　しかしながら、上記半導体装置では、バイパス抵抗を備えた半導体装置としているため、半導体装置を実装した後にＭＯＳＦＥＴの耐圧等の特性検査を行い難くなる。
　本開示は、ＪＦＥＴとＭＯＳＦＥＴとがカスコード接続された半導体装置において、ＭＯＳＦＥＴがブレークダウンし続けることを抑制できると共に、実装後においてもＭＯＳＦＥＴの特性検査が行い難くなることを抑制できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置は、ソース電極、ドレイン電極、ゲート電極を有するＪＦＥＴと、ソース電極、ドレイン電極、ゲート電極を有するＭＯＳＦＥＴと、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極とＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、ＪＦＥＴは、第１導電型のドリフト層と、ドリフト層上に配置された第１導電型のチャネル層と、チャネル層の表層部に形成され、チャネル層よりも高不純物濃度とされた第１導電型のソース層と、チャネル層にソース層よりも深くまで形成され、ゲート電極としての第２導電型のゲート層と、チャネル層にソース層よりも深くまで形成され、ゲート層と離れている第２導電型のボディ層と、ドリフト層を挟んでソース層と反対側に配置されるドレイン層と、ソース層およびボディ層と電気的に接続されるソース電極と、ドレイン層と電気的に接続されるドレイン電極と、有し、ゲート層とボディ層との間の耐圧は、ＭＯＳＦＥＴの耐圧より低くされている。
　これによれば、ゲート層とボディ層との間の耐圧は、ＭＯＳＦＥＴの耐圧以下とされている。このため、ＪＦＥＴにリーク電流が発生した際、ＭＯＳＦＥＴがブレークダウンする前に、リーク電流がゲート層を通じて排出され易くなる。したがって、ＭＯＳＦＥＴがブレークダウンすることを抑制でき、ＭＯＳＦＥＴがブレークダウンし続ける状態となることも抑制できる。また、ＭＯＳＦＥＴと並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴの特性検査が行い難くなることも抑制できる。
　また、本開示の別の観点によれば、半導体装置は、ソース電極、ドレイン電極、ゲート電極を有するＪＦＥＴと、ソース電極、ドレイン電極、ゲート電極を有するＭＯＳＦＥＴと、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極とＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、ＭＯＳＦＥＴは、第１導電型のドリフト層と、ドリフト層上に配置された第２導電型のチャネル層と、チャネル層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型のソース層と、ソース層とドリフト層の間に挟まれたチャネル層の表面に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、ドリフト層を挟んでチャネル層と反対側に配置されたドレイン層と、チャネル層およびソース層と電気的に接続されるソース電極と、ドレイン層と接続されるドレイン電極と、を有し、ドリフト層には、ＭＯＳＦＥＴのリーク電流がＪＦＥＴのリーク電流より大きくなるように、結晶欠陥が形成されている。
　これによれば、ＭＯＳＦＥＴに発生するリーク電流がＪＦＥＴに発生するリーク電流より大きくなるように、ＭＯＳＦＥＴに結晶欠陥が形成されている。このため、ＭＯＳＦＥＴがブレークダウンすることを抑制でき、ＭＯＳＦＥＴがブレークダウンし続ける状態となることを抑制できる。また、ＭＯＳＦＥＴと並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴの特性検査が行い難くなることも抑制できる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の回路図およびリーク電流が流れる経路を示す図である。 第１半導体チップの平面図である。 図２中のIII－III線に沿った断面図である。 ＪＦＥＴにおけるゲート層とボディ層との間の長さと、ゲート層とボディ層との間の耐圧の関係を示す図である。 第２半導体チップの平面図である。 図５中のVI－VI線に沿った断面図である。 第２実施形態における第２半導体チップの断面図である。 照射線量とＭＯＳＦＥＴのリーク電流との関係を示す図である。 第２実施形態における半導体装置の回路図およびリーク電流が流れる経路を示す図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。まず、本実施形態の半導体装置における回路構成について説明する。図１に示されるように、本実施形態の半導体装置は、ノーマリオン型のＪＦＥＴ１０と、ノーマリオフ型のＭＯＳＦＥＴ２０とがカスコード接続されて構成されている。なお、本実施形態では、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、それぞれＮチャネル型とされている。
　ＪＦＥＴ１０は、具体的な構成については後述するが、ソース電極１１、ドレイン電極１２、ゲート層（すなわち、ゲート電極）１３を有している。ＭＯＳＦＥＴ２０は、具体的な構成については後述するが、ソース電極２１、ドレイン電極２２、およびゲート電極２３を有している。
　そして、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、ＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されている。また、ＪＦＥＴ１０のドレイン電極１２は、第１端子３１と接続され、ＭＯＳＦＥＴ２０のソース電極２１は、第２端子３２と接続されている。
　ＭＯＳＦＥＴ２０のゲート電極２３は、ゲートパッド２４および調整用抵抗４１を介してゲート駆動回路５０と接続されている。ＪＦＥＴ１０のゲート層１３は、ＭＯＳＦＥＴ２０のソース電極２１と、調整用抵抗４２およびゲートパッド１４を介して電気的に接続されている。
　また、本実施形態では、ＪＦＥＴ１０のドレイン電極１２とソース電極１１との間には、ダイオード１５が接続されている。具体的には後述するが、本実施形態では、ＪＦＥＴ１０には、図３に示されるように、Ｎ－型のチャネル層１１４内にＰ型のボディ層１１６が形成されている。そして、ダイオード１５は、当該ボディ層１１６を含んで構成されている。このダイオード１５は、カソードがドレイン電極１２と電気的に接続され、アノードがソース電極１１と電気的に接続された状態となっている。
　さらに、ＪＦＥＴ１０には、ボディ層１１６が形成されることにより、ゲートパッド１４とソース電極１１との間にダイオード１６が形成される。このダイオードは、カソードがソース電極１１と接続された状態となり、アノードがゲートパッド１４と接続された状態となっている。
　また、ＭＯＳＦＥＴ２０のドレイン電極２２とソース電極２１との間には、ダイオード２５が接続されている。このダイオード２５は、ＭＯＳＦＥＴ２０の構成上で形成される寄生ダイオードであり、カソードがドレイン電極２２と電気的に接続され、アノードがソース電極２１と電気的に接続される。
　以上が本実施形態における半導体装置の回路構成である。そして、このような半導体装置は、第１端子３１が電源６０から電圧Ｖｃｃが印加される電源ライン６１に接続され、第２端子３２がグランドライン６２と接続される。
　次に、ＪＦＥＴ１０およびＭＯＳＦＴ２０の具体的な構成について、図２～図５を参照しつつ説明する。本実施形態では、ＪＦＥＴ１０は、第１半導体チップ１００に形成されており、ＭＯＳＦＥＴ２０は第２半導体チップ２００に形成されている。そして、特に図示しないが、半導体装置は、これら第１半導体チップ１００および第２半導体チップ２００がカスコード接続されるように電気的に接続された状態で一体化されている。
　第１半導体チップ１００は、図２に示されるように、平面矩形状とされており、セル領域１０１および当該セル領域１０１を囲む外周領域１０２を有している。そして、セル領域１０１に、ＪＦＥＴ１０が形成されている。
　具体的には、第１半導体チップ１００は、図３に示されるように、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣという）基板で構成されるドレイン層１１１を有する半導体基板１１０を備えている。そして、ドレイン層１１１上には、ドレイン層１１１よりも低不純物濃度とされたＮ＋型のバッファ層１１２が配置され、バッファ層１１２上には、バッファ層１１２よりも低不純物濃度とされたＮ－型のドリフト層１１３が配置されている。なお、バッファ層１１２およびドリフト層１１３は、ドレイン層１１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
　ドリフト層１１３上には、Ｎ－型のチャネル層１１４が配置されている。そして、チャネル層１１４の表層部には、チャネル層１１４よりも高不純物濃度とされたＮ＋型のソース層１１５が形成されている。なお、チャネル層１１４は、ＳｉＣのエピタキシャル膜を成長させることで構成され、ソース層１１５は、例えば、Ｎ型の不純物がイオン注入されて熱処理されることで構成される。
　さらに、ソース層１１５を貫通するように、チャネル層１１４よりも高不純物濃度とされたＰ＋型のゲート層（すなわち、ゲート電極）１３およびＰ＋型のボディ層１１６が形成されている。これらゲート層１３およびボディ層１１６は、例えば、イオン注入、またはＳｉＣの埋め込みエピタキシャル膜を成長させることで構成される。
　本実施形態では、ゲート層１３およびボディ層１１６は、半導体基板１１０の面方向における一方向に沿って延設されており、当該面方向であって延設方向と直交する方向に交互に配置されている。つまり、図３中では、ゲート層１３およびボディ層１１６は、紙面垂直方向に延設されている。また、ゲート層１３よびボディ層１１６は、紙面左右方向に交互に配置されており、互いに離れて配置されている。
　ゲート層１３およびボディ層１１６は、本実施形態では、不純物濃度が互いに等しくされていると共に、配列方向に沿った幅が互いに等しくされている。なお、本実施形態では、ボディ層１１６は、ゲート層１３よりも深い位置まで形成されている。つまり、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した構成とされている。
　そして、本実施形態では、ゲート層１３およびボディ層１１６は、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂが、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下となるように構成されている。なお、ＪＦＥＴ１０の閾値電圧とは、ＪＦＥＴ１０がオフ状態となる電圧のことである。
　ここで、ゲート層１３とのボディ層１１６との間の耐圧ＢＶｇｂは、図４に示されるように、ゲート層１３とボディ層１１６との間の長さＬが長くなるにつれて高くなる。このため、本実施形態では、ゲート層１３およびボディ層１１６は、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂが、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下となるように、長さＬが設定されている。
　半導体基板１１０の一面１１０ａ上には、図３に示されるように、層間絶縁膜１１７が形成されている。そして、層間絶縁膜１１７には、ソース層１１５およびボディ層１１６を露出させるコンタクトホール１１７ａが形成されている。層間絶縁膜１１７上には、コンタクトホール１１７ａを通じてソース層１１５およびボディ層１１６と電気的に接続されるソース電極１１が形成されている。
　なお、ソース電極１１は、セル領域１０１の全面を含んで形成されている。つまり、ソース電極１１は、いわゆるベタ状に形成されている。このため、ソース電極１１は、後述するゲート配線１１８と比較して、断面積が十分に大きくされている。言い換えると、ソース電極１１は、後述するゲート配線１１８より電流容量が十分に大きくされている。
　半導体基板１１０の他面１１０ｂ側には、ドレイン層１１１と電気的に接続されるドレイン電極１２が形成されている。
　外周領域１０２には、図２に示されるように、ゲートパッド１４およびゲート配線１１８が形成されている。そして、ゲート配線１１８は、ゲートパッド１４と接続されていると共に、図３とは別断面において、ゲート層１３と電気的に接続されている。なお、特に図示しないが、外周領域１０２には、耐圧向上を図ることができるように、半導体基板１１０の表層部に、セル領域１０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
　以上が本実施形態における第１半導体チップ１００の構成である。なお、本実施形態の第１半導体チップ１００では、Ｎ－型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１１、バッファ層１１２、ドリフト層１１３、チャネル層１１４、ソース層１１５、ゲート層１３、およびボディ層１１６を含んで半導体基板１１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１１は、ＳｉＣ基板で構成されており、バッファ層１１２、ドリフト層１１３、チャネル層１１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の第１半導体チップ１００は、ＳｉＣ半導体装置であるともいえる。また、本実施形態では、第１半導体チップ１００は、Ｐ型のボディ層１１６が形成されている。このため、図１中のダイオード１５、１６は、ボディ層１１６に起因するダイオードである。
　次に、第２半導体チップ２００の構成について、図５および図６を参照しつつ説明する。
　第２半導体チップ２００は、図５に示されるように、平面矩形状とされており、セル領域２０１およびセル領域２０１を囲む外周領域２０２を有している。そして、セル領域２０１にＭＯＳＦＥＴ２０が形成されている。
　具体的には、第２半導体チップ２００は、図６に示されるように、Ｎ＋型のシリコン（以下では、Ｓｉという）基板で構成されるドレイン層２１１を有する半導体基板２１０を備えている。そして、ドレイン層２１１上には、ドレイン層２１１よりも低不純物濃度とされたＮ－型のドリフト層２１２が配置されている。ドリフト層２１２上には、ドリフト層２１２より高不純物濃度とされたＰ型のチャネル層２１３が配置されている。
　また、半導体基板２１０には、チャネル層２１３を貫通してドリフト層２１２に達するように複数のトレンチ２１４が形成され、このトレンチ２１４によってチャネル層２１３が複数個に分離されている。本実施形態では、複数のトレンチ２１４は、半導体基板２１０の一面２１０ａの面方向のうちの一方向（図６中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２１４は、先端部が引き回されることで環状構造とされていてもよい。
　また、各トレンチ２１４内は、各トレンチ２１４の壁面を覆うように形成されたゲート絶縁膜２１５と、このゲート絶縁膜２１５の上に形成されたポリシリコン等により構成されるゲート電極２３とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、各トレンチ２１４の壁面がチャネル層２１３の表面に相当する。
　そして、チャネル層２１３には、Ｎ＋型のソース層２１６と、ソース層２１６に挟まれるようにＰ＋型のコンタクト層２１７とが形成されている。ソース層２１６は、ドリフト層２１２よりも高不純物濃度で構成され、チャネル層２１３内において終端し、かつ、トレンチ２１４の側面に接するように形成されている。コンタクト層２１７は、チャネル層２１３よりも高不純物濃度で構成され、ソース層２１６と同様に、チャネル層２１３内において終端するように形成されている。
　より詳しくは、ソース層２１６は、トレンチ２１４間の領域において、トレンチ２１４の長手方向に沿ってトレンチ２１４の側面に接するように棒状に延設され、トレンチ２１４の先端よりも内側で終端する構造とされている。また、コンタクト層２１７は、２つのソース層２１６に挟まれてトレンチ２１４の長手方向（すなわち、ソース層２１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト層２１７は、半導体基板２１０の一面２１０ａを基準としてソース層２１６よりも深く形成されている。
　チャネル層２１３（すなわち、半導体基板２１０の一面２１０ａ）上には、層間絶縁膜２１８が形成されている。そして、層間絶縁膜２１８には、ソース層２１６の一部およびコンタクト層２１７を露出させるコンタクトホール２１８ａが形成されている。層間絶縁膜２１８上には、コンタクトホール２１８ａを通じてソース層２１６およびコンタクト層２１７と電気的に接続されるソース電極２１が形成されている。
　半導体基板２１０の他面２１０ｂ側には、ドレイン層２１１と電気的に接続されるドレイン電極２２が形成されている。
　また、外周領域２０２には、図５に示されるように、ゲートパッド２４およびゲート配線２１９が形成されている。そして、ゲート配線２１９は、図６とは別断面において、ゲート電極２３と電気的に接続されている。なお、特に図示しないが、外周領域２０２には、耐圧向上を図ることができるように、半導体基板２１０の表層部に、セル領域２０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
　以上が第２半導体チップ２００の構成である。なお、本実施形態の第２半導体チップ２００では、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層２１１、ドリフト層２１２、チャネル層２１３、ソース層２１６、コンタクト層２１７を含んで半導体基板２１０が構成されている。さらに、本実施形態では、上記のようにＳｉ基板を用いて第２半導体チップ２００が構成されているため、第２半導体チップ２００は、Ｓｉ半導体装置であるともいえる。そして、本実施形態のＭＯＳＦＥＴ２０は、ＪＦＥＴ１０よりもリーク電流が少なくなり易い構成とされている。
　次に、本実施形態の半導体装置の作動について説明する。なお、本実施形態の半導体装置は、ノーマリオフであるＭＯＳＦＥＴ２０を有しているため、全体としてノーマリオフとして作動する。
　まず、半導体装置をスイッチングオン動作させてオン状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３には、ゲート駆動回路５０から所定の正のゲート電圧が印加される。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０がオン状態となる。また、ＪＦＥＴ１０は、ゲート層１３が第２端子３２と接続されている。このため、ノーマリオン型のＪＦＥＴ１０は、ゲート層１３とソース電極１１との電位差がほぼゼロとなり、オン状態となる。したがって、第１端子３１と第２端子３２との間に電流が流れ、半導体装置が最終的にオン状態となる。
　次に、半導体装置をスイッチングオフ動作させてオフ状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３に印加されるゲート電圧が小さくされる（例えば、０Ｖにされる）。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０は、オフ状態となる。また、ＭＯＳＦＥＴ２０がオフ状態となることでＭＯＳＦＥＴ２０のドレイン電極２２と、それに接続されたＪＦＥＴ１０のソース電極１１の電圧が上昇し、当該ソース電極１１と第２端子３２に接続されているＪＦＥＴ１０のゲート層１３との間に電位差が発生する。そして、ソース電極１１とゲート層１３との間の電位差が閾値に達することにより、チャネルが消滅してＪＦＥＴ１０がオフ状態となる。これにより、第１端子３１と第２端子３２との間に電流が流れなくなり、半導体装置が最終的にオフ状態となる。
　そして、本実施形態では、上記のように、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下とされている。このため、第１端子３１に電源ライン６１が接続されると共に第２端子３２にグランドライン６２が接続されてＪＦＥＴ１０にリーク電流が発生した場合、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制できる。
　すなわち、本実施形態では、上記のように、ＭＯＳＦＥＴ２０は、ＪＦＥＴ１０よりもリーク電流が少なくなり易い構成とされている。このため、半導体装置では、ＪＦＥＴ１０にリーク電流が発生すると、当該リーク電流がＭＯＳＦＥＴ２０に流れ込むことでＭＯＳＦＥＴ２０におけるＰＮ接合の逆バイアスが増加する。しかしながら、本実施形態の半導体装置では、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂがＭＯＳＦＥＴ２０の耐圧より低くされている。したがって、半導体装置では、ＭＯＳＦＥＴ２０がブレークダウンする前に、ＪＦＥＴ１０のゲート層１３とボディ層１１６との間でブレークダウンが発生し、ＪＦＥＴ１０におけるリーク電流がゲート層１３を通じても排出される。これにより、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続けることも抑制できる。
　また、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ＪＦＥＴ１０がオフ状態となる閾値電圧以上とされている。このため、ゲート層１３とボディ層１１６との間でブレークダウンが発生する際には、チャネル層１１４にチャネルが形成されていない状態となる。したがって、ゲート層１３とボディ層１１６との間でブレークダウンが発生した際、チャネルを通じてＭＯＳＦＥＴ２０にリーク電流が流れることを抑制できる。
　なお、本実施形態では、上記のようにボディ層１１６を備えているため、サージが発生した際には、ボディ層１１６を介してサージ電流を流すことができる。したがって、ボディ層１１６が配置されていない場合と比較して、サージ電流に対する耐量も向上できる。
　この場合、本実施形態では、ボディ層１１６は、ゲート層１３よりも深くまで形成されている。つまり、ボディ層１１６は、半導体基板１１０の一面１１０ａから底面までの長さが、半導体基板１１０の一面１１０ａからゲート層１３の底面までの長さより長くされている。すなわち、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した状態となっている。このため、電界強度は、ゲート層１３の底部側よりもボディ層１１６の底部側の方が高くなり易い。したがって、サージが発生した際、ボディ層１１６の底部側の領域でブレークダウンが発生し易くなり、サージ電流はボディ層１１６へと流れ込み易くなる。つまり、本実施形態では、ゲート配線１１８およびソース電極１１にサージ電流が流れ込み得る構成とされているが、特に、電流容量が大きいソース電極１１にボディ層１１６を通じてサージ電流が流れ込み易くなっている。このため、サージによってゲート配線１１８が溶断することを抑制でき、第１半導体チップ１００が破壊されることを抑制できる。
　以上説明したように、本実施形態では、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下とされている。このため、ＪＦＥＴ１０にリーク電流が発生した際、ＭＯＳＦＥＴ２０がブレークダウンする前に、リーク電流がゲート層１３を通じて排出され易くなる。したがって、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続ける状態となることも抑制できる。また、ＭＯＳＦＥＴ２０と並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴ２０の特性検査が行い難くなることも抑制できる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、ＭＯＳＦＥＴ２０の構成を変更したものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図７に示されるように、ＭＯＳＦＥＴ２０には、ドリフト層２１２に複数の結晶欠陥２２０が形成されている。本実施形態では、結晶欠陥２２０は、例えば、ヘリウム（Ｈｅ）線を照射することによって形成される。但し、結晶欠陥２２０は、他の方法で形成されていてもよい。
　そして、本実施形態では、図８に示されるように、Ｈｅ線の照射線量は、ＭＯＳＦＥＴ２０に発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように調整されている。つまり、結晶欠陥２２０は、ＭＯＳＦＥＴ２０に発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように形成されている。
　なお、本実施形態では、特に図示しないが、ＪＦＥＴ１０にボディ層１１６が形成されておらず、ＪＦＥＴ１０には、ダイオード１５、１６が形成されていない。
　以上が本実施形態における半導体装置の構成である。次に、上記半導体装置におけるリーク電流について説明する。
　本実施形態では、ＭＯＳＦＥＴ２０には、発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように結晶欠陥２２０が形成されている。このため、図９に示されるように、この半導体装置では、ＪＦＥＴ１０に発生したリーク電流の全てをＭＯＳＦＥＴ２０からグランドに排出することができるため、ＭＯＳＦＥＴ２０におけるＰＮ接合の逆バイアスが増加することを抑制できる。したがって、本実施形態の半導体装置では、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続ける状態となることも抑制できる。
　以上説明したように、本実施形態では、ＭＯＳＦＥＴ２０に発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように、ＭＯＳＦＥＴ２０に結晶欠陥２２０が形成されている。このため、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続ける状態となることも抑制できる。また、ＭＯＳＦＥＴ２０と並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴ２０の特性検査が行い難くなることも抑制できる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態において、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、適宜Ｐチャネル型とされていてもよい。
　また、上記各実施形態では、ＭＯＳＦＥＴ２０としてトレンチゲート型のものを説明したが、ＭＯＳＦＥＴ２０は、プレーナゲート型とされていてもよい。
　さらに、上記各実施形態において、ボディ層１１６は、ゲート層１３と同じ深さとされていてもよい。但し、サージ電流をボディ層１１６から多く流れるようにしたい場合には、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成とすることが好ましい。この場合、ボディ層１１６の底部を先細り形状にしたり、ボディ層１１６の幅をゲート層１３の幅より狭くすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。また、ボディ層１１６の底面と繋がる領域をゲート層１３の底面と繋がる領域より不純物濃度が高いＮ型領域とすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。
　また、上記第１実施形態では、ゲート層１３とボディ層１１６との間の長さＬを調整することにより、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂを、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧より低くする例について説明した。しかしながら、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、次のように調整されてもよい。例えば、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ゲート層１３とボディ層１１６との間のチャネル層１１４の不純物濃度を調整することにより、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧より低くなるようにされていてもよい。この場合、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ゲート層１３とボディ層１１６との間の長さＬ、およびチャネル層１１４の不純物濃度の両方で調整されるようにしてもよい。
　また、上記各実施形態を組み合わせてもよい。すなわち、上記第２実施形態において、ＪＦＥＴ１０は、上記第１実施形態のようにボディ層１１６が形成された構成とされていてもよい。これによれば、さらにＭＯＳＦＥＴ２０がブレークダウンすることを抑制できる。
　なお、上記第２実施形態では、ＭＯＳＦＥＴ２０は、結晶欠陥２２０によってブレークダウンすることが抑制される。このため、ＪＦＥＴ１０にボディ層１１６が形成される場合、当該ボディ層１１６は、ゲート層１３とボディ層１１６との間の耐圧がＭＯＳＦＥＴ２０の耐圧より高くなるように形成されていてもよい。つまり、ＪＦＥＴ１０のボディ層１１６は、主にサージ電流への対応として形成されるようにしてもよい。

Claims (4)

  1. 　接合型ＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、
    　ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有する前記接合型ＦＥＴと、
    　ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有する前記ＭＯＳＦＥＴと、を備え、
    　前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極と前記ＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、
    　前記接合型ＦＥＴは、
    　第１導電型のドリフト層（１１３）と、
    　前記ドリフト層上に配置された第１導電型のチャネル層（１１４）と、
    　前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１１５）と、
    　前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート電極としての第２導電型のゲート層（１３）と、
    　前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート層と離れている第２導電型のボディ層（１１６）と、
    　前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１１）と、
    　前記ソース層および前記ボディ層と電気的に接続される前記ソース電極と、
    　前記ドレイン層と電気的に接続される前記ドレイン電極と、有し、
    　前記ゲート層と前記ボディ層との間の耐圧は、前記ＭＯＳＦＥＴの耐圧より低くされている半導体装置。
  2. 　前記ボディ層は、前記ゲート層と前記ボディ層との間の耐圧が前記ＭＯＳＦＥＴの耐圧より低くなるように、前記ゲート層との間の長さ（Ｌ）が調整されている請求項１に記載の半導体装置。
  3. 　前記ＭＯＳＦＥＴは、
    　第１導電型のドリフト層（２１２）と、
    　前記ドリフト層上に配置された第２導電型のチャネル層（２１３）と、
    　前記チャネル層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース層（２１６）と、
    　前記ソース層と前記ドリフト層の間に挟まれた前記チャネル層の表面に配置されたゲート絶縁膜（２１５）と、
    　前記ゲート絶縁膜上に配置された前記ゲート電極と、
    　前記ドリフト層を挟んで前記チャネル層と反対側に配置されたドレイン層（２１１）と、
    　前記チャネル層および前記ソース層と電気的に接続される前記ソース電極と、
    　前記ドレイン層と接続される前記ドレイン電極と、を有し、
    　前記ドリフト層には、前記ＭＯＳＦＥＴのリーク電流が前記接合型ＦＥＴのリーク電流より大きくなるように、結晶欠陥（２２０）が形成されている請求項１または２に記載の半導体装置。
  4. 　接合型ＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、
    　ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有する前記接合型ＦＥＴと、
    　ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有する前記ＭＯＳＦＥＴと、を備え、
    　前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極と前記ＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、
    　前記ＭＯＳＦＥＴは、
    　第１導電型のドリフト層（２１２）と、
    　前記ドリフト層上に配置された第２導電型のチャネル層（２１３）と、
    　前記チャネル層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース層（２１６）と、
    　前記ソース層と前記ドリフト層の間に挟まれた前記チャネル層の表面に配置されたゲート絶縁膜（２１５）と、
    　前記ゲート絶縁膜上に配置された前記ゲート電極と、
    　前記ドリフト層を挟んで前記チャネル層と反対側に配置されたドレイン層（２１１）と、
    　前記チャネル層および前記ソース層と電気的に接続される前記ソース電極と、
    　前記ドレイン層と接続される前記ドレイン電極と、を有し、
    　前記ドリフト層には、前記ＭＯＳＦＥＴのリーク電流が前記接合型ＦＥＴのリーク電流より大きくなるように、結晶欠陥（２２０）が形成されている半導体装置。
PCT/JP2019/043294 2018-11-07 2019-11-05 半導体装置 WO2020095899A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201980071828.7A CN112997294B (zh) 2018-11-07 2019-11-05 半导体装置
US17/212,621 US11710734B2 (en) 2018-11-07 2021-03-25 Cascode-connected JFET-MOSFET semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018209870A JP7024688B2 (ja) 2018-11-07 2018-11-07 半導体装置
JP2018-209870 2018-11-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/212,621 Continuation US11710734B2 (en) 2018-11-07 2021-03-25 Cascode-connected JFET-MOSFET semiconductor device

Publications (1)

Publication Number Publication Date
WO2020095899A1 true WO2020095899A1 (ja) 2020-05-14

Family

ID=70611490

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/043294 WO2020095899A1 (ja) 2018-11-07 2019-11-05 半導体装置

Country Status (4)

Country Link
US (1) US11710734B2 (ja)
JP (1) JP7024688B2 (ja)
CN (1) CN112997294B (ja)
WO (1) WO2020095899A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052787A1 (ja) * 2009-11-02 2011-05-05 富士電機システムズ株式会社 半導体装置および半導体装置の製造方法
JP2013219306A (ja) * 2012-04-12 2013-10-24 Advanced Power Device Research Association 半導体ダイオード装置
JP2014003110A (ja) * 2012-06-18 2014-01-09 Renesas Electronics Corp 半導体装置及びそれを用いたシステム
JP2016207827A (ja) * 2015-04-22 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663547A (en) 1981-04-24 1987-05-05 General Electric Company Composite circuit for power semiconductor switching
US5406096A (en) 1993-02-22 1995-04-11 Texas Instruments Incorporated Device and method for high performance high voltage operation
DE19943785A1 (de) 1998-09-25 2000-03-30 Siemens Ag Elektronische Schalteinrichtung mit mindestens zwei Halbleiterbauelementen
DE19926715C1 (de) 1999-06-11 2001-01-18 Siemens Ag Verfahren und Vorrichtung zum Abschalten einer Kaskodenschaltung mit spannungsgesteuerten Halbleiterschaltern
JP2003031592A (ja) * 2001-07-19 2003-01-31 Auto Network Gijutsu Kenkyusho:Kk 接合型電界効果トランジスタおよびその製造方法
JP4131193B2 (ja) 2003-04-28 2008-08-13 日産自動車株式会社 半導体装置
JP2005268319A (ja) * 2004-03-16 2005-09-29 Fuji Electric Device Technology Co Ltd 半導体装置
JP4696471B2 (ja) * 2004-05-24 2011-06-08 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP5012930B2 (ja) * 2010-02-15 2012-08-29 株式会社デンソー ハイブリッドパワーデバイス
JP5211132B2 (ja) * 2010-10-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
JP5646044B2 (ja) * 2011-03-30 2014-12-24 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
WO2013031212A1 (ja) 2011-08-29 2013-03-07 次世代パワーデバイス技術研究組合 双方向素子、双方向素子回路および電力変換装置
WO2013046439A1 (ja) * 2011-09-30 2013-04-04 ルネサスエレクトロニクス株式会社 半導体装置
US9263440B2 (en) 2013-02-11 2016-02-16 Infineon Technologies Austria Ag Power transistor arrangement and package having the same
US9209318B2 (en) * 2013-02-20 2015-12-08 Infineon Technologies Austria Ag Vertical JFET with body diode and device regions disposed in a single compound epitaxial layer
JP6201422B2 (ja) 2013-05-22 2017-09-27 富士電機株式会社 半導体装置
JP2015056564A (ja) 2013-09-12 2015-03-23 古河電気工業株式会社 半導体装置及びその製造方法
JP6229646B2 (ja) * 2013-12-20 2017-11-15 株式会社デンソー 半導体装置
WO2015166523A1 (ja) 2014-04-28 2015-11-05 株式会社日立産機システム 半導体装置および電力変換装置
JP6578842B2 (ja) 2015-09-17 2019-09-25 サンケン電気株式会社 カスコードノーマリオフ回路
JP6811118B2 (ja) * 2017-02-27 2021-01-13 株式会社豊田中央研究所 Ｍｏｓｆｅｔ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052787A1 (ja) * 2009-11-02 2011-05-05 富士電機システムズ株式会社 半導体装置および半導体装置の製造方法
JP2013219306A (ja) * 2012-04-12 2013-10-24 Advanced Power Device Research Association 半導体ダイオード装置
JP2014003110A (ja) * 2012-06-18 2014-01-09 Renesas Electronics Corp 半導体装置及びそれを用いたシステム
JP2016207827A (ja) * 2015-04-22 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN112997294B (zh) 2023-10-24
JP2020077742A (ja) 2020-05-21
CN112997294A (zh) 2021-06-18
JP7024688B2 (ja) 2022-02-24
US11710734B2 (en) 2023-07-25
US20210210484A1 (en) 2021-07-08

Similar Documents

Publication Publication Date Title
JP5589052B2 (ja) 半導体装置
JP6415749B2 (ja) 炭化珪素半導体装置
US10361267B2 (en) Semiconductor device
JP6606007B2 (ja) スイッチング素子
JP2009188178A (ja) 半導体装置
JP2009065026A (ja) 電気回路のスイッチング装置
US7276772B2 (en) Semiconductor device
JP2009188335A (ja) 半導体装置
JP2008244466A (ja) 半導体装置
JP5424128B2 (ja) 保護素子およびそれを備えた半導体装置
US20240006476A1 (en) Semiconductor device comprising a mosfet having a resurf region and higher peak impurity concentration diffusion region in the resurf region
JPWO2019186853A1 (ja) ワイドギャップ半導体装置
WO2020095899A1 (ja) 半導体装置
JP7211393B2 (ja) 半導体装置
JP7392612B2 (ja) 半導体装置
JP2021086910A (ja) スイッチング素子
JP2008270367A (ja) 半導体装置
JP7207361B2 (ja) 半導体装置
JP2020194949A (ja) 半導体装置
JP7359012B2 (ja) スイッチング素子
WO2023053439A1 (ja) 電力用半導体装置
JP7334638B2 (ja) 半導体装置
WO2022085151A1 (ja) 半導体装置
JP2000252463A (ja) 横型ｍｏｓ素子を含む半導体装置
JP4229042B2 (ja) 絶縁ゲート型バイポーラトランジスタ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19882907

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19882907

Country of ref document: EP

Kind code of ref document: A1