JP2021086910A - スイッチング素子 - Google Patents

Abstract

【課題】 メイン領域とセンス領域を有するスイッチング素子において、アバランシェ耐量を向上させる技術を提供する。【解決手段】 スイッチング素子は、メイン領域と、メイン領域よりも面積が小さいセンス領域を有する半導体基板を備える。メイン領域とセンス領域のそれぞれが、ゲート絶縁膜に接しているソース領域と、ソース領域の下側でゲート絶縁膜に接しているボディ領域と、ボディ領域の下側でゲート絶縁膜に接しているドリフト領域と、トレンチの底面においてゲート絶縁膜に接している底部領域と、トレンチの側面においてゲート絶縁膜に接しており、ボディ領域と底部領域を接続している複数の接続領域、を有する。メイン領域とセンス領域のそれぞれにおいて、複数の接続領域が、間隔を空けて配置されており、センス領域内における接続領域の間隔が、メイン領域内における接続領域の間隔よりも狭い。【選択図】図６

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１に開示のスイッチング素子は、メイン領域と、メイン領域よりも面積が小さいセンス領域を有する半導体基板を備えている。このスイッチング素子は、メイン領域内とセンス領域内のそれぞれに、半導体基板の上面に設けられたトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されたゲート電極を有している。メイン領域とセンス領域のそれぞれには、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域が設けられている。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。

特開２０１５−１６７２０８号公報

特許文献１のスイッチング素子では、センス領域の面積がメイン領域よりも小さい。センス領域の面積が小さいので、センス領域でアバランシェ降伏が生じると、アバランシェ電流の密度が高くなり、センス領域に大きな負荷が加わる。このため、特許文献１のスイッチング素子は、アバランシェ耐量が低い。本明細書は、メイン領域とセンス領域を有するスイッチング素子において、アバランシェ耐量を向上させる技術を提供する。

トレンチを有するスイッチング素子の技術分野では、トレンチの下端近傍に電界が集中することを抑制するために、半導体基板の内部に、ｐ型の底部領域とｐ型の接続領域を設ける技術が知られている。底部領域は、トレンチの底面においてゲート絶縁膜に接する領域である。接続領域は、トレンチの側面においてゲート絶縁膜に接しており、ボディ領域と底部領域を接続する領域である。底部領域と接続領域を設けることにより、スイッチング素子がオフするときに底部領域からドリフト領域に向かって空乏層が広がり、トレンチの下端に電界が集中することが抑制される。本発明者らは、底部領域及び接続領域を利用して、スイッチング素子のアバランシェ耐量を向上させることができることを見出した。本明細書が開示するスイッチング素子は、以下の構成を有する。

本明細書が開示するスイッチング素子は、半導体基板と、トレンチと、ゲート絶縁膜と、ゲート電極を備える。前記半導体基板は、メイン領域と、前記メイン領域よりも面積が小さいセンス領域を有する。前記トレンチは、前記メイン領域内と前記センス領域内の前記半導体基板の上面に設けられている。前記ゲート絶縁膜は、前記メイン領域内と前記センス領域内の前記トレンチの内面を覆っている。前記ゲート電極は、前記メイン領域内と前記センス領域内の前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記メイン領域と前記センス領域のそれぞれが、ソース領域と、ボディ領域と、ドリフト領域と、底部領域と、複数の接続領域を有している。前記ソース領域は、前記ゲート絶縁膜に接しているｎ型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型領域である。前記底部領域は、前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型領域である。前記複数の接続領域は、前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型領域である。前記メイン領域と前記センス領域のそれぞれにおいて、前記複数の接続領域が、間隔を空けて配置されている。前記センス領域内における前記接続領域の前記間隔が、前記メイン領域内における前記接続領域の前記間隔よりも狭い。

なお、本明細書において、スイッチング素子は、ＦＥＴ（Field-Effect Transistor）であってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。スイッチング素子がＩＧＢＴである場合には、上記ソース領域がエミッタ領域と呼ばれる場合がある。

本明細書に開示のスイッチング素子では、アバランシェ降伏が発生したときに、アバランシェ電流が、底部領域と接続領域を介してボディ領域へ向かって流れる。すなわち、底部領域と接続領域が、アバランシェ電流の経路として機能することができる。上記のスイッチング素子では、センス領域内における接続領域の間隔が、メイン領域内における接続領域の間隔よりも狭い。すなわち、センス領域ではメイン領域よりも接続領域の密度が高い。このため、センス領域においてアバランシェ降伏が生じても、アバランシェ電流が流れることができる領域が広く、センス領域に加わる負荷を低減することができる。したがって、このスイッチング素子は、アバランシェ耐量が高い。

実施例のＭＯＳＦＥＴの上面図。 実施例のＭＯＳＦＥＴのメイン領域における拡大上面図。 図２のＩＩＩ−ＩＩＩ線における断面図。 図２のＩＶ−ＩＶ線における断面図。 図２のＶ−Ｖ線における断面図。 実施例のＭＯＳＦＥＴのセンス領域における拡大上面図。 図６のＶＩＩ−ＶＩＩ線における断面図。

（実施例）
図１〜７は、実施例のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を有している。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）によって構成されている。図１に示すように、半導体基板１２は、メイン領域１４と、センス領域１６を有している。メイン領域１４とセンス領域１６の双方に、複数のＭＯＳＦＥＴ構造が形成されている。センス領域１６の面積は、メイン領域１４の面積よりも小さい。メイン領域１４を流れる電流とセンス領域１６を流れる電流の比は、メイン領域１４とセンス領域１６の面積比と略同じである。このため、センス領域１６を流れる電流値を測定することにより、メイン領域１４を流れる電流値を算出することができる。

図２〜５は、メイン領域１４の構造を示している。なお、図２では、半導体基板１２の上面１２ａよりも上側の構成（電極、絶縁層等）の図示を省略している。図２〜図５に示すように、半導体基板１２の上面１２ａには、トレンチ２２が設けられている。図２に示すように、トレンチ２２は、複数の第１トレンチ２２ａと、複数の第２トレンチ２２ｂを有している。各第１トレンチ２２ａは、ｘ方向に直線状に長く伸びている。各第１トレンチ２２ａは、ｙ方向に間隔を空けて配列されている。各第２トレンチ２２ｂは、ｙ方向に直線状に伸びている。各第２トレンチ２２ｂは、ｘ方向に間隔を空けて配列されている。各第２トレンチ２２ｂは、第１トレンチ２２ａと交差し、第１トレンチ２２ａを互いに接続している。すなわち、トレンチ２２は、平面視すると、格子状に設けられている。

図３〜図５に示すように、トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。トレンチ２２の内部には、ゲート電極２６が配置されている。ゲート電極２６は、ゲート絶縁膜２４の表面を覆っている。ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

メイン領域１４内の半導体基板１２の上面１２ａには、メインソース電極７０が設けられている。メインソース電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。メインソース電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、ドレイン電極７４が設けられている。ドレイン電極７４は、半導体基板１２の下面１２ｂに接している。

図３〜図５に示すように、メイン領域１４の半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、底部領域３６、及び、複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。図３及び図５に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、メインソース電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の短手方向の側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２の上端部において、ゲート絶縁膜２４に接している。

ボディ領域３２は、ｐ型領域である。図３及び図５に示すように、ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、メインソース電極７０にオーミック接触している。メインボディ領域３２ｂは、ソース領域３０とコンタクト領域３２ａの下側に配置されている。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。また、図４に示すように、メインボディ領域３２ｂは、第２トレンチ２２ｂの長手方向の側面においてもゲート絶縁膜２４に接している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、後述する接続領域３８が設けられていない部分で、トレンチ２２の側面において、ゲート絶縁膜２４に接している。ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、ドレイン電極７４にオーミック接触している。

底部領域３６は、ｐ型領域である。底部領域３６は、トレンチ２２の底面に露出する範囲に配置されている。底部領域３６は、トレンチ２２の底面において、ゲート絶縁膜２４に接している。図３〜図５に示すように、底部領域３６は、各トレンチ２２ａ、２２ｂの底面に沿って伸びている。すなわち、底部領域３６は、平面視すると、格子状に設けられている。底部領域３６の周囲は、ドリフト領域３４に囲まれている。接続領域３８が形成されている箇所を除いて、底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。

各接続領域３８は、ｐ型領域である。図２及び図４に示すように、各第２トレンチ２２ｂの長手方向の両端部（ｙ方向の両端部）に、接続領域３８が設けられている。各接続領域３８は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。各接続領域３８は、トレンチ２２の側面に沿ってｚ方向に伸びている。各接続領域３８の上端は、メインボディ領域３２ｂに接続されている。各接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。

図６は、センス領域１６におけるＭＯＳＦＥＴ１０の拡大上面図である。図６も図２と同様に、半導体基板１２の上面１２ａよりも上側の構成（電極、絶縁層等）の図示を省略している。センス領域１６は、第２トレンチ２２ｂ及び接続領域３８の構成がメイン領域１４と異なっている。

図６及び図７に示すように、センス領域１６内における第２トレンチ２２ｂの間隔ｄ３は、メイン領域１４内における第２トレンチ２２ｂの間隔ｄ１（図２、図５参照）よりも狭い。すなわち、センス領域１６では、メイン領域１４よりも狭い間隔で、各第２トレンチ２２ｂが配列されている。換言すると、センス領域１６では、平面視において、隣接する２つの第１トレンチ２２ａと隣接する２つの第２トレンチ２２ｂにより区画される領域の面積がメイン領域１４よりも小さい。センス領域１６内のトレンチ２２内には、メイン領域１４内のトレンチ２２内と同様に、ゲート絶縁膜２４とゲート電極２６が設けられている。

センス領域１６内には、メイン領域１４内と略同様に、ソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、及び、底部領域３６が設けられている。

センス領域１６においても、各第２トレンチ２２ｂの長手方向の両端部（ｙ方向の両端部）に、接続領域３８が設けられている。上述したように、センス領域１６内では、メイン領域１４内よりも、第２トレンチ２２ｂの間隔が狭い。このため、センス領域１６内における接続領域３８の間隔ｄ４は、メイン領域１４内における接続領域３８の間隔ｄ２（図２参照）よりも狭い。すなわち、センス領域１６では、メイン領域１４よりも狭い間隔で、複数の接続領域３８が設けられている。換言すると、センス領域１６では、メイン領域１４と比較して、接続領域３８の密度が高い。

また、図７に示すように、センス領域１６内の半導体基板１２の上面１２ａには、センスソース電極７２が設けられている。センスソース電極７２は、メイン領域１４内のメインソース電極７０から分離されている。センスソース電極７２は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。センスソース電極７２は、層間絶縁膜２８によってゲート電極２６から絶縁されている。センス領域１６では、ソース領域３０及びメインボディ領域３２ｂが、半導体基板１２の上面１２ａに露出する範囲でセンスソース電極７２にオーミック接触している。センス領域１６内の半導体基板１２の下面１２ｂには、ドレイン電極７４が設けられている。センス領域１６内のドレイン電極７４は、メイン領域１４内のドレイン電極７４と繋がっている。

ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン側（ドレイン電極７４）がソース側（メインソース電極７０、センスソース電極７２）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。

ＭＯＳＦＥＴ１０がオフする際に、アバランシェ降伏が生じる場合がある。ＭＯＳＦＥＴ１０では、センス領域１６の面積がメイン領域１４の面積よりも小さい。センス領域１６の面積が小さいので、センス領域１６でアバランシェ降伏が生じると、アバランシェ電流の密度が高くなり、センス領域１６に大きな負荷が加わる。本実施例のＭＯＳＦＥＴ１０は、底部領域３６と接続領域３８が設けられている。このため、アバランシェ電流が、底部領域３６と接続領域３８を介してボディ領域３２へ向かって流れる。すなわち、底部領域３６と接続領域３８が、アバランシェ電流の経路として機能する。特に、本実施例のＭＯＳＦＥＴでは、センス領域１６内における接続領域３８の間隔ｄ４が、メイン領域１４内における接続領域３８の間隔ｄ２よりも狭い。すなわち、センス領域１６では、メイン領域１４よりも接続領域３８の密度が高い。このため、センス領域１６においてアバランシェ降伏が生じても、アバランシェ電流が流れることができる領域が広い。その結果、センス領域１６内におけるアバランシェ電流の密度が低減され、センス領域１６に加わる負荷を低減することができる。

さらに、本実施例のＭＯＳＦＥＴ１０では、センス領域１６内における第２トレンチ２２ｂの間隔ｄ３が、メイン領域１４内における第２トレンチ２２ｂの間隔ｄ１よりも狭い。すなわち、センス領域１６では、メイン領域１４よりもトレンチ２２の密度が高い。したがって、センス領域１６では、メイン領域１４よりも底部領域３６の密度が高い。このため、センス領域１６では、ＭＯＳＦＥＴ１０がオフしたときに、ドリフト領域３４内に空乏層が広がり易く、トレンチ２２の下端近傍に電界が集中し難い。その結果、センス領域１６よりもメイン領域１４で先にアバランシェ降伏が生じ易い。メイン領域１４は面積が大きいので、メイン領域１４でアバランシェ降伏が生じても、アバランシェ電流の密度が高くなり難い。このため、メイン領域１４でアバランシェ降伏が生じても、メイン領域１４にはそれほど大きな負荷が加わらない。以上のように、本実施例のＭＯＳＦＥＴ１０によれば、センス領域１６に加わる負荷を低減することができ、アバランシェ耐量が高いスイッチング素子を実現することができる。

上述した実施例では、各第２トレンチ２２ｂの長手方向の端部に接続領域３８が設けられていたが、これに限られない。センス領域１６内における接続領域３８の間隔ｄ３が、メイン領域１４内における接続領域３８の間隔ｄ１よりも狭くなるような構成であれば、各接続領域３８はどのような位置（例えば、第２トレンチ２２ｂの短手方向の側面等）に設けられてもよい。また、上述した実施例において、第２トレンチ２２ｂは設けられていなくてもよい。

また、上述した実施例では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴに本明細書に開示の技術を適用してもよい。ｎ型のドレイン領域３５をｐ型領域に代えることによって、ＩＧＢＴの構造を得ることができる。

本明細書が開示する技術要素を以下に記載する。本明細書が開示する一例の構成では、トレンチが、複数の第１トレンチと、複数の第１トレンチを互いに接続する複数の第２トレンチを有してもよい。複数の第２トレンチの長手方向の端部のそれぞれに、接続領域が設けられてもよい。センス領域内における第２トレンチの間隔が、メイン領域内における第２トレンチの間隔よりも狭くてもよい。

このような構成では、センス領域では、メイン領域よりもトレンチの密度が高い。このため、センス領域では、スイッチング素子がオフしたときに、ドリフト領域内に空乏層が広がり易く、トレンチの下端近傍に電界が集中し難い。その結果、センス領域よりもメイン領域で先にアバランシェ降伏が生じ易い。メイン領域は面積が大きいので、メイン領域でアバランシェ降伏が生じても、メイン領域にはそれほど大きな負荷が加わらない。このため、センス領域に加わる負荷を低減することができ、アバランシェ耐量を向上させることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
１２ａ：上面
１２ｂ：下面
１４：メイン領域
１６：センス領域
２２：トレンチ
２２ａ：第１トレンチ
２２ｂ：第２トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３２ａ：コンタクト領域
３２ｂ：メインボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
７０：メインソース電極
７２：センスソース電極
７４：ドレイン電極

Claims (2)

1. スイッチング素子であって、
   メイン領域と、前記メイン領域よりも面積が小さいセンス領域を有する半導体基板と、
   前記メイン領域内と前記センス領域内の前記半導体基板の上面に設けられたトレンチと、
   前記メイン領域内と前記センス領域内の前記トレンチの内面を覆っているゲート絶縁膜と、
   前記メイン領域内と前記センス領域内の前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
   を備え、
   前記メイン領域と前記センス領域のそれぞれが、
   前記ゲート絶縁膜に接しているｎ型のソース領域と、
   前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
   前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域と、
   前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、
   前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の複数の接続領域、
   を有しており、
   前記メイン領域と前記センス領域のそれぞれにおいて、前記複数の接続領域が、間隔を空けて配置されており、
   前記センス領域内における前記接続領域の前記間隔が、前記メイン領域内における前記接続領域の前記間隔よりも狭い、
   スイッチング素子。
2. 前記トレンチが、
   複数の第１トレンチと、
   前記複数の第１トレンチを互いに接続する複数の第２トレンチ、
   を有し、
   前記複数の第２トレンチの長手方向の端部のそれぞれに、前記接続領域が設けられており、
   前記センス領域内における前記第２トレンチの間隔が、前記メイン領域内における前記第２トレンチの間隔よりも狭い、
   請求項１に記載のスイッチング素子。

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