WO2020042695A1 - 一种时序测试方法、装置及vr芯片 - Google Patents

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WO2020042695A1
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server board
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高�玉
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郑州云海信息技术有限公司
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2882—Testing timing characteristics

Definitions

  • the present invention relates to the field of testing technology, and more particularly, to a timing testing method and device, and a VR chip.
  • the server board is composed of multiple VR (Voltage Regulation) chips. Testing the server board mainly involves performing timing tests on the VR chips in the server board.
  • the enable (EN) voltage of the VR chip usually decreases with the trend of the server board input voltage drop.
  • the enable voltage of the VR chip falls When it reaches an uncontrollable area, it will cause the VR chip to work again, which causes the problem that the output voltage of the VR chip is not monotonic.
  • the present invention provides a timing test method, device and VR chip to avoid the problem that the output voltage of the VR chip is not monotonic during the timing test of the VR chip.
  • a timing test method includes:
  • the VR chip Determining a VR chip in a server board to be subjected to a timing test, the VR chip including a circuit for dividing an input voltage of the server board to obtain an enable voltage of the VR chip; the circuit is used for Ensuring that the enabling voltage is maximum and that the enabling voltage does not fall to an uncontrollable interval when the input voltage drops;
  • the four pins include the VIN pin , EN pin, PG pin, and VOUT pin.
  • the circuit includes a first voltage dividing resistor, a second voltage dividing resistor, and a capacitor,
  • a first terminal of the first voltage dividing resistor is connected to a voltage input terminal, a second terminal is connected to a first terminal of a second voltage dividing resistor, a second terminal of the second voltage dividing resistor is grounded, and the voltage input terminal For inputting the input voltage;
  • a first end of the capacitor is connected to a first end of the second voltage-dividing resistor, and a second end is grounded.
  • a resistance value of the first voltage dividing resistor is 10Kohm.
  • a resistance value of the second voltage dividing resistor is 2.4 Kohm.
  • a timing test device includes:
  • a VR chip determining unit is configured to determine a VR chip in a server board to be subjected to a timing test.
  • the VR chip includes a voltage used to divide an input voltage of the server board to obtain an enable voltage of the VR chip.
  • a circuit the circuit is used to ensure that the enable voltage is maximum and the enable voltage does not fall to an uncontrollable interval when the input voltage drops;
  • a first signal waveform acquisition unit configured to acquire signal waveforms of four pins of the VR chip when the server board is captured by the oscilloscope triggered by the rising edge of the VOUT signal;
  • a second signal waveform acquisition unit configured to acquire the signal waveforms of the four pins of the VR chip when the server board is captured by the oscilloscope triggered by the falling edge of the VOUT signal;
  • the four pins mentioned include VIN pin, EN pin, PG pin and VOUT pin.
  • the circuit includes a first voltage dividing resistor, a second voltage dividing resistor, and a capacitor,
  • a first terminal of the first voltage dividing resistor is connected to a voltage input terminal, a second terminal is connected to a first terminal of a second voltage dividing resistor, a second terminal of the second voltage dividing resistor is grounded, and the voltage input terminal For inputting the input voltage;
  • a first end of the capacitor is connected to a first end of the second voltage-dividing resistor, and a second end is grounded.
  • a VR chip includes: a circuit for dividing the input voltage of the server board to obtain an enable voltage of the VR chip; the circuit is used to ensure that the enable voltage is maximum and is at the input When the voltage drops, the enabling voltage does not drop to an uncontrollable interval.
  • the circuit includes a first voltage dividing resistor, a second voltage dividing resistor, and a capacitor,
  • a first terminal of the first voltage dividing resistor is connected to a voltage input terminal, a second terminal is connected to a first terminal of a second voltage dividing resistor, a second terminal of the second voltage dividing resistor is grounded, and the voltage input terminal For inputting the input voltage;
  • a first end of the capacitor is connected to a first end of the second voltage-dividing resistor, and a second end is grounded.
  • a resistance value of the first voltage dividing resistor is 10Kohm.
  • a resistance value of the second voltage dividing resistor is 2.4 Kohm.
  • the invention provides a timing test method, a device and a VR chip.
  • a circuit in the VR chip in the server board is used.
  • the circuit that divides the input voltage of the card to obtain the enable voltage of the VR chip) is improved so that the circuit enables the input voltage obtained by dividing the input voltage of the server board to be the maximum enable voltage and the input voltage drops
  • the enable voltage does not drop to the enable voltage in the critical state of the uncontrollable interval. Because the circuit in the VR chip in the server board can prevent the enable voltage from falling to an uncontrollable range when the input voltage drops, it can avoid the output voltage of the VR chip to be monotonic during the timing test of the VR chip.
  • the problem is that the circuit in the VR chip in the server board can ensure that the maximum enable voltage is based on the fact that the enable voltage does not fall to an uncontrollable range when the input voltage drops. Therefore, it can be further avoided because The problem of abnormal working of VR chip caused by small.
  • FIG. 1 is a flowchart of a timing test method according to an embodiment of the present application
  • FIG. 2 is a schematic structural diagram of a circuit according to an embodiment of the present application.
  • FIG. 3 is a schematic structural diagram of a timing test apparatus according to an embodiment of the present application.
  • FIG. 4 is a schematic circuit structure diagram of a VR chip according to an embodiment of the present application.
  • FIG. 1 is a flowchart of a timing test method according to an embodiment of the present application.
  • the method includes:
  • the VR chip includes a circuit for dividing an input voltage of the server board to obtain an enable voltage of the VR chip; the circuit is used to ensure that the enable voltage is maximum and When the input voltage drops, enable the voltage not to fall to the uncontrollable interval;
  • the circuit in the VR chip needs to be improved before the timing test is performed on the VR chip in the server board.
  • This circuit is used in the VR chip to divide the input voltage of the server board to A circuit for obtaining the enable voltage of the VR chip.
  • the circuit in the VR chip in the server board is improved, so that when the VR chip in the server board after the circuit improvement is subjected to a timing test, the input voltage is divided by the circuit in the VR chip.
  • the obtained enable voltage can ensure the maximum enable voltage on the basis that the input voltage does not fall to an uncontrollable interval.
  • each of the four pins of the VR chip may be lead out by soldering a flying lead, and then A single-ended probe is used to connect this pin to the oscilloscope. Therefore, all four pins in the VR chip are connected to the oscilloscope.
  • the four pins of the VR (Voltage and Regulation) chip in the server board include the VIN pin, the EN (Enable) pin, the PG (POWERGOOD) pin, and the VOUT pin.
  • the oscilloscope When the oscilloscope is triggered by the rising edge of the VOUT signal, the oscilloscope can capture the signal waveforms of the four pins in the VR chip in the server board when the server board is powered on. When the oscilloscope is triggered by the falling edge of the VOUT signal, the oscilloscope can grab the server board to shut down (the server board can be understood to stop powering on the server board), the four pins in the VR chip in the server board Signal waveform.
  • the signal waveforms of the four pins in the VR chip in the server board when the server board captured by the oscilloscope is powered on and the signals of the four pins in the VR chip in the server board when the server board is turned off are obtained.
  • Waveform, and the acquired waveform signal is regarded as the timing test result.
  • FIG. 2 is a schematic structural diagram of a circuit according to an embodiment of the present application.
  • the circuit in FIG. 2 is a circuit in the VR chip of the server board for dividing the input voltage of the server board to obtain the enable voltage of the VR chip.
  • the circuit in the VR chip of the server board includes a first voltage dividing resistor, a second voltage dividing resistor, and a capacitor, wherein a first terminal of the first voltage dividing resistor is connected to a voltage input terminal, and a second terminal of the first voltage dividing resistor is connected to a voltage input terminal.
  • the first terminal of the two voltage-dividing resistor is connected, the second terminal of the second voltage-dividing resistor is grounded, and the voltage input terminal is used to input the input voltage; the first terminal of the capacitor is connected to the first terminal of the second voltage-dividing resistor, and the second terminal Ground.
  • the resistance value of the first voltage dividing resistor in the circuit in the VR chip of the server board can be set to 10Kohm, and the resistance value of the second voltage dividing resistor is 2.4Kohm.
  • the above is only a specific implementation of the first voltage dividing resistor and the second voltage dividing resistor provided in the embodiment of the present application.
  • the first voltage dividing resistor and The specific resistance value of the second voltage dividing resistor can be set by the inventor according to his own needs, and is not limited herein.
  • FIG. 3 is a schematic structural diagram of a timing test apparatus according to an embodiment of the present application.
  • the device includes:
  • a VR chip determining unit 31 is configured to determine a VR chip in a server board to be subjected to a timing test.
  • the VR chip includes a circuit for dividing an input voltage of the server board to obtain an enable voltage of the VR chip; the circuit is used for Ensure that the enable voltage is the largest and that the enable voltage does not fall to an uncontrollable range when the input voltage drops;
  • the first signal waveform acquisition unit 32 is used to acquire the signal waveforms of the four pins of the VR chip when the server board caught by the oscilloscope in the rising edge of the VOUT signal is triggered;
  • the second signal waveform acquisition unit 33 is used to acquire the signal waveforms of the four pins of the VR chip when the captured server board is turned off when the oscilloscope is triggered by the falling edge of the VOUT signal; the four pins include VIN Pin, EN pin, PG pin, and VOUT pin.
  • the circuit includes a first voltage dividing resistor, a second voltage dividing resistor, and a capacitor.
  • the first terminal of the first voltage dividing resistor is connected to the voltage input terminal, and the second terminal is connected to the second voltage dividing resistor.
  • the first terminal of the capacitor is connected, the second terminal of the second voltage dividing resistor is grounded, and the voltage input terminal is used to input the input voltage; the first terminal of the capacitor is connected to the first terminal of the second voltage dividing resistor, and the second terminal is grounded.
  • the resistance value of the first voltage dividing resistor is 10Kohm; the resistance value of the second voltage dividing resistor is 2.4Kohm.
  • FIG. 4 is a schematic circuit structure diagram of a VR chip according to an embodiment of the present application.
  • a VR chip provided in an embodiment of the present application includes a circuit 41 for dividing an input voltage of a server board to obtain an enable voltage of the VR chip.
  • the circuit 41 is used to ensure a maximum enable voltage and an input voltage. When falling, the enable voltage does not drop to an uncontrollable interval.
  • the circuit 41 divides the input voltage to obtain the enable voltage of the VR chip, and the EN voltage measurement place in FIG. 4 is used to measure the enable voltage.
  • the circuit includes a first voltage dividing resistor, a second voltage dividing resistor, and a capacitor.
  • the first terminal of the first voltage dividing resistor is connected to the voltage input terminal, and the second terminal is connected to the second voltage dividing resistor.
  • the first terminal of the capacitor is connected, the second terminal of the second voltage dividing resistor is grounded, and the voltage input terminal is used to input the input voltage; the first terminal of the capacitor is connected to the first terminal of the second voltage dividing resistor, and the second terminal is grounded.
  • the resistance value of the first voltage dividing resistor is 10 Kohm; and the resistance value of the second voltage dividing resistor is 2.4 Kohm.
  • the invention provides a timing test method, a device and a VR chip.
  • a circuit in the VR chip in the server board is used.
  • the circuit that divides the input voltage of the card to obtain the enable voltage of the VR chip) is improved so that the circuit enables the input voltage obtained by dividing the input voltage of the server board to be the maximum enable voltage and the input voltage drops
  • the enable voltage does not drop to the enable voltage in the critical state of the uncontrollable interval. Because the circuit in the VR chip in the server board can prevent the enable voltage from falling to an uncontrollable range when the input voltage drops, it can avoid the output voltage of the VR chip to be monotonic during the timing test of the VR chip.
  • the problem is that the circuit in the VR chip in the server board can ensure that the maximum enable voltage is based on the fact that the enable voltage does not fall to an uncontrollable range when the input voltage drops. Therefore, it can be further avoided because The problem of abnormal working of VR chip caused by small.

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Abstract

本发明提供一种时序测试方法、装置及VR芯片，对服务器板卡中的VR芯片进行时序测试时，通过对服务器板卡中的VR芯片中的电路进行改进，以使得电路对服务器板卡的输入电压进行分压得到的使能电压是使能电压最大且输入电压跌落时使能电压不跌落至不可控区间的临界状态下的使能电压。因为服务器板卡中的VR芯片中的电路能够使得输入电压跌落时使能电压不跌落至不可控区间，故可以避免对VR芯片进行时序测试过程中，出现VR芯片的输出电压跳变不单调的问题；并且，服务器板卡中的VR芯片中的电路能够使得在输入电压跌落时使能电压不跌落至不可控区间的基础上保证使能电压最大，因此，还可以进一步避免因为还能电压过小所导致的VR芯片工作异常的问题。

Description

一种时序测试方法、装置及VR芯片
本申请要求于2018年08月29日提交中国专利局、申请号为201810994062.7、发明名称为“一种时序测试方法、装置及VR芯片”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及测试技术领域，更具体地说，涉及一种时序测试方法、装置及VR芯片。
背景技术
服务器板卡在开发过程中，需要进行一系列严格的测试，来验证其各项指标是否符合设计要求。服务器板卡由多个VR(Voltage Regulation，电压转换)芯片构成，对服务器板卡进行测试主要涉及到对服务器板卡中的VR芯片进行时序测试。
现有技术在对服务器板卡的VR芯片进行时序测试的过程中，VR芯片的使能(enable，EN)电压通常会随服务器板卡输入电压跌落的趋势下降，当VR芯片的使能电压跌落至不可控区域时，会使得VR芯片再次工作，进而造成VR芯片的输出电压跳变不单调的问题。
发明内容
有鉴于此，本发明提供一种时序测试方法、装置及VR芯片，以避免对VR芯片进行时序测试过程中，出现VR芯片的输出电压跳变不单调的问题。
技术方案如下：
一种时序测试方法，包括：
确定待进行时序测试的服务器板卡中的VR芯片，所述VR芯片包括用于对所述服务器板卡的输入电压进行分压得到所述VR芯片的使能电压的电路；所述电路用于保证所述使能电压最大且在所述输入电压跌落时所述使能电压 不跌落至不可控区间；
获取由处于VOUT信号上升沿触发状态的示波器，抓取到的所述服务器板卡在上电时，所述VR芯片的四个引脚的信号波形；
获取由处于VOUT信号下降沿触发状态的所述示波器，抓取到的所述服务器板卡在关机时，所述VR芯片的四个引脚的信号波形；所述四个引脚包括VIN引脚、EN引脚、PG引脚以及VOUT引脚。
优选的，所述电路包括第一分压电阻、第二分压电阻和电容，
所述第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，所述第二分压电阻的第二端接地，所述电压输入端用于输入所述输入电压；
所述电容的第一端与所述第二分压电阻的第一端连接，第二端接地。
优选的，所述第一分压电阻的电阻值为10Kohm。
优选的，所述第二分压电阻的电阻值为2.4Kohm。
一种时序测试装置，包括：
VR芯片确定单元，用于确定待进行时序测试的服务器板卡中的VR芯片，所述VR芯片包括用于对所述服务器板卡的输入电压进行分压得到所述VR芯片的使能电压的电路；所述电路用于保证所述使能电压最大且在所述输入电压跌落时所述使能电压不跌落至不可控区间；
第一信号波形获取单元，用于获取由处于VOUT信号上升沿触发状态的示波器，抓取到的所述服务器板卡在上电时，所述VR芯片的四个引脚的信号波形；
第二信号波形获取单元，用于获取由处于VOUT信号下降沿触发状态的所述示波器，抓取到的所述服务器板卡在关机时，所述VR芯片的四个引脚的信号波形；所述四个引脚包括VIN引脚、EN引脚、PG引脚以及VOUT引脚。
优选的，所述电路包括第一分压电阻、第二分压电阻和电容，
所述第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，所述第二分压电阻的第二端接地，所述电压输入端用于输入所述输入电压；
所述电容的第一端与所述第二分压电阻的第一端连接，第二端接地。
一种VR芯片，包括：用于对所述服务器板卡的输入电压进行分压得到所述VR芯片的使能电压的电路；所述电路用于保证所述使能电压最大且在所述输入电压跌落时所述使能电压不跌落至不可控区间。
优选的，所述电路包括第一分压电阻、第二分压电阻和电容，
所述第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，所述第二分压电阻的第二端接地，所述电压输入端用于输入所述输入电压；
所述电容的第一端与所述第二分压电阻的第一端连接，第二端接地。
优选的，所述第一分压电阻的电阻值为10Kohm。
优选的，所述第二分压电阻的电阻值为2.4Kohm。
本发明提供一种时序测试方法、装置及VR芯片，对服务器板卡中的VR芯片进行时序测试时，通过对服务器板卡中的VR芯片中的电路(该电路是VR芯片中用于对服务器板卡的输入电压进行分压以得到VR芯片的使能电压的电路)进行改进，以使得电路对服务器板卡的输入电压进行分压得到的使能电压是使能电压最大且输入电压跌落时使能电压不跌落至不可控区间的临界状态下的使能电压。因为服务器板卡中的VR芯片中的电路能够使得输入电压跌落时使能电压不跌落至不可控区间，故可以避免对VR芯片进行时序测试过程中，出现VR芯片的输出电压跳变不单调的问题；并且，服务器板卡中的VR芯片中的电路能够使得在输入电压跌落时使能电压不跌落至不可控区间的基础上保证使能电压最大，因此，还可以进一步避免因为还能电压过小所导致的VR芯片工作异常的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种时序测试方法流程图；
图2为本申请实施例提供的一种电路的结构示意图；
图3为本申请实施例提供的一种时序测试装置的结构示意图；
图4为本申请实施例提供的一种VR芯片的电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例：
图1为本申请实施例提供的一种时序测试方法流程图。
如图1所示，该方法包括：
S101、确定待进行时序测试的服务器板卡中的VR芯片，VR芯片包括用于对服务器板卡的输入电压进行分压得到VR芯片的使能电压的电路；电路用于保证使能电压最大且在输入电压跌落时使能电压不跌落至不可控区间；
在本申请实施例中，在对服务器板卡中的VR芯片进行时序测试之前，需要对VR芯片中的电路进行改进，该电路为VR芯片中用于对服务器板卡的输入电压进行分压以得到该VR芯片的使能电压的电路。
对服务器板卡中的VR芯片中的电路进行改进，以使得在对进行电路改进后的服务器板卡中的VR芯片在进行时序测试时，由该VR芯片中的该电路对输入电压进行分压所得到的使能电压能够在输入电压跌落时不跌落至不可控区间的基础上保证使能电压最大。
S102、获取由处于VOUT信号上升沿触发状态的示波器，抓取到的服务器板卡在上电时，VR芯片的四个引脚的信号波形；
在本申请实施例中，对服务器板卡中的VR芯片进行时序测试时，可以将VR芯片的四个引脚中的每个引脚，通过焊接飞线的方式将该引脚引出来，然后采用单端探棒将该引脚连接到示波器上，由此，VR芯片中的四个引脚均连接到示波器上。
其中，服务器板卡中VR(Voltage Regulation，电压转换)芯片的四个引 脚包括VIN引脚、EN(Enable，使能信号)引脚、PG(POWERGOOD，电源正常)引脚以及VOUT引脚。
S103、获取由处于VOUT信号下降沿触发状态的示波器，抓取到的服务器板卡在关机时，VR芯片的四个引脚的信号波形；四个引脚包括VIN引脚、EN引脚、PG引脚以及VOUT引脚。
在示波器处于VOUT信号上升沿触发的状态下，该示波器可以抓取服务器板卡上电时，服务器板卡中VR芯片中四个引脚的信号波形。在示波器处于VOUT信号下降沿触发的状态下，该示波器可以抓取服务器板卡关机(服务器板卡关机可以理解为停止为服务器板卡上电)时，服务器板卡中VR芯片中四个引脚的信号波形。
本申请实施例，获取示波器抓取到的服务器板卡上电时服务器板卡中VR芯片中四个引脚的信号波形以及服务器板卡关机时服务器板卡中VR芯片中四个引脚的信号波形，并将获取到的波形信号看成时序测试结果。
图2为本申请实施例提供的一种电路的结构示意图。
图2中的电路为服务器板卡的VR芯片中用于对服务器板卡的输入电压进行分压得到VR芯片的使能电压的电路。
参见图2，服务器板卡的VR芯片中的电路包括第一分压电阻、第二分压电阻和电容，其中，第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，第二分压电阻的第二端接地，电压输入端用于输入输入电压；电容的第一端与第二分压电阻的第一端连接，第二端接地。
在本申请实施例中，优选的，为了保证服务器板卡的VR芯片中的电路对服务器板卡的输入电压进行分压得到的使能电压最大且在输入电压跌落时不跌落至不可控区间，可以设置服务器板卡的VR芯片中的电路中的第一分压电阻的电阻值为10Kohm，第二分压电阻的电阻值为2.4Kohm。
以上仅仅是本申请实施例提供的第一分压电阻和第二分压电阻的一种具体实现方式，有关本申请实施例提供的服务器板卡的VR芯片的电路中的第一分压电阻和第二分压电阻的具体电阻值，发明人可根据自己的需求进行设置，在此不做限定。
图3为本申请实施例提供的一种时序测试装置的结构示意图。
如图3所示，该装置包括：
VR芯片确定单元31，用于确定待进行时序测试的服务器板卡中的VR芯片，VR芯片包括用于对服务器板卡的输入电压进行分压得到VR芯片的使能电压的电路；电路用于保证使能电压最大且在输入电压跌落时使能电压不跌落至不可控区间；
第一信号波形获取单元32，用于获取由处于VOUT信号上升沿触发状态的示波器，抓取到的服务器板卡在上电时，VR芯片的四个引脚的信号波形；
第二信号波形获取单元33，用于获取由处于VOUT信号下降沿触发状态的示波器，抓取到的服务器板卡在关机时，VR芯片的四个引脚的信号波形；四个引脚包括VIN引脚、EN引脚、PG引脚以及VOUT引脚。
在本申请实施例中，优选的，电路包括第一分压电阻、第二分压电阻和电容，第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，第二分压电阻的第二端接地，电压输入端用于输入输入电压；电容的第一端与第二分压电阻的第一端连接，第二端接地。
在本申请实施例中，优选的，第一分压电阻的电阻值为10Kohm；第二分压电阻的电阻值为2.4Kohm。
图4为本申请实施例提供的一种VR芯片的电路结构示意图。
参见图4，本申请实施例提供的一种VR芯片包括用于服务器板卡的输入电压进行分压得到VR芯片的使能电压的电路41；电路41用于保证使能电压最大且在输入电压跌落时使能电压不跌落至不可控区间。
其中，电路41对输入电压进行分压得到VR芯片的使能电压，图4中的EN电压量测处用于该使能电压进行测量。
在本申请实施例中，优选的，电路包括第一分压电阻、第二分压电阻和电容，第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，第二分压电阻的第二端接地，电压输入端用于输入输入电压；电容的第一端与第二分压电阻的第一端连接，第二端接地。
在本申请实施例中，优选的，第一分压电阻的电阻值为10Kohm；第二分 压电阻的电阻值为2.4Kohm。
本发明提供一种时序测试方法、装置及VR芯片，对服务器板卡中的VR芯片进行时序测试时，通过对服务器板卡中的VR芯片中的电路(该电路是VR芯片中用于对服务器板卡的输入电压进行分压以得到VR芯片的使能电压的电路)进行改进，以使得电路对服务器板卡的输入电压进行分压得到的使能电压是使能电压最大且输入电压跌落时使能电压不跌落至不可控区间的临界状态下的使能电压。因为服务器板卡中的VR芯片中的电路能够使得输入电压跌落时使能电压不跌落至不可控区间，故可以避免对VR芯片进行时序测试过程中，出现VR芯片的输出电压跳变不单调的问题；并且，服务器板卡中的VR芯片中的电路能够使得在输入电压跌落时使能电压不跌落至不可控区间的基础上保证使能电压最大，因此，还可以进一步避免因为还能电压过小所导致的VR芯片工作异常的问题。
以上对本发明所提供的一种时序测试方法、装置及VR芯片进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还 存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

  1. 一种时序测试方法，其特征在于，包括：
    确定待进行时序测试的服务器板卡中的VR芯片，所述VR芯片包括用于对所述服务器板卡的输入电压进行分压得到所述VR芯片的使能电压的电路；所述电路用于保证所述使能电压最大且在所述输入电压跌落时所述使能电压不跌落至不可控区间；
    获取由处于VOUT信号上升沿触发状态的示波器，抓取到的所述服务器板卡在上电时，所述VR芯片的四个引脚的信号波形；
    获取由处于VOUT信号下降沿触发状态的所述示波器，抓取到的所述服务器板卡在关机时，所述VR芯片的四个引脚的信号波形；所述四个引脚包括VIN引脚、EN引脚、PG引脚以及VOUT引脚。
  2. 根据权利要求1所述的方法，其特征在于，所述电路包括第一分压电阻、第二分压电阻和电容，
    所述第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，所述第二分压电阻的第二端接地，所述电压输入端用于输入所述输入电压；
    所述电容的第一端与所述第二分压电阻的第一端连接，第二端接地。
  3. 根据权利要求2所述的方法，其特征在于，所述第一分压电阻的电阻值为10Kohm。
  4. 根据权利要求3所述的方法，其特征在于，所述第二分压电阻的电阻值为2.4Kohm。
  5. 一种时序测试装置，其特征在于，包括：
    VR芯片确定单元，用于确定待进行时序测试的服务器板卡中的VR芯片，所述VR芯片包括用于对所述服务器板卡的输入电压进行分压得到所述VR芯片的使能电压的电路；所述电路用于保证所述使能电压最大且在所述输入电压跌落时所述使能电压不跌落至不可控区间；
    第一信号波形获取单元，用于获取由处于VOUT信号上升沿触发状态的示波器，抓取到的所述服务器板卡在上电时，所述VR芯片的四个引脚的信号波形；
    第二信号波形获取单元，用于获取由处于VOUT信号下降沿触发状态的所述示波器，抓取到的所述服务器板卡在关机时，所述VR芯片的四个引脚的信号波形；所述四个引脚包括VIN引脚、EN引脚、PG引脚以及VOUT引脚。
  6. 根据权利要求5所述的装置，其特征在于，所述电路包括第一分压电阻、第二分压电阻和电容，
    所述第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，所述第二分压电阻的第二端接地，所述电压输入端用于输入所述输入电压；
    所述电容的第一端与所述第二分压电阻的第一端连接，第二端接地。
  7. 一种VR芯片，其特征在于，包括：用于对所述服务器板卡的输入电压进行分压得到所述VR芯片的使能电压的电路；所述电路用于保证所述使能电压最大且在所述输入电压跌落时所述使能电压不跌落至不可控区间。
  8. 根据权利要求7所述的芯片，其特征在于，所述电路包括第一分压电阻、第二分压电阻和电容，
    所述第一分压电阻的第一端与电压输入端连接，第二端与第二分压电阻的第一端连接，所述第二分压电阻的第二端接地，所述电压输入端用于输入所述输入电压；
    所述电容的第一端与所述第二分压电阻的第一端连接，第二端接地。
  9. 根据权利要求8所述的芯片，其特征在于，所述第一分压电阻的电阻值为10Kohm。
  10. 根据权利要求9所述的芯片，其特征在于，所述第二分压电阻的电阻值为2.4Kohm。
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