CN203798978U

CN203798978U - 精确测量和报告芯片内两种信号的时序关系的装置

Info

Publication number: CN203798978U
Application number: CN201420152874.4U
Authority: CN
Inventors: 郝福亨
Original assignee: Xian Sinochip Semiconductors Co Ltd
Current assignee: Xian Unilc Semiconductors Co Ltd
Priority date: 2014-03-31
Filing date: 2014-03-31
Publication date: 2014-08-27
Anticipated expiration: 2024-03-31

Abstract

本实用新型公开一种精确测量和报告芯片内两种信号的时序关系的装置，延迟时间脉宽的脉冲产生电路的输入端连接待测量数字信号线和参考信号线，延迟时间脉宽的脉冲产生电路输出端分成两路，一路通过周期脉宽的脉冲产生电路连接第一时间电压转换电路，另一路直接连接第二时间电压转换电路；周期脉宽的脉冲产生电路的输入端连接延迟时间脉宽的脉冲产生电路输出端和参考信号线，周期脉宽的脉冲产生电路的输出端连接第一时间电压转换电路。通过将两种信号边沿之间的时间间隔转化为模拟电压，来测量两种信号之间的时序关系，可简便检测集成电路中两组内部信号边沿的时序关系；模拟电压与边沿间的延迟时间成正比，因此，可通过读出的电压计算延迟时间。

Description

精确测量和报告芯片内两种信号的时序关系的装置

【技术领域】

本实用新型属于集成电路技术领域，特别涉及一种时序关系的检测实现装置。

【背景技术】

目前，有很多方法可用来测量芯片内信号，但是它们却都具有很大的局限性：

a）使用专门设计的接口将大量内部重要信号发送至集成电路引脚，然后使用标准自动测试设备（ATE）进行信号测量。

一般来说，需要在特定的运行模式（测试模式）下，将特定信号发送至特定引脚，而该引脚的功能与其在正常操作模式下不同。

这种方式的不足之处：为了将信号发送至引脚，需要额外的走线及电路来连接，尤其是如果需要大量信号进行监控时，成本就会很大，还会影响正常操作模式下的其他电路。

此外，将信号发送至引脚（相对于芯片大小，有时属于长距离传输）意味着在引脚处可观察到信号延迟。特别是如果必须测量两种信号之间的时序关系时，通过由同等驱动强度对信号进行驱动且这些信号按既定路线传输，使信号延迟匹配。但是这一过程却很难实现，并且需要花费大量精力进行芯片布局布线和设计。

b）利用可微调的延迟元件改变内部时序，直至通过或失效边界值被检测到

该方法需要将延迟元件***信号路径，延迟元件可在测试模式下进行微调。为了检测两种信号之间的时序关系，对通过延迟元件产生的信号延迟进行多样化设置，并进行功能测试。针对不同的延迟元件设置，重复进行功能测试，直至测试失效。通过或失效边界值与默认设置值的差值即为这两种信号的时序余量。

使用该方法，只能通过间接途径检测时序余量，即在测试失败前，便可确定两种信号间的时序关系会发生多大程度的改变，但是却无法确定两种信号间的绝对时序偏移是多少（也就是说，为了使设备正常运行，在信号B之前，无法确定信号A需要传输50ps还是500ps）。

而且，因为延迟元件面积较大，所以只能在少数几个地方使用。即便是选择了零延迟，也会减慢原始信号传输速度（因为该信号有额外载荷，并且为了连接延迟元件，布线也会更长）。

c）信号探测

有多种方法可用来探测内部信号。

最常用的方法是微探针探测，该方法需要将一个微探针连接到芯片表面分布的线路上。该探针与放大器相连，可用于测量连接到的线路上的信号，此方法可用于连接亚微米的线路，测量几个GHz频率的信号。

这种方法的不足之处：芯片表面必须处于裸露状态（因为需要在晶圆片上***探针，需要必须打开芯片的封装，并清除钝化层），并且探针只能接触到顶层金属（芯片设计者必须确保重要信号能够连接到顶层金属，或者在顶层上设置一个测试点，并将其连接到低层金属层的线路上）。除此之外，虽然该方法在分析单个芯片时非常有用，但是在产品测试中却无法检测每条生产线上的每个芯片，因为这种方法需要手动设置且花费时间较长（通常为几个小时）。

另外一种类似的方法是电子束探测。该方法使用的不是探针而是聚焦电子束。电子束直射到待探测的金属电线上，然后通过测量被反射的电子来计算金属电线的电势。与微探针探测相比，电子束探测的优点是：无需清除芯片表面的钝化层，且无需在芯片上置入机械部件（探针），所以测量更加可靠快速。但是，此类设备非常昂贵（几百万美元），每次只能检测一个器件，而且还不能用于生产线检验。

【实用新型内容】

本实用新型的目的在于提供一种精确测量和报告芯片内两种信号的时序关系的装置，以解决上述技术问题。

为了实现上述目的，本实用新型采用如下技术方案：

一种精确测量和报告芯片内两种信号的时序关系的装置，包括若干测试存储单元和共用电路；所有测试存储单元均连接至共用电路；

测试存储单元包括延迟时间脉宽的脉冲产生电路和周期脉宽的脉冲产生电路；共用电路包括第一时间电压转换电路和第二时间电压转换电路；

延迟时间脉宽的脉冲产生电路的输入端连接待测量数字信号线和参考信号线，延迟时间脉宽的脉冲产生电路输出端分成两路，一路通过周期脉宽的脉冲产生电路连接第一时间电压转换电路，另一路直接连接第二时间电压转换电路；

周期脉宽的脉冲产生电路的输入端连接延迟时间脉宽的脉冲产生电路输出端和参考信号线，周期脉宽的脉冲产生电路的输出端连接第一时间电压转换电路。

本实用新型进一步的改进在于：延迟时间脉宽的脉冲产生电路用于将测量数字信号线和参考信号线输入的待测量数字信号和参考信号进行关联，输出脉冲信号t_SIG，脉冲信号t_SIG的脉宽等于待测量数字信号和参考信号的时序差。

本实用新型进一步的改进在于：第一时间电压转换电路用于将周期脉宽的脉冲产生电路输出的脉冲信号t_CLK转换为参考电压信号；第二时间电压转换电路用于将脉冲信号t_SIG转换为待测量数字信号和参考信号的时序差相关的电压信号。

本实用新型进一步的改进在于：脉冲信号t_CLK的脉宽等于一个时钟周期。

本实用新型进一步的改进在于：第一时间电压转换电路和测试存储单元共用NMOS管N2，第二时间电压转换电路和测试存储单元共用NMOS管N1；

第一时间电压转换电路包括可控电流源I1、电阻R1、电阻R2、运算放大器201、电阻R3和电容C1；第二时间电压转换电路包括可控电流源I2、电阻R4和电容C1；可控电流源I1和可控电流源I2参数相同，电阻R3和电阻R4参数相同，电容C1和电容C2参数相同；可控电流源I1的一端连接高电平电压VDD，另一端连接电阻R3一端，电阻R3另一端连接电容C1 一端、NMOS管N2的漏极和运算放大器201的负极，电容C1另一端接地；可控电流源I2的一端连接高电平电压VDD，另一端连接电阻R4一端，电阻R4另一端连接电容C2一端、NMOS管N1的漏极和检测点301，电容C2另一端接地；电阻R1一端连接高电平电压VDD，另一端连接电阻R2一端和运算放大器201的正极，电阻R2另一端接地；脉冲信号t_SIG连接NMOS管N1的栅极，NMOS管N1的源极接地；脉冲信号t_CLK连接NMOS管N2的栅极，NMOS管N2的源极接地。

本实用新型进一步的改进在于：NMOS管N2的漏极电压为Vdd–R1/(R1+R2)×Vdd，NMOS管N1的漏极电压为Vdd–R1/(R1+R2)×Vdd×t_SIG/t_CLK。

本实用新型精确测量和报告芯片内两种信号的时序关系的装置，工作时包括以下步骤：

延迟时间脉宽的脉冲产生电路将待测量数字信号和参考信号进行关联，输出脉冲信号t_SIG，脉冲信号t_SIG的脉宽等于待测量数字信号和参考信号的时序差；

周期脉宽的脉冲产生电路输出脉冲信号t_CLK，脉冲信号t_CLK的脉宽等于一个时钟周期；

第一时间电压转换电路将脉冲信号t_CLK转换为参考电压信号；第二时间电压转换电路将脉冲信号t_SIG转换为待测量数字信号和参考信号的时序差电压信号。

本实用新型进一步的改进在于：测量前，通过运算放大器调节可控电流源I1和可控电流源I2，使NMOS管N2的漏极电压为Vdd–R1/(R1+R2)×Vdd，NMOS管N1的漏极电压为Vdd–R1/(R1+R2)×Vdd×t_SIG/t_CLK。

精确测量和报告芯片内两种信号的时序关系的方法，使用开关电容器网络将通过重复测量得到的待测量数字信号和参考信号之间的时序差转换为模拟电压。

本实用新型进一步的改进在于：参考信号的脉冲脉宽已知，利用开关电容器网络将参考信号的脉冲转换为参考电压。

本实用新型进一步的改进在于：将所述模拟电压输出至测试点或引脚，并通过外部测量设备测量电压。

本实用新型进一步的改进在于：将所述模拟电压送至模拟-数字转换器（ADC），最终得到的数字信号作为输出值或为芯片内部所用。

本实用新型为一种借助开关电容器网络将通过重复测量（随时间均匀分布）得到的两种信号之间的时序差转并换为第一模拟电压的装置。

上述装置，装置的第二基准脉冲脉宽已知（例如：***时钟）且产生频率与前述相同，利用开关电容器网络将第二基准脉冲转换为第二模拟电压。

上述装置，测量模拟电压，并将其与基准电压比较，调节开关电容器网络的电流源，直至其电压与基准电压匹配。

将第一模拟电压输出至测试点或引脚，并通过外部测量设备测量电压。

前述装置，将第一模拟电压输送至模拟-数字转换器（ADC），最终得到的数字信号作为输出值或为芯片内部所用（例如：作为调整熔断器的输入值）。

前述装置，大量测试单元共用相同的模拟基准线路，但是只需对为基准线路和测试点配备的调节电路测量一次（线或配置）。在这种情况下，测试单元设有使能信号，以便在任何给定的时间准确选择激活哪个测试存储单元，而其他测试单元不会对模拟线路产生驱动作用。

将图1所示的优选方案用于测量SIG信号的建立时间，并将SIG信号的建立时间与不断出发的时钟CLK建立时间相对比。

通过移除图1所示的优选方案中的延迟元件使线路简化，并且通过在芯片上的适当布线达到同样的延迟效果。

在图1所示的优选方案中，SIG连续触发CLK1，而且CLK也是第二个连续触发的CLK。移除三个触发器后，为第二条基准线路放电的n-fet恒定的驱动。

图1所示的优选方案经过改进就可以用于测量信号SIG1和SIG2之间的延迟关系。将SIG1作为输入信号、SIG2被输入至第二个脉冲发生器（之前与CLK相连）和***时钟CLK作为触发器的输入。

在图1所示的优选方案中，一个额外的边沿检测器被设置在SIG和CLK输入端的前面。只有在两种信号特定的时间窗内检测到边沿值，边沿检测器才能过滤SIG和CLK信号，并使能测试单元。在其他情况下，无法使能测试单元。额外的电路可用来测量在既定情况下不存在边沿的信号，并进行对比（例如：数据流000011110000相对000000001111；只有对位于数据位8之后的两种数据流的一种常见转换模式进行评估）。

相对于现有技术，本实用新型的优点是：

本实用新型提出的方法可通过将两种信号边沿之间的时间间隔转化为模拟电压，来测量两种信号之间的时序关系，可简便检测集成电路中两组内部信号（从集成电路外部无法观测到的信号）边沿的时序关系。模拟电压与边沿间的延迟时间成正比，因此，可通过读出的电压计算延迟时间。位于电路附近的小型测量模块块可产生局部电压，而该电路中有待测信号。电压被传输至信号总线。任何时候，只需要将某一个测量块与信号总线相连，所有（数量不限的）测量块便可共用相同的信号总线。之后，模拟电压通过芯片被分送到测试点，这样就可使用外部测试设备进行测量。或者，电压被传输至位于芯片上的模拟-数字转换器（ADC），利用ADC测量电压，并将电压转换为数字信号。数字信号可以输出，或存储在芯片上，用于微调设置。

在设计验证阶段（校验设计是否准确和稳固），时序关系检测及时序余量评估对失效分析（例如：了解在用户使用期间，某特定设备出现故障的原因）和速度分级（确定设备能否归为更高的速度等级）是非常重要的。

【附图说明】

图1是本实用新型精确测量和报告芯片内两种信号的时序关系的装置的示意图。

【具体实施方式】

下面结合附图对本实用新型的实施方式做进一步描述。

本实用新型可通过将两种信号边沿之间的时间间隔转化为模拟电压，来测量两种信号之间的时序关系。模拟电压与边沿间的延迟时间成正比，因此，可通过读出的电压计算延迟时间。

位于电路附近的小型测量模块可产生局部电压，而该电路中有待测信号。电压被传输至信号总线。任何时候，只需要将某一个测量块与信号总线相连，所有（数量不限的）测量块便可共用相同的信号总线。之后，模拟电压通过芯片被分送到测试点，这样就可使用外部测试设备进行测量。或者，电压被传输至位于芯片上的模拟-数字转换器（ADC），利用ADC测量电压，并将电压转换为数字信号。数字信号可以输出，或存储在芯片上，用于微调设置。

下面将详细介绍本实用新型的一个优选方案。请注意为了更好地介绍本实用新型，所介绍的方法只是众多方法中的一个，并且仅在此加以说明。

图1显示了本实用新型精确测量和报告芯片内两种信号的时序关系的装置的优选方案简化线路图。虚线内区域代表一个局部测试单元100。任何一个芯片上可有任意数量的测试存储单元100（如图1所示，将一个测试存储单元100叠在另一个上面）。

虚线外电路被所有测试单元共用，测试单元100通过“线”连接到该电路上，例如：两个模拟电压线路通过共用电路连接到两个测试单元100上。共用电路为模拟电压线路充电，而测试存储单元100（任何时间，只有一个测试单元处于激活状态）放电。

本实用新型一种精确测量和报告芯片内两种信号的时序关系的装置，包括多个测试存储单元100和共用电路；所有测试存储单元100均连接至共用电路，但是测试时，只有一个测试存储单元100处于激活状态。测试存储单元100包括延迟时间脉宽的脉冲产生电路101和周期脉宽的脉冲产生电路102；共用电路包括第一时间（tCLK）电压转换电路200和第二时间（tSIG）电压转换电路300。

延迟时间脉宽的脉冲产生电路101连接待测量数字信号SIG和参考时钟信号CLK，用于将待测量数字信号SIG和参考时钟信号CLK进行关联，输出脉冲信号t_SIG，脉冲信号t_SIG的脉宽等于待测量数字信号SIG和参考时钟信号CLK的时序差。延迟时间脉宽的脉冲产生电路101 的输出脉冲信号t_SIG分成两路，一路通过周期脉宽的脉冲产生电路102连接第一时间（tCLK）电压转换电路200，另一路直接连接第二时间（tSIG）电压转换电路300。

周期脉宽的脉冲产生电路102的输入端连接脉冲信号t_SIG和参考时钟信号CLK，输出脉冲信号t_CLK，脉冲信号t_CLK的脉宽等于一个时钟周期。

第一时间（tCLK）电压转换电路200用于将脉冲信号t_CLK转换为参考电压信号；第二时间（tSIG）电压转换电路300用于将脉冲信号t_SIG转换为待测量数字信号SIG和参考时钟信号CLK的时序差相关的电压信号。

第一时间（tCLK）电压转换电路200和测试存储单元100共用NMOS管N2，第二时间（tSIG）电压转换电路300和测试存储单元100共用NMOS管N1。

第一时间（tCLK）电压转换电路200包括可控电流源I1、电阻R1、电阻R2、运算放大器201、电阻R3和电容C1；第二时间（tSIG）电压转换电路300包括可控电流源I2、电阻R4和电容C1；可控电流源I1和可控电流源I2参数相同，电阻R3和电阻R4参数相同，电容C1和电容C2参数相同。可控电流源I1的一端连接高电平电压VDD，另一端连接电阻R3一端，电阻R3另一端连接电容C1一端、NMOS管N2的漏极和运算放大器201的负极，电容C1另一端接地；可控电流源I2的一端连接高电平电压VDD，另一端连接电阻R4一端，电阻R4另一端连接电容C2一端、NMOS管N1的漏极和检测点301，电容C2另一端接地；电阻R1一端连接高电平电压VDD，另一端连接电阻R2一端和运算放大器201的正极，电阻R2另一端接地。脉冲信号t_SIG连接NMOS管N1的栅极，NMOS管N1的源极接地。脉冲信号t_CLK连接NMOS管N2的栅极，NMOS管N2的源极接地；运算放大器201的输出端连接可控电流源I1和可控电流源I2。

图1显示的测试单元100用于测量数字信号SIG相对于CLK的建立时间。假设CLK一直处于切换状态，而SIG只在某些周期内才转换，在其他周期内保持恒定。由于SIG转换，脉冲发生器可用于发出具有固定脉冲宽度的脉冲。控制信号SEL_RISE_EDGE及SEL_FALL_EDGE仅用于选择是在SIG的上升沿还是下降沿进行转换。如果两种信号均未建立，则无法激活测试单元100。经过延迟匹配，该脉冲可用于设置RS锁存器1012。

CLK信号通过类似于脉冲发生器的装置进行传输。这里，仅通过CLK信号的上升沿来产生脉冲，而下降沿不予考虑，然后，产生的脉冲对（与SIG脉冲宽度相同）RS锁存器进行重置。注意：此处所示的延迟元件1011用来匹配两条路径上的延迟，然后分别调节下降沿和上升沿延迟。根据元件的实际设计/版图，也可能不需这些延迟元件。

相对于锁存器的设置信号，锁存器的重置信号设计得更强。RS锁存器输出的脉冲的宽度与SIG到SLK的设置时间间隔对应。

理论上，该信号可以直接输出至器件的引脚，但是因为信号被重新驱动和多次放大，所以这样是实际的。如果脉冲很窄，就有可能消失。否则，脉冲宽度就有可能改变，所以，外界最终得到的脉冲与器件上的（工艺变化）P沟道场效应晶体管（p-fet）和N沟道场效应晶体管（n-fet）的强度的关系比与电路上产生的始发脉冲的宽度的关系更加密切。

为了克服这方面的限制，本实用新型使用脉冲来控制晶体管（n-fet）为两条模拟线路中的一条放电。被释放的电荷量与脉冲的长度成正比。

RS锁存器输出的脉冲还可用来产生第二级信号，该脉冲的宽度与CLK信号的一个时钟周期相同，这个过程通过3个触发器完成，如图1所示。注意：只有当RS锁存器状态改变时，才能够产生第二级信号，即该脉冲的产生与起初的放电脉冲一致（SIG至CLK的建立时间）。该第二级信号用于操控负责为第二条模拟线路放电的n-fet。而且，被释放的电荷量与脉冲的长度成正比，在这种情况下，我们指的也是一个时钟周期。

模拟线路由可调节的电流源持续充电。如果在足够高频率下，放电重复发生，就可测量这些线路上的（接近）恒定电压。

现在，可通过引脚输出两条线路上的模拟电压，然后用户可对其进行测量和比较，并计算脉冲长度之比。但是，为了将使用的外部引脚的数量降为一个，并放大信号，需一个额外的调节器：使用运算放大器（OP-amp）测量模拟电路的电压值，该模拟电路由CLK信号进行放电，然后将其与R2/(R1+R2)×Vdd参考值进行比较。此外，OP-amp还可用来调节为两条模拟电路线路充电的两个可控电流源（I1、I2）。

经调节后，一旦达到平衡状态，时钟模拟电路的电压103为Vdd–R1/(R1+R2)×Vdd，而第二条线路的电压104为Vdd–R1/(R1+R2)×Vdd×t_SIG/t_CLK。只有将此电压值输出后，才能采用在器件引脚的外部测试装置测量电压。

请注意，该理念的基本机制为开关电容器网络。只有发生重复放电且放电频率比充电路径和调节电路的时间常数高时，该机制才起作用。而且，在测量期间，放电频率必须保持不变。所以，这是该方法的一个不足之处，也是采用重复测试顺序测量时最容易碰到的一个问题。如果无法通过外部测试顺序模拟待测的特定电路来产生重复信号，就需要在内部安装一个测试线路，以便产生适用的向量。

另外一个不足之处是检测值总是多次检测得出的平均值。这样的话，一方面，检测随机抖动或两种信号之间的抖动传输情况是不大可能的，另一方面，可通过改变驱动因素和进行多次检测来确定由不同模式及数据拓扑结构等因素引起的确定性的抖动传输情况。

本文所展示的优选方案有一个前提条件，即：SIG信号是（非连续切换），相对于可连续切换的CLK信号而言。

尽管如此，本实用新型并不局限于本文介绍的优选方案。

a）如果需要比较两种CLK信号之间的时序差，移走触发器，图1中的线路就被简化，并且该线路负责为第二条模拟线路放电（为了取消选定的测试存储单元，仍然需要使能信号）。因为我们比较两个时钟信号，将在每个时钟周期得到tCLK脉冲。那么，基准脉冲将是每个周期的tCLK脉冲，换句话说，基准脉冲是被恒定驱动的脉冲信号。

b）当比较不是被时钟连续切换的两种信号时，图1所示线路也同样适用，但是这两种信号转换延迟可预测的，并且在以后的运行中，延迟时间保持恒定（例如：比较信号在通过电路块之前和之后的延迟情况）。这样，一种信号就可以用来设置RS锁存器，而另一种就可以用来重置RS锁存器，同时，芯片CLK作为第三种输入用来产生所要求的基准值。这两种信号均可以产生状态转换/边沿，这点很重要。如果只有一种信号能够产生一个边沿，而另一种信号保持不变，就无法正确设置或重设RS锁存器，这样检测也毫无意义。

c）如果必须对两种信号进行比较，但是却无法保证这两种信号均会产生边沿（例如：SIG1转换了，而SIG2还保持着其极性；或SIG1转换了，而SIG2却是可以中止的CLK信号），图1所示电路经过改进后，还可以使用。在这种情况下，如果这个条件得以满足，就需要检测两种信号在一定时间周期内的触发及仅用来使能RS锁存器的情况。从信号1的任何一个边沿产生脉冲，且从信号2的边沿产生另一个脉冲，就可以完成上述操作。只有当两个脉冲出现重叠时，RS锁存器才能被使能，然后利用相同的延迟信号来设置或重设锁存器。

根据测量的信号，存在其他实现方法，但是请注意所有电路均可共用同样的模拟线路，充电电路及调节器，并且只需一个外部测试引脚便可开展要求的所有检测工作。

Claims

1.一种精确测量和报告芯片内两种信号的时序关系的装置，其特征在于，包括若干测试存储单元（100）和共用电路；所有测试存储单元（100）均连接至共用电路；

测试存储单元（100）包括延迟时间脉宽的脉冲产生电路（101）和周期脉宽的脉冲产生电路（102）；共用电路包括第一时间电压转换电路（200）和第二时间电压转换电路（300）；

延迟时间脉宽的脉冲产生电路（101）的输入端连接待测量数字信号线（SIG）和参考信号线（CLK），延迟时间脉宽的脉冲产生电路（101）输出端分成两路，一路通过周期脉宽的脉冲产生电路（102）连接第一时间电压转换电路（200），另一路直接连接第二时间电压转换电路（300）；

周期脉宽的脉冲产生电路（102）的输入端连接延迟时间脉宽的脉冲产生电路（101）输出端和参考信号线（CLK），周期脉宽的脉冲产生电路（102）的输出端连接第一时间电压转换电路（200）。

2.根据权利要求1所述的精确测量和报告芯片内两种信号的时序关系的装置，其特征在于，延迟时间脉宽的脉冲产生电路（101）用于将测量数字信号线（SIG）和参考信号线（CLK）输入的待测量数字信号和参考信号进行关联，输出脉冲信号t_SIG，脉冲信号t_SIG的脉宽等于待测量数字信号和参考信号的时序差。

3.根据权利要求2所述的精确测量和报告芯片内两种信号的时序关系的装置，其特征在于，第一时间电压转换电路（200）用于将周期脉宽的脉冲产生电路（102）输出的脉冲信号t_CLK转换为参考电压信号；第二时间电压转换电路（300）用于将脉冲信号t_SIG转换为待测量数字信号和参考信号的时序差相关的电压信号。

4.根据权利要求2所述的精确测量和报告芯片内两种信号的时序关系的装置，其特征在于，脉冲信号t_CLK的脉宽等于一个时钟周期。

5.根据权利要求1所述的精确测量和报告芯片内两种信号的时序关系的装置，其特征在于，第一时间电压转换电路（200）和测试存储单元（100）共用NMOS管N2，第二时间电压转换电路（300）和测试存储单元（100）共用NMOS管N1；

第一时间电压转换电路（200）包括可控电流源I1、电阻R1、电阻R2、运算放大器201、电阻R3和电容C1；第二时间电压转换电路（300）包括可控电流源I2、电阻R4和电容C1；可控电流源I1和可控电流源I2参数相同，电阻R3和电阻R4参数相同，电容C1和电容C2参数相同；可控电流源I1的一端连接高电平电压VDD，另一端连接电阻R3一端，电阻R3另一端连接电容C1一端、NMOS管N2的漏极和运算放大器201的负极，电容C1另一端接地；可控电流源I2的一端连接高电平电压VDD，另一端连接电阻R4一端，电阻R4另一端连接电容C2一端、NMOS管N1的漏极和检测点301，电容C2另一端接地；电阻R1一端连接高电平电压VDD，另一端连接电阻R2一端和运算放大器201的正极，电阻R2另一端接地；脉冲信号t_SIG连接NMOS管N1的栅极，NMOS管N1的源极接地；脉冲信号tCLK连接NMOS管N2的栅极，NMOS管N2的源极接地。