WO2020026605A1 - 液晶表示装置及びその画素検査方法 - Google Patents
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Definitions
- the present invention relates to a liquid crystal display device and a pixel inspection method thereof, and more particularly to a liquid crystal display device and a pixel inspection method thereof that are suitable for quickly performing pixel inspection.
- the liquid crystal display device disclosed in Patent Document 1 has a plurality of pixels arranged in a matrix, a plurality of sets of data lines provided corresponding to each column of the plurality of pixels, and a plurality of rows corresponding to each row of the plurality of pixels.
- driving means for driving for driving.
- Patent Literature 1 does not disclose specific contents of a pixel inspection method. Therefore, in the liquid crystal display device disclosed in Patent Document 1, for example, a video signal (pixel driving voltage) written to a pixel to be inspected is read out using a writing path of the video signal to the pixel during normal operation. It is considered that the pixel inspection is performed based on the read video signal. However, in this inspection method, the video signal written to the pixel to be inspected cannot be read out promptly due to the effect of a large wiring capacitance added to the propagation path of the video signal. There was a problem that it was not possible.
- a video signal pixel driving voltage
- the present invention has been made in view of the above points, and an object of the present invention is to provide a liquid crystal display device capable of promptly performing pixel inspection and a pixel inspection method thereof.
- the liquid crystal display device includes a plurality of pixels, a plurality of first data lines provided corresponding to each column of the plurality of pixels, and a plurality of pixels corresponding to each column of the plurality of pixels. And switching whether or not to supply a video signal of a positive polarity to each of the plurality of second data lines provided and the plurality of first data lines, and to apply a negative polarity to each of the plurality of second data lines.
- a plurality of negative pixel drive voltages read from the plurality of pixels of the row to be inspected to the plurality of second data lines, respectively, to amplify the respective potential differences between the plurality of pixels and the plurality of second data lines.
- Multiple sense outputs that output as signals
- a first sample-and-hold circuit that samples and holds the positive polarity video signal supplied to the corresponding first data line, and supplies the pixel to the corresponding second data line.
- a second sample-and-hold circuit for sampling and holding the negative video signal, a liquid crystal display element including a pixel driving electrode, a common electrode, and liquid crystal sealed therebetween;
- a selection unit that selectively applies, to the pixel drive electrode, the voltage of the positive polarity video signal held by the sample and hold circuit and the voltage of the negative polarity video signal held by the second sample and hold circuit; And a voltage applied to the pixel drive electrode from the first sample hold circuit via the selection unit as the positive pixel drive voltage.
- a first switch transistor for switching whether or not to output to the first data line, and a voltage applied to the pixel drive electrode from the second sample and hold circuit via the selection unit as the negative pixel drive voltage.
- a second switch transistor for switching whether to output to the corresponding second data line.
- the pixel inspection method for a liquid crystal display device includes a plurality of pixels, a plurality of first data lines provided corresponding to each column of the plurality of pixels, and a plurality of pixels.
- a plurality of second data lines provided corresponding to the columns, and whether or not to supply a positive polarity video signal to each of the plurality of first data lines is switched, and each of the plurality of second data lines is switched.
- Output as multiple detection signals A first sample-and-hold circuit for sampling and holding the positive polarity video signal supplied to the corresponding first data line, and the corresponding second data.
- a second sample-and-hold circuit that samples and holds the negative-polarity video signal supplied to the line, a pixel driving electrode, a common electrode, and a liquid crystal display element configured by liquid crystal sealed therebetween, The voltage of the positive video signal held by the first sample and hold circuit and the voltage of the negative video signal held by the second sample and hold circuit are selectively applied to the pixel drive electrodes.
- the video signal of the negative polarity is supplied to each of the data lines, and the video signal of the positive polarity is supplied from each of the plurality of first data lines to the plurality of pixels of the row to be inspected. And writing the negative video signal from each of the plurality of second data lines to the plurality of pixels of the row to be inspected, and turning off the plurality of first switch elements.
- the plurality of positive polarity pixel drives are transferred from the plurality of pixels in the row to be tested to each of the plurality of first data lines.
- the plurality of pixels in the row to be inspected can be read out.
- the plurality of negative pixel drive voltages are read out to each of the plurality of second data lines, and the plurality of pixels in a row to be inspected are read using the plurality of sense amplifiers.
- the plurality of positive pixel drive voltages read to each of the plurality of first data lines, and the plurality of pixel drive voltages read to each of the plurality of second data lines from a plurality of pixels in a row to be inspected.
- FIG. 2 is a diagram illustrating a configuration example of a liquid crystal display device according to a concept before reaching the present embodiment.
- FIG. 2 is a diagram illustrating a horizontal driver 16 and an analog switch unit 17 provided in the liquid crystal display device illustrated in FIG. 1 in more detail.
- FIG. 2 is a diagram illustrating a specific configuration example of a pixel provided in the liquid crystal display device illustrated in FIG. 1.
- 2 is a timing chart for explaining a method for driving pixels by the liquid crystal display device shown in FIG. 1.
- FIG. 3 is a diagram for describing voltage levels from black to white of a positive polarity video signal and a negative polarity video signal written to pixels.
- 2 is a timing chart illustrating an operation of the liquid crystal display device shown in FIG. 1 in an image display mode.
- FIG. 1 is a diagram illustrating a configuration example of a liquid crystal display device according to a concept before reaching the present embodiment.
- FIG. 2 is a diagram illustrating a horizontal driver 16 and an analog switch unit 17 provided
- FIG. 2 is a diagram illustrating a configuration example of a liquid crystal display device according to the first embodiment.
- FIG. 8 is a diagram illustrating a specific configuration example of a pixel provided in the liquid crystal display device illustrated in FIG. 7 and a peripheral circuit thereof.
- FIG. 8 is a diagram illustrating a switch unit 18, a sense amplifier unit 19, and a latch unit 20 provided in the liquid crystal display device illustrated in FIG. 7 in more detail.
- FIG. 8 is a diagram illustrating a specific configuration example of a sense amplifier SA_i provided in the liquid crystal display device illustrated in FIG. 7.
- FIG. 8 is a diagram illustrating a specific configuration example of a shift register circuit 21 provided in the liquid crystal display device illustrated in FIG. 7.
- 8 is a timing chart illustrating an operation of the liquid crystal display device illustrated in FIG. 7 in a pixel inspection mode.
- FIG. 1 is a diagram illustrating a configuration example of an active matrix type liquid crystal display device 50 at a conception stage.
- the liquid crystal display device 50 includes an image display unit 51, a timing generator 13, a polarity switching control circuit 14, a vertical shift register & level shifter 15, a horizontal driver 16, an analog switch unit 17, , AND circuits ADA1 to ADAn and ADB1 to ADBn.
- the horizontal driver 16 constitutes a data line driving circuit together with the analog switch section 17, and includes a shift register circuit 161, a one-line latch circuit 162, a comparator section 163, and a gradation counter 164.
- FIG. 1 also shows a ramp signal generator 2 connected to the liquid crystal display device 50 during normal operation.
- FIG. 2 is a diagram showing the horizontal driver 16 and the analog switch unit 17 provided in the liquid crystal display device 50 in more detail.
- the comparator section 163 includes m comparators 163_1 to 163_m corresponding to the pixels 52 in the m (m is an integer of 2 or more) column.
- the analog switch unit 17 includes m sets of switch elements SW1 +, SW1- to SWm +, SWm- corresponding to the pixels 52 in the m columns.
- n rows (n is an integer of 2 or more) of row scanning lines G1 to Gn extending in the horizontal direction (X-axis direction) and read switch selection lines TG1 to TGn of n rows are provided.
- gate control signal lines S + and S ⁇ and a gate control signal line B are wired in the pixel arrangement region of the image display unit 51.
- the image display unit 51 has a plurality of pixels 52 arranged regularly.
- the plurality of pixels 52 include n rows of scanning lines G1 to Gn extending in the horizontal direction (X direction) and m sets of data lines D1 +, D1- to Dm +, Dm ⁇ extending in the vertical direction (Y direction). Are arranged in a two-dimensional matrix at a total of n ⁇ m intersections where.
- the row scanning line Gj (j is an arbitrary integer from 1 to n) and the readout switch selection line TGj are commonly connected to each of the m pixels 52 arranged in the jth row.
- the data lines Di + and Di- (i is an arbitrary integer from 1 to m) are commonly connected to each of the n pixels 52 arranged in the i-th column.
- the gate control signal lines S + and S ⁇ and the gate control signal line B are all connected to all the pixels 52 in common. However, each of the gate control signal lines S + and S ⁇ and the gate control signal line B may be individually provided for each row.
- the polarity switching control circuit 14 outputs a gate control signal for positive polarity (hereinafter, referred to as a gate control signal S +) to the gate control signal line S + based on the timing signal generated by the timing generator 13, A gate control signal for negative polarity (hereinafter, referred to as gate control signal S-) is output to the gate control signal line S-, and a gate control signal (hereinafter, gate control signal B) is output to the gate control signal line B. ) Is output.
- the vertical shift register & level shifter 15 outputs n rows of scanning pulses sequentially from the first row to the nth row, one row at a time, in a cycle of one horizontal scanning period HST.
- the AND circuits ADA1 to ADAn output n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 to the row scanning lines G1 to Gn based on a mode switching signal MD supplied from the outside. Control whether or not to do so.
- Each of the AND circuits ADB1 to ADBn outputs n rows of scanning pulses sequentially output one by one from the vertical shift register & level shifter 15 based on a mode switching signal MD supplied from the outside, and reads out the switch selection lines TG1 to TGn. Control whether or not to output.
- an H-level mode switching signal MD is supplied from outside.
- the AND circuits ADA1 to ADAn output n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 to the row scanning lines G1 to Gn.
- the AND circuits ADB1 to ADBn do not output the n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 to the read switch selection lines TG1 to TGn. Therefore, the read switch selection lines TG1 to TGn are all fixed at the L level.
- the L-level mode switching signal MD is supplied from outside.
- the AND circuits ADB1 to ADBn output n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15, to the readout switch selection lines TG1 to TGn.
- the AND circuits ADA1 to ADAn do not output n rows of scan pulses sequentially output one row at a time from the vertical shift register & level shifter 15 to the row scan lines G1 to Gn. Therefore, the row scanning lines G1 to Gn are all fixed at the L level.
- FIG. 3 is a diagram illustrating a specific configuration example of the pixel 52.
- the pixel 52 provided in the j-th row and the i-th column among the pixels 52 in the n rows ⁇ m columns will be described.
- the pixel 52 includes N-channel MOS transistors (hereinafter simply referred to as transistors) Tr1, Tr2, Tr5, Tr6 and Tr9, and P-channel MOS transistors (hereinafter simply referred to as transistors) Tr3 and Tr4. Tr7 and Tr8.
- transistors N-channel MOS transistors (hereinafter simply referred to as transistors) Tr1, Tr2, Tr5, Tr6 and Tr9
- P-channel MOS transistors hereinafter simply referred to as transistors
- the transistor Tr1 and the storage capacitor Cs1 constitute a sample-and-hold circuit that samples and holds a positive-polarity video signal supplied via the data line Di +. Specifically, in the transistor Tr1, the source is connected to one data line Di + of the data line pair, the drain is connected to the gate of the transistor Tr3, and the gate is connected to the row scanning line Gj.
- the storage capacitor Cs1 is provided between the gate of the transistor Tr3 and the ground voltage terminal Vss.
- the transistor Tr2 and the storage capacitor Cs2 form a sample-and-hold circuit that samples and holds a negative video signal supplied via the data line Di-.
- the source is connected to the other data line Di ⁇ of the data line pair
- the drain is connected to the gate of the transistor Tr4
- the gate is connected to the row scanning line Gj.
- the storage capacitor Cs2 is provided between the gate of the transistor Tr3 and the ground voltage terminal Vss.
- the storage capacitors Cs1 and Cs2 are provided independently of each other, and respectively hold video signals of positive polarity and negative polarity in parallel.
- the transistors Tr3 and Tr7 constitute a source follower buffer (impedance conversion buffer) that outputs the voltage held in the holding capacitor Cs1.
- the drain is connected to the ground voltage line Vss, and the source is connected to the node Na.
- the source is connected to the power supply voltage line Vdd, the drain is connected to the node Na, and the gate is connected to the gate control signal line B.
- the transistors Tr4 and Tr8 form a source follower buffer that outputs the voltage held in the storage capacitor Cs2. Specifically, in the transistor Tr4 of the source follower, the drain is connected to the ground voltage line Vss, and the source is connected to the node Nb. In the transistor Tr8 used as a bias controllable constant current load, the source is connected to the power supply voltage line Vdd, the drain is connected to the node Nb, and the gate is connected to the gate control signal line B.
- the transistors Tr5 and Tr6 constitute a polarity switch. Specifically, in the transistor Tr5, the source is connected to the node Na, the drain is connected to the pixel drive electrode PE, and the gate is connected to one gate control signal line S + of the gate control signal line pair. In the transistor Tr6, the source is connected to the node Nb, the drain is connected to the pixel drive electrode PE, and the gate is connected to the other gate control signal line S ⁇ of the gate control signal line pair.
- the liquid crystal display element LC is filled and sealed in a pixel driving electrode (reflecting electrode) PE having a light reflecting characteristic, a common electrode CE having a light transmitting property and arranged to face the pixel driving electrode. And a liquid crystal LCM.
- a common voltage Vcom is applied to the common electrode CE.
- the transistor Tr9 is provided between the pixel drive electrode PE and the data line Di +, and is turned on / off by a readout switch selection line TGj.
- the video signals of different polarities sampled by the analog switch unit 17 are supplied to the pair of data lines Di + and Di ⁇ .
- the scanning pulse output from the vertical shift register & level shifter 15 is supplied to the row scanning line Gj, the transistors Tr1 and Tr2 are simultaneously turned on.
- the positive and negative video signal voltages are stored and held in the storage capacitors Cs1 and Cs2, respectively.
- the input resistance of each of the source follower buffers on the positive electrode side and the negative electrode side is almost infinite. Therefore, the electric charges accumulated in each of the storage capacitors Cs1 and Cs2 are held without leaking until one vertical scanning period elapses and a new video signal is written.
- the transistors Tr5 and Tr6 constituting the polarity switch (selection unit) are turned on and off complementarily in response to the gate control signals S + and S-, thereby outputting the output voltage (positive video signal) of the source follower buffer on the positive electrode side. ) And the output voltage of the negative side source follower buffer (the voltage of the negative video signal) are alternately selected and output to the pixel drive electrode PE. Thereby, the voltage of the video signal whose polarity is periodically inverted is applied to the pixel drive electrode PE.
- the pixel itself has a polarity inversion function. Therefore, in each pixel, the polarity of the voltage of the video signal supplied to the pixel drive electrode PE is switched at a high speed, so that the vertical scanning is performed. AC driving at a high frequency becomes possible irrespective of the frequency.
- FIG. 4 is a timing chart for explaining a method of driving the pixels 52 by the liquid crystal display device 50 in an AC manner.
- an AC driving method of the pixel 52 provided in the j-th row and the i-th column among the n rows ⁇ m columns of pixels 52 will be described.
- VST represents a vertical synchronization signal serving as a reference for vertical scanning of a video signal.
- B represents a gate control signal supplied to each gate of the transistors Tr7 and Tr8 used as a constant current load of the two types of source follower buffers.
- S + represents a gate control signal supplied to the gate of the transistor Tr5 on the positive electrode side provided in the polarity switch.
- S- represents a gate control signal supplied to the gate of the transistor Tr6 on the negative electrode side provided in the polarity switch.
- VPE represents a voltage applied to the pixel drive electrode PE.
- Vcom represents a voltage applied to the common electrode CE.
- VLC represents an AC voltage applied to the liquid crystal LCM.
- FIG. 5 is a diagram for explaining voltage levels from black to white of each of the positive video signal and the negative video signal written to the pixel 52.
- the positive polarity video signal indicates a black level when the voltage level is minimum, and indicates a white level when the voltage level is maximum.
- the negative video signal represents the white level when the voltage level is minimum, and represents the black level when the voltage level is maximum.
- the positive polarity video signal may represent the white level when the voltage level is minimum, and may represent the black level when the voltage level is maximum.
- the negative polarity video signal may represent the black level when the voltage level is minimum, and may represent the white level when the voltage level is maximum.
- the alternate long and short dash line in the drawing indicates the inversion center of the positive polarity video signal and the negative polarity video signal.
- the transistor Tr9 maintains the off state because the reading switch selection line TGj is fixed at the L level.
- the transistors Tr1 and Tr2 are temporarily turned on when a scanning pulse is supplied to the row scanning line Gj.
- the positive and negative video signal voltages are stored and held in the storage capacitors Cs1 and Cs2, respectively.
- the gate control signal B is switched from L level to H level, and the gate control signal S + is switched from H level to L level. This causes the pixel drive electrode PE to be in a floating state, so that the liquid crystal capacitance holds a positive drive voltage.
- the transistor Tr6 on the negative side is turned on.
- the transistor Tr8 on the negative side is turned on, and the source follower buffer on the negative side becomes active.
- the pixel drive electrode PE is charged to the voltage level of the negative video signal.
- the transistor Tr7 is turned on by setting the gate control signal B to L level, the positive source follower buffer also becomes active.
- the transistor Tr5 on the positive polarity side is off, the pixel drive electrode PE is not charged to the voltage level of the video signal of the positive polarity.
- the gate control signal B is switched from L level to H level, and the gate control signal S ⁇ is switched from H level to L level. This causes the pixel drive electrode PE to be in a floating state, so that the liquid crystal capacitor holds a negative drive voltage.
- a drive voltage VPE that is AC-converted using the voltage of each of the positive and negative video signals is applied to the pixel drive electrode PE. Will be.
- the charges held in the storage capacitors Cs1 and Cs2 are not directly transferred to the pixel drive electrode PE but are transferred via a source follower buffer, the image of the positive and negative polarities at the pixel drive electrode PE is obtained. Even when charge and discharge of a signal voltage are repeatedly performed, it is possible to realize pixel driving in which the voltage level does not attenuate without neutralizing the charge.
- the voltage level of the applied voltage Vcom to the common electrode CE is changed to a level opposite to the applied voltage VPE. Switching. Note that the voltage Vcom applied to the common electrode CE is based on a voltage substantially equal to the inversion reference voltage of the voltage VPE applied to the pixel drive electrode PE.
- the substantial AC voltage VLC applied to the liquid crystal LCM is a difference voltage between the voltage VPE applied to the pixel driving electrode PE and the voltage Vcom applied to the common electrode CE.
- An AC voltage VLC containing no DC component is applied.
- the amplitude of the voltage to be applied to the pixel drive electrode PE can be reduced.
- the withstand voltage and the power consumption of the transistors constituting the circuit portion can be reduced.
- the current that constantly flows through the source follower buffer per pixel is a very small current of 1 ⁇ A, the current that constantly flows through all the pixels of the liquid crystal display device may be too large to be ignored. is there. For example, in a liquid crystal display device with 2 million pixels of full high vision, the current consumption may reach 2A. Therefore, in the pixel 52, the transistors Tr7 and Tr8 used as the constant current load are not always turned on, but only during a limited period of the period when the transistors Tr5 and Tr6 on the positive side and the negative side are on. Turned on. Thus, when one source follower buffer is operating, the operation of the other source follower buffer can be stopped, so that an increase in current consumption can be suppressed.
- the AC driving frequency of the liquid crystal display element LC can be freely adjusted by adjusting the inversion control cycle of the pixel itself, regardless of the vertical scanning frequency.
- the vertical scanning frequency is 60 Hz used in a general television video signal
- the number n of vertical scanning lines of full high vision is 1125 lines.
- the polarity switching in each pixel is performed in a cycle of about 15 line periods.
- the number r of lines per polarity switching cycle in each pixel is 30 lines.
- FIG. 6 is a timing chart showing the operation of the liquid crystal display device 50 in the image display mode.
- the shift register circuit 161 synchronizes the clock signal HCK with the video signal having an N (N is an integer of 2 or more) bit width m signal. Take in rows sequentially.
- the one-line latch circuit 162 simultaneously outputs m columns of video signals captured by the shift register circuit 161 at the timing when the trigger signal REG_S is temporarily activated.
- the grayscale counter 164 counts the number of rises of the clock signal CNT_CK, and outputs a grayscale signal Cout having a grayscale level corresponding to the count value.
- the grayscale counter 164 outputs the grayscale signal Cout of the minimum level, and the grayscale signal Cout is increased as the count value increases.
- the gradation level is increased, and at the end of one horizontal scanning period (immediately before the next rising of the horizontal synchronization signal HST), the gradation signal Cout of the maximum level is output.
- the count value of the gradation counter 164 is initialized to “0” by, for example, activating the reset signal CNT_R in response to the rise of the horizontal synchronization signal HST.
- the m-column comparators 163_1 to 163_m provided in the comparator unit 163 operate in synchronization with the clock signal CMP_CK, and the grayscale signal Cout output from the grayscale counter 164 is output from the one-line latch circuit 162 all at once.
- the coincidence signals P1 to Pm are activated (for example, L level) at the timing coincident with each of the m columns of video signals (line data).
- the switch elements SW1 + to SWm + on the positive polarity side are data lines D1 + to Dm + and a common line Dcom +, respectively. It is provided between.
- the switch elements SW1-SWm- on the negative polarity side are provided between the data lines D1-Dm- and the common wiring Dcom-, respectively.
- the m sets of switch elements SW1 +, SW1- to SWm +, SWm- are turned on / off by match signals P1 to Pm from comparators 163_1 to 163_m, respectively.
- the reference line voltage Ref_R + which is a lamp signal for positive polarity, output from the lamp signal generator 2 is supplied to the common line Dcom +.
- a reference ramp voltage Ref_R- which is a ramp signal for negative polarity, output from the ramp signal generator 2 is supplied to the common line Dcom-.
- the reference ramp voltage Ref_R + is a sweep signal that changes the image level from a black level to a white level from the start to the end of each horizontal scanning period.
- the reference ramp voltage Ref_R- is a sweep signal that changes the video level from a white level to a black level from the start to the end of each horizontal scanning period. Therefore, the reference ramp voltage Ref_R + with respect to the common voltage Vcom and the reference ramp voltage Ref_R- with respect to the common voltage Vcom have an inversion relationship with each other.
- the switch elements SW1 +, SW1- to SWm +, SWm- are turned on all at once when the start signal SW_Start becomes active (eg, H level) at the start of the horizontal scanning period. Thereafter, the switch elements SW1 +, SW1- to SWm +, SWm- are switched from on to off when the coincidence signals P1 to Pm output from the comparators 163_1 to 163_m become active (for example, L level). At the end of the horizontal scanning period, the start signal SW_Start becomes inactive (for example, L level).
- the timing of switching on and off the switching elements SWq + and SWq ⁇ (q is any integer from 1 to m) provided corresponding to the pixel column to which the video signal of the gradation level k is written. Is shown as a waveform SPk.
- the switch elements SWq +, SWq- sample the reference ramp voltages Ref_R +, Ref_R- (voltages P, Q in FIG. 6) at the timing of switching from on to off.
- These sampled voltages P and Q are supplied to data lines Dq + and Dq-.
- the analog voltages P and Q which are the DA conversion results of the video signal of the gradation level k, are supplied to the data lines Dq + and Dq-, respectively.
- an H-level mode switching signal MD is supplied from outside. Therefore, n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 are supplied to the row scanning lines G1 to Gn, respectively.
- the transistors Tr1 and Tr2 provided in each pixel 52 of the j-th row are temporarily turned on when a scanning pulse is supplied to the row scanning line Gj.
- the voltages of the corresponding positive and negative video signals are accumulated and held in the holding capacitors Cs1 and Cs2 provided in each pixel 52 of the j-th row.
- the transistor Tr9 provided in each pixel 52 maintains the off state.
- the subsequent AC driving method of each pixel 52 is as described above.
- the switch elements SW1 +, SW1- to SWm +, SWm- are turned on at the same time at the start of each horizontal scanning period. Turn off at the timing. That is, the switch elements SW1 +, SW1- to SWm +, SWm- may be turned off all at the same time or turned off at different timings. Also, the order of turning off is not fixed.
- the liquid crystal display device 50 can improve the linearity of an image by writing the video signal into the pixel 52 after DA conversion of the video signal using the ramp signal.
- the pixel inspection mode first, video signals for inspection are written in order from the m pixels 52 in the first row to the m pixels 52 in the nth row, one by one.
- the operation at this time is basically the same as the operation in the pixel display mode.
- the video signal (pixel driving voltage VPE) written to the pixel 52 to be inspected is read.
- the mode switching signal MD supplied from the outside is switched from H level to L level. For this reason, the scanning pulse of the j-th row to be inspected among the scanning pulses of the n rows sequentially output one by one from the vertical shift register & level shifter 15 is supplied to the readout switch selection line TGj. Accordingly, the transistor Tr9 provided in each pixel 52 of the j-th row to be inspected is temporarily turned on by supplying a scanning pulse to the readout switch selection line TGj. On the other hand, the transistors Tr1 and Tr2 provided in each pixel 52 maintain the off state.
- the pixel driving electrode PE and the data line Di + are brought into conduction, so that the voltage of the pixel driving electrode PE becomes the data line Di + Is read out.
- the pixel driving electrode PE was driven by the source follower buffer including the transistors Tr3 and Tr7 or the transistors Tr4 and Tr8. State. Thereby, the drive voltage VPE applied to the pixel drive electrode PE by the source follower buffer is read out to the data line Di +.
- the m pixel drive voltages VPE read out from the m pixels 52 on the j-th row to be inspected to the data lines D1 + to Dm +, respectively, correspond to m sets of SW1 + and SW1- provided in the analog switch unit 17. By sequentially turning on .about.SWm + and SWm-, they are sequentially supplied to the common wiring Dcom +.
- An inspection device (not shown) provided in place of the ramp signal generator 2 outputs the m pixels 52 in the j-th row based on the m pixel drive voltages VPE sequentially supplied via the common line Dcom +. The presence or absence of a failure (pixel defect and characteristic deterioration) is detected. Such an inspection is sequentially performed for each row from the m pixels 52 in the first row to the m pixels 52 in the n-th row.
- the voltage VPE of the pixel drive electrode PE driven by the source follower buffer having the low output impedance is read out as it is, so that the defect and characteristic deterioration of the pixel 52 to be inspected can be accurately and easily detected. It is possible to
- the pixel drive voltage VPE read from the pixel 52 to be inspected is output to an external inspection device via the data line Di +, the switch element SWi +, and the common line Dcom +. Therefore, the source follower buffer of the inspection target pixel 52 needs to drive a wiring having a large load capacitance and a large resistance.
- the wiring capacitance of the pixels 52 for n rows is added to the data line Di +.
- a wiring capacitance for example, 1 pF
- a wiring capacitance of 1080 pixels is added to the data line Di +.
- a wiring capacitance of 5 pF is added to the common wiring Dcom +. Therefore, in order to stabilize the pixel drive voltage VPE to the same level as one of the holding capacitors Cs1 and Cs2, the source follower buffer of the pixel 52 to be inspected has a high load capacity of about 6 pF in total over a long period of time. It is necessary to charge.
- the pixel driving voltage VPE of all the pixels 52 is read out serially, so that the inspection time by the inspection device becomes very long. That is, the liquid crystal display device 50 has a problem that the inspection of the pixels 52 by the inspection device cannot be performed quickly. Prolonged inspection time causes an increase in inspection cost.
- the inspection apparatus may detect a defect or characteristic deterioration of the inspection target pixel 52. It cannot be detected accurately. In this case, for example, a pixel defect cannot be identified unless the entire image is displayed on the image display unit 51, so that the number of steps such as liquid crystal assembly and projection evaluation increases, and as a result, the cost increases. Resulting in.
- liquid crystal display device According to the first embodiment and the inspection method thereof capable of performing a quick inspection of the pixel have been found.
- FIG. 7 is a block diagram illustrating the liquid crystal display device 1 according to the first embodiment.
- the liquid crystal display device 1 further includes a path for reading a video signal from the pixel 12, in addition to a path for writing a video signal to the pixel 12, as compared with the liquid crystal display device 50.
- the liquid crystal display device 1 is different from the liquid crystal display device 50 in that the liquid crystal display device 1 includes an image display unit 11 instead of the image display unit 51, and AND circuits ADC1 to ADCn, a switch unit 18, a sense amplifier unit 19, It further includes a latch unit 20 and a shift register circuit 21.
- FIG. 7 also shows a ramp signal generator 2 connected to the liquid crystal display device 1 during normal operation.
- n rows (n is an integer of 2 or more) of row scanning lines G1 to Gn extending in the horizontal direction (X-axis direction), n-th readout switch selection lines TG1 + to TGn +, In addition, read switch selection lines TG1- to TGn- for n rows are wired.
- a set of m columns of data lines D1 +, D1- to Dm +, Dm- extending in the vertical direction (Y-axis direction) is wired.
- gate control signal lines S + and S ⁇ and a gate control signal line B are arranged in the pixel arrangement region of the image display unit 11.
- the image display unit 11 has a plurality of pixels 12 arranged regularly.
- the plurality of pixels 12 include n rows of scanning lines G1 to Gn extending in the horizontal direction (X direction) and m sets of data lines D1 +, D1- to Dm +, Dm ⁇ extending in the vertical direction (Y direction). Are arranged in a two-dimensional matrix at a total of n ⁇ m intersections where.
- the row scanning line Gj and the readout switch selection lines TGj +, TGj ⁇ are commonly connected to each of the m pixels 12 arranged in the j-th row.
- the data lines Di + and Di ⁇ are commonly connected to each of the n pixels 12 arranged in the i-th column.
- the gate control signal lines S + and S ⁇ and the gate control signal line B are all connected to all the pixels 12 in common. However, each of the gate control signal lines S + and S ⁇ and the gate control signal line B may be individually provided for each row.
- FIG. 8 is a diagram illustrating a specific configuration example of the pixel 12.
- the pixel 12 on the j-th row and the i-th column among the pixels 12 on the n-th row ⁇ m-column is shown.
- each pixel 12 further includes an N-channel MOS transistor (switch transistor; hereinafter simply referred to as a transistor) Tr10 as compared with the pixel 52.
- the transistor (switch transistor) Tr9 is provided between the pixel drive electrode PE and the data line Di +, and is turned on / off by a readout switch selection line TGj +.
- the transistor Tr10 is provided between the pixel driving electrode PE and the data line Di-, and is turned on and off by a readout switch selection line TGj-.
- the other configuration of each pixel 12 is the same as that of the pixel 52, and a description thereof will be omitted.
- the polarity switching control circuit 14 outputs a positive polarity gate control signal (gate control signal S +) to the gate control signal line S + based on the timing signal generated by the timing generator 13, and outputs the gate control signal line.
- a gate control signal for negative polarity (gate control signal S ⁇ ) is output to S ⁇ , and a gate control signal (gate control signal B) is output to gate control signal line B.
- the vertical shift register & level shifter 15 outputs n rows of scanning pulses sequentially from the first row to the nth row, one row at a time, in a cycle of one horizontal scanning period HST.
- the AND circuits ADA1 to ADAn output n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 to the row scanning lines G1 to Gn based on a mode switching signal MD supplied from the outside. Control whether or not to do so.
- Each of the AND circuits ADB1 to ADBn selects a scanning pulse for n rows sequentially output from the vertical shift register & level shifter 15 row by row based on the mode switching signals MD and TMD supplied from the outside.
- the AND circuits ADC1 to ADCn respectively select n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 based on the mode switching signals MD and TMD supplied from the outside. It controls whether or not to output to lines TG1- to TGn-.
- an H-level mode switching signal MD is supplied from outside.
- the AND circuits ADA1 to ADAn output n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 to the row scanning lines G1 to Gn.
- the AND circuits ADB1 to ADBn do not output the scanning pulses of n rows sequentially output one by one from the vertical shift register & level shifter 15 to the readout switch selection lines TG1 + to TGn +. Therefore, all of the read switch selection lines TG1 + to TGn + are fixed at the L level.
- the AND circuits ADC1 to ADCn do not output n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 to the readout switch selection lines TG1 to TGn-. Therefore, all of the read switch selection lines TG1- to TGn- are fixed at the L level.
- the L-level mode switching signal MD is supplied from outside.
- the AND circuits ADB1 to ADBn output n rows of scanning pulses sequentially output one by one from the vertical shift register & level shifter 15, respectively. Output to read switch selection lines TG1 + to TGn +.
- the AND circuits ADC1 to ADCn each output n rows of scanning pulses sequentially output from the vertical shift register & level shifter 15 one row at a time. Output to switch selection lines TG1 -... TGn-.
- the AND circuits ADA1 to ADAn do not output the n rows of scanning pulses sequentially output one by one from the vertical shift register & level shifter 15 to the row scanning lines G1 to Gn. Therefore, the row scanning lines G1 to Gn are all fixed at the L level.
- the switch unit 18 outputs to the nodes Nd1_1 to Nd1_m the m pixel drive voltages VPE read out from the m pixels 12 in the row to be inspected to the m data lines D1 + to Dm +, respectively. Switch. Further, the switch unit 18 outputs the m pixel drive voltages VPE read out from the m pixels 12 in the row to be inspected to the m data lines D1- to Dm- to the nodes Nd2_1 to Nd2_m, respectively. Switch whether or not to do. Further, the switch unit 18 switches whether to output a predetermined voltage (predetermined voltage mid) of the voltage supply line mid to the m sets of data lines D1 +, D1- to Dm +, Dm-.
- the sense amplifier unit 19 includes a voltage output from the m data lines D1 + to Dm + to the nodes Nd1_1 to Nd1_m via the switch unit 18 and a node output from the m data lines D1 to Dm- via the switch unit 18.
- the respective potential differences between the voltages output to Nd2_1 to Nd2_m are amplified to output amplified signals e_1 to e_m.
- the latch unit 20 latches the amplified signals e_1 to e_m output from the sense amplifier unit 19 and outputs them all at once.
- FIG. 9 is a diagram showing the switch unit 18, the sense amplifier unit 19, and the latch unit 20 provided in the liquid crystal display device 1 in more detail.
- the switch unit 18 includes m switch elements SW2_1 to SW2_m, m switch elements SW3_1 to SW3_m, m switch elements SW7_1 to SW7_m, and m switch elements SW8_1 to SW8_m.
- the sense amplifier section 19 includes m sense amplifiers SA_1 to SA_m.
- the latch section 20 includes m switch elements SW4_1 to SW4_m.
- the switch elements SW2_1 to SW2_m are provided between the data lines D1 + to Dm + and the nodes Nd1_1 to Nd1_m, respectively, and are switched on and off by a switching signal KSW.
- the switch elements SW3_1 to SW3_m are provided between the nodes Nd1_1 to Nd1_m and the voltage supply line mid, respectively, and are turned on and off by a switching signal nut.
- the switch elements SW7_1 to SW7_m are provided between the data lines D1 to Dm- and the nodes Nd2_1 to Nd2_m, respectively, and are switched on and off by a switching signal KSW.
- the switch elements SW8_1 to SW8_m are provided between the nodes Nd2_1 to Nd2_m and the voltage supply line mid, respectively, and are turned on / off by a switching signal nut.
- the sense amplifiers SA_1 to SA_m amplify potential differences between the voltages of the nodes Nd1_1 to Nd1_m and the voltages of the nodes Nd2_1 to Nd2_m, and output amplified signals e_1 to e_m.
- the switch elements SW4_1 to SW4_m are provided on signal lines through which the amplified signals e_1 to e_m propagate, and are switched on and off by a trigger signal Tlat.
- the switch elements SW2_1 to SW2_m and turning on the switch elements SW3_1 to SW3_m the m data lines D1 + to Dm + and the voltage supply line mid are short-circuited. Thereby, the voltages of the m data lines D1 + to Dm + are refreshed to the predetermined voltage mid.
- the switch elements SW7_1 to SW7_m and turning on the switch elements SW8_1 to SW8_m the m data lines D1 to Dm- and the voltage supply line mid are short-circuited. Thereby, the voltages of the m data lines D1- to Dm- are refreshed to the predetermined voltage mid.
- the switch elements SW2_1 to SW2_m and turning off the switch elements SW3_1 to SW3_m the data is read out from the m pixels 12 in the inspection target row to the m data lines D1 + to Dm +, respectively.
- the m pixel drive voltages VPE are output to nodes Nd1_1 to Nd1_m.
- the switch elements SW7_1 to SW7_m and turning off the switch elements SW8_1 to SW8_m the data is read out from the m pixels 12 in the inspection target row to the m data lines D1-Dm-, respectively.
- the m pixel drive voltages VPE are output to nodes Nd2_1 to Nd2_m.
- the sense amplifiers SA_1 to SA_m amplify the respective potential differences between the voltages of the nodes Nd1_1 to Nd1_m and the voltages of the nodes Nd2_1 to Nd2_m, and amplify the signals e_1 to e_m represented by H or L level. Is output.
- the switch elements SW4_1 to SW4_m provided in the latch unit 20 latch the amplified signals e_1 to e_m of the sense amplifiers SA_1 to SA_m and output the signals at the same time.
- FIG. 10 is a circuit diagram showing a specific configuration example of the sense amplifier SA_i.
- FIG. 10 also shows the voltage source circuit 30.
- the sense amplifier SA_i includes transistors Tr11 to Tr17.
- the transistors Tr13 to Tr16 are all P-channel MOS transistors, and the transistors Tr11, Tr12, Tr17 are all N-channel MOS transistors.
- the voltage source circuit 30 includes transistors Tr21 to Tr25.
- the transistors Tr21 and Tr24 are all P-channel MOS transistors, and the transistors Tr22, Tr23 and Tr25 are all N-channel MOS transistors.
- the transistors Tr15 and Tr16 are provided in parallel between the power supply voltage terminal Vdd and the ground voltage terminal Vss, and the voltage of the node N2 is applied to each gate.
- the transistors Tr13 and Tr14 are provided in series with the transistors Tr15 and Tr16, respectively, and the output voltage Va of the voltage source circuit 30 is applied to each gate.
- the transistors Tr11 and Tr12 are provided in series with the transistors Tr13 and Tr14, respectively.
- Each gate has a non-inverting input terminal to which the voltage of the node Nd1_i is supplied and an inverting input terminal to which the voltage of the node Nd2_i is supplied. It is connected.
- the transistor Tr17 is provided between the transistors Tr11 and Tr12 and the ground voltage terminal Vss, and the output voltage Vb of the voltage source circuit 30 is applied to the gate.
- the voltage at the node N1 between the transistors Tr11 and Tr13 is output as an amplified signal e_i after being inverted by the inverter INV3.
- the transistors Tr21 to Tr23 are all diode-connected, and are provided in series between the power supply voltage terminal Vdd and the ground voltage terminal Vss.
- the gate voltages of the transistors Tr21 and Tr22 are output as the voltage Va of the voltage source circuit 30.
- Each of the transistors Tr24 and Tr25 is diode-connected, and is provided in series between the power supply voltage terminal Vdd and the ground voltage terminal Vss.
- the gate voltage of the transistor Tr25 is output as the voltage Vb of the voltage source circuit 30.
- the configuration of the sense amplifier SA_i is not limited to the configuration shown in FIG. 10 and can be appropriately changed to another configuration capable of realizing the same function and a configuration of a high-performance sense amplifier having a higher gain.
- the shift register circuit 21 has a dynamic shift register configuration, takes in the amplified signals e_1 to e_m output from the latch unit 20 at the same time, and sequentially outputs these as test signals (detection signals) TOUT one by one. I do.
- FIG. 11 is a diagram showing the shift register circuit 21 provided in the liquid crystal display device 1 in more detail.
- the shift register circuit 21 includes inverters INV1_1 to INV1_m, inverters INV2_1 to INV2_m, switch elements SW5_1 to SW5_m, switch elements SW6_1 to SW6_m, and a buffer BF1.
- m sets of series-connected combinations of a switch element SW5_i, an inverter INV1_i, a switch element SW6_i, and an inverter INV2_i are provided in series. ing.
- a buffer BF1 is provided downstream of the inverter INV2_m.
- the amplified signals e_1 to e_m output simultaneously from the latch unit 20 are supplied to output terminals of the inverters INV1_1 to INV1_m, respectively.
- the switch elements SW5_1 to SW5_m are turned on and off by a clock signal TCK.
- the switch elements SW6_1 to SW6_m are turned on / off complementarily to the switch elements SW5_1 to SW5_m by the clock signal TCKb.
- the configuration of the shift register circuit 21 is not limited to the configuration shown in FIG. 11 and can be appropriately changed to another configuration capable of realizing equivalent functions.
- FIG. 8 is a diagram illustrating a configuration example of the pixel 12 provided in the liquid crystal display device 1 and its peripheral circuit, as described above.
- the pixel 12 on the j-th row and the i-th column among the pixels 12 on the n-th row ⁇ m-column and the peripheral circuit thereof are shown.
- FIG. 12 is a timing chart showing the operation of the liquid crystal display device 1 in the pixel inspection mode.
- video signals for inspection are sequentially written line by line from the m pixels 12 in the first row to the m pixels 12 in the nth row.
- the operation at this time is basically the same as the operation of writing a video signal in the image display mode.
- an H-level mode switching signal MD is supplied from outside. Therefore, n rows of scanning pulses sequentially output one row at a time from the vertical shift register & level shifter 15 are supplied to the row scanning lines G1 to Gn, respectively. Therefore, for example, the transistors Tr1 and Tr2 provided in each pixel 12 in the j-th row are temporarily turned on when a scanning pulse is supplied to the row scanning line Gj (time t1).
- the voltages of the corresponding positive and negative video signals are accumulated and held in the holding capacitors Cs1 and Cs2 provided in each pixel 12 of the j-th row.
- the transistors Tr9 and Tr10 provided in each pixel 12 maintain the off state.
- the video signals written to the respective pixels 12 are sequentially read out one by one from the m pixels 12 in the first row to the m pixels 12 in the nth row.
- the mode switching signal MD supplied from the outside switches from H level to L level.
- the switch elements SW1 +, SW1- to SWm +, SWm- provided in the analog switch section 17 are all turned off.
- the switch elements SW2_1 to SW2_m and SW7_1 to SW7_m are switched from off to on by activating the switching signal KSW (for example, H level) (time t2).
- KSW for example, H level
- the respective non-inverting input terminals of the sense amplifiers SA_1 to SA_m and the data lines D1 + to Dm + become conductive
- the respective inverting input terminals of the sense amplifiers SA_1 to SA_m and the data lines D1 to Dm. -And become conductive.
- the switching elements nut are temporarily activated (for example, H level) to temporarily turn on the switch elements SW3_1 to SW3_m and SW8_1 to SW8_m (time t3).
- the data lines D1 + to Dm + and the voltage supply line mid are short-circuited, so that the voltages of the data lines D1 + to Dm + are refreshed to the predetermined voltage mid. Since the data lines D1-Dm- and the voltage supply line mid are short-circuited, the voltages of the data lines D1-Dm- are refreshed to a predetermined voltage mid.
- the positive polarity video signal written in the storage capacitor Cs1 of the pixel 12 to be inspected is read out to the data line Di +.
- an H-level mode switching signal TMD is supplied from outside.
- the transistor Tr5 on the positive polarity side of each pixel 12 in the j-th row to be inspected is turned on by activating the gate control signal S + (H level) (time t4).
- the source follower buffer including the transistors Tr3 and Tr7 of each pixel 12 is operated by activating the gate control signal B (L level).
- the pixel drive electrode PE of each pixel 12 in the j-th row is charged with the voltage of the positive video signal held in the holding capacitor Cs1.
- the scan pulse of the j-th row to be inspected among the n-row scan pulses sequentially output line by line from the vertical shift register & level shifter 15 is supplied to the readout switch selection line TGj +.
- the transistor Tr9 provided in each pixel 12 on the j-th row is temporarily turned on by the supply of the scanning pulse to the readout switch selection line TGj + (time t5). Therefore, the pixel drive electrodes PE provided in the m pixels 12 in the j-th row and the data lines D1 + to Dm + are in a conductive state. As a result, the positive polarity voltages VPE of these m pixel drive electrodes PE are read out and held on the data lines D1 + to Dm +, respectively.
- the wiring capacitance of about 5 pF of the common wiring Dcom + is not added to the data line Di +, and the wiring of the pixels 12 for n rows is not provided. Only capacity is added. For example, in the case of FHD, only a wiring capacitance of about 1 pF for 1080 pixels is added to the data line Di +. Therefore, in the liquid crystal display device 1, since the source follower buffers (Tr3, Tr7) provided in the pixel 12 at the j-th row and the i-th column to be inspected are not affected by the wiring capacitance of the common wiring Dcom +, It is only necessary to drive about one sixth of the capacity in comparison with the case of the device 50.
- the source follower buffers (Tr3, Tr7) are not affected by the wiring resistance of the common wiring Dcom +. Therefore, the time required for the pixel drive voltage VPE to be stabilized at the same level as the holding voltage of the holding capacitor Cs1 by the source follower buffers (Tr3, Tr7) provided in the pixel 12 to be inspected is compared with the case of the liquid crystal display device 50. Thus, it is reduced to about one tenth.
- both the gate control signal S + and the readout switch selection signal TGj + become inactive (L level). This turns off the transistors Tr5 and Tr9 (time t6).
- the negative video signal written in the storage capacitor Cs2 of the pixel 12 to be inspected is read out to the data line Di-.
- an L-level mode switching signal TMD is supplied from outside.
- the switch elements SW1 +, SW1- to SWm +, SWm- provided in the analog switch section 17 are all controlled to be off.
- the transistor Tr6 on the negative polarity side of each pixel 12 in the j-th row to be inspected is turned on by activating the gate control signal S- (H level) (time t7). Since the gate control signal B is maintained in an active (L level) state, the source follower buffer including the transistors Tr4 and Tr8 of each pixel 12 is in an operable state. Therefore, the pixel drive electrode PE of each pixel 12 in the j-th row is charged with the voltage of the negative video signal held in the holding capacitor Cs2.
- the scanning pulse of the j-th row to be inspected is supplied to the read-out switch selection line TGj- among the n-row scanning pulses sequentially output line by line from the vertical shift register & level shifter 15.
- the transistor Tr10 provided in each pixel 12 in the j-th row is temporarily turned on by the supply of the scanning pulse to the readout switch selection line TGj- (time t8). Therefore, the pixel drive electrodes PE provided for the m pixels 12 in the j-th row and the data lines D1-Dm- are brought into conduction respectively.
- the negative voltage VPE of the m pixel drive electrodes PE is read out and held on the data lines D1-Dm-, respectively.
- the wiring capacitance of about 5 pF of the common wiring Dcom- is not added to the data line Di-, and the pixels 12 of n rows are not added. Only the wiring capacitance of FIG.
- the source follower buffers (Tr4, Tr8) provided in the pixel 12 at the j-th row and the i-th column to be inspected are not affected by the wiring capacitance of the common wiring Dcom-. It is only necessary to drive about one sixth of the capacity in comparison with the case of the display device 50.
- the source follower buffers (Tr4, Tr8) are not affected by the wiring resistance of the common wiring Dcom-. Therefore, the time required for the pixel drive voltage VPE to be stabilized at the same level as the holding voltage of the holding capacitor Cs2 by the source follower buffers (Tr4, Tr8) provided in the pixel 12 to be inspected is compared with the case of the liquid crystal display device 50. Thus, it is reduced to about one tenth.
- both the gate control signal S ⁇ and the readout switch selection signal TGj ⁇ become inactive (L level). This turns off the transistors Tr6 and Tr10 (time t9).
- the m pixel drive voltages VPE of positive polarity read to each of the data lines D1 + to Dm + are supplied to the non-inverting input terminals of the sense amplifiers SA_1 to SA_m, respectively.
- the m pixel drive voltages VPE of negative polarity read to each of the data lines D1 to Dm- are supplied to inverting input terminals of the sense amplifiers SA_1 to SA_m, respectively.
- the sense amplifiers SA_1 to SA_m are composed of m positive pixel drive voltages VPE read from each of the m pixels 12 in the j-th row to the data lines D1 + to Dm + and m pixels 12 in the j-th row. , And amplify the respective potential differences between the m pixel drive voltages VPE of the negative polarity read to the data lines D1-Dm- from each of them, and amplify signals e_1-e_m represented by H or L level Is output.
- a positive pixel drive voltage VPE of 2.6 V is read to the data line Di +, and a negative pixel drive voltage of 2.4 V is read to the data line Di ⁇ .
- the sense amplifier SA_i outputs an H-level amplified signal e_i.
- a 2.4 V positive pixel drive voltage VPE is read out from the pixel 12 at the j-th row and the i-th column to the data line Di +, and a 2.6 V negative pixel drive voltage VPE is applied to the data line Di-. Is read out, the sense amplifier SA_i outputs an L-level amplified signal e_i.
- the switch elements SW4_1 to SW4_m provided in the latch unit 20 simultaneously output the amplified signals e_1 to e_m of the sense amplifiers SA_1 to SA_m at the timing when the trigger signal Tlat is temporarily activated (time t10). .
- the shift register circuit 21 takes in the amplified signals e_1 to e_m output from the latch unit 20 at the same time, and sequentially outputs them as a check signal TOUT (time t11).
- An inspection device (not shown) provided outside the liquid crystal display device 1 compares the value of the inspection signal TOUT with an expected value, thereby detecting the failure of the m pixels 12 in the j-th row to be inspected ( Defects and characteristic degradation). Such an inspection is sequentially performed for each row from the m pixels 12 in the first row to the m pixels 12 in the n-th row.
- the liquid crystal display device 1 includes a readout path for the video signal from the pixel 12 separately from the path for writing the video signal to the pixel 12, and the readout path is written to the pixel 12 to be inspected.
- a part of the writing path of the video signal to the pixel 12 is electrically separated from the data line.
- the liquid crystal display device 1 according to the present embodiment does not need to charge the wiring capacitances of the common wirings Dcom + and Dcom-, for example, when reading the video signal written to the pixel 12 to be inspected.
- the time until the pixel drive voltage VPE is stabilized can be shortened by the source follower buffer of each pixel 12, and as a result, the inspection of the pixel 12 by the inspection device can be performed quickly.
- the N-type diffusion layer forming the drain of the transistor Tr1 and the P-well are PN-junction. Therefore, if a defect occurs in the PN junction in the manufacturing process, the charge accumulated in the storage capacitor Cs1 may leak to the P well via the PN junction. As a result, the voltage of the storage capacitor Cs1 may gradually decrease toward the ground voltage level.
- the N-type diffusion layer forming the drain of the transistor Tr2 and the P well have a PN junction. Therefore, when a defect occurs in the PN junction in the manufacturing process, the charge accumulated in the storage capacitor Cs2 may leak to the P well via the PN junction. Thus, the voltage of the storage capacitor Cs2 may gradually decrease toward the ground voltage level. In this case, a pixel defect occurs in the display image of the liquid crystal display panel (the display screen of the image display unit 11).
- the storage capacitor Cs1 of the inspection target pixel 12 has a positive polarity.
- the time from when the video signal is written to the time when the video signal written to the storage capacitor Cs1 is read out is made longer than at the time of normal inspection.
- the time from when the negative video signal is written to the storage capacitor Cs2 of the pixel 12 to be inspected to when the video signal written to the storage capacitor Cs2 is read is made longer than during the normal inspection.
- the expected value of the positive pixel drive voltage VPE read from the storage capacitor Cs1 is set to 2.6 V, and the storage capacitor Cs2 is set.
- the expected value of the negative-polarity pixel drive voltage VPE read out from is set to 2.5V.
- the positive pixel drive voltage VPE read from the pixel 12 has a value lower than an expected value (for example, 2.4 V). Therefore, the output of the sense amplifier indicates an L level indicating that the charge of the storage capacitor Cs1 provided in the pixel 12 to be inspected is leaking. Thereafter, the amount of leakage of the storage capacitor Cs1 can be specified by repeating fine adjustment and inspection of the expected value of the pixel drive voltage VPE of the positive polarity.
- the expected value of the positive pixel drive voltage VPE read from the storage capacitor Cs1 is set to 2.5V.
- the expected value of the pixel drive voltage VPE of the negative polarity read from the storage capacitor Cs2 is set to 2.6V.
- the negative pixel driving voltage VPE read from the pixel 12 has a value lower than an expected value (for example, 2.4 V). Therefore, the output of the sense amplifier indicates an H level indicating that the charge of the storage capacitor Cs2 provided in the pixel 12 to be inspected is leaking. Thereafter, by repeating fine adjustment and inspection of the expected value of the pixel drive voltage VPE of the negative polarity, it is possible to specify the leak amount of the storage capacitor Cs2.
- the leakage of the storage capacitors Cs1 and Cs2 provided in each pixel 12 can be inspected.
- a PAD added for the probe test (for example, a PAD to which the signals TCK, TCKb, Tlat, nut, mid, KSW, and TOUT are supplied from outside) is not used after the inspection, and thus, for example, a pull-down or pull-up. Then, the pixel inspection circuit is initialized and fixed. Thus, even if the PAD added for the probe test is floated without receiving a signal voltage from the outside, the pixel inspection circuit can prevent unintended operation and unintended leak current.
- the liquid crystal display device 1 it is promptly inspected whether or not each of the transistors Tr1 to Tr10 and the storage capacitors Cs1 and Cs2 constituting the pixel 12 to be inspected is operating normally. Not only can be performed, but also the leakage amount of the storage capacitors Cs1 and Cs2 can be specified.
- the inspection of the positive polarity side and the inspection of the negative polarity side of the pixel 12 to be inspected can be performed simultaneously, the inspection of the positive polarity side and the inspection of the negative polarity side are performed.
- the inspection speed can be further improved as compared with the case where the inspection is separately performed.
- the present invention can be suitably applied to a liquid crystal display device mounted on a projector or the like.
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Abstract
一実施の形態によれば、液晶表示装置(1)は、検査対象の行の複数の画素(12)から複数の第1データ線(D1+~Dm+)に読み出された正極性の複数の画素駆動電圧(VPE)と、検査対象の行の複数の画素(12)から複数の第2データ線(D1-~Dm-)に読み出された負極性の複数の画素駆動電圧(VPE)と、のそれぞれの電位差を増幅する複数のセンスアンプ(SA_1~SA_m)と、を備え、各画素(12)は、画素駆動電極(PE)に印可された正極性の画素駆動電圧(VPE)を対応する第1データ線に出力するか否かを切り替えるスイッチトランジスタ(Tr9)と、画素駆動電極(PE)に印可された負極性の画素駆動電圧(VPE)を対応する第2データ線に供給するか否かを切り替えるスイッチトランジスタ(Tr10)と、を有する。
Description
本発明は、液晶表示装置及びその画素検査方法に関し、速やかに画素の検査を実行するのに適した液晶表示装置及びその画素検査方法に関する。
特許文献1に開示された液晶表示装置は、マトリクス状に配置された複数の画素と、複数の画素の各列に対応して設けられた複数組のデータ線と、複数の画素の各行に対応して設けられた複数のゲート線と、複数組のデータ線に対して組単位で順番に正極性及び負極性の映像信号を供給するための複数のスイッチと、複数のスイッチ及び複数のゲート線を駆動する駆動手段と、を備える。
ところで、液晶表示装置には、信頼性向上のため、例えば製品出荷前に画素に欠陥や特性劣化がないかを検査することが求められている。
しかし、特許文献1には、画素の検査方法についての具体的な内容が開示されていない。したがって、特許文献1に開示された液晶表示装置では、例えば、通常動作時における画素への映像信号の書き込み経路を用いて、検査対象の画素に書き込まれた映像信号(画素駆動電圧)が読み出され、その読み出された映像信号に基づいて画素の検査が行われているものと考えられる。しかしながら、この検査方法では、映像信号の伝搬経路に付加された大きな配線容量の影響で、検査対象の画素に書き込まれた映像信号を速やかに読み出すことができないため、速やかに画素の検査を実行することができない、という問題があった。
本発明は以上の点に鑑みなされたもので、速やかに画素の検査を実行することが可能な液晶表示装置及びその画素検査方法を提供することを目的する。
本実施形態の一態様にかかる液晶表示装置は、複数の画素と、前記複数の画素の各列に対応して設けられた複数の第1データ線と、前記複数の画素の各列に対応して設けられた複数の第2データ線と、前記複数の第1データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第2データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第1スイッチ素子と、検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、各前記画素は、対応する前記第1データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第1サンプルホールド回路と、対応する前記第2データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第2サンプルホールド回路と、画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、前記第1サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第2サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、前記第1サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第1データ線に出力するか否かを切り替える第1スイッチトランジスタと、前記第2サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第2データ線に出力するか否かを切り替える第2スイッチトランジスタと、を有する。
本実施形態の一態様にかかる液晶表示装置の画素検査方法は、複数の画素と、前記複数の画素の各列に対応して設けられた複数の第1データ線と、前記複数の画素の各列に対応して設けられた複数の第2データ線と、前記複数の第1データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第2データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第1スイッチ素子と、検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、各前記画素は、対応する前記第1データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第1サンプルホールド回路と、対応する前記第2データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第2サンプルホールド回路と、画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、前記第1サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第2サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、前記第1サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第1データ線に出力するか否かを切り替える第1スイッチトランジスタと、前記第2サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第2データ線に出力するか否かを切り替える第2スイッチトランジスタと、を有する、液晶表示装置の画素検査方法であって、各前記画素に設けられた前記第1及び前記第2スイッチトランジスタをオフした状態で、前記複数の第1スイッチ素子をオンすることにより、前記複数の第1データ線のそれぞれに前記正極性の映像信号を供給するとともに、前記複数の第2データ線のそれぞれに前記負極性の映像信号を供給し、前記複数の第1データ線のそれぞれから検査対象の行の複数の前記画素に前記正極性の映像信号を書き込むとともに、前記複数の第2データ線のそれぞれから検査対象の行の複数の前記画素に前記負極性の映像信号を書き込み、前記複数の第1スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第1スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに前記複数の正極性の画素駆動電圧を読み出し、前記複数の第1スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第2スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに前記複数の負極性の画素駆動電圧を読み出し、前記複数のセンスアンプを用いて、検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに読み出された前記複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに読み出された前記複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力し、前記複数のセンスアンプのそれぞれから出力された前記複数の検出信号に基づいて、検査対象の行の複数の前記画素の故障の有無を検出する。
本実施形態によれば、速やかに画素の検査を実行することが可能な液晶表示装置及びその画素検査方法を提供することができる。
<発明者による事前検討>
実施の形態1にかかる液晶表示装置について説明する前に、本発明者が事前検討した内容について説明する。
実施の形態1にかかる液晶表示装置について説明する前に、本発明者が事前検討した内容について説明する。
(構想段階の液晶表示装置50の構成)
図1は、構想段階のアクティブマトリクス型の液晶表示装置50の構成例を示す図である。図1に示すように、液晶表示装置50は、画像表示部51と、タイミング発生器13と、極性切り替え制御回路14と、垂直シフトレジスタ&レベルシフタ15と、水平ドライバ16と、アナログスイッチ部17と、AND回路ADA1~ADAn、ADB1~ADBnと、を備える。水平ドライバ16は、アナログスイッチ部17とともにデータ線駆動回路を構成しており、シフトレジスタ回路161と、1ラインラッチ回路162と、コンパレータ部163と、階調カウンタ164と、を有する。なお、図1には、通常動作時に液晶表示装置50に接続されるランプ信号発生器2も示されている。
図1は、構想段階のアクティブマトリクス型の液晶表示装置50の構成例を示す図である。図1に示すように、液晶表示装置50は、画像表示部51と、タイミング発生器13と、極性切り替え制御回路14と、垂直シフトレジスタ&レベルシフタ15と、水平ドライバ16と、アナログスイッチ部17と、AND回路ADA1~ADAn、ADB1~ADBnと、を備える。水平ドライバ16は、アナログスイッチ部17とともにデータ線駆動回路を構成しており、シフトレジスタ回路161と、1ラインラッチ回路162と、コンパレータ部163と、階調カウンタ164と、を有する。なお、図1には、通常動作時に液晶表示装置50に接続されるランプ信号発生器2も示されている。
図2は、液晶表示装置50に設けられた水平ドライバ16及びアナログスイッチ部17をより詳細に示す図である。コンパレータ部163は、m(mは2以上の整数)列の画素52に対応するm個のコンパレータ163_1~163_mを備える。アナログスイッチ部17は、m列の画素52に対応するm組のスイッチ素子SW1+,SW1-~SWm+,SWm-を備える。
画像表示部51の画素配置領域には、水平方向(X軸方向)に延びるn行(nは2以上の整数)の行走査線G1~Gn及びn行の読み出し用スイッチ選択線TG1~TGnと、垂直方向(Y軸方向)に延びるm列のデータ線D1+,D1-~Dm+,Dm-の組と、が配線されている。また、画像表示部51の画素配置領域には、ゲート制御信号線S+,S-、及び、ゲート制御信号線Bが配線されている。
画像表示部51は、規則的に配置された複数の画素52を有する。ここで、複数の画素52は、水平方向(X方向)に延びるn行の行走査線G1~Gnと、垂直方向(Y方向)に延びるm組のデータ線D1+,D1-~Dm+,Dm-と、が交差する合計n×m個の交差部に二次元マトリクス状に配置されている。
行走査線Gj(jは1~nの任意の整数)、及び、読み出し用スイッチ選択線TGjは、j行目に配置されたm個の画素52のそれぞれに共通に接続されている。また、データ線Di+,Di-(iは1~mの任意の整数)は、i列目に配置されたn個の画素52のそれぞれに共通に接続されている。さらに、ゲート制御信号線S+,S-、及び、ゲート制御信号線Bは、何れも、全ての画素52に共通に接続されている。ただし、ゲート制御信号線S+,S-、及び、ゲート制御信号線Bは、何れも、行毎に個別に設けられても良い。
極性切り替え制御回路14は、タイミング発生器13によって生成されたタイミング信号に基づいて、ゲート制御信号線S+に対して正極性用のゲート制御信号(以下、ゲート制御信号S+と称す)を出力し、ゲート制御信号線S-に対して負極性用ゲート制御信号(以下、ゲート制御信号S-と称す)を出力し、さらに、ゲート制御信号線Bに対してゲート制御信号(以下、ゲート制御信号Bと称す)を出力する。
垂直シフトレジスタ&レベルシフタ15は、n行の走査パルスを1行目からn行目にかけて1行ずつ順番に1水平走査期間HSTの周期で出力する。AND回路ADA1~ADAnは、それぞれ、外部から供給されるモード切替信号MDに基づいて、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを行走査線G1~Gnに出力するか否かを制御する。AND回路ADB1~ADBnは、それぞれ、外部から供給されるモード切替信号MDに基づいて、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを読み出し用スイッチ選択線TG1~TGnに出力するか否かを制御する。
例えば、画素52に映像信号が書き込まれる動作(画像書き込み動作)の場合、外部からHレベルのモード切替信号MDが供給される。この場合、AND回路ADA1~ADAnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを行走査線G1~Gnに出力する。他方、AND回路ADB1~ADBnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを、読み出し用スイッチ選択線TG1~TGnに出力しない。そのため、読み出し用スイッチ選択線TG1~TGnは何れもLレベルに固定される。
それに対し、画素52に書き込まれた映像信号が読み出される動作(画像読み出し動作)の場合、外部からLレベルのモード切替信号MDが供給される。この場合、AND回路ADB1~ADBnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを、読み出し用スイッチ選択線TG1~TGnに出力する。他方、AND回路ADA1~ADAnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを行走査線G1~Gnに出力しない。そのため、行走査線G1~Gnは何れもLレベルに固定される。
(画素52の具体的な構成例)
図3は、画素52の具体的な構成例を示す図である。ここでは、n行×m列の画素52のうちj行目かつi列目に設けられた画素52について説明する。
図3は、画素52の具体的な構成例を示す図である。ここでは、n行×m列の画素52のうちj行目かつi列目に設けられた画素52について説明する。
図3に示すように、画素52は、NチャネルMOSトランジスタ(以下、単にトランジスタと称す)Tr1,Tr2,Tr5,Tr6,Tr9と、PチャネルMOSトランジスタ(以下、単にトランジスタと称す)Tr3,Tr4,Tr7,Tr8と、を有する。
トランジスタTr1及び保持容量Cs1は、データ線Di+を介して供給される正極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタTr1では、ソースがデータ線対の一方のデータ線Di+に接続され、ドレインがトランジスタTr3のゲートに接続され、ゲートが行走査線Gjに接続されている。保持容量Cs1は、トランジスタTr3のゲートと接地電圧端子Vssとの間に設けられている。
トランジスタTr2及び保持容量Cs2は、データ線Di-を介して供給される負極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタTr2では、ソースがデータ線対の他方のデータ線Di-に接続され、ドレインがトランジスタTr4のゲートに接続され、ゲートが行走査線Gjに接続されている。保持容量Cs2は、トランジスタTr3のゲートと接地電圧端子Vssとの間に設けられている。なお、保持容量Cs1,Cs2は、互いに独立して設けられ、それぞれ正極性及び負極性の映像信号を並列的に保持する。
トランジスタTr3,Tr7は、保持容量Cs1に保持された電圧を出力するソースフォロワバッファ(インピーダンス変換用バッファ)を構成している。具体的には、ソースフォロワのトランジスタTr3では、ドレインが接地電圧ラインVssに接続され、ソースがノードNaに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタTr7では、ソースが電源電圧ラインVddに接続され、ドレインがノードNaに接続され、ゲートがゲート制御信号線Bに接続されている。
トランジスタTr4,Tr8は、保持容量Cs2に保持された電圧を出力するソースフォロワバッファを構成している。具体的には、ソースフォロワのトランジスタTr4では、ドレインが接地電圧ラインVssに接続され、ソースがノードNbに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタTr8では、ソースが電源電圧ラインVddに接続され、ドレインがノードNbに接続され、ゲートがゲート制御信号線Bに接続されている。
トランジスタTr5,Tr6は、極性切り替えスイッチを構成している。具体的には、トランジスタTr5では、ソースがノードNaに接続され、ドレインが画素駆動電極PEに接続され、ゲートがゲート制御信号線対の一方のゲート制御信号線S+に接続されている。トランジスタTr6では、ソースがノードNbに接続され、ドレインが画素駆動電極PEに接続され、ゲートがゲート制御信号線対の他方のゲート制御信号線S-に接続されている。
液晶表示素子LCは、光反射特性を有する画素駆動電極(反射電極)PEと、画素駆動電極と離間対向配置され光透過性を有する共通電極CEと、これらの間の空間領域に充填封入された液晶LCMと、によって構成される。共通電極CEには、共通電圧Vcomが印加されている。トランジスタTr9は、画素駆動電極PEとデータ線Di+との間に設けられ、読み出し用スイッチ選択線TGjによってオンオフを切り替える。
データ線対Di+,Di-には、アナログスイッチ部17によってサンプリングされた互いに極性の異なる映像信号が供給される。ここで、垂直シフトレジスタ&レベルシフタ15から出力された走査パルスが行走査線Gjに供給されると、トランジスタTr1,Tr2は同時にオン状態となる。それにより、保持容量Cs1,Cs2にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
なお、正極側及び負極側のそれぞれのソースフォロワバッファの入力抵抗はほぼ無限大である。したがって、保持容量Cs1,Cs2のそれぞれに蓄積された電荷は、リークすることなく、1垂直走査期間が経過して新たな映像信号が書き込まれるまで保持される。
極性切り替えスイッチ(選択部)を構成するトランジスタTr5,Tr6は、ゲート制御信号S+,S-に応じて相補的にオンオフを切り替えることにより、正極側のソースフォロワバッファの出力電圧(正極性の映像信号の電圧)と、負極側のソースフォロワバッファの出力電圧(負極性の映像信号の電圧)と、を交互に選択して画素駆動電極PEに対して出力する。これにより、画素駆動電極PEには、周期的に極性反転する映像信号の電圧が印加される。このように、この液晶表示装置は、画素自体に極性反転機能を有しているため、各画素において、画素駆動電極PEに供給される映像信号の電圧の極性を高速に切り替えることにより、垂直走査周波数に依らず、高い周波数での交流駆動が可能となる。
(画素52の交流駆動方法の説明)
図4は、液晶表示装置50による画素52の交流駆動方法を説明するためのタイミングチャートである。ここでは、n行×m列の画素52のうちj行目かつi列目に設けられた画素52の交流駆動方法について説明する。
図4は、液晶表示装置50による画素52の交流駆動方法を説明するためのタイミングチャートである。ここでは、n行×m列の画素52のうちj行目かつi列目に設けられた画素52の交流駆動方法について説明する。
なお、図4において、VSTは、映像信号の垂直走査の基準となる垂直同期信号を表している。Bは、2種類のソースフォロワバッファの定電流負荷として用いられるトランジスタTr7,Tr8のそれぞれのゲートに供給されるゲート制御信号を表している。S+は、極性切り替えスイッチに設けられた正極側のトランジスタTr5のゲートに供給されるゲート制御信号を表している。S-は、極性切り替えスイッチに設けられた負極側のトランジスタTr6のゲートに供給されるゲート制御信号を表している。VPEは、画素駆動電極PEに印加される電圧を表している。Vcomは、共通電極CEに印加される電圧を表している。VLCは、液晶LCMに印加される交流電圧を表している。
また、図5は、画素52に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。図5の例では、正極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表している。それに対し、負極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表している。ただし、正極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表すようにしてもよい。また、負極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表すようにしてもよい。なお、図中の一点鎖線は、正極性映像信号及び負極性映像信号の反転中心を示している。
画素52において、トランジスタTr9は、読み出し用スイッチ選択線TGjがLレベルに固定されているためオフ状態を維持する。他方、トランジスタTr1,Tr2は、行走査線Gjに走査パルスが供給された場合に一時的にオンする。それにより、保持容量Cs1,Cs2にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
図4に示すように、ゲート制御信号S+がHレベルを示す期間、正極側のトランジスタTr5がオンする。このとき、ゲート制御信号BをLレベルにすることにより、トランジスタTr7がオンするため、正極性側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極PEは、正極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号BをLレベルにすることにより、トランジスタTr8がオンするため、負極性側のソースフォロワバッファもアクティブになる。しかしながら、負極性側のトランジスタTr6がオフしているため、画素駆動電極PEは、負極性の映像信号の電圧レベルに充電されることはない。画素駆動電極PEに完全に電荷が充電された時点で、ゲート制御信号BをLレベルからHレベルに切り替えるとともに、ゲート制御信号S+をHレベルからLレベルに切り替える。それにより、画素駆動電極PEがフローティング状態となるため、液晶容量には正極性の駆動電圧が保持される。
一方、ゲート制御信号S-がHレベルを示す期間、負極側のトランジスタTr6がオンする。このとき、ゲート制御信号BをLレベルにすることにより、負極側のトランジスタTr8がオンするため、負極側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極PEは、負極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号BをLレベルにすることにより、トランジスタTr7がオンするため、正極性側のソースフォロワバッファもアクティブになる。しかしながら、正極性側のトランジスタTr5がオフしているため、画素駆動電極PEは、正極性の映像信号の電圧レベルに充電されることはない。画素駆動電極PEに完全に電荷が充電された時点で、ゲート制御信号BをLレベルからHレベルに切り替えるとともに、ゲート制御信号S-をHレベルからLレベルに切り替える。それにより、画素駆動電極PEがフローティング状態となるため、液晶容量には負極性の駆動電圧が保持される。
上述の正極側及び負極側のそれぞれの動作を交互に繰り返すことにより、画素駆動電極PEには、正極性及び負極性のそれぞれの映像信号の電圧を用いて交流化された駆動電圧VPEが印加されることになる。
なお、保持容量Cs1,Cs2に保持された電荷を直接に画素駆動電極PEに転送するのではなく、ソースフォロワバッファを介して転送しているため、画素駆動電極PEにおいて正極性及び負極性の映像信号の電圧の充放電を繰り返し行った場合でも、電荷を中和させることなく、電圧レベルの減衰しない画素駆動を実現することができる。
また、図4に示すように、画素駆動電極PEへの印加電圧VPEの電圧レベルの切り替わりに同期して、共通電極CEへの印加電圧Vcomの電圧レベルを、印加電圧VPEとは逆のレベルに切り替えている。なお、共通電極CEへの印加電圧Vcomは、画素駆動電極PEへの印加電圧VPEの反転基準電圧とほぼ等しい電圧を反転基準にしている。
ここで、液晶LCMに印加される実質的な交流電圧VLCは、画素駆動電極PEへの印加電圧VPEと、共通電極CEへの印加電圧Vcomと、の差電圧であるから、液晶LCMには、直流成分を含まない交流電圧VLCが印加されることとなる。このように、共通電極CEへの印加電圧Vcomを画素駆動電極PEへの印加電圧VPEと逆相で切り替えることにより、画素駆動電極PEに印加すべき電圧の振幅を小さくすることができるため、画素の回路部分を構成するトランジスタの耐圧及び消費電力を低減することができる。
なお、仮に1画素当たりのソースフォロワバッファに定常的に流れる電流が1μAの微少電流である場合でも、液晶表示装置の全画素に定常的に流れる電流は無視できないほどに大きな電流になる可能性がある。例えば、フルハイビジョン200万画素の液晶表示装置では、消費電流が2Aに達してしまう可能性がある。そこで、画素52では、定電流負荷として用いられるトランジスタTr7,Tr8を、常時オンにはせず、それぞれ正極側及び負極側のトランジスタTr5,Tr6がオンしている期間のうちの限られた期間のみオンしている。それにより、一方のソースフォロワバッファを動作させている場合には、他方のソースフォロワバッファの動作を停止させることができるため、消費電流の増大を抑制することができる。
液晶表示素子LCの交流駆動周波数は、垂直走査周波数に依らず、画素自身の反転制御周期を調整することで自由に調整することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる60Hzであって、フルハイビジョンの垂直周期走査線数nが1125ラインであるとする。また、各画素における極性切り替えを15ライン期間程度の周期で行うものとする。換言すると、各画素における極性切り替え1周期当たりのライン数rを30ラインとする。この場合、液晶の交流駆動周波数は、60Hz×1125/(15×2)=2.25Hzとなる。つまり、液晶表示装置50は、液晶の交流駆動周波数を飛躍的に高めることができる。それにより、液晶の交流駆動周波数が低い場合に問題となっていた液晶画面に表示される映像の信頼性、安定性、表示品質を大幅に向上させることができる。
続いて、液晶表示装置50の各動作モードでの動作について説明する。
(画像表示モードでの液晶表示装置50の動作)
まず、液晶表示装置50の画像表示モードでの動作について、図6を用いて説明する。図6は、液晶表示装置50の画像表示モードでの動作を示すタイミングチャートである。
まず、液晶表示装置50の画像表示モードでの動作について、図6を用いて説明する。図6は、液晶表示装置50の画像表示モードでの動作を示すタイミングチャートである。
図6に示すように、水平同期信号HSTのパルス信号が供給されると、シフトレジスタ回路161は、クロック信号HCKに同期して、N(Nは2以上の整数)ビット幅の映像信号をm列分、逐次取り込む。1ラインラッチ回路162は、シフトレジスタ回路161に取り込まれたm列分の映像信号を、トリガ信号REG_Sが一時的にアクティブになったタイミングで一斉に出力する。
階調カウンタ164は、クロック信号CNT_CKの立ち上がり回数をカウントし、そのカウント値に応じた階調レベルの階調信号Coutを出力する。ここで、階調カウンタ164は、1水平走査期間の開始時(水平同期信号HSTの立ち上がり時)には最小レベルの階調信号Coutを出力し、カウント値の上昇に伴って階調信号Coutの階調レベルを増加させ、1水平走査期間の終了時(水平同期信号HSTの次の立ち上がり直前)には最大レベルの階調信号Coutを出力する。なお、階調カウンタ164によるカウント値は、例えば水平同期信号HSTの立ち上がりに応じてリセット信号CNT_Rがアクティブになることによって“0”に初期化される。
コンパレータ部163に設けられたm列のコンパレータ163_1~163_mは、クロック信号CMP_CKに同期して動作し、階調カウンタ164から出力された階調信号Coutが1ラインラッチ回路162から一斉に出力されたm列の映像信号(ラインデータ)のそれぞれと一致したタイミングで、一致信号P1~Pmをアクティブ(例えばLレベル)にする。
アナログスイッチ部17に設けられたm組のスイッチ素子SW1+,SW1-~SWm+,SWm-のうち、正極性側のスイッチ素子SW1+~SWm+は、それぞれ、データ線D1+~Dm+と、共通配線Dcom+と、の間に設けられている。また、負極性側のスイッチ素子SW1-~SWm-は、それぞれ、データ線D1-~Dm-と、共通配線Dcom-と、の間に設けられている。m組のスイッチ素子SW1+,SW1-~SWm+,SWm-は、それぞれ、コンパレータ163_1~163_mからの一致信号P1~Pmによってオンオフを切り替える。
なお、共通配線Dcom+には、ランプ信号発生器2から出力された正極性用のランプ信号である基準ランプ電圧Ref_R+が供給されている。また、共通配線Dcom-には、ランプ信号発生器2から出力された負極性用のランプ信号である基準ランプ電圧Ref_R-が供給されている。
基準ランプ電圧Ref_R+は、各水平走査期間の開始から終了にかけて映像のレベルが黒レベルから白レベルに変化する掃引信号である。基準ランプ電圧Ref_R-は、各水平走査期間の開始から終了にかけて映像のレベルが白レベルから黒レベルに変化する掃引信号である。したがって、共通電圧Vcomに対する基準ランプ電圧Ref_R+と、共通電圧Vcomに対する基準ランプ電圧Ref_R-とは、互いに反転関係となっている。
スイッチ素子SW1+,SW1-~SWm+,SWm-は、水平走査期間の開始時にスタート信号SW_Startがアクティブ(例えばHレベル)になることによって一斉にオンする。その後、スイッチ素子SW1+,SW1-~SWm+,SWm-は、それぞれ、コンパレータ163_1~163_mから出力された一致信号P1~Pmがアクティブ(例えばLレベル)になることによってオンからオフに切り替わる。なお、水平走査期間の終了時にはスタート信号SW_Startはインアクティブ(例えばLレベル)になる。
図6の例では、階調レベルkの映像信号が書き込まれる画素列、に対応して設けられたスイッチ素子SWq+,SWq-(qは1~mの何れかの整数)、のオンオフを切り替えるタイミングを表す波形が、波形SPkとして示されている。図6を参照すると、上記スイッチ素子SWq+,SWq-は、スタート信号SW_Startの立ち上がりでオンした後、一致信号Pqがアクティブになることによってオンからオフに切り替わる。ここで、スイッチ素子SWq+,SWq-は、オンからオフに切り替わるタイミングで基準ランプ電圧Ref_R+,Ref_R-(図6における電圧P,Q)をサンプリングする。これらのサンプリングされた電圧P,Qは、データ線Dq+,Dq-に供給される。換言すると、階調レベルkの映像信号のDA変換結果であるアナログ電圧P,Qがそれぞれデータ線Dq+,Dq-に供給される。
なお、画像表示モードでは、外部からHレベルのモード切替信号MDが供給されている。そのため、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスは、それぞれ行走査線G1~Gnに供給される。それにより、例えばj行目の各画素52に設けられたトランジスタTr1,Tr2は、行走査線Gjに走査パルスが供給されることによって一時的にオンする。それにより、j行目の各画素52に設けられた保持容量Cs1,Cs2には、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、各画素52に設けられたトランジスタTr9はオフ状態を維持する。その後の各画素52の交流駆動方法については、既に説明した通りである。
上述のように、スイッチ素子SW1+,SW1-~SWm+,SWm-は、各水平走査期間の開始時に一斉にオンするが、それぞれ、対応する画素52に表示させる画像の階調レベルに応じた任意のタイミングでオフする。つまり、スイッチ素子SW1+,SW1-~SWm+,SWm-は、全て同時にオフする場合もあれば、異なるタイミングでオフする場合もある。また、オフする順番も固定されていない。
このように、液晶表示装置50は、ランプ信号を用いて映像信号をDA変換したうえで画素52に書き込むことにより、画像の直線性を向上させることができる。
(画素検査モードでの液晶表示装置50の動作)
続いて、液晶表示装置50の画素検査モードでの動作について説明する。なお、画素検査モードでは、ランプ信号発生器2の代わりに検査装置が設けられる。
続いて、液晶表示装置50の画素検査モードでの動作について説明する。なお、画素検査モードでは、ランプ信号発生器2の代わりに検査装置が設けられる。
画素検査モードでは、まず、1行目のm個の画素52からn行目のm個の画素52にかけて1行ずつ順番に検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画素表示モードでの動作と同様である。その後、検査対象である画素52に書き込まれた映像信号(画素駆動電圧VPE)の読み出しが行われる。
画素読み出し動作では、外部から供給されるモード切替信号MDがHレベルからLレベルに切り替わる。そのため、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスのうち検査対象であるj行目の走査パルスは、読み出し用スイッチ選択線TGjに供給される。それにより、検査対象であるj行目の各画素52に設けられたトランジスタTr9は、読み出し用スイッチ選択線TGjに走査パルスが供給されることによって一時的にオンする。他方、各画素52に設けられたトランジスタTr1,Tr2はオフ状態を維持する。
例えば、j行目かつi列目に設けられた画素52では、トランジスタTr9をオンすることによって画素駆動電極PEとデータ線Di+とが導通状態となるため、画素駆動電極PEの電圧がデータ線Di+に読み出される。このとき、トランジスタTr7,Tr8をアクティブにし、かつ、トランジスタTr5,Tr6の何れかをオンすることにより、画素駆動電極PEは、トランジスタTr3,Tr7又はトランジスタTr4,Tr8からなるソースフォロワバッファによって駆動された状態となる。それにより、ソースフォロワバッファによって画素駆動電極PEに印可されている駆動電圧VPEは、データ線Di+に読み出される。
検査対象であるj行目のm個の画素52からデータ線D1+~Dm+のそれぞれに読み出されたm個の画素駆動電圧VPEは、アナログスイッチ部17に設けられたm組のSW1+,SW1-~SWm+,SWm-を順次オンすることにより、共通配線Dcom+に逐次供給される。ランプ信号発生器2の代わりに設けられた検査装置(不図示)は、共通配線Dcom+を介して逐次供給されるm個の画素駆動電圧VPEに基づいて、j行目のm個の画素52の故障(画素の欠陥及び特性劣化)の有無を検出する。このような検査は、1行目のm個の画素52からn行目のm個の画素52にかけて1行ずつ順番に行われる。
ここで、検査対象の画素52では、低出力インピーダンスのソースフォロワバッファによって駆動された画素駆動電極PEの電圧VPEがそのまま読み出されるため、検査対象の画素52の欠陥や特性劣化を正確かつ容易に検出することが可能である。
しかしながら、検査対象の画素52から読み出された画素駆動電圧VPEは、データ線Di+、スイッチ素子SWi+、及び、共通配線Dcom+を介して、外部の検査装置に出力される。そのため、検査対象の画素52のソースフォロワバッファは、大きな負荷容量及び大きな抵抗を持った配線を駆動する必要がある。
具体的には、データ線Di+には、n行分の画素52の配線容量が付加されている。例えば、FHD(Full High Definition)の場合、データ線Di+には1080画素分の配線容量(例えば1pF)が付加されている。また、共通配線Dcom+には、例えば5pFの配線容量が付加されている。そのため、検査対象の画素52のソースフォロワバッファは、画素駆動電圧VPEを保持容量Cs1,Cs2の何れかの保持電圧と同等レベルに安定させるために、長時間かけて合計6pF程度の高い負荷容量の充電を行う必要がある。また、画素検査モードでは、全ての画素52のそれぞれの画素駆動電圧VPEがシリアルに読み出されるため、検査装置による検査時間が非常に長くなってしまう。つまり、液晶表示装置50では、検査装置による画素52の検査を速やかに実行させることができないという問題があった。検査時間の長時間化は、検査コストの増大を引き起こす。
なお、検査時間を短くするために、画素駆動電圧VPEが安定するのを待たずに検査対象の画素52の検査が行われた場合、検査装置は、検査対象の画素52の欠陥や特性劣化を正確に検出することができない。この場合、例えば、画像表示部51に全体の画像を表示させてみなければ画素欠陥を特定することができないため、液晶組み立てや投影評価などの工数が増大してしまい、その結果、コストが増大してしまう。
そこで、画素の速やかな検査を実行することが可能な、実施の形態1にかかる液晶表示装置及びその検査方法が見いだされた。
<実施の形態1>
図7は、実施の形態1にかかる液晶表示装置1を示すブロック図である。液晶表示装置1は、液晶表示装置50と比較して、画素12への映像信号の書き込み経路とは別に、画素12からの映像信号の読み出し経路をさらに備える。
図7は、実施の形態1にかかる液晶表示装置1を示すブロック図である。液晶表示装置1は、液晶表示装置50と比較して、画素12への映像信号の書き込み経路とは別に、画素12からの映像信号の読み出し経路をさらに備える。
具体的には、液晶表示装置1は、液晶表示装置50と比較して、画像表示部51に変えて画像表示部11を備えるとともに、AND回路ADC1~ADCn、スイッチ部18、センスアンプ部19、ラッチ部20、及び、シフトレジスタ回路21をさらに備える。なお、図7には、通常動作時に液晶表示装置1に接続されるランプ信号発生器2も示されている。
画像表示部11の画素配置領域には、水平方向(X軸方向)に延びるn行(nは2以上の整数)の行走査線G1~Gn、n行の読み出し用スイッチ選択線TG1+~TGn+、及び、n行の読み出し用スイッチ選択線TG1-~TGn-が配線されている。また、画像表示部11の画素配置領域には、垂直方向(Y軸方向)に延びるm列のデータ線D1+,D1-~Dm+,Dm-の組が配線されている。さらに、画像表示部11の画素配置領域には、ゲート制御信号線S+,S-、及び、ゲート制御信号線Bが配線されている。
画像表示部11は、規則的に配置された複数の画素12を有する。ここで、複数の画素12は、水平方向(X方向)に延びるn行の行走査線G1~Gnと、垂直方向(Y方向)に延びるm組のデータ線D1+,D1-~Dm+,Dm-と、が交差する合計n×m個の交差部に二次元マトリクス状に配置されている。
行走査線Gj、及び、読み出し用スイッチ選択線TGj+,TGj-は、j行目に配置されたm個の画素12のそれぞれに共通に接続されている。また、データ線Di+,Di-は、i列目に配置されたn個の画素12のそれぞれに共通に接続されている。さらに、ゲート制御信号線S+,S-、及び、ゲート制御信号線Bは、何れも、全ての画素12に共通に接続されている。ただし、ゲート制御信号線S+,S-、及び、ゲート制御信号線Bは、何れも、行毎に個別に設けられても良い。
(画素12の具体的な構成例)
図8は、画素12の具体的な構成例を示す図である。なお、図8の例では、n行×m列の画素12のうちj行目かつi列目の画素12が示されている。
図8は、画素12の具体的な構成例を示す図である。なお、図8の例では、n行×m列の画素12のうちj行目かつi列目の画素12が示されている。
図8を参照すると、各画素12は、画素52と比較して、NチャネルMOSトランジスタ(スイッチトランジスタ;以下、単にトランジスタと称す)Tr10をさらに有する。j行目かつi列目の画素12において、トランジスタ(スイッチトランジスタ)Tr9は、画素駆動電極PEとデータ線Di+との間に設けられ、読み出し用スイッチ選択線TGj+によってオンオフを切り替える。また、トランジスタTr10は、画素駆動電極PEとデータ線Di-との間に設けられ、読み出し用スイッチ選択線TGj-によってオンオフを切り替える。各画素12のその他の構成については、画素52の場合と同様であるため、その説明を省略する。
極性切り替え制御回路14は、タイミング発生器13によって生成されたタイミング信号に基づいて、ゲート制御信号線S+に対して正極性用のゲート制御信号(ゲート制御信号S+)を出力し、ゲート制御信号線S-に対して負極性用ゲート制御信号(ゲート制御信号S-)を出力し、さらに、ゲート制御信号線Bに対してゲート制御信号(ゲート制御信号B)を出力する。
垂直シフトレジスタ&レベルシフタ15は、n行の走査パルスを1行目からn行目にかけて1行ずつ順番に1水平走査期間HSTの周期で出力する。AND回路ADA1~ADAnは、それぞれ、外部から供給されるモード切替信号MDに基づいて、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを行走査線G1~Gnに出力するか否かを制御する。また、AND回路ADB1~ADBnは、それぞれ、外部から供給されるモード切替信号MD,TMDに基づいて、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを読み出し用スイッチ選択線TG1+~TGn+に出力するか否かを制御する。さらに、AND回路ADC1~ADCnは、それぞれ、外部から供給されるモード切替信号MD,TMDに基づいて、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを読み出し用スイッチ選択線TG1-~TGn-に出力するか否かを制御する。
例えば、画素12に映像信号が書き込まれる動作(画像書き込み動作)の場合、外部からHレベルのモード切替信号MDが供給される。この場合、AND回路ADA1~ADAnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを行走査線G1~Gnに出力する。なお、このとき、AND回路ADB1~ADBnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを、読み出し用スイッチ選択線TG1+~TGn+に出力しない。そのため、読み出し用スイッチ選択線TG1+~TGn+は何れもLレベルに固定される。同様に、AND回路ADC1~ADCnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを、読み出し用スイッチ選択線TG1-~TGn-に出力しない。そのため、読み出し用スイッチ選択線TG1-~TGn-は何れもLレベルに固定される。
それに対し、画素52に書き込まれた映像信号が読み出される動作(画像読み出し動作)の場合、外部からLレベルのモード切替信号MDが供給される。この場合において、外部からHレベルのモード切替信号TMDが供給されている場合、AND回路ADB1~ADBnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを、読み出し用スイッチ選択線TG1+~TGn+に出力する。他方、外部からLレベルのモード切替信号TMDが供給されている場合、AND回路ADC1~ADCnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを、読み出し用スイッチ選択線TG1-~TGn-に出力する。なお、このとき、AND回路ADA1~ADAnは、それぞれ、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスを行走査線G1~Gnに出力しない。そのため、行走査線G1~Gnは何れもLレベルに固定される。
スイッチ部18は、検査対象の行のm個の画素12からm本のデータ線D1+~Dm+のそれぞれに読み出されたm個の画素駆動電圧VPEを、ノードNd1_1~Nd1_mに出力するか否かを切り替える。また、スイッチ部18は、検査対象の行のm個の画素12からm本のデータ線D1-~Dm-のそれぞれに読み出されたm個の画素駆動電圧VPEを、ノードNd2_1~Nd2_mに出力するか否かを切り替える。さらに、スイッチ部18は、m組のデータ線D1+,D1-~Dm+,Dm-に対して電圧供給線midの所定電圧(所定電圧mid)を出力するか否かの切り替えも行う。
センスアンプ部19は、m本のデータ線D1+~Dm+からスイッチ部18を介してノードNd1_1~Nd1_mに出力された電圧と、m本のデータ線D1-~Dm-からスイッチ部18を介してノードNd2_1~Nd2_mに出力された電圧と、の間のそれぞれの電位差を増幅して、増幅信号e_1~e_mを出力する。ラッチ部20は、センスアンプ部19から出力された増幅信号e_1~e_mをラッチして一斉に出力する。
図9は、液晶表示装置1に設けられたスイッチ部18、センスアンプ部19及びラッチ部20をより詳細に示す図である。スイッチ部18は、m個のスイッチ素子SW2_1~SW2_mと、m個のスイッチ素子SW3_1~SW3_mと、m個のスイッチ素子SW7_1~SW7_mと、m個のスイッチ素子SW8_1~SW8_mと、を備える。センスアンプ部19は、m個のセンスアンプSA_1~SA_mを備える。ラッチ部20は、m個のスイッチ素子SW4_1~SW4_mを備える。
スイッチ部18において、スイッチ素子SW2_1~SW2_mは、それぞれ、データ線D1+~Dm+とノードNd1_1~Nd1_mとの間に設けられ、切替信号KSWによってオンオフを切り替える。スイッチ素子SW3_1~SW3_mは、それぞれ、ノードNd1_1~Nd1_mと電圧供給線midとの間に設けられ、切替信号nutによってオンオフを切り替える。また、スイッチ素子SW7_1~SW7_mは、それぞれ、データ線D1-~Dm-とノードNd2_1~Nd2_mとの間に設けられ、切替信号KSWによってオンオフを切り替える。スイッチ素子SW8_1~SW8_mは、それぞれ、ノードNd2_1~Nd2_mと電圧供給線midとの間に設けられ、切替信号nutによってオンオフを切り替える。
センスアンプ部19において、センスアンプSA_1~SA_mは、ノードNd1_1~Nd1_mの電圧と、ノードNd2_1~Nd2_mの電圧と、の間のそれぞれの電位差を増幅して、増幅信号e_1~e_mを出力する。ラッチ部20において、スイッチ素子SW4_1~SW4_mは、それぞれ、増幅信号e_1~e_mが伝搬する信号線上に設けられ、トリガ信号Tlatによってオンオフを切り替える。
例えば、スイッチ素子SW2_1~SW2_mをオンし、スイッチ素子SW3_1~SW3_mをオンすることにより、m個のデータ線D1+~Dm+と電圧供給線midとがショートする。それにより、m個のデータ線D1+~Dm+の電圧は、所定電圧midにリフレッシュされる。同様に、スイッチ素子SW7_1~SW7_mをオンし、スイッチ素子SW8_1~SW8_mをオンすることにより、m個のデータ線D1-~Dm-と電圧供給線midとがショートする。それにより、m個のデータ線D1-~Dm-の電圧は、所定電圧midにリフレッシュされる。
また、例えば、スイッチ素子SW2_1~SW2_mをオンし、スイッチ素子SW3_1~SW3_mをオフすることにより、検査対象の行のm個の画素12からm個のデータ線D1+~Dm+のそれぞれに読み出されたm個の画素駆動電圧VPEがノードNd1_1~Nd1_mに出力される。同様に、スイッチ素子SW7_1~SW7_mをオンし、スイッチ素子SW8_1~SW8_mをオフすることにより、検査対象の行のm個の画素12からm個のデータ線D1-~Dm-のそれぞれに読み出されたm個の画素駆動電圧VPEがノードNd2_1~Nd2_mに出力される。このとき、センスアンプSA_1~SA_mは、ノードNd1_1~Nd1_mの電圧と、ノードNd2_1~Nd2_mの電圧と、の間のそれぞれの電位差を増幅して、H又はLレベルで表される増幅信号e_1~e_mを出力する。そして、ラッチ部20に設けられたスイッチ素子SW4_1~SW4_mは、センスアンプSA_1~SA_mの増幅信号e_1~e_mをラッチして一斉に出力する。
(センスアンプSA_iの具体的な構成例)
図10は、センスアンプSA_iの具体的な構成例を示す回路図である。なお、図10には、電圧源回路30も示されている。図10に示すように、センスアンプSA_iは、トランジスタTr11~Tr17を備える。トランジスタTr13~Tr16は、何れもPチャネルMOSトランジスタであって、トランジスタTr11,Tr12,Tr17は、何れもNチャネルMOSトランジスタである。電圧源回路30は、トランジスタTr21~Tr25を備える。トランジスタTr21,Tr24は、何れもPチャネルMOSトランジスタであって、トランジスタTr22,Tr23,Tr25は、何れもNチャネルMOSトランジスタである。
図10は、センスアンプSA_iの具体的な構成例を示す回路図である。なお、図10には、電圧源回路30も示されている。図10に示すように、センスアンプSA_iは、トランジスタTr11~Tr17を備える。トランジスタTr13~Tr16は、何れもPチャネルMOSトランジスタであって、トランジスタTr11,Tr12,Tr17は、何れもNチャネルMOSトランジスタである。電圧源回路30は、トランジスタTr21~Tr25を備える。トランジスタTr21,Tr24は、何れもPチャネルMOSトランジスタであって、トランジスタTr22,Tr23,Tr25は、何れもNチャネルMOSトランジスタである。
トランジスタTr15,Tr16は、電源電圧端子Vddと接地電圧端子Vssとの間に並列に設けられ、それぞれのゲートにノードN2の電圧が印可されている。トランジスタTr13,Tr14は、それぞれトランジスタTr15,Tr16に直列に設けられ、それぞれのゲートには、電圧源回路30の出力電圧Vaが印加されている。トランジスタTr11,Tr12は、それぞれトランジスタTr13,Tr14に直列に設けられ、それぞれのゲートには、ノードNd1_iの電圧が供給される非反転入力端子、及び、ノードNd2_iの電圧が供給される反転入力端子が接続されている。トランジスタTr17は、トランジスタTr11,Tr12と、接地電圧端子Vssと、の間に設けられ、ゲートには、電圧源回路30の出力電圧Vbが印可されている。トランジスタTr11,Tr13間ノードN1の電圧は、インバータINV3によって反転された後、増幅信号e_iとして出力される。
電圧源回路30において、トランジスタTr21~Tr23は、何れもダイオード接続されており、電源電圧端子Vddと接地電圧端子Vssとの間に直列に設けられている。トランジスタTr21,Tr22のゲート電圧は、電圧源回路30の電圧Vaとして出力される。トランジスタTr24,Tr25は、何れもダイオード接続されており、電源電圧端子Vddと接地電圧端子Vssとの間に直列に設けられている。トランジスタTr25のゲート電圧は、電圧源回路30の電圧Vbとして出力される。
なお、センスアンプSA_iの構成は、図10に示す構成に限られず、同等の機能を実現可能な他の構成、及び、よりゲインの高い高性能なセンスアンプの構成に適宜変更可能である。
シフトレジスタ回路21は、ダイナミック型シフトレジスタ構成となっており、ラッチ部20から一斉に出力された増幅信号e_1~e_mを取り込んで、これらを一つずつ順番に検査信号(検出信号)TOUTとして出力する。
図11は、液晶表示装置1に設けられたシフトレジスタ回路21をより詳細に示す図である。シフトレジスタ回路21は、インバータINV1_1~INV1_mと、インバータINV2_1~INV2_mと、スイッチ素子SW5_1~SW5_mと、スイッチ素子SW6_1~SW6_mと、バッファBF1と、を備える。
シフトレジスタ回路21において、接地電圧端子Vssと出力端子OUTとの間には、直列接続されたスイッチ素子SW5_i、インバータINV1_i、スイッチ素子SW6_i、及び、インバータINV2_iの組み合わせが、m組、直列に設けられている。インバータINV2_mの後段には、バッファBF1が設けられている。ラッチ部20から一斉に出力された増幅信号e_1~e_mは、それぞれ、インバータINV1_1~INV1_mの出力端子に供給される。なお、スイッチ素子SW5_1~SW5_mは、クロック信号TCKによってオンオフを切り替える。また、スイッチ素子SW6_1~SW6_mは、クロック信号TCKbによってスイッチ素子SW5_1~SW5_mと相補的にオンオフを切り替える。シフトレジスタ回路21の構成は、図11に示す構成に限られず同等の機能を実現可能な他の構成に適宜変更可能である。
(画素検査モードでの液晶表示装置1の動作)
続いて、液晶表示装置1の画素検査モードでの動作について説明する。
続いて、液晶表示装置1の画素検査モードでの動作について説明する。
図8は、既に説明したように、液晶表示装置1に設けられた画素12及びその周辺回路の構成例を示す図である。なお、図8の例では、n行×m列の画素12のうちj行目かつi列目の画素12及びその周辺回路が示されている。また、図12は、液晶表示装置1の画素検査モードでの動作を示すタイミングチャートである。
画素検査モードでは、まず、1行目のm個の画素12からn行目のm個の画素12にかけて1行ずつ順番に検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画像表示モードにおける映像信号の書き込み動作と同様である。このとき、外部からHレベルのモード切替信号MDが供給される。そのため、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスは、それぞれ行走査線G1~Gnに供給される。したがって、例えば、j行目の各画素12に設けられたトランジスタTr1,Tr2は、行走査線Gjに走査パルスが供給されることによって一時的にオンする(時刻t1)。それにより、j行目の各画素12に設けられた保持容量Cs1,Cs2には、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、各画素12に設けられたトランジスタTr9,Tr10はオフ状態を維持する。
次に、1行目のm個の画素12からn行目のm個の画素12にかけて1行ずつ順番に各画素12に書き込まれた映像信号の読み出しが行われる。このとき、外部から供給されるモード切替信号MDは、HレベルからLレベルに切り替わる。また、このとき、アナログスイッチ部17に設けられたスイッチ素子SW1+,SW1-~SWm+,SWm-は何れもオフに制御される。
まず、切替信号KSWをアクティブ(例えばHレベル)にすることによってスイッチ素子SW2_1~SW2_m、SW7_1~SW7_mをオフからオンに切り替える(時刻t2)。それにより、センスアンプSA_1~SA_mのそれぞれの非反転入力端子と、データ線D1+~Dm+と、が導通状態となり、かつ、センスアンプSA_1~SA_mのそれぞれの反転入力端子と、データ線D1-~Dm-と、が導通状態となる。
その後、切替信号nutを一時的にアクティブ(例えばHレベル)にすることによってスイッチ素子SW3_1~SW3_m、SW8_1~SW8_mを一時的にオンする(時刻t3)。それにより、データ線D1+~Dm+と電圧供給線midとがショートするため、データ線D1+~Dm+の電圧は、所定電圧midにリフレッシュされる。また、データ線D1-~Dm-と電圧供給線midとがショートするため、データ線D1-~Dm-の電圧は、所定電圧midにリフレッシュされる。
次に、検査対象の画素12の保持容量Cs1に書き込まれた正極性の映像信号のデータ線Di+への読み出しが行われる。このとき、外部からHレベルのモード切替信号TMDが供給される。
まず、ゲート制御信号S+をアクティブ(Hレベル)にすることによって、検査対象であるj行目の各画素12の正極性側のトランジスタTr5をオンする(時刻t4)。また、このとき、ゲート制御信号Bをアクティブ(Lレベル)にすることによって、各画素12のトランジスタTr3、Tr7からなるソースフォロワバッファを動作させる。それにより、j行目の各画素12の画素駆動電極PEには、保持容量Cs1に保持された正極性の映像信号の電圧が充電される。
その後、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスのうち検査対象であるj行目の走査パルスが、読み出し用スイッチ選択線TGj+に供給される。それにより、j行目の各画素12に設けられたトランジスタTr9は、読み出し用スイッチ選択線TGj+に走査パルスが供給されることによって一時的にオンする(時刻t5)。そのため、j行目のm個の画素12に設けられた画素駆動電極PEと、データ線D1+~Dm+と、がそれぞれ導通状態となる。その結果、これらのm個の画素駆動電極PEの正極性の電圧VPEは、それぞれデータ線D1+~Dm+に読み出され、保持される。
ここで、アナログスイッチ部17の全てのスイッチがオフに制御されているため、データ線Di+には、共通配線Dcom+の5pF程度の配線容量は付加されておらず、n行分の画素12の配線容量のみが付加されている。例えば、FHDの場合、データ線Di+には、1080画素分の1pF程度の配線容量のみが付加されている。したがって、液晶表示装置1では、検査対象のj行目かつi列目の画素12に設けられたソースフォロワバッファ(Tr3,Tr7)が、共通配線Dcom+の配線容量の影響を受けないため、液晶表示装置50の場合と比較して容量換算で6分の1程度の容量を駆動するだけでよい。さらに、このソースフォロワバッファ(Tr3,Tr7)は、共通配線Dcom+の配線抵抗の影響も受けない。そのため、検査対象の画素12に設けられたソースフォロワバッファ(Tr3,Tr7)によって画素駆動電圧VPEを保持容量Cs1の保持電圧と同等レベルに安定させるまでの時間は、液晶表示装置50の場合と比較して、10分の1程度に短縮される。
その後、ゲート制御信号S+及び読み出し用スイッチ選択信号TGj+は何れもインアクティブ(Lレベル)になる。それにより、トランジスタTr5,Tr9はオフする(時刻t6)。
次に、検査対象の画素12の保持容量Cs2に書き込まれた負極性の映像信号のデータ線Di-への読み出しが行われる。このとき、外部からLレベルのモード切替信号TMDが供給される。なお、引き続き、アナログスイッチ部17に設けられたスイッチ素子SW1+,SW1-~SWm+,SWm-は何れもオフに制御されている。
まず、ゲート制御信号S-をアクティブ(Hレベル)にすることによって、検査対象であるj行目の各画素12の負極性側のトランジスタTr6をオンする(時刻t7)。なお、ゲート制御信号Bはアクティブ(Lレベル)状態に維持されているため、各画素12のトランジスタTr4,Tr8からなるソースフォロワバッファは動作可能な状態になっている。そのため、j行目の各画素12の画素駆動電極PEには、保持容量Cs2に保持された負極性の映像信号の電圧が充電される。
その後、垂直シフトレジスタ&レベルシフタ15から1行ずつ順次出力されるn行の走査パルスのうち検査対象であるj行目の走査パルスが、読み出し用スイッチ選択線TGj-に供給される。それにより、j行目の各画素12に設けられたトランジスタTr10は、読み出し用スイッチ選択線TGj-に走査パルスが供給されることによって一時的にオンする(時刻t8)。そのため、j行目のm個の画素12に設けられた画素駆動電極PEと、データ線D1-~Dm-と、がそれぞれ導通状態となる。その結果、これらのm個の画素駆動電極PEの負極性の電圧VPEは、それぞれデータ線D1-~Dm-に読み出され、保持される。
ここで、アナログスイッチ部17の全てのスイッチがオフに制御されているため、データ線Di-には、共通配線Dcom-の5pF程度の配線容量は付加されておらず、n行分の画素12の配線容量のみが付加されている。例えば、FHDの場合、データ線Di-には、1080画素分の1pF程度の配線容量のみが付加されている。したがって、液晶表示装置1では、検査対象のj行目かつi列目の画素12に設けられたソースフォロワバッファ(Tr4,Tr8)が、共通配線Dcom-の配線容量の影響を受けないため、液晶表示装置50の場合と比較して容量換算で6分の1程度の容量を駆動するだけでよい。さらに、このソースフォロワバッファ(Tr4,Tr8)は、共通配線Dcom-の配線抵抗の影響も受けない。そのため、検査対象の画素12に設けられたソースフォロワバッファ(Tr4,Tr8)によって画素駆動電圧VPEを保持容量Cs2の保持電圧と同等レベルに安定させるまでの時間は、液晶表示装置50の場合と比較して、10分の1程度に短縮される。
その後、ゲート制御信号S-及び読み出し用スイッチ選択信号TGj-は何れもインアクティブ(Lレベル)になる。それにより、トランジスタTr6,Tr10はオフする(時刻t9)。
データ線D1+~Dm+のそれぞれに読み出されたm個の正極性の画素駆動電圧VPEは、それぞれ、センスアンプSA_1~SA_mの非反転入力端子に供給される。データ線D1-~Dm-のそれぞれに読み出されたm個の負極性の画素駆動電圧VPEは、それぞれ、センスアンプSA_1~SA_mの反転入力端子に供給される。
センスアンプSA_1~SA_mは、j行目のm個の画素12のそれぞれからデータ線D1+~Dm+に読み出されたm個の正極性の画素駆動電圧VPEと、j行目のm個の画素12のそれぞれからデータ線D1-~Dm-に読み出されたm個の負極性の画素駆動電圧VPEと、の間のそれぞれの電位差を増幅し、H又はLレベルで表される増幅信号e_1~e_mを出力する。
例えば、j行目かつi列目の画素12から、データ線Di+に2.6Vの正極性の画素駆動電圧VPEが読み出され、かつ、データ線Di-に2.4Vの負極性の画素駆動電圧VPEが読み出された場合、センスアンプSA_iは、Hレベルの増幅信号e_iを出力する。逆に、j行目かつi列目の画素12からデータ線Di+に2.4Vの正極性の画素駆動電圧VPEが読み出され、データ線Di-に2.6Vの負極性の画素駆動電圧VPEが読み出された場合、センスアンプSA_iは、Lレベルの増幅信号e_iを出力する。
そして、ラッチ部20に設けられたスイッチ素子SW4_1~SW4_mは、トリガ信号Tlatが一時的にアクティブになったタイミングで、センスアンプSA_1~SA_mの増幅信号e_1~e_mを一斉に出力する(時刻t10)。
その後、シフトレジスタ回路21は、ラッチ部20から一斉に出力された増幅信号e_1~e_mを取り込んで、これらを一つずつ順番に検査信号TOUTとして出力する(時刻t11)。
液晶表示装置1の外部に設けられた検査装置(不図示)は、この検査信号TOUTの値と期待値とを比較することにより、検査対象であるj行目のm個の画素12の故障(欠陥や特性劣化など)を検出する。このような検査は、1行目のm個の画素12からn行目のm個の画素12にかけて1行ずつ順番に行われる。
このように、本実施の形態にかかる液晶表示装置1は、画素12への映像信号を書き込む経路とは別に、画素12からの映像信号の読み出し経路を備え、検査対象の画素12に書き込まれた映像信号の読み出し時には、画素12への映像信号の書き込み経路の一部をデータ線から電気的に分離させる。それにより、本実施の形態にかかる液晶表示装置1は、検査対象の画素12に書き込まれた映像信号の読み出し時、例えば共通配線Dcom+,Dcom-の配線容量を余計に充電する必要がなくなるため、各画素12のソースフォロワバッファによって画素駆動電圧VPEを安定させるまでの時間を短縮させることができ、その結果、検査装置による画素12の検査を速やかに実行させることができる。
また、本実施の形態にかかる液晶表示装置1では、各画素12に設けられた保持容量Cs1,Cs2に蓄積された電荷のリークを検査することもできる。
ここで、トランジスタTr1のドレインを形成するN型拡散層と、Pウエルとは、PN接合されている。そのため、製造プロセスにおいてPN接合部分に欠陥が生じた場合、保持容量Cs1に蓄積された電荷は、PN接合部分を介して、Pウエルにリークしてしまう可能性がある。それにより、保持容量Cs1の電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。同様に、トランジスタTr2のドレインを形成するN型拡散層と、Pウエルとは、PN接合されている。そのため、製造プロセスにおいてPN接合部分に欠陥が生じた場合、保持容量Cs2に蓄積された電荷は、PN接合部分を介して、Pウエルにリークしてしまう可能性がある。それにより、保持容量Cs2の電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。この場合、液晶表示パネル(画像表示部11の表示画面)の表示画像に画素欠陥が生じてしまう。
そこで、本実施の形態にかかる液晶表示装置1では、各画素12に設けられた保持容量Cs1,Cs2に蓄積された電荷のリークを検査する場合、検査対象の画素12の保持容量Cs1に正極性の映像信号が書き込まれてから、保持容量Cs1に書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。同様に、検査対象の画素12の保持容量Cs2に負極性の映像信号が書き込まれてから、保持容量Cs2に書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。
それにより、保持容量Cs1の電荷がリークしている場合、時間の経過によって保持容量Cs1に保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ(Tr3,Tr7)によって、そのまま画素駆動電圧VPEとして出力される。同様に、保持容量Cs2の電荷がリークしている場合、時間の経過によって保持容量Cs2に保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ(Tr4,Tr8)によって、そのまま画素駆動電圧VPEとして出力される。
検査対象の画素12に設けられた保持容量Cs1の電荷のリークを検査する場合、例えば、保持容量Cs1から読み出される正極性の画素駆動電圧VPEの期待値を2.6Vに設定し、保持容量Cs2から読み出される負極性の画素駆動電圧VPEの期待値を2.5Vに設定する。それにより、例えば、検査対象の画素12に設けられた保持容量Cs1の電荷がリークしていない場合、当該画素12から読み出された正極性の画素駆動電圧VPEが2.6Vを示すため、センスアンプの出力は、検査対象の画素12が正常であることを表すHレベルを示す。それに対し、検査対象の画素12の保持容量Cs1の電荷がリークしている場合、当該画素12から読み出された正極性の画素駆動電圧VPEが期待値よりも低い値(例えば2.4V)を示すため、センスアンプの出力は、検査対象の画素12に設けられた保持容量Cs1の電荷がリークしていることを表すLレベルを示す。その後、正極性の画素駆動電圧VPEの期待値の微調整及び検査を繰り返すことにより、保持容量Cs1のリーク量を特定することが可能である。
同様にして、検査対象の画素12に設けられた保持容量Cs2の電荷のリークを検査する場合、例えば、保持容量Cs1から読み出される正極性の画素駆動電圧VPEの期待値を2.5Vに設定し、保持容量Cs2から読み出される負極性の画素駆動電圧VPEの期待値を2.6Vに設定する。それにより、例えば、検査対象の画素12に設けられた保持容量Cs2の電荷がリークしていない場合、当該画素12から読み出された負極性の画素駆動電圧VPEが2.6Vを示すため、センスアンプの出力は、検査対象の画素12が正常であることを表すLレベルを示す。それに対し、検査対象の画素12の保持容量Cs2の電荷がリークしている場合、当該画素12から読み出された負極性の画素駆動電圧VPEが期待値よりも低い値(例えば2.4V)を示すため、センスアンプの出力は、検査対象の画素12に設けられた保持容量Cs2の電荷がリークしていることを表すHレベルを示す。その後、負極性の画素駆動電圧VPEの期待値の微調整及び検査を繰り返すことにより、保持容量Cs2のリーク量を特定することが可能である。
このように、液晶表示装置1では、各画素12に設けられた保持容量Cs1,Cs2のリークを検査することができる。
なお、保持容量Cs1,Cs2のリーク量及びその発生箇所を特定することができれば、通常動作時にそのリーク量を補正することも可能である。それにより、本来であれば廃棄されていたチップを補正して利用することが可能になるため、歩留まりを向上させることができる。
さらに、プローブテスト用に追加されたPAD(例えば、外部から信号TCK,TCKb,Tlat,nut,mid,KSW,TOUTが供給されるPAD)は、検査後は使用されないため、例えば、プルダウン又はプルアップして画素検査回路を初期化して固定しておく。それにより、プローブテスト用に追加されたPADが外部から信号電圧が入力されずに浮いた状態であっても、画素検査回路は意図しない動作及び意図しないリーク電流を防ぐことができる。
以上のように、本実施の形態にかかる液晶表示装置1では、検査対象の画素12を構成するトランジスタTr1~Tr10及び保持容量Cs1,Cs2のそれぞれが正常に動作しているか否かを速やかに検査することができるだけでなく、保持容量Cs1,Cs2のリーク量を特定することができる。
また、本実施の形態にかかる液晶表示装置1では、検査対象の画素12の正極性側の検査と負極性側の検査とを同時に行うことができるため、正極性側の検査と負極性側の検査とを別々に検査する場合と比較して、検査速度をさらに向上させることができる。
さらに、本実施の形態にかかる液晶表示装置1では、画素検査モードにおいて、画素12への映像信号の書き込み動作、及び、画素12からの映像信号の読み出し動作、の何れも実行する。そのため、画素12の検査のみならず、その周辺回路が正常に動作しているか否かを検査することができる。なお、本実施の形態にかかる液晶表示装置1の画素検査方法は、他の検査方法と組み合わせて用いられて良いことは言うまでも無い。
この出願は、2018年7月30日に出願された日本出願特願2018-142056を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、プロジェクター等に搭載される液晶表示装置に好適に適用することができる。
1 液晶表示装置
2 ランプ信号発生器
11 画像表示部
12 画素
13 タイミング発生器
14 極性切り替え制御回路
15 垂直シフトレジスタ&レベルシフタ
16 水平ドライバ
17 アナログスイッチ部
18 スイッチ部
19 センスアンプ部
20 ラッチ部
21 シフトレジスタ回路
30 電圧源回路
50 液晶表示装置
51 画像表示部
52 画素
161 シフトレジスタ回路
162 1ラインラッチ回路
163 コンパレータ部
163_1~163_m コンパレータ
164 階調カウンタ
ADA1~ADAn AND回路
ADB1~ADBn AND回路
ADC1~ADCn AND回路
B ゲート制御信号線
BF1 バッファ
CE 共通電極
Cs1,Cs2 保持容量
D1+,D1-~Dm+,Dm- データ線
Dcom+,Dcom- 共通配線
G1~Gn 行走査線
INV1_1~INV1_m インバータ
INV2_1~INV2_m インバータ
INV3 インバータ
LC 液晶表示素子
LCM 液晶
N1,N2 ノード
Na,Nb ノード
Nd1_1~Nd1_m ノード
Nd2_1~Nd2_m ノード
PE 画素駆動電極(反射電極)
S+,S- ゲート制御信号線
SA_1~SA_m センスアンプ
SW1+,SW1-~SWm+,SWm- スイッチ素子
SW2_1~SW2_m スイッチ素子
SW3_1~SW3_m スイッチ素子
SW4_1~SW4_m スイッチ素子
SW5_1~SW5_m スイッチ素子
SW6_1~SW6_m スイッチ素子
SW7_1~SW7_m スイッチ素子
SW8_1~SW8_m スイッチ素子
TG1+~TGn+ 読み出し用スイッチ選択線
TG1-~TGn- 読み出し用スイッチ選択線
Tr1~Tr10 トランジスタ
Tr11~Tr17 トランジスタ
Tr21~Tr25 トランジスタ
2 ランプ信号発生器
11 画像表示部
12 画素
13 タイミング発生器
14 極性切り替え制御回路
15 垂直シフトレジスタ&レベルシフタ
16 水平ドライバ
17 アナログスイッチ部
18 スイッチ部
19 センスアンプ部
20 ラッチ部
21 シフトレジスタ回路
30 電圧源回路
50 液晶表示装置
51 画像表示部
52 画素
161 シフトレジスタ回路
162 1ラインラッチ回路
163 コンパレータ部
163_1~163_m コンパレータ
164 階調カウンタ
ADA1~ADAn AND回路
ADB1~ADBn AND回路
ADC1~ADCn AND回路
B ゲート制御信号線
BF1 バッファ
CE 共通電極
Cs1,Cs2 保持容量
D1+,D1-~Dm+,Dm- データ線
Dcom+,Dcom- 共通配線
G1~Gn 行走査線
INV1_1~INV1_m インバータ
INV2_1~INV2_m インバータ
INV3 インバータ
LC 液晶表示素子
LCM 液晶
N1,N2 ノード
Na,Nb ノード
Nd1_1~Nd1_m ノード
Nd2_1~Nd2_m ノード
PE 画素駆動電極(反射電極)
S+,S- ゲート制御信号線
SA_1~SA_m センスアンプ
SW1+,SW1-~SWm+,SWm- スイッチ素子
SW2_1~SW2_m スイッチ素子
SW3_1~SW3_m スイッチ素子
SW4_1~SW4_m スイッチ素子
SW5_1~SW5_m スイッチ素子
SW6_1~SW6_m スイッチ素子
SW7_1~SW7_m スイッチ素子
SW8_1~SW8_m スイッチ素子
TG1+~TGn+ 読み出し用スイッチ選択線
TG1-~TGn- 読み出し用スイッチ選択線
Tr1~Tr10 トランジスタ
Tr11~Tr17 トランジスタ
Tr21~Tr25 トランジスタ
Claims (7)
- 複数の画素と、
前記複数の画素の各列に対応して設けられた複数の第1データ線と、
前記複数の画素の各列に対応して設けられた複数の第2データ線と、
前記複数の第1データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第2データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第1スイッチ素子と、
検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、
各前記画素は、
対応する前記第1データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第1サンプルホールド回路と、
対応する前記第2データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第2サンプルホールド回路と、
画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、
前記第1サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第2サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、
前記第1サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第1データ線に出力するか否かを切り替える第1スイッチトランジスタと、
前記第2サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第2データ線に出力するか否かを切り替える第2スイッチトランジスタと、を有する、
液晶表示装置。 - 前記第1サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を出力する第1ソースフォロワバッファと、
前記第2サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を出力する第2ソースフォロワバッファと、をさらに備え、
前記選択部は、前記第1及び前記第2ソースフォロワバッファのそれぞれの出力電圧を選択的に前記画素駆動電極に印可するように構成されている、
請求項1に記載の液晶表示装置。 - 検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに前記複数の正極性の画素駆動電圧が読み出される前に、前記複数の第1データ線のそれぞれに所定電圧を供給する複数の第2スイッチ素子と、
検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに前記複数の負極性の画素駆動電圧が読み出される前に、前記複数の第2データ線のそれぞれに前記所定電圧を供給する複数の第3スイッチ素子と、をさらに備えた、
請求項1又は2に記載の液晶表示装置。 - 前記映像信号の書き込み時には、前記複数の第1スイッチ素子をオンし、かつ、各前記画素に設けられた前記第1及び前記第2スイッチトランジスタをオフし、前記映像信号の読み出し時には、前記複数の第1スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第1及び前記第2スイッチトランジスタを選択的にオンするように制御するドライバをさらに備えた、
請求項1~3の何れか一項に記載の液晶表示装置。 - 複数の画素と、
前記複数の画素の各列に対応して設けられた複数の第1データ線と、
前記複数の画素の各列に対応して設けられた複数の第2データ線と、
前記複数の第1データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第2データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第1スイッチ素子と、
検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、
各前記画素は、
対応する前記第1データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第1サンプルホールド回路と、
対応する前記第2データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第2サンプルホールド回路と、
画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、
前記第1サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第2サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、
前記第1サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第1データ線に出力するか否かを切り替える第1スイッチトランジスタと、
前記第2サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第2データ線に出力するか否かを切り替える第2スイッチトランジスタと、を有する、
液晶表示装置の画素検査方法であって、
各前記画素に設けられた前記第1及び前記第2スイッチトランジスタをオフした状態で、前記複数の第1スイッチ素子をオンすることにより、前記複数の第1データ線のそれぞれに前記正極性の映像信号を供給するとともに、前記複数の第2データ線のそれぞれに前記負極性の映像信号を供給し、
前記複数の第1データ線のそれぞれから検査対象の行の複数の前記画素に前記正極性の映像信号を書き込むとともに、前記複数の第2データ線のそれぞれから検査対象の行の複数の前記画素に前記負極性の映像信号を書き込み、
前記複数の第1スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第1スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに前記複数の正極性の画素駆動電圧を読み出し、
前記複数の第1スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第2スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに前記複数の負極性の画素駆動電圧を読み出し、
前記複数のセンスアンプを用いて、検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに読み出された前記複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに読み出された前記複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力し、
前記複数のセンスアンプのそれぞれから出力された前記複数の検出信号に基づいて、検査対象の行の複数の前記画素の故障の有無を検出する、
液晶表示装置の画素検査方法。 - 前記液晶表示装置は、
前記第1サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を出力する第1ソースフォロワバッファと、
前記第2サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を出力する第2ソースフォロワバッファと、をさらに備え、
前記選択部は、前記第1及び前記第2ソースフォロワバッファのそれぞれの出力電圧を選択的に前記画素駆動電極に印可するように構成されている、
請求項5に記載の液晶表示装置の画素検査方法。 - 前記液晶表示装置は、
前記複数の第1データ線のそれぞれに所定電圧を供給するか否かを切り替える複数の第2スイッチ素子と、
前記複数の第2データ線のそれぞれに前記所定電圧を供給する否かを切り替える複数の第3スイッチ素子と、をさらに備え、
検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに前記複数の正極性の画素駆動電圧が読み出される前に、前記複数の第2スイッチ素子をオンすることにより、前記複数の第1データ線のそれぞれに前記所定電圧を供給し、
検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに前記複数の負極性の画素駆動電圧が読み出される前に、前記複数の第3スイッチ素子をオンすることにより、前記複数の第2データ線のそれぞれに前記所定電圧を供給し、
前記複数の第1スイッチ素子をオフした状態に加えて、前記複数の第2スイッチ素子をオフし、かつ、前記複数の第3スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第1スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第1データ線のそれぞれに前記複数の正極性の画素駆動電圧を読み出し、
前記複数の第1スイッチ素子をオフした状態に加えて、前記複数の第2スイッチ素子をオフし、かつ、前記複数の第3スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第2スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第2データ線のそれぞれに前記複数の負極性の画素駆動電圧を読み出す、
請求項5又は6に記載の液晶表示装置の画素検査方法。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11160676A (ja) * | 1997-12-01 | 1999-06-18 | Hitachi Ltd | 液晶表示装置 |
JP2006146137A (ja) * | 2004-08-10 | 2006-06-08 | Seiko Epson Corp | 電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器 |
JP2009223289A (ja) * | 2008-02-19 | 2009-10-01 | Victor Co Of Japan Ltd | 液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法 |
JP2013061435A (ja) * | 2011-09-13 | 2013-04-04 | Jvc Kenwood Corp | 液晶表示装置 |
US20160267826A1 (en) * | 2015-03-11 | 2016-09-15 | Samsung Display Co., Ltd. | Display panel |
Family Cites Families (13)
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---|---|---|---|---|
JP3968032B2 (ja) * | 2003-02-14 | 2007-08-29 | ウインテスト株式会社 | アクティブマトリクス基板の検査方法及び装置 |
JP2004318093A (ja) * | 2003-03-31 | 2004-11-11 | Sanyo Electric Co Ltd | 発光ディスプレイ及びその駆動方法及びエレクトロルミネッセンス表示回路及びエレクトロルミネッセンスディスプレイ |
JP4026618B2 (ja) * | 2004-05-20 | 2007-12-26 | セイコーエプソン株式会社 | 電気光学装置、その検査方法および電子機器 |
CN100476909C (zh) * | 2004-08-10 | 2009-04-08 | 精工爱普生株式会社 | 电光装置基板及其检测方法以及电光装置和电子设备 |
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JP2007333823A (ja) * | 2006-06-13 | 2007-12-27 | Sony Corp | 液晶表示装置および液晶表示装置の検査方法 |
EP2071553B1 (en) * | 2006-09-28 | 2016-03-16 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus, driver circuit, driving method and television receiver |
JP2011053623A (ja) * | 2009-09-04 | 2011-03-17 | Toshiba Corp | 液晶パネルの駆動回路及び表示装置 |
JP5187363B2 (ja) * | 2010-08-24 | 2013-04-24 | 株式会社Jvcケンウッド | 液晶表示装置 |
JP5549614B2 (ja) * | 2011-02-04 | 2014-07-16 | 株式会社Jvcケンウッド | 液晶表示装置 |
JP6597294B2 (ja) * | 2015-12-25 | 2019-10-30 | 株式会社Jvcケンウッド | 液晶表示装置及びその画素検査方法 |
KR102462070B1 (ko) * | 2015-12-31 | 2022-11-01 | 엘지디스플레이 주식회사 | 디스플레이패널 및 그 검사 방법 |
KR102605050B1 (ko) * | 2017-02-21 | 2023-11-23 | 삼성디스플레이 주식회사 | 표시 장치의 구동 방법 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11160676A (ja) * | 1997-12-01 | 1999-06-18 | Hitachi Ltd | 液晶表示装置 |
JP2006146137A (ja) * | 2004-08-10 | 2006-06-08 | Seiko Epson Corp | 電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器 |
JP2009223289A (ja) * | 2008-02-19 | 2009-10-01 | Victor Co Of Japan Ltd | 液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法 |
JP2013061435A (ja) * | 2011-09-13 | 2013-04-04 | Jvc Kenwood Corp | 液晶表示装置 |
US20160267826A1 (en) * | 2015-03-11 | 2016-09-15 | Samsung Display Co., Ltd. | Display panel |
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