JP6597294B2 - 液晶表示装置及びその画素検査方法 - Google Patents

Description

本発明は、液晶表示装置及びその画素検査方法に関し、例えば画素を正確に検査するのに適した液晶表示装置及びその画素検査方法に関する。

液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。

サブフレーム駆動方式が採用された液晶表示装置の中には、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、複数のスイッチングトランジスタと、によって構成されているものがある。

この画素では、マスターラッチの入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号がアクティブになると、第１のスイッチングトランジスタがオン状態になり、第１のデータがマスターラッチに書き込まれる。

全ての画素に設けられたマスターラッチへのデータの書き込みが完了すると、そのサブフレーム期間内において、全ての画素に設けられた第２のスイッチングトランジスタがオン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれたデータが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサブフレームの組み合わせにより所望の階調表示を行うことができる。

なお、１フレームを構成する複数のサブフレームの期間は、それぞれ同一又は異なる所定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階調に応じて表示するサブフレームを選択する。この従来の液晶表示装置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジタル駆動方式を採用している。

この画素を検査する方法として、隣接する画素同士を連結して画素検査を行う方法が知られている。例えば、特許文献１には、ＳＲＡＭにより構成されるマスターラッチ部と、ＤＲＡＭにより構成されるスレーブラッチ部と、を有する画素、を備えた液晶表示装置の画素検査方法であって、左右隣接する画素電極同士を導通可能なスイッチング手段を設け、第１の画素に入力したデータを第２の画素から読み出すことで画素の検査を行う方法が開示されている。

特許第５７６５２０５号公報

特許文献１に開示された画素検査方法では、スイッチング手段により連結された一組の画素のうち、テスト結果が読み出される側の画素、のマスターラッチにおいて、通常動作時とは逆向きの入出力関係でデータの書き込み及び読み出しが行われる。より具体的には、テスト結果が読み出される側の画素、に設けられたマスターラッチにおいて、出力端子からテストデータが書き込まれ、入力端子からその書き込まれたテストデータが読み出される。特許文献１に開示された画素検査方法では、中間電圧ｍｉｄの設定範囲が狭いため、プロセスによる製造ばらつきや、ファウンダリごとの性能差などを考慮すると、全てのばらつき条件内の画素を正確に検査することができない可能性があった。

本発明は以上の点に鑑みなされたもので、画素を正確に検査することが可能な液晶表示装置及びその画素検査方法を提供することを目的とする。

本発明の一態様にかかる液晶表示装置は、複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、各画素は、前記サブフレームデータをサンプリングする第１スイッチと、前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、前記第１データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、前記第１データ保持部は、入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力に接続された、第１インバータと、入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、前記複数の画素のうち前記第１スイッチが第１データ線に接続された第１画素、の前記反射電極と、前記複数の画素のうち前記第１スイッチが第２データ線に接続された第２画素、の前記反射電極と、の間に設けられ、画素検査時にオンする導通スイッチをさらに備え、前記第１画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲、及び、前記第２画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲は、それぞれ個別に設定可能に構成されている。

本発明の一態様にかかる液晶表示装置の画素検査方法は、複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、各画素は、前記サブフレームデータをサンプリングする第１スイッチと、前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、前記第１データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、前記第１データ保持部は、入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力に接続された、第１インバータと、入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、前記複数の画素のうち前記第１スイッチが第１データ線に接続された第１画素、の前記反射電極と、前記複数の画素のうち前記第１スイッチが第２データ線に接続された第２画素、の前記反射電極と、の間に設けられた導通スイッチをさらに備え、前記第１画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲、及び、前記第２画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲は、それぞれ個別に設定可能に構成されている、液晶表示装置の画素検査方法であって、前記導通スイッチをオンするステップと、前記第１画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲を、前記第２画素に設けられた前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲よりも大きくする電圧設定ステップと、テストデータを前記第１データ線に入力するステップと、前記テストデータが前記第１データ線に入力されたことに応じて前記第２データ線から出力されたテスト結果に基づいて、前記第１及び前記第２画素の故障の有無を判定するステップと、を含む。

本発明によれば、画素を正確に検査することが可能な液晶表示装置及びその画素検査方法を提供することができる。

実施の形態１にかかる液晶表示装置を示すブロック図である。 図１に示す液晶表示装置に設けられたセンスアンプの具体的構成を示す回路図である。 図１に示す液晶表示装置に設けられた一組の画素及びその周辺回路の具体的構成を示す回路図である。 図３に示す画素の一つに設けられた第１データ保持部を構成するインバータの具体的構成を示す回路図である。 図３に示す画素の一つの概略断面図である。 図１に示す液晶表示装置の通常動作を示すタイミングチャートである。 液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。 図１に示す液晶表示装置の画素検査時の動作を示すタイミングチャートである。 図３に示す一組の画素のそれぞれの反射電極に印加される電圧の範囲を示す図である。 実施の形態２にかかる液晶表示装置に設けられた一組の画素及びその周辺回路の具体的構成を示す回路図である。

＜実施の形態１＞
以下、図面を用いて本発明の実施形態について説明する。

図１は、実施の形態１に係る液晶表示装置１０を示すブロック図である。
図１に示すように、液晶表示装置１０は、画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６と、センスアンプ１７＿１〜１７＿ｎ／２（ｎは２以上の自然数）と、画素読み出し用シフトレジスタ１８と、中間電圧生成部１９と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３と、により構成される。画素読み出し用シフトレジスタ１８は、１行分の画素数の半分の画素数（即ちｎ／２個）分の段数のシフトレジスタである。

画像表示部１１は、規則的に配置された複数の画素１２を有する。複数の画素１２は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本の列データ線ｄ１〜ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置されている。ここで、ｍ×ｎ個の画素１２のうち、奇数列目の列データ線に接続された（ｍ×ｎ）／２個の画素１２を画素１２Ａと称し、偶数列目の列データ線に接続された（ｍ×ｎ）／２個の画素１２を画素１２Ｂと称する。

画像表示部１１内の全ての画素１２Ａ，１２Ｂは、一端がタイミングジェネレータ１３に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。なお、正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスＴＲＩと、反転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＢとは、常に逆論理値の関係（相補的な関係）にある。

タイミングジェネレータ１３は、上位装置から出力された垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、トリガパルスＴＲＩ，ＴＲＩＢ、及び、画素読み出し用シフトレジスタ１８に用いられるクロック信号ＴＣＫ，ＴＣＫＢ等の各種の内部信号を生成する。

交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２Ａ，１２Ｂ内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。

スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングで出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。

スタートパルスＨＳＴは、水平シフトレジスタ１６１の開始タイミングで当該水平シフトレジスタ１６１に対して出力されるパルス信号である。

クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｖ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。

クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトさせるための信号である。

ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。

正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、それぞれトリガ線ｔｒｉｇ，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２Ａ，１２Ｂに供給されるパルス信号である。

ここで、正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、あるサブフレーム期間において、画像表示部１１内の全ての画素１２Ａ，１２Ｂ内の第１データ保持部にデータが書き込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレーム期間において、画像表示部１１内の全ての画素１２Ａ，１２Ｂ内の第１データ保持部に保持されたデータが、それぞれ対応する画素１２Ａ，１２Ｂ内の第２データ保持部に一斉に転送される。

垂直シフトレジスタ１４は、各サブフレームの開始タイミングで供給されるＶスタートパルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１〜ｇｍに対して１Ｖ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｖ単位で順次選択されていく。

データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム単位の３２ビット幅のデータを、上位装置からの基本クロックＣＬＫに基づいてラッチした後、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。

なお、液晶表示装置１０は、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している。

水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイミングジェネレータ１３から１Ｖの初期に供給されるスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。

ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフト（ｎ／３２シフトクロック）終わると、タイミングジェネレータ１３から供給されるラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。なお、ラッチ回路１６２のデータ転送が終了すると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。

レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎに並列に出力する。

水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２、及び、レベルシフタ／画素ドライバ１６３は、１Ｖ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｖ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。

画像表示部１１を構成する複数の画素１２Ａ，１２Ｂのうち、垂直シフトレジスタ１４からの行走査信号により選択された１行の合計ｎ個の画素１２Ａ，１２Ｂ（それぞれｎ／２個ずつの画素１２Ａ，１２Ｂ）は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎを介してサンプリングして各画素１２Ａ，１２Ｂ内の後述する第１データ保持部に書き込む。

なお、画素検査時には、隣接する画素１２Ａ，１２Ｂ同士が導通した後、隣接する画素１２Ａ，１２Ｂに対応する一対の列データ線の一方にテストデータが入力され、他方の列データ線からそのテスト結果が出力される。

センスアンプ１７＿１〜１７＿ｎ／２は、それぞれ列データ線ｄ１，ｄ２〜ｄ（ｎ−１），ｄｎの組に対応して設けられている。センスアンプ１７＿１〜１７＿ｎ／２と、列データ線ｄ１，ｄ２〜ｄ（ｎ−１），ｄｎの組と、の間には、それぞれスイッチ群（選択回路）が設けられている。

具体的な動作については後述するが、例えば、列データ線ｄ１，ｄ２のうち一方の列データ線ｄ１にテストデータが入力された場合、他方の列データ線ｄ２から出力されたテスト結果の電圧と、中間電圧生成部１９により生成された中間電圧ｍｉｄと、がスイッチ群により選択され、センスアンプ１７＿１の両入力端子に供給される。そして、このセンスアンプ１７＿１は、テスト結果の電圧と、中間電圧ｍｉｄと、の差電圧を電源電圧ＶＤＤレベル又は接地電圧ＧＮＤレベルまで増幅して出力する。あるいは、列データ線ｄ１，ｄ２のうち他方の列データ線ｄ２にテストデータが入力された場合、一方の列データ線ｄ１から出力されたテスト結果の電圧と、中間電圧生成部１９により生成された中間電圧ｍｉｄと、がスイッチ群により選択され、センスアンプ１７＿１の両入力端子に供給される。そして、このセンスアンプ１７＿１は、テスト結果の電圧と、中間電圧ｍｉｄと、の差電圧を電源電圧ＶＤＤレベル又は接地電圧ＧＮＤレベルまで増幅して出力する。画素検査時には、各列データ線ｄ１，ｄ２〜ｄ（ｎ−１），ｄｎの組と、それに対応するセンスアンプ１７＿１〜１７＿ｎ／２と、の間で同様の動作が行われる。

図２は、センスアンプ１７の具体的構成を示す回路図である。なお、図２には、センスアンプ１７に電源電圧を供給する電源回路も示されている。図２を参照すると、センスアンプ１７は、非反転入力端子（＋）及び反転入力端子（−）の差電圧を回路内部で増幅して出力する。電源回路は、センスアンプ１７に供給するアナログ電圧（電源電圧）を抵抗分割により形成している。なお、センスアンプ１７の構成は、図２に示す構成に限られず、さらにゲインの高い構成に適宜変更可能である。

画素読み出し用シフトレジスタ１８は、画素検査時においてセンスアンプ１７＿１〜１７＿ｎ／２から出力された増幅後のテスト結果を、ラッチ信号Ｔｌａｔに同期して画素読み出し用シフトレジスタにラッチする。また、クロック信号ＴＣＫ，ＴＣＫＢに同期してシリアルに出力端子ＴＯＵＴから出力する。

（画素１２Ａ，１２Ｂの具体的構成）
続いて、画素１２Ａ，１２Ｂの具体的構成について説明する。
図３は、画素１２Ａ，１２Ｂ及びその周辺回路の具体的構成を示す回路図である。

図３に示すように、画素１２Ａは、行走査線ｇ１〜ｇｍの何れか（以下、行走査線ｇと称す）と、列データ線ｄ１〜ｄｎのうち奇数列目の列データ線の何れか（以下、列データ線ｄｏｄと称す）と、が交差する交差部に設けられている。画素１２Ｂは、行走査線ｇと、列データ線ｄ１〜ｄｎのうち偶数列目の列データ線の何れか（以下、列データ線ｄｅｖと称す）と、が交差する交差部に設けられている。

画素１２Ａは、ＳＲＡＭセル２０１ａと、ＤＲＡＭセル２０２ａと、液晶表示素子ＬＣａと、を備える。ＳＲＡＭセル２０１ａは、第１スイッチであるスイッチＳＷ１ａと、第１データ保持部である記憶部ＳＭ１ａと、により構成されている。ＤＲＡＭセル２０２ａは、第２スイッチであるスイッチＳＷ２ａと、第２データ保持部である記憶部ＤＭ２ａと、により構成されている。液晶表示素子ＬＣａは、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥａと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭａが充填封入された公知の構造である。

画素１２Ｂは、ＳＲＡＭセル２０１ｂと、ＤＲＡＭセル２０２ｂと、液晶表示素子ＬＣｂと、を備える。ＳＲＡＭセル２０１ｂは、第１スイッチであるスイッチＳＷ１ｂと、第１データ保持部である記憶部ＳＭ１ｂと、により構成されている。ＤＲＡＭセル２０２ｂは、第２スイッチであるスイッチＳＷ２ｂと、第２データ保持部である記憶部ＤＭ２ｂと、により構成されている。液晶表示素子ＬＣｂは、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥｂと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭｂが充填封入された公知の構造である。

（ＳＲＡＭセル２０１ａの構成）
スイッチＳＷ１ａは、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）ＭＮ１ａにより構成されている。スイッチＳＷ１ａを構成するＮＭＯＳトランジスタＭＮ１ａでは、ソースが記憶部ＳＭ１ａの入力端子（ノードＮ１ａ）に接続され、ドレインが列データ線ｄｏｄに接続され、ゲートが行走査線ｇに接続されている。

記憶部ＳＭ１ａは、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１ａ，ＩＮＶ１２ａからなる自己保持型メモリである。より具体的には、インバータＩＮＶ１１ａの入力端子は、インバータＩＮＶ１２ａの出力端子と、スイッチＳＷ１ａを構成するＮＭＯＳトランジスタＭＮ１ａのソースと、に接続されている。インバータＩＮＶ１２ａの入力端子は、スイッチＳＷ２ａと、インバータＩＮＶ１１ａの出力端子と、に接続されている。

図４は、インバータＩＮＶ１１ａの具体的構成を示す回路図である。
図４を参照すると、インバータＩＮＶ１１ａは、直列接続されたＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１ａ及びＮＭＯＳトランジスタＭＮ１１ａを有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。インバータＩＮＶ１１ａは、高電位側電圧端子及び低電位側電圧端子に電圧（動作電圧）が供給されることで動作する。

同様に、インバータＩＮＶ１２ａは、直列接続されたＰＭＯＳトランジスタＭＰ１２ａ，ＭＮ１２ａを有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。インバータＩＮＶ１２ａは、高電位側電圧端子及び低電位側電圧端子に電圧（動作電圧）が供給されることで動作する。

なお、ＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１２ａのそれぞれのソース電極は、インバータＩＮＶ１１ａ，ＩＮＶ１２ａの高電位側電圧端子としての役割を果たし、高電位側電源ラインＶ１ａに接続されている。また、ＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１２ａのそれぞれのソース電極は、インバータＩＮＶ１１ａ，ＩＮＶ１２ａの低電位側電圧端子としての役割を果たし、低電位側電源ラインＶ０ａに接続されている。

ここで、インバータＩＮＶ１１ａ，ＩＮＶ１２ａの駆動能力は異なる。具体的には、記憶部ＳＭ１ａを構成するインバータＩＮＶ１１ａ，ＩＮＶ１２ａのうち、スイッチＳＷ１ａから見て入力側となるインバータＩＮＶ１１ａ内のトランジスタＭＰ１１ａ，ＭＮ１１ａの駆動能力は、スイッチＳＷ１ａから見て出力側となるインバータＩＮＶ１２ａ内のトランジスタＭＰ１２ａ，ＭＮ１２ａの駆動能力よりも大きい。それにより、列データ線ｄｏｄからスイッチＳＷ１ａを介して記憶部ＳＭ１ａにデータが伝搬しやすくなり、一方で、スイッチＳＷ２ａを介して記憶部ＤＭ２ａから記憶部ＳＭ１ａにデータが伝搬しにくくなる。

さらに、スイッチＳＷ１ａを構成するＮＭＯＳトランジスタＭＮ１ａの駆動能力は、インバータＩＮＶ１２ａを構成するＮＭＯＳトランジスタＭＮ１２ａの駆動能力よりも大きい。それにより、例えば、列データ線ｄｏｄ上でＨレベルを示すデータを記憶部ＳＭ１ａに記憶させる場合、列データ線ｄｏｄからスイッチＳＷ１ａを介して記憶部ＳＭ１ａの入力端子（ノードＮ１ａ）に流れる電流が、記憶部ＳＭ１ａの入力端子からＮＭＯＳトランジスタＭＮ１２ａを介して低電位側電源ラインＶ０ａに流れる電流よりも大きくなるため、データを正確に記憶部ＳＭ１ａに記憶させることができる。

（ＳＲＡＭセル２０１ｂの構成）
スイッチＳＷ１ｂは、例えばＮＭＯＳトランジスタＭＮ１ｂにより構成されている。スイッチＳＷ１ｂを構成するＮＭＯＳトランジスタＭＮ１ｂでは、ソースが記憶部ＳＭ１ｂの入力端子（ノードＮ１ｂ）に接続され、ドレインが列データ線ｄｅｖに接続され、ゲートが行走査線ｇに接続されている。

記憶部ＳＭ１ｂは、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１ｂ，ＩＮＶ１２ｂからなる自己保持型メモリである。より具体的には、インバータＩＮＶ１１ｂの入力端子は、インバータＩＮＶ１２ｂの出力端子と、スイッチＳＷ１ｂを構成するＮＭＯＳトランジスタＭＮ１ｂのソースと、に接続されている。インバータＩＮＶ１２ｂの入力端子は、スイッチＳＷ２ｂと、インバータＩＮＶ１１ｂの出力端子と、に接続されている。

インバータＩＮＶ１１ｂは、直列接続されたＰＭＯＳトランジスタＭＰ１１ｂ，ＭＮ１１ｂを有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。インバータＩＮＶ１１ｂは、高電位側電圧端子及び低電位側電圧端子に電圧（動作電圧）が供給されることで動作する。

同様に、インバータＩＮＶ１２ｂは、直列接続されたＰＭＯＳトランジスタＭＰ１２ｂ，ＭＮ１２ｂを有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。インバータＩＮＶ１２ｂは、高電位側電圧端子及び低電位側電圧端子に電圧（動作電圧）が供給されることで動作する。

なお、ＰＭＯＳトランジスタＭＰ１１ｂ，ＭＰ１２ｂのそれぞれのソース電極は、インバータＩＮＶ１１ｂ，ＩＮＶ１２ｂの高電位側電圧端子としての役割を果たし、高電位側電源ラインＶ１ｂに接続されている。また、ＮＭＯＳトランジスタＭＮ１１ｂ，ＭＮ１２ｂのそれぞれのソース電極は、インバータＩＮＶ１１ｂ，ＩＮＶ１２ｂの低電位側電圧端子としての役割を果たし、低電位側電源ラインＶ０ｂに接続されている。

ここで、インバータＩＮＶ１１ｂ，ＩＮＶ１２ｂの駆動能力は異なる。具体的には、記憶部ＳＭ１ｂを構成するインバータＩＮＶ１１ｂ，ＩＮＶ１２ｂのうち、スイッチＳＷ１ｂから見て入力側となるインバータＩＮＶ１１ｂ内のトランジスタＭＰ１１ｂ，ＭＮ１１ｂの駆動能力は、スイッチＳＷ１ｂから見て出力側となるインバータＩＮＶ１２ｂ内のトランジスタＭＰ１２ｂ，ＭＮ１２ｂの駆動能力よりも大きい。それにより、列データ線ｄｅｖからスイッチＳＷ１ｂを介して記憶部ＳＭ１ｂにデータが伝搬しやすくなり、一方で、スイッチＳＷ２ｂを介して記憶部ＤＭ２ｂから記憶部ＳＭ１ｂにデータが伝搬しにくくなる。

さらに、スイッチＳＷ１ｂを構成するＮＭＯＳトランジスタＭＮ１ｂの駆動能力は、インバータＩＮＶ１２ｂを構成するＮＭＯＳトランジスタＭＮ１２ｂの駆動能力よりも大きい。それにより、例えば、列データ線ｄｅｖ上でＨレベルを示すデータを記憶部ＳＭ１ｂに記憶させる場合、列データ線ｄｅｖからスイッチＳＷ１ｂを介して記憶部ＳＭ１ｂの入力端子（ノードＮ１ｂ）に流れる電流が、記憶部ＳＭ１ｂの入力端子からＮＭＯＳトランジスタＭＮ１２ｂを介して低電位側電源ラインＶ０ｂに流れる電流よりも大きくなるため、データを正確に記憶部ＳＭ１ｂに記憶させることができる。

ここで、高電位側電源ラインＶ１ａ及び低電位側電源ラインＶ０ａは、全ての画素１２Ａに接続されている。また、高電位側電源ラインＶ１ｂ及び低電位側電源ラインＶ０ｂは、全ての画素１２Ｂに接続されている。そのため、画素１２Ａと画素１２Ｂとでは、ＳＲＡＭセルの記憶部を構成するインバータに対してそれぞれ異なる動作電圧の供給が可能である。例えば、画素検査時には、高電位側電源ラインＶ１ａ，Ｖ１ｂには互いに異なる電圧が供給され、かつ、低電位側電源ラインＶ０ａ，Ｖ０ｂには互いに異なる電圧が供給される。それに対し、通常動作時には、高電位側電源ラインＶ１ａ，Ｖ１ｂには同電位（電源電圧ＶＤＤレベル）が供給され、かつ、低電位側電源ラインＶ０ａ，Ｖ０ｂには同電位（接地電圧ＧＮＤレベル）が供給される。

（ＤＲＡＭセル２０２ａの構成）
続いて、スイッチＳＷ２ａは、並列接続されたＮＭＯＳトランジスタＭＮ２ａ及びＰＭＯＳトランジスタＭＰ２ａからなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２ａ及びＰＭＯＳトランジスタＭＰ２ａでは、それぞれのソースが記憶部ＳＭ１ａの出力端子に共通接続され、それぞれのドレイン（ノードＮ２ａ）が記憶部ＤＭ２ａの入力端子及び液晶表示素子ＬＣａの反射電極ＰＥａに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２ａのゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＭＰ２ａのゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。

例えば、スイッチＳＷ２ａは、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＨレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合にオン状態となり、記憶部ＳＭ１ａから読み出されたデータを記憶部ＤＭ２ａ及び反射電極ＰＥａへ転送する。また、スイッチＳＷ２ａは、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベル）の場合にオフ状態となり、記憶部ＳＭ１ａの記憶データの読み出しは行わない。

スイッチＳＷ２ａは、公知のトランスミッションゲートであるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体的には、記憶部ＳＭ１ａからトランジスタＭＮ２ａ，ＭＰ２ａの各ソースに印加される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＰＭＯＳトランジスタＭＰ２ａのソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ２ａのソース・ドレインは低抵抗で導通することができる。一方、記憶部ＳＭ１ａからトランジスタＭＮ２ａ，ＭＰ２ａの各ソースに印加される電圧が接地電圧ＧＮＤレベル（Ｌレベル）の場合、ＮＭＯＳトランジスタＭＮ２ａのソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２ａのソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ２ａでは、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。

記憶部ＤＭ２ａは、容量Ｃ１ａにより構成されている。容量Ｃ１ａには、例えば、配線間で容量を形成するＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量、基板−ポリシリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量を形成するＰＩＰ（Ｐｏｌｙ Ｉｎｓｕｌａｔｏｒ Ｐｏｌｙ）容量等を用いることができる。

ここで、記憶部ＳＭ１ａの記憶データと容量Ｃ１ａの保持データとが異なる場合において、スイッチＳＷ２ａがオンして記憶部ＳＭ１ａの記憶データが容量Ｃ１ａへ転送された場合には、容量Ｃ１ａの保持データを記憶部ＳＭ１ａの記憶データに書き換える必要がある。

容量Ｃ１ａの保持データが書き換わる場合、容量Ｃ１ａの保持データは容量Ｃ１ａの充放電によって変化し、容量Ｃ１ａの充放電はインバータＩＮＶ１１ａの出力信号によって駆動される。

具体的には、容量Ｃ１ａの保持データが充電によってＬレベルからＨレベルに書き換わる場合、まず、インバータＩＮＶ１１ａの出力信号がＬレベルからＨレベルに変化する。このとき、インバータＩＮＶ１１ａを構成するＰＭＯＳトランジスタＭＰ１１ａがオンし、ＮＭＯＳトランジスタＭＰ１２ａがオフするため、インバータＩＮＶ１１ａのＰＭＯＳトランジスタＭＰ１１ａのソースに接続された高電位側電源ラインＶ１ａからの電圧（以下、電圧Ｖ１ａと称す）によって容量Ｃ１ａが充電される。

それに対し、容量Ｃ１ａの保持データが放電によってＨレベルからＬレベルに書き換わる場合、まず、インバータＩＮＶ１１ａの出力信号がＨレベルからＬレベルに変化する。このとき、インバータＩＮＶ１１ａを構成するＮＭＯＳトランジスタＭＮ１１ａがオンし、ＰＭＯＳトランジスタＭＰ１１ａがオフするため、インバータＩＮＶ１１ａのＮＭＯＳトランジスタＭＮ１１ａのソースに接続された低電位側電源ラインＶ０ａからの電圧（以下、電圧Ｖ０ａと称す）によって容量Ｃ１ａに蓄積された電荷が放電される。

スイッチＳＷ２ａは、このようなトランスミッションゲートを用いたアナログスイッチの構成であるため、容量Ｃ１ａの高速な充放電が可能である。また、本実施の形態では、インバータＩＮＶ１１ａの駆動能力がインバータＩＮＶ１２ａの駆動能力よりも大きく設定されているため、容量Ｃ１ａをさらに高速に充放電することが可能である。

ここで、スイッチＳＷ２ａがオンしている場合、容量Ｃ１ａに蓄えられた電荷はインバータＩＮＶ１２ａの入力ゲートにも影響を与える。しかしながら、インバータＩＮＶ１１ａの駆動能力がインバータＩＮＶ１２ａの駆動能力よりも大きく設定されているため、インバータＩＮＶ１２ａのデータ入力反転よりもインバータＩＮＶ１１ａによる容量Ｃ１ａの充放電が優先される。したがって、容量Ｃ１ａに蓄えられた電荷によって記憶部ＳＭ１ａの記憶データが意図せず書き換えられてしまうことはない。

（ＤＲＡＭセル２０２ｂの構成）
続いて、スイッチＳＷ２ｂは、並列接続されたＮＭＯＳトランジスタＭＮ２ｂ及びＰＭＯＳトランジスタＭＰ２ｂからなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２ｂ及びＰＭＯＳトランジスタＭＰ２ｂでは、それぞれのソースが記憶部ＳＭ１ｂの出力端子に共通接続され、それぞれのドレイン（ノードＮ２ｂ）が記憶部ＤＭ２ｂの入力端子及び液晶表示素子ＬＣｂの反射電極ＰＥｂに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２ｂのゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＭＰ２ｂのゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。

例えば、スイッチＳＷ２ｂは、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＨレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合にオン状態となり、記憶部ＳＭ１ｂから読み出されたデータを記憶部ＤＭ２ｂ及び反射電極ＰＥｂへ転送する。また、スイッチＳＷ２ｂは、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベル）の場合にオフ状態となり、記憶部ＳＭ１ｂの記憶データの読み出しは行わない。

スイッチＳＷ２ｂは、公知のトランスミッションゲートであるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体的には、記憶部ＳＭ１ｂからトランジスタＭＮ２ｂ，ＭＰ２ｂの各ソースに印加される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＰＭＯＳトランジスタＭＰ２ｂのソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ２ｂのソース・ドレインは低抵抗で導通することができる。一方、記憶部ＳＭ１ｂからトランジスタＭＮ２ｂ，ＭＰ２ｂの各ソースに印加される電圧が接地電圧ＧＮＤレベル（Ｌレベル）の場合、ＮＭＯＳトランジスタＭＮ２ｂのソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２ｂのソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ２ｂでは、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。

記憶部ＤＭ２ｂは、容量Ｃ１ｂにより構成されている。容量Ｃ１ｂには、例えば、配線間で容量を形成するＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量、基板−ポリシリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量を形成するＰＩＰ（Ｐｏｌｙ Ｉｎｓｕｌａｔｏｒ Ｐｏｌｙ）容量等を用いることができる。

ここで、記憶部ＳＭ１ｂの記憶データと容量Ｃ１ｂの保持データとが異なる場合において、スイッチＳＷ２ｂがオンして記憶部ＳＭ１ｂの記憶データが容量Ｃ１ｂへ転送された場合には、容量Ｃ１ｂの保持データを記憶部ＳＭ１ｂの記憶データに書き換える必要がある。

容量Ｃ１ｂの保持データが書き換わる場合、容量Ｃ１ｂの保持データは容量Ｃ１ｂの充放電によって変化し、容量Ｃ１ｂの充放電はインバータＩＮＶ１１ｂの出力信号によって駆動される。

具体的には、容量Ｃ１ｂの保持データが充電によってＬレベルからＨレベルに書き換わる場合、まず、インバータＩＮＶ１１ｂの出力信号がＬレベルからＨレベルに変化する。このとき、インバータＩＮＶ１１ｂを構成するＰＭＯＳトランジスタＭＰ１１ｂがオンし、ＮＭＯＳトランジスタＭＰ１２ｂがオフするため、インバータＩＮＶ１１ｂのＰＭＯＳトランジスタＭＰ１１ｂのソースに接続された高電位側電源ラインＶ１ｂからの電圧（以下、電圧Ｖ１ｂと称す）によって容量Ｃ１ｂが充電される。

それに対し、容量Ｃ１ｂの保持データが放電によってＨレベルからＬレベルに書き換わる場合、まず、インバータＩＮＶ１１ｂの出力信号がＨレベルからＬレベルに変化する。このとき、インバータＩＮＶ１１ｂを構成するＮＭＯＳトランジスタＭＮ１１ｂがオンし、ＰＭＯＳトランジスタＭＰ１１ｂがオフするため、インバータＩＮＶ１１ｂのＮＭＯＳトランジスタＭＮ１１ｂのソースに接続された低電位側電源ラインＶ０ｂからの電圧（以下、電圧Ｖ０ｂと称す）によって容量Ｃ１ｂに蓄積された電荷が放電される。

スイッチＳＷ２ｂは、このようなトランスミッションゲートを用いたアナログスイッチの構成であるため、容量Ｃ１ｂの高速な充放電が可能である。また、本実施の形態では、インバータＩＮＶ１１ｂの駆動能力がインバータＩＮＶ１２ｂの駆動能力よりも大きく設定されているため、容量Ｃ１ｂをさらに高速に充放電することが可能である。

ここで、スイッチＳＷ２ｂがオンしている場合、容量Ｃ１ｂに蓄えられた電荷はインバータＩＮＶ１２ｂの入力ゲートにも影響を与える。しかしながら、インバータＩＮＶ１１ｂの駆動能力がインバータＩＮＶ１２ｂの駆動能力よりも大きく設定されているため、インバータＩＮＶ１２ｂのデータ入力反転よりもインバータＩＮＶ１１ｂによる容量Ｃ１ｂの充放電が優先される。したがって、容量Ｃ１ｂに蓄えられた電荷によって記憶部ＳＭ１ｂの記憶データが意図せず書き換えられてしまうことはない。

本実施の形態では、各トランジスタＭＮ１１ａ，ＭＮ１２ａ，ＭＮ１１ｂ，ＭＮ１２ｂにおいて、ウエル電極に供給される電圧（例えば０Ｖの接地電圧ＧＮＤ）と、ソース電極に供給される電圧（電圧Ｖ０ａ又はＶ０ｂ）と、が異なる。また、各トランジスタＭＰ１１ａ，ＭＰ１２ａ，ＭＰ１１ｂ，ＭＰ１２ｂにおいて、ウエル電極に供給される電圧（例えば３．３Ｖの電源電圧ＶＤＤ）と、ソース電極に供給される電圧（電圧Ｖ１ａ又はＶ１ｂ）と、が異なる。そして、上記したように、電圧Ｖ０ａ及び電圧Ｖ０ｂは、例えば上位装置によって個別に設定可能に構成されている。また、電圧Ｖ１ａ及び電圧Ｖ１ｂは、例えば上位装置によって個別に設定可能に構成されている。

例えば、電圧Ｖ０ａ，Ｖ０ｂが０．５Ｖ、電圧Ｖ１ａ，Ｖ１ｂが２．８Ｖである場合において、列データ線ｄｏｄ，ｄｅｖを介して画素１２Ａ，１２Ｂに振幅（電圧範囲）３．３Ｖのデータが入力され、その後、スイッチＳＷ１ａ，ＳＷ１ｂがオフし、記憶部ＳＭ１ａ，ＳＭ１ｂによってデータがラッチされた場合、記憶部ＳＭ１ａ，ＳＭ１ｂによってラッチされたデータの振幅は２．３Ｖ（＝２．８Ｖ−０．５Ｖ）となる。その後、スイッチＳＷ２ａ，ＳＷ２ｂがオンし、記憶部ＳＭ１ａ，ＳＭ１ｂにラッチされたデータが記憶部ＤＭ２ａ，ＤＭ２ｂに転送されると、振幅２．３Ｖの１ビットのデジタルデータが反射電極ＰＥａ，ＰＥｂに印加される。

このように、本実施の形態に係る液晶表示装置１０は、ＳＲＡＭセル及びＤＲＡＭセルを１つずつ備えた画素１２Ａ，１２Ｂを用いることにより、ＳＲＡＭセルを２つ備えた画素を用いる場合よりも、画素を構成するトランジスタの数を少なくして、画素の小型化を実現している。

本実施の形態では、各スイッチＳＷ２ａ，ＳＷ２ｂがトランスミッションゲートである場合を例に説明したが、これに限られない。各スイッチＳＷ２ａ，ＳＷ２ｂは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの何れか一つが設けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方のみが設けられることとなる。

なお、液晶表示装置１０は、画素を構成するトランジスタの数を少なくすることで画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１ａ，ＳＭ１ｂ，ＤＭ２ａ，ＤＭ２ｂ及び反射電極ＰＥａ，ＰＥｂを素子の高さ方向に有効に配置することによっても画素の小型化を実現することができる。以下、図５を用いて、詳細に説明する。

（画素１２Ａの断面構造）
図５は、画素１２Ａの要部を示す概略断面図である。図５では、容量Ｃ１ａが配線間で容量を形成するＭＩＭにより構成された場合を例に説明する。なお、画素１２Ｂの断面構造については、基本的には画素１２Ａと同様の構成であるため、その説明を省略する。

図５に示すように、シリコン基板１００上にはＮウエル１０２及びＰウエル１０１が形成されている。

Ｎウエル１０２上には、スイッチＳＷ２ａのＰＭＯＳトランジスタＭＰ２ａ、及び、インバータＩＮＶ１１ａのＰＭＯＳトランジスタＭＰ１１ａが形成されている。より具体的には、Ｎウエル１０２上には、ＰＭＯＳトランジスタＭＰ２ａのソース及びＰＭＯＳトランジスタＭＰ１１ａのドレインとなる共通拡散層、並びに、ＰＭＯＳトランジスタＭＰ２ａのドレイン及びＰＭＯＳトランジスタＭＰ１１ａのソースとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２ａ，ＭＰ１１ａのそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。

Ｐウエル１０１上には、スイッチＳＷ２ａのＮＭＯＳトランジスタＭＮ２ａ、及び、インバータＩＮＶ１１ａのＮＭＯＳトランジスタＭＮ１１ａが形成されている。より具体的には、Ｐウエル１０１上には、ＮＭＯＳトランジスタＭＮ２ａのソース及びＮＭＯＳトランジスタＭＮ１１ａのドレインとなる共通拡散層、並びに、ＮＭＯＳトランジスタＭＮ２ａのドレイン及びＮＭＯＳトランジスタＭＮ１１ａのソースとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２ａ，ＭＮ１１ａのそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。なお、図５には、インバータＩＮＶ１２ａを構成するＰＭＯＳトランジスタＭＰ１２ａ及びＮＭＯＳトランジスタＭＮ１２ａは示されていない。

なお、Ｎウエル上の活性領域（拡散層及びチャネル領域）と、Ｐウエル上の活性領域と、の間には、素子分離酸化膜１０３が形成されている。

トランジスタＭＰ２ａ，ＭＰ１１ａ，ＭＮ２ａ，ＭＮ１１ａの上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、容量電極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。

第５メタル１１６は、画素毎に形成される反射電極ＰＥａを構成している。

トランジスタＭＮ２ａ，ＭＰ２ａの各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９１、第２メタル１０８、スルーホール１１９２、第３メタル１１０、スルーホール１１９３、第４メタル１１４、及び、スルーホール１１９５を介して、反射電極ＰＥａを構成する第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ２ａ，ＭＰ２ａの各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９１、第２メタル１０８、スルーホール１１９２、第３メタル１１０、スルーホール１１９３、第４メタル１１４、及び、スルーホール１１９４を介して容量電極１１２に電気的に接続されている。即ち、スイッチＳＷ２ａを構成するトランジスタＭＮ２ａ，ＭＰ２ａの各ドレインは、反射電極ＰＥａ及び容量電極１１２に電気的に接続されている。

反射電極ＰＥａ（第５メタル１１６）は、その上面に形成された保護膜であるパッシベーション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されている。反射電極ＰＥａと共通電極ＣＥとの間には、液晶ＬＣＭａが充填封止されている。反射電極ＰＥａ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭａによって液晶表示素子ＬＣａが構成される。

ここで、第３メタル１１０上には、層間絶縁膜１０５を介して、ＭＩＭを構成する容量電極１１２が形成されている。この容量電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１０５によって容量Ｃ１ａが構成される。そのため、スイッチＳＷ１ａ，ＳＷ２ａ及び記憶部ＳＭ１ａが、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと、を用いて形成されるのに対し、記憶部ＤＭ２ａは、それらの上層である第３メタル１１０及び容量電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１ａ，ＳＷ２ａ及び記憶部ＳＭ１ａと、記憶部ＤＭ２ａとは、それぞれ異なる層にて形成されることとなる。

図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭａを透過して反射電極ＰＥａ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。

このように、液晶表示装置１０は、第５層配線である第５メタル１１６を反射電極ＰＥａとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２ａの一部として用い、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶部ＳＭ１ａ等として用いることで、記憶部ＳＭ１ａ、記憶部ＤＭ２ａ及び反射電極ＰＥａを高さ方向に有効に配置することが可能になるため、画素をさらに小型化することができる。それにより、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成できる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

（液晶表示装置１０の通常動作）
次に、図６を用いて、液晶表示装置１０の通常動作について説明する。
図６は、液晶表示装置１０の通常動作を示すタイミングチャートである。

前述したように、液晶表示装置１０では、垂直シフトレジスタ１４からの行走査信号により、行走査線ｇ１〜ｇｍが１本ずつ１Ｖ単位で順次選択されていくため、画像表示部１１を構成する複数の画素１２Ａ，１２Ｂには、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素１２Ａ，１２Ｂ内の記憶部ＳＭ１ａ，ＳＭ１ｂの全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき、全ての画素１２Ａ，１２Ｂ内の記憶部ＳＭ１ａ，ＳＭ１ｂのデータが一斉に容量Ｃ１ａ，Ｃ１ｂ及び反射電極ＰＥａ，ＰＥｂに転送される。

図６の（Ａ）は、各画素１２Ａ，１２Ｂに記憶されるサブフレームデータの変化を示している。なお、縦軸が行番号を表し、横軸が時間を表している。図６の（Ａ）に示すように、サブフレームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフレームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。

図６の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を示すため、省略されている。図６の（Ｃ）は、反射電極ＰＥａ，ＰＥｂに印加されるサブフレームデータのビットを模式的に示している。図６の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化を示している。図６の（Ｅ）は、液晶ＬＣＭａ，ＬＣＭｂに印加される電圧の変化を示している。

まず、行走査信号により選択された画素１２Ａ，１２Ｂのうち、画素１２Ａでは、スイッチＳＷ１ａがオンするため、水平ドライバ１６から列データ線ｄｏｄに出力されたビットＢ０の正転サブフレームデータが、スイッチＳＷ１ａによりサンプリングされて記憶部ＳＭ１ａに書き込まれる。他方、画素１２Ｂでは、スイッチＳＷ１ｂがオンするため、水平ドライバ１６から列データ線ｄｅｖに出力されたビットＢ０の正転サブフレームデータが、スイッチＳＷ１ｂによりサンプリングされて記憶部ＳＭ１ｂに書き込まれる。

同様にして、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂの記憶部ＳＭ１ａ，ＳＭ１ｂに対してビットＢ０の正転サブフレームデータが書き込まれる。その後、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂに対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ１）。

これにより、全ての画素１２Ａ，１２ＢのスイッチＳＷ２ａ，ＳＷ２ｂがオンするため、記憶部ＳＭ１ａ，ＳＭ１ｂに記憶されているビットＢ０の正転サブフレームデータが、スイッチＳＷ２ａ，ＳＷ２ｂを通して容量Ｃ１ａ，Ｃ１ｂに一斉に転送されて保持されるとともに、反射電極ＰＥａ，ＰＥｂに印加される。ここで、図６の（Ｃ）を見てもわかるように、容量Ｃ１ａ，Ｃ１ｂによるビットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥａ，ＰＥｂへのビットＢ０の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ１）、次に再びＨレベルとなるまで（時刻Ｔ２）の１サブフレーム期間である。

ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥａ，ＰＥｂには電源電圧ＶＤＤレベル（例えば３．３Ｖ）の電圧Ｖ１ａ，Ｖ１ｂが印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥａ，ＰＥｂには接地電圧ＧＮＤレベル（例えば０Ｖ）の電圧Ｖ０ａ，Ｖ０ｂが印加される。このとき、前述したように、同電位の電圧Ｖ１ａ，Ｖ１ｂが用いられ、かつ、同電位の電圧Ｖ０ａ，Ｖ０ｂが用いられる。なお、電圧Ｖ１ａ，Ｖ１ｂは３．３Ｖに限られない。また、電圧Ｖ０ａ，Ｖ０ｂは０Ｖに限られない。電圧Ｖ１ａ，Ｖ１ｂや電圧Ｖ０ａ，Ｖ０ｂは、液晶の特性や製造ばらつきに応じて任意の電圧レベルに設定可能である。

一方、共通電極ＣＥには、接地電圧ＧＮＤ及び電源電圧ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間中、図６（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

液晶表示素子ＬＣａ，ＬＣｂは、反射電極ＰＥａ，ＰＥｂの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭａ，ＬＣＭｂの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間（時刻Ｔ１〜Ｔ２）では、液晶ＬＣＭａ，ＬＣＭｂの印加電圧は、図６（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。

図７は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。
図７を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣａ，ＬＣｂは上記のように液晶ＬＣＭａ，ＬＣＭｂの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。

図６に戻り、液晶表示素子ＬＣａ，ＬＣｂがビットＢ０の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ１〜Ｔ２）において、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂの記憶部ＳＭ１ａ，ＳＭ１ｂに対するビットＢ０の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂの記憶部ＳＭ１ａ，ＳＭ１ｂに対してビットＢ０の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂに対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ２）。

これにより、全ての画素１２Ａ，１２ＢのスイッチＳＷ２ａ，ＳＷ２ｂがオンするため、記憶部ＳＭ１ａ，ＳＭ１ｂに記憶されているビットＢ０の反転サブフレームデータが、スイッチＳＷ２ａ，ＳＷ２ｂを通して容量Ｃ１ａ，Ｃ１ｂに一斉に転送されて保持されるとともに、反射電極ＰＥａ，ＰＥｂに印加される。ここで、図６の（Ｃ）を見てもわかるように、容量Ｃ１ａ，Ｃ１ｂによるビットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥａ，ＰＥｂへのビットＢ０の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ２）、次に再びＨレベルとなるまで（時刻Ｔ３）の１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。

一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間中、図６（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間（時刻Ｔ２〜Ｔ３）では、液晶ＬＣＭａ，ＬＣＭｂの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。

例えば、ビットＢ０の正転サブフレームデータのビット値が「１」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このとき、液晶ＬＣＭａ，ＬＣＭｂの印加電圧は、−（３．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２Ａ，１２Ｂは、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、白を表示する。また、ビットＢ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭａ，ＬＣＭｂの印加電圧は、−Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２Ａ，１２Ｂは、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、黒を表示する。

したがって、画素１２Ａ，１２Ｂは、図６の（Ｅ）に示すように、時刻Ｔ１〜Ｔ３の２サブフレーム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに、液晶ＬＣＭａ，ＬＣＭｂの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭａ，ＬＣＭｂの焼き付きを防止することができる。

続いて、液晶表示素子ＬＣａ，ＬＣｂがビットＢ０の反転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ２〜Ｔ３）において、全ての画素１２Ａ，１２Ｂの記憶部ＳＭ１ａ，ＳＭ１ｂに対するビットＢ１の正転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１の全画素１２Ａ，１２Ｂの記憶部ＳＭ１ａ，ＳＭ１ｂに対してビットＢ１の正転サブフレームデータが書き込まれると、その後、画像表示部１１を構成するすべての画素１２Ａ，１２Ｂに対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。

これにより、全ての画素１２Ａ，１２ＢのスイッチＳＷ２ａ，ＳＷ２ｂがオンするため、記憶部ＳＭ１ａ，ＳＭ１ｂに記憶されているビットＢ１の正転サブフレームデータが、スイッチＳＷ２ａ，ＳＷ２ｂを通して容量Ｃ１ａ，Ｃ１ｂに一斉に転送されて保持されるととともに、反射電極ＰＥａ，ＰＥｂに印加される。ここで、図６の（Ｃ）を見てもわかるように、容量Ｃ１ａ，Ｃ１ｂによるビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥａ，ＰＥｂへのビットＢ１の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ３）、次に再びＨレベルとなるまで（時刻Ｔ４）の１サブフレーム期間である。

一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間は、図６（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間（時刻Ｔ３〜Ｔ４）では、液晶ＬＣＭａ，ＬＣＭｂの印加電圧は、図６（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。

続いて、液晶表示素子ＬＣａ，ＬＣｂがビットＢ１の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ３〜Ｔ４）において、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂの記憶部ＳＭ１ａ，ＳＭ１ｂに対するビットＢ１の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂの記憶部ＳＭ１ａ，ＳＭ１ｂに対してビットＢ１の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２Ａ，１２Ｂに対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ４）。

これにより、全ての画素１２Ａ，１２ＢのスイッチＳＷ２ａ，ＳＷ２ｂがオンするため、記憶部ＳＭ１ａ，ＳＭ１ｂに記憶されているビットＢ１の反転サブフレームデータが、スイッチＳＷ２ａ，ＳＷ２ｂを通して容量Ｃ１ａ，Ｃ１ｂに一斉に転送されて保持されるとともに、反射電極ＰＥａ，ＰＥｂに印加される。ここで、図６の（Ｃ）を見てもわかるように、容量Ｃ１ａ，Ｃ１ｂによるビットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥａ，ＰＥｂへのビットＢ１の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ４）、次に再びＨレベルとなるまで（時刻Ｔ５）の１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。

一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間中、図６（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデータが反射電極ＰＥａ，ＰＥｂに印加されるサブフレーム期間（時刻Ｔ４〜Ｔ５）では、液晶ＬＣＭａ，ＬＣＭｂの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。

これにより、画素１２Ａ，１２Ｂは、図６の（Ｅ）に示すように、時刻Ｔ３〜Ｔ５の２サブフレーム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに、液晶ＬＣＭａ，ＬＣＭｂの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭａ，ＬＣＭｂの焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される。

このようにして、液晶表示装置１０は、複数のサブフレームの組み合わせにて階調表示を行っている。

なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図６（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様のことが言える。システムの仕様等に応じて、各サブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。

（液晶表示装置１０の画素検査方法）
続いて、図８を用いて、液晶表示装置１０の画素検査方法について説明する。
図８は、液晶表示装置１０の画素検査時の動作を示すタイミングチャートである。

本実施の形態では、画素検査時において、奇数列目の列データ線ｄｏｄ（ｄ１，ｄ３，…，ｄｎ−１）に接続された画素１２Ａが、Ｈレベルのテストデータの書き込み側の画素に設定され、偶数列目の列データ線ｄｅｖ（ｄ２，ｄ４，…，ｄｎ）に接続された画素１２Ｂが、そのテストデータ（テスト結果）の読み出し側の画素に設定された場合について説明する。なお、当然ながら、テストデータの書き込み側の画素及び読み出し側の画素は、逆にすることも可能である。

まず、画素検査の開始時において、ある特定の行走査線ｇ１に対してＨレベルの行走査信号を供給することにより、画素１２ＡのスイッチＳＷ１ａ及び画素１２ＢのスイッチＳＷ１ｂをそれぞれオンにする（時刻Ｔ１）。

また、トリガ線ｔｒｉｇ，ｔｒｉｇｂに対してＨレベルの正転トリガパルス及びＬレベルの反転トリガパルスをそれぞれ供給することにより、画素１２ＡのスイッチＳＷ２ａ及び画素１２ＢのスイッチＳＷ２ｂをそれぞれオンにする（時刻Ｔ１）。

さらに、配線ｐｉｒ，ｐｉｒｂに対してＨレベルの正転トリガパルス及びＬレベルの反転トリガパルスをそれぞれ供給することにより、隣接する画素１２Ａ，１２Ｂ間に設けられたスイッチＳＷ３をオンにする（時刻Ｔ１）。ここで、スイッチＳＷ３は、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３からなる公知のトランスミッションゲートである。ＰＭＯＳトランジスタＭＰ３は、画素１２ＡのノードＮ２ａと画素１２ＢのノードＮ２ｂとの間に設けられ、配線ｐｉｒｂから供給される電圧によってオンオフが制御される。ＮＭＯＳトランジスタＭＮ３は、画素１２ＡのノードＮ２ａと画素１２ＢのノードＮ２ｂとの間に設けられ、配線ｐｉｒから供給される電圧によってオンオフが制御される。したがって、スイッチＳＷ３をオンにすることにより、画素１２ＡのノードＮ２ａと画素１２ＢのノードＮ２ｂとがスイッチＳＷ３を介して導通される。

スイッチＳＷ３は、公知のトランスミッションゲートであるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体的には、画素１２ＡのノードＮ２ａからトランジスタＭＮ３，ＭＰ３の各ソースに印加される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＰＭＯＳトランジスタＭＰ３のソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ３のソース・ドレインは低抵抗で導通することができる。一方、画素１２ＡのノードＮ２ａからトランジスタＭＮ３，ＭＰ３の各ソースに印加される電圧が接地電圧ＧＮＤレベル（Ｌレベル）の場合、ＮＭＯＳトランジスタＭＮ３のソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ３のソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ３では、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。

なお、信号Ｔｌａｔａはアクティブ（Ｈレベル）、信号Ｔｌａｔｂはインアクティブ（Ｌレベル）にしておく。ここで、信号Ｔｌａｔａは、水平ドライバ１６と奇数列目の列データ線ｄｏｄとの間に設けられたスイッチをオンオフ制御するための信号である（図１参照）。信号Ｔｌａｔｂは、水平ドライバ１６と偶数列目の列データ線ｄｅｖとの間に設けられたスイッチをオンオフ制御するための信号である（図１参照）。したがって、信号Ｔｌａｔａをアクティブにし、信号Ｔｌａｔｂをインアクティブにすることで、奇数列目の画素１２Ａに接続された列データ線ｄｏｄと水平ドライバ１６とが接続され、偶数列目の画素１２Ｂに接続された列データ線ｄｅｖと水平ドライバ１６とが切り離される。その結果、画素１２Ａに対してテストデータを書き込みことが可能になる。

また、信号ｓａｋａはインアクティブ（Ｌレベル）、信号ｓａｋｂはアクティブ（Ｈレベル）にしておく。ここで、信号ｓａｋａは、奇数列目の列データ線ｄｏｄと、センスアンプ１７＿１〜１７＿ｎ／２の何れか（以下、センスアンプ１７と称す）の反転入力端子と、の間に設けられたスイッチをオンオフ制御するための信号である（図１参照）。信号ｓａｋｂは、偶数列目の列データ線ｄｅｖと、センスアンプ１７の非反転入力端子と、の間に設けられたスイッチをオンオフ制御するための信号である（図１参照）。したがって、信号ｓａｋａをインアクティブにし、信号ｓａｋｂをアクティブにすることで、奇数列目の画素１２Ａに接続された列データ線ｄｏｄとセンスアンプ１７の反転入力端子とが切り離され、偶数列目の画素１２Ｂに接続された列データ線ｄｅｖとセンスアンプ１７の非反転入力端子とが接続される。その結果、画素１２Ｂからテストデータ（テスト結果）を読み出すことが可能になる。

また、信号ｎｕｔａはアクティブ（Ｈレベル）、信号ｎｕｔｂはアクティブ（Ｈレベル）にする。ここで、信号ｎｕｔａは、センスアンプ１７の反転入力端子と、中間電圧生成部１９によって生成された中間電圧ｍｉｄが伝搬する信号線（以下、信号線ｍｉｄと称す）と、の間に設けられたスイッチをオンオフ制御するための信号である（図１参照）。信号ｎｕｔｂは、センスアンプ１７の非反転入力端子と、信号線ｍｉｄと、の間に設けられたスイッチをオンオフ制御するための信号である（図１参照）。したがって、信号ｎｕｔａ，ｎｕｔｂを何れもアクティブにすることで、センスアンプ１７の反転入力端子及び非反転入力端子に中間電圧ｍｉｄが供給される。その結果、偶数列目の画素１２Ｂに接続された列データ線ｄｅｖには中間電圧ｍｉｄが供給されることになるため、画素１２Ｂの記憶部ＳＭ１ｂは不安定な状態となる。

なお、中間電圧ｍｉｄは、例えば、（電源電圧ＶＤＤ−接地電圧ＧＮＤ）／２に設定される。つまり、電源電圧ＶＤＤが３．３Ｖ、接地電圧ＧＮＤが０Ｖの場合、中間電圧ｍｉｄは１．６５Ｖ程度に設定される。ただし、中間電圧ｍｉｄは、上記に限定されず、画素検査が正常に行うことができる範囲内で任意に変更することが可能である。例えば、テストデータ読み出し側の画素１２Ｂに接続された高電位側電源ラインＶ１ｂ及び低電位側電源ラインＶ０ｂのそれぞれの電圧の中間電圧に設定されることが好ましい。また、中間電圧ｍｉｄは、インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの駆動能力の差によって変化することも考慮して設定される必要がある。

また、奇数列目の画素１２Ａに接続された高電位側電源ラインＶ１ａには３．３Ｖの電圧が供給される。偶数列目の画素１２Ｂに接続された高電位側電源ラインＶ１ｂには２．８Ｖの電圧が供給される。また、奇数列目の画素１２Ａに接続された低電位側電源ラインＶ０ａには０Ｖの電圧が供給される。偶数列目の画素１２Ｂに接続された低電位側電源ラインＶ０ｂには０．５Ｖの電圧が供給される。

その後、ラッチパルスＬＴをアクティブ（Ｈレベル）にする（時刻Ｔ２〜Ｔ３）。それにより、列データ線ｄｏｄに１ビットの検査信号としてＨレベルのデータが供給される。その結果、画素１２Ａの記憶部ＳＭ１ａを構成するインバータＩＮＶ１１ａの入力端子及びインバータＩＮＶ１２ａの出力端子間の接続ノードＮ１ａには、Ｈレベルのデータが書き込まれる。インバータＩＮＶ１１ａの出力端子及びインバータＩＮＶ１２ａの入力端子間の接続ノードには、Ｌレベルのデータが書き込まれる。

また、スイッチＳＷ２ａがオンしているため、画素１２Ａの記憶部ＤＭ２ａを構成する容量Ｃ１ａ及びスイッチＳＷ２ａ間の接続ノードＮ２ａには、Ｌレベルのデータが書き込まれる。当然ながら、容量Ｃ１ａにもＬレベルのデータが書き込まれる。

ここで、画素１２の記憶部ＳＭ１ａにおいて、インバータＩＮＶ１１ａを構成するトランジスタの駆動能力がインバータＩＮＶ１２ａを構成するトランジスタの駆動能力よりも大きいため、ノードＮ１ａは記憶部ＳＭ１ａの入力として機能するとともに、ノードＮ２ａは記憶部ＳＭ１ａの出力として機能する。

このとき、スイッチＳＷ３がオンしているため、画素１２Ｂの記憶部ＤＭ２ｂを構成する容量Ｃ１ｂ及びスイッチＳＷ２ｂ間の接続ノードＮ２ｂにも、Ｌレベルのデータが書き込まれる。容量Ｃ１ｂにもＬレベルのデータが書き込まれる。

テストデータの書き込みが完了した後、画素１２Ｂ側の信号ｎｕｔｂをインアクティブ（Ｌレベル）にする（時刻Ｔ４）。それにより、画素１２Ｂに接続された列データ線ｄｅｖと、信号線ｍｉｄと、が切り離される。その結果、画素１２Ｂの記憶部ＳＭ１ｂは不安定な状態から定常状態に戻ろうとする。

このとき、スイッチＳＷ２ｂがオンしているため、画素１２Ｂの記憶部ＳＭ１ｂを構成するインバータＩＮＶ１１ｂの出力端子及びインバータＩＮＶ１２ｂの入力端子間の接続ノードには、スイッチＳＷ２ｂを介して、Ｌレベルのデータが書き込まれる。また、インバータＩＮＶ１１ｂの入力端子及びインバータＩＮＶ１２ｂの出力端子間の接続ノードＮ１ｂにも、Ｈレベルのデータが書き込まれる。

ここで、本発明の特徴について図９を用いて説明する。
図９は、画素１２Ａ，１２Ｂのそれぞれの反射電極ＰＥａ，ＰＥｂに印加される電圧の範囲を示す図である。

上記したように、奇数列目の画素１２Ａに接続された高電位側電源ラインＶ１ａには３．３Ｖの電圧が供給されている。偶数列目の画素１２Ｂに接続された高電位側電源ラインＶ１ｂには２．８Ｖの電圧が供給されている。奇数列目の画素１２Ａに接続された低電位側電源ラインＶ０ａには０Ｖの電圧が供給されている。奇数列目の画素１２Ｂに接続された低電位側電源ラインＶ０ｂには０．５Ｖの電圧が供給されている。

つまり、画素１２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａ，ＩＮＶ１２ａを動作させる動作電圧の範囲（＝Ｖ１ａ−Ｖ０ａ＝３．３Ｖ）が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂ，ＩＮＶ１２ｂを動作させる動作電圧の範囲（＝Ｖ１ｂ−Ｖ０ｂ＝２．３Ｖ）よりも大きくなるように設定されている。それにより、画素１２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａの駆動能力が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂの駆動能力よりも大きくなる。

より具体的には、画素１２Ａの記憶部ＳＭ１ａに設けられたＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１２ａの各ソースに供給される電圧Ｖ１ａ（＝３．３Ｖ）が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたＰＭＯＳトランジスタＭＰ１１ｂ，ＭＰ１２ｂの各ソースに供給される電圧Ｖ１ｂ（＝２．８Ｖ）よりも高い電圧レベルに設定されている。また、画素１２Ａの記憶部ＳＭ１ａに設けられたＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１２ａの各ソースに供給される電圧Ｖ０ａ（＝０Ｖ）が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたＮＭＯＳトランジスタＭＮ１１ｂ，ＭＮ１２ｂの各ソースに供給される電圧Ｖ０ｂ（＝０．５Ｖ）よりも低い電圧レベルに設定されている。

なお、本実施の形態では、電圧Ｖ１ａが電圧Ｖ１ｂより高い電圧に設定され、電圧Ｖ０ａが電圧Ｖ０ｂよりも低い電圧レベルに設定される場合を例に説明したが、これに限られない。画素１２Ａの記憶部ＳＭ１ａを構成するインバータＩＮＶ１１ａ，ＩＮＶ１２ａの動作電圧の範囲が、画素１２Ｂの記憶部ＳＭ１ｂを構成するインバータＩＮＶ１１ｂ，ＩＮＶ１２ｂを動作させる動作電圧の範囲よりも大きいという条件を満たすのであれば、電圧Ｖ１ａ，Ｖ１ｂ，Ｖ０ａ，Ｖ０ｂは任意に設定可能である。例えば、電圧Ｖ１ａが電圧Ｖ１ｂよりも大きい場合、電圧Ｖ０ａ，Ｖ０ｂが同電位であってもよい。あるいは、電圧Ｖ０ａが電圧Ｖ０ｂよりも小さい場合、電圧Ｖ１ａ，Ｖ１ｂは同電位であってもよい。あるいは、上記条件を満たすのであれば、電圧Ｖ１ａが電圧Ｖ１ｂより小さくなったり、又は、電圧Ｖ０ａが電圧Ｖ０ｂより大きくなったりしてもよい。

それにより、画素１２Ａからテストデータを読み出して、スイッチＳＷ３を介して、画素１２Ｂに書き込むことが容易になる。つまり、テストデータを、列データ線ｄｏｖから、画素１２Ａ，１２Ｂを通過して、列データ線ｄｅｖに伝達させることが容易になる。その結果、正確な画素検査が可能になる。

なお、記憶部ＤＭ２ａ，ＤＭ２ｂを構成する容量Ｃ１ａ，Ｃ１ｂは、通常の表示状態にあるときはサブフレーム表示期間中、データを保持しなければならないため、スイッチＳＷ２ａ，ＳＷ２ｂ，ＳＷ３を構成する各トランジスタのオフ時のリーク電流を最小限に抑える必要がある。そのため、スイッチＳＷ２ａ，ＳＷ２ｂ，ＳＷ３を構成する各トランジスタのゲート幅を小さくする等して当該各トランジスタの駆動能力は小さくなるように調整されている。しかしながら、その結果、スイッチＳＷ２ａ，ＳＷ２ｂ，ＳＷ３を構成する各トランジスタのオン電流が小さくなってしまう。つまり、スイッチＳＷ２ａ，ＳＷ２ｂ，ＳＷ３を構成する各トランジスタのオン抵抗が高くなってしまう。

ここで、画素検査時、スイッチＳＷ２ａ，ＳＷ２ｂ，ＳＷ３はオン状態であるため、それらのオン電流は小さくなっている。換言すると、それらのオン抵抗は高くなっている。そのため、従来の構成であれば、画素１２Ａの記憶部ＳＭ１ａのインバータＩＮＶ１１ａは、高抵抗のスイッチＳＷ２ａ，ＳＷ３，ＳＷ２ｂを介して、画素１２Ｂの記憶部ＳＭ１ｂのインバータＩＮＶ１２ｂを駆動することができない可能性がある。その結果、正確な画素検査が困難になってしまう。この現象は、製造ばらつきの影響でコーナーモデルのトランジスタが用いられた場合に顕著に発生する。具体的には、許容される最も遅延の大きなＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが用いられた場合、スイッチＳＷ２ａ，ＳＷ３，ＳＷ２ｂがさらに高抵抗になってしまうため、正確な画素検査がさらに困難になってしまう。

それに対し、本実施の形態に係る液晶表示装置１０では、画素１２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａ，ＩＮＶ１２ａを動作させる動作電圧の範囲が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂ，ＩＮＶ１２ｂを動作させる動作電圧の範囲よりも大きくなるように設定されている。それにより、画素１２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａの駆動能力が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂの駆動能力よりも大きくなるため、スイッチＳＷ２ａ，ＳＷ３，ＳＷ２ｂが高抵抗であっても、画素１２Ａから読み出されたテストデータ、スイッチＳＷ３を介して、画素１２Ｂに書き込むことが容易になる。つまり、正確な画素検査が可能になる。

なお、画素１２Ａから画素１２Ｂへのテストデータの書き込みを容易にするために、画素１２Ｂの記憶部ＳＭ１ｂの動作電圧の範囲を小さくした結果、当該記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１２ｂの駆動能力が小さくなる。それにより、インバータＩＮＶ１２ｂによって列データ線ｄｅｖを駆動する時間が長くなる。

センスアンプ１７の非反転入力端子は、列データ線ｄｅｖに接続されており、信号ｎｕｔｂがインアクティブ（Ｌレベル）になることで中間電圧ｍｉｄからＨレベル側（又はＬレベル側）に遷移し始める。一方、センスアンプ１７の反転入力端子は、中間電圧ｍｉｄを示している。センスアンプ１７の非反転入力端子及び反転入力端子間の微弱な差電圧が一定量を超えた時点で、センスアンプ１７は、コンパレータとして機能し、その差電圧を増幅する。この増幅信号は、バッファ（不図示）によって波形整形されることで、Ｈレベル（又はＬレベル）を示す（時刻Ｔ５）。

なお、画素１２Ｂの記憶部ＳＭ１ｂの動作電圧の範囲を画素１２Ａの記憶部ＳＭ１ａの動作電圧の範囲よりも小さくするほど、画素検査が容易になるが、センスアンプ１７の反応（時刻Ｔ４〜Ｔ５）が遅くなるため、電圧Ｖ１ａ，Ｖ０ａ，Ｖ１ｂ，Ｖ０ｂはその点を考慮して調整されることが好ましい。

その後、時刻Ｔ６にて、信号Ｔｌａｔをアクティブにすることで、ｎ／２個のセンスアンプ１７＿１〜１７＿ｎ／２の出力は、画素読み出し用シフトレジスタ１８の所定の位置にそれぞれ供給される。信号Ｔｌａｔをインアクティブ後、画素読み出し用シフトレジスタ１８は、クロック信号ＴＣＫ及びその逆相のクロック信号ＴＣＫＢに同期して、センスアンプ１７＿１〜１７＿ｎ／２の出力をラッチし、順番に出力端子ＴＯＵＴから出力する（時刻Ｔ７以降）。各クロック信号ＴＣＫ，ＴＣＫＢの信号線は、１行分の画素数の半分の数だけ繰り返される。それにより、１行分の画素のテスト結果が読み出される。この１行分の画素から読み出されたテスト結果と、入力されたテストデータと、を比較することにより、画素検査が行われる。

例えば、テスト結果と入力されたテストデータとが同じである場合、検査対象の画素１２Ａ，１２Ｂは正常であると判断され、テスト結果と入力されたテストデータとが異なる場合、検査対象の画素１２Ａ，１２Ｂに異常（故障）があると判断される。画素１２Ａ，１２Ｂの異常の原因としては、例えば製造の不具合により容量Ｃ１ａ，Ｃ１ｂがＧＮＤやＶＤＤ配線にショートしていたり、記憶部ＳＭ１ａ，ＳＭ１ｂがショート又は断線していたりすること等が考えられる。画素１２Ａ，１２Ｂに異常が判断された場合、その液晶表示装置の出荷を停止する等の処置をとることができる。

その後、垂直シフトレジスタ１４を用いて次の行走査線ｇ２に対してＨレベルの行走査信号を供給することにより、次の行の画素１２Ａ，１２Ｂに対する画素検査が同じように行われる。これらを繰り返すことにより、結果的に全ての画素１２Ａ，１２Ｂに対する画素検査が行われる。

その後、Ｌレベルのテストデータを用いて同様の画素検査が行われる。なお、Ｈレベルのテストデータを用いた画素検査、及び、Ｌレベルのテストデータを用いた画素検査は、何れもタイミングを変えて２回以上実行されることが好ましい。

その後、テストデータの書き込み側の画素とテスト結果の読み出し側の画素とを入れ替えて同様に画素検査が行われる。つまり、画素１２Ｂが、Ｈレベルのテストデータの書き込み側の画素に設定され、画素１２Ａが、そのテスト結果の読み出し側の画素に設定されたうえで、全画素についての画素検査が行われる。その後、Ｌレベルのテストデータを用いて同様の画素検査が行われる。なお、Ｈレベルのテストデータを用いた画素検査、及び、Ｌレベルのテストデータを用いた画素検査は、何れもタイミングを変えて２回以上実行されることが好ましい。

なお、テストデータの書き込み側の画素とテスト結果の読み出し側の画素とを入れ替えて画素検査が行われる場合、信号Ｔｌａｔａ，Ｔｌａｔｂのアクティブ及びインアクティブの関係、信号ｓａｋａ，ｓａｋｂのアクティブ及びインアクティブの関係、及び、信号ｎｕｔａ，ｎｕｔｂのアクティブ及びインアクティブの関係は、それぞれ入れ替え前と逆に設定される。また、電圧Ｖ１ａ，Ｖ１ｂの関係、及び、電圧Ｖ０ａ，Ｖ０ｂの関係は、それぞれ入れ替え前と逆に設定される。

画素検査方法は、上記の方法に限られず、例えば、画素１２Ａ，１２Ｂの各列によって異なる電圧レベルのテストデータが用いられてもよい。この場合、列データ線ｄ２に接続された画素１２Ｂと、列データ線ｄ３に接続された画素１２Ａとに、電位差を設けることによって画素間ショートも検出可能になる。

このように、本実施の形態に係る液晶表示装置１０では、画素１２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａ，ＩＮＶ１２ａを動作させる動作電圧の範囲が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂ，ＩＮＶ１２ｂを動作させる動作電圧の範囲よりも大きくなるように設定されている。それにより、画素１２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａの駆動能力が、画素１２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂの駆動能力よりも大きくなるため、スイッチＳＷ２ａ，ＳＷ３，ＳＷ２ｂが高抵抗であっても、画素１２Ａから読み出されたテストデータを、スイッチＳＷ３を介して、画素１２Ｂに書き込むことが容易になる。つまり、正確な画素検査が可能になる。

本実施の形態では、ｎ／２個のセンスアンプ１７＿１〜１７＿ｎ／２が設けられた場合を例に説明したが、これに限られない。ｎ／２個のセンスアンプ１７＿１〜１７＿ｎ／２は必ずしも設けられなくてもよい。この場合、図８における時間Ｔ４〜Ｔ５の期間を長くとれば、列データ線ｄ２は電圧Ｖ０ｂ又は電圧Ｖ１ｂまで遷移する。ｎ／２個のセンスアンプ１７＿１〜１７＿ｎ／２が設けられない場合、検査時間は長くなるが、チップサイズの小型化が可能になる。

＜実施の形態２＞
実施の形態２に係る液晶表示装置２０について説明する。
図１０は、液晶表示装置２０に設けられた画素２２Ａ，２２Ｂ及びその周辺回路の具体的構成を示す回路図である。

図１０に示すように、液晶表示装置２０に設けられた画素２２Ａ，２２Ｂは、液晶表示装置１０に設けられた画素１２Ａ，１２Ｂの場合と比較して、ＤＲＡＭセル２０２ａ，２０２ｂを備えない。より具体的には、画素２２Ａは、画素１２Ａと比較して、ＤＲＡＭセル２０２ａを構成するスイッチＳＷ２ａ及び記憶部ＤＭ２ａを備えない。画素２２Ｂは、画素１２Ｂと比較して、ＤＲＡＭセル２０２ｂを構成するスイッチＳＷ２ｂ及び記憶部ＤＭ２ｂを備えない。また、それに伴い、信号線ｔｒｉｇ，ｔｒｉｇｂも備えない。画素２２Ａ，２２Ｂ及びそれらを備えた液晶表示装置２０のその他の構成については、画素１２Ａ，１２Ｂ及びそれらを備えた液晶表示装置１０の場合と同様であるため、その説明を省略する。

本実施の形態に係る液晶表示装置２０でも、液晶表示装置１０の場合と同様に、正確に画素検査を行うことができる。

以上のように、上記実施の形態１，２に係る液晶表示装置１０，２０では、画素１２Ａ，２２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａ，ＩＮＶ１２ａの動作電圧の範囲が、画素１２Ｂ，２２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂ，ＩＮＶ１２ｂの動作電圧の範囲よりも大きくなるように設定されている。それにより、画素１２Ａ，２２Ａの記憶部ＳＭ１ａに設けられたインバータＩＮＶ１１ａの駆動能力が、画素１２Ｂ，２２Ｂの記憶部ＳＭ１ｂに設けられたインバータＩＮＶ１１ｂの駆動能力よりも大きくなるため、スイッチＳＷ２ａ，ＳＷ３，ＳＷ２ｂが高抵抗であっても、画素１２Ａ，２２Ａから読み出されたテストデータを、スイッチＳＷ３を介して、画素１２Ｂ，２２Ｂに書き込むことが容易になる。つまり、正確な画素検査が可能になる。

１０ 液晶表示装置
１１ 画像表示部
１２Ａ，１２Ｂ 画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
１７，１７＿１〜１７＿ｎ／２ センスアンプ
１８ 画素読み出し用シフトレジスタ
１９ 中間電圧生成部
２０ 液晶表示装置
２２Ａ，２２Ｂ 画素
１００ シリコン基板
１０１ Ｐウエル
１０２ Ｎウエル
１０３ 素子分離酸化膜
１０５ 層間絶縁膜
１０６ 第１メタル
１０８ 第２メタル
１１０ 第３メタル
１１２ 容量電極
１１４ 第４メタル
１１６ 第５メタル
１１７ パッシベーション膜
１１８ コンタクト
１１９１〜１１９５ スルーホール
１６１ 水平シフトレジスタ
１６２ ラッチ回路
１６３ レベルシフタ／画素ドライバ
２０１ａ，２０１ｂ ＳＲＡＭセル
２０２ａ，２０２ｂ ＤＲＡＭセル
ｄ１〜ｄｎ 列データ線
ｇ１〜ｇｍ 行走査線
ｔｒｉｇ，ｔｒｉｇｂ トリガ線
Ｃ１ａ，Ｃ１ｂ 容量
ＣＥ 共通電極
ＤＭ２ａ，ＤＭ２ｂ 記憶部
ＩＮＶ１１ａ，ＩＮＶ１２ａ，ＩＮＶ１１ｂ，ＩＮＶ１２ｂ インバータ
ＬＣａ，ＬＣｂ 液晶表示素子
ＬＣＭａ，ＬＣＭｂ 液晶
ＭＮ１ａ，ＭＮ１ｂ ＮＭＯＳトランジスタ
ＭＮ２ａ，ＭＮ２ｂ ＮＭＯＳトランジスタ
ＭＰ２ａ，ＭＰ２ｂ ＰＭＯＳトランジスタ
ＭＮ１１ａ，ＭＮ１１ｂ，ＭＮ１２ａ，ＭＮ１２ｂ ＮＭＯＳトランジスタ
ＭＰ１１ａ，ＭＰ１１ｂ，ＭＰ１２ａ，ＭＰ１２ｂ ＰＭＯＳトランジスタ
ＭＮ３ ＮＭＯＳトランジスタ
ＭＰ３ ＰＭＯＳトランジスタ
ＰＥａ，ＰＥｂ 反射電極
ＳＭ１ａ，ＳＭ１ｂ 記憶部
ＳＷ１ａ，ＳＷ１ｂ スイッチ
ＳＷ２ａ，ＳＷ２ｂ スイッチ
ＳＷ３ スイッチ

Claims (14)

1. 複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、
   各画素は、
   前記サブフレームデータをサンプリングする第１スイッチと、
   前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、
   前記第１データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、
   前記第１データ保持部は、
   入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力に接続された、第１インバータと、
   入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、
   前記複数の画素のうち前記第１スイッチが第１データ線に接続された第１画素、の前記反射電極と、前記複数の画素のうち前記第１スイッチが第２データ線に接続された第２画素、の前記反射電極と、の間に設けられ、画素検査時にオンする導通スイッチをさらに備え、
   前記第１画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲、及び、前記第２画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲は、それぞれ個別に設定可能に構成されている、
   液晶表示装置。
2. 各前記画素は、
   他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、
   前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、をさらに有し、
   各前記画素において、前記液晶表示素子の前記反射電極には、前記第２データ保持部に保持された前記サブフレームデータが印加される、
   請求項１に記載の液晶表示装置。
3. 前記第１画素に設けられた前記第１及び前記第２インバータを構成する各ＰＭＯＳトランジスタのソース電極、及び、前記第２画素に設けられた前記第１及び前記第２インバータを構成する各ＰＭＯＳトランジスタのソース電極には、それぞれのウエル電極に供給される第１高電位側電圧とは異なる第２高電位側電圧が個別に供給可能に構成されている、
   請求項１又は２に記載の液晶表示装置。
4. 前記第１画素に設けられた前記第１及び前記第２インバータを構成する各ＮＭＯＳトランジスタのソース電極、及び、前記第２画素に設けられた前記第１及び前記第２インバータを構成する各ＮＭＯＳトランジスタのソース電極には、それぞれのウエル電極に供給される第１低電位側電圧とは異なる第２低電位側電圧が個別に供給可能に構成されている、
   請求項１〜３の何れか一項に記載の液晶表示装置。
5. 画素検査時に、テストデータが前記第１データ線に入力されることに応じて前記第２データ線から出力されたテスト結果の電圧と、中間電圧と、の差電圧を増幅するセンスアンプをさらに備えた、
   請求項１〜４の何れか一項に記載の液晶表示装置。
6. 画素検査時に、前記テストデータが前記第１データ線に入力される前に、前記第２データ線が所定電圧にプリチャージされる、
   請求項５に記載の液晶表示装置。
7. 前記第１データ線に電圧が印加されることに応じて前記第２データ線から出力された電圧をラッチして順次出力するシフトレジスタをさらに備えた、
   請求項１〜６の何れか一項に記載の液晶表示装置。
8. 複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、
   各画素は、
   前記サブフレームデータをサンプリングする第１スイッチと、
   前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、
   前記第１データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、
   前記第１データ保持部は、
   入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力に接続された、第１インバータと、
   入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、
   前記複数の画素のうち前記第１スイッチが第１データ線に接続された第１画素、の前記反射電極と、前記複数の画素のうち前記第１スイッチが第２データ線に接続された第２画素、の前記反射電極と、の間に設けられた導通スイッチをさらに備え、
   前記第１画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲、及び、前記第２画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲は、それぞれ個別に設定可能に構成されている、
   液晶表示装置の画素検査方法であって、
   前記導通スイッチをオンするステップと、
   前記第１画素に設けられた各前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲を、前記第２画素に設けられた前記第１及び前記第２インバータを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのソース電圧の範囲よりも大きくする電圧設定ステップと、
   テストデータを前記第１データ線に入力するステップと、
   前記テストデータが前記第１データ線に入力されたことに応じて前記第２データ線から出力されたテスト結果に基づいて、前記第１及び前記第２画素の故障の有無を判定するステップと、を含む、
   液晶表示装置の画素検査方法。
9. 各前記画素は、
   他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、
   前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、をさらに有し、
   各前記画素において、前記液晶表示素子の前記反射電極には、前記第２データ保持部に保持された前記サブフレームデータが印加される、
   請求項８に記載の液晶表示装置の画素検査方法。
10. 前記電圧設定ステップでは、
    前記第１画素に設けられた前記第１及び前記第２インバータを構成する各ＰＭＯＳトランジスタのソース電極、及び、前記第２画素に設けられた前記第１及び前記第２インバータを構成する各ＰＭＯＳトランジスタのソース電極に対して、それぞれのウエル電極に供給される第１高電位側電圧とは異なる第２高電位側電圧を個別に供給する、
    請求項８又は９に記載の液晶表示装置の画素検査方法。
11. 前記電圧設定ステップでは、
    前記第１画素に設けられた前記第１及び前記第２インバータを構成する各ＮＭＯＳトランジスタのソース電極、及び、前記第２画素に設けられた前記第１及び前記第２インバータを構成する各ＮＭＯＳトランジスタのソース電極に対し、それぞれのウエル電極に供給される第１低電位側電圧とは異なる第２低電位側電圧を個別に供給する、
    請求項８〜１０の何れか一項に記載の液晶表示装置の画素検査方法。
12. 前記テストデータが前記第１データ線に入力されることに応じて前記第２データ線から出力された前記テスト結果の電圧と、中間電圧と、の差電圧を増幅するステップをさらに備えた、
    請求項８〜１１の何れか一項に記載の液晶表示装置の画素検査方法。
13. 前記テストデータが前記第１データ線に入力される前に、前記第２データ線を所定電圧にプリチャージするステップをさらに備えた、
    請求項１２に記載の液晶表示装置の画素検査方法。
14. 前記テストデータが前記第１データ線に入力されることに応じて前記第２データ線から出力された前記テスト結果をラッチして順次出力するステップをさらに備えた、
    請求項８〜１３の何れか一項に記載の液晶表示装置の画素検査方法。

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