JP2023130413A - 液晶表示装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性を向上させることが可能な液晶表示装置及びその製造方法を提供すること。【解決手段】液晶表示装置１は、ｓビット幅の映像信号を複数の画素１２の列数分、逐次取り込むシフトレジスタ部１６１と、シフトレジスタ部１６１によって取り込まれた複数の映像信号を一斉に出力する１ラインラッチ部１６２と、１ラインラッチ部１６２から出力された複数の映像信号をそれぞれ複数のアナログ電圧に変換するコンパレータ部１６３と、複数のアナログ電圧をそれぞれ複数のデータ線に供給するか否かを切り替えるアナログスイッチ部１７と、を備え、１ラインラッチ部１６２は、映像信号を構成する複数のビット信号のうち、最下位ビットのビット信号が伝搬する信号線の長さが少なくとも最上位ビットのビット信号が伝搬する信号線よりも短くなるようにコンパレータ部１６３の近傍に配置されている。【選択図】図９

Description

本発明は、液晶表示装置及びその製造方法に関し、例えば信頼性を向上させるのに適し
た液晶表示装置及びその製造方法に関する。
超高速な第五世代通信技術「５Ｇ」の実現及び普及が進められている。５Ｇを実現する
ため、光通信分野では、激増する情報量にも対応可能な、環状に形成された光ネットワー
クシステム、及び、光波長多重通信システムなどの光通信システムが提唱されている。
これらの光通信システムでは、光信号を電気信号に変換したり中継したりすることなく
分岐または挿入することができるＲＯＡＤＭ（Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｏｐｔｉ
ｃａｌ Ａｎｄ Ｄｒｏｐ Ｍｕｌｔｉｐｌｅｘｅｒ）装置が用いられている。ＲＯＡＤ
Ｍ装置における光スイッチング装置として、ＷＳＳ（Ｗａｖｅｌｅｎｇｔｈ Ｓｅｌｅｃ
ｔｉｖｅ Ｓｗｉｔｃｈ）装置が用いられる。ＷＳＳ装置における光スイッチング素子と
して、液晶の位相変調機能を利用したＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ
Ｓｉｌｉｃｏｎ；以下、液晶表示装置と称す）が用いられる。
液晶表示装置に関する技術は、例えば特許文献１に開示されている。特許文献１に開示
された液晶表示装置は、マトリクス状に配置された複数の画素と、複数の画素の各列に対
応して設けられた複数のデータ線と、映像信号を複数の画素の列数分、逐次取り込むシフ
トレジスタ回路と、シフトレジスタ回路によって取り込まれた複数の映像信号を一斉に出
力するラッチ回路と、ラッチ回路から出力された複数の映像信号をそれぞれ複数のアナロ
グ電圧に変換する複数のコンパレータと、複数のアナログ電圧をそれぞれ複数のデータ線
に供給するか否かを切り替えるアナログスイッチ部と、を備える。
特開２００９－２２３２８９公報
特許文献１に開示された液晶表示装置では、複数のビット幅の映像信号を構成する複数
のビット信号のそれぞれが伝搬する複数の信号線の配線に関する具体的な内容が開示され
ていない。そのため、頻繁に信号変化する最下位ビットのビット信号が伝搬する信号線に
は、信号線から配線層間膜への電流リークが発生したり、製造時の不具合等により配線抵
抗が部分的に高くなったりすることにより、長期の連続使用に起因する進行性の故障が発
生しやすくなる。その結果、特許文献１に開示された液晶表示装置では、信頼性が低下し
てしまうという問題があった。
本発明は以上の点に鑑みなされたもので、信頼性を向上させることが可能な液晶表示装
置及びその製造方法を提供することを目的する。
本実施形態の一態様にかかる液晶表示装置は、複数の画素と、前記複数の画素の各列に
対応して設けられた複数のデータ線と、ｓ（ｓは２以上の整数）ビット幅の映像信号を前
記複数の画素の列数分、逐次取り込むシフトレジスタ部と、前記シフトレジスタ部によっ
て取り込まれた前記複数の映像信号を一斉に出力するラッチ部と、前記ラッチ部から出力
された前記複数の映像信号をそれぞれ複数のアナログ電圧に変換する複数のコンパレータ
と、前記複数のアナログ電圧をそれぞれ前記複数のデータ線に供給するか否かを切り替え
るアナログスイッチ部と、を備え、前記シフトレジスタ部は、ｓビット幅の前記映像信号
を構成する第１～第ｓビット信号を、それぞれ前記複数の画素の列数分、逐次取り込む第
１～第ｓシフトレジスタ回路を有し、前記ラッチ部は、前記第１～前記第ｓシフトレジス
タ回路のそれぞれによって取り込まれた前記複数の画素の列数分の第１～第ｓビット信号
を、それぞれ一斉に出力する第１～第ｓラッチ回路を有し、前記第１～前記第ｓラッチ回
路のうち、最下位ビットのビット信号である複数の前記第１ビット信号を一斉に出力する
ように構成された前記第１ラッチ回路は、少なくとも、最上位ビットのビット信号である
複数の前記第ｓビット信号を一斉に出力するように構成された前記第ｓラッチ回路よりも
、前記複数のコンパレータの近傍に配置されており、前記第１～前記第ｓラッチ回路と前
記複数のコンパレータは直接配線により接続されている。
本実施形態の一態様にかかる液晶表示装置の製造方法は、複数の画素と、前記複数の画
素の各列に対応して設けられた複数のデータ線と、ｓ（ｓは２以上の整数）ビット幅の映
像信号を前記複数の画素の列数分、逐次取り込むシフトレジスタ部と、前記シフトレジス
タ部によって取り込まれた前記複数の映像信号を一斉に出力するラッチ部と、前記ラッチ
部から出力された前記複数の映像信号をそれぞれ複数のアナログ電圧に変換する複数のコ
ンパレータと、前記複数のアナログ電圧をそれぞれ前記複数のデータ線に供給するか否か
を切り替えるアナログスイッチ部と、を備え、前記シフトレジスタ部は、ｓビット幅の前
記映像信号を構成する第１～第ｓビット信号を、それぞれ前記複数の画素の列数分、逐次
取り込む第１～第ｓシフトレジスタ回路を有し、前記ラッチ部は、前記第１～前記第ｓシ
フトレジスタ回路のそれぞれによって取り込まれた前記複数の画素の列数分の第１～第ｓ
ビット信号を、それぞれ一斉に出力する第１～第ｓラッチ回路を有する、液晶表示装置の
製造方法であって、前記第１～前記第ｓラッチ回路のうち、最下位ビットのビット信号で
ある複数の前記第１ビット信号を一斉に出力するように構成された前記第１ラッチ回路を
、少なくとも、最上位ビットのビット信号である複数の前記第ｓビット信号を一斉に出力
するように構成された前記第ｓラッチ回路よりも、前記複数のコンパレータの近傍に配置
し、前記第１～前記第ｓラッチ回路と前記複数のコンパレータは直接配線により接続する
。
本実施形態によれば、信頼性を向上させることが可能な液晶表示装置及びその製造方法
を提供することができる。
本実施の形態に至る前の構想にかかる液晶表示装置の構成例を示す図である。 図１に示す液晶表示装置に設けられた水平ドライバ５６及びアナログスイッチ部１７をより詳細に示す図である。 図１に示す液晶表示装置に設けられた画素の具体的な構成例を示す図である。 図１に示す液晶表示装置による画素の駆動方法を説明するためのタイミングチャートである。 画素に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。 図１に示す液晶表示装置の画像表示モードでの動作を示すタイミングチャートである。 映像信号を構成する複数のビット信号のそれぞれの信号変化を説明するためのタイミングチャートである。 信号線において発生する電流リーク及び高抵抗化を説明するための概略断面図である。 実施の形態１にかかる液晶表示装置の構成例を示す図である。 図９に示す液晶表示装置に設けられた水平ドライバ１６及びアナログスイッチ部１７をより詳細に示す図である。 最下位ビットのビット信号の波形、及び、コンパレータ出力波形を示す図である。
＜発明者による事前検討＞
実施の形態１にかかる液晶表示装置について説明する前に、本発明者が事前検討した内
容について説明する。
（構想段階の液晶表示装置５０の構成）
図１は、構想段階のアクティブマトリクス型の液晶表示装置５０の構成例を示す図であ
る。図１に示すように、液晶表示装置５０は、画像表示部１１と、タイミング発生器１３
と、極性切り替え制御回路１４と、垂直シフトレジスタ＆レベルシフタ１５と、水平ドラ
イバ５６と、アナログスイッチ部１７と、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎ、ＡＤＢ１～Ａ
ＤＢｎと、を備える。水平ドライバ５６は、アナログスイッチ部１７とともにデータ線駆
動回路を構成しており、シフトレジスタ回路５６１と、１ラインラッチ回路５６２と、コ
ンパレータ部５６３と、階調カウンタ５６４と、を有する。なお、図１には、通常動作時
に液晶表示装置５０に接続されるランプ信号発生器２も示されている。
図２は、液晶表示装置５０に設けられた水平ドライバ５６及びアナログスイッチ部１７
をより詳細に示す図である。コンパレータ部５６３は、ｍ（ｍは２以上の整数）列の画素
１２に対応するｍ個のコンパレータ５６３＿１～５６３＿ｍを備える。アナログスイッチ
部１７は、ｍ列の画素１２に対応するｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋
，ＳＷｍ－を備える。
画像表示部１１の画素配置領域には、水平方向（Ｘ軸方向）に延びるｎ行（ｎは２以上
の整数）の行走査線Ｇ１～Ｇｎ及びｎ行の読み出し用スイッチ選択線ＴＧ１～ＴＧｎと、
垂直方向（Ｙ軸方向）に延びるｍ列のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－の組と、
が配線されている。また、画像表示部１１の画素配置領域には、ゲート制御信号線Ｓ＋，
Ｓ－、及び、ゲート制御信号線Ｂが配線されている。
画像表示部１１は、規則的に配置された複数の画素１２を有する。ここで、複数の画素
１２は、水平方向（Ｘ方向）に延びるｎ行の行走査線Ｇ１～Ｇｎと、垂直方向（Ｙ方向）
に延びるｍ組のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－と、が交差する合計ｎ×ｍ個の
交差部に二次元マトリクス状に配置されている。
行走査線Ｇｊ（ｊは１～ｎの任意の整数）、及び、読み出し用スイッチ選択線ＴＧｊは
、ｊ行目に配置されたｍ個の画素１２のそれぞれに共通に接続されている。また、データ
線Ｄｉ＋，Ｄｉ－（ｉは１～ｍの任意の整数）は、ｉ列目に配置されたｎ個の画素１２の
それぞれに共通に接続されている。さらに、ゲート制御信号線Ｓ＋，Ｓ－、及び、ゲート
制御信号線Ｂは、何れも、全ての画素１２に共通に接続されている。ただし、ゲート制御
信号線Ｓ＋，Ｓ－、及び、ゲート制御信号線Ｂは、何れも、行毎に個別に設けられても良
い。
極性切り替え制御回路１４は、タイミング発生器１３によって生成されたタイミング信
号に基づいて、ゲート制御信号線Ｓ＋に対して正極性用のゲート制御信号（以下、ゲート
制御信号Ｓ＋と称す）を出力し、ゲート制御信号線Ｓ－に対して負極性用ゲート制御信号
（以下、ゲート制御信号Ｓ－と称す）を出力し、さらに、ゲート制御信号線Ｂに対してゲ
ート制御信号（以下、ゲート制御信号Ｂと称す）を出力する。
垂直シフトレジスタ＆レベルシフタ１５は、ｎ行の走査パルスを１行目からｎ行目にか
けて１行ずつ順番に１水平走査期間ＨＳＴの周期で出力する。ＡＮＤ回路ＡＤＡ１～ＡＤ
Ａｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジ
スタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～
Ｇｎに出力するか否かを制御する。ＡＮＤ回路ＡＤＢ１～ＡＤＢｎは、それぞれ、外部か
ら供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５か
ら１行ずつ順次出力されるｎ行の走査パルスを読み出し用スイッチ選択線ＴＧ１～ＴＧｎ
に出力するか否かを制御する。
例えば、画素１２に映像信号が書き込まれる動作（画像書き込み動作）の場合、外部か
らＨレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＡ１～ＡＤＡ
ｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ
行の走査パルスを行走査線Ｇ１～Ｇｎに出力する。他方、ＡＮＤ回路ＡＤＢ１～ＡＤＢｎ
は、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行
の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力しない。そのため、読
み出し用スイッチ選択線ＴＧ１～ＴＧｎは何れもＬレベルに固定される。
それに対し、画素１２に書き込まれた映像信号が読み出される動作（画像読み出し動作
）の場合、外部からＬレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路
ＡＤＢ１～ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ
順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力す
る。他方、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシ
フタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力しな
い。そのため、行走査線Ｇ１～Ｇｎは何れもＬレベルに固定される。
（画素１２の具体的な構成例）
図３は、画素１２の具体的な構成例を示す図である。ここでは、ｎ行×ｍ列の画素１２
のうちｊ行目かつｉ列目に設けられた画素１２について説明する。
図３に示すように、画素１２は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジ
スタと称す）Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ９と、ＰチャネルＭＯＳトランジス
タ（以下、単にトランジスタと称す）Ｔｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８と、を有する。
トランジスタＴｒ１及び保持容量Ｃｓ１は、データ線Ｄｉ＋を介して供給される正極性
の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的に
は、トランジスタＴｒ１では、ソースがデータ線対の一方のデータ線Ｄｉ＋に接続され、
ドレインがトランジスタＴｒ３のゲートに接続され、ゲートが行走査線Ｇｊに接続されて
いる。保持容量Ｃｓ１は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設
けられている。
トランジスタＴｒ２及び保持容量Ｃｓ２は、データ線Ｄｉ－を介して供給される負極性
の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的に
は、トランジスタＴｒ２では、ソースがデータ線対の他方のデータ線Ｄｉ－に接続され、
ドレインがトランジスタＴｒ４のゲートに接続され、ゲートが行走査線Ｇｊに接続されて
いる。保持容量Ｃｓ２は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設
けられている。なお、保持容量Ｃｓ１，Ｃｓ２は、互いに独立して設けられ、それぞれ正
極性及び負極性の映像信号を並列的に保持する。
トランジスタＴｒ３，Ｔｒ７は、保持容量Ｃｓ１に保持された電圧を出力するソースフ
ォロワバッファ（インピーダンス変換用バッファ）を構成している。具体的には、ソース
フォロワのトランジスタＴｒ３では、ドレインが接地電圧ラインＶｓｓに接続され、ソー
スがノードＮａに接続されている。バイアス制御可能な定電流負荷として用いられるトラ
ンジスタＴｒ７では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮａ
に接続され、ゲートがゲート制御信号線Ｂに接続されている。
トランジスタＴｒ４，Ｔｒ８は、保持容量Ｃｓ２に保持された電圧を出力するソースフ
ォロワバッファを構成している。具体的には、ソースフォロワのトランジスタＴｒ４では
、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮｂに接続されている。
バイアス制御可能な定電流負荷として用いられるトランジスタＴｒ８では、ソースが電源
電圧ラインＶｄｄに接続され、ドレインがノードＮｂに接続され、ゲートがゲート制御信
号線Ｂに接続されている。
トランジスタＴｒ５，Ｔｒ６は、極性切り替えスイッチを構成している。具体的には、
トランジスタＴｒ５では、ソースがノードＮａに接続され、ドレインが画素駆動電極ＰＥ
に接続され、ゲートがゲート制御信号線対の一方のゲート制御信号線Ｓ＋に接続されてい
る。トランジスタＴｒ６では、ソースがノードＮｂに接続され、ドレインが画素駆動電極
ＰＥに接続され、ゲートがゲート制御信号線対の他方のゲート制御信号線Ｓ－に接続され
ている。
液晶表示素子ＬＣは、光反射特性を有する画素駆動電極（反射電極）ＰＥと、画素駆動
電極と離間対向配置され光透過性を有する共通電極ＣＥと、これらの間の空間領域に充填
封入された液晶ＬＣＭと、によって構成される。共通電極ＣＥには、共通電圧Ｖｃｏｍが
印加されている。トランジスタＴｒ９は、画素駆動電極ＰＥとデータ線Ｄｉ＋との間に設
けられ、読み出し用スイッチ選択線ＴＧｊによってオンオフを切り替える。
データ線対Ｄｉ＋，Ｄｉ－には、アナログスイッチ部１７によってサンプリングされた
互いに極性の異なる映像信号が供給される。ここで、垂直シフトレジスタ＆レベルシフタ
１５から出力された走査パルスが行走査線Ｇｊに供給されると、トランジスタＴｒ１，Ｔ
ｒ２は同時にオン状態となる。それにより、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性
及び負極性の映像信号の電圧が蓄積、保持される。
なお、正極側及び負極側のそれぞれのソースフォロワバッファの入力抵抗はほぼ無限大
である。したがって、保持容量Ｃｓ１，Ｃｓ２のそれぞれに蓄積された電荷は、リークす
ることなく、１垂直走査期間が経過して新たな映像信号が書き込まれるまで保持される。
極性切り替えスイッチ（選択部）を構成するトランジスタＴｒ５，Ｔｒ６は、ゲート制
御信号Ｓ＋，Ｓ－に応じて相補的にオンオフを切り替えることにより、正極側のソースフ
ォロワバッファの出力電圧（正極性の映像信号の電圧）と、負極側のソースフォロワバッ
ファの出力電圧（負極性の映像信号の電圧）と、を交互に選択して画素駆動電極ＰＥに対
して出力する。これにより、画素駆動電極ＰＥには、周期的に極性反転する映像信号の電
圧が印加される。このように、この液晶表示装置は、画素自体に極性反転機能を有してい
るため、各画素において、画素駆動電極ＰＥに供給される映像信号の電圧の極性を高速に
切り替えることにより、垂直走査周波数に依らず、高い周波数での交流駆動が可能となる
。
（画素１２の交流駆動方法の説明）
図４は、液晶表示装置５０による画素１２の交流駆動方法を説明するためのタイミング
チャートである。ここでは、ｎ行×ｍ列の画素１２のうちｊ行目かつｉ列目に設けられた
画素１２の交流駆動方法について説明する。
なお、図４において、ＶＳＴは、映像信号の垂直走査の基準となる垂直同期信号を表し
ている。Ｂは、２種類のソースフォロワバッファの定電流負荷として用いられるトランジ
スタＴｒ７，Ｔｒ８のそれぞれのゲートに供給されるゲート制御信号を表している。Ｓ＋
は、極性切り替えスイッチに設けられた正極側のトランジスタＴｒ５のゲートに供給され
るゲート制御信号を表している。Ｓ－は、極性切り替えスイッチに設けられた負極側のト
ランジスタＴｒ６のゲートに供給されるゲート制御信号を表している。ＶＰＥは、画素駆
動電極ＰＥに印加される電圧を表している。Ｖｃｏｍは、共通電極ＣＥに印加される電圧
を表している。ＶＬＣは、液晶ＬＣＭに印加される交流電圧を表している。
また、図５は、画素１２に書き込まれる正極性映像信号及び負極性映像信号のそれぞれ
の黒から白までの電圧レベルを説明するための図である。図５の例では、正極性映像信号
は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表
している。それに対し、負極性映像信号は、電圧レベルが最小のときに白レベルを表し、
電圧レベルが最大のときに黒レベルを表している。ただし、正極性映像信号は、電圧レベ
ルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表すようにして
もよい。また、負極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベ
ルが最大のときに白レベルを表すようにしてもよい。なお、図中の一点鎖線は、正極性映
像信号及び負極性映像信号の反転中心を示している。
画素１２において、トランジスタＴｒ９は、読み出し用スイッチ選択線ＴＧｊがＬレベ
ルに固定されているためオフ状態を維持する。他方、トランジスタＴｒ１，Ｔｒ２は、行
走査線Ｇｊに走査パルスが供給された場合に一時的にオンする。それにより、保持容量Ｃ
ｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
図４に示すように、ゲート制御信号Ｓ＋がＨレベルを示す期間、正極側のトランジスタ
Ｔｒ５がオンする。このとき、ゲート制御信号ＢをＬレベルにすることにより、トランジ
スタＴｒ７がオンするため、正極性側のソースフォロワバッファがアクティブになる。そ
れにより、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電される。なお、ゲ
ート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ８がオンするため、負極
性側のソースフォロワバッファもアクティブになる。しかしながら、負極性側のトランジ
スタＴｒ６がオフしているため、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに
充電されることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御
信号ＢをＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ＋をＨレベルか
らＬレベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるた
め、液晶容量には正極性の駆動電圧が保持される。
一方、ゲート制御信号Ｓ－がＨレベルを示す期間、負極側のトランジスタＴｒ６がオン
する。このとき、ゲート制御信号ＢをＬレベルにすることにより、負極側のトランジスタ
Ｔｒ８がオンするため、負極側のソースフォロワバッファがアクティブになる。それによ
り、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電される。なお、ゲート制
御信号ＢをＬレベルにすることにより、トランジスタＴｒ７がオンするため、正極性側の
ソースフォロワバッファもアクティブになる。しかしながら、正極性側のトランジスタＴ
ｒ５がオフしているため、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電さ
れることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号Ｂ
をＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ－をＨレベルからＬレ
ベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液
晶容量には負極性の駆動電圧が保持される。
上述の正極側及び負極側のそれぞれの動作を交互に繰り返すことにより、画素駆動電極
ＰＥには、正極性及び負極性のそれぞれの映像信号の電圧を用いて交流化された駆動電圧
ＶＰＥが印加されることになる。
なお、保持容量Ｃｓ１，Ｃｓ２に保持された電荷を直接に画素駆動電極ＰＥに転送する
のではなく、ソースフォロワバッファを介して転送しているため、画素駆動電極ＰＥにお
いて正極性及び負極性の映像信号の電圧の充放電を繰り返し行った場合でも、電荷を中和
させることなく、電圧レベルの減衰しない画素駆動を実現することができる。
また、図４に示すように、画素駆動電極ＰＥへの印加電圧ＶＰＥの電圧レベルの切り替
わりに同期して、共通電極ＣＥへの印加電圧Ｖｃｏｍの電圧レベルを、印加電圧ＶＰＥと
は逆のレベルに切り替えている。なお、共通電極ＣＥへの印加電圧Ｖｃｏｍは、画素駆動
電極ＰＥへの印加電圧ＶＰＥの反転基準電圧とほぼ等しい電圧を反転基準にしている。
ここで、液晶ＬＣＭに印加される実質的な交流電圧ＶＬＣは、画素駆動電極ＰＥへの印
加電圧ＶＰＥと、共通電極ＣＥへの印加電圧Ｖｃｏｍと、の差電圧であるから、液晶ＬＣ
Ｍには、直流成分を含まない交流電圧ＶＬＣが印加されることとなる。このように、共通
電極ＣＥへの印加電圧Ｖｃｏｍを画素駆動電極ＰＥへの印加電圧ＶＰＥと逆相で切り替え
ることにより、画素駆動電極ＰＥに印加すべき電圧の振幅を小さくすることができるため
、画素の回路部分を構成するトランジスタの耐圧及び消費電力を低減することができる。
なお、仮に１画素当たりのソースフォロワバッファに定常的に流れる電流が１μＡの微
少電流である場合でも、液晶表示装置の全画素に定常的に流れる電流は無視できないほど
に大きな電流になる可能性がある。例えば、フルハイビジョン２００万画素の液晶表示装
置では、消費電流が２Ａに達してしまう可能性がある。そこで、画素１２では、定電流負
荷として用いられるトランジスタＴｒ７，Ｔｒ８を、常時オンにはせず、それぞれ正極側
及び負極側のトランジスタＴｒ５，Ｔｒ６がオンしている期間のうちの限られた期間のみ
オンしている。それにより、一方のソースフォロワバッファを動作させている場合には、
他方のソースフォロワバッファの動作を停止させることができるため、消費電流の増大を
抑制することができる。
液晶表示素子ＬＣの交流駆動周波数は、垂直走査周波数に依らず、画素自身の反転制御
周期を調整することで自由に調整することができる。例えば、垂直走査周波数が一般的な
テレビ映像信号で用いられる６０Ｈｚであって、フルハイビジョンの垂直周期走査線数ｕ
が１１２５ラインであるとする。また、各画素における極性切り替えを１５ライン期間程
度の周期で行うものとする。換言すると、各画素における極性切り替え１周期当たりのラ
イン数ｒを３０ラインとする。この場合、液晶の交流駆動周波数は、６０Ｈｚ×１１２５
／（１５×２）＝２．２５Ｈｚとなる。つまり、液晶表示装置５０は、液晶の交流駆動周
波数を飛躍的に高めることができる。それにより、液晶の交流駆動周波数が低い場合に問
題となっていた液晶画面に表示される映像の信頼性、安定性、表示品質を大幅に向上させ
ることができる。
続いて、液晶表示装置５０の各動作モードでの動作について説明する。
（画像表示モードでの液晶表示装置５０の動作）
まず、液晶表示装置５０の画像表示モードでの動作について、図６を用いて説明する。
図６は、液晶表示装置５０の画像表示モードでの動作を示すタイミングチャートである。
図６に示すように、水平同期信号ＨＳＴのパルス信号が供給されると、シフトレジスタ
回路５６１は、クロック信号ＨＣＫに同期して、ｓ（ｓは２以上の整数）ビット幅の映像
信号をｍ列分、逐次取り込む。１ラインラッチ回路５６２は、シフトレジスタ回路５６１
に取り込まれたｍ列分の映像信号を、トリガ信号ＲＥＧ＿Ｓが一時的にアクティブになっ
たタイミングで一斉に出力する。
階調カウンタ５６４は、クロック信号ＣＮＴ＿ＣＫの立ち上がり回数をカウントし、そ
のカウント値に応じた階調レベルの階調信号Ｃｏｕｔを出力する。ここで、階調カウンタ
５６４は、１水平走査期間の開始時（水平同期信号ＨＳＴの立ち上がり時）には最小レベ
ルの階調信号Ｃｏｕｔを出力し、カウント値の上昇に伴って階調信号Ｃｏｕｔの階調レベ
ルを増加させ、１水平走査期間の終了時（水平同期信号ＨＳＴの次の立ち上がり直前）に
は最大レベルの階調信号Ｃｏｕｔを出力する。なお、階調カウンタ５６４によるカウント
値は、例えば水平同期信号ＨＳＴの立ち上がりに応じてリセット信号ＣＮＴ＿Ｒがアクテ
ィブになることによって“０”に初期化される。
コンパレータ部５６３に設けられたｍ列のコンパレータ５６３＿１～５６３＿ｍは、ク
ロック信号ＣＭＰ＿ＣＫに同期して動作し、階調カウンタ５６４から出力された階調信号
Ｃｏｕｔが１ラインラッチ回路５６２から一斉に出力されたｍ列の映像信号（ラインデー
タ）のそれぞれと一致したタイミングで、一致信号Ｐ１～Ｐｍをアクティブ（例えばＬレ
ベル）にする。
アナログスイッチ部１７に設けられたｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ
＋，ＳＷｍ－のうち、正極性側のスイッチ素子ＳＷ１＋～ＳＷｍ＋は、それぞれ、データ
線Ｄ１＋～Ｄｍ＋と、共通配線Ｄｃｏｍ＋と、の間に設けられている。また、負極性側の
スイッチ素子ＳＷ１－～ＳＷｍ－は、それぞれ、データ線Ｄ１－～Ｄｍ－と、共通配線Ｄ
ｃｏｍ－と、の間に設けられている。ｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋
，ＳＷｍ－は、それぞれ、コンパレータ５６３＿１～５６３＿ｍからの一致信号Ｐ１～Ｐ
ｍによってオンオフを切り替える。
なお、共通配線Ｄｃｏｍ＋には、ランプ信号発生器２から出力された正極性用のランプ
信号である基準ランプ電圧Ｒｅｆ＿Ｒ＋が供給されている。また、共通配線Ｄｃｏｍ－に
は、ランプ信号発生器２から出力された負極性用のランプ信号である基準ランプ電圧Ｒｅ
ｆ＿Ｒ－が供給されている。
基準ランプ電圧Ｒｅｆ＿Ｒ＋は、各水平走査期間の開始から終了にかけて映像のレベル
が黒レベルから白レベルに変化する掃引信号である。基準ランプ電圧Ｒｅｆ＿Ｒ－は、各
水平走査期間の開始から終了にかけて映像のレベルが白レベルから黒レベルに変化する掃
引信号である。したがって、共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ＋と、
共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ－とは、互いに反転関係となってい
る。
スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、水平走査期間の開始時にス
タート信号ＳＷ＿Ｓｔａｒｔがアクティブ（例えばＨレベル）になることによって一斉に
オンする。その後、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、それぞれ
、コンパレータ５６３＿１～５６３＿ｍから出力された一致信号Ｐ１～Ｐｍがアクティブ
（例えばＬレベル）になることによってオンからオフに切り替わる。なお、水平走査期間
の終了時にはスタート信号ＳＷ＿Ｓｔａｒｔはインアクティブ（例えばＬレベル）になる
。
図６の例では、階調レベルｋの映像信号が書き込まれる画素列、に対応して設けられた
スイッチ素子ＳＷｑ＋，ＳＷｑ－（ｑは１～ｍの何れかの整数）、のオンオフを切り替え
るタイミングを表す波形が、波形ＳＰｋとして示されている。図６を参照すると、上記ス
イッチ素子ＳＷｑ＋，ＳＷｑ－は、スタート信号ＳＷ＿Ｓｔａｒｔの立ち上がりでオンし
た後、一致信号Ｐｑがアクティブになることによってオンからオフに切り替わる。ここで
、スイッチ素子ＳＷｑ＋，ＳＷｑ－は、オンからオフに切り替わるタイミングで基準ラン
プ電圧Ｒｅｆ＿Ｒ＋，Ｒｅｆ＿Ｒ－（図６における電圧Ｐ，Ｑ）をサンプリングする。こ
れらのサンプリングされた電圧Ｐ，Ｑは、データ線Ｄｑ＋，Ｄｑ－に供給される。換言す
ると、階調レベルｋの映像信号のＤＡ変換結果であるアナログ電圧Ｐ，Ｑがそれぞれデー
タ線Ｄｑ＋，Ｄｑ－に供給される。
なお、画像表示モードでは、外部からＨレベルのモード切替信号ＭＤが供給されている
。そのため、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の
走査パルスは、それぞれ行走査線Ｇ１～Ｇｎに供給される。それにより、例えばｊ行目の
各画素１２に設けられたトランジスタＴｒ１，Ｔｒ２は、行走査線Ｇｊに走査パルスが供
給されることによって一時的にオンする。それにより、ｊ行目の各画素１２に設けられた
保持容量Ｃｓ１，Ｃｓ２には、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄
積、保持される。他方、各画素１２に設けられたトランジスタＴｒ９はオフ状態を維持す
る。その後の各画素１２の交流駆動方法については、既に説明した通りである。
上述のように、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、各水平走査
期間の開始時に一斉にオンするが、それぞれ、対応する画素１２に表示させる画像の階調
レベルに応じた任意のタイミングでオフする。つまり、スイッチ素子ＳＷ１＋，ＳＷ１－
～ＳＷｍ＋，ＳＷｍ－は、全て同時にオフする場合もあれば、異なるタイミングでオフす
る場合もある。また、オフする順番も固定されていない。
このように、液晶表示装置５０は、ランプ信号を用いて映像信号をＤＡ変換したうえで
画素１２に書き込むことにより、画像の直線性を向上させることができる。
（画素検査モードでの液晶表示装置５０の動作）
続いて、液晶表示装置５０の画素検査モードでの動作について説明する。なお、画素検
査モードでは、ランプ信号発生器２の代わりに検査装置が設けられる。
画素検査モードでは、まず、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にか
けて１行ずつ順番に検査用の映像信号の書き込みが行われる。このときの動作は、基本的
には、画素表示モードでの動作と同様である。その後、検査対象である画素１２に書き込
まれた映像信号（画素駆動電圧ＶＰＥ）の読み出しが行われる。
画素読み出し動作では、外部から供給されるモード切替信号ＭＤがＨレベルからＬレベ
ルに切り替わる。そのため、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出
力されるｎ行の走査パルスのうち検査対象であるｊ行目の走査パルスは、読み出し用スイ
ッチ選択線ＴＧｊに供給される。それにより、検査対象であるｊ行目の各画素１２に設け
られたトランジスタＴｒ９は、読み出し用スイッチ選択線ＴＧｊに走査パルスが供給され
ることによって一時的にオンする。他方、各画素１２に設けられたトランジスタＴｒ１，
Ｔｒ２はオフ状態を維持する。
例えば、ｊ行目かつｉ列目に設けられた画素１２では、トランジスタＴｒ９をオンする
ことによって画素駆動電極ＰＥとデータ線Ｄｉ＋とが導通状態となるため、画素駆動電極
ＰＥの電圧がデータ線Ｄｉ＋に読み出される。このとき、トランジスタＴｒ７，Ｔｒ８を
アクティブにし、かつ、トランジスタＴｒ５，Ｔｒ６の何れかをオンすることにより、画
素駆動電極ＰＥは、トランジスタＴｒ３，Ｔｒ７又はトランジスタＴｒ４，Ｔｒ８からな
るソースフォロワバッファによって駆動された状態となる。それにより、ソースフォロワ
バッファによって画素駆動電極ＰＥに印可されている駆動電圧ＶＰＥは、データ線Ｄｉ＋
に読み出される。
検査対象であるｊ行目のｍ個の画素１２からデータ線Ｄ１＋～Ｄｍ＋のそれぞれに読み
出されたｍ個の画素駆動電圧ＶＰＥは、アナログスイッチ部１７に設けられたｍ組のＳＷ
１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－を順次オンすることにより、共通配線Ｄｃｏｍ＋に
逐次供給される。ランプ信号発生器２の代わりに設けられた検査装置（不図示）は、共通
配線Ｄｃｏｍ＋を介して逐次供給されるｍ個の画素駆動電圧ＶＰＥに基づいて、ｊ行目の
ｍ個の画素１２の故障（画素の欠陥及び特性劣化）の有無を検出する。このような検査は
、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて１行ずつ順番に行われる
。
ここで、検査対象の画素１２では、低出力インピーダンスのソースフォロワバッファに
よって駆動された画素駆動電極ＰＥの電圧ＶＰＥがそのまま読み出されるため、検査対象
の画素１２の欠陥や特性劣化を正確かつ容易に検出することが可能である。
ところで、液晶表示装置５０では、画像表示性能を向上させるため、いくつかの対策が
施されている。
まず、ｓビット幅の映像信号を構成する第１～第ｓビット信号のうち、最下位ビットの
ビット信号である第１ビット信号の信号変化の周期が最も短く、第１ビット信号から第１
０ビット信号にかけて徐々に信号変化の周期が長くなり、最上位ビットのビット信号であ
る第１０ビット信号の信号変化の周期が最も長くなる（図７参照）。
そこで、頻繁に信号変化する第１ビット信号が伝搬する第１ビット信号線は、他のビッ
ト信号線と比較して、高周波の動作に有利なグランド配線の近傍に配置されている。また
、頻繁に信号変化する第１ビット信号が伝搬する第１ビット信号線は、他のビット信号線
と比較して、アナログスイッチ部１７からのノイズの影響を受けないようにするため、ア
ナログスイッチ部１７から離れた領域に配置されている。それらにより、フレームレート
を上げても安定動作を行うことができ、表示される画像の残像感は解消される。
しかしながら、液晶表示装置５０では、頻繁に信号変化する第１ビット信号が伝搬する
第１ビット信号線の長さ（具体的には、１ラインラッチ回路５６２からコンパレータ部５
６３までの第１ビット信号線の長さ）は、他のビット信号線よりも長くなる。ここで、通
常、信号線の長さが長くなるほど、信号線から配線層間膜への電流リークが発生しやすく
なるとともに、製造時の不具合等によるごみの影響や、パターン露光時の寸法変動をうけ
やすくなり配線抵抗が部分的に高くなりやすくなる（図８参照）。また、信号変化が頻繁
になるほど、電流リークの発生や高抵抗化の影響を受けて、長期の連続使用に起因する進
行性の故障が発生しやすくなる。そのため、頻繁に信号変化する第１ビット信号が伝搬す
る第１ビット信号線には、長期の連続使用に起因する進行性の故障が発生しやすくなる。
その結果、液晶表示装置５０では、動作の信頼性が低下してしまうという問題があった。
また、上記の製造時の不具合等によるごみの影響や、パターン露光時の寸法変動は、初期
状態の動作不具合も引き起こすため、製造歩留まりも低下してしまうという問題があった
。
そこで、信頼性や製造歩留まりを向上させることが可能な実施の形態１にかかる液晶表
示装置及びその製造方法が見いだされた。
＜実施の形態１＞
図９は、実施の形態１にかかる液晶表示装置１を示すブロック図である。液晶表示装置
１は、液晶表示装置５０と比較して、水平ドライバ５６の代わりに水平ドライバ１６を備
える。液晶表示装置１のその他の構成については、液晶表示装置５０の場合と同様である
ため、その説明を省略する。
水平ドライバ１６は、シフトレジスタ部１６１と、１ラインラッチ部１６２と、コンパ
レータ部１６３と、階調カウンタ１６４と、を備える。シフトレジスタ部１６１、１ライ
ンラッチ部１６２、コンパレータ部１６３、及び、階調カウンタ１６４は、それぞれシフ
トレジスタ回路５６１、１ラインラッチ回路５６２、コンパレータ部５６３、及び、階調
カウンタ５６４に対応する。
シフトレジスタ部１６１は、シフトレジスタ回路５６１と同様に、クロック信号ＨＣＫ
に同期して、ｓ（ｓは２以上の整数）ビット幅の映像信号をｍ列分、逐次取り込む。１ラ
インラッチ部１６２は、１ラインラッチ回路５６２と同様に、シフトレジスタ部１６１に
取り込まれたｍ列分のｓビット幅の映像信号を、トリガ信号ＲＥＧ＿Ｓが一時的にアクテ
ィブになったタイミングで一斉に取り込み（ラッチし）、出力する。
階調カウンタ１６４は、クロック信号ＣＮＴ＿ＣＫの立ち上がり回数をカウントし、そ
のカウント値に応じた階調レベルの階調信号Ｃｏｕｔを出力する。ここで、階調カウンタ
１６４は、１水平走査期間の開始時（水平同期信号ＨＳＴの立ち上がり時）には最小レベ
ルの階調信号Ｃｏｕｔを出力し、カウント値の上昇に伴って階調信号Ｃｏｕｔの階調レベ
ルを増加させ、１水平走査期間の終了時（水平同期信号ＨＳＴの次の立ち上がり直前）に
は最大レベルの階調信号Ｃｏｕｔを出力する。なお、階調カウンタ１６４によるカウント
値は、例えば水平同期信号ＨＳＴの立ち上がりに応じてリセット信号ＣＮＴ＿Ｒがアクテ
ィブになることによって“０”に初期化される。
コンパレータ部１６３に設けられたｍ列のコンパレータ１６３＿１～１６３＿ｍは、ク
ロック信号ＣＭＰ＿ＣＫに同期して動作し、階調カウンタ１６４から出力された階調信号
Ｃｏｕｔが１ラインラッチ部１６２から一斉に出力されたｍ列の映像信号（ラインデータ
）のそれぞれと一致したタイミングで、一致信号Ｐ１～Ｐｍをアクティブ（例えばＬレベ
ル）にする。
水平ドライバ１６のその他の構成及び動作については、水平ドライバ５６の場合と同様
であるため、その説明を省略する。
（シフトレジスタ部１６１及びその周辺回路の具体的な構成例）
図１０は、シフトレジスタ部１６１及びその周辺回路の具体的な構成例を示すブロック
図である。図１０の例では、映像信号のビット幅が１０ビット幅（ｓ＝１０）である場合
について説明する。また、図１０には、１ラインラッチ部１６２、コンパレータ部１６３
、階調カウンタ１６４、及び、アナログスイッチ部１７も示されている。
図１０に示すように、シフトレジスタ部１６１は、映像信号のビット幅に応じた１０個
のシフトレジスタ回路１６１＿１～１６１＿１０によって構成されている。また、１ライ
ンラッチ部１６２は、映像信号のビット幅に応じた１０個の１ラインラッチ回路１６２＿
１～１６２＿１０によって構成されている。
シフトレジスタ回路１６１＿１は、１０ビット幅の映像信号を構成する第１～第１０ビ
ット信号のうち、最下位ビットのビット信号である第１ビット信号をｍ列分、逐次取り込
む。同様に、シフトレジスタ回路１６１＿２～１６１＿１０は、それぞれ、第２～第１０
ビット信号をｍ列分、逐次取り込む。
１ラインラッチ回路１６２＿１は、シフトレジスタ回路１６１＿１に取り込まれたｍ列
分の第１ビット信号を、トリガ信号ＲＥＧ＿Ｓが一時的にアクティブになったタイミング
で一斉に出力する。同様に、１ラインラッチ回路１６２＿２～１６２＿１０は、それぞれ
、シフトレジスタ回路１６１＿２～１６１＿１０に取り込まれたｍ列分の第２～第１０ビ
ット信号を、トリガ信号ＲＥＧ＿Ｓが一時的にアクティブになったタイミングで一斉に出
力する。
ここで、第１～第１０ビット信号のうち、最下位ビットのビット信号である第１ビット
信号の信号変化の周期が最も短く、第１ビット信号から第１０ビット信号にかけて徐々に
信号変化の周期が長くなり、最上位ビットのビット信号である第１０ビット信号の信号変
化の周期が最も長くなる。したがって、仮に信号線の長さが同じであれば、第１～第１０
ビット信号のそれぞれが伝搬する第１～第１０ビット信号線のうち、頻繁に信号変化する
第１ビット信号が伝搬する第１ビット信号線には、長期の連続使用に起因する進行性の故
障や製造時の不良が発生しやすくなる。
そこで、本実施の形態では、１ラインラッチ回路１６２＿１～１６２＿１０のうち、１
ラインラッチ回路１６２＿１が、少なくとも１ラインラッチ回路１６２＿１０よりもコン
パレータ部１６３の近傍に配置されている。より好ましくは、１ラインラッチ回路１６２
＿１が、１ラインラッチ回路１６２＿２～１６２＿１０よりもコンパレータ部１６３の近
傍に配置されている。
それにより、１ラインラッチ回路１６２＿１からコンパレータ部１６３にかけて配線さ
れた第１ビット信号線の長さが、１ラインラッチ回路１６２＿２～１６２＿１０の各々か
らコンパレータ部１６３にかけて配線された第２～第１０ビット信号線の長さよりも短く
なる。それにより、頻繁に信号変化する第１ビット信号が伝搬する第１ビット信号線では
、信号線から絶縁層間膜への電流リークが発生したり、製造時の不具合等により配線抵抗
が部分的に高くなったりした場合でも、ＲＣの時定数の低下によって信号線の負荷が軽減
されるため、長期の連続使用に起因する進行性の故障が発生しにくくなる。その結果、液
晶表示装置１では、信頼性が向上する。また、製造歩留まりも向上する。
図１１は、１ラインラッチ部から一斉に出力されたｍ列の最下位ビットの映像信号（ラ
インデータ）うちｉ列目の映像信号の波形、及び、その映像信号と階調信号Ｃｏｕｔとが
一致したタイミングでコンパレータ部から出力される一致信号Ｐｉの波形を示す。
図１１の１段目は、最下位ビットのビット信号である第１ビット信号の理想的な波形を
示している。図１１に示すように、第１ビット信号の理想的な波形は、矩形波である。
図１１の２段目は、液晶表示装置１における第１ビット信号の波形を示している。具体
的には、シフトレジスタ回路１６１＿１及び１ラインラッチ回路１６２＿１が、他のシフ
トレジスタ回路及び１ラインラッチ回路よりも、アナログスイッチ部１７（即ち、コンパ
レータ部１６３）の近くに配置された場合の、第１ビット信号の波形を示している。
図１１の３段目は、液晶表示装置５０における第１ビット信号の波形を示している。具
体的には、シフトレジスタ回路１６１＿１及び１ラインラッチ回路１６２＿１のそれぞれ
に相当する回路が、他のシフトレジスタ回路及び１ラインラッチ回路よりも、アナログス
イッチ部１７（即ち、コンパレータ部５６３）から離れて配置された場合の、第１ビット
信号の波形を示している。
図１１の２段目の波形は、図１１の３段目の波形と比較して、第１ビット信号が伝搬す
る信号線（以下、第１ビット信号線と称す）の配線長が短いため、ＲＣ時定数が小さくな
り、第１ビット信号のなまりは小さくなっている。それに対し、図１１の３段目の波形は
、第１ビット信号線の配線長が長いため、ＲＣ時定数が大きくなり、第１ビット信号のな
まりは大きくなっている。
図１１の４段目の波形は、図１１の３段目に示す第１ビット信号に対応する一致信号Ｐ
ｉの波形を示している。即ち、図１１の４段目の波形は、第１ビット信号線の配線長が長
い場合における一致信号Ｐｉの波形を示している。この場合、第１ビット信号のなまりが
大きいため、コンパレータ出力の立ち上がり及び立ち下がりは、何れも理想的な第１ビッ
ト信号の立ち上がり及び立ち下がりから遅れている。
図１１の５段目の波形は、シフトレジスタ回路１６１＿１及び１ラインラッチ回路１６
２＿１のそれぞれに相当する回路が、他のシフトレジスタ回路及び１ラインラッチ回路よ
りも、アナログスイッチ部１７（即ち、コンパレータ部５６３）から離れて配置された場
合において、電流リークや製造上の不具合によって第１ビット信号線が高抵抗になった場
合の、第１ビット信号の波形を示す。この場合、第１ビット信号線の配線長が長いため、
ＲＣ時定数が大きくなり、第１ビット信号のなまりが大きくなるのに加えて、電流リーク
や配線の高抵抗化の影響により、第１ビット信号の電圧レベルは、Ｈレベルと判断される
閾値電圧以上まで立ち上がることができない。そのため、図１１の６段目に示すように、
一致信号Ｐｉは、Ｈレベルに立ち上がることができず、Ｌレベルの状態を維持する。つま
り、液晶表示装置５０は、正常に動作することができない。
それに対し、本実施の形態にかかる液晶表示装置１では、シフトレジスタ回路１６１＿
１及び１ラインラッチ回路１６２＿１が、他のシフトレジスタ回路及び１ラインラッチ回
路よりも、アナログスイッチ部１７（即ち、コンパレータ部１６３）の近くに配置されて
おり、第１ビット信号線の配線長が短いため、ＲＣ時定数が小さくなり、第１ビット信号
のなまりが小さい。そのため、液晶表示装置１は、少しの電流リークや配線の高抵抗化な
どが発生した場合でも、正常に動作することができる。
つまり、本実施の形態にかかる液晶表示装置１は、電流リークや製造上の不具合によっ
て配線が高抵抗になった場合でも、正常に動作することができる。その結果、信頼性や製
造歩留まりが向上する。
このように、本実施の形態にかかる液晶表示装置１では、映像信号を構成する複数のビ
ット信号のうち頻繁に信号変化する最下位ビットのビット信号が伝搬する第１ビット信号
線の長さが、それ以外のビット信号が伝搬する第２～第１０ビット信号線の長さよりも短
くなるように配線されている。それにより、頻繁に信号変化する第１ビット信号が伝搬す
る第１ビット信号線では、信号線から絶縁層間膜への電流リークが発生したり、製造時の
不具合等により配線抵抗が部分的に高くなったりした場合でも、配線の長さが短いことに
よるＲＣの時定数の低下によって信号線の負荷が軽減されるため、長期の連続使用に起因
する進行性の故障が発生しにくくなる。その結果、液晶表示装置１では、信頼性が向上す
る。また、製造歩留まりも向上する。
本実施の形態にかかる液晶表示装置１は、例えば、光通信システムに搭載されるＷＳＳ
装置の光スイッチング素子に用いられる。ここで、液晶表示装置１がＷＳＳ装置の光スイ
ッチング素子に用いられる場合、画像表示に用いられる場合と比較して高速な動作周波数
が求められないため、第１ビット信号線を短くするために１ラインラッチ回路１６２＿１
をグランド配線から離れて（即ち、コンパレータ部１６３の近傍に）配置しても問題はな
い。また、この場合、画像表示に用いられる場合と比較して多少の残像感は許容されるた
め、第１ビット信号線を短くするために１ラインラッチ回路１６２＿１をアナログスイッ
チ部１７（即ち、コンパレータ部１６３）の近傍に配置しても問題はない。
１ 液晶表示装置
２ ランプ信号発生器
１１ 画像表示部
１２ 画素
１３ タイミング発生器
１４ 極性切り替え制御回路
１５ 垂直シフトレジスタ＆レベルシフタ
１６ 水平ドライバ
１７ アナログスイッチ部
５０ 液晶表示装置
５６ 水平ドライバ
１６１ シフトレジスタ部
１６１＿１～１６１＿１０ シフトレジスタ回路
１６２ １ラインラッチ部
１６３ コンパレータ部
１６３＿１～１６３＿ｍ コンパレータ
１６４ 階調カウンタ
５６１ シフトレジスタ回路
５６２ １ラインラッチ回路
５６３ コンパレータ部
５６３＿１～５６３＿ｍ コンパレータ
５６４ 階調カウンタ
ＡＤＡ１～ＡＤＡｎ ＡＮＤ回路
ＡＤＢ１～ＡＤＢｎ ＡＮＤ回路
Ｂ ゲート制御信号線
ＣＥ 共通電極
Ｃｓ１，Ｃｓ２ 保持容量
Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－ データ線
Ｄｃｏｍ＋，Ｄｃｏｍ－ 共通配線
Ｇ１～Ｇｎ 行走査線
ＬＣ 液晶表示素子
ＬＣＭ 液晶
Ｎａ，Ｎｂ ノード
ＰＥ 画素駆動電極（反射電極）
Ｓ＋，Ｓ－ ゲート制御信号線
ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－ スイッチ素子
ＴＧ１＋～ＴＧｎ＋ 読み出し用スイッチ選択線
ＴＧ１－～ＴＧｎ－ 読み出し用スイッチ選択線
Ｔｒ１～Ｔｒ９ トランジスタ

Claims (8)

  1. 複数の画素と、
    前記複数の画素の各列に対応して設けられた複数のデータ線と、
    ｓ（ｓは２以上の整数）ビット幅の映像信号を前記複数の画素の列数分、逐次取り込む
    シフトレジスタ部と、
    前記シフトレジスタ部によって取り込まれた前記複数の映像信号を一斉に出力するラッ
    チ部と、
    前記ラッチ部から出力された前記複数の映像信号をそれぞれ複数のアナログ電圧に変換
    する複数のコンパレータと、
    前記複数のアナログ電圧をそれぞれ前記複数のデータ線に供給するか否かを切り替える
    アナログスイッチ部と、
    を備え、
    前記シフトレジスタ部は、
    ｓビット幅の前記映像信号を構成する第１～第ｓビット信号を、それぞれ前記複数の画
    素の列数分、逐次取り込む第１～第ｓシフトレジスタ回路を有し、
    前記ラッチ部は、
    前記第１～前記第ｓシフトレジスタ回路のそれぞれによって取り込まれた前記複数の画
    素の列数分の第１～第ｓビット信号を、それぞれ一斉に出力する第１～第ｓラッチ回路を
    有し、
    前記第１～前記第ｓラッチ回路のうち、最下位ビットのビット信号である複数の前記第
    １ビット信号を一斉に出力するように構成された前記第１ラッチ回路は、少なくとも、最
    上位ビットのビット信号である複数の前記第ｓビット信号を一斉に出力するように構成さ
    れた前記第ｓラッチ回路よりも、前記複数のコンパレータの近傍に配置されており、前記
    第１～前記第ｓラッチ回路と前記複数のコンパレータは直接配線により接続されている、
    液晶表示装置。
  2. 前記第１ラッチ回路は、当該第１ラッチ回路から前記複数のコンパレータのそれぞれに
    かけて配線される複数の信号線が、少なくとも、前記第ｓラッチ回路から前記複数のコン
    パレータのそれぞれにかけて配線される複数の信号線よりも短くなるように配置される、
    請求項１に記載の液晶表示装置。
  3. 前記第１ラッチ回路は、前記第２～前記第ｓラッチ回路よりも前記複数のコンパレータ
    の近傍に配置されている、
    請求項１に記載の液晶表示装置。
  4. 前記第１ラッチ回路は、当該第１ラッチ回路から前記複数のコンパレータのそれぞれに
    かけて配線される複数の信号線が、前記第２～前記第ｓラッチ回路の各々から前記複数の
    コンパレータのそれぞれにかけて配線される複数の信号線よりも短くなるように配置され
    る、
    請求項３に記載の液晶表示装置。
  5. 前記液晶表示装置は、光通信システムに用いられる光スイッチング素子である、
    請求項１～４の何れか一項に記載の液晶表示装置。
  6. 複数の画素と、
    前記複数の画素の各列に対応して設けられた複数のデータ線と、
    ｓ（ｓは２以上の整数）ビット幅の映像信号を前記複数の画素の列数分、逐次取り込む
    シフトレジスタ部と、
    前記シフトレジスタ部によって取り込まれた前記複数の映像信号を一斉に出力するラッ
    チ部と、
    前記ラッチ部から出力された前記複数の映像信号をそれぞれ複数のアナログ電圧に変換
    する複数のコンパレータと、
    前記複数のアナログ電圧をそれぞれ前記複数のデータ線に供給するか否かを切り替える
    アナログスイッチ部と、
    を備え、
    前記シフトレジスタ部は、
    ｓビット幅の前記映像信号を構成する第１～第ｓビット信号を、それぞれ前記複数の画
    素の列数分、逐次取り込む第１～第ｓシフトレジスタ回路を有し、
    前記ラッチ部は、
    前記第１～前記第ｓシフトレジスタ回路のそれぞれによって取り込まれた前記複数の画
    素の列数分の第１～第ｓビット信号を、それぞれ一斉に出力する第１～第ｓラッチ回路を
    有する、
    液晶表示装置の製造方法であって、
    前記第１～前記第ｓラッチ回路のうち、最下位ビットのビット信号である複数の前記第
    １ビット信号を一斉に出力するように構成された前記第１ラッチ回路を、少なくとも、最
    上位ビットのビット信号である複数の前記第ｓビット信号を一斉に出力するように構成さ
    れた前記第ｓラッチ回路よりも、前記複数のコンパレータの近傍に配置し、前記第１～前
    記第ｓラッチ回路と前記複数のコンパレータは直接配線により接続する、
    液晶表示装置の製造方法。
  7. 前記第１ラッチ回路を配置するステップでは、
    前記第１ラッチ回路を、当該第１ラッチ回路から前記複数のコンパレータのそれぞれに
    かけて配線される複数の信号線が、少なくとも、前記第ｓラッチ回路から前記複数のコン
    パレータのそれぞれにかけて配線される複数の信号線よりも短くなるように配置する、
    請求項６に記載の液晶表示装置の製造方法。
  8. 前記液晶表示装置は、光通信システムに用いられる光スイッチング素子である、
    請求項６又は７に記載の液晶表示装置の製造方法。
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