WO2017130728A1 - 固体撮像装置および電子機器 - Google Patents

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photoelectric conversion
pixel
imaging device
solid
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滝沢　正明
舘下　八州志
隆寛 豊島
卓哉 豊福
頼人 坂野
元展 鳥居
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ソニー株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can reduce optical crosstalk.
  • CMOS Image Sensor There is a CIS (CMOS Image Sensor) that has a capacity and expands the dynamic range (see Patent Document 1).
  • CIS is a method using a photoelectric conversion element using a “complementary metal oxide semiconductor”, and the element is called a CMOS (complementary MOS) sensor.
  • the present disclosure has been made in view of such a situation, and can reduce optical crosstalk caused by reduction in pixel size.
  • the solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged, and a drive unit that controls the operation of the unit pixel.
  • the unit pixel includes a photoelectric conversion unit, And a trench type charge accumulating unit for accumulating electric charges generated by the photoelectric conversion unit.
  • the charge storage unit is disposed between the photoelectric conversion unit and a photoelectric conversion unit included in an adjacent unit pixel.
  • the unit pixel includes a plurality of the photoelectric conversion units, and the charge storage unit is disposed between the plurality of photoelectric conversion units or between the photoelectric conversion unit and a photoelectric conversion unit included in an adjacent unit pixel. Is done.
  • the unit pixel may further include RDTI (Reverse side DTI) disposed adjacent to the charge storage unit.
  • RDTI Reverse side DTI
  • the RDTI is formed to be coupled to the charge storage unit.
  • the charge storage part is formed so as to penetrate the substrate.
  • the potential at one end of the charge storage unit is ground, power supply, or a third potential.
  • the potential at one end of the charge storage unit is set at a different potential when storing or reading out the photoelectric conversion unit.
  • the electronic device includes a pixel array unit in which a plurality of unit pixels are arranged, and a drive unit that controls the operation of the unit pixel.
  • the unit pixel includes a photoelectric conversion unit, A solid-state imaging device including a trench-type charge accumulation unit that accumulates charges generated by the photoelectric conversion unit; a signal processing circuit that processes an output signal output from the solid-state imaging device; and incident light that is input to the solid-state imaging device And an optical system incident on the optical system.
  • a solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged, and a driving unit that controls the operation of the unit pixels.
  • the charge storage unit is arranged at the same time as the transistor.
  • the metal is a refractory metal of Ti, TiN, or W, or a compound thereof.
  • the high-k insulating film is HfO2, Al2O3, or Ta2O5.
  • An electronic apparatus includes a pixel array unit in which a plurality of unit pixels are arranged, and a drive unit that controls the operation of the unit pixel, and the unit pixel includes a first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, a charge generated by the second photoelectric conversion unit, and a gate electrode and a high-k insulating film formed of metal
  • a signal processing circuit that processes an output signal output from the solid-state imaging device, and a solid-state imaging device including a transistor that transfers the charge generated by the first or second photoelectric conversion unit.
  • an optical system that makes incident light incident on the solid-state imaging device.
  • the solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged, a drive unit that controls the operation of the unit pixel, and a trench-shaped element isolation.
  • the element isolation is formed so as to surround a specific unit pixel.
  • the unit pixel includes a first photoelectric conversion unit and a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, and the element isolation surrounds the second photoelectric conversion unit. It is formed.
  • the element isolation is formed of HfO2, Al2O3, or Ta2O5.
  • An electronic apparatus includes: a solid-state imaging device including a pixel array unit in which a plurality of unit pixels are arranged; a drive unit that controls the operation of the unit pixels; and a trench-shaped element isolation.
  • a signal processing circuit that processes an output signal output from the solid-state imaging device, and an optical system that makes incident light incident on the solid-state imaging device.
  • a pixel array unit in which a plurality of unit pixels are arranged and a drive unit that controls the operation of the unit pixels are provided.
  • the unit pixel includes a photoelectric conversion unit and a trench-type charge accumulation unit that accumulates charges generated by the photoelectric conversion unit.
  • a pixel array unit in which a plurality of unit pixels are arranged, and a drive unit that controls the operation of the unit pixels are provided.
  • the first photoelectric conversion unit, the second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, and the charge generated by the second photoelectric conversion unit are accumulated.
  • a charge storage unit including a gate electrode and a high-k insulating film formed of metal, and a transistor for transferring charges generated by the first or second photoelectric conversion unit are included.
  • a pixel array unit in which a plurality of unit pixels are arranged, a driving unit that controls the operation of the unit pixel, and a trench-shaped element isolation are provided.
  • optical crosstalk can be reduced.
  • it is possible to reduce optical crosstalk caused by the reduction in pixel size.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of a CMOS image sensor to which the present technology is applied. It is a system configuration
  • FIG. 5 is a cross-sectional view illustrating a configuration example of a charge storage unit in FIG. 4. It is a top view which shows the structural example of the unit pixel of FIG. FIG.
  • FIG. 7 is a plan view illustrating an example in which a DTI is additionally arranged in the unit pixel of FIG. 6. It is a top view which shows the other structural example of the unit pixel of FIG.
  • FIG. 9 is a plan view illustrating an example in which DTI is additionally arranged in the unit pixel of FIG. 8. It is sectional drawing which shows the other structural example of the charge storage part of this technique. It is sectional drawing which shows the other structural example of the charge storage part of this technique. It is a top view which shows the structural example of the unit pixel of FIG. It is sectional drawing which shows the structural example of the unit pixel of FIG. 13 is a flowchart for explaining a process for forming the charge storage unit in FIG. 12.
  • FIG. 1 It is a top view which shows the structural example of a pixel array part. It is process drawing which shows the example of a formation process. It is process drawing which shows the example of a formation process. It is a top view which shows the structural example of a pixel array part. It is process drawing which shows the example of a formation process. It is a circuit diagram showing an example of composition of a unit pixel in a 2nd embodiment of this art. It is a top view which shows the structural example of the unit pixel of FIG. It is a figure which shows the structural example of the unit pixel of FIG. It is a top view showing an example of composition of a unit pixel in a 3rd embodiment of this art. FIG.
  • FIG. 24 is a cross-sectional view illustrating a configuration example of a unit pixel in FIG. 23.
  • FIG. 24 is a cross-sectional view illustrating another configuration example of the unit pixel in FIG. 23.
  • It is a flowchart explaining the formation process of the charge storage part of FIG.
  • It is process drawing which shows the example of a formation process.
  • It is process drawing which shows the example of a formation process.
  • It which shows the example of a formation process.
  • It is process drawing which shows the example of a formation process.
  • It is process drawing which shows the example of a formation process.
  • It is process drawing which shows the example of a formation process.
  • It is process drawing which shows the example of a formation process.
  • It is process drawing which shows the example of a formation process.
  • FIG. 40 is a cross-sectional view illustrating a configuration example of a pixel array unit in FIG. 39.
  • FIG. 42 is a cross-sectional view illustrating a configuration example of a pixel array unit in FIG. 41. It is a top view showing other examples of composition of a pixel array part in a 5th embodiment of this art.
  • FIG. 44 is a cross-sectional view illustrating a configuration example of a pixel array unit in FIG. 43. It is a top view showing other examples of composition of a pixel array part in a 5th embodiment of this art. It is a figure which shows the usage example of the image sensor to which this technique is applied. It is a block diagram which shows the structural example of the electronic device to which this technique is applied.
  • FIG. 1 is a system configuration diagram showing an outline of the configuration of a solid-state imaging device to which the present technology is applied, for example, a CMOS image sensor which is a kind of XY address type solid-state imaging device.
  • the CMOS image sensor is an image sensor created by applying or partially using a CMOS process.
  • the solid-state imaging device is configured by a backside illumination type CMOS image sensor.
  • a CMOS image sensor 10 includes a pixel array unit 11 formed on a semiconductor substrate (chip) (not shown), and a peripheral circuit unit integrated on the same semiconductor substrate as the pixel array unit 11. It has a configuration.
  • the peripheral circuit unit includes, for example, a vertical drive unit 12, a column processing unit 13, a horizontal drive unit 14, and a system control unit 15.
  • the CMOS image sensor 10 further includes a signal processing unit 18 and a data storage unit 19.
  • the signal processing unit 18 and the data storage unit 19 may be mounted on the same substrate as the CMOS image sensor 10 or may be disposed on a different substrate from the CMOS image sensor 10.
  • Each processing of the signal processing unit 18 and the data storage unit 19 may be processing by an external signal processing unit provided on a substrate different from the CMOS image sensor 10, for example, a DSP (Digital Signal Processor) circuit or software. Absent.
  • DSP Digital Signal Processor
  • the pixel array unit 11 includes unit pixels (hereinafter also simply referred to as “pixels”) having a photoelectric conversion unit that generates and accumulates charges according to the received light amount in the row direction and the column direction, that is, The configuration is two-dimensionally arranged in a matrix.
  • the row direction refers to the pixel arrangement direction (that is, the horizontal direction) of the pixel row
  • the column direction refers to the pixel arrangement direction (that is, the vertical direction) of the pixel column. Details of the specific circuit configuration and pixel structure of the unit pixel will be described later.
  • the pixel drive lines 16 are wired along the row direction for each pixel row, and the vertical signal lines 17 are wired along the column direction for each pixel column in the matrix pixel array. .
  • the pixel drive line 16 transmits a drive signal for driving when reading a signal from the pixel.
  • the pixel drive line 16 is shown as one wiring, but is not limited to one.
  • One end of the pixel drive line 16 is connected to an output end corresponding to each row of the vertical drive unit 12.
  • the vertical drive unit 12 is configured by a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 11 at the same time or in units of rows. That is, the vertical drive unit 12 constitutes a drive unit that controls the operation of each pixel of the pixel array unit 11 together with the system control unit 15 that controls the vertical drive unit 12.
  • the vertical drive unit 12 is not shown in the figure for its specific configuration, but generally has a configuration having two scanning systems, a reading scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the unit pixels of the pixel array unit 11 in units of rows in order to read out signals from the unit pixels.
  • the signal read from the unit pixel is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning on the readout line on which readout scanning is performed by the readout scanning system prior to the readout scanning by the exposure time.
  • a so-called electronic shutter operation is performed by sweeping (resetting) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation in which the electric charge in the photoelectric conversion unit is discarded and exposure is newly started (charge accumulation is started).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the immediately preceding readout operation or electronic shutter operation.
  • a period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the charge exposure period in the unit pixel.
  • a signal output from each unit pixel of the pixel row selectively scanned by the vertical driving unit 12 is input to the column processing unit 13 through each of the vertical signal lines 17 for each pixel column.
  • the column processing unit 13 performs predetermined signal processing on signals output from the pixels in the selected row through the vertical signal line 17 for each pixel column of the pixel array unit 11, and temporarily outputs the pixel signals after the signal processing. Hold on.
  • the column processing unit 13 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing or DDS (Double Data Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • DDS Double Data Sampling
  • the CDS process removes pixel-specific fixed pattern noise such as reset noise and threshold variation of amplification transistors in the pixel.
  • the column processing unit 13 may have, for example, an AD (analog-digital) conversion function to convert an analog pixel signal into a digital signal and output the digital signal.
  • AD analog-digital
  • the horizontal drive unit 14 includes a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel columns of the column processing unit 13. By the selective scanning by the horizontal driving unit 14, pixel signals subjected to signal processing for each unit circuit in the column processing unit 13 are sequentially output.
  • the system control unit 15 includes a timing generator that generates various timing signals, and the vertical driving unit 12, the column processing unit 13, and the horizontal driving unit 14 based on various timings generated by the timing generator. Drive control is performed.
  • the signal processing unit 18 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on the pixel signal output from the column processing unit 13.
  • the data storage unit 19 temporarily stores data necessary for the signal processing in the signal processing unit 18.
  • CMOS image sensor 10 to which the present technology is applied is not limited to the system configuration described above. Examples of other system configurations include the following system configurations.
  • the data storage unit 19 is arranged at the subsequent stage of the column processing unit 13, and the pixel signal output from the column processing unit 13 is supplied to the signal processing unit 18 via the data storage unit 19.
  • a CMOS image sensor 10A having a system configuration.
  • the column processing unit 13 is provided with an AD conversion function for performing AD conversion for each column or a plurality of columns of the pixel array unit 11, and a data storage unit is provided for the column processing unit 13. 19 and a CMOS image sensor 10B having a system configuration in which the signal processing unit 18 is provided in parallel.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the unit pixel 50 arranged in the pixel array unit 11 of FIGS. 1 to 3.
  • the unit pixel 50 includes a first photoelectric conversion unit 51, a first transfer gate unit 52, a second transfer gate unit 54, a charge storage unit 56, a reset gate unit 57, an FD (floating diffusion) unit 58, an amplification transistor 59, and A selection transistor 60 is included.
  • a plurality of drive lines are wired for each pixel row as the pixel drive lines 16 in FIGS. 1 to 3 with respect to the unit pixel 50, for example.
  • Various drive signals TRG, FDG, RST, and SEL are supplied from the vertical drive unit 12 shown in FIGS. 1 to 3 through a plurality of drive lines. These drive signals are pulses in which each of the transistors of the unit pixel 50 is an NMOS transistor, so that a high level (for example, power supply voltage VDD) is active and a low level (for example, negative potential) is inactive. Signal.
  • the first photoelectric conversion unit 51 includes, for example, a PN junction photodiode (PD).
  • the 1st photoelectric conversion part 51 produces
  • the first transfer gate unit 52 is connected between the first photoelectric conversion unit 51 and the FD unit 58.
  • a drive signal TRG is applied to the gate electrode of the first transfer gate unit 52.
  • the drive signal TRG becomes active, the first transfer gate unit 52 becomes conductive, and the electric charge accumulated in the first photoelectric conversion unit 51 is transferred to the FD unit 58 via the first transfer gate unit 52.
  • the second transfer gate unit 54 is connected between the charge storage unit 56 and the FD unit 58.
  • a drive signal FDG is applied to the gate electrode of the second transfer gate portion 54.
  • the drive signal FDG becomes active, the second transfer gate unit 54 becomes conductive, and the potentials of the charge storage unit 56 and the FD unit 58 are coupled.
  • the charge storage unit 56 includes, for example, a capacitor, and is connected to the FD unit 58 via the second transfer gate unit 54.
  • the counter electrode of the charge storage unit 56 is connected to the VFC.
  • the counter electrode of the charge storage unit 56 may be GND.
  • the charge storage unit 56 stores the charge transferred from the first photoelectric conversion unit 51.
  • the reset gate unit 57 is connected between the power supply VDD and the FD unit 58.
  • a drive signal RST is applied to the gate electrode of the reset gate unit 57.
  • the drive signal RST becomes active, the reset gate portion 57 becomes conductive, and the potential of the FD portion 58 is reset to the level of the power supply voltage VDD.
  • the FD unit 58 converts the charge into a voltage signal and outputs the voltage signal.
  • the amplification transistor 59 has a gate electrode connected to the FD unit 58 and a drain electrode connected to the power supply VDD, and serves as an input unit of a read circuit that reads out the charge held in the FD unit 58, a so-called source follower circuit.
  • the amplification transistor 59 forms a constant current source and a source follower circuit connected to one end of the vertical signal line 17 by connecting the source electrode to the vertical signal line 17 via the selection transistor 60.
  • the selection transistor 60 is connected between the source electrode of the amplification transistor 59 and the vertical signal line 17.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 60.
  • the drive signal SEL becomes active, the selection transistor 60 becomes conductive and the unit pixel 50 becomes selected.
  • the pixel signal output from the amplification transistor 59 is output to the vertical signal line 17 via the selection transistor 60.
  • each drive signal is in an active state, each drive signal is turned on, and each drive signal is in an inactive state, each drive signal is also turned off.
  • each gate portion or each transistor is turned on, each gate portion or each transistor may be turned on, and each gate portion or each transistor is turned off. It is also said that the transistor is turned off.
  • FIG. 5 is a cross-sectional view showing an example of a capacitive element that is the charge storage section 56 of FIG. 5A is a capacitor, and FIG. 5B and FIG. 5C are examples of trench type capacitors according to the present technology.
  • the charge storage unit 56 includes an upper electrode 71a, an insulating film 72a, and a diffusion layer 73a.
  • the charge storage unit 56 includes an upper electrode 71b, an insulating film 72b, and a diffusion layer 73b.
  • the charge storage unit 56 includes an upper electrode 71c, an insulating film 72c, and a diffusion layer 73c.
  • the upper electrodes 71a to 71c formed on the substrate 70 are made of, for example, poly-Si.
  • the insulating films 72a to 72c are insulating film capacitors.
  • the diffusion layers 73a to 73c are Si-side electrodes.
  • the charge accumulating portion 56 was formed on the substrate surface.
  • the charge storage unit 56 digs a hole in the substrate 70, a diffusion layer 73b is formed on the surface of the hole, and fills the hole so as to fill the hole. It is configured by forming 71b.
  • the charge storage unit 56 digs a hole in the substrate 70, and a diffusion layer 73c is formed on the half (one side) of the surface of the hole, so that the hole is filled. It is configured by forming 71c.
  • the upper electrodes 71b and 71c, the insulating films 72b and 72c, and the diffusion layers 73b and 73c are collectively referred to as the upper electrode 71, the insulating film 72, and the diffusion layer 73, respectively.
  • one end of the charge storage unit 56 is connected to the diffusion layer 73 that stores charges generated by photoelectric conversion, and the other end is connected to the VFC.
  • the method of connecting the VFC to the upper electrode 71 and the diffusion layer 73 which are the terminals of the capacitor is as follows 1 to 3. 1. 1. Connect to upper electrode 71 2. Connect to N type diffusion layer 73 Connected to the P-type diffusion layer 73 In the above description, the applied voltage is arbitrary in the case of 1, a voltage equal to or higher than GND in the case of 2, and the same voltage as GND in the case of 3. However, the node is preferably connected to the upper electrode.
  • the VFC voltage can be set to ground, power supply, and third potential, and different potentials can be set depending on whether the first photoelectric conversion unit 51 is stored or read.
  • the electrode of the charge storage unit 56 that stores the charge generated by the photoelectric conversion either an electrode formed on the insulating film 72 or a diffusion layer formed in the substrate is selected.
  • noise occurs when there is an area where oblique light leakage exists. In order to suppress this, a diffusion layer is not formed in the corresponding region.
  • the charge storage unit 56 (capacitive element) formed in the substrate as described above is disposed between the PDs serving as the first photoelectric conversion unit 51. Thereby, in the unit pixel 50, the capacitive element can serve as a shielding pair against crosstalk between PDs. This increases the dynamic range.
  • crosstalk is caused by two things, leakage light and charge diffusion.
  • leakage light crosstalk can be reduced by the effect that incident light is confined in one PD due to the reflection of the interface due to the refractive index difference between the insulating film 72 of the charge storage portion 56 which is a capacitive element and Si.
  • the crosstalk is reduced because the insulating film 72 of the capacitive element has an effect of obstructing the path of charge diffusion.
  • the capacitor insulating film 72 is formed by a separate process or a composite process in addition to a method of forming the gate oxide film of the transistor in the unit pixel 50 in the same process. By making the insulating film 72 thicker than the gate oxide film of the transistor, the reflectance at the interface can be increased and the shielding effect can be improved.
  • FIG. 6 is a plan view illustrating a configuration example of the unit pixel of FIG.
  • a trench type capacitor is employed in the cross-sectional structure of the capacitive element that is the charge storage unit 56 is shown.
  • a wiring 81-1 connecting the charge storage unit 56 and the FD unit 58, and a wiring 81-2 connecting the FD unit 58 and the gate electrode of the amplification transistor 59 are also shown. .
  • the charge storage unit 56 is configured by digging a hole in the substrate 70 to form an insulating film and an upper electrode.
  • the charge storage unit 56 is disposed between the first photoelectric conversion units 51 of the unit pixels 50.
  • FIG. 7 is a plan view showing an example in which DTI (Deep Trench Isolation) is additionally arranged in the unit pixel of FIG. 6.
  • DTI Deep Trench Isolation
  • a DTI 90 having a shielding effect is disposed surrounding the unit pixel 50. Thereby, the shielding between the 1st photoelectric conversion parts 51 is strengthened more.
  • FIG. 8 is a plan view showing a configuration example of the unit pixel in FIG.
  • capacitive elements that are the charge storage units 56-1 and 56-2 are arranged in a plurality of directions of the first photoelectric conversion unit 51, and a dotted line indicates one unit pixel 50. Represents the boundary.
  • the plan view of FIG. 8 also shows a wiring 81-3 that connects the charge storage units 56-1 and 56-2 arranged in a plurality of directions. Yes.
  • the charge storage unit 56-1 is formed in the substrate 70 by digging a long groove in the vertical direction in the drawing, and is arranged along the vertical (Y-axis) direction of the first photoelectric conversion unit 51. ing.
  • the charge storage unit 56-2 is formed in the substrate 70 by digging a long groove in the left-right direction in the drawing, and is disposed along the lateral (X-axis) direction of the first photoelectric conversion unit 51. Thereby, the 1st photoelectric conversion part 51 is interrupted
  • the area utilization factor can be improved by providing at least one of the charge storage portions 56-1 and 56-2 with, for example, a wiring 81-3 connected to an adjacent pixel.
  • FIG. 9 is a plan view showing an example in which DTI is additionally arranged in the unit pixel of FIG.
  • the DTI 90 is disposed so as to surround the unit pixel 50 in the region surrounded by the dotted line in FIG. Thereby, the shielding between the 1st photoelectric conversion parts 51 is strengthened more.
  • FIG. 11A, and FIG. 11B are cross-sectional views illustrating examples of the charge storage unit of the present technology when applied to the examples of FIGS.
  • the lower side in the figure is the surface side on which light is incident.
  • the first photoelectric conversion unit 51 crosstalks with the adjacent first photoelectric conversion unit 51. End up.
  • FIG. 10C if the positions of the charge storage unit 56 and the RDTI 91 with respect to the first photoelectric conversion unit 51 are interchanged, the crosstalk of the path indicated by the dotted arrow in FIG. 10B can be prevented. it can. However, even in the case of FIG. 10C, as shown in FIG. 10C, depending on the combination of the incident angle and the pattern of the wiring 81, crosstalk between the first photoelectric conversion units 51 may occur. . Therefore, it is possible to minimize crosstalk by selecting the structure of B in FIG. 10 and C in FIG. 10 in consideration of the optical system to be employed and the wiring pattern.
  • FIG. 11A a structure in which the charge storage portion 56 that is a capacitive element penetrates the substrate, or as shown in FIG. 11B, the charge storage portion 56 that is a capacitive element and the RDTI 91 are coupled. It is also possible to improve the shielding effect by adopting a structure that does this.
  • FIG. 12 is a plan view showing an example of the unit pixel of FIG. 4, and FIG. 13 is a cross-sectional view of FIG.
  • a capacitive element that is the charge storage unit 56 is employed in the inter-pixel separation region 100 between the unit pixels 50 on the substrate 70.
  • the first photoelectric conversion unit 51 of the N ⁇ region is formed in the region of the unit pixel 50 of the substrate 70, and the charge accumulation including the diffusion layer 73, the insulating film 72, and the upper electrode 71 in the P + region is formed in the inter-pixel separation region 100.
  • a portion 56 is formed.
  • the upper electrode 71 made of poly-Si is provided with a wiring 81-1 that connects the upper electrode 71 that is poly-si and a node.
  • the charge storage unit 56 functions as FDTI (Front-side DTI), and the substrate-side electrode of the charge storage unit 56 functions as PD separation.
  • FIGS. 15 to 19 are appropriately referred to. 14 is a process performed by, for example, a solid-state imaging device manufacturing apparatus (hereinafter simply referred to as a manufacturing apparatus).
  • FIG. 16 is a cross-sectional view taken along the line A-A ′ shown in FIG.
  • step S11 of FIG. 14 the manufacturing apparatus forms an N ⁇ region embedded PD (first photoelectric conversion unit 51) in the region of the unit pixel 50 of the substrate 70 (A in FIG. 16).
  • step S12 the manufacturing apparatus forms a trench (hole or groove) 102 for element isolation in the inter-pixel isolation region 100 (B in FIG. 16).
  • step S13 the manufacturing apparatus forms a diffusion layer 73 of a P + region on the surface of the trench 102 (C in FIG. 16).
  • step S14 the manufacturing apparatus forms the insulating film 72 in the trench 102 (D in FIG. 16).
  • step S15 the manufacturing apparatus buryes the upper electrode 71, which is Poly-si, in the trench 102, and performs impurity doping (A in FIG. 17).
  • step S ⁇ b> 16 the manufacturing apparatus patterns the upper electrode 71 that is a poly-si in the trench 102 (FIG. 17B). As a result, as shown in FIG. 18, the charge storage portion 56 is formed in the inter-pixel separation region 100.
  • step S17 the manufacturing apparatus forms the wiring 81-1 that connects the upper electrode 71, which is Poly-si, and the node (A in FIG. 19).
  • step S18 the manufacturing apparatus forms wiring for connecting the pwell substrate 70 to GND (B in FIG. 19).
  • a trench type capacitor (charge storage portion 56) is formed in the inter-pixel isolation region 100 on the substrate 70 as shown in FIG.
  • the dynamic range can be increased by increasing the maximum charge amount of the charge-voltage conversion without reducing the PD of the photoelectric conversion unit. An effect of enlargement can be obtained, and crosstalk between incident light and charge between PDs can be reduced. As a result, it is possible to further expand the dynamic range and improve the linearity.
  • an overflow path is formed in the TRG (first transfer gate 52) and the FDG (second transfer gate 54), and this is, for example, a wide storage for short accumulation and long accumulation exposure.
  • WDR dynamic range
  • the upper electrode that does not illuminate the charge accumulating portion and does not evacuate can be used as the node. That is, in this case, unlike the global shutter (GS) charge storage unit, it is not necessary to obliquely illuminate.
  • FIG. 20 is a circuit diagram illustrating a configuration example of the unit pixel 150 arranged in the pixel array unit 11 of FIGS. 1 to 3.
  • the unit pixel 150 includes a first photoelectric conversion unit 51, a first transfer gate unit 52, a second transfer gate unit 54, a charge storage unit 56, a reset gate unit 57, an FD (floating diffusion) unit 58, an amplification transistor 59, and The point including the selection transistor 60 is common to the unit pixel 50 of FIG.
  • the unit pixel 150 is different from the unit pixel in FIG. 4 in that a third transfer gate unit 151, a fourth transfer gate unit 152, and a second photoelectric conversion unit 153 are added.
  • a plurality of drive lines are wired for each pixel row as the pixel drive lines 16 in FIGS. 1 to 3 with respect to the unit pixel 150, for example.
  • Various drive signals TRG, TDG, FCG, TGS, RST, and SEL are supplied from the vertical drive unit 12 of FIGS. 1 to 3 via a plurality of drive lines. These drive signals are pulses in which each of the transistors of the unit pixel 150 is an NMOS transistor, so that a high level (for example, power supply voltage VDD) is active and a low level (for example, negative potential) is inactive. Signal.
  • the first photoelectric conversion unit 51 is composed of, for example, a PN junction photodiode.
  • the 1st photoelectric conversion part 51 produces
  • the first transfer gate unit 52 is connected between the first photoelectric conversion unit 51 and the FD unit 58.
  • a drive signal TRG is applied to the gate electrode of the first transfer gate unit 52.
  • the drive signal TRG becomes active, the first transfer gate unit 52 becomes conductive, and the electric charge accumulated in the first photoelectric conversion unit 51 is transferred to the FD unit 58 via the first transfer gate unit 52.
  • the second transfer gate unit 54 is connected between the charge storage unit 56 and the FD unit 58.
  • a drive signal FDG is applied to the gate electrode of the second transfer gate portion 54.
  • the third transfer gate unit 151 is connected between the charge storage unit 56 and the FD unit 58.
  • a drive signal FCG is applied to the gate electrode of the third transfer gate unit 151.
  • the fourth transfer gate unit 152 is connected between the second photoelectric conversion unit 153 and the charge storage unit 56.
  • the drive signal TRG is applied to the gate electrode of the fourth transfer gate unit 152.
  • the fourth transfer gate unit 152 becomes conductive, and the charge accumulated in the second photoelectric conversion unit 153 passes through the fourth transfer gate unit 152 through the charge accumulation unit 56, Alternatively, it is transferred to a region where the potentials of the charge storage unit 56 and the FD unit 58 are combined.
  • the lower part of the gate electrode of the fourth transfer gate unit 152 has a slightly deep potential, and the charge that exceeds the saturation charge amount of the second photoelectric conversion unit 153 and overflows from the second photoelectric conversion unit 153 is stored in the charge storage unit. An overflow path to be transferred to 56 is formed.
  • the overflow path formed below the gate electrode of the fourth transfer gate portion 152 is simply referred to as the overflow path of the fourth transfer gate portion 152.
  • the charge storage unit 56 includes, for example, a capacitor, and is connected between the third transfer gate unit 151 and the fourth transfer gate unit 152.
  • the counter electrode of the charge storage section 56 is connected between the power supply VDD that supplies the power supply voltage VDD.
  • the counter electrode of the charge storage unit 56 is the same as that of the charge storage unit 56 of FIG.
  • the charge storage unit 56 stores the charge transferred from the second photoelectric conversion unit 153.
  • the reset gate unit 57 is connected between the power supply VDD and the FD unit 58.
  • a drive signal RST is applied to the gate electrode of the reset gate unit 57.
  • the drive signal RST becomes active
  • the reset gate portion 57 becomes conductive
  • the potential of the FD portion 58 is reset to the level of the power supply voltage VDD.
  • the FD unit 58 converts the charge into a voltage signal and outputs the voltage signal.
  • the second photoelectric conversion unit 153 is formed of, for example, a PN junction photodiode.
  • the second photoelectric conversion unit 153 generates and accumulates charges corresponding to the received light amount.
  • the first photoelectric conversion unit 51 has a larger light receiving surface area and higher sensitivity
  • the second photoelectric conversion unit 153 has a light receiving surface area. Is narrow and has low sensitivity.
  • the amplification transistor 59 has a gate electrode connected to the FD unit 58 and a drain electrode connected to the power supply VDD, and serves as an input unit of a read circuit that reads out the charge held in the FD unit 58, a so-called source follower circuit. That is, the amplification transistor 59 forms a source follower circuit with the constant current source 154 connected to one end of the vertical signal line 17 by connecting the source electrode to the vertical signal line 17 via the selection transistor 60.
  • the selection transistor 60 is connected between the source electrode of the amplification transistor 59 and the vertical signal line 17.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 60.
  • the drive signal SEL becomes active, the selection transistor 60 becomes conductive and the unit pixel 150 becomes selected.
  • the pixel signal output from the amplification transistor 59 is output to the vertical signal line 17 via the selection transistor 60.
  • FIG. 21 is a plan view showing a configuration example of the unit pixel of FIG.
  • the capacitor described above with reference to FIG. 5A is adopted as the capacitive element that is the charge storage unit 56.
  • the wiring 81-1 connecting the charge storage unit 56 and the third transfer gate unit 151, the wiring 81-2 connecting the third transfer gate unit 151 and the FD unit 58, and the FD A wiring 81-3 that connects the portion 58 and the gate electrode of the amplification transistor 59 is also shown.
  • the charge storage unit 56 shown in FIG. 21 is not a trench type, the arrangement of the PD 51 and the PD 153 is limited on the substrate surface.
  • FIG. 22A and 22B are a plan view and a cross-sectional view showing an example of the unit pixel in FIG. 22A is a plan view seen from the back side that is not the front surface on which the OCL (on-chip lens) 191 is disposed, and the cross-sectional view of FIG. 22B is the OCL 191 side in the lower side in the drawing. It is what is shown.
  • FIG. 22A an example is shown in which the trench type capacitor described above with reference to FIG.
  • the charge accumulating portion 56 which is a trench type capacitor that digs a groove, has a smaller light receiving surface area and lower sensitivity as shown in FIG. It arrange
  • an RDTI 91 having an insulating layer 92 is used in combination.
  • the charge storage unit 56 that is a trench type capacitor, crosstalk between the first photoelectric conversion unit 51 and the second photoelectric conversion unit 153 is prevented, and the charge storage unit 56 uses a wide area on the substrate surface. There is no. Therefore, the unit pixel 150 of FIG. 22A can have a smaller surface area than the unit pixel 150 of FIG. 21, and can also suppress crosstalk.
  • the trench capacitor of the present technology by applying the trench capacitor of the present technology to a solid-state imaging device including a plurality of photoelectric conversion units PD having different sensitivities in a pixel, a moving subject artifact can be generated without generating LED flicker. It is possible to expand the dynamic range at the same time as suppressing sufficiently.
  • FIG. 23 is a plan view of another example of the unit pixel 150 of FIG. In the example of FIG. 23, an example is shown in which a capacitor using a metal gate electrode 211 is employed as the upper electrode of the capacitive element that is the charge storage unit 56.
  • the unit pixel 150 shown in FIG. 23 is the unit pixel 150 shown in FIG. 21 only in that a capacitor using the metal gate electrode 211 is employed as the upper electrode of the capacitive element that is the charge storage unit 56. And different.
  • the unit pixel 150 shown in FIG. 23 has the other points in common with the unit pixel 150 shown in FIG.
  • ⁇ Cross section of unit pixel 150 ⁇ 24 is a cross-sectional view illustrating a configuration example of the unit pixel 150 of FIG. In this cross-sectional view, the lower side in the figure is the surface side on which light is incident.
  • the charge storage unit 56 includes a metal gate electrode 211, which is an upper electrode, a high-k insulating film 212, and a diffusion layer 73.
  • a metal gate electrode 211 for example, a refractory metal such as Ti / TiN / W and a compound thereof, or a laminated structure thereof is used as a metal material.
  • the high-k insulating film 212 is formed so as to surround the bottom and side surfaces of the metal gate electrode 211 in the drawing.
  • As the high-k insulating film 212 for example, HFO2 / AL2O3 / Ta2O5 is used.
  • the charge storage unit 56 which will be described later with reference to FIG. 26, is a Poly ⁇ ⁇ ⁇ Gate transistor in the unit pixel 150, for example, the first transfer gate unit 52 (in the example of FIG. 24, the poly electrode 214, the lower electrode). (Diffusion layer) 213 and insulating film 72) are disposed simultaneously.
  • the high-k insulating film 212 is formed with a recess on the side surface of the metal gate electrode 211 so that only the connection surface with the diffusion layer 73 becomes smaller as shown in FIG.
  • FIG. 25 is a cross-sectional view showing an example of the unit pixel 150 of FIG. In this cross-sectional view, the lower side in the figure is the surface side on which light is incident.
  • the charge storage unit 56 includes a metal gate electrode 211, which is an upper electrode, a high-k insulating film 221, and a diffusion layer 73.
  • the high-k insulating film 221 is formed so as to surround the bottom and side surfaces of the metal gate electrode 211 in the drawing. At this time, as shown in FIG. 25, the high-k insulating film 221 is formed to have a recess on the side surface of the metal gate electrode 211 so that only the connection surface with the diffusion layer 73 becomes smaller. . 25 is formed such that the high-k insulating film 221 is formed first, as compared with the formation process of the charge storage unit 56 in the example of FIG.
  • the charge storage unit 56 in FIGS. 24 and 25 may be formed of a trench type capacitor in which the substrate 70 is dug.
  • FIGS. 27 to 29 are appropriately referred to. 26 is a process performed by, for example, a solid-state imaging device manufacturing apparatus (hereinafter simply referred to as a manufacturing apparatus).
  • step S211 the manufacturing apparatus forms a diffusion layer 73 on the substrate 70 as a lower electrode (A in FIG. 27).
  • the manufacturing apparatus forms a pixel / peripheral transistor. That is, the manufacturing apparatus forms the insulating film 72 and the poly electrode 214 after forming the lower electrode 213 of the pixel / peripheral transistor (B in FIG. 27).
  • step S213 the manufacturing apparatus forms an interlayer film 215 on the poly electrode 214 (C in FIG. 27).
  • step S214 the manufacturing apparatus removes the poly electrode 214 of the charge storage unit 56 (A in FIG. 28).
  • step S215 the manufacturing apparatus forms the high-k insulating film 212 after removing the poly electrode 214 (B in FIG. 28).
  • step S216 the manufacturing apparatus removes unnecessary portions of the high-k insulating film 212 (C in FIG. 28).
  • the manufacturing apparatus forms the metal gate electrode 211 (A in FIG. 29).
  • step S218, the manufacturing apparatus forms the interlayer film 215 (B in FIG. 29), and the formation process of the charge storage unit 56 is ended.
  • FIGS. 31 to 33 are appropriately referred to. 30 is a process performed by, for example, a solid-state imaging device manufacturing apparatus (hereinafter simply referred to as a manufacturing apparatus).
  • step S251 the manufacturing apparatus forms the diffusion layer 73 and the insulating film 72 as the lower electrode on the substrate 70 (A in FIG. 31).
  • step S252 the manufacturing apparatus opens the oxide film 250 (B in FIG. 31).
  • step S253 the manufacturing apparatus forms the High-k insulating film 221 (C in FIG. 31).
  • step S254 the manufacturing apparatus forms an etching mask 251 (A in FIG. 32).
  • step S255 the manufacturing apparatus removes the High-k insulating film 221 (B in FIG. 32).
  • step S256 the manufacturing apparatus forms a pixel / peripheral transistor. That is, the manufacturing apparatus forms the insulating film 72 and the poly electrode 214 after forming the lower electrode 213 of the pixel / peripheral transistor (C in FIG. 32).
  • step S257 the manufacturing apparatus forms the interlayer film 215 (A in FIG. 33).
  • step S258 the manufacturing apparatus opens unnecessary portions 252 of the interlayer film 215 (B in FIG. 33).
  • step S259 the manufacturing apparatus forms the metal gate electrode 211 (C in FIG. 33).
  • step S260 the manufacturing apparatus forms the interlayer film 215 (D in FIG. 33), and the formation process of the charge storage unit 56 is terminated.
  • the optical size is reduced and the number of pixels is increased by connecting a capacitor for converting the charge generated in the PD with lower sensitivity to charge-voltage. For this reason, when the pixel size is reduced, the dynamic range is reduced due to a reduction in capacitance of the capacitive element. Further, the crosstalk increased due to the reduction of the space between the PDs, and the linearity deteriorated.
  • the metal gate electrode capacitor is used as the charge storage unit, the high-capacitance capacitor by the high-k insulating film and the depletion when the upper (poly) electrode is at a positive potential. Capacity reduction can be reduced. As a result, a decrease in dynamic range can be prevented.
  • FIG. 35 is a cross-sectional view illustrating a configuration example of the unit pixel of FIG. 35A shows an example of a cross section taken along line AA ′ in FIG. 34, and B of FIG. 35 shows an example of a cross section taken along line BB ′ in FIG.
  • the unit pixel 300 is configured in the same manner as the unit pixel 150 in FIG. That is, the unit pixel 300 includes the first photoelectric conversion unit 51 and the second photoelectric conversion unit 153. Comparing the first photoelectric conversion unit 51 and the second photoelectric conversion unit 153, the first photoelectric conversion unit 51 has a larger light receiving surface area and higher sensitivity, and the second photoelectric conversion unit 153 has a light receiving surface area. Is narrow and has low sensitivity.
  • the substrate 70 is deeper than the first photoelectric conversion unit 51 and the second photoelectric conversion unit 153 so as to surround only the second photoelectric conversion unit 153 having a small light receiving surface area.
  • a trench-shaped element isolation 301 is formed.
  • An antireflection film 302 and a planarization film 303 are formed on the substrate 70 in which the first photoelectric conversion unit 51, the second photoelectric conversion unit 153, and the element isolation 301 are embedded.
  • a chip lens 305 is provided for each photoelectric conversion unit.
  • FIG. 36 is a plan view of four unit pixels 300 in the pixel array section 11 of FIG. In the example of FIG. 36, it is a plan view seen from the front side, that is, the side opposite to the light incident surface on the silicon substrate 70. In the example of FIG. 36, four unit pixels 300 are laid out in the same manner as the unit pixels described above with reference to FIG.
  • FIG. 37 shows the arrangement of the element isolation 301 and the on-chip lens 305 in the plan view seen from the front side of FIG.
  • FIG. 38 is a plan view viewed from the back surface side, that is, the light incident surface side to the substrate 70, and includes the first photoelectric conversion unit 51 and the second photoelectric conversion unit 153, the element isolation 301, and the on-chip lens 305. The positional relationship of is shown.
  • the trench-shaped element isolation is provided so as to surround only a pixel having a small area (narrow), it is possible to prevent a signal from being mixed from a pixel having a large area.
  • a small area pixel is less sensitive than a large area pixel because the amount of signal that can be handled is smaller than that of a large area pixel. If there is a color mixture from a small area pixel to a large area pixel, the large area pixel with high sensitivity will handle it as an excessive signal, so this can be suppressed by surrounding the small area pixel with element isolation. it can. Further, since there is a portion where no element isolation is provided for a large area pixel, generation of dark current can be suppressed.
  • FIG. 39 is a plan view showing a case where, in the pixel array unit 11, the red pixel 351 indicated by R and the other pixels 352 are arranged, and the element isolation 301 is formed only in the red pixel 351.
  • FIG. 40 is a cross-sectional view illustrating a configuration example of the unit pixel in FIG. 40A shows an example of a cross section taken along line AA ′ in FIG. 39, and B of FIG. 40 shows an example of a cross section taken along line BB ′ in FIG.
  • An antireflection film 302 and a planarization film 303 are formed on the substrate 70 in which the first photoelectric conversion unit 51 and the element isolation 301 are embedded, and a color filter 304 and an on-chip lens 305 for each color are formed thereon. Each photoelectric conversion unit is provided. Note that the color filter 304 of the red pixel 351 is solid black.
  • the trench-shaped element isolation so as to surround only the red pixel, it is possible to suppress mixing of signals into other pixels other than the red pixel.
  • red light is absorbed deep in the silicon and there is a risk of color mixing into the adjacent pixels from deep inside the silicon. Therefore, color mixing is suppressed by surrounding only the red pixels. Since there are only red pixels, it is possible to suppress the generation of dark currents other than the red pixels.
  • FIG. 41 a high-sensitivity pixel 371 having high hatched sensitivity and other pixels 372 are arranged, and the element isolation 301 is formed only in the high-sensitivity pixel 371.
  • FIG. FIG. 42 is a cross-sectional view showing an example of the unit pixel of FIG. 42A shows an example of a cross section taken along line AA ′ in FIG. 41, and B of FIG. 42 shows an example of a cross section taken along line BB ′ in FIG.
  • An antireflection film 302 and a planarization film 303 are formed on the substrate 70 in which the first photoelectric conversion unit 51 and the element isolation 301 are embedded, and a color filter 304 and an on-chip lens 305 for each color are formed thereon.
  • Each photoelectric conversion unit is provided.
  • a special filter is used as the color filter 304 of the high-sensitivity pixel 371, and the light transmittance is changed, so that the sensitivity with respect to the pixel not having the special filter is increased. Change to high sensitivity pixels.
  • the trench-shaped element isolation so as to surround only the high-sensitivity pixels or only the low-sensitivity pixels, it is possible to suppress the mixing of signals into other pixels other than the red pixels.
  • a special filter is formed under the on-chip lens in some pixels.
  • This special filter may increase or decrease the transmittance. If there are pixels with different sensitivities due to this filter, and there is a color mixture from a pixel with low sensitivity to a pixel with high sensitivity, the pixel with high sensitivity may be handled as an excessive signal. Surrounding only pixels with high sensitivity by element separation can suppress color mixing and suppress generation of dark current in pixels with low sensitivity. Further, the pixels surrounded by the element separation may be limited to pixels with low sensitivity.
  • FIG. 43 ⁇ Plan view and sectional view of the pixel array section 11 ⁇
  • a high-sensitivity pixel 401 with high hatched sensitivity and other pixels 402 are arranged, and the element isolation 301 is formed only in the high-sensitivity pixel 401.
  • FIG. FIG. 44 is a cross-sectional view showing an example of the unit pixel of FIG. 44A shows an example of a cross section taken along line AA ′ in FIG. 43, and B of FIG. 44 shows an example of a cross section taken along line BB ′ in FIG.
  • the other pixel 402 has a P-type semiconductor layer 413 formed as a photoelectric conversion unit and an N-type semiconductor layer 412 formed thereon, whereas the high-sensitivity pixel 401 has a photoelectric conversion unit as a photoelectric conversion unit.
  • An N-type semiconductor layer 411 deeper than the other pixels is formed.
  • an element isolation 301 is embedded so as to surround the N-type semiconductor layer 411.
  • An antireflection film 302 and a planarization film 303 are formed on the substrate 70 in which the element isolation 301 is embedded, and a color filter 304 and an on-chip lens 305 for each color are provided for each photoelectric conversion unit. It has been.
  • the trench-shaped element isolation so as to surround only the high-sensitivity pixels or only the low-sensitivity pixels, it is possible to suppress the mixing of signals into other pixels other than the red pixels.
  • the depth of the N-type semiconductor layer serving as the light receiving portion is different, and the pixels having a deeper N-type semiconductor layer Sensitivity is increased.
  • the pixel with high sensitivity is handled as an excessive signal, and this can be suppressed by surrounding the pixel with low sensitivity with element isolation.
  • the pixels surrounded by the element separation it is possible to suppress the occurrence of dark current in the pixels with low sensitivity while suppressing color mixing.
  • the pixels surrounded by the element separation may be limited to pixels with low sensitivity.
  • FIG. 45 is a cross-sectional view illustrating an example of the pixel array unit 11.
  • An insulating film may be used for the trench-shaped element isolation 301 surrounding the first photoelectric conversion unit 51 of the specific pixel 451. Further, an insulating film having a negative fixed charge film may be used for the element isolation 301.
  • As an insulating film used for the element isolation 301 for example, HfO2 / Al2O3 / Ta2O5 is used. Further, a P-type silicon layer may be provided around the element isolation. As described above, generation of dark current can be suppressed.
  • a light shielding film may be used for the trench-shaped element isolation 301. Thereby, light-shielding property goes up and color mixing can be suppressed.
  • a trench-shaped element isolation structure is formed so as to surround only specific pixels.
  • the solid-state imaging device may be formed as a single chip, or may be in a module-like form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. Good.
  • FIG. 46 is a diagram illustrating a usage example in which the above-described solid-state imaging device is used.
  • the solid-state imaging device (image sensor) described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • the present technology is not limited to application to a solid-state imaging device, but can also be applied to an imaging device.
  • the imaging apparatus refers to a camera system such as a digital still camera or a digital video camera, or an electronic apparatus having an imaging function such as a mobile phone.
  • a module-like form mounted on an electronic device that is, a camera module is used as an imaging device.
  • FIG. 47 is a block diagram illustrating a configuration example of an imaging apparatus (camera apparatus) 501 that is an example of an electronic apparatus to which the present technology is applied.
  • the imaging device 501 includes an optical system including a lens group 511, an imaging device 512, a DSP circuit 513 that is a camera signal processing unit, a frame memory 514, a display device 515, a recording device 516, and an operation system 507. And a power supply system 518 and the like.
  • the DSP circuit 513, the frame memory 514, the display device 515, the recording device 516, the operation system 507, and the power supply system 518 are connected to each other via a bus line 519.
  • the lens group 511 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging element 512.
  • the imaging element 512 converts the amount of incident light imaged on the imaging surface by the lens group 511 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the display device 515 includes a panel display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image sensor 512.
  • the recording device 516 records a moving image or a still image captured by the image sensor 512 on a recording medium such as a memory card, a video tape, or a DVD (Digital Versatile Disk).
  • the operation system 507 issues operation commands for various functions of the imaging apparatus 501 under the operation of the user.
  • the power supply system 518 appropriately supplies various power supplies serving as operation power supplies for the DSP circuit 513, the frame memory 514, the display device 515, the recording device 516, and the operation system 507 to these supply targets.
  • Such an imaging apparatus 501 is applied to a camera module for a mobile device such as a video camera, a digital still camera, and a smartphone or a mobile phone.
  • the solid-state imaging device according to each of the above-described embodiments can be used as the imaging element 512. Thereby, the image quality of the imaging device 501 can be improved.
  • steps describing the series of processes described above are not limited to the processes performed in time series according to the described order, but are not necessarily performed in time series, either in parallel or individually.
  • the process to be executed is also included.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit).
  • a configuration other than that described above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). . That is, the present technology is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present technology.
  • this technique can also take the following structures.
  • a pixel array unit in which a plurality of unit pixels are arranged;
  • the unit pixel is A photoelectric conversion unit;
  • a solid-state imaging device comprising: a trench-type charge accumulation unit that accumulates charges generated by the photoelectric conversion unit.
  • the unit pixel includes a plurality of the photoelectric conversion units, The solid-state imaging device according to (1), wherein the charge accumulation unit is disposed between the plurality of photoelectric conversion units or between the photoelectric conversion unit and a photoelectric conversion unit included in an adjacent unit pixel.
  • the unit pixel is The solid-state imaging device according to any one of (1) to (3), further including an RDTI (Reverse side DTI) disposed adjacent to the charge storage unit.
  • the RDTI is The solid-state imaging device according to (4), wherein the solid-state imaging device is formed to be coupled to the charge storage unit.
  • (10) a pixel array unit in which a plurality of unit pixels are arranged;
  • the unit pixel is A photoelectric conversion unit;
  • a solid-state imaging device comprising: a trench-type charge storage unit that stores the charge generated by the photoelectric conversion unit;
  • an optical system that makes incident light incident on the solid-state imaging device.
  • the unit pixel is A first photoelectric conversion unit;
  • a charge storage unit configured to store a charge generated by the second photoelectric conversion unit and including a gate electrode and a high-k insulating film formed of metal;
  • a solid-state imaging device comprising: a transistor that transfers charges generated by the first or second photoelectric conversion unit.
  • a pixel array unit in which a plurality of unit pixels are arranged;
  • the unit pixel is A first photoelectric conversion unit;
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit;
  • a charge storage unit configured to store a charge generated by the second photoelectric conversion unit and including a gate electrode and a high-k insulating film formed of metal;
  • a solid-state imaging device comprising: a transistor that transfers charge generated by the first or second photoelectric conversion unit;
  • an optical system that makes incident light incident on the solid-state imaging device.
  • the unit pixel is A first photoelectric conversion unit; A second photoelectric conversion unit having lower sensitivity than the first photoelectric conversion unit, The solid-state imaging device according to (17) or (18), wherein the element isolation is formed so as to surround the second photoelectric conversion unit.
  • (21) a pixel array section in which a plurality of unit pixels are arranged; A drive unit for controlling the operation of the unit pixel; A solid-state imaging device comprising a trench-shaped element isolation; A signal processing circuit for processing an output signal output from the solid-state imaging device; And an optical system that makes incident light incident on the solid-state imaging device.
  • the unit pixel is A first photoelectric conversion unit; A second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit; Trench-shaped element isolation formed so as to surround the second photoelectric conversion unit; A charge storage section for storing the charge generated by the second photoelectric conversion section; A charge-voltage converter, A first transfer gate portion that transfers charges from the first photoelectric conversion portion to the charge-voltage conversion portion; A second transfer gate unit that couples the potentials of the charge-voltage converter and the charge storage unit; A third transfer gate portion for transferring charges from the second photoelectric conversion portion to the charge storage portion; A solid-state imaging device including: an overflow path formed below the gate electrode of the third transfer gate unit and transferring the charge overflowing from the second photoelectric conversion unit to the charge storage unit. (23) The solid-state imaging device according to (22), wherein the element isolation is deeper than the first photoelectric conversion unit and the second photoelectric conversion
  • CMOS image sensor 11 pixel array section, 12 vertical drive section, 14 horizontal drive section, 15 system control section, 50 unit pixels, 51 first photoelectric conversion section, 52 first transfer gate section, 54 second transfer gate section, 56, 56-1, 56-2 charge storage section, 57 reset gate section, 58 FD section, 59 amplification transistor, 60 selection transistor, 70 substrate, 71, 71a to 71c upper electrode, 72, 72a to 72c insulating film, 73 , 73a to 73c diffusion layer, 81-1 to 81-4 wiring, 90 DTI, 91 RDTI, 92 insulating layer, 100 inter-pixel isolation region, 102 trench, 150 unit pixel, 151 third transfer gate, 152 fourth transfer gate , 53 2nd photoelectric conversion unit, 154 constant power flow, 211 metal gate electrode, 212 High-k insulating film, 213 lower electrode, 214 poly electrode, 215 interlayer film, 221 High-k insulating film, 300 unit pixel, 301 element isolation , 302 Antireflection film

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Abstract

本開示は、光学的クロストークを低減することができるようにする固体撮像装置および電子機器に関する。 図５のＢの例の場合、電荷蓄積部は、基板に孔を掘り、孔の表面に拡散層が形成され、孔を埋めるように、絶縁膜および上部電極が形成されることによって、構成される。図５のＣの例の場合、電荷蓄積部は、基板に孔を掘り、孔の表面の半分（片側）に拡散層が形成され、孔を埋めるように、絶縁膜および上部電極が形成されることによって、構成される。以上のようにして基板中に形成される電荷蓄積部（容量素子）を第１光電変換部であるＰＤの間に配置することにより、単位画素において、容量素子がＰＤ間のクロストークに対する遮蔽対の役割を果たすことができる。本開示は、例えば、カメラなどの撮像装置に用いられるCMOS固体撮像装置に適用することができる。

Description

固体撮像装置および電子機器
　本開示は、固体撮像装置および電子機器に関し、特に、光学的クロストークを低減することができるようにした固体撮像装置および電子機器に関する。
　容量を備えて、ダイナミックレンジ拡大を行うＣＩＳ（CMOS Image Sensor: コンタクトイメージセンサ）が存在する（特許文献１参照）。ＣＩＳとは、「相補性金属酸化膜半導体」を使用した光電変換素子を使用した方法であり、その素子はＣＭＯＳ(complementary MOS)センサと呼ばれている。
特許第４３１７１１５号公報
　このＣＩＳにおいては、より小さな画素サイズでダイナミックレンジの拡大を実現することが求められている。
　本開示は、このような状況に鑑みてなされたものであり、画素サイズの縮小によって発生する光学的クロストークを低減することができるものである。
　本技術の第１の側面の固体撮像装置は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、光電変換部と、前記光電変換部が生成した電荷を蓄積するトレンチ型の電荷蓄積部とを含む。
　前記電荷蓄積部は、前記光電変換部と隣の単位画素に含まれる光電変換部との間に配置される。
　前記単位画素は、前記光電変換部を複数含み、前記電荷蓄積部は、複数の前記光電変換部の間、または前記光電変換部と、隣の単位画素に含まれる光電変換部との間に配置される。
　前記単位画素は、前記電荷蓄積部に隣接して配置されるＲＤＴＩ(Reverse side DTI)をさらに含むことができる。
　前記ＲＤＴＩは、前記電荷蓄積部に結合するように形成されている。
　前記電荷蓄積部は、基板を貫通するように形成される。
　前記電荷蓄積部の一端の電位は、接地、電源、または第３の電位である。
　前記電荷蓄積部の一端の電位は、前記光電変換部の蓄積時や読み出し時に異なる電位で設定される。
　裏面照射型である。
　本技術の第１の側面の電子機器は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、光電変換部と、前記光電変換部が生成した電荷を蓄積するトレンチ型の電荷蓄積部とを含む固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
　本技術の第２の側面の固体撮像装置は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、前記第２の光電変換部が生成した電荷を蓄積し、金属で形成されるゲート電極およびHigh-k絶縁膜からなる電荷蓄積部と、前記第１または第２の光電変換部が生成した電荷を転送するトランジスタとを含む。
　前記電荷蓄積部は、前記トランジスタと同時に配置される。
　前記金属は、Ti、TiN、もしくはWの高融点金属、またはその化合物である。
　前記High-k絶縁膜は、HfO2、Al2O3、またはTa2O5である。
　裏面照射型である。
　本技術の第２の側面の電子機器は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、前記第２の光電変換部が生成した電荷を蓄積し、金属で形成されるゲート電極およびHigh-k絶縁膜からなる電荷蓄積部と、前記第１または第２の光電変換部が生成した電荷を転送するトランジスタとを含む固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
　本技術の第３の側面の固体撮像装置は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部と、トレンチ状の素子分離とを備える。
　前記素子分離は、特定の単位画素を囲むように形成される。
　前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部とを含み、前記素子分離は、前記第２の光電変換部を囲むように形成される。
　前記素子分離は、HfO2、Al2O3、またはTa2O5で形成される。
　本技術の第３の側面の電子機器は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部と、トレンチ状の素子分離とを備える固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
　本技術の第１の側面においては、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とが備えられる。そして、前記単位画素においては、光電変換部と、前記光電変換部が生成した電荷を蓄積するトレンチ型の電荷蓄積部とが含まれる。
　本技術の第２の側面においては、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とが備えられる。そして、前記単位画素においては、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、前記第２の光電変換部が生成した電荷を蓄積し、金属で形成されるゲート電極およびHigh-k絶縁膜からなる電荷蓄積部と、前記第１または第２の光電変換部が生成した電荷を転送するトランジスタとが含まれる。
　本技術の第３の側面においては、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部と、トレンチ状の素子分離とが備えられる。
　本技術によれば、光学的クロストークを低減することができる。特に、画素サイズの縮小によって発生する光学的クロストークを低減することができる。
  なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。 本技術の第１の実施の形態における単位画素の構成例を示す回路図である。 図４の電荷蓄積部の構成例を示す断面図である。 図４の単位画素の構成例を示す平面図である。 図６の単位画素に、ＤＴＩが追加配置された例を示す平面図である。 図４の単位画素の他の構成例を示す平面図である。 図８の単位画素に、ＤＴＩが追加配置された例を示す平面図である。 本技術の電荷蓄積部のその他の構成例を示す断面図である。 本技術の電荷蓄積部のその他の構成例を示す断面図である。 図４の単位画素の構成例を示す平面図である。 図１２の単位画素の構成例を示す断面図である。 図１２の電荷蓄積部の形成処理を説明するフローチャートである。 画素アレイ部の構成例を示す平面図である。 形成処理の例を示す工程図である。 形成処理の例を示す工程図である。 画素アレイ部の構成例を示す平面図である。 形成処理の例を示す工程図である。 本技術の第２の実施の形態における単位画素の構成例を示す回路図である。 図２０の単位画素の構成例を示す平面図である。 図２０の単位画素の構成例を示す図である。 本技術の第３の実施の形態における単位画素の構成例を示す平面図である。 図２３の単位画素の構成例を示す断面図である。 図２３の単位画素の他の構成例を示す断面図である。 図２４の電荷蓄積部の形成処理を説明するフローチャートである。 形成処理の例を示す工程図である。 形成処理の例を示す工程図である。 形成処理の例を示す工程図である。 図２５の電荷蓄積部の形成処理を説明するフローチャートである。 形成処理の例を示す工程図である。 形成処理の例を示す工程図である。 形成処理の例を示す工程図である。 本技術の第４の実施の形態における単位画素の構成例を示す平面図である。 図３４の単位画素の構成例を示す断面図である。 画素アレイ部における４つの単位画素の配置例を示す平面図である。 表面側における素子分離とオンチップレンズの配置例を示す平面図である。 裏面側における素子分離とオンチップレンズの配置例を示す平面図である。 本技術の第５の実施の形態における画素アレイ部の構成例を示す平面図である。 図３９の画素アレイ部の構成例を示す断面図である。 本技術の第５の実施の形態における画素アレイ部の他の構成例を示す平面図である。 図４１の画素アレイ部の構成例を示す断面図である。 本技術の第５の実施の形態における画素アレイ部の他の構成例を示す平面図である。 図４３の画素アレイ部の構成例を示す断面図である。 本技術の第５の実施の形態における画素アレイ部の他の構成例を示す平面図である。 本技術を適用したイメージセンサの使用例を示す図である。 本技術を適用した電子機器の構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
　１．本技術が適用される固体撮像装置
　２．第１の実施の形態(１ＰＤの回路のトレンチ型キャパシタ)
　３．第２の実施の形態(２ＰＤの回路のトレンチ型キャパシタ)
　４．第３の実施の形態（メタルゲート電極キャパシタ）
　５．第４の実施の形態（２ＰＤの回路のトレンチ状の素子分離）
　６．第５の実施の形態（トレンチ状の素子分離：変形例）
　７．イメージセンサの使用例
　８．電子機器の例
＜１．本技術が適用される固体撮像装置＞
｛基本的なシステム構成｝
　図１は、本技術が適用される固体撮像装置、例えばＸ－Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。例えば、固体撮像装置は、裏面照射型のＣＭＯＳイメージセンサで構成される。
　本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。
　ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。
　画素アレイ部１１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に、すなわち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。
　画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
　信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
｛他のシステム構成｝
　本技術が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
　例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Ａを挙げることができる。
　更には、図３に示すように、画素アレイ部１１の列ごとあるいは複数の列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Ｂを挙げることができる。
＜２．第１の実施の形態(１ＰＤの回路構成)＞
　次に、本技術の第１の実施の形態について説明する。
｛単位画素５０の回路構成｝
　図４は、図１乃至図３の画素アレイ部１１に配置される単位画素５０の構成例を示す回路図である。
　単位画素５０は、第１光電変換部５１、第１転送ゲート部５２、第２転送ゲート部５４、電荷蓄積部５６、リセットゲート部５７、ＦＤ（フローティングディフュージョン）部５８、増幅トランジスタ５９、及び、選択トランジスタ６０を含むように構成される。
　また、単位画素５０に対して、図１乃至図３の画素駆動線１６として、複数の駆動線が、例えば画素行毎に配線される。そして、図１乃至図３の垂直駆動部１２から複数の駆動線を介して、各種の駆動信号ＴＲＧ、ＦＤＧ、ＲＳＴ、ＳＥＬが供給される。これらの駆動信号は、単位画素５０の各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。
　第１光電変換部５１は、例えば、ＰＮ接合のフォトダイオード（ＰＤ）からなる。第１光電変換部５１は、受光した光量に応じた電荷を生成し、蓄積する。
　第１転送ゲート部５２は、第１光電変換部５１とＦＤ部５８との間に接続されている。第１転送ゲート部５２のゲート電極には、駆動信号ＴＲＧが印加される。駆動信号ＴＲＧがアクティブ状態になると、第１転送ゲート部５２が導通状態になり、第１光電変換部５１に蓄積されている電荷が、第１転送ゲート部５２を介してＦＤ部５８に転送される。
　第２転送ゲート部５４は、電荷蓄積部５６とＦＤ部５８との間に接続されている。第２転送ゲート部５４のゲート電極には、駆動信号ＦＤＧが印加される。駆動信号ＦＤＧがアクティブ状態になると、第２転送ゲート部５４が導通状態になり、電荷蓄積部５６とＦＤ部５８のポテンシャルが結合する。
　電荷蓄積部５６は、例えば、キャパシタ（容量）からなり、第２転送ゲート部５４を介してＦＤ部５８に接続されている。電荷蓄積部５６の対向電極は、ＶＦＣに接続されている。なお、電荷蓄積部５６の対向電極は、ＧＮＤでもよい。電荷蓄積部５６は、第１光電変換部５１から転送される電荷を蓄積する。
　リセットゲート部５７は、電源ＶＤＤとＦＤ部５８との間に接続されている。リセットゲート部５７のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットゲート部５７が導通状態になり、ＦＤ部５８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　ＦＤ部５８は、電荷を電圧信号に電荷電圧変換して出力する。
　増幅トランジスタ５９は、ゲート電極がＦＤ部５８に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部５８に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５９は、ソース電極が選択トランジスタ６０を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源とソースフォロワ回路を構成する。
　選択トランジスタ６０は、増幅トランジスタ５９のソース電極と垂直信号線１７との間に接続されている。選択トランジスタ６０のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがアクティブ状態になると、選択トランジスタ６０が導通状態になり、単位画素５０が選択状態となる。これにより、増幅トランジスタ５９から出力される画素信号が、選択トランジスタ６０を介して、垂直信号線１７に出力される。
　なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
｛電荷蓄積部の断面図｝
　図５は、図４の電荷蓄積部５６である容量素子の例を示す断面図である。図５のＡは、キャパシタであり、図５のＢおよび図５のＣは、本技術によるトレンチ型キャパシタの例である。
　図５のＡの例において、電荷蓄積部５６は、上部電極７１ａ、絶縁膜７２ａ、拡散層７３ａで構成される。図５のＢの例において、電荷蓄積部５６は、上部電極７１ｂ、絶縁膜７２ｂ、拡散層７３ｂで構成される。図５のＣの例において、電荷蓄積部５６は、上部電極７１ｃ、絶縁膜７２ｃ、拡散層７３ｃで構成される。
　基板７０に形成された上部電極７１ａ乃至７１ｃは、例えば、poly-Siからなる。絶縁膜７２ａ乃至７２ｃは、絶縁膜容量である。拡散層７３ａ乃至７３ｃは、Si側電極である。
　図５のＡの例の場合、電荷蓄積部５６は、基板表面上に形成されていた。これに対して、図５のＢの例の場合、電荷蓄積部５６は、基板７０に孔を掘り、孔の表面に拡散層７３ｂが形成され、孔を埋めるように、絶縁膜７２ｂおよび上部電極７１ｂが形成されることによって、構成される。図５のＣの例の場合、電荷蓄積部５６は、基板７０に孔を掘り、孔の表面の半分（片側）に拡散層７３ｃが形成され、孔を埋めるように、絶縁膜７２ｃおよび上部電極７１ｃが形成されることによって、構成される。以下、上部電極７１ｂおよび７１ｃ、絶縁膜７２ｂおよび７２ｃ、拡散層７３ｂおよび７３ｃは、それぞれ、上部電極７１、絶縁膜７２、拡散層７３とまとめて称する。
　図５のＢおよび図５のＣの例において、電荷蓄積部５６の一端は、光電変換により発生した電荷を蓄積する拡散層７３と接続され、もう一端は、ＶＦＣに接続される。
　容量の端子となる上部電極７１と拡散層７３に対し、ＶＦＣを接続する方法は、次の１乃至３のとおりである。
１．上部電極７１に接続する
２．Ｎ型の拡散層７３に接続する
３．Ｐ型の拡散層７３に接続する
　上記において、印可する電圧は、１の場合は任意、２の場合はＧＮＤと同じかそれより高い電圧、３の場合、ＧＮＤと同一電圧である。ただし、ノードは、上部電極に接続するほうが好ましい。
　なお、ＶＦＣの電圧は、接地、電源、第３の電位を設定するほか、第１光電変換部５１の蓄積時や読み出し時で異なる電位を設定することができる。光電変換により発生した電荷を蓄積する電荷蓄積部５６の電極は、絶縁膜７２上に形成した電極か基板内に形成した拡散層かのどちらかを選択する。ここで、斜光漏れが存在する領域があるとノイズが発生する。これを抑制するために、該当領域に拡散層は形成されない。
　以上のようにして基板中に形成される電荷蓄積部５６（容量素子）が、第１光電変換部５１であるＰＤの間に配置される。これにより、単位画素５０において、容量素子がＰＤ間のクロストークに対する遮蔽対の役割を果たすことができる。これによりダイナミックレンジが増大する。
　すなわち、クロストークは、漏れ光と電荷の拡散の２つに起因する。漏れ光に関しては、容量素子である電荷蓄積部５６の絶縁膜７２とＳｉの屈折率差による界面の反射により、入射光が１つのＰＤに閉じ込められる効果によって、クロストークを減少させることができる。また、電荷の拡散に関しては、容量素子の絶縁膜７２が電荷拡散の経路を妨げる効果を持つために、クロストークが減少する。
　なお、容量の絶縁膜７２は、単位画素５０内のトランジスタのゲート酸化膜と同一工程で形成する方法のほか、別工程およびそれらの複合工程で形成される。絶縁膜７２は、トランジスタのゲート酸化膜より厚い膜厚とすることにより、界面での反射率を高め、遮蔽効果を向上させることができる。
｛単位画素５０の平面図｝
　図６は、図４の単位画素の構成例を示す平面図である。図６の例においては、電荷蓄積部５６である容量素子の断面構造に、トレンチ型キャパシタが採用されている例が示されている。図６の平面図においては、電荷蓄積部５６とＦＤ部５８とを接続する配線８１－１、および、ＦＤ部５８と増幅トランジスタ５９のゲート電極とを接続する配線８１－２も示されている。
　図６の場合、電荷蓄積部５６は、基板７０に孔を掘り、絶縁膜と上部電極を形成することにより構成される。電荷蓄積部５６は、各単位画素５０の第１光電変換部５１の間に配置されている。この電荷蓄積部５６は、単数より複数（図６の例の場合、３つ）配置することにより、容量値と遮断効果を増加させることができる。
　図７は、図６の単位画素に、ＤＴＩ(Deep Trench Isolation)が追加配置された例を示す平面図である。図７の例においては、単位画素５０を囲んで、遮蔽効果を有するＤＴＩ９０が配置されている。これにより、第１光電変換部５１の間の遮蔽はより強化される。
　図８は、図４の単位画素の構成例を示す平面図である。図８の例においては、電荷蓄積部５６－１および５６－２である容量素子を第１光電変換部５１の複数の方向に配置した例が示されており、点線は、１つの単位画素５０の境界を表している。図８の平面図においては、配線８１－１および配線８１－２に追加して、複数の方向に配置された電荷蓄積部５６－１および５６－２を接続する配線８１－３も示されている。
　図８の場合、電荷蓄積部５６－１は、基板７０に、図中、上下方向に長い溝を掘ることにより形成され、第１光電変換部５１の縦（Ｙ軸）方向に沿って配置されている。電荷蓄積部５６－２は、基板７０に、図中、左右方向に長い溝を掘ることにより形成され、第１光電変換部５１の横（Ｘ軸）方向に沿って配置されている。これにより、第１光電変換部５１は、四方の隣接する画素の第１光電変換部５１から遮断される。
　なお、電荷蓄積部５６－１または５６－２の少なくとも一方を、例えば、隣接する画素に配線８１－３で接続する構造にすることによって、面積利用率を向上させることができる。
　図９は、図８の単位画素に、ＤＴＩが追加配置された例を示す平面図である。図９の例においては、図８において点線で囲まれた領域の単位画素５０を囲んでＤＴＩ９０が配置されている。これにより、第１光電変換部５１の間の遮蔽はより強化される。
｛電荷蓄積部の断面図｝
　図１０のＡ乃至図１０のＣ、および図１１のＡおよび図１１のＢは、図５乃至図８の例に適用した場合の本技術の電荷蓄積部の例を示す断面図である。これらの断面図においては、図中下側が、光が入射される表面側である。図１０のＡの矢印に示されるように、角度が大きい入射光にたいして、電荷蓄積部５６による遮光効果はなく、第１光電変換部５１は、隣接する第１光電変換部５１にクロストークしてしまう。
　これに対して、図１０のＢの場合、絶縁層９２を有するＲＤＴＩ(Reverse side DTI)９１を併用することにより、図１０のＡの点線矢印に示された角度が大きい入射光のクロストークを遮蔽することが可能になる。ただし、この場合、図１１のＢの点線矢印に示される、配線８１による反射光が電荷蓄積部５６とＲＤＴＩ９１による多重反射によって、第１光電変換部５１は、隣接する第１光電変換部５１にクロストークする恐れがある。
　そこで、図１０のＣに示されるように、第１光電変換部５１に対する電荷蓄積部５６とＲＤＴＩ９１の位置を入れ替えると、図１０のＢの点線矢印で示された経路のクロストークを防ぐことができる。しかしながら、図１０のＣの場合でも、図１０のＣに示されるように、入射角と配線８１のパターンの組み合わせによっては、第１光電変換部５１間のクロストークが発生してしまうことがある。したがって、採用する光学系と配線パターンを考慮し、図１０のＢおよび図１０のＣの構造を選択することによって、クロストークを最小化することが可能となる。
　また、図１１のＡに示されるように、容量素子である電荷蓄積部５６が基板を貫通する構造や、図１１のＢに示されるように、容量素子である電荷蓄積部５６とＲＤＴＩ９１が結合する構造にすることによって、遮蔽効果を向上させることも可能である。
｛単位画素５０の平面図｝
　図１２は、図４の単位画素の例を示す平面図であり、図１３は、図１２の断面図である。図１２の例においては、基板７０上の単位画素５０の間の画素間分離領域１００に、電荷蓄積部５６である容量素子が採用されている例が示されている。
　基板７０の単位画素５０の領域に、Ｎ-領域の第１光電変換部５１が形成され、画素間分離領域１００に、Ｐ+領域の拡散層７３、絶縁膜７２、上部電極７１からなる電荷蓄積部５６が形成されている。Poly Siからなる上部電極７１には、Poly-siである上部電極７１とノードを接続する配線８１－１が施されている。
　この場合、電荷蓄積部５６は、ＦＤＴＩ(Front side DTI)として機能され、電荷蓄積部５６の基板側電極は、ＰＤ分離として機能される。
　次に、図１４のフローチャートを参照して、図１２のトレンチ型キャパシタ（電荷蓄積部５６）の形成処理を説明する。図１４の説明には、図１５乃至図１９が適宜参照される。なお、図１４の形成処理は、例えば、固体撮像装置の製造装置（以下、単に、製造装置と称する）により行われる処理である。
　図１５の画素アレイ部１１の平面図に示されるように、基板７０には、単位画素５０の領域と画素間分離領域１００が形成されている。図１６は、図１５に示されたＡ－Ａ’の断面図である。
　図１４のステップＳ１１において、製造装置は、基板７０の単位画素５０の領域内に、Ｎ-領域の埋め込みＰＤ（第１光電変換部５１）を形成する（図１６のＡ）。
　ステップＳ１２において、製造装置は、画素間分離領域１００に、素子分離用のトレンチ（孔または溝）１０２を形成する（図１６のＢ）。
　製造装置は、ステップＳ１３において、トレンチ１０２の表面に、Ｐ+領域の拡散層７３を形成する（図１６のＣ）。製造装置は、ステップＳ１４において、トレンチ１０２内に絶縁膜７２を形成する（図１６のＤ）。
　製造装置は、ステップＳ１５において、トレンチ１０２内に、Poly-siである上部電極７１を埋め込み、不純物をドーピングする（図１７のＡ）。製造装置は、ステップＳ１６において、トレンチ１０２内に、Poly-siである上部電極７１をパターニングする（図１７のＢ）。これにより、図１８に示されるように、画素間分離領域１００に、電荷蓄積部５６が形成される。
　製造装置は、ステップＳ１７において、Poly-siである上部電極７１とノードを接続する配線８１－１を形成する（図１９のＡ）。製造装置は、ステップＳ１８において、pwellである基板７０をＧＮＤに接続する配線を形成する（図１９のＢ）。
　以上のようにすることで、図１３を基板７０上の画素間分離領域１００に、トレンチ型キャパシタ（電荷蓄積部５６）が形成される。
　以上のように、本技術においては、電荷蓄積部として、トレンチ型のキャパシタを用いるようにしたので、光電変換部のＰＤを縮小することなく、電荷電圧変換の最大電荷量の増加によって、ダイナミックレンジ拡大の効果が得られ、かつ、ＰＤ間における入射光と電荷のクロストークを減少させることができる。これにより、さらなるダイナミックレンジの拡大とリニアリティの向上が可能となる。
　なお、上述した図４の単位画素５０において、ＴＲＧ（第１転送ゲート５２）とＦＤＧ（第２転送ゲート５４）にオーバーフローパスを形成して、それを、例えば、短蓄・長蓄露光するワイドダイナミックレンジ(ＷＤＲ)の撮像装置に用いるようにしてもよい。その際、過大な光を光電変換する場合は、ノイズがある程度無視できるので、容量内にもれこむ光によって発生するノイズも気にしなくてもよい。これにより、電荷蓄積部を斜光せず、空亡化しない上部電極をノードに用いることができる。すなわち、この場合、グローバルシャッタ（ＧＳ）用の電荷蓄積部とは異なり、斜光しなくてもよい。
＜３．第２の実施の形態(２ＰＤの回路構成)＞
　次に、本技術の第２の実施の形態について説明する。
｛単位画素１５０の回路構成｝
　図２０は、図１乃至図３の画素アレイ部１１に配置される単位画素１５０の構成例を示す回路図である。
　単位画素１５０は、第１光電変換部５１、第１転送ゲート部５２、第２転送ゲート部５４、電荷蓄積部５６、リセットゲート部５７、ＦＤ（フローティングディフュージョン）部５８、増幅トランジスタ５９、及び、選択トランジスタ６０を含む点は、図４の単位画素５０と共通している。
　単位画素１５０は、第３転送ゲート部１５１、第４転送ゲート部１５２、第２光電変換部１５３が追加されている点が、図４の単位画素と異なっている。
　なお、単位画素１５０に対して、図１乃至図３の画素駆動線１６として、複数の駆動線が、例えば画素行毎に配線される。そして、図１乃至図３の垂直駆動部１２から複数の駆動線を介して、各種の駆動信号ＴＲＧ、ＴＤＧ、ＦＣＧ、ＴＧＳ、ＲＳＴ、ＳＥＬが供給される。これらの駆動信号は、単位画素１５０の各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。
　第１光電変換部５１は、例えば、ＰＮ接合のフォトダイオードからなる。第１光電変換部５１は、受光した光量に応じた電荷を生成し、蓄積する。
　第１転送ゲート部５２は、第１光電変換部５１とＦＤ部５８との間に接続されている。第１転送ゲート部５２のゲート電極には、駆動信号ＴＲＧが印加される。駆動信号ＴＲＧがアクティブ状態になると、第１転送ゲート部５２が導通状態になり、第１光電変換部５１に蓄積されている電荷が、第１転送ゲート部５２を介してＦＤ部５８に転送される。
　第２転送ゲート部５４は、電荷蓄積部５６とＦＤ部５８との間に接続されている。第２転送ゲート部５４のゲート電極には、駆動信号ＦＤＧが印加される。第３転送ゲート部１５１は、電荷蓄積部５６とＦＤ部５８との間に接続されている。第３転送ゲート部１５１のゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＤＧがアクティブ状態になると、第２転送ゲート部５４が導通状態になり、駆動信号ＦＣＧがアクティブ状態になると、第２転送ゲート部５４が導通状態になり、電荷蓄積部５６とＦＤ部５８のポテンシャルが結合する。
　第４転送ゲート部１５２は、第２光電変換部１５３と電荷蓄積部５６との間に接続されている。第４転送ゲート部１５２のゲート電極には、駆動信号ＴＲＧが印加される。駆動信号ＴＲＧがアクティブ状態になると、第４転送ゲート部１５２が導通状態になり、第２光電変換部１５３に蓄積されている電荷が、第４転送ゲート部１５２を介して、電荷蓄積部５６、或いは、電荷蓄積部５６とＦＤ部５８のポテンシャルが結合した領域に転送される。
　また、第４転送ゲート部１５２のゲート電極の下部は、ポテンシャルが若干深くなっており、第２光電変換部１５３の飽和電荷量を超え、第２光電変換部１５３から溢れた電荷を電荷蓄積部５６に転送するオーバーフローパスが形成されている。なお、以下、第４転送ゲート部１５２のゲート電極の下部に形成されているオーバーフローパスを、単に第４転送ゲート部１５２のオーバーフローパスと称する。
　電荷蓄積部５６は、例えば、キャパシタからなり、第３転送ゲート部１５１と第４転送ゲート部１５２との間に接続されている。電荷蓄積部５６の対向電極は、電源電圧ＶＤＤを供給する電源ＶＤＤの間に接続されている。なお、電荷蓄積部５６の対向電極については、図４の電荷蓄積部５６と同様である。電荷蓄積部５６は、第２光電変換部１５３から転送される電荷を蓄積する。
　リセットゲート部５７は、電源ＶＤＤとＦＤ部５８との間に接続されている。リセットゲート部５７のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットゲート部５７が導通状態になり、ＦＤ部５８の電位が、電源電圧ＶＤＤのレベルにリセットされる。ＦＤ部５８は、電荷を電圧信号に電荷電圧変換して出力する。
　第２光電変換部１５３は、第１光電変換部５１と同様に、例えば、ＰＮ接合のフォトダイオードからなる。第２光電変換部１５３は、受光した光量に応じた電荷を生成し、蓄積する。
　第１光電変換部５１と第２光電変換部１５３を比較すると、第１光電変換部５１の方が受光面の面積が広く、感度が高く、第２光電変換部１５３の方が受光面の面積が狭く、感度が低い。
　増幅トランジスタ５９は、ゲート電極がＦＤ部５８に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部５８に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５９は、ソース電極が選択トランジスタ６０を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源１５４とソースフォロワ回路を構成する。
　選択トランジスタ６０は、増幅トランジスタ５９のソース電極と垂直信号線１７との間に接続されている。選択トランジスタ６０のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがアクティブ状態になると、選択トランジスタ６０が導通状態になり、単位画素１５０が選択状態となる。これにより、増幅トランジスタ５９から出力される画素信号が、選択トランジスタ６０を介して、垂直信号線１７に出力される。
　図２１は、図２０の単位画素の構成例を示す平面図である。図２１の例においては、電荷蓄積部５６である容量素子として、図５のＡを参照して上述したキャパシタが採用されている例が示されている。図２１の平面図においては、電荷蓄積部５６と第３転送ゲート部１５１とを接続する配線８１－１、第３転送ゲート部１５１とＦＤ部５８とを接続する配線８１－２、および、ＦＤ部５８と増幅トランジスタ５９のゲート電極とを接続する配線８１－３も示されている。
　すなわち、図２１に示される電荷蓄積部５６は、トレンチ型ではないので、基板表面においてＰＤ５１およびＰＤ１５３の配置が制限されている。
　図２２のＡおよび図２２のＢは、図２０の単位画素の例を示す平面図および断面図である。なお、図２２のＡの平面図は、ＯＣＬ（オンチップレンズ）１９１が配置される表面ではない裏面側からみた平面図であり、図２２のＢの断面図は、ＯＣＬ１９１側を図中下に示されているものである。図２２のＡの例においては、電荷蓄積部５６である容量素子として、図５のＣを参照して上述したトレンチ型キャパシタが採用されている例が示されている。
　すなわち、図２２のＢに示されるように、溝を掘るタイプのトレンチ型キャパシタである電荷蓄積部５６は、図２２のＡに示されるように、受光面の面積が狭く、感度が低いほうの第２光電変換部１５３の三方を囲むように配置されている。すなわち、電荷蓄積部５６は、単位画素１５０内の第１光電変換部５１、他の単位画素の第１光電変換部５１、第２光電変換部１５３との間に配置されている。また、図２２のＢの例においては、絶縁層９２を有するＲＤＴＩ９１が併用されている。
　トレンチ型キャパシタである電荷蓄積部５６を用いることで、第１光電変換部５１や第２光電変換部１５３の間のクロストークを防止するとともに、電荷蓄積部５６が基板表面の広い領域を使うことがない。したがって、図２２のＡの単位画素１５０は、図２１の単位画素１５０よりも表面積を小さくすることができるうえに、クロストークも抑制することができる。
　以上のように、本技術の、トレンチ型キャパシタを、画素内に感度の異なる複数の光電変換部であるＰＤを備える固体撮像装置に適用することにより、LEDフリッカを発生させることなく、動被写体アーチファクトを十分抑制すると同時にダイナミックレンジを拡大することが可能である。
＜４．第３の実施の形態(メタルゲート電極キャパシタ)＞
　次に、本技術の第３の実施の形態について説明する。
｛単位画素１５０の平面図｝
　図２３は、図２０の単位画素１５０の他の例の平面図である。図２３の例においては、電荷蓄積部５６である容量素子の上部電極として、メタルゲート電極２１１を用いたキャパシタが採用されている例が示されている。
　すなわち、図２３に示される単位画素１５０は、電荷蓄積部５６である容量素子の上部電極として、メタルゲート電極２１１を用いたキャパシタが採用されている点だけが、図２１に示される単位画素１５０と異なる。図２３に示される単位画素１５０は、それ以外の点は、図２１に示される単位画素１５０と共通している。
｛単位画素１５０の断面図｝
　図２４は、図２３の単位画素１５０の構成例を示す断面図である。この断面図においては、図中下側が、光が入射される表面側である。
　図２４の例において、電荷蓄積部５６は、上部電極であるメタルゲート電極２１１、High-k絶縁膜２１２、および拡散層７３により構成されている。メタルゲート電極２１１は、例えば、メタル材料として、Ti/TiN/Wなど高融点金属およびその化合物、それらの積層構造が用いられている。
　High-k絶縁膜２１２は、図中、メタルゲート電極２１１の底面と側面を囲むように形成されている。High-k絶縁膜２１２は、例えば、HFO2/AL2O3/Ta2O5などが用いられる。この電荷蓄積部５６は、図２６を参照して後述するが、単位画素１５０内のPoly Gateトランジスタである、例えば、第１転送ゲート部５２（図２４の例においては、poly電極２１４、下部電極（拡散層）２１３、絶縁膜７２）と同時に配置される。
　なお、High-k絶縁膜２１２は、次の図２５に示されるように、拡散層７３との接続面だけ小さくなるように、メタルゲート電極２１１の側面に凹部を有して形成されている。
　図２５は、図２３の単位画素１５０の例を示す断面図である。この断面図においては、図中下側が、光が入射される表面側である。
　図２５の例において、電荷蓄積部５６は、上部電極であるメタルゲート電極２１１、High-k絶縁膜２２１、および拡散層７３により構成されている。
　High-k絶縁膜２２１は、図中、メタルゲート電極２１１の底面と側面を囲むように形成されている。なお、その際、High-k絶縁膜２２１は、図２５に示されるように、拡散層７３との接続面だけ小さくなるように、メタルゲート電極２１１の側面に凹部を有して形成されている。また、図２５の電荷蓄積部５６は、図２４の例の電荷蓄積部５６の形成処理と比して、High-k絶縁膜２２１が先に形成されるように形成される。
　なお、図２４および図２５の電荷蓄積部５６は、基板７０を掘ったトレンチ型のキャパシタで構成されてもよい。
　次に、図２６のフローチャートを参照して、メタルゲート電極キャパシタ（図２４の電荷蓄積部５６）の形成処理について説明する。図２６の説明には、図２７乃至図２９が適宜参照される。なお、図２６の形成処理は、例えば、固体撮像装置の製造装置（以下、単に、製造装置と称する）により行われる処理である。
　ステップＳ２１１において、製造装置は、基板７０に、下部電極として、拡散層７３を形成する（図２７のＡ）。ステップＳ２１２において、製造装置は、画素／周辺トランジスタを形成する。すなわち、製造装置は、画素／周辺トランジスタの下部電極２１３を形成後、絶縁膜７２を形成し、poly電極２１４を形成する（図２７のＢ）。ステップＳ２１３において、製造装置は、poly電極２１４が形成された上に層間膜２１５を形成する（図２７のＣ）。
　ステップＳ２１４において、製造装置は、電荷蓄積部５６のpoly電極２１４を除去する（図２８のＡ）。ステップＳ２１５において、製造装置は、poly電極２１４を除去した後に、High-k絶縁膜２１２を形成する（図２８のＢ）。
　ステップＳ２１６において、製造装置は、High-k絶縁膜２１２の不必要な部分を除去する（図２８のＣ）。ステップＳ２１７において、製造装置は、メタルゲート電極２１１を形成する（図２９のＡ）。ステップＳ２１８において、製造装置は、層間膜２１５を形成して（図２９のＢ）、電荷蓄積部５６の形成処理は終了される。
　次に、図３０のフローチャートを参照して、メタルゲート電極キャパシタ（図２５の電荷蓄積部５６）の形成処理について説明する。図３０の説明には、図３１乃至図３３が適宜参照される。なお、図３０の形成処理は、例えば、固体撮像装置の製造装置（以下、単に、製造装置と称する）により行われる処理である。
　ステップＳ２５１において、製造装置は、基板７０に、下部電極として、拡散層７３を形成し、絶縁膜７２を形成する（図３１のＡ）。ステップＳ２５２において、製造装置は、酸化膜２５０を開口する（図３１のＢ）。ステップＳ２５３において、製造装置は、High-k絶縁膜２２１を形成する（図３１のＣ）。
　ステップＳ２５４において、製造装置は、エッチングマスク２５１を形成する（図３２のＡ）。ステップＳ２５５において、製造装置は、High-k絶縁膜２２１を除去する（図３２のＢ）。ステップＳ２５６において、製造装置は、画素／周辺トランジスタを形成する。すなわち、製造装置は、画素／周辺トランジスタの下部電極２１３を形成後、絶縁膜７２を形成し、poly電極２１４を形成する（図３２のＣ）。
　ステップＳ２５７において、製造装置は、層間膜２１５を形成する（図３３のＡ）。ステップＳ２５８において、製造装置は、層間膜２１５の不必要な部分２５２を開口する（図３３のＢ）。ステップＳ２５９において、製造装置は、メタルゲート電極２１１を形成する（図３３のＣ）。ステップＳ２６０において、製造装置は、層間膜２１５を形成して（図３３のＤ）、電荷蓄積部５６の形成処理は、終了される。
　図２１の例において、単位画素内に感度の異なる複数のＰＤを備える場合に、より感度の低いＰＤに発生した光電荷を電荷電圧変換する容量を接続することにより、光学サイズ縮小および画素数増加のため、画素サイズの縮小を行うと、容量素子の容量低下のため、ダイナミックレンジが低下した。また、ＰＤ間スペースの縮小によりクロストークが増加し、リニアリティが悪化していた。
　しかしながら、本技術においては、電荷蓄積部として、メタルゲート電極キャパシタを用いるようにしたので、High-k絶縁膜による高容量のキャパシタと、上部(poly)電極が正の電位の際の空乏化による容量低下を低減できる。これにより、ダイナミックレンジの低下を防ぐことができる。
　また、低ノイズの画素トランジスタと両立できるため、クロストークの増加を防ぎ、リニアリティの悪化を抑制することができる。
＜５．第４の実施の形態(２ＰＤの回路のトレンチ状の素子分離)＞
　次に、本技術の第４の実施の形態について説明する。
｛画素アレイ部１１における単位画素３００の平面図｝
　図３４は、図１乃至図３の画素アレイ部１１に配置される図２０の単位画素３００の構成例を示す平面図である。図３５は、図３４の単位画素の構成例を示す断面図である。図３５のＡは、図３４におけるＡ－Ａ´の断面の例を示しており、図３５のＢは、図３４におけるＢ－Ｂ´の断面の例を示している。
　単位画素３００は、図２０の単位画素１５０と同様に構成される。すなわち、単位画素３００は、第１光電変換部５１と、第２光電変換部１５３とを有する。第１光電変換部５１と第２光電変換部１５３を比較すると、第１光電変換部５１の方が受光面の面積が広く、感度が高く、第２光電変換部１５３の方が受光面の面積が狭く、感度が低い。
　図３４の例においては、基板７０内に、受光面の面積が狭い第２光電変換部１５３のみを囲むように、第１光電変換部５１および第２光電変換部１５３よりも深さのある、トレンチ状の素子分離３０１が形成されている。
　第１光電変換部５１、第２光電変換部１５３、素子分離３０１が埋め込まれている基板７０上には、反射防止膜３０２、平坦化膜３０３が形成され、その上に、カラーフィルタ３０４とオンチップレンズ３０５が、光電変換部毎に備えられている。
　図３６は、図３４の画素アレイ部１１における４つの単位画素３００の平面図である。図３６の例においては、表面側、すなわち、シリコン基板７０への光の入射面とは反対側から見た平面図である。図３６の例において、４つの単位画素３００が、図２０を参照して上述した単位画素と同様にレイアウトされている。
　図３７は、図３６の表面側から見た平面図において、素子分離３０１とオンチップレンズ３０５の配置を示したものである。図３８は、裏面側、すなわち、基板７０への光の入射面側）から見た平面図において、第１光電変換部５１および第２光電変換部１５３と、素子分離３０１とオンチップレンズ３０５との位置関係を示したものである。
　以上のように、面積が小さい（狭い）画素のみを囲むように、トレンチ状の素子分離を設けるようにしたので、大面積の画素からの信号の混入を防ぐことができる。
　すなわち、小面積の画素は、大面積の画素よりも扱える信号量が少ないため、大面積の画素よりも感度が低くなる。小面積の画素から大面積の画素に混色があった場合、感度が高い大面積の画素では過剰な信号として取り扱ってしまうので、小面積の画素を素子分離で囲むことによってこれを抑制することができる。また、大面積画素に対して、素子分離を設けない部分があるため、暗電流の発生を抑制できる。
　なお、第４の実施例に記載の本技術は、第１の実施例乃至第３の実施例にも適用することができる。
　また、これまでの説明は、単位画素内に電荷蓄積部を有する回路の場合について説明してきたが、本技術のトレンチ状の素子分離については、単位画素内に電荷蓄積部を持たない回路にも適用することができる。以下、単位画素内に電荷蓄積部を持たない回路の例を説明する。
＜６．第５の実施の形態(トレンチ状の素子分離の変形例)＞
　次に、本技術の第５の実施の形態について説明する。
｛画素アレイ部１１の平面図と断面図｝
　図３９は、画素アレイ部１１においては、Ｒが示された赤色画素３５１とその他の画素３５２とが配置されており、そのうちの赤色画素３５１のみに素子分離３０１が形成されている場合を示す平面図である。図４０は、図３９の単位画素の構成例を示す断面図である。図４０のＡは、図３９におけるＡ－Ａ´の断面の例を示しており、図４０のＢは、図３９におけるＢ－Ｂ´の断面の例を示している。
　第１光電変換部５１、素子分離３０１が埋め込まれている基板７０上には、反射防止膜３０２、平坦化膜３０３が形成され、その上に、色毎のカラーフィルタ３０４とオンチップレンズ３０５が、光電変換部毎に備えられている。なお、赤色画素３５１のカラーフィルタ３０４は、黒ベタがなされている。
　以上のように、赤色画素のみを囲むように、トレンチ状の素子分離を設けることにより、赤色画素以外の他の画素への信号の混入を抑制することができる。
　すなわち、赤色の光はシリコンの深いところで吸収され、シリコンの奥深くから隣接画素へ混色してしまう恐れがあるので、赤色の画素のみを囲むことで、混色を抑制する。赤色画素のみのため、赤色画素以外での暗電流の発生を抑制できる。
｛画素アレイ部１１の平面図と断面図｝
　図４１は、画素アレイ部１１においては、ハッチされた感度が高い高感度画素３７１とその他の画素３７２とが配置されており、そのうちの高感度画素３７１のみに素子分離３０１が形成されている場合を示す平面図である。図４２は、図４１の単位画素の例を示す断面図である。図４２のＡは、図４１におけるＡ－Ａ´の断面の例を示しており、図４２のＢは、図４１におけるＢ－Ｂ´の断面の例を示している。
　第１光電変換部５１、素子分離３０１が埋め込まれている基板７０上には、反射防止膜３０２、平坦化膜３０３が形成され、その上に、色毎のカラーフィルタ３０４とオンチップレンズ３０５が、光電変換部毎に備えられている。なお、図４１および図４２の例においては、高感度画素３７１のカラーフィルタ３０４として、特殊なフィルタを用い、光の透過率を変更することで、特殊なフィルタをしていない画素との感度を変え、高感度画素としている。
　以上のように、高感度画素のみ、または低感度画素のみを囲むように、トレンチ状の素子分離を設けることにより、赤色画素以外の他の画素への信号の混入を抑制することができる。
　すなわち、図４１の例においては、一部の画素において、オンチップレンズの下に特殊なフィルタが形成される。この特殊なフィルタは透過率を上げるものであってもよいし、下げるものであってもよい。このフィルタによって感度が異なる画素が存在し、感度が低い画素から感度が高い画素に混色があった場合、感度が高い画素では過剰な信号として取り扱ってしまう恐れがある。感度が高い画素のみを素子分離で囲むことで混色を抑制しつつ、感度が低い画素での暗電流の発生を抑制することができる。また、素子分離で囲む画素を感度が低い画素のみにしてもよい。
｛画素アレイ部１１の平面図と断面図｝
　図４３は、画素アレイ部１１においては、ハッチされた感度が高い高感度画素４０１とその他の画素４０２とが配置されており、そのうちの高感度画素４０１のみに素子分離３０１が形成されている場合を示す平面図である。図４４は、図４３の単位画素の例を示す断面図である。図４４のＡは、図４３におけるＡ－Ａ´の断面の例を示しており、図４４のＢは、図４３におけるＢ－Ｂ´の断面の例を示している。
　他の画素４０２が、光電変換部として、Ｐ型半導体層４１３が形成されており、その上にＮ型半導体層４１２が形成されているのに対し、高感度画素４０１は、光電変換部として、他の画素よりも深いＮ型半導体層４１１が形成されている。基板７０においては、Ｎ型半導体層４１１を囲むように素子分離３０１が埋め込まれている。
　素子分離３０１が埋め込まれている基板７０上には、反射防止膜３０２、平坦化膜３０３が形成され、その上に、色毎のカラーフィルタ３０４とオンチップレンズ３０５が、光電変換部毎に備えられている。
　以上のように、高感度画素のみ、または低感度画素のみを囲むように、トレンチ状の素子分離を設けることにより、赤色画素以外の他の画素への信号の混入を抑制することができる。
　すなわち、図４３の例においては、一部の画素にＰ型半導体層を形成することによって、受光部となるＮ型半導体層の深さが異なり、Ｎ型半導体層の深さがより深い画素は感度が高くなる。感度が低い画素から感度が高い画素に混色があった場合、感度が高い画素では過剰な信号として取り扱ってしまうため、感度が低い画素を素子分離で囲むことによって、これを抑制することができる。また、素子分離で囲む画素を感度が高い画素のみにすることで、混色を抑制しつつ、感度が低い画素での暗電流の発生を抑制することができる。また、素子分離で囲む画素を感度が低い画素のみにしてもよい。
｛画素アレイ部１１の断面図｝
　図４５は、画素アレイ部１１の例を示す断面図である。特定の画素４５１の第１光電変換部５１を囲むトレンチ状の素子分離３０１に、絶縁膜を用いてもよい。また、素子分離３０１に、負の固定電荷膜を持った絶縁膜を用いてもよい。素子分離３０１に用いる絶縁膜としては、例えば、HfO2/Al2O3/Ta2O5などが用いられる。さらに、素子分離の周囲にＰ型のシリコン層を設けてもよい。以上により、暗電流の発生を抑制することができる。
　また、トレンチ状の素子分離３０１に、遮光膜を用いてもよい。これにより、遮光性があがり、混色を抑制できる。
　以上のように、本技術においては、裏面照射型の２次元配列された複数の画素を持つイメージセンサにおいて、トレンチ状の素子分離構造が特定の画素のみを囲むように形成される。
　なお、上記説明においては、裏面固体撮像装置の例について説明してきたが、表面固体撮像装置にも本技術は適用することができる。
　なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜７．イメージセンサの使用例＞
　図４６は、上述の固体撮像装置を使用する使用例を示す図である。
　上述した固体撮像装置（イメージセンサ）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜８．電子機器の構成例＞
　さらに、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
｛撮像装置｝
　図４７は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）５０１の構成例を示すブロック図である。
　図４７に示すように、撮像装置５０１は、レンズ群５１１などを含む光学系、撮像素子５１２、カメラ信号処理部であるＤＳＰ回路５１３、フレームメモリ５１４、表示装置５１５、記録装置５１６、操作系５０７、及び、電源系５１８等を有している。そして、ＤＳＰ回路５１３、フレームメモリ５１４、表示装置５１５、記録装置５１６、操作系５０７、及び、電源系５１８がバスライン５１９を介して相互に接続された構成となっている。
　レンズ群５１１は、被写体からの入射光（像光）を取り込んで撮像素子５１２の撮像面上に結像する。撮像素子５１２は、レンズ群５１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示装置５１５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子５１２で撮像された動画または静止画を表示する。記録装置５１６は、撮像素子５１２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
　操作系５０７は、ユーザによる操作の下に、本撮像装置５０１が持つ様々な機能について操作指令を発する。電源系５１８は、ＤＳＰ回路５１３、フレームメモリ５１４、表示装置５１５、記録装置５１６、及び、操作系５０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このような撮像装置５０１は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置５０１において、撮像素子５１２として、上述した各実施形態に係る固体撮像装置を用いることができる。これにより、撮像装置５０１の画質を向上させることができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
　また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　なお、本技術は以下のような構成も取ることができる。
　（１）　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　光電変換部と、
　　前記光電変換部が生成した電荷を蓄積するトレンチ型の電荷蓄積部と
　を含む固体撮像装置。
　（２）　前記電荷蓄積部は、前記光電変換部と隣の単位画素に含まれる光電変換部との間に配置される
　前記（１）に記載の固体撮像装置。
　（３）　前記単位画素は、前記光電変換部を複数含み、
　前記電荷蓄積部は、複数の前記光電変換部の間、または前記光電変換部と、隣の単位画素に含まれる光電変換部との間に配置される
　前記（１）に記載の固体撮像装置。
　（４）　前記単位画素は、
　　前記電荷蓄積部に隣接して配置されるＲＤＴＩ(Reverse side DTI)を
　さらに含む
　前記（１）乃至（３）のいずれかに記載の固体撮像装置。
　（５）　前記ＲＤＴＩは、
　前記電荷蓄積部に結合するように形成されている
　　前記（４）に記載の固体撮像装置。
　（６）　前記電荷蓄積部は、基板を貫通するように形成される
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
　（７）　前記電荷蓄積部の一端の電位は、接地、電源、または第３の電位である
　前記（１）乃至（６）のいずれかに記載の固体撮像装置。
　（８）　前記電荷蓄積部の一端の電位は、前記光電変換部の蓄積時や読み出し時に異なる電位で設定される
　前記（７）に記載の固体撮像装置。
　（９）　裏面照射型である
　前記（１）乃至（８）のいずれかに記載の固体撮像装置。
　（１０）　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　光電変換部と、
　　前記光電変換部が生成した電荷を蓄積するトレンチ型の電荷蓄積部と
　を含む固体撮像装置と、
　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
　入射光を前記固体撮像装置に入射する光学系と
　を有する電子機器。
　（１１）　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　前記第２の光電変換部が生成した電荷を蓄積し、金属で形成されるゲート電極およびHigh-k絶縁膜からなる電荷蓄積部と、
　　前記第１または第２の光電変換部が生成した電荷を転送するトランジスタと
　を含む固体撮像装置。
　（１２）　前記電荷蓄積部は、前記トランジスタと同時に配置される
　前記（１１）に記載の固体撮像装置。
　（１３）　前記金属は、Ti、TiN、もしくはWの高融点金属、またはその化合物である
　前記（１１）または（１２）に記載の固体撮像装置。
　（１４）　前記High-k絶縁膜は、HfO2、Al2O3、またはTa2O5である
　前記（１１）乃至（１３）のいずれかに記載の固体撮像装置。
　（１５）　裏面照射型である
　前記（１１）乃至（１４）のいずれかに記載の固体撮像装置。
　（１６）　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　前記第２の光電変換部が生成した電荷を蓄積し、金属で形成されるゲート電極およびHigh-k絶縁膜からなる電荷蓄積部と、
　　前記第１または第２の光電変換部が生成した電荷を転送するトランジスタと
　を含む固体撮像装置と、
　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
　入射光を前記固体撮像装置に入射する光学系と
　を有する電子機器。
　（１７）　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と、
　トレンチ状の素子分離と
　を備える固体撮像装置。
　（１８）　前記素子分離は、特定の単位画素を囲むように形成される
　前記（１７）に記載の固体撮像装置。
　（１９）　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と
　を含み、
　前記素子分離は、前記第２の光電変換部を囲むように形成される
　前記（１７）または（１８）に記載の固体撮像装置。
　（２０）　前記素子分離は、HfO2、Al2O3、またはTa2O5で形成される
　前記（１７）乃至（１９）のいずれかに記載の固体撮像装置。
　（２１）　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と、
　トレンチ状の素子分離と
　を備える固体撮像装置と、
　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
　入射光を前記固体撮像装置に入射する光学系と
　を有する電子機器。
　（２２）　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　前記第２の光電変換部を囲むように形成されるトレンチ状の素子分離と、
　　前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
　　電荷電圧変換部と、
　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と、
　　前記第２の光電変換部から前記電荷蓄積部に電荷を転送する第３の転送ゲート部と、
　　前記第３の転送ゲート部のゲート電極の下部に形成され、前記第２の光電変換部から溢れた電荷を前記電荷蓄積部に転送するオーバーフローパスと
　を含む固体撮像装置。
　（２３）　前記素子分離は、前記第１の光電変換部および前記第２の光電変換部より深さがある
　前記（２２）に記載の固体撮像装置。
　　１０　ＣＭＯＳイメージセンサ，　１１　画素アレイ部，　１２　垂直駆動部，　１４　水平駆動部，　１５　システム制御部，　５０　単位画素，　５１　第１光電変換部，　５２　第１転送ゲート部，　５４　第２転送ゲート部，　５６，５６－１，５６－２　電荷蓄積部，　５７　リセットゲート部，　５８　ＦＤ部，　５９　増幅トランジスタ，　６０　選択トランジスタ，　７０　基板，　７１，７１ａ乃至７１ｃ　上部電極，　７２，７２ａ乃至７２ｃ　絶縁膜，　７３，７３ａ乃至７３ｃ　拡散層，　８１－１乃至８１－４　配線，　９０　ＤＴＩ，　９１　ＲＤＴＩ，　９２　絶縁層，　１００　画素間分離領域，　１０２　トレンチ，　１５０　単位画素，　１５１　第３転送ゲート，　１５２　第４転送ゲート，　１５３　第２光電変換部，　１５４　定電源流，　２１１　メタルゲート電極，　２１２　High-k絶縁膜，　２１３　下部電極，　２１４　poly電極，　２１５　層間膜，　２２１　High-k絶縁膜，　３００　単位画素，　３０１　素子分離，　３０２　反射防止膜，　３０３　平坦化膜，　３０４　カラーフィルタ，　３０５　オンチップレンズ，　３５１　赤色画素，　３５２　その他の画素，　３７１　高感度画素，　３７２　その他の画素，　４０１　高感度画素，　４０２　その他の画素，　４１１Ｎ型半導体層，　４１２　Ｎ型半導体層，　４１３　Ｐ型半導体層

Claims (21)

  1. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　光電変換部と、
    　　前記光電変換部が生成した電荷を蓄積するトレンチ型の電荷蓄積部と
    　を含む固体撮像装置。
  2. 　前記電荷蓄積部は、前記光電変換部と隣の単位画素に含まれる光電変換部との間に配置される
    　請求項１に記載の固体撮像装置。
  3. 　前記単位画素は、前記光電変換部を複数含み、
    　前記電荷蓄積部は、複数の前記光電変換部の間、または前記光電変換部と、隣の単位画素に含まれる光電変換部との間に配置される
    　請求項１に記載の固体撮像装置。
  4. 　前記単位画素は、
    　　前記電荷蓄積部に隣接して配置されるＲＤＴＩ(Reverse side DTI)を
    　さらに含む
    　請求項１に記載の固体撮像装置。
  5. 　前記ＲＤＴＩは、
    　前記電荷蓄積部に結合するように形成されている
    　請求項４に記載の固体撮像装置。
  6. 　前記電荷蓄積部は、基板を貫通するように形成される
    　請求項１に記載の固体撮像装置。
  7. 　前記電荷蓄積部の一端の電位は、接地、電源、または第３の電位である
    　請求項１に記載の固体撮像装置。
  8. 　前記電荷蓄積部の一端の電位は、前記光電変換部の蓄積時や読み出し時に異なる電位で設定される
    　請求項７に記載の固体撮像装置。
  9. 　裏面照射型である
    　請求項１に記載の固体撮像装置。
  10. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　光電変換部と、
    　　前記光電変換部が生成した電荷を蓄積するトレンチ型の電荷蓄積部と
    　を含む固体撮像装置と、
    　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    　入射光を前記固体撮像装置に入射する光学系と
    　を有する電子機器。
  11. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　前記第２の光電変換部が生成した電荷を蓄積し、金属で形成されるゲート電極およびHigh-k絶縁膜からなる電荷蓄積部と、
    　　前記第１または第２の光電変換部が生成した電荷を転送するトランジスタと
    　を含む固体撮像装置。
  12. 　前記電荷蓄積部は、前記トランジスタと同時に配置される
    　請求項１１に記載の固体撮像装置。
  13. 　前記金属は、Ti、TiN、もしくはWの高融点金属、またはその化合物である
    　請求項１１に記載の固体撮像装置。
  14. 　前記High-k絶縁膜は、HfO2、Al2O3、またはTa2O5である
    　請求項１１に記載の固体撮像装置。
  15. 　裏面照射型である
    　請求項１１に記載の固体撮像装置。
  16. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　前記第２の光電変換部が生成した電荷を蓄積し、金属で形成されるゲート電極およびHigh-k絶縁膜からなる電荷蓄積部と、
    　　前記第１または第２の光電変換部が生成した電荷を転送するトランジスタと
    　を含む固体撮像装置と、
    　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    　入射光を前記固体撮像装置に入射する光学系と
    　を有する電子機器。
  17. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と、
    　トレンチ状の素子分離と
    　を備える固体撮像装置。
  18. 　前記素子分離は、特定の単位画素を囲むように形成される
    　請求項１７に記載の固体撮像装置。
  19. 　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と
    　を含み、
    　前記素子分離は、前記第２の光電変換部を囲むように形成される
    　請求項１７に記載の固体撮像装置。
  20. 　前記素子分離は、HfO2、Al2O3、またはTa2O5で形成される
    　請求項１７に記載の固体撮像装置。
  21. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と、
    　トレンチ状の素子分離と
    　を備える固体撮像装置と、
    　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    　入射光を前記固体撮像装置に入射する光学系と
    　を有する電子機器。
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