WO2023157620A1 - 固体撮像装置および電子機器 - Google Patents

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WO2023157620A1
WO2023157620A1 PCT/JP2023/002803 JP2023002803W WO2023157620A1 WO 2023157620 A1 WO2023157620 A1 WO 2023157620A1 JP 2023002803 W JP2023002803 W JP 2023002803W WO 2023157620 A1 WO2023157620 A1 WO 2023157620A1
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pixel
region
imaging device
gate electrode
transistor
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PCT/JP2023/002803
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尚郎 吉村
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
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    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a solid-state imaging device and electronic equipment, and more particularly to a solid-state imaging device and electronic equipment capable of suppressing gate capacitance in a transfer transistor with a vertical gate electrode structure.
  • a CMOS image sensor has a configuration in which pixels that convert optical signals into electrical signals are arranged in an array of thousands of rows and thousands of columns. Each pixel is provided with a transfer transistor, and charges photoelectrically converted by the photodiode are transferred to the floating diffusion region by the transfer transistor.
  • Patent Literature 1 discloses a technique for improving readout characteristics by surrounding a floating diffusion region with a vertical gate electrode structure in which a gate electrode of a transfer transistor is dug inside a silicon substrate.
  • a transfer transistor using a vertical gate electrode structure can secure a long gate length even if the pixel size is small, so it has the advantage of securing the potential modulation power inside the pixel by the gate electrode.
  • the surface area of the gate electrode in contact with the silicon region through the gate insulating film becomes large.
  • a gate electrode structure in which a circular recessed gate electrode with a diameter of 0.1 microns is recessed to a depth of 0.5 microns has a surface area of approximately 0.16 square microns, which is typical. approximately three times the gate area of a simple 0.8-micron pixel. Therefore, the gate capacitance per pixel increases.
  • CMOS image sensor when reading out the signal of each pixel, the transfer transistors of multiple pixels in the same row are driven all at once. increases, and becomes a constraint on high-speed readout.
  • the present disclosure has been made in view of such a situation, and enables suppression of gate capacitance in a transfer transistor having a vertical gate electrode structure.
  • the solid-state imaging device of the first aspect of the present disclosure includes a photoelectric conversion region formed on a semiconductor substrate having a first surface and a second surface with different heights on the wiring layer side; a floating diffusion region formed between the first surface and the second surface on the opposite side of the photoelectric conversion region with respect to the first surface of the semiconductor substrate; a transfer transistor that transfers charges generated in the photoelectric conversion region to the floating diffusion region;
  • the transfer transistor has a vertical gate electrode structure in which a gate electrode is formed on a side surface connecting the first surface and the second surface.
  • An electronic device includes: a photoelectric conversion region formed on a semiconductor substrate having a first surface and a second surface with different heights on the wiring layer side; a floating diffusion region formed between the first surface and the second surface on the opposite side of the photoelectric conversion region with respect to the first surface of the semiconductor substrate; a transfer transistor that transfers charges generated in the photoelectric conversion region to the floating diffusion region;
  • the transfer transistor includes a solid-state imaging device having a vertical gate electrode structure in which a gate electrode is formed on a side surface connecting the first surface and the second surface.
  • a photoelectric conversion region formed in a semiconductor substrate having a first surface and a second surface with different heights on a wiring layer side; a floating diffusion region formed between the first surface and the second surface on the opposite side of the photoelectric conversion region with respect to the surface of the second surface;
  • a transfer transistor for transferring to the diffusion region is provided, and the transfer transistor has a vertical gate electrode structure in which a gate electrode is formed on a side surface connecting the first surface and the second surface.
  • the solid-state imaging device and electronic equipment may be independent devices or may be modules incorporated into other devices.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device according to an embodiment of the present disclosure
  • FIG. FIG. 3 is a diagram showing a circuit configuration example of each pixel two-dimensionally arranged in a matrix in a pixel array section
  • 2A and 2B are a plan view and a cross-sectional view showing a first structural example of a pixel
  • FIG. 4A and 4B are diagrams for explaining the effect of the transfer transistor of FIG. 3
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example;
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example;
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example;
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example;
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing a pixel according to the first structural example;
  • FIG. 8A and 8B are a plan view and a cross-sectional view showing a second structural example of a pixel;
  • FIG. 8A and 8B are a plan view and a cross-sectional view showing a second structural example of a pixel;
  • FIG. 8A and 8B are a plan view and a cross-sectional view showing a second structural example of a pixel;
  • FIG. 4A is a plan view and a side view showing a modification of the transfer transistor of the present disclosure
  • FIG. 4 is a plan view showing an application example of a transfer transistor of the present disclosure to a phase difference detection pixel; It is a figure explaining the usage example of an image sensor.
  • 1 is a block diagram showing a configuration example of an imaging device as an electronic device to which technology of the present disclosure is applied; FIG.
  • the definitions of directions such as up and down in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present disclosure. For example, if an object is observed after being rotated by 90°, the upper and lower sides are converted to the left and right when read, and if the object is observed after being rotated by 180°, the upper and lower sides are reversed and read.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device according to an embodiment of the present disclosure.
  • the solid-state imaging device 1 in FIG. 1 shows the configuration of a CMOS image sensor, which is a kind of X-Y addressing solid-state imaging device, for example.
  • a CMOS image sensor is an image sensor manufactured by applying or partially using a CMOS process.
  • the solid-state imaging device 1 includes a pixel array section 11 and a peripheral circuit section.
  • the peripheral circuit section includes, for example, a vertical driving section 12, a column processing section 13, a horizontal driving section 14, and a system control section 15. FIG.
  • the solid-state imaging device 1 further includes a signal processing section 16 and a data storage section 17 .
  • the signal processing unit 16 and the data storage unit 17 may be mounted on the same substrate as the pixel array unit 11, the vertical driving unit 12, etc., or may be arranged on a separate substrate. Also, the signal processing unit 16 and the data storage unit 17 may be provided on a semiconductor chip separate from the solid-state imaging device 1 .
  • the pixel array section 11 has a configuration in which a plurality of pixels 21 are two-dimensionally arranged in rows and columns.
  • the row direction refers to the pixel rows of the pixel array section 11, that is, the horizontal arrangement direction
  • the column direction refers to the pixel columns of the pixel array section 11, that is, the vertical arrangement direction.
  • the pixel 21 has a photoelectric conversion unit that generates and accumulates electric charges according to the amount of received light, and a plurality of pixel transistors (so-called MOS transistors). A specific circuit configuration example of the pixel 21 will be described later with reference to FIG. 2 and the like.
  • pixel drive lines 22 as row signal lines are wired along the row direction for each pixel row, and vertical signal lines 23 as column signal lines are wired along the column direction for each pixel column. It is The pixel drive lines 22 transmit drive signals for driving when reading out signals from the pixels 21 .
  • the pixel drive line 22 is shown as one wiring, but the number is not limited to one.
  • One end of the pixel drive line 22 is connected to an output terminal corresponding to each row of the vertical drive section 12 .
  • the vertical driving section 12 is composed of a shift register, an address decoder, etc., and drives each pixel of the pixel array section 11 simultaneously or in units of rows.
  • the vertical driving section 12 constitutes a driving section that controls the operation of each pixel of the pixel array section 11 together with the system control section 15 .
  • the vertical drive unit 12 generally has two scanning systems, a readout scanning system and a sweeping scanning system, although the specific configuration is not shown.
  • the readout scanning system sequentially selectively scans the pixels 21 of the pixel array section 11 row by row in order to read out signals from the pixels 21 .
  • a signal read out from the pixel 21 is an analog signal.
  • the sweep-scanning system performs sweep-scanning ahead of the read-out scanning by the exposure time for the read-out rows to be read-scanned by the read-out scanning system.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by this sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the charge in the photoelectric conversion unit and starting new exposure (starting charge accumulation).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the immediately preceding readout operation or the electronic shutter operation.
  • a period from the readout timing of the previous readout operation or the sweep timing of the electronic shutter operation to the readout timing of the current readout operation is the exposure period of the pixel 21 .
  • a signal output from each pixel 21 in a pixel row selectively scanned by the vertical driving unit 12 is input to the column processing unit 13 through each vertical signal line 23 for each pixel column.
  • the column processing unit 13 performs predetermined signal processing on signals output from the pixels 21 of the selected row through the vertical signal lines 23 for each pixel column of the pixel array unit 11, and converts the pixel signals after the signal processing. hold temporarily.
  • the column processing unit 13 performs at least noise removal processing, such as CDS (Correlated Double Sampling) processing, as signal processing.
  • the CDS processing removes pixel-specific fixed pattern noise such as reset noise and variations in threshold values of amplification transistors in pixels.
  • the column processing unit 13 may have, for example, an AD (analog-digital) conversion function to convert analog pixel signals into digital signals and output them.
  • the horizontal driving section 14 is composed of a shift register, an address decoder, etc., and selects unit circuits corresponding to the pixel columns of the column processing section 13 in order. By selective scanning by the horizontal driving section 14, pixel signals that have undergone signal processing for each unit circuit in the column processing section 13 are sequentially output.
  • the system control unit 15 includes a timing generator that generates various timing signals, and controls the vertical driving unit 12, the column processing unit 13, the horizontal driving unit 14, etc. based on the various timings generated by the timing generator. drive control.
  • the signal processing unit 16 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on pixel signals output from the column processing unit 13 .
  • the data storage unit 17 temporarily stores data required for signal processing in the signal processing unit 16 .
  • the pixel signals that have undergone signal processing in the signal processing section 16 are converted into a predetermined format and output from the output section 18 to the outside of the apparatus.
  • FIG. 2 shows a circuit configuration example of each pixel 21 two-dimensionally arranged in a matrix in the pixel array section 11 .
  • Each pixel 21 has a shared pixel structure in which, for example, as shown in FIG. 2, a readout circuit for reading the signal of each pixel is shared by four 2 ⁇ 2 pixels, two pixels each in the row direction and the column direction.
  • a photodiode PD and a transfer transistor TG as a photoelectric conversion section are provided for each pixel, and a floating diffusion region FD, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL are Four pixels, which are shared units, are used in common.
  • Each pixel transistor of the transfer transistor TG, reset transistor RST, amplification transistor AMP, and selection transistor SEL is composed of an N-type MOS transistor (MOS FET), and constitutes a readout circuit.
  • MOS FET N-type MOS transistor
  • the photodiode PD generates and accumulates charges (signal charges) according to the amount of light received.
  • the photodiode PD has an anode terminal grounded and a cathode terminal connected to the floating diffusion region FD via the transfer transistor TG.
  • the transfer transistor TG When the transfer transistor TG is turned on by a transfer drive signal supplied to its gate electrode, it reads the charge generated by the photodiode PD and transfers it to the floating diffusion region FD.
  • the floating diffusion region FD holds charges read from at least one of the four photodiodes PD.
  • the reset transistor RST When the reset transistor RST is turned on by a reset drive signal supplied to the gate electrode, the charges accumulated in the floating diffusion region FD are discharged to the drain (power supply voltage VDD), resetting the potential of the floating diffusion region FD. .
  • the amplification transistor AMP outputs a signal according to the potential of the floating diffusion region FD. That is, the amplification transistor AMP constitutes a source follower circuit together with a load MOS transistor (not shown) as a constant current source connected via the vertical signal line 23, and according to the charge accumulated in the floating diffusion region FD, A signal VSL indicating the level is output from the amplification transistor AMP to the column processing unit 13 (FIG. 1) via the selection transistor SEL.
  • the selection transistor SEL is turned on when a sharing unit is selected by a selection driving signal supplied to the gate electrode, and transmits the signal VSL generated by each pixel 21 of the sharing unit to the column processing unit 13 via the vertical signal line 23 .
  • output to A transfer drive signal, a selection drive signal, and a reset drive signal are supplied from the vertical drive section 12 via the pixel drive line 22 in FIG.
  • the four 2 ⁇ 2 pixels 21 of the shared unit share and use each pixel transistor of the reset transistor RST, amplification transistor AMP, and selection transistor SEL.
  • the solid-state imaging device 1 can appropriately select and perform the following driving according to the operation mode.
  • the solid-state imaging device 1 sequentially turns on the transfer transistors TG of 4 pixels of the sharing unit in units of 1 pixel, and transfers the charge generated by the photodiode PD of 1 pixel to the floating diffusion region FD. , and output to the column processing unit 13 via the vertical signal line 23 as the signal VSL.
  • the solid-state imaging device 1 turns on the transfer transistors TG in units of two pixels adjacent in the row direction or the column direction among the four pixels of the shared unit, and generates the photodiodes PD of the two pixels.
  • a mode is possible in which the charged charges are simultaneously transferred to the floating diffusion region FD and output as a signal VSL to the column processing unit 13 via the vertical signal line 23 .
  • the solid-state imaging device 1 simultaneously turns on the transfer transistors TG of all four pixels of the shared unit, and simultaneously transfers the charges generated by the photodiodes PD of the four pixels to the floating diffusion region FD. , to the column processor 13 via the vertical signal line 23 as the signal VSL.
  • each pixel 21 shares the readout circuit is not limited to four pixels.
  • a circuit configuration in which 8 pixels of 4 ⁇ 2 or 2 ⁇ 4 share a readout circuit may be employed.
  • First Structural Example of Pixel> 3A and 3B are a plan view and a cross-sectional view showing a first structural example of the pixel 21.
  • FIG. 1A and 3B are a plan view and a cross-sectional view showing a first structural example of the pixel 21.
  • FIG. 3 shows a plan view of a 2 ⁇ 2 four-pixel area that constitutes a shared unit, and the right side of FIG.
  • the plan view is a plan view of a surface on which pixel transistors are formed.
  • each pixel 21 is formed of a rectangular area, and an N-type semiconductor region 69 forming a floating diffusion region FD is arranged in the central portion of the four-pixel pixel region forming a shared unit. .
  • the transfer transistors TG1 to TG4 of each pixel 21 are arranged near the floating diffusion region FD in each pixel so as to surround the floating diffusion region FD.
  • a gate electrode TGa of the transfer transistor TG is surrounded by sidewalls TGw.
  • a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL which are shared pixel transistors shared by the four pixels of the shared unit, are arranged at the pixel boundary of the four-pixel region forming the shared unit.
  • the reset transistor RST is arranged at the pixel boundary on the right side of the 4-pixel area
  • the amplification transistor AMP and the selection transistor SEL are arranged at the pixel boundary on the left side. Only part of the reset transistor RST, amplification transistor AMP, and selection transistor SEL is shown because they are arranged at the pixel boundary with other sharing units adjacent to the left and right.
  • the gate electrode AMPa of the amplification transistor AMP is surrounded by sidewalls AMPw, and the gate electrode SELa of the selection transistor SEL is also surrounded by sidewalls SELw.
  • the gate electrode RSTa of the reset transistor RST is also surrounded by sidewalls RSTw.
  • the shared pixel transistors are arranged at the pixel boundaries in the horizontal direction corresponding to the row direction of the pixel array section 11, but the pixels in the vertical direction corresponding to the column direction of the pixel array section 11 are arranged.
  • a shared pixel transistor may be arranged at the boundary.
  • the region in which the reset transistor RST, amplification transistor AMP, or shared pixel transistor of the selection transistor SEL is arranged is called a shared transistor region, and the region in which the transfer transistor TG is arranged is called a transfer transistor region. to explain.
  • each pixel 21 is formed on a semiconductor substrate 51 using, for example, silicon (Si) as a semiconductor material.
  • Pixel transistors such as a transfer transistor TG, an amplification transistor AMP, and a reset transistor RST, and a multilayer wiring layer 52 are formed on the top surface of a semiconductor substrate 51 in the cross-sectional view.
  • the multilayer wiring layer 52 is a layer including wiring (not shown) and an interlayer insulating film 53 .
  • the upper surface of the semiconductor substrate 51 on which the multilayer wiring layer 52 is formed is the front surface of the semiconductor substrate 51, and the lower surface of the semiconductor substrate 51 is the rear surface of the semiconductor substrate 51. It is a light incident surface on which light is incident.
  • the front surface of the semiconductor substrate 51 has two surfaces with different heights, a first surface S1 and a second surface S2 higher than the first surface S1.
  • the lower surface is the first surface S1 and the higher surface is the second surface S2.
  • the transfer transistor TG, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are all provided on the stepped portion between the first surface S1 and the second surface S2 on the front surface side of the semiconductor substrate 51. , and has a vertical gate electrode structure in which the gate electrode is formed in the vertical direction perpendicular to the planar direction of the semiconductor substrate 51 .
  • P-type semiconductor regions 61 and 62 and N-type semiconductor regions 63 and 64 are formed for each pixel.
  • P-type semiconductor regions 61 and 62 and N-type semiconductor regions 63 and 64 formed for each pixel form a photodiode PD using a PN junction, which is a photoelectric conversion region.
  • the P-type semiconductor region 61 and the P-type semiconductor region 62 have different impurity concentrations, and the P-type semiconductor region 62 has a higher concentration than the P-type semiconductor region 61 .
  • the N-type semiconductor region 63 and the N-type semiconductor region 64 have different impurity concentrations, and the N-type semiconductor region 64 has a higher concentration than the N-type semiconductor region 63 .
  • a pixel trench portion 71 and P-type semiconductor regions 65 and 66 are formed as a pixel isolation portion for isolating the photoelectric conversion regions formed for each pixel in the semiconductor substrate 51 on a pixel-by-pixel basis.
  • the pixel trench portion 71 is formed by embedding an insulating film 72, a fixed charge film 73, and an insulating film 74 in a trench formed by digging from the back surface side of the semiconductor substrate 51 to a predetermined depth.
  • the fixed charge film 73 and the insulating film 74 are also formed at the interface on the back side of the semiconductor substrate 51 .
  • the P-type semiconductor regions 65 and 66 are formed to a depth different from that of the pixel trench portion 71, specifically, between the pixel trench portion 71 and the first surface S1 on the front surface side of the semiconductor substrate 51. , the photoelectric conversion area is separated into pixel units.
  • the transfer transistor TG (TG1, TG2) has a gate electrode TGa formed at a stepped portion between the first surface S1 and the second surface S2 of the semiconductor substrate 51 with a gate insulating film 81 interposed therebetween.
  • the gate electrode TGa has an inverted L-shaped cross-sectional shape obtained by inverting the L-shaped shape upside down, and a contact wiring 91 is connected to the gate electrode TGa.
  • a sidewall TGw is formed around the gate electrode TGa.
  • a P-type semiconductor region 67 in which a channel region of the transfer transistor TG is formed is formed in a region near the side surface S3 connecting the first surface S1 and the second surface S2 of the semiconductor substrate 51 .
  • An N-type semiconductor region 69 as a floating diffusion region FD is formed in the central portion surrounded by the gate electrodes TGa of the transfer transistors TG1 to TG4, and a contact wiring 92 is connected to the N-type semiconductor region 69.
  • the N-type semiconductor region 68 under the sidewall TGw in contact with the N-type semiconductor region 69 is an LDD (Lightly Doped Drain) region.
  • the amplification transistor AMP has a gate electrode AMPa on the side surface S3 connecting the first surface S1 and the second surface S2 of the semiconductor substrate 51 and the second surface S2 on the higher side with the gate insulating film 81 interposed therebetween.
  • a contact wiring 93 is connected to the gate electrode AMPa.
  • a sidewall AMPw is formed around the gate electrode AMPa.
  • the reset transistor RST has a gate electrode RSTa on the side surface S3 connecting the first surface S1 and the second surface S2 of the semiconductor substrate 51 and the second surface S2 on the higher side with the gate insulating film 81 interposed therebetween.
  • a contact wiring 94 is connected to the gate electrode RSTa.
  • a sidewall RSTw is formed around the gate electrode RSTa.
  • the pixel structure of the 4-pixel area that constitutes the shared unit is configured as described above.
  • FIG. 4 is a simplified diagram of the structure of the transfer transistor TG in FIG.
  • the gate electrode TGa of the transfer transistor TG is formed on the side surface S3 connecting the first surface S1 and the second surface S2 which are formed on the multilayer wiring layer 52 side of the semiconductor substrate 51 and have different heights.
  • the first surface S1 and the second surface S2 of the semiconductor substrate 51 can be formed by recess etching or selective epitaxial growth of a portion of the semiconductor substrate 51 .
  • the N-type semiconductor region 69 which is the floating diffusion region FD, is located on the opposite side of the photodiode PD with respect to the first surface S1 of the semiconductor substrate 51 and between the first surface S1 and the second surface S2. is formed in the semiconductor region of A channel region of the transfer transistor TG is formed in the semiconductor region (P-type semiconductor region 67) on the side surface S3.
  • the floating diffusion region FD is formed above the first surface S1 of the semiconductor substrate 51, and the floating diffusion region FD is lifted up.
  • a vertical gate electrode structure is formed along the vertical direction.
  • a transfer transistor TG having a vertical gate electrode structure with suppressed gate capacitance is realized. Since the gate capacity does not increase, even when the transfer transistors TG of a plurality of pixels in the same row are driven at once, the RC delay time can be suppressed, and high-speed readout can be supported.
  • the pixel size is miniaturized, by ensuring the step between the first surface S1 and the second surface S2, it is possible to ensure the effective gate length L of the transfer transistor TG. Modulation characteristics of the transistor TG can be ensured.
  • the height of the gate electrode TGa formed on the side surface S3 is preferably 0.2 ⁇ m or more.
  • the solid-state imaging device 1 employs a vertical gate electrode structure in which the floating diffusion region FD is lifted for the transfer transistor TG, thereby realizing a transfer transistor having a small gate capacity and excellent transfer characteristics. can. Even if the pixels 21 are miniaturized, transfer characteristics can be improved, and even if the number of pixels in the pixel array section 11 is increased, the readout speed can be increased.
  • the semiconductor substrate 51 is, for example, a substrate using silicon (Si) as a semiconductor material.
  • the upper surface of the semiconductor substrate 51 in FIG. 5A corresponds to the second surface S2 on which the pixels 21 are formed, and the plane orientation of the semiconductor substrate 51 is, for example, the (100) plane.
  • an N-type impurity such as phosphorus (P) is added to a substrate region at a predetermined depth from the second surface S2, which is the front surface of the semiconductor substrate 51.
  • a low-concentration N-type semiconductor region 63 is formed by ion implantation and heat treatment for activation (hereinafter referred to as activation annealing treatment).
  • the N-type semiconductor region 63 is sandwiched between substrate regions on the front surface side and the back surface side.
  • a P-type impurity such as boron (B) is ion-implanted into the pixel boundaries of pixels 21 partitioned by rectangular regions in a matrix, and activation annealing is performed.
  • P-type semiconductor regions 65 and 66 are formed.
  • the P-type semiconductor region 65 is formed in the substrate region above the interface between the substrate region on the front surface side of the semiconductor substrate 51 and the N-type semiconductor region 63 .
  • the P-type semiconductor region 66 is formed in the N-type semiconductor region 63 below the interface between the substrate region on the front surface side of the semiconductor substrate 51 and the N-type semiconductor region 63 .
  • the P-type semiconductor region 65 of the transfer transistor region is formed from a depth position closer to the second surface S2 than the P-type semiconductor region 65 of the shared transistor region.
  • part of the substrate region above the N-type semiconductor region 63 is recess-etched to a predetermined depth using, for example, the RIE method (reactive ion etching method). removed.
  • the substrate region of the semiconductor substrate 51 excluding the transfer transistor region and the shared transistor region is recess-etched, and recesses are formed in the semiconductor substrate 51 for each pixel.
  • the first surface S1 dug into the front surface of the semiconductor substrate 51 by recess etching, the second surface S2 that is not etched, and the first surface S1 and the second surface S2 are connected.
  • side S3 is formed.
  • a P-type semiconductor region 67 is formed by ion-implanting P-type impurities and performing activation annealing in the portion that will become the channel region of the transfer transistor TG.
  • the surface of the semiconductor substrate 51 is oxidized using, for example, the ISSG method or the like to form an oxide film 101 used as a gate insulating film 81.
  • a polysilicon layer 102 used as a gate electrode TGa or the like is formed on the upper surface of the oxide film 101 using, for example, the LPCVD method.
  • the thickness of the oxide film 101 is, for example, approximately 6 nm, and the thickness of the polysilicon layer 102 is, for example, approximately 100 nm.
  • an impurity such as phosphorus is introduced into the polysilicon layer 102 by ion implantation at about 3 ⁇ 10 15 cm ⁇ 2 and an acceleration voltage of 5 KeV, and activation annealing is performed by RTA at 1000° C. for about 10 seconds, The impurity introduced into polysilicon layer 102 is activated.
  • the corners of the polysilicon layer 102 are rounded according to the unevenness of the semiconductor substrate 51, but are shown as right angles in other drawings for simplicity.
  • a resist 103 is formed on the upper surface of the polysilicon layer 102 and patterned by lithography according to the positions of the gate electrodes to be formed in the transfer transistor region and the shared transistor region. .
  • the patterned resist 103 the polysilicon layer 102 and the oxide film 101 other than the transistor region are removed by etching such as RIE. After that, the patterned resist 103 is removed. As a result, the gate electrode TGa of the transfer transistor TG and the gate insulating film 81 are formed in the transfer transistor region, and the gate electrode AMPa and the gate insulating film 81 of the amplification transistor AMP and the gate electrode of the reset transistor RST are formed in the shared transistor region. RSTa, gate insulating film 81 and the like are formed.
  • the gate electrodes of the transfer transistor region and the shared transistor region each have a vertical gate electrode structure.
  • P-type impurity and N-type impurity ions are implanted and implanted.
  • a P-type semiconductor region 61 and an N-type semiconductor region 64 are formed by sequentially performing activation annealing treatments.
  • the P-type semiconductor region 61 is formed in a layer near the interface on the first surface S 1
  • the N-type semiconductor region 64 is formed in a layer below the P-type semiconductor region 61 .
  • N-type semiconductor region 68 that will be the LDD region.
  • sidewalls of each pixel transistor are formed. That is, the sidewall TGw around the gate electrode TGa of the transfer transistor TG, the sidewall AMPw around the gate electrode AMPa of the amplification transistor AMP, the sidewall RSTw around the gate electrode RSTa of the reset transistor RST, and the sidewall RSTw of the select transistor SEL.
  • a sidewall SELw is formed around the gate electrode SELa (the select transistor SEL is not shown).
  • the sidewalls of each pixel transistor can be formed by stacking an oxide film, a nitride film, etc. on the upper surface of the semiconductor substrate 51 and then etching them back by the RIE method.
  • P-type impurity ions are implanted into the P-type semiconductor region 61 in the vicinity of the interface of the first surface S1, and an activation annealing treatment is performed to change the substrate surface.
  • a P-type semiconductor region 62 is formed for shielding.
  • the impurity concentration of the P-type semiconductor region 62 becomes higher than that of the P-type semiconductor region 61 under the sidewall of each pixel transistor.
  • ion implantation of N-type impurities and activation annealing are performed in the substrate region surrounded by the gate electrodes TGa of the transfer transistors TG1 to TG4 to form the N-type semiconductor region 69 as the floating diffusion region FD.
  • the impurity concentration of the N-type semiconductor region 69 is higher than that of the N-type semiconductor region 68 of the LDD region.
  • an oxide film or the like is formed by, for example, the CVD method on the upper layer of the semiconductor substrate 51 on which the pixel transistors are formed, and is used as part of the interlayer insulating film 53 .
  • a CMP Chemical Mechanical Polishing
  • contact holes are formed in the interlayer insulating film 53 at positions corresponding to the contact wirings 91 to 94 using, for example, the RIE method. It is formed.
  • contact wires 91 to 94 are formed by forming a barrier metal such as TiN/Ti in the formed contact holes and embedding tungsten (W) by the CVD method.
  • wiring (not shown) is further formed on the interlayer insulating film 53 using the damascene method or the like, thereby completing the multilayer wiring layer 52 .
  • the semiconductor substrate 51 formed with the multilayer wiring layer 52 and the pixel transistor is attached to a logic substrate (not shown), and then, as shown in FIG. is thinned until the N-type semiconductor region 63 is exposed.
  • etching is performed from the back surface side of the semiconductor substrate 51 to form grooves 111 in regions that will become the pixel trenches 71 .
  • the trench 111 is formed with a depth reaching the P-type semiconductor region 66 .
  • the trench 111 thus formed is filled with an insulating film 72, a fixed charge film 73, and an insulating film 74 in this order to form the pixel trench portion 71.
  • an oxide film having a thickness of about 10 nm is formed by, for example, the ALD method.
  • the fixed charge film 73 for example, hafnium (Hf), aluminum (Al), zirconium (Zr), tantalum (Ta) is used. and titanium (Ti).
  • the insulating film 74 for example, silicon oxide (SiO2), silicon nitride (Si3N4), silicon oxynitride (SiON), or the like can be formed.
  • the fixed charge film 73 and the insulating film 74 are formed not only on the groove portion 111 but also on the entire back surface of the semiconductor substrate 51, which is the light incident surface.
  • the pixel 21 of the first structural example shown in FIG. 3 is manufactured.
  • An antireflection film, a color filter layer, a microlens, or the like can be formed on the rear surface side of the semiconductor substrate 51, which is the light incident surface, as necessary.
  • the second surface S2 of the semiconductor substrate 51 is recess-etched to form a step between the first surface S1 and the second surface S2.
  • a step between the first surface S1 and the second surface S2 may be formed by selectively epitaxially growing a silicon layer on the first surface S1.
  • Second Structure Example of Pixel> 12A and 12B are a plan view and a cross-sectional view showing a second structural example of the pixel 21.
  • FIG. 12A and 12B are a plan view and a cross-sectional view showing a second structural example of the pixel 21.
  • FIG. 12 shows a plan view of a 2 ⁇ 2 4-pixel region forming a shared unit, and a cross-sectional view taken along the dashed line in the plan view.
  • FIG. 12 the parts corresponding to those of the first structural example shown in FIG. 3 are denoted by the same reference numerals, and the description of those parts is omitted as appropriate, and the description will focus on the parts different from the first structural example. .
  • each transfer transistor TG1 to TG4 are arranged in the central part of the four pixel regions forming a shared unit, and reset transistor RST and amplifier transistor AMP are arranged in the shared transistor region.
  • the selection transistor SEL are formed of vertical transistors having a vertical gate electrode structure in which the gate electrode is formed on the stepped portion between the first surface S1 and the second surface S2 of the semiconductor substrate 51.
  • the four transfer transistors TG1 to TG4 are formed of vertical transistors having a vertical gate electrode structure as in the first structural example.
  • the reset transistor RST, amplification transistor AMP, and selection transistor SEL in the transistor area are formed of planar transistors having planar gate electrodes. Referring to the cross-sectional view, there is no stepped portion between the first surface S1 and the second surface S2 of the semiconductor substrate 51 in the shared transistor region, and the gate insulating film 81 is formed on the first surface S1 of the semiconductor substrate 51.
  • a gate electrode AMPa of the amplifying transistor AMP and a gate electrode RSTa of the reset transistor RST are formed through them.
  • each pixel transistor in the shared transistor region is formed of a planar transistor instead of a vertical transistor.
  • the four transfer transistors TG1 to TG4 are formed of vertical transistors having a vertical gate electrode structure as in the first structural example. A good transfer transistor can be realized. Even if the pixels 21 are miniaturized, transfer characteristics can be improved, and even if the number of pixels in the pixel array section 11 is increased, the readout speed can be increased.
  • the state shown in A of FIG. 13 is the same as the state of A of FIG. 6 described in the manufacturing method of the first structural example.
  • the steps up to the state shown in FIG. 13A are the same as those of the first structural example described with reference to FIGS. 5A and 5B and FIG. 13A, an N-type semiconductor region 63 is formed at a predetermined depth in the semiconductor substrate 51, and P-type semiconductor regions 65 and 66 is formed.
  • the substrate region above the N-type semiconductor region 63 of the semiconductor substrate 51, except for the transfer transistor region, is etched to a predetermined depth by recess etching using, for example, the RIE method. removed up to As a result, the second surface S2 is formed in the transfer transistor region of the semiconductor substrate 51, and the first surface S1 is formed in the other regions.
  • the step of B in FIG. 13 corresponds to the step of B in FIG. 6 of the first structural example.
  • the surface of the semiconductor substrate 51 is oxidized using, for example, the ISSG method or the like to form an oxide film 101 used as a gate insulating film 81.
  • a polysilicon layer 102 used as a gate electrode TGa or the like is formed on the upper surface of the oxide film 101 using, for example, the LPCVD method.
  • the thickness of the oxide film 101 is, for example, approximately 6 nm, and the thickness of the polysilicon layer 102 is, for example, approximately 100 nm.
  • an impurity such as phosphorus is implanted into the polysilicon layer 102 by ion implantation at about 3 ⁇ 10 15 cm ⁇ 2 at an acceleration voltage of 5 KeV, and activation annealing is performed by RTA at 1000° C. for about 10 seconds to convert the polysilicon.
  • the impurities introduced into the silicon layer 102 are activated.
  • FIG. 14A the corners of the polysilicon layer 102 are rounded according to the unevenness of the semiconductor substrate 51, but are shown as right angles in other drawings for simplicity.
  • the process of A in FIG. 14 corresponds to the process of A in FIG. 7 of the first structural example.
  • a resist 103 is formed on the upper surface of the polysilicon layer 102 and patterned by lithography according to the positions of gate electrodes to be formed in the transfer transistor region and the shared transistor region.
  • the process of B in FIG. 14 corresponds to the process of B in FIG. 7 of the first structural example.
  • the polysilicon layer 102 and the oxide film 101 other than the transistor region are removed by etching such as RIE, depending on the patterned resist 103 .
  • the patterned resist 103 is removed.
  • the gate electrode TGa of the transfer transistor TG and the gate insulating film 81 are formed in the transfer transistor region, and the gate electrode AMPa and the gate insulating film 81 of the amplification transistor AMP and the gate electrode of the reset transistor RST are formed in the shared transistor region.
  • RSTa, gate insulating film 81 and the like are formed.
  • the gate electrode TGa in the transfer transistor area has a vertical gate electrode structure, and the gate electrodes AMPa, RSTa, etc. in the shared transistor area have a planar gate electrode structure.
  • the process of A in FIG. 15 corresponds to the process of A in FIG. 8 of the first structural example.
  • P-type and N-type impurity ions are implanted near the interface on the first surface S1 of the semiconductor substrate 51 from which the polysilicon layer 102 and the oxide film 101 have been removed.
  • a P-type semiconductor region 61 and an N-type semiconductor region 64 are formed by sequentially performing activation annealing treatments.
  • the P-type semiconductor region 61 is formed in a layer near the interface on the first surface S 1
  • the N-type semiconductor region 64 is formed in a layer below the P-type semiconductor region 61 .
  • N-type semiconductor region 68 that will be the LDD region.
  • the process of B in FIG. 15 corresponds to the process of B in FIG. 8 of the first structural example.
  • FIG. 16A sidewalls of each pixel transistor are formed. That is, the sidewall TGw around the gate electrode TGa of the transfer transistor TG, the sidewall AMPw around the gate electrode AMPa of the amplification transistor AMP, the sidewall RSTw around the gate electrode RSTa of the reset transistor RST, and the sidewall RSTw of the select transistor SEL.
  • a sidewall SELw is formed around the gate electrode SELa (the select transistor SEL is not shown).
  • the process of A in FIG. 16 corresponds to the process of A in FIG. 9 of the first structural example.
  • the P-type impurity ions are implanted into the P-type semiconductor region 61 in the vicinity of the interface of the first surface S1, and an activation annealing process is performed to change the substrate surface.
  • a P-type semiconductor region 62 is formed for shielding.
  • the impurity concentration of the P-type semiconductor region 62 becomes higher than that of the P-type semiconductor region 61 under the sidewall of each pixel transistor.
  • ion implantation of N-type impurities and activation annealing are performed in the substrate region surrounded by the gate electrodes TGa of the transfer transistors TG1 to TG4 to form the N-type semiconductor region 69 as the floating diffusion region FD.
  • the impurity concentration of the N-type semiconductor region 69 becomes higher than that of the N-type semiconductor region 68 of the LDD region.
  • the process of B in FIG. 16 corresponds to the process of B in FIG. 9 of the first structural example.
  • an oxide film or the like is formed by, for example, the CVD method on the upper layer of the semiconductor substrate 51 on which the pixel transistors are formed, and is used as part of the interlayer insulating film 53 .
  • contact holes are formed in the interlayer insulating film 53 at positions corresponding to the contact wirings 91 to 94 using, for example, the RIE method.
  • contact wires 91 to 94 are formed by forming a barrier metal such as TiN/Ti in the formed contact holes and embedding tungsten (W) by the CVD method.
  • wiring (not shown) is further formed on the interlayer insulating film 53 using the damascene method or the like, thereby completing the multilayer wiring layer 52 .
  • the process of A in FIG. 17 corresponds to the process of A in FIG. 10 of the first structural example.
  • the process of B in FIG. 17 corresponds to the process of B in FIG. 10 of the first structural example.
  • a groove portion 111 is formed in a region that becomes the pixel trench portion 71, and an insulating film 72, a fixed charge film 73, and an insulating film 74 are formed in the formed groove portion 111.
  • a pixel trench portion 71 is formed by burying them in order.
  • the pixel 21 of the second structural example shown in FIG. 12 is manufactured.
  • An antireflection film, a color filter layer, a microlens, or the like can be formed on the rear surface side of the semiconductor substrate 51, which is the light incident surface, as necessary.
  • the first surface S1 and the second surface are formed by selective epitaxial growth. It is the same as the manufacturing method of the pixel 21 according to the first structural example described above in that a step with S2 may be formed.
  • Third Structure Example of Pixel> 18A and 18B are a plan view and a cross-sectional view showing a third structural example of the pixel 21.
  • FIG. 18A and 18B are a plan view and a cross-sectional view showing a third structural example of the pixel 21.
  • FIG. 18 shows a plan view of a 2 ⁇ 2 4-pixel region forming a shared unit, and a cross-sectional view taken along the dashed line in the plan view.
  • portions corresponding to those of the first structural example shown in FIG. 3 are denoted by the same reference numerals, and descriptions of those portions are omitted as appropriate, and description will focus on portions different from the first structural example. .
  • a pixel trench portion 201 is provided instead of the pixel trench portion 71 of the first structural example shown in FIG.
  • the pixel trench portion 71 of the first structural example is formed in the pixel boundary portion from the back surface side (lower surface in FIG. 18) of the semiconductor substrate 51 to a predetermined depth that does not reach the front surface side. .
  • the pixel trench portion 201 of the third structural example penetrates from the back surface side to the front surface side of the semiconductor substrate 51, and separates the photoelectric conversion regions formed for each pixel into pixel units.
  • An insulating film 211 is embedded inside the pixel trench portion 201 .
  • the insulating film 211 for example, silicon oxide (SiO2), silicon nitride (Si3N4), silicon oxynitride (SiON), or the like can be used.
  • a P-type semiconductor region 212 is formed on the outside (side surface) of the pixel trench portion 201 .
  • the pixel trench portion 201 penetrates from the back surface side to the front surface side of the semiconductor substrate 51, the N-type semiconductor region 69 as the floating diffusion region FD formed in the central portion of the four pixel regions of 2 ⁇ 2 is also separated by pixels. Therefore, a doped polysilicon layer 221 is formed on the N-type semiconductor region 69, and the N-type semiconductor region 69 separated for each pixel is electrically connected by the doped polysilicon layer 221 as a connection electrode. It is connected to the.
  • Contact wiring 92 is connected to doped polysilicon layer 221 .
  • the four transfer transistors TG1 to TG4 are formed of vertical transistors having a vertical gate electrode structure as in the first structural example. A good transfer transistor can be realized. Even if the pixels 21 are miniaturized, transfer characteristics can be improved, and even if the number of pixels in the pixel array section 11 is increased, the readout speed can be increased.
  • an N-type semiconductor region 63 is formed at a predetermined depth in the semiconductor substrate 51 .
  • the plane orientation of the front surface of the semiconductor substrate 51 is, for example, the (100) plane as in the above example.
  • the process of A in FIG. 19 corresponds to the process of B in FIG. 5 of the first structural example.
  • a P-type impurity such as boron (B) is ion-implanted into the pixel boundaries of the pixels 21 partitioned by rectangular regions in a matrix, and activation annealing is performed.
  • P-type semiconductor regions 65 and 66 are formed.
  • the P-type semiconductor region 65 is formed in the substrate region above the interface between the substrate region on the front surface side of the semiconductor substrate 51 and the N-type semiconductor region 63 .
  • the P-type semiconductor region 66 is formed in the N-type semiconductor region 63 below the interface between the substrate region on the front surface side of the semiconductor substrate 51 and the N-type semiconductor region 63 .
  • the process of B in FIG. 19 corresponds to the process of A in FIG. 6 of the first structural example, but the P-type semiconductor region 65 is not formed in the transfer transistor region. It is different from the process of A.
  • the region that will become the pixel trench portion 201 is etched from the front surface side of the semiconductor substrate 51 to form a groove portion 231 .
  • the trench 231 is formed to a depth that penetrates at least the N-type semiconductor region 63 .
  • a P-type semiconductor region 212 is formed in the substrate region and the N-type semiconductor region 63 near the side wall of the trench 231 using, for example, a solid phase diffusion method.
  • boron is doped by depositing boron-doped glass in the opened trench 231 and performing heat treatment.
  • the P-type semiconductor region 212 may be formed using a plasma doping method instead of the solid phase diffusion method.
  • the insulating film 211 is embedded inside the trench 231 using, for example, the CVD method.
  • the insulating film 211 for example, silicon oxide (SiO2), silicon nitride (Si3N4), silicon oxynitride (SiON), or the like can be used.
  • part of the substrate region above the N-type semiconductor region 63 is removed to a predetermined depth by recess etching using, for example, the RIE method.
  • the substrate region of the semiconductor substrate 51 excluding the transfer transistor region and the shared transistor region is etched to form recesses in the semiconductor substrate 51 for each pixel.
  • the first surface S1 dug into the front surface of the semiconductor substrate 51 by recess etching, the second surface S2 that is not etched, and the first surface S1 and the second surface S2 are connected.
  • side S3 is formed.
  • a P-type semiconductor region 67 is formed by ion-implanting a P-type impurity and performing an activation annealing treatment in the portion that will become the channel region of the transfer transistor TG.
  • the step of B in FIG. 21 corresponds to the step of B in FIG. 6 of the first structural example.
  • the surface of the semiconductor substrate 51 is oxidized using, for example, the ISSG method or the like to form an oxide film 101 used as a gate insulating film 81.
  • a polysilicon layer 102 used as a gate electrode TGa or the like is formed on the upper surface of the oxide film 101 using, for example, the LPCVD method.
  • the thickness of the oxide film 101 is, for example, approximately 6 nm, and the thickness of the polysilicon layer 102 is, for example, approximately 100 nm.
  • an impurity such as phosphorus is introduced into the polysilicon layer 102 by ion implantation at about 3 ⁇ 10 15 cm ⁇ 2 and an acceleration voltage of 5 KeV, and activation annealing is performed by RTA at 1000° C. for about 10 seconds, The impurity introduced into polysilicon layer 102 is activated.
  • FIG. 22A the corners of the polysilicon layer 102 are rounded according to the unevenness of the semiconductor substrate 51, but are shown as right angles in other drawings for simplicity.
  • the process of A in FIG. 22 corresponds to the process of A in FIG. 7 of the first structural example.
  • a resist 103 is formed on the upper surface of the polysilicon layer 102 and patterned by lithography according to the positions of the gate electrodes to be formed in the transfer transistor region and the shared transistor region.
  • the process of B in FIG. 22 corresponds to the process of B in FIG. 7 of the first structural example.
  • the patterned resist 103 the polysilicon layer 102 and the oxide film 101 other than the transistor region are removed by etching such as RIE. After that, the patterned resist 103 is removed. As a result, the gate electrode TGa of the transfer transistor TG and the gate insulating film 81 are formed in the transfer transistor region, and the gate electrode AMPa and the gate insulating film 81 of the amplification transistor AMP and the gate electrode of the reset transistor RST are formed in the shared transistor region. RSTa, gate insulating film 81 and the like are formed.
  • the gate electrodes of the transfer transistor region and the shared transistor region each have a vertical gate electrode structure.
  • the process of A in FIG. 23 corresponds to the process of A in FIG. 8 of the first structural example.
  • P-type and N-type impurity ions are implanted near the interface on the first surface S1 of the semiconductor substrate 51 from which the polysilicon layer 102 and the oxide film 101 have been removed.
  • a P-type semiconductor region 61 and an N-type semiconductor region 64 are formed by sequentially performing activation annealing treatments.
  • the P-type semiconductor region 61 is formed in a layer near the interface on the first surface S 1
  • the N-type semiconductor region 64 is formed in a layer below the P-type semiconductor region 61 .
  • N-type semiconductor region 68 that will be the LDD region.
  • the step of B in FIG. 23 corresponds to the step of B in FIG. 8 of the first structural example.
  • sidewalls of each pixel transistor are formed. That is, the sidewall TGw around the gate electrode TGa of the transfer transistor TG, the sidewall AMPw around the gate electrode AMPa of the amplification transistor AMP, the sidewall RSTw around the gate electrode RSTa of the reset transistor RST, and the sidewall RSTw of the select transistor SEL.
  • a sidewall SELw is formed around the gate electrode SELa (the select transistor SEL is not shown).
  • the process of A in FIG. 24 corresponds to the process of A in FIG. 9 of the first structural example.
  • ion implantation of P-type impurities and activation annealing treatment are performed on the P-type semiconductor region 61 near the interface of the first surface S1 to change the substrate surface.
  • a P-type semiconductor region 62 is formed for shielding.
  • the impurity concentration of the P-type semiconductor region 62 becomes higher than that of the P-type semiconductor region 61 under the sidewall of each pixel transistor.
  • ion implantation of N-type impurities and activation annealing are performed in the substrate region surrounded by the gate electrodes TGa of the transfer transistors TG1 to TG4 to form the N-type semiconductor region 69 as the floating diffusion region FD.
  • the impurity concentration of the N-type semiconductor region 69 becomes higher than that of the N-type semiconductor region 68 of the LDD region.
  • the step of B in FIG. 24 corresponds to the step of B in FIG. 9 of the first structural example.
  • a doped polysilicon layer 221 is formed on the upper surface of the N-type semiconductor region 69 as the floating diffusion region FD, and then an interlayer insulating film 53 is formed.
  • the surface of the interlayer insulating film 53 is planarized using the CMP method, contact holes are formed in the interlayer insulating film 53 at positions corresponding to the contact wirings 91 to 94, and a barrier metal such as TiN/Ti, tungsten (W ), the contact wirings 91 to 94 are formed. Further, wiring (not shown) is further formed on the interlayer insulating film 53 using the damascene method or the like, thereby completing the multilayer wiring layer 52 .
  • the process of A in FIG. 25 corresponds to the process of A in FIG. 10 of the first structural example.
  • the step of B in FIG. 25 corresponds to the step of B in FIG. 10 of the first structural example.
  • the pixel 21 of the third structural example shown in FIG. 18 is manufactured.
  • An antireflection film, a color filter layer, a microlens, or the like can be formed on the rear surface side of the semiconductor substrate 51, which is the light incident surface, as necessary.
  • the first surface S1 and the second surface are formed by selective epitaxial growth. It is the same as the manufacturing method of the pixel 21 according to the first structural example described above in that a step with S2 may be formed.
  • 26A and 26B are a plan view and a side view showing a modification of the transfer transistor TG.
  • the plan view on the left side of FIG. 26 is a plan view of the transfer transistor TG and the floating diffusion region FD, and the side view on the right side is a side view of the transfer transistor TG seen from the direction indicated by arrow 251 in the plan view. .
  • the gate electrode TGa is formed above the second surface S2 and the side surface S3, and has an inverted L-shaped cross section obtained by upside-down the L-shaped configuration. had the shape
  • the gate electrode TGa of the transfer transistor TG in FIG. 26 is formed only on the side surface S3 and not formed above the second surface S2, as shown in the side view.
  • the planar shape of the gate electrode TGa has a recessed shape in which the surface in contact with the floating diffusion region FD (N-type semiconductor region 69) through the gate insulating film 81 is recessed.
  • the N-type semiconductor region 69 which is the floating diffusion region FD, has a convex portion (fin portion) on a surface in contact with the gate electrode TGa of each of the transfer transistors TG1 to TG4 through the gate insulating film 81, and is an N-type semiconductor region.
  • the structure is such that the projection of the region 69 enters the recess of the gate electrode TGa.
  • the transfer characteristics of the transfer transistor TG are improved by forming the planar shape of the gate electrode TGa into a concave shape that surrounds the convex portion of the N-type semiconductor region 69 as the floating diffusion region FD on three sides.
  • the gate electrode TGa of the transfer transistor TG has a concave shape with a hollow center
  • the N-type semiconductor region 69 as the floating diffusion region FD has a convex shape with a fin-like protrusion at the center.
  • the uneven shapes of the gate electrode TGa and the N-type semiconductor region 69 may be reversed. That is, the gate electrode TGa of the transfer transistor TG may have a convex shape with a fin-like protrusion in the center, and the N-type semiconductor region 69 as the floating diffusion region FD may have a concave shape with a hollow in the center.
  • FIG. 27 is a plan view showing a pixel configuration example when the transfer transistor TG is applied to a phase difference detection pixel.
  • a phase difference detection pixel is known in which one on-chip lens is arranged in a plurality of adjacent pixels, and each pixel sharing one on-chip lens can output a phase difference signal.
  • the phase difference detection pixel includes, for example, a configuration in which one on-chip lens is arranged for two pixels adjacent to each other in the row direction, a configuration in which one on-chip lens is arranged for four pixels of 2 ⁇ 2, or the like.
  • one on-chip lens 311 is arranged for two pixels 21 adjacent in the row direction.
  • Each pixel 21 is formed in a rectangular pixel shape so that a pixel region of two pixels in which one on-chip lens 311 is arranged has a square shape.
  • the transfer transistor TG of each pixel 21 is arranged near the floating diffusion region FD.
  • the vertical driving unit 12 of the solid-state imaging device 1 when the vertical driving unit 12 of the solid-state imaging device 1 outputs signals of two pixels sharing one on-chip lens 311 in units of one pixel, for example, one on-chip lens 311 Since there is a phase difference between the R pixel signal received by the pixel 21 (R pixel) on the right side and the L pixel signal received by the pixel 21 (L pixel) on the left side, it can be used as a phase difference signal.
  • the transfer transistors TG of two pixels sharing one on-chip lens 311 are turned on at the same time.
  • An overflow path 301 is formed between two photodiodes PD sharing one on-chip lens 311 .
  • the overflow path 301 separates the L pixel and the R pixel with a predetermined potential barrier (separation potential).
  • a predetermined potential barrier separation potential.
  • the signal charges of the L pixel and the R pixel are independently accumulated in the respective photodiodes PD.
  • the amount of signal charge exceeds the height of the potential barrier of the overflow path 301, the signal charge flows from one of the photodiodes PD of two pixels to the other via the overflow path 301.
  • the planar area of the gate electrode can be reduced.
  • a longer distance can be secured between the transfer transistor TG and the overflow path 301 .
  • the separation potential of the overflow path 301 which is an important characteristic of the phase difference detection pixel, can be configured to be less susceptible to fluctuations in the potential of the transfer transistor TG.
  • FIG. 28 is a diagram showing a usage example of an image sensor using the solid-state imaging device 1 described above.
  • the solid-state imaging device 1 described above can be used as an image sensor in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows.
  • ⁇ Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions.
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in home appliances such as TVs, refrigerators, air conditioners, etc., to take pictures and operate devices according to gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes such as surveillance cameras for crime prevention and cameras for personal authentication
  • microscopes used for beauty such as microscopes used for beauty
  • Sports such as action cameras and wearable cameras for use in sports ⁇ Cameras, etc. for monitoring the condition of fields and crops , agricultural equipment
  • the technology of the present disclosure is not limited to application to solid-state imaging devices. That is, the technology of the present disclosure can be applied to an image capture unit (photoelectric conversion unit ) can be applied to general electronic equipment that uses a solid-state imaging device.
  • the solid-state imaging device may be formed as a single chip, or may be a module having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • FIG. 29 is a block diagram showing a configuration example of an imaging device as an electronic device to which the technology of the present disclosure is applied.
  • An imaging device 600 in FIG. 29 includes an optical unit 601 including a lens group, a solid-state imaging device (imaging device) 602 adopting the configuration of the solid-state imaging device 1 in FIG. Processor) circuit 603 .
  • the imaging device 600 also includes a frame memory 604 , a display unit 605 , a recording unit 606 , an operation unit 607 and a power supply unit 608 .
  • DSP circuit 603 , frame memory 604 , display unit 605 , recording unit 606 , operation unit 607 and power supply unit 608 are interconnected via bus line 609 .
  • the optical unit 601 captures incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 602 .
  • the solid-state imaging device 602 converts the amount of incident light imaged on the imaging surface by the optical unit 601 into an electric signal for each pixel, and outputs the electric signal as a pixel signal.
  • a floating diffusion region FD is formed on the second surface S2 higher than the first surface S1 of the solid-state imaging device 1 of FIG. is formed on the side surface S3 connecting the first surface S1 and the second surface S2.
  • the display unit 605 is composed of a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the solid-state imaging device 602 .
  • a recording unit 606 records a moving image or still image captured by the solid-state imaging device 602 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 607 issues operation commands for various functions of the imaging device 600 under the user's operation.
  • a power source unit 608 appropriately supplies various power sources to the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, and the operation unit 607, to these supply targets.
  • the readout speed can be increased even if the number of pixels increases. . Therefore, even in the imaging device 600 such as a video camera, a digital still camera, or a camera module for a mobile device such as a mobile phone, a high-quality captured image can be acquired at high speed.
  • the first conductivity type is P-type
  • the second conductivity type is N-type
  • the solid-state imaging device using electrons as signal charges has been described.
  • the first conductivity type can be N-type
  • the second conductivity type can be P-type
  • each of the semiconductor regions described above can be composed of semiconductor regions of opposite conductivity types.
  • the technology of the present disclosure includes not only solid-state imaging devices but also pixels that receive incident light and perform photoelectric conversion. It can be applied to photodetectors in general. For example, it can be applied to a light-receiving device (range-finding sensor) of a range-finding system that receives infrared light emitted as active light and measures the distance to a subject by the direct ToF method or the indirect ToF method.
  • the technology of the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of the incident light amount of visible light and captures it as an image. In a broad sense, it applies to solid-state imaging devices (physical quantity distribution detection devices) such as fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture images as images. It is possible.
  • the technology of the present disclosure is applicable not only to solid-state imaging devices, but also to semiconductor devices in general having other semiconductor integrated circuits.
  • the technique of this disclosure can take the following configurations.
  • the transfer transistor has a vertical gate electrode structure in which a gate electrode is formed on a side surface connecting the first surface and the second surface.
  • the photoelectric conversion area is formed for each pixel, One on-chip lens is arranged for multiple pixels, The solid-state imaging device according to any one of (1) to (3), wherein each pixel sharing the one on-chip lens is configured to be capable of outputting a phase difference signal.
  • each of the amplifying transistor, the reset transistor, and the selection transistor is composed of a pixel transistor having the vertical gate electrode structure.
  • each of the amplification transistor, the reset transistor, and the selection transistor is composed of a pixel transistor having a planar gate electrode.
  • a step between the first surface and the second surface is formed by etching the semiconductor substrate on the second surface except for at least a region where the floating diffusion region is formed.
  • a step is formed between the first surface and the second surface by selectively epitaxially growing a region including at least a region where the floating diffusion region is formed on the semiconductor substrate of the first surface.
  • a photoelectric conversion region formed on a semiconductor substrate having a first surface and a second surface with different heights on the wiring layer side; a floating diffusion region formed between the first surface and the second surface on the opposite side of the photoelectric conversion region with respect to the first surface of the semiconductor substrate; a transfer transistor that transfers charges generated in the photoelectric conversion region to the floating diffusion region;
  • An electronic device comprising: a solid-state imaging device, wherein the transfer transistor has a vertical gate electrode structure in which a gate electrode is formed on a side surface connecting the first surface and the second surface.
  • 1 solid-state imaging device 21 pixels, PD photodiode, FD floating diffusion region, TG transfer transistor, TGa gate electrode, AMP amplification transistor, AMPa gate electrode, RST reset transistor, RSTa gate electrode, SEL selection transistor, SELa gate electrode, S1 First surface, S2 Second surface, S3 Side surface, 52 Multilayer wiring layer, 53 Interlayer insulating film, 61 P-type semiconductor region, 62 P-type semiconductor region, 63 N-type semiconductor region, 64 N-type semiconductor region, 65 P type semiconductor region, 66 P-type semiconductor region, 67 P-type semiconductor region, 68 N-type semiconductor region, 69 N-type semiconductor region, 71 Pixel trench portion, 72 Insulating film, 73 Fixed charge film, 74 Insulating film, 81 Gate insulating film , 201 pixel trench portion, 211 insulating film, 212 P-type semiconductor region, 221 doped polysilicon layer, 301 overflow path, 311 on-chip lens, 600 imaging device, 602 solid-state imaging device

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Abstract

本開示は、縦型ゲート電極構造の転送トランジスタにおいてゲート容量を抑制できるようにする固体撮像装置および電子機器に関する。 固体撮像装置は、配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、半導体基板の第１の面を基準に光電変換領域と反対側の、第１の面と第２の面の間に形成された浮遊拡散領域と、光電変換領域で生成された電荷を浮遊拡散領域に転送する転送トランジスタとを備え、転送トランジスタは、第１の面と第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造を有する。本開示は、例えば、固体撮像装置等に適用できる。

Description

固体撮像装置および電子機器
　本開示は、固体撮像装置および電子機器に関し、特に、縦型ゲート電極構造の転送トランジスタにおいてゲート容量を抑制できるようにした固体撮像装置および電子機器に関する。
　CMOSイメージセンサは、光信号を電気信号に変換する画素を、数千行X数千列のアレイ状に配置した構成を有する。各画素には転送トランジスタが設けられ、フォトダイオードで光電変換された電荷が、転送トランジスタにより浮遊拡散領域に転送される。
　近年、画素サイズの微細化とともに、フォトダイオードから浮遊拡散領域への読み出し特性の改善を目的として、転送トランジスタに縦型ゲート電極構造を用いる事例がある。例えば、特許文献１には、転送トランジスタのゲート電極をシリコン基板内部に掘り込んだ形の縦型ゲート電極構造により浮遊拡散領域を取り囲み、読み出し特性の改善を図る技術が開示されている。
　縦型ゲート電極構造を用いた転送トランジスタは、画素サイズが小さくても、長いゲート長を確保することが可能なため、ゲート電極による画素内部のポテンシャルの変調力を確保できるメリットがある。
特開２０１２－１６４９７１号公報
　しかしながら、特許文献１に開示された掘り込み型のゲート電極構造においては、ゲート電極が、ゲート絶縁膜を介してシリコン領域と接する表面積が大きくなる。例えば、特許文献１の図６Dで示されるような、直径0.1ミクロンの円形状の掘り込みゲート電極を、0.5ミクロンの深さまで掘り込んだゲート電極構造の表面積は、約0.16平方ミクロンとなり、典型的な0.8ミクロン画素のゲート面積の約3倍に達する。そのため、１画素当たりのゲート容量が増加する。
　CMOSイメージセンサでは、各画素の信号を読み出す際に、同一行の複数画素の転送トランジスタを一括で駆動する手法をとるため、一画素あたりのゲート容量が増加すると、読み出しの際のRC遅延時間が増大し、高速読み出しの制約となる。
　本開示は、このような状況に鑑みてなされたものであり、縦型ゲート電極構造の転送トランジスタにおいてゲート容量を抑制できるようにするものである。
　本開示の第１の側面の固体撮像装置は、
　配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、
　前記半導体基板の前記第１の面を基準に前記光電変換領域と反対側であって、前記第１の面と前記第２の面の間に形成された浮遊拡散領域と、
　前記光電変換領域で生成された電荷を前記浮遊拡散領域に転送する転送トランジスタと　を備え、
　前記転送トランジスタは、前記第１の面と前記第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造を有する。
　本開示の第２の側面の電子機器は、
　配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、
　前記半導体基板の前記第１の面を基準に前記光電変換領域と反対側であって、前記第１の面と前記第２の面の間に形成された浮遊拡散領域と、
　前記光電変換領域で生成された電荷を前記浮遊拡散領域に転送する転送トランジスタと　を備え、
　前記転送トランジスタは、前記第１の面と前記第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造を有する
　固体撮像装置
　を備える。
　本開示の第１および第２の側面においては、配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、前記半導体基板の前記第１の面を基準に前記光電変換領域と反対側であって、前記第１の面と前記第２の面の間に形成された浮遊拡散領域と、前記光電変換領域で生成された電荷を前記浮遊拡散領域に転送する転送トランジスタとが設けられ、前記転送トランジスタは、前記第１の面と前記第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造とされる。
　固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の実施の形態に係る固体撮像装置の概略構成を示す図である。 画素アレイ部に行列状に２次元配置された各画素の回路構成例を示す図である。 画素の第１構造例を示す平面図および断面図である。 図３の転送トランジスタの効果を説明する図である。 第１構造例に係る画素の製造方法を説明する図である。 第１構造例に係る画素の製造方法を説明する図である。 第１構造例に係る画素の製造方法を説明する図である。 第１構造例に係る画素の製造方法を説明する図である。 第１構造例に係る画素の製造方法を説明する図である。 第１構造例に係る画素の製造方法を説明する図である。 第１構造例に係る画素の製造方法を説明する図である。 画素の第２構造例を示す平面図および断面図である。 第２構造例に係る画素の製造方法を説明する図である。 第２構造例に係る画素の製造方法を説明する図である。 第２構造例に係る画素の製造方法を説明する図である。 第２構造例に係る画素の製造方法を説明する図である。 第２構造例に係る画素の製造方法を説明する図である。 画素の第３構造例を示す平面図および断面図である。 第３構造例に係る画素の製造方法を説明する図である。 第３構造例に係る画素の製造方法を説明する図である。 第３構造例に係る画素の製造方法を説明する図である。 第３構造例に係る画素の製造方法を説明する図である。 第３構造例に係る画素の製造方法を説明する図である。 第３構造例に係る画素の製造方法を説明する図である。 第３構造例に係る画素の製造方法を説明する図である。 本開示の転送トランジスタの変形例を示す平面図および側面図である。 本開示の転送トランジスタの位相差検出画素への適用例を示す平面図である。 イメージセンサの使用例を説明する図である。 本開示の技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　以下、添付図面を参照しながら、本開示の技術を実施するための形態（以下、実施の形態という）について説明する。説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．画素の回路構成例
３．画素の第１構造例
４．第１構造例に係る画素の製造方法
５．画素の第２構造例
６．第２構造例に係る画素の製造方法
７．画素の第３構造例
８．第３構造例に係る画素の製造方法
９．転送トランジスタの変形例
１０．位相差検出画素への適用例
１１．イメージセンサの使用例
１２．電子機器への適用例
　なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付すことにより重複説明を適宜省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．固体撮像装置の概略構成例＞
　図１は、本開示の実施の形態に係る固体撮像装置の概略構成を示す図である。
　図１の固体撮像装置１は、例えばX-Yアドレス方式の固体撮像装置の一種であるCMOSイメージセンサの構成を示している。CMOSイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して製造されるイメージセンサである。
　固体撮像装置１は、画素アレイ部１１と周辺回路部とを備える。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４、及び、システム制御部１５を備える。
　固体撮像装置１は、さらに、信号処理部１６及びデータ格納部１７を備えている。信号処理部１６及びデータ格納部１７は、画素アレイ部１１、垂直駆動部１２等と同じ基板上に搭載しても構わないし、別の基板上に配置するようにしても構わない。また、信号処理部１６及びデータ格納部１７は、固体撮像装置１とは別の半導体チップに設けてもよい。
　画素アレイ部１１は、複数の画素２１が行方向及び列方向の行列状に２次元配置された構成となっている。ここで、行方向とは、画素アレイ部１１の画素行、すなわち水平方向の配列方向を言い、列方向とは、画素アレイ部１１の画素列、すなわち垂直方向の配列方向を言う。
　画素２１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有する。なお、画素２１の具体的回路構成例については、図２等を参照して後述する。
　また、画素アレイ部１１において、画素行ごとに行信号線としての画素駆動線２２が行方向に沿って配線され、画素列ごとに列信号線としての垂直信号線２３が列方向に沿って配線されている。画素駆動線２２は、画素２１から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線２２について１本の配線として示しているが、１本に限られるものではない。画素駆動線２２の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。垂直駆動部１２は、システム制御部１５とともに、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。垂直駆動部１２は、具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する。
　読出し走査系は、画素２１から信号を読み出すために、画素アレイ部１１の画素２１を行単位で順に選択走査する。画素２１から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２１の光電変換部から不要な電荷が掃き出されることによって各画素２１の光電変換部がリセットされる。そして、この掃出し走査系による不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素２１における露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各画素２１から出力される信号は、画素列ごとに垂直信号線２３の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２１から垂直信号線２３を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling；相関二重サンプリング）処理を行う。CDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３には、ノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
　信号処理部１６は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１７は、信号処理部１６での信号処理に当たって、その処理に必要なデータを一時的に格納する。信号処理部１６において信号処理された画素信号は、所定のフォーマットに変換され、出力部１８から装置外部へ出力される。
＜２．画素の回路構成例＞
　図２は、画素アレイ部１１に行列状に２次元配置された各画素２１の回路構成例を示している。
　各画素２１は、例えば図２に示されるように、各画素の信号を読み出す読み出し回路を、行方向および列方向に２画素ずつの２ｘ２の４画素で共有する共有画素構造を有している。
　具体的には、画素アレイ部１１において、光電変換部としてのフォトダイオードPDと転送トランジスタTGは画素単位に設けられ、浮遊拡散領域FD、リセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELは、共有単位である４画素で共有して使用される。転送トランジスタTG、リセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELの各画素トランジスタは、いずれも、N型のMOSトランジスタ（MOS FET）で構成され、読み出し回路を構成する。
　図面では、読み出し回路を共有する４画素のフォトダイオードPDと転送トランジスタTGとを区別するため、フォトダイオードPD１乃至PD４、及び、転送トランジスタTG１乃至TG４のように１乃至４の数字が付加されている。
　フォトダイオードPDは、受光した光量に応じた電荷（信号電荷）を生成し、蓄積する。フォトダイオードPDは、アノード端子が接地されているとともに、カソード端子が転送トランジスタTGを介して、浮遊拡散領域FDに接続されている。
　転送トランジスタTGは、ゲート電極に供給される転送駆動信号によりオンされたとき、フォトダイオードPDで生成された電荷を読み出し、浮遊拡散領域FDに転送する。浮遊拡散領域FDは、４個のフォトダイオードPDの少なくとも１つから読み出された電荷を保持する。
　リセットトランジスタRSTは、ゲート電極に供給されるリセット駆動信号によりオンされたとき、浮遊拡散領域FDに蓄積されている電荷がドレイン（電源電圧VDD）に排出され、浮遊拡散領域FDの電位をリセットする。
　増幅トランジスタAMPは、浮遊拡散領域FDの電位に応じた信号を出力する。すなわち、増幅トランジスタAMPは、垂直信号線２３を介して接続されている定電流源としての負荷MOSトランジスタ（不図示）とソースフォロア回路を構成し、浮遊拡散領域FDに蓄積されている電荷に応じたレベルを示す信号VSLが、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３（図１）に出力される。
　選択トランジスタSELは、ゲート電極に供給される選択駆動信号により共有単位が選択されたときオンされ、共有単位の各画素２１で生成された信号VSLを、垂直信号線２３を介してカラム処理部１３に出力する。転送駆動信号、選択駆動信号、及びリセット駆動信号は、図１の画素駆動線２２を介して垂直駆動部１２から供給される。
　共有単位の２ｘ２の４個の画素２１は、以上のように、リセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELの各画素トランジスタを共有して使用する。
　固体撮像装置１は、例えば、動作モードに応じて、次のような駆動を適宜選択して行うことができる。
　例えば、固体撮像装置１は、第１の動作モードとして、共有単位の４画素の転送トランジスタTGを１画素単位で順番にオンし、１画素のフォトダイオードPDで生成された電荷を浮遊拡散領域FDに転送し、信号VSLとして、垂直信号線２３を介してカラム処理部１３に出力するモードが可能である。
　例えば、固体撮像装置１は、第２の動作モードとして、共有単位の４画素のうち、行方向または列方向に隣接する２画素単位で転送トランジスタTGをオンし、２画素のフォトダイオードPDで生成された電荷を同時に浮遊拡散領域FDに転送し、信号VSLとして、垂直信号線２３を介してカラム処理部１３に出力するモードが可能である。
　例えば、固体撮像装置１は、第３の動作モードとして、共有単位の４画素全ての転送トランジスタTGを同時にオンし、４画素のフォトダイオードPDで生成された電荷を同時に浮遊拡散領域FDに転送し、信号VSLとして、垂直信号線２３を介してカラム処理部１３に出力するモードが可能である。
　なお、各画素２１が読み出し回路を共有する共有単位は４画素に限定されない。例えば、４ｘ２または２ｘ４の８画素で読み出し回路を共有する回路構成を採用してもよい。
＜３．画素の第１構造例＞
　図３は、画素２１の第１構造例を示す平面図および断面図である。
　図３の左側には、共有単位を構成する２ｘ２の４画素領域の平面図が示されており、図３の右側には、平面図において破線で示す線分における断面図が示されている。平面図は、画素トランジスタが形成された面の平面図である。
　平面図で示されるように、各画素２１は矩形領域で構成され、共有単位を構成する４画素の画素領域に中心部に、浮遊拡散領域FDを構成するN型半導体領域６９が配置されている。各画素２１の転送トランジスタTG１乃至TG４は、浮遊拡散領域FDを囲むように、各画素内の浮遊拡散領域FD近傍に配置されている。転送トランジスタTGのゲート電極TGaはサイドウォールTGwで囲まれている。
　共有単位を構成する４画素領域の画素境界部には、共有単位の４画素で共有して使用される共有画素トランジスタである、リセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELが配置されている。より具体的には、４画素領域の右側の画素境界部にリセットトランジスタRSTが配置され、左側の画素境界部に増幅トランジスタAMPおよび選択トランジスタSELが配置されている。リセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELは、左右に隣接する他の共有単位との画素境界部に配置されているため、一部分のみが図示されている。増幅トランジスタAMPのゲート電極AMPaはサイドウォールAMPwで囲まれており、選択トランジスタSELのゲート電極SELaも、サイドウォールSELwで囲まれている。リセットトランジスタRSTのゲート電極RSTaも、サイドウォールRSTwで囲まれている。
　なお、図３の例では、画素アレイ部１１の行方向に相当する左右方向の画素境界部に、共有画素トランジスタが配置されているが、画素アレイ部１１の列方向に相当する上下方向の画素境界部に、共有画素トランジスタを配置してもよい。
　以下の説明では、リセットトランジスタRST、増幅トランジスタAMP、または、選択トランジスタSELの共有画素トランジスタが配置された領域を、共有トランジスタ領域と称し、転送トランジスタTGが配置された領域を、転送トランジスタ領域と称して説明する。
　図３右側の断面図に示されるように、各画素２１は、半導体材料として例えばシリコン（Si）を用いた半導体基板５１に形成されている。断面図の半導体基板５１の上面には、転送トランジスタTG、増幅トランジスタAMP、リセットトランジスタRST等の画素トランジスタと、多層配線層５２が形成されている。多層配線層５２は、不図示の配線と、層間絶縁膜５３とを含む層である。
　断面図において、多層配線層５２が形成された半導体基板５１の上側の面が、半導体基板５１のおもて面であり、半導体基板５１の下側の面が、半導体基板５１の裏面であり、光が入射される光入射面である。半導体基板５１のおもて面は、第１の面S1と、第１の面S1よりも高い第２の面S2の、高さが異なる２つの面を有している。低い方の面が第１の面S1であり、高い方の面が第２の面S2である。
　転送トランジスタTG、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELは、いずれも、半導体基板５１のおもて面側の第１の面S1と第２の面S2との段差部に設けられており、ゲート電極が、半導体基板５１の平面方向に対して垂直な縦方向に形成された縦型ゲート電極構造を有する。
　半導体基板５１には、P型半導体領域６１および６２と、N型半導体領域６３および６４とが画素毎に形成されている。画素毎に形成されたP型半導体領域６１および６２とN型半導体領域６３および６４とは、PN接合を利用したフォトダイオードPDを構成し、光電変換領域である。P型半導体領域６１とP型半導体領域６２は不純物濃度が異なり、P型半導体領域６２は、P型半導体領域６１よりも高濃度な領域である。N型半導体領域６３とN型半導体領域６４についても同様に不純物濃度が異なり、N型半導体領域６４は、N型半導体領域６３よりも高濃度な領域である。
　また、半導体基板５１内に画素毎に形成された光電変換領域を画素単位に分離する画素分離部として、画素トレンチ部７１と、P型半導体領域６５および６６とが形成されている。
　画素トレンチ部７１は、半導体基板５１の裏面側から所定の深さまで掘り込んで形成された溝部に、絶縁膜７２、固定電荷膜７３、および、絶縁膜７４を埋め込むことにより構成されている。固定電荷膜７３および絶縁膜７４は、半導体基板５１の裏面側の界面にも形成されている。P型半導体領域６５および６６は、画素トレンチ部７１と異なる深さ、具体的には、画素トレンチ部７１と半導体基板５１のおもて面側の第１の面S1との間に形成されて、光電変換領域を画素単位に分離している。
　転送トランジスタTG(TG１、TG２)は、半導体基板５１の第１の面S1と第２の面S2との段差部分にゲート絶縁膜８１を介して形成されたゲート電極TGaを有する。ゲート電極TGaは、L字形状を上下反転させた逆L字状の断面形状を有し、ゲート電極TGaには、コンタクト配線９１が接続されている。ゲート電極TGaの周囲にはサイドウォールTGwが形成されている。半導体基板５１の第１の面S1と第２の面S2とを接続する側面S3の近傍領域には、転送トランジスタTGのチャネル領域が形成されるP型半導体領域６７が形成されている。
　転送トランジスタTG１乃至TG４のゲート電極TGaで囲まれた中央部には、浮遊拡散領域FDとしてのN型半導体領域６９が形成され、N型半導体領域６９には、コンタクト配線９２が接続されている。N型半導体領域６９に接するサイドウォールTGw下のN型半導体領域６８は、LDD(Lightly Doped Drain）領域である。
　増幅トランジスタAMPは、半導体基板５１の第１の面S1と第２の面S2とを接続する側面S3と、高い方の第２の面S2の上に、ゲート絶縁膜８１を介してゲート電極AMPaを有し、ゲート電極AMPaには、コンタクト配線９３が接続されている。ゲート電極AMPaの周囲にはサイドウォールAMPwが形成されている。
　リセットトランジスタRSTは、半導体基板５１の第１の面S1と第２の面S2とを接続する側面S3と、高い方の第２の面S2の上に、ゲート絶縁膜８１を介してゲート電極RSTaを有し、ゲート電極RSTaには、コンタクト配線９４が接続されている。ゲート電極RSTaの周囲にはサイドウォールRSTwが形成されている。
　共有単位を構成する４画素領域の画素構造は、以上のように構成されている。
　図４は、図３の転送トランジスタTGの構造を簡略化した図である。
　転送トランジスタTGのゲート電極TGaは、半導体基板５１の多層配線層５２側に形成された、高さの異なる第１の面S1と第２の面S2とを接続する側面S3に形成される。半導体基板５１の第１の面S1と第２の面S2は、半導体基板５１の一部を、リセスエッチングするかまたは選択エピタキシャル成長させることにより、形成することができる。そして、浮遊拡散領域FDであるN型半導体領域６９は、半導体基板５１の第１の面S1を基準にフォトダイオードPDと反対側であって、第１の面S1と第２の面S2の間の半導体領域に形成される。転送トランジスタTGのチャネル領域は、側面S3の半導体領域（P型半導体領域６７）に形成される。
　このように、半導体基板５１の第１の面S1よりも上に浮遊拡散領域FDを形成し、浮遊拡散領域FDを持ち上げた構造とすることにより、転送トランジスタTGは、ゲート電極TGaが側面S3に沿って縦方向に形成された縦型ゲート電極構造となっている。ゲート電極TGaを半導体基板５１内に埋め込まないことで、ゲート容量を抑制した縦型ゲート電極構造の転送トランジスタTGを実現している。ゲート容量の増加を伴わないため、同一行の複数画素の転送トランジスタTGを一括で駆動した場合でも、RC遅延時間を抑制することができ、高速読み出しに対応することができる。また、画素サイズが微細化された場合でも、第１の面S1と第２の面S2との段差を確保することで、転送トランジスタTGの実効的なゲート長Lを確保することができ、転送トランジスタTGの変調特性を確保することができる。側面S3に形成されたゲート電極TGaの高さは、０．２μm以上とすることが好ましい。
　固体撮像装置１は、転送トランジスタTGに、浮遊拡散領域FDを持ち上げた構造の縦型ゲート電極構造を採用することで、ゲート容量が小さく、かつ、転送特性の良好な転送トランジスタを実現することができる。画素２１が微細化された場合においても、転送特性を向上させることができ、画素アレイ部１１の画素数が増加しても、読み出しスピードを上げることができる。
＜４．第１構造例に係る画素の製造方法＞
　図５乃至図１１を参照して、第１構造例に係る画素２１の製造方法について説明する。
　初めに、図５のAに示される半導体基板５１が用意される。半導体基板５１は、例えば、半導体材料として例えばシリコン（Si）を用いた基板である。図５のAにおける半導体基板５１の上側の面が、画素２１が形成された状態の第２の面S2に相当し、半導体基板５１の面方位が、例えば(100)面となっている。
　次に、図５のBに示されるように、半導体基板５１のおもて面である第２の面S2から所定の深さの基板領域に、例えば、リン（P）等のN型不純物をイオン注入し、さらに活性化のための熱処理（以下、活性化アニール処理と称する。）を行うことにより、低濃度のN型半導体領域６３が形成される。N型半導体領域６３は、おもて面側と裏面側の基板領域に挟まれる。
　次に、図６のAに示されるように、行列状に矩形領域で区画される画素２１の画素境界部に、例えばボロン（B）等のP型不純物をイオン注入し、さらに活性化アニール処理を行うことにより、P型半導体領域６５および６６が形成される。P型半導体領域６５は、半導体基板５１のおもて面側の基板領域とN型半導体領域６３との界面から上の基板領域内に形成される。P型半導体領域６６は、半導体基板５１のおもて面側の基板領域とN型半導体領域６３との界面から下のN型半導体領域６３内に形成される。図６のAに示されるように、転送トランジスタ領域のP型半導体領域６５は、共有トランジスタ領域のP型半導体領域６５よりも、第２の面S2に近い深さ位置から形成される。
　次に、図６のBに示されるように、N型半導体領域６３よりも上側の基板領域の一部が、例えばRIE法（反応性イオンエッチング法）を用いたリセスエッチングにより、所定の深さまで除去される。具体的には、転送トランジスタ領域および共有トランジスタ領域を除く半導体基板５１の基板領域がリセスエッチングされ、半導体基板５１に凹部が画素単位に形成される。これにより、半導体基板５１のおもて面に、リセスエッチングにより掘り込まれた第１の面S1と、エッチングされない第２の面S2と、第１の面S1と第２の面S2とを接続する側面S3とが形成される。
　さらに図６のBに示されるように、転送トランジスタTGのチャネル領域となる部分に、P型不純物のイオン注入および活性化アニール処理を行うことにより、P型半導体領域６７が形成される。
　次に、図７のAに示されるように、例えばISSG法などを用いて半導体基板５１の表面に酸化処理が施されることにより、ゲート絶縁膜８１として利用される酸化膜１０１が形成される。続いて酸化膜１０１の上面に、ゲート電極TGa等として利用されるポリシリコン層１０２が、例えばLPCVD法を用いて形成される。酸化膜１０１の膜厚は、例えば6nm程度とされ、ポリシリコン層１０２の厚みは、例えば100nm程度とされる。その後、例えばリン等の不純物が、3x1015cm-2 程度、加速電圧５KeVのイオン注入によりポリシリコン層１０２に対して導入され、1000℃ 10秒程度のRTAによる活性化アニール処理を行うことで、ポリシリコン層１０２に導入された不純物が活性化される。図７のAのように、半導体基板５１の凹凸に応じてポリシリコン層１０２の角部は丸みを帯びるが、他の図面では簡単のため直角で表している。
　次に、図７のBに示されるように、ポリシリコン層１０２の上面にレジスト１０３が形成され、リソグラフィ法により、転送トランジスタ領域及び共有トランジスタ領域に形成するゲート電極の位置に応じてパターニングされる。
　そして、図８のAに示されるように、パターニングされたレジスト１０３に応じて、例えばRIE法などのエッチングを行うことにより、トランジスタ領域以外のポリシリコン層１０２および酸化膜１０１が除去される。その後、パターニングされたレジスト１０３が剥離される。これにより、転送トランジスタ領域には、転送トランジスタTGのゲート電極TGaおよびゲート絶縁膜８１が形成され、共有トランジスタ領域には、増幅トランジスタAMPのゲート電極AMPaおよびゲート絶縁膜８１、リセットトランジスタRSTのゲート電極RSTaおよびゲート絶縁膜８１などが形成される。転送トランジスタ領域及び共有トランジスタ領域それぞれのゲート電極は縦型ゲート電極構造となっている。
　次に、図８のBに示されるように、ポリシリコン層１０２および酸化膜１０１が除去された半導体基板５１の第１の面S1の界面近傍に、P型不純物およびN型不純物のイオン注入および活性化アニール処理を順番に行うことにより、P型半導体領域６１およびN型半導体領域６４が形成される。P型半導体領域６１は、第１の面S1の界面近傍層に形成され、N型半導体領域６４は、P型半導体領域６１の下層に形成される。
　また、転送トランジスタTG１乃至TG４のゲート電極TGaで囲まれた基板領域に、N型不純物のイオン注入と活性化アニール処理が行われ、LDD領域となるN型半導体領域６８が形成される。
　次に、図９のAに示されるように、各画素トランジスタのサイドウォールが形成される。すなわち、転送トランジスタTGのゲート電極TGaの周囲のサイドウォールTGw、増幅トランジスタAMPのゲート電極AMPaの周囲のサイドウォールAMPw、リセットトランジスタRSTのゲート電極RSTaの周囲のサイドウォールRSTw、および、選択トランジスタSELのゲート電極SELaの周囲のサイドウォールSELwが形成される（選択トランジスタSELについては不図示）。各画素トランジスタのサイドウォールは、半導体基板５１上面に、酸化膜、窒化膜などを積層した後、それらをRIE法でエッチバックすることにより形成することができる。
　次に、図９のBに示されるように、第１の面S1の界面近傍のP型半導体領域６１に対して、P型不純物のイオン注入および活性化アニール処理を行うことにより、基板表面をシールドするためのP型半導体領域６２が形成される。これにより、P型半導体領域６２の不純物濃度が、各画素トランジスタのサイドウォール下のP型半導体領域６１よりも高濃度となる。また、転送トランジスタTG１乃至TG４のゲート電極TGaで囲まれた基板領域に、N型不純物のイオン注入と活性化アニール処理が行われ、浮遊拡散領域FDとしてのN型半導体領域６９が形成される。N型半導体領域６９の不純物濃度は、LDD領域のN型半導体領域６８よりも高濃度となる。
　次に、図１０のAに示されるように、画素トランジスタが形成された半導体基板５１の上層に、例えばCVD法などにより酸化膜などが形成されて層間絶縁膜５３の一部とされる。その後、層間絶縁膜５３の表面がCMP（Chemical Mechanical Polishing）法を用いて平坦化された後、層間絶縁膜５３のコンタクト配線９１乃至９４に対応する位置に、例えばRIE法を用いてコンタクトホールが形成される。そして、形成されたコンタクトホールに、TiN/Ti等のバリアメタルを形成し、CVD法によりタングステン（Ｗ）を埋め込むことにより、コンタクト配線９１乃至９４が形成される。さらに、層間絶縁膜５３の上に、ダマシン法等を用いて不図示の配線をさらに形成することで、多層配線層５２が完成する。
　多層配線層５２および画素トランジスタが形成された半導体基板５１は、不図示のロジック基板と貼り合わされた後、図１０のBに示されるように、半導体基板５１の裏面側、換言すれば、ロジック基板との貼り合わせ面とは反対側が、N型半導体領域６３が露出するまで薄肉化される。
　次に、図１１のAに示されるように、半導体基板５１の裏面側からエッチングを行うことにより、画素トレンチ部７１となる領域について溝部１１１が形成される。溝部１１１は、P型半導体領域６６に到達する深さで形成される。
　そして、図１１のBに示されるように、形成された溝部１１１に、絶縁膜７２、固定電荷膜７３、および、絶縁膜７４を順番に埋め込むことにより、画素トレンチ部７１が形成される。絶縁膜７２としては、例えばALD法により約10nm程度の酸化膜が形成され、固定電荷膜７３としては、例えば、例えば、ハフニウム（Hf）、アルミニウム（Al）、ジルコニウム（Zr）、タンタル（Ta）及びチタン（Ti）のうち少なくとも１つの元素を含む酸化物または窒化物を形成することができる。絶縁膜７４としては、例えば、酸化シリコン（SiO2）、窒化シリコン（Si3N4）、酸窒化シリコン（SiON）などを形成することができる。固定電荷膜７３および絶縁膜７４は、溝部１１１だけでなく、光入射面である半導体基板５１の裏面全面にも成膜される。
　以上により、図３に示した第１構造例の画素２１が製造される。光入射面である半導体基板５１の裏面側には、必要に応じて、反射防止膜、カラーフィルタ層、マイクロレンズ等を形成することができる。
　上述した第１構造例に係る画素２１の製造方法は、半導体基板５１の第２の面S2をリセスエッチングすることで、第１の面S1と第２の面S2との段差を形成したが、第１の面S1の上にシリコン層を選択エピタキシャル成長させることにより、第１の面S1と第２の面S2との段差を形成してもよい。
＜５．画素の第２構造例＞
　図１２は、画素２１の第２構造例を示す平面図および断面図である。
　図１２には、図３に示した第１構造例と同様に、共有単位を構成する２ｘ２の４画素領域の平面図と、平面図において破線で示す線分における断面図が示されている。
　図１２において、図３に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、第１構造例と異なる部分に着目して説明する。
　図３に示した第１構造例では、共有単位を構成する４画素領域の中央部に配置された４個の転送トランジスタTG１乃至TG４と、共有トランジスタ領域に配置されたリセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELが、いずれも、ゲート電極が半導体基板５１の第１の面S1と第２の面S2との段差部に形成された縦型ゲート電極構造を有する縦型トランジスタで形成されていた。
　これに対して、図１２の第２構造例においては、４個の転送トランジスタTG１乃至TG４は、第１構造例と同様に縦型ゲート電極構造を有する縦型トランジスタで形成されているが、共有トランジスタ領域のリセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELは、平面型のゲート電極を有する平面型トランジスタで形成されている。断面図を参照すると、共有トランジスタ領域には、半導体基板５１の第１の面S1と第２の面S2の段差部がなく、半導体基板５１の第１の面S1上に、ゲート絶縁膜８１を介して、増幅トランジスタAMPのゲート電極AMPa及びリセットトランジスタRSTのゲート電極RSTaが形成されている。
　図１２の第２構造例は、共有トランジスタ領域の各画素トランジスタが、縦型トランジスタではなく、平面型トランジスタで形成された点以外は、図３の第１構造例と同様である。
　第２構造例においても、４個の転送トランジスタTG１乃至TG４は、第１構造例と同様に縦型ゲート電極構造を有する縦型トランジスタで形成されているので、ゲート容量が小さく、かつ、転送特性の良好な転送トランジスタを実現することができる。画素２１が微細化された場合においても、転送特性を向上させることができ、画素アレイ部１１の画素数が増加しても、読み出しスピードを上げることができる。
＜６．第２構造例に係る画素の製造方法＞
　次に、図１３乃至図１７を参照して、第２構造例に係る画素２１の製造方法について説明する。
　図１３のAに示される状態は、第１構造例の製造方法で説明した図６のAの状態と同様である。図１３のAに示される状態までの工程は、図５のA及びB並びに図６のAを参照して説明した第１構造例と同様であるので、その説明は省略する。図１３のAまでの工程により、半導体基板５１の所定の深さにN型半導体領域６３が形成され、矩形領域で行列状に区画される画素２１の画素境界部に、P型半導体領域６５および６６が形成される。
　次に、図１３のBに示されるように、半導体基板５１のN型半導体領域６３よりも上側の基板領域が、転送トランジスタ領域を除いて、例えばRIE法を用いたリセスエッチングにより、所定の深さまで除去される。これにより、半導体基板５１の転送トランジスタ領域については、第２の面S2が形成され、その他の領域については第１の面S1が形成される。図１３のBの工程は、第１構造例の図６のBの工程に対応する。
　次に、図１４のAに示されるように、例えばISSG法などを用いて半導体基板５１の表面に酸化処理が施されることにより、ゲート絶縁膜８１として利用される酸化膜１０１が形成される。続いて酸化膜１０１の上面に、ゲート電極TGa等として利用されるポリシリコン層１０２が、例えばLPCVD法を用いて形成される。酸化膜１０１の膜厚は、例えば6nm程度とされ、ポリシリコン層１０２の厚みは、例えば100nm程度とされる。例えばリン等の不純物が、3x1015cm-2 程度、加速電圧５KeVのイオン注入により、ポリシリコン層１０２に対して導入され、1000℃ 10秒程度のRTAによる活性化アニール処理を行うことで、ポリシリコン層１０２に導入された不純物が活性化される。図１４のAのように、半導体基板５１の凹凸に応じてポリシリコン層１０２の角部は丸みを帯びるが、他の図面では簡単のため直角で表している。図１４のAの工程は、第１構造例の図７のAの工程に対応する。
　次に、図１４のBに示されるように、ポリシリコン層１０２の上面にレジスト１０３が形成され、リソグラフィ法により、転送トランジスタ領域及び共有トランジスタ領域に形成するゲート電極の位置に応じてパターニングされる。図１４のBの工程は、第１構造例の図７のBの工程に対応する。
　次に、図１５のAに示されるように、パターニングされたレジスト１０３に応じて、例えばRIE法などのエッチングを行うことにより、トランジスタ領域以外のポリシリコン層１０２および酸化膜１０１が除去される。その後、パターニングされたレジスト１０３が剥離される。これにより、転送トランジスタ領域には、転送トランジスタTGのゲート電極TGaおよびゲート絶縁膜８１が形成され、共有トランジスタ領域には、増幅トランジスタAMPのゲート電極AMPaおよびゲート絶縁膜８１、リセットトランジスタRSTのゲート電極RSTaおよびゲート絶縁膜８１などが形成される。転送トランジスタ領域のゲート電極TGaは縦型ゲート電極構造となり、共有トランジスタ領域のゲート電極AMPa、RSTa等は平面型ゲート電極構造となっている。図１５のAの工程は、第１構造例の図８のAの工程に対応する。
　次に、図１５のBに示されるように、ポリシリコン層１０２および酸化膜１０１が除去された半導体基板５１の第１の面S1の界面近傍に、P型不純物およびN型不純物のイオン注入および活性化アニール処理を順番に行うことにより、P型半導体領域６１およびN型半導体領域６４が形成される。P型半導体領域６１は、第１の面S1の界面近傍層に形成され、N型半導体領域６４は、P型半導体領域６１の下層に形成される。
　また、転送トランジスタTG１乃至TG４のゲート電極TGaで囲まれた基板領域に、N型不純物のイオン注入と活性化アニール処理が行われ、LDD領域となるN型半導体領域６８が形成される。図１５のBの工程は、第１構造例の図８のBの工程に対応する。
　次に、図１６のAに示されるように、各画素トランジスタのサイドウォールが形成される。すなわち、転送トランジスタTGのゲート電極TGaの周囲のサイドウォールTGw、増幅トランジスタAMPのゲート電極AMPaの周囲のサイドウォールAMPw、リセットトランジスタRSTのゲート電極RSTaの周囲のサイドウォールRSTw、および、選択トランジスタSELのゲート電極SELaの周囲のサイドウォールSELwが形成される（選択トランジスタSELについては不図示）。図１６のAの工程は、第１構造例の図９のAの工程に対応する。
　次に、図１６のBに示されるように、第１の面S1の界面近傍のP型半導体領域６１に対して、P型不純物のイオン注入および活性化アニール処理を行うことにより、基板表面をシールドするためのP型半導体領域６２が形成される。これにより、P型半導体領域６２の不純物濃度が、各画素トランジスタのサイドウォール下のP型半導体領域６１よりも高濃度となる。また、転送トランジスタTG１乃至TG４のゲート電極TGaで囲まれた基板領域に、N型不純物のイオン注入と活性化アニール処理が行われ、浮遊拡散領域FDとしてのN型半導体領域６９が形成される。これにより、N型半導体領域６９の不純物濃度が、LDD領域のN型半導体領域６８よりも高濃度となる。図１６のBの工程は、第１構造例の図９のBの工程に対応する。
　次に、図１７のAに示されるように、画素トランジスタが形成された半導体基板５１の上層に、例えばCVD法などにより酸化膜などが形成されて層間絶縁膜５３の一部とされる。その後、層間絶縁膜５３の表面がCMP法を用いて平坦化された後、層間絶縁膜５３のコンタクト配線９１乃至９４に対応する位置に、例えばRIE法を用いてコンタクトホールが形成される。そして、形成されたコンタクトホールに、TiN/Ti等のバリアメタルを形成し、CVD法によりタングステン（Ｗ）を埋め込むことにより、コンタクト配線９１乃至９４が形成される。さらに、層間絶縁膜５３の上に、ダマシン法等を用いて不図示の配線をさらに形成することで、多層配線層５２が完成する。図１７のAの工程は、第１構造例の図１０のAの工程に対応する。
　多層配線層５２および画素トランジスタが形成された半導体基板５１は、不図示のロジック基板と貼り合わされた後、図１７のBに示されるように、半導体基板５１の裏面側、換言すれば、ロジック基板との貼り合わせ面とは反対側が、N型半導体領域６３が露出するまで薄肉化される。図１７のBの工程は、第１構造例の図１０のBの工程に対応する。
　図１７のBに示される状態より後の工程は、図１１のA及びBを参照して説明した第１構造例と同様であるので、その説明は省略する。図１７のBに示される状態より後の工程では、画素トレンチ部７１となる領域について溝部１１１が形成され、形成された溝部１１１に、絶縁膜７２、固定電荷膜７３、および、絶縁膜７４を順番に埋め込むことにより、画素トレンチ部７１が形成される。
　以上により、図１２に示した第２構造例の画素２１が製造される。光入射面である半導体基板５１の裏面側には、必要に応じて、反射防止膜、カラーフィルタ層、マイクロレンズ等を形成することができる。
　半導体基板５１の第２の面S2をリセスエッチングすることで、第１の面S1と第２の面S2との段差を形成する代わりに、選択エピタキシャル成長により、第１の面S1と第２の面S2との段差を形成してもよい点については、上述した第１構造例に係る画素２１の製造方法と同様である。
＜７．画素の第３構造例＞
　図１８は、画素２１の第３構造例を示す平面図および断面図である。
　図１８には、図３に示した第１構造例と同様に、共有単位を構成する２ｘ２の４画素領域の平面図と、平面図において破線で示す線分における断面図が示されている。
　図１８において、図３に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、第１構造例と異なる部分に着目して説明する。
　図１８の第３構造例の画素２１においては、図３に示した第１構造例の画素トレンチ部７１に代えて、画素トレンチ部２０１が設けられている。
　第１構造例の画素トレンチ部７１は、画素境界部に、半導体基板５１の裏面側（図１８の下側の面）から、おもて面側に到達しない所定の深さで形成されていた。
　これに対して、第３構造例の画素トレンチ部２０１は、半導体基板５１の裏面側からおもて面側までを貫通し、画素毎に形成された光電変換領域を画素単位に分離している。画素トレンチ部２０１の内部には、絶縁膜２１１が埋め込まれている。絶縁膜２１１としては、例えば、酸化シリコン（SiO2）、窒化シリコン（Si3N4）、酸窒化シリコン（SiON）などを採用することができる。画素トレンチ部２０１の外側（側面）には、P型半導体領域２１２が形成されている。
　画素トレンチ部２０１は、半導体基板５１の裏面側からおもて面側までを貫通しているため、２ｘ２の４画素領域の中央部に形成された浮遊拡散領域FDとしてのN型半導体領域６９も画素単位に分離されている。このため、N型半導体領域６９の上部にはドープドポリシリコン層２２１が形成されており、画素毎に分離されたN型半導体領域６９が、接続電極としてのドープドポリシリコン層２２１によって電気的に接続されている。コンタクト配線９２は、ドープドポリシリコン層２２１に接続されている。
　図１８の第３構造例の上述した点以外の構成は図３の第１構造例と同様である。
　第３構造例においても、４個の転送トランジスタTG１乃至TG４は、第１構造例と同様に縦型ゲート電極構造を有する縦型トランジスタで形成されているので、ゲート容量が小さく、かつ、転送特性の良好な転送トランジスタを実現することができる。画素２１が微細化された場合においても、転送特性を向上させることができ、画素アレイ部１１の画素数が増加しても、読み出しスピードを上げることができる。
＜８．第３構造例に係る画素の製造方法＞
　次に、図１９乃至図２５を参照して、第３構造例に係る画素２１の製造方法について説明する。
　初めに、図１９のAに示されるように、半導体基板５１の所定の深さにN型半導体領域６３が形成される。半導体基板５１のおもて面の面方位は、上述した例と同様に、例えば(100)面である。図１９のAの工程は、第１構造例の図５のBの工程に対応する。
　図１９のBに示されるように、行列状に矩形領域で区画される画素２１の画素境界部に、例えばボロン（B)等のP型不純物をイオン注入し、さらに活性化アニール処理を行うことにより、P型半導体領域６５および６６が形成される。P型半導体領域６５は、半導体基板５１のおもて面側の基板領域とN型半導体領域６３との界面から上の基板領域内に形成される。P型半導体領域６６は、半導体基板５１のおもて面側の基板領域とN型半導体領域６３との界面から下のN型半導体領域６３内に形成される。図１９のBの工程は、第１構造例の図６のAの工程に対応するが、転送トランジスタ領域については、P型半導体領域６５が形成されていない点が、第１構造例の図６のAの工程と相違する。
　次に、図２０のAに示されるように、画素トレンチ部２０１となる領域について、半導体基板５１のおもて面側からエッチングを行うことにより、溝部２３１が形成される。溝部２３１は、少なくともN型半導体領域６３を貫通する深さまで形成される。
　次に、図２０のBに示されるように、溝部２３１の側壁近傍のN型半導体領域６３および基板領域に、例えば固相拡散法を用いてP型半導体領域２１２が形成される。具体的には、開口された溝部２３１にボロンドープガラスを堆積し、熱処理を実施することで、ボロンがドーピングされる。なお、P型半導体領域２１２は、固相拡散法の代わりにプラズマドーピング法を用いて形成してもよい。
　次に、図２１のAに示されるように、溝部２３１の内部に、例えば、CVD法を用いて絶縁膜２１１が埋め込まれる。絶縁膜２１１としては、例えば、酸化シリコン（SiO2）、窒化シリコン（Si3N4）、酸窒化シリコン（SiON）などを採用することができる。
　次に、図２１のBに示されるように、N型半導体領域６３よりも上側の基板領域の一部が、例えばRIE法を用いたリセスエッチングにより、所定の深さまで除去される。具体的には、転送トランジスタ領域および共有トランジスタ領域を除く半導体基板５１の基板領域がエッチングされ、半導体基板５１に凹部が画素単位に形成される。これにより、半導体基板５１のおもて面に、リセスエッチングにより掘り込まれた第１の面S1と、エッチングされない第２の面S2と、第１の面S1と第２の面S2とを接続する側面S3とが形成される。
　さらに図２１のBに示されるように、転送トランジスタTGのチャネル領域となる部分に、P型不純物のイオン注入および活性化アニール処理を行うことにより、P型半導体領域６７が形成される。図２１のBの工程は、第１構造例の図６のBの工程に対応する。
　次に、図２２のAに示されるように、例えばISSG法などを用いて半導体基板５１の表面に酸化処理が施されることにより、ゲート絶縁膜８１として利用される酸化膜１０１が形成される。続いて酸化膜１０１の上面に、ゲート電極TGa等として利用されるポリシリコン層１０２が、例えばLPCVD法を用いて形成される。酸化膜１０１の膜厚は、例えば6nm程度とされ、ポリシリコン層１０２の厚みは、例えば100nm程度とされる。その後、例えばリン等の不純物が、3x1015cm-2 程度、加速電圧５KeVのイオン注入によりポリシリコン層１０２に対して導入され、1000℃ 10秒程度のRTAによる活性化アニール処理を行うことで、ポリシリコン層１０２に導入された不純物が活性化される。図２２のAのように、半導体基板５１の凹凸に応じてポリシリコン層１０２の角部は丸みを帯びるが、他の図面では簡単のため直角で表している。図２２のAの工程は、第１構造例の図７のAの工程に対応する。
　次に、図２２のBに示されるように、ポリシリコン層１０２の上面にレジスト１０３が形成され、リソグラフィ法により、転送トランジスタ領域及び共有トランジスタ領域に形成するゲート電極の位置に応じてパターニングされる。図２２のBの工程は、第１構造例の図７のBの工程に対応する。
　次に、図２３のAに示されるように、パターニングされたレジスト１０３に応じて、例えばRIE法などのエッチングを行うことにより、トランジスタ領域以外のポリシリコン層１０２および酸化膜１０１が除去される。その後、パターニングされたレジスト１０３が剥離される。これにより、転送トランジスタ領域には、転送トランジスタTGのゲート電極TGaおよびゲート絶縁膜８１が形成され、共有トランジスタ領域には、増幅トランジスタAMPのゲート電極AMPaおよびゲート絶縁膜８１、リセットトランジスタRSTのゲート電極RSTaおよびゲート絶縁膜８１などが形成される。転送トランジスタ領域及び共有トランジスタ領域それぞれのゲート電極は縦型ゲート電極構造となっている。図２３のAの工程は、第１構造例の図８のAの工程に対応する。
　次に、図２３のBに示されるように、ポリシリコン層１０２および酸化膜１０１が除去された半導体基板５１の第１の面S1の界面近傍に、P型不純物およびN型不純物のイオン注入および活性化アニール処理を順番に行うことにより、P型半導体領域６１およびN型半導体領域６４が形成される。P型半導体領域６１は、第１の面S1の界面近傍層に形成され、N型半導体領域６４は、P型半導体領域６１の下層に形成される。
　また、転送トランジスタTG１乃至TG４のゲート電極TGaで囲まれた基板領域に、N型不純物のイオン注入と活性化アニール処理が行われ、LDD領域となるN型半導体領域６８が形成される。図２３のBの工程は、第１構造例の図８のBの工程に対応する。
　次に、図２４のAに示されるように、各画素トランジスタのサイドウォールが形成される。すなわち、転送トランジスタTGのゲート電極TGaの周囲のサイドウォールTGw、増幅トランジスタAMPのゲート電極AMPaの周囲のサイドウォールAMPw、リセットトランジスタRSTのゲート電極RSTaの周囲のサイドウォールRSTw、および、選択トランジスタSELのゲート電極SELaの周囲のサイドウォールSELwが形成される（選択トランジスタSELについては不図示）。図２４のAの工程は、第１構造例の図９のAの工程に対応する。
　次に、図２４のBに示されるように、第１の面S1の界面近傍のP型半導体領域６１に対して、P型不純物のイオン注入および活性化アニール処理を行うことにより、基板表面をシールドするためのP型半導体領域６２が形成される。これにより、P型半導体領域６２の不純物濃度が、各画素トランジスタのサイドウォール下のP型半導体領域６１よりも高濃度となる。また、転送トランジスタTG１乃至TG４のゲート電極TGaで囲まれた基板領域に、N型不純物のイオン注入と活性化アニール処理が行われ、浮遊拡散領域FDとしてのN型半導体領域６９が形成される。これにより、N型半導体領域６９の不純物濃度が、LDD領域のN型半導体領域６８よりも高濃度となる。図２４のBの工程は、第１構造例の図９のBの工程に対応する。
　次に、図２５のAに示されるように、浮遊拡散領域FDとしてのN型半導体領域６９の上面に、ドープドポリシリコン層２２１が形成され、その後、層間絶縁膜５３が形成される。層間絶縁膜５３の表面がCMP法を用いて平坦化された後、層間絶縁膜５３のコンタクト配線９１乃至９４に対応する位置にコンタクトホールが形成され、TiN/Ti等のバリアメタル、タングステン（Ｗ）を埋め込むことにより、コンタクト配線９１乃至９４が形成される。さらに、層間絶縁膜５３の上に、ダマシン法等を用いて不図示の配線をさらに形成することで、多層配線層５２が完成する。図２５のAの工程は、第１構造例の図１０のAの工程に対応する。
　多層配線層５２および画素トランジスタが形成された半導体基板５１は、不図示のロジック基板と貼り合わされた後、図２５のBに示されるように、半導体基板５１の裏面側、換言すれば、ロジック基板との貼り合わせ面とは反対側が、N型半導体領域６３が露出するまで薄肉化される。図２５のBの工程は、第１構造例の図１０のBの工程に対応する。
　以上により、図１８に示した第３構造例の画素２１が製造される。光入射面である半導体基板５１の裏面側には、必要に応じて、反射防止膜、カラーフィルタ層、マイクロレンズ等を形成することができる。
　半導体基板５１の第２の面S2をリセスエッチングすることで、第１の面S1と第２の面S2との段差を形成する代わりに、選択エピタキシャル成長により、第１の面S1と第２の面S2との段差を形成してもよい点については、上述した第１構造例に係る画素２１の製造方法と同様である。
＜９．転送トランジスタの変形例＞
　次に、上述した第１構造例乃至第３構造例の転送トランジスタTGと置き換え可能な、転送トランジスタTGの変形例について説明する。
　図２６は、転送トランジスタTGの変形例を示す平面図および側面図である。
　図２６の左側の平面図は、転送トランジスタTGと浮遊拡散領域FDについての平面図であり、右側の側面図は、平面図の矢印２５１で示される方向から転送トランジスタTGを見た側面図である。
　図２６の転送トランジスタTGにおいて、図３に示した第１構造例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、第１構造例と異なる部分に着目して説明する。
　上述した第１構造例乃至第３構造例の転送トランジスタTGでは、ゲート電極TGaが、第２の面S2と側面S3の上部に形成され、L字形状を上下反転させた逆L字状の断面形状を有していた。
　これに対して、図２６の転送トランジスタTGのゲート電極TGaは、側面図に示されるように、側面S3のみに形成され、第２の面S2の上部には形成されない。ゲート電極TGaの平面形状は、平面図で示されるように、ゲート絶縁膜８１を介して浮遊拡散領域FD（N型半導体領域６９）と接する面が窪んだ凹形状を有している。
　反対に、浮遊拡散領域FDであるN型半導体領域６９は、ゲート絶縁膜８１を介して転送トランジスタTG１乃至TG４それぞれのゲート電極TGaと接する面に凸部（フィン部）を有し、N型半導体領域６９の凸部が、ゲート電極TGaの凹形状の窪みに入り込む構造とされている。
　このように、ゲート電極TGaの平面形状を、浮遊拡散領域FDとしてのN型半導体領域６９の凸部を３面で取り囲む凹形状とすることで、転送トランジスタTGの転送特性を向上させている。
　なお、図２６の例では、転送トランジスタTGのゲート電極TGaが、真ん中が窪んだ凹形状を有し、浮遊拡散領域FDとしてのN型半導体領域６９が、真ん中がフィン状に突き出た凸形状を有する構造の例について説明したが、ゲート電極TGaとN型半導体領域６９の凹凸形状は反対でもよい。すなわち、転送トランジスタTGのゲート電極TGaが、真ん中がフィン状に突き出た凸形状を有し、浮遊拡散領域FDとしてのN型半導体領域６９が、真ん中が窪んだ凹形状を有する構造としてもよい。
＜１０．位相差検出画素への適用例＞
　図２７は、転送トランジスタTGを位相差検出画素へ適用した場合の画素構成例を示す平面図である。
　隣接する複数画素に１つのオンチップレンズを配置し、１つのオンチップレンズを共有する各画素が位相差信号を出力可能な位相差検出画素が知られている。位相差検出画素には、例えば、行方向に隣接する２画素に１つのオンチップレンズを配置した構成や、２ｘ２の４画素に１つのオンチップレンズを配置した構成などがある。
　図２７の例では、行方向に隣接する２個の画素２１に対して、１つのオンチップレンズ３１１が配置されている。１つのオンチップレンズ３１１が配置された２画素の画素領域で正方形状となるように、各画素２１は長方形の画素形状で構成されている。
　各画素２１は、２ｘ２の４画素で浮遊拡散領域FDを共有し、共有単位を構成する４画素領域の中心部に浮遊拡散領域FDが配置されている。各画素２１の転送トランジスタTGは、浮遊拡散領域FD近傍に配置されている。
　このような画素構成例において、固体撮像装置１の垂直駆動部１２が、例えば、１つのオンチップレンズ３１１を共有する２画素の信号を１画素単位で出力した場合、１つのオンチップレンズ３１１の右側の画素２１（R画素）で受光したR画素信号と、左側の画素２１（L画素）で受光したL画素信号とは位相差を有することから、位相差信号として利用することができる。
　一方、位相差を検出せずに、撮像画像のための信号として利用する場合には、１つのオンチップレンズ３１１を共有する２画素の転送トランジスタTGが同時にオンされる。
　１つのオンチップレンズ３１１を共有する２画素のフォトダイオードPDの間には、オーバーフローパス３０１が形成されている。オーバーフローパス３０１は、所定のポテンシャル障壁（分離ポテンシャル）でL画素とR画素とを分離する。信号電荷の量がオーバーフローパス３０１のポテンシャル障壁の高さまでは、L画素とR画素の信号電荷が、それぞれのフォトダイオードPDに独立して蓄積される。信号電荷の量がオーバーフローパス３０１のポテンシャル障壁の高さを超えると、２画素のフォトダイオードPDの一方から他方へ、オーバーフローパス３０１を介して信号電荷が流れる。
　このような位相差を検出可能な各画素２１の転送トランジスタTGとして、上述した縦型ゲート電極構造を適用することで、ゲート電極の平面積を小さくすることができるので、平面型の転送トランジスタと比較して、転送トランジスタTGとオーバーフローパス３０１との距離をより長く確保することができる。これにより、位相差検出画素の重要な特性である、オーバーフローパス３０１の分離ポテンシャルが、転送トランジスタTGの電位の変動に影響を受けにくい構造とすることができる。
＜１１．イメージセンサの使用例＞
　図２８は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
　上述の固体撮像装置１は、イメージセンサとして、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜１２．電子機器への適用例＞
　本開示の技術は、固体撮像装置への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール形態であってもよい。
　図２９は、本開示の技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図２９の撮像装置６００は、レンズ群などからなる光学部６０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
　光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、図１の固体撮像装置１、即ち、半導体基板５１の第１の面S1よりも高い第２の面S2に浮遊拡散領域FDを形成し、転送トランジスタTGのゲート電極TGaを、第１の面S1と第２の面S2とを接続する側面S3に形成した縦型ゲート電極構造とした固体撮像装置が用いられる。
　表示部６０５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、固体撮像装置６０２として、上述した縦型ゲート電極構造を有する転送トランジスタTGを適用した固体撮像装置１を用いることで、画素数が増加しても、読み出しスピードを上げることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００においても、高画質な撮像画像を高速に取得することができる。
　上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像装置について説明したが、本開示は正孔を信号電荷とする固体撮像装置にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
　また、本開示の技術を、画像信号を出力する固体撮像装置へ適用した例について説明したが、本開示の技術は、固体撮像装置だけではなく、入射光を受光して光電変換する画素を備える光検出装置全般に適用することができる。例えば、アクティブ光として照射された赤外光を受光し、direct ToF方式またはindirect ToF方式により被写体までの距離を測定する測距システムの受光装置（測距センサ）にも適用することができる。また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
　また、本開示の技術は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の技術の要旨を逸脱しない範囲において種々の変更が可能である。
　本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示の技術は、以下の構成を取ることができる。
（１）
　配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、
　前記半導体基板の前記第１の面を基準に前記光電変換領域と反対側であって、前記第１の面と前記第２の面の間に形成された浮遊拡散領域と、
　前記光電変換領域で生成された電荷を前記浮遊拡散領域に転送する転送トランジスタと　を備え、
　前記転送トランジスタは、前記第１の面と前記第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造を有する
　固体撮像装置。
（２）
　前記転送トランジスタの前記ゲート電極は、前記第２の面にも形成されている
　前記（１）に記載の固体撮像装置。
（３）
　前記浮遊拡散領域は、複数画素で共有される
　前記（１）または（２）に記載の固体撮像装置。
（４）
　前記光電変換領域は画素毎に形成され、
　複数画素に対して１つのオンチップレンズが配置され、
　前記１つのオンチップレンズを共有する各画素は、位相差信号を出力可能に構成される　前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
　前記側面に形成された前記ゲート電極の高さが、０．２μm以上である
　前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
　増幅トランジスタ、リセットトランジスタ、および、選択トランジスタそれぞれも、前記縦型ゲート電極構造を有する画素トランジスタで構成される
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
　前記ゲート電極は、前記浮遊拡散領域を３面で取り囲む凹形状の平面形状を有する
　前記（１）乃至（６）のいずれかに記載の固体撮像装置。
（８）
　前記第１の面及び前記第２の面とは反対側である前記半導体基板の裏面側から所定の深さまで掘り込まれ、前記光電変換領域を画素単位に分離する画素トレンチ部をさらに備える
　前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
　前記半導体基板を貫通し、前記光電変換領域を画素単位に分離する画素トレンチ部をさらに備える
　前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（１０）
　前記画素トレンチ部で分離された各画素の前記浮遊拡散領域を接続するドープドポリシリコン層をさらに備える
　前記（９）に記載の固体撮像装置。
（１１）
　増幅トランジスタ、リセットトランジスタ、および、選択トランジスタそれぞれは、平面型のゲート電極を有する画素トランジスタで構成される
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（１２）
　前記第２の面の前記半導体基板に対して、前記浮遊拡散領域が形成される領域を少なくとも除いてエッチングすることにより、前記第１の面と前記第２の面との段差が形成される
　前記（１）乃至（１１）のいずれかに記載の固体撮像装置。
（１３）
　前記第１の面の前記半導体基板に対して、前記浮遊拡散領域が形成される領域を少なくとも含む領域を選択エピタキシャル成長させることにより、前記第１の面と前記第２の面との段差が形成される
　前記（１）乃至（１１）のいずれかに記載の固体撮像装置。
（１４）
　配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、
　前記半導体基板の前記第１の面を基準に前記光電変換領域と反対側であって、前記第１の面と前記第２の面の間に形成された浮遊拡散領域と、
　前記光電変換領域で生成された電荷を前記浮遊拡散領域に転送する転送トランジスタと　を備え、
　前記転送トランジスタは、前記第１の面と前記第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造を有する
　固体撮像装置
　を備える電子機器。
　１　固体撮像装置，　２１　画素，　PD　フォトダイオード，　FD　浮遊拡散領域，　TG　転送トランジスタ，　TGa　ゲート電極，　AMP　増幅トランジスタ，　AMPa　ゲート電極，　RST　リセットトランジスタ，　RSTa　ゲート電極，　SEL　選択トランジスタ，　SELa　ゲート電極，　S1　第１の面，　S2　第２の面，　S3　側面，　５２　多層配線層，　５３　層間絶縁膜，　６１　P型半導体領域，　６２　P型半導体領域，　６３　N型半導体領域，　６４　N型半導体領域，　６５　P型半導体領域，　６６　P型半導体領域，　６７　P型半導体領域，　６８　N型半導体領域，　６９　N型半導体領域，　７１　画素トレンチ部，　７２　絶縁膜，　７３　固定電荷膜，　７４　絶縁膜，　８１　ゲート絶縁膜，　２０１　画素トレンチ部，　２１１　絶縁膜，　２１２　P型半導体領域，　２２１　ドープドポリシリコン層，　３０１　オーバーフローパス，　３１１　オンチップレンズ，　６００　撮像装置，　６０２　固体撮像装置

Claims (14)

  1. 　配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、
    　前記半導体基板の前記第１の面を基準に前記光電変換領域と反対側であって、前記第１の面と前記第２の面の間に形成された浮遊拡散領域と、
    　前記光電変換領域で生成された電荷を前記浮遊拡散領域に転送する転送トランジスタと
    　を備え、
    　前記転送トランジスタは、前記第１の面と前記第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造を有する
    　固体撮像装置。
  2. 　前記転送トランジスタの前記ゲート電極は、前記第２の面にも形成されている
    　請求項１に記載の固体撮像装置。
  3. 　前記浮遊拡散領域は、複数画素で共有される
    　請求項１に記載の固体撮像装置。
  4. 　前記光電変換領域は画素毎に形成され、
    　複数画素に対して１つのオンチップレンズが配置され、
    　前記１つのオンチップレンズを共有する各画素は、位相差信号を出力可能に構成される
    　請求項１に記載の固体撮像装置。
  5. 　前記側面に形成された前記ゲート電極の高さが、０．２μm以上である
    　請求項１に記載の固体撮像装置。
  6. 　増幅トランジスタ、リセットトランジスタ、および、選択トランジスタそれぞれも、前記縦型ゲート電極構造を有する画素トランジスタで構成される
    　請求項１に記載の固体撮像装置。
  7. 　前記ゲート電極は、前記浮遊拡散領域を３面で取り囲む凹形状の平面形状を有する
    　請求項１に記載の固体撮像装置。
  8. 　前記第１の面及び前記第２の面とは反対側である前記半導体基板の裏面側から所定の深さまで掘り込まれ、前記光電変換領域を画素単位に分離する画素トレンチ部をさらに備える
    　請求項１に記載の固体撮像装置。
  9. 　前記半導体基板を貫通し、前記光電変換領域を画素単位に分離する画素トレンチ部をさらに備える
    　請求項１に記載の固体撮像装置。
  10. 　前記画素トレンチ部で分離された各画素の前記浮遊拡散領域を接続するドープドポリシリコン層をさらに備える
    　請求項９に記載の固体撮像装置。
  11. 　増幅トランジスタ、リセットトランジスタ、および、選択トランジスタそれぞれは、平面型のゲート電極を有する画素トランジスタで構成される
    　請求項１に記載の固体撮像装置。
  12. 　前記第２の面の前記半導体基板に対して、前記浮遊拡散領域が形成される領域を少なくとも除いてエッチングすることにより、前記第１の面と前記第２の面との段差が形成される
    　請求項１に記載の固体撮像装置。
  13. 　前記第１の面の前記半導体基板に対して、前記浮遊拡散領域が形成される領域を少なくとも含む領域を選択エピタキシャル成長させることにより、前記第１の面と前記第２の面との段差が形成される
    　請求項１に記載の固体撮像装置。
  14. 　配線層側に高さの異なる第１の面と第２の面を有する半導体基板に形成された光電変換領域と、
    　前記半導体基板の前記第１の面を基準に前記光電変換領域と反対側であって、前記第１の面と前記第２の面の間に形成された浮遊拡散領域と、
    　前記光電変換領域で生成された電荷を前記浮遊拡散領域に転送する転送トランジスタと　を備え、
    　前記転送トランジスタは、前記第１の面と前記第２の面とを接続する側面にゲート電極が形成された縦型ゲート電極構造を有する
    　固体撮像装置
    　を備える電子機器。
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