JP5098303B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents

Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと呼ぶ）に関するものである。

電力変換装置の低消費電力化が進む中で、その中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きい。とりわけ、伝導度変調効果により、パワーＭＯＳＦＥＴより低オン電圧が達成でき、ゲート駆動が可能である絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴという）の低消費電力化への貢献度は大きく、その使用が定着してきている。また、半導体基板の表面上にゲート電極を設ける、通常の、いわゆるプレーナ型ＩＧＢＴに比べ、基板表面からストライプ状のトレンチを掘り下げ、このトレンチ内にゲート電極を埋設するトレンチ型ＩＧＢＴは、前記基板表面にほぼ垂直であって、かつ電流の流れる方向に平行に並ぶチャネルが多数形成されることになるので、近年普及しつつある。

トレンチ型ＩＧＢＴにとって重要な特性の一つとして、オン電圧が挙げられ、小さいほうが好ましい。これを実現するためにいわゆる間引き構造のＩＧＢＴが提案されている。図２０に従来のフルトレンチ型ＩＧＢＴ、図２１に間引き型ＩＧＢＴのトレンチを横切るように切断したときの断面図を示す。間引き構造ＩＧＢＴは、オン電圧の低減を図るため、素子として機能するセル領域を連続して複数配置した構造のＩＧＢＴに対して、複数の連続したセル領域から周期的にセル領域を間引いた構造である。この素子ではフルトレンチ型ＩＧＢＴと同じであるが、間引いた領域はエミッタ電極とコンタクトしていないために、Ｐベース層下の正孔は、エミッタ電極に吐き出されにくいためにここに蓄積し、ｎ型ドリフト層のキャリア濃度分布はダイオードのそれに近くまでになるので、このＩＥ通常のトレンチ型ＩＧＢＴのオン電圧よりも低くなる（例えば、特許文献１参照）。この効果を一般にＩＥ効果と呼ぶ。

具体的には、このＩＧＢＴは、Ｐ＋型エミッタ層１と、Ｎ−型ドリフト層３と、Ｎ−型ドリフト層３の表面上のＰ型ベース領域４と、Ｐ型ベース領域４の内部表面側に位置するＮ＋型エミッタ領域５と、Ｐ型ベース領域４の表面から、Ｎ＋型エミッタ領域５およびＰ型ベース領域４を貫通して、Ｎ−型ドリフト層３に到達する深さのトレンチ７と、トレンチ７の内壁上に形成されたゲート酸化膜６と、トレンチ７の内部であって、ゲート酸化膜６上に形成されたゲート電極８と、Ｐ型ベース領域４の表面上に配置され、Ｐ型ベース領域４の一部およびＮ＋型エミッタ領域５と電気的に接続されたエミッタ電極９と、Ｐ＋型エミッタ層１の裏面に接して配置され、Ｐ＋型エミッタ層１と電気的に接続されたコレクタ電極１０とを備えている。

Ｐ型ベース領域４は、トレンチ７によって電気的に分断された２つの領域４ａ、４ｂを有し、この２つの領域４ａ、４ｂのうち、トレンチ７の図２０および図２１左側の領域４ａのみに、Ｎ＋型エミッタ領域５とＰ型ボディ領域１１とが形成されている。また、左側の領域４ａは、Ｐ型ボディ領域１１を介して、エミッタ電極９と電気的に接続されている。Ｎ＋型エミッタ領域５は、左側の領域４ａのうち、トレンチ７の近傍の領域に部分的に配置されている。また、左側の領域４ａのトレンチ７に接する部分にチャネルが形成される。この左側の領域４ａが、上記したセル領域である。

一方、２つの領域４ａ、４ｂのうち、トレンチ７の図２１中右側の領域４ｂは、絶縁膜１２により、エミッタ電極９や他の電極と電気的に絶縁されており、フローティング状態となっている。この左側の領域４ｂが、複数の連続したセル領域からセル領域を間引いた領域である。

以下、このトレンチ型ＩＧＢＴをオン状態にする動作について説明する。

オフ状態のエミッタ電極９とコレクタ電極１０間において、エミッタ電極９をアースに接続し、これよりも高い電圧をコレクタ電極１０に印加した場合、Ｎ−型ドリフト層２、Ｐ型ベース層３間の逆バイアス接合により、その逆耐電圧以下では阻止状態となるが、この状態でゲート電極７に閾値電圧より高い電圧を印加すると、ゲート駆動回路（図示せず）よりゲート抵抗を介してゲート電極７には電荷が蓄積され始める。同時に第一トレンチ７ａ内壁のＮ＋エミッタ領域４とｎ型ドリフト層２との間にあって、ゲート酸化膜６を介してゲート電極７に接するＰベース層３の表面領域にはｎ型に反転したチャネル領域（図示せず）が形成される。このチャネル領域が形成されると、このチャネル領域を通る通路では前記逆バイアス接合が消えるので、電子がエミッタ電極９から、Ｎ＋エミッタ領域４、Ｐベース層４のＮ＋チャネル領域を通り、Ｎ−型ドリフト層３に注入される。Ｎ−型ドリフト層３に電子が注入されると、Ｐ＋型コレクタ層のシリコン基板（コレクタ層）１とＮ−型ドリフト層３とのＰＮ接合は順バイアスされて、Ｐ型コレクタ層のシリコン基板（コレクタ層）１からＮ型バッファー層２、Ｎ−型ドリフト層へ少数キャリアである正孔が注入される。Ｎ−ドリフト層３に正孔が注入されると、ドリフト層においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなるといういわゆる伝導度変調がおきてドリフト層の抵抗が低くなる。この時のＩＧＢＴのコレクタ電極１０とエミッタ電極９間に流れる電流による電圧降下は、Ｐ＋型コレクタ層１とＮ−ドリフト層２よりなるダイオードのオン電圧と同程度になることが理想的なＩＧＢＴのオン電圧である。

次にＩＧＢＴをオン状態からオフ状態にすることは、エミッタ電極９とゲート電極８間の電圧を閾値以下にすることによりなされる。すると、ゲート電極８に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電され、Ｎ型に反転していたチャネル領域がＰ型に戻り、チャネル領域が無くなるので、電子の供給が止まり、同時にコレクタ電極１０からの正孔の注入も無くなる。しかし、電流としては、Ｎ−型ドリフト層３内に蓄積されていた電子と正孔がそれぞれコレクタ電極１０とエミッタ電極９に吐き出されるか、互いに再結合することにより消滅するまで流れ、前記蓄積電子と正孔の消滅後に電流はオフ状態となる。
特開２００１−３０８３２７号公報

従来素子ではＤＣ動作での飽和電流を抑え且つオン電圧を小さくするために、チャネル動作するトレンチ部の寸法は、たとえば４〔μｍ〕であるのに対し、ＩＥ効果によるホール濃度の蓄積を増進するために、間引き部寸法は２０〔μｍ〕と大きくする必要があった。しかし、間引き寸法と素子耐圧との関係をシミュレーションにより求めると、間引き寸法を大きくすると素子耐圧が低下することが明らかとなった。この関係を図２２（ｂ）に示した。間引き寸法を４〔μｍ〕に対し２０〔μｍ〕にすると耐圧が約３５０〔Ｖ〕低下することがわかった。耐圧低下を防ぐためにまびき寸法を４〔μｍ〕と小さくすればよいが、このまびき寸法ではチャネル幅が大きいため、飽和電流が大きくなり、たとえば負荷短絡時に大電流が流れるため、瞬時にエネルギを消費し破壊に至るという問題がある。そこで、チャネル部を間引いて飽和電流を抑え、且つＩＥ効果により低Ｖｏｎにするためにまびき間隔を２０〔μｍ〕として、飽和電流とＶｏｎのトレードオフから最適設計を行っている。そこで、間引き寸法を２０〔μｍ〕に広げることにより低下した耐圧分を、素子厚さを厚くすることにより補償している。その結果、せっかく間引きによりオン電圧を低減しても、素子厚を厚くするためにオン電圧が増加して、全体としてオン電圧低減効果が目減りし、充分にオン電圧を低下させることができなかった。

本発明では間引き部による耐圧低下がなく、しかも従来と同等のＩＥ効果が得られ、低電圧が可能なＩＧＢＴ素子構造を提案するものである。

上記目的を達成するために請求項１に記載の発明は、第１導電型の第１半導体層と、前記第１半導体層の表面に形成された第２導電型の第２半導体層と、前記第２半導体層の表面に形成された第１導電型の第３半導体層と、前記第３半導体層の表面から前記第２半導体層に到達するように前記第３半導体層を貫通し、前記第２半導体層に突出するように形成されたゲートトレンチと、前記ゲートトレンチと隣のゲートトレンチとの間の前記第３半導体層に形成されるチャネル領域と、前記チャネル領域の内部表面における一部の領域に形成された第２導電型の第４半導体層と、前記チャネル領域と、別のチャネル領域との間において、前記第３半導体層から前記第２半導体層への方向に、前記第２半導体層へ突出するように形成されたダミートレンチと、前記ゲートトレンチおよび前記ダミートレンチの内壁表面に形成されたゲート酸化膜と、前記ゲートトレンチの内部における前記ゲート酸化膜上に形成されたゲート電極と、前記チャネル領域と電気的に接続された第１電極と、前記第１半導体層と電気的に接続された第２電極とを有し、前記第３半導体層は、ダミートレンチにより電気的に独立した複数の領域に分断され、前記ゲートトレンチと第３半導体層の端部との間の第１導電型の外周Ｐ領域が、前記ゲートトレンチに接触し、且つ、前記チャネル領域と別のチャネル領域との間の第１導電型のダミーＰと接触していないことを特徴とする。

上記目的を達成するために請求項２に記載の発明は、第１導電型の第１半導体層と、前記第１半導体層の表面に形成された第２導電型の第２半導体層と、前記第２半導体層の表面に形成された第１導電型の第３半導体層と、前記第３半導体層の表面から前記第２半導体層に到達するように前記第３半導体層を貫通し、前記第２半導体層に突出するように形成されたゲートトレンチと、前記ゲートトレンチと隣のゲートトレンチとの間の前記第３半導体層に形成されるチャネル領域と、前記チャネル領域の内部表面における一部の領域に形成された第２導電型の第４半導体層と、前記チャネル領域と、別のチャネル領域との間において、前記第３半導体層から前記第２半導体層への方向に、前記第２半導体層へ突出するように形成されたダミートレンチと、前記ゲートトレンチおよび前記ダミートレンチの内壁表面に形成されたゲート酸化膜と、前記ゲートトレンチの内部における前記ゲート酸化膜上に形成されたゲート電極と、前記チャネル領域と電気的に接続された第１電極と、前記第１半導体層と電気的に接続された第２電極とを有し、前記第３半導体層（４）は、ダミートレンチ（７ｂ）により電気的に独立した複数の領域に分断され、前記ゲートトレンチと第３半導体層の端部との間の第１導電型の外周Ｐ領域が、前記ゲートトレンチに接触し、且つ、前記ゲートトレンチを乗りこえて、前記チャネル領域と別のチャネル領域との間の第１導電型のダミーＰと接触しており、前記外周Ｐ領域と電気的に接続された第１電極の中央部である拡散窓端が、前記ゲートトレンチに対して接触しない範囲で接近していることを特徴とする。

このように、ゲートトレンチとゲートトレンチの間に、少なくとも第２半導体層へ突出するダミートレンチを設けることで、トランジスタの耐圧を低下させることなく、オン電圧を低減することが可能である。

請求項３に記載の発明は、前記ダミートレンチは、エミッタ接地されていることを特徴とする。ダミートレンチをエミッタ接地することによって、スイッチングオフ、オン時におけるスイッチング特性への悪影響が抑制できる。

請求項４に記載の発明は、前記ダミートレンチの電位は、フローティングとなっていることを特徴とする。

ダミートレンチの電位をフローティングにすることで、スッチング状態がオンからオフに切り替わった際のサージ電圧を低減することができる。

請求項５に記載の発明は、前記ゲートトレンチ及び前記ダミートレンチのゲート酸化膜厚さ、トレンチ深さ、幅、埋め込み電極の種類の少なくとも何れか１つ同一であるとともに、トレンチ間隔も同一であることを特徴とする。

請求項６に記載の発明は、前記ダミートレンチと最も近くに存在する別の前記ダミートレンチとの間の間隔は、前記ゲートトレンチと前記チャネル領域を挟んで対向する別の前記ゲートトレンチとの間の間隔以下であることを特徴とする。

耐圧は、ゲートトレンチとダミートレンチ、または、ダミートレンチとダミートレンチ、または、ゲートトレンチとゲートトレンチとの間の間隔が広い場合に低下する。このため、ダミートレンチとダミートレンチとの間の距離を、チャネル部を挟んだゲートトレンチとゲートトレンチとの間の距離と同等もしくは狭くすることで、耐圧の低下を防ぐことができる。

請求項７に記載の発明は、前記ダミートレンチは、前記第１半導体層の延設方向に対して、環状の形状であることを特徴とする。

ダミートレンチを終端の無い環状形状にすることによって、第１半導体層の延設方向に直交する方向についても電界緩和効果が得られ、高い耐圧が得られる。

請求項８に記載の発明は、前記ダミートレンチは、前記チャネル領域の並ぶ方向に平行な板状形状であることを特徴とする。

請求項９に記載の発明は、チャネルトレンチに比べダミートレンチの深さが浅いことを特徴とする。

以下、第１実施形態から第５実施形態を用いて本発明を詳細に説明する。

（第１実施形態）
図１、図２を用いて、第１実施形態について説明する。

図２に、本実施形態におけるＩＧＢＴを示す。なお、この図２は、図１に示す平面図のＡ−Ａ’線の断面図である。

本実施形態と本発明の対応関係は、以下の通りである。Ｐ型が第１導電型に相当し、Ｎ型が第２導電型に相当する。Ｐ＋型エミッタ層１が第１半導体層に相当し、Ｎ−型ドリフト層３が第２半導体層に相当し、Ｐ型ベース領域４が第３半導体層に相当し、Ｎ＋型エミッタ領域５が第４半導体層に相当する。また、エミッタ電極９が第１電極に相当し、コレクタ電極１０が第２電極に相当する。

本実施形態のＩＧＢＴでは、例えばＰ＋型エミッタ層１として、シリコン（Ｓｉ）基板が用いられ、このＰ＋型コレクタ層１の上にはＮ型バッファー層２、Ｎ型バッファー層２にＮ−型ドリフト層３が、さらにＮ−型ドリフト層３にＰ型ベース領域４が積層されている。また、ゲート酸化膜６として、シリコン酸化膜（ＳｉＯ２膜）が用いられる。また、ゲートトレンチ７ａにはゲート電極８として、高濃度にリン（Ｐ）がドーピングされ低抵抗化されたポリシリコン（Ｐｏｌｙ−Ｓｉ）が埋め込まれる。また、ゲートトレンチ７ａは、ゲート電極８に接続され、電気的にはフローティングとなっている。

また、セル領域は、４〔μｍ〕のＭＯＳ構造のチャネル領域を隔てて隣接する２つのゲートトレンチ７ａにより構成されている。チャネル領域は、チャネルＰ４ａにＮ＋エミッタ領域５が拡散されることで形成される。このチャネル領域の深さ、すなわちＰ型ベース領域４の厚みは４〔μｍ〕である。また、チャネルＰ４ａとエミッタ電極９との間には、エミッタ電極９に接触するようにボディＰ１１が形成される。また、ゲートトレンチ７ａがエミッタ電極９に接触しないように、ゲートトレンチ７ａとエミッタ電極９との間には、層間絶縁膜１２が設けられている。

本実施形態では、図２１のセル領域間の距離を広げた構造のダミーＰ４ｂ領域に、ダミートレンチ７ｂを設ける。このダミートレンチ７ｂは、ゲートトレンチ７ａと同一の形状、寸法、構造であり、ゲートトレンチ７ａと同様の高濃度にリン（Ｐ）がドーピングされ低抵抗化されたポリシリコン（Ｐｏｌｙ−Ｓｉ）が埋め込まれる。そして、このダミートレンチ７ｂに埋め込まれたポリシリコン電極は、エミッタに接地され、ダミートレンチ７ｂの表面には１０００〔Å〕のゲート酸化膜が設けられている。また、隣り合わせのダミートレンチ７ｂ同士の間隔は４〔μｍ〕である。

一方、ダミーＰ４ｂは、ゲートトレンチ７ａにより、チャネルＰ４ａと電気的に絶縁されており、電位としてはフローティングとなっている。

このように、ゲートトレンチ７ａをフローティングとし、ダミートレンチ７ｂをエミッタ接地にすることによって、スイッチングオフ、オン時におけるスイッチング特性への悪影響が抑制できる。このため、スイッチング特性の制御性に優れる。なお、スイッチング速度は、ゲート抵抗値を変えることにより制御可能である。

ここで、図２を用いて、ダミートレンチ７ｂおよびゲートトレンチ７ａの奥行き方向（チャネルＰ４ａの延設方向）の構成について説明する。なお、この図２は、図１のＡ−Ａ’線における断面図である。この図２に示すように、ＩＧＢＴは、一方の最端に位置するゲートトレンチ７ａと、他方の最端に位置するゲートトレンチ７ａとの間の素子部と、最端に位置するゲートトレンチ７ａの外側の素子外周部とからなる。

本実施形態のゲートトレンチ７ａは、図１に示すように環状形状となっている。そして、環状形状のゲートトレンチ７ａが、ダミートレンチ７ｂを内包するように設けられ、ゲートトレンチ７ａの内周各辺がダミートレンチ７ｂの外周各辺に略平行に対向している。そして、ゲートトレンチ７ａの内周辺と、この内周辺に対向するダミートレンチ７ｂの外周辺との間の距離、およびゲートトレンチ７ａチの外周辺と、この外周辺に対向する隣のゲートトレンチ７ａの外周辺との間の距離は、４〔μｍ〕と同じ距離になっている。さらに、ゲートトレンチ７ａの角部、および、ダミートレンチ７ｂの角部の角度は、約９０〔度〕となっている。

図１に示すように、ダミートレンチ７ｂを終端の無い環状形状にして、ダミートレンチ７ｂの外周辺と、ゲートトレンチ７ａの内周辺とを等間隔に配置することによって、奥行き方向（図１の場合上下方向）についても電界緩和効果が得られ、図２２（ｂ）の点Ｓと同等の耐圧が得られる。

以下、本実施形態の効果について図２で説明する。本実施形態では、ダミートレンチ７ｂを、ゲートトレンチ７ａ間の間隔（セル領域の幅）と同等の間隔で、ダミーＰ４ｂに形成した。その結果、ダミーＰ４ｂの耐圧を向上させることができる。

さらに、フローティング間引き部をダミートレンチ７ｂによって分断しても、図２１の単にセル領域間の距離を広げただけの構造のゲートトレンチ７ａ直下に蓄積したホール濃度に差がなく、図２０の従来まびき構造と同等のＩＥ効果を得ることができる。

次に、図３〜５を用いて、本実施形態のＩＧＢＴと、図２１に示した従来のセル領域間の距離を広げた構造のＩＧＢＴのスイッチング特性について説明する。この図３は、ＩＧＢＴをスイッチング動作に用いる場合の模擬回路であり、図４は従来構造（単にセル領域間の距離を広げた構造）のスイッチング特性、図５は本実施形態の構造のスイッチング特性を表す。

また、図４および図５に示すように、スイッチがオンからオフに切り替わった際のサージ電圧Ｖｐｅａｋは、本実施形態の構造が１１００〔Ｖ〕であるのに対して、従来構造は１０２０〔Ｖ〕であった。

さらに、図６に、本実施形態の構造および従来構造がスイッチオン／オフ状態で発生させる熱量、およびサージ電圧Ｖｐｅａｋを示す。図６に示すように、本実施形態の構造は、同一ゲート抵抗でスイッチオンさせ発生する損失ＥＯＮを低減することができる。また、スイッチがオフ時の損失は本実施形態の構造は０．１０２〔Ｊ〕の発熱が発生するが、従来構造は０．１０８〔Ｊ〕となり、本実施形態の構造の方が、損失が少ない。

以上のように、従来の単にセル領域間の距離を広げた構造のダミーＰ４ｂに、ゲートトレンチ７ａと同等の間隔でダミートレンチ７ｂを１つあるいは複数個形成することにより素子耐圧を向上できるため、その分チップ厚を薄くでき、かつ従来のフルトレンチ構造と同様のＩＥ効果を得ることができるのでオン電圧低減が可能である。

なお、本実施形態ではダミートレンチ７ｂの本数は２本であるが、本数に制限はなくＩＥ効果を考慮して選択すればよい。素子耐圧は、ゲートトレンチ７ａとダミートレンチ７ｂ、またはゲートトレンチ７ａとゲートトレンチ７ａ、またはダミートレンチ７ｂとダミートレンチ７ｂとの間隔で決まるため、ダミーＰ４ｂの幅（セル領域間の距離）を広げてもダミートレンチ７ｂを増やせば耐圧低下を抑制することが可能である。また、ゲートトレンチ７ａとダミートレンチ７ｂ、およびゲートトレンチ７ａとゲートトレンチ７ａ、およびダミートレンチ７ｂとダミートレンチ７ｂとの間隔を、例えば４〔μｍ〕に決めれば、要求のＩＥ効果が得られるまでダミーＰ４ｂの幅（セル領域間の距離）を増やすとともに、ダミートレンチ７ｂの本数も増やすことで、耐圧の低下を抑制可能である。

また、図示しないが、セル領域間にＰ型ベース領域４がある場合（すなわちダミーＰ４ｂが存在する場合）と、Ｐ型ベース領域４が無い場合におけるゲートトレンチ７ａ直下のホール濃度をシミュレーションにより推定した結果、ホール濃度には差が無いことが分かった。すなわち、Ｐ型ベース領域４が無い場合であっても、ダミートレンチ７ｂを設けることで、ＩＥ効果を得ることができる。

〔第１実施形態の変形例〕
本変形例の特徴的な構造は、ダミートレンチ７ｂの形状が環状形状でない点である。図７に示すように、ダミートレンチ７ｂは、ゲートトレンチ７ａの内側に存在するものの、間引き部の並列方向側が切れており、奥行き方向（図７の上下方向）側が存在する。すなわち、ゲートトレンチ７ａの内側のダミーＰ４ｂに、線状形状のダミートレンチ７ｂが、ボディＰ１１の並列方向に複数設けられている。このように、ダミートレンチ７ｂを環状形状にしなかった場合であっても、ゲートトレンチ７ａとダミートレンチ７ｂとの間隔、およびダミートレンチ７ｂとダミートレンチ７ｂとの間隔、およびゲートトレンチ７ａとゲートトレンチ７ａとの間隔を横方向と同一の間隔にしておけば、すべての箇所において同様の電界緩和効果が得られるため、前述の第１実施形態と同様に、耐圧を向上することができる。

（第２実施形態）
図８〜図１０を用いて、第２実施形態について説明する。この第２実施形態は、ダミートレンチ７ｂがフローティングとなっている点で、第１実施形態と異なる。なお、前述の第１実施形態と同等の構成については、第１実施形態と同様の符号を付し、第２実施形態における説明を省略する。

図８は、第２実施形態におけるＩＧＢＴを示す断面図であって、第１実施形態における図２に相当する。この図８に示すように、ダミートレンチ７ｂは、フローティングとなっている。

図９に、このフローティング状態のダミートレンチ７ｂを有するＩＧＢＴのスイッチング特性を示し、図１０に、スイッチオン／オフ状態で発生させる損失、およびサージ電圧Ｖｐｅａｋを示す。図９から、本実施形態の構造は、Ｅｏｆｆ、Ｅｏｎとも約２倍に大きくなっており、従来セル構造に比べ性能が悪化していることがわかる。

しかしながら、スイッチオフ時のサージ電圧Ｖｐｅａｋは、従来構造は１０２０〔Ｖ〕であるのに対して、本実施形態の構造は７７０〔Ｖ〕であり、サージ電圧を大幅に低減することができる。

（第３実施形態）
図１１から図１４を用いて、第３実施形態について説明する。この第３実施形態は、ダミートレンチ７ｂがＰ型ベース領域４に接していない点で、第１実施形態と異なる。なお、前述の第１実施形態と同等の構成については、第１実施形態と同様の符号を付し、第３実施形態における説明を省略する。

図１２は、第３実施形態におけるＩＧＢＴを示す断面図であって、第１実施形態における図２に相当する。そして、図１１は、ＩＧＢＴを示す断面図であって図１に相当し、図１３は図１１の線Ｃ−Ｃ’における断面図である。

図１２および図１３に示すように、本実施形態のＩＧＢＴには、ダミートレンチ７ｂとゲートトレンチ７ａの間、およびダミートレンチ７ｂとダミートレンチ７ｂの間に、外周Ｐ領域１３が存在しない。すなわち、前述の各実施形態で説明したダミーＰ４ｂが存在しない。また、図１１に示すように、素子の奥行き方向（図１１の上下方向）において、ゲートトレンチ７ａを含むチャネルＰ４ａは、ダミートレンチ７ｂの手前までしか存在していない。すなわち、ダミートレンチ７ｂはいかようなＰ型領域にも接していない。

このように、ダミーＰ４ｂが無い場合、セル領域と素子外周部との境界付近において、以下のような利点がある。

前述の第１実施形態のように、ダミーＰ４ｂがあるＩＧＢＴ素子では、エミッタ接地となっている素子外周部の外周Ｐ領域１３が、最外周のゲートトレンチ７ａを越えてフローティングであるダミーＰ４ｂに短絡することはできない。従ってこの場合、最外周のゲートトレンチ７ａはＮ−型ドリフト層３につきだしている構造となる。このため、第１実施形態の構造は素子外周部のＰ型ベース領域４とゲートトレンチ７ａとが接触する部分で、電界集中を起こして耐圧が低下するおそれがある。しかし、本実施形態のようにダミーＰ４ｂがなく、セル領域と他のセル領域との間がＮ−型ドリフト層３である構造では、外周部Ｐ領域１３が最外周のゲートトレンチ７ａの底部を包み込むことができる。換言すると、エミッタ接地されたダミーＰ４ｂが存在しないため、素子外周部のＰ型ベース領域４がゲートトレンチ７ａをこえてもエミッタにショートする虞がない。このためダミートレンチ７ｂを設けることによってＩＥ効果が妨げられる虞がない。また、このようにダミーＰ４ｂが存在しない構造では、外周Ｐ領域１３の深さが最外周のゲートトレンチ７ａ深さよりも深くすることができ、ゲートトレンチ７ａの底部を外周Ｐ領域１３の中に含むことができるので、素子外周部のＰ型ベース領域４と最外周のゲートトレンチ７ａとが接触する箇所の電界が緩和され耐圧低下を防ぐことができる。たとえ、本発明のように、ダミートレンチ７ｂを設けて素子の耐圧を向上させている場合であっても、外周Ｐ領域１３と最外周のゲートトレンチ７ａとが接触する箇所の耐圧が低いと、素子全体の耐圧が低下してしまう。このため、本実施形態のように、外周Ｐ領域１３と最外周のゲートトレンチ７ａとが接触する箇所の耐圧も向上しておくことが望ましい。

図１４に、１つのセル領域を形成するゲートトレンチ７ａ間の距離を４μｍとした場合の、トレンチ同士の距離（ゲートトレンチ７ａとダミートレンチ７ｂ間の距離と、ダミートレンチ７ｂとダミートレンチ７ｂ間の距離とが等しいと仮定）と、耐圧の関係を示す。なお、「ダミーＰ４ｂ有り」と引き出し線が添えられているグラフが第１実施形態の構造（ダミーＰ４ｂ有り）、「ダミーＰ４ｂなし」と引き出し線が添えられているグラフが本実施形態の構造（ダミーＰ４ｂ無し）の耐圧とトレンチ距離との関係を示している。この図１４に示されるように、ダミーＰ４ｂが存在しなかった場合でも、セル領域を形成するゲートトレンチ７ａ同士の距離（４〔μｍ〕）と、ダミートレンチ７ｂとゲートトレンチ７ａの距離とが等しい場合（ダミートレンチ７ｂとゲートトレンチ７ａとの距離＝４〔μｍ〕）には、ダミーＰ４ｂが存在する場合と同等の耐圧を得ることができる。

なお、図示しないが、ダミーＰ４ｂがある場合と、無い場合におけるゲートトレンチ７ａ直下のホール濃度をシミュレーションにより推定した結果、差が無いことが分かった、すなわちダミーＰ４ｂの有無に影響されることなくＩＥ効果を得ることができる。

（第４実施形態）
図１５から図１７を用いて、第４実施形態について説明する。この第４実施形態は、ダミートレンチ７ｂがＰ型ベース領域４に接している構造で、第１実施形態と同一である。図１５は、第４実施形態におけるＩＧＢＴを示す平面図であって、第１実施形態における図１に相当する。そして、図１６は、図１５の線Ｄ−Ｄ’における断面図であって図２に相当する。ここで、図１６に示すように、エミッタ電極９において、外周Ｐ領域１３と接触する箇所の中央部を拡散窓端とする。そして、最外郭に位置するゲートトレンチ７ａの側面と、拡散窓端との間の距離をオーバラップ量とする。

図１７は、外周Ｐ領域１３の拡散深さが８〔μｍ〕とした場合における拡散窓端とトレンチとのオーバラップ量と素子耐圧との関係を示す図である。この図１７では、オーバラップ量＝０〔μｍ〕の状態が拡散窓端の直下にゲートトレンチ７ａの側面が位置する状態であり、オーバラップ量がマイナス（図１７の横軸右方向）になるに従って、拡散窓端とゲートトレンチ７ａ側面との距離が遠くなる。この図１７に示すように、外周Ｐ領域１３の拡散深さが８〔μｍ〕で拡散窓端からトレンチ７ａまでの距離、すなわちオーバラップ量が５〔μｍ〕以下（図１７においては−５〜１０〔μｍ〕の範囲）であれば、コレクタ・エミッタ間の耐圧が安定して高い値が得られる。これは外周Ｐ領域１３の拡散層がゲートトレンチ７ａに接触するまで接近すると、外周Ｐ領域の空乏層がトレンチ７ａの底部まで広がりトレンチ底部での電界を緩和するために、この箇所での耐圧が向上するためにコレクタ・エミッタ間の耐圧が安定して高い値が得られる。しかし、外周Ｐ拡散層１３がチャネルトレンチを乗り越えないように接近させ必要がある。これはダミーＰが外周Ｐとショートし、ＩＥ効果が得られなくなるためである。
図２３に示すように外周Ｐの拡散層１３がチャネルトレンチを乗りこえても、チャネル部トレンチに対して外周Ｐ拡散まどが接触しない範囲で接近し、外周Ｐ拡散層がチャネル部トレンチを乗りこえてダミーＰとショートしても、チャネルトレンチ下の外周Ｐ拡散層濃度は低濃度となるために、ダミーＰと外周Ｐ間の抵抗はＩＥ効果が得られる範囲で充分に高抵抗となるので、ＩＥ効果の妨げとならない。実施例ではトレンチ深さ５．０μｍ、トレンチ幅１．０μｍ、チャネル拡散深さ４．０μｍ、外周Ｐ拡散表面濃度３ｅ１８ｃｍ、拡散深さ９．０μｍ、トレンチから外周拡散層窓までの距離２．０μｍの場合である。試作品でこの構造と外周Ｐの拡散層窓とトレンチ間の距離を十分にとり外周Ｐ拡散がトレンチＰを乗りこえない構造とでオン電圧を比較したが、Ｖｏｎに差はなく、ＩＥ効果は充分得られていた。

（第５実施形態）
図１８、図１９を用いて第５実施形態を説明する。図１８はＩＧＢＴの平面図であり、図１９は図１８のＢ−Ｂ’線における断面図である。この図１９に示すように、ゲートトレンチ７ａは、トレンチ深さを５〔μｍ〕とし、ダミートレンチ７ａのチャネル深さ４．０〔μｍ〕よりも深く、且つゲートトレンチよりも浅く形成される。トレンチ底部の耐圧は深いゲートトレンチに比べ浅いダミートレンチの方が高くなるため、耐圧は必ずゲートトレンチ底部で決まる。その結果、ダミートレンチに影響されずに、ゲートトレンチできまる安定したセル耐圧を得ることができるメリットがある。

第１実施形態におけるトレンチゲート型ＩＧＢＴの平面図を示す。 第１実施形態におけるトレンチゲート型ＩＧＢＴの断面図を示す。 第１実施形態におけるＩＧＢＴを用いたスイッチング回路の一例である。 従来素子のスイッチングオフ時の動作波形を示す図である。 第１実施形態におけるＩＧＢＴの動作波形を示す図である。 従来素子と第１実施形態のＩＧＢＴのスイッチング損失（Ｅｏｎ、Ｅｏｆｆ）とスイッチング時のサージ電圧（Ｖｐｅａｋ）を示す表である。 第１実施形態の変形例におけるトレンチゲート型ＩＧＢＴの平面図を示す。 第２実施形態におけるトレンチゲート型ＩＧＢＴの断面図を示す。 第２実施形態におけるＩＧＢＴの動作波形を示す図である。 従来素子と第２実施形態のＩＧＢＴのスイッチング損失（Ｅｏｎ、Ｅｏｆｆ）とスイッチング時のサージ電圧（Ｖｐｅａｋ）を示す表である。 第３実施形態におけるトレンチゲート型ＩＧＢＴの平面図を示す。 第３実施形態におけるトレンチゲート型ＩＧＢＴの断面図を示す。 第３実施形態におけるトレンチゲート型ＩＧＢＴの部分断面図を示す。 第３実施形態におけるトレンチゲート型ＩＧＢＴの１つのセル領域を形成するゲートトレンチ間の距離を４μｍとした場合の、トレンチ同士の距離（ゲートトレンチとダミートレンチ間の距離と、ダミートレンチとダミートレンチ間の距離とが等しいと仮定）と、耐圧の関係を示す。 第４実施形態におけるトレンチゲート型ＩＧＢＴの平面図を示す。 第４実施形態におけるトレンチゲート型ＩＧＢＴの部分断面図を示す。 第４実施形態における拡散窓端とトレンチとのオーバラップ量と素子耐圧との関係を示す。 第５実施形態におけるトレンチゲート型ＩＧＢＴの平面図を示す。 第５実施形態におけるトレンチゲート型ＩＧＢＴの部分断面図を示す。 従来のフルトレンチ型ＩＧＢＴの断面図を示す。 従来の間引き型ＩＧＢＴの断面図を示す。 従来のトレンチゲート型ＩＧＢＴの１つのセル領域を形成するゲートトレンチ間の距離と、耐圧の関係を示す。 第６実施形態におけるトレンチゲート型ＩＧＢＴの部分断面図を示す。

符号の説明

１ Ｐ＋型エミッタ層
２ Ｎ型バッファー層
３ Ｎ−型ドリフト層
４ Ｐ型ベース領域
４ａ チャネルＰ
４ｂ ダミーＰ
５ Ｎ＋エミッタ領域
６ ゲート酸化膜
７ａ ゲートトレンチ
７ｂ ダミートレンチ
８ ゲート電極
９ エミッタ電極
１０ コレクタ電極
１１ ボディＰ
１２ 層間絶縁膜
１３ 外周Ｐ領域

Claims (9)

1. 第１導電型の第１半導体層（１）と、
   前記第１半導体層（１）の表面に形成された第２導電型の第２半導体層（２，３）と、
   前記第２半導体層（３）の表面に形成された第１導電型の第３半導体層（４）と、
   前記第３半導体層（４）の表面から前記第２半導体層（３）に到達するように前記第３半導体層（４）を貫通し、前記第２半導体層（３）に突出するように形成されたゲートトレンチ（７ａ）と、
   前記ゲートトレンチ（７ａ）と隣のゲートトレンチ（７ａ）との間の前記第３半導体層（４）に形成されるチャネル領域（４ａ）と、
   前記チャネル領域（４ａ）の内部表面における一部の領域に形成された第２導電型の第４半導体層（５）と、
   前記チャネル領域と、別のチャネル領域との間において、前記第３半導体層（４）から前記第２半導体層（３）への方向に、前記第２半導体層（３）へ突出するように形成されたダミートレンチ（７ｂ）と、
   前記ゲートトレンチ（７ａ）および前記ダミートレンチ（７ｂ）の内壁表面に形成されたゲート絶縁膜（６）と、
   前記ゲートトレンチ（７ａ）の内部における前記ゲート絶縁膜（６）上に形成されたゲート電極（８）と、
   前記チャネル領域（４ａ）と電気的に接続された第１電極（９）と、
   前記第１半導体層（１）と電気的に接続された第２電極（１０）とを有し、
   前記第３半導体層（４）は、ダミートレンチ（７ｂ）により電気的に独立した複数の領域に分断され、
   前記ゲートトレンチ（７ａ）と第３半導体層の端部との間の第１導電型の外周Ｐ領域（１３）が、前記ゲートトレンチ（７ａ）に接触し、且つ、前記チャネル領域と別のチャネル領域との間の第１導電型のダミーＰ（４ｂ）と接触していないことを特徴とする絶縁ゲート型バイポーラトランジスタ。
2. 第１導電型の第１半導体層（１）と、
   前記第１半導体層（１）の表面に形成された第２導電型の第２半導体層（２，３）と、
   前記第２半導体層（３）の表面に形成された第１導電型の第３半導体層（４）と、
   前記第３半導体層（４）の表面から前記第２半導体層（３）に到達するように前記第３半導体層（４）を貫通し、前記第２半導体層（３）に突出するように形成されたゲートトレンチ（７ａ）と、
   前記ゲートトレンチ（７ａ）と隣のゲートトレンチ（７ａ）との間の前記第３半導体層（４）に形成されるチャネル領域（４ａ）と、
   前記チャネル領域（４ａ）の内部表面における一部の領域に形成された第２導電型の第４半導体層（５）と、
   前記チャネル領域と、別のチャネル領域との間において、前記第３半導体層（４）から前記第２半導体層（３）への方向に、前記第２半導体層（３）へ突出するように形成されたダミートレンチ（７ｂ）と、
   前記ゲートトレンチ（７ａ）および前記ダミートレンチ（７ｂ）の内壁表面に形成されたゲート絶縁膜（６）と、
   前記ゲートトレンチ（７ａ）の内部における前記ゲート絶縁膜（６）上に形成されたゲート電極（８）と、
   前記チャネル領域（４ａ）と電気的に接続された第１電極（９）と、
   前記第１半導体層（１）と電気的に接続された第２電極（１０）とを有し、
   前記第３半導体層（４）は、ダミートレンチ（７ｂ）により電気的に独立した複数の領域に分断され、
   前記ゲートトレンチ（７ａ）と第３半導体層（４）の端部との間の第１導電型の外周Ｐ領域（１３）が、前記ゲートトレンチ（７ａ）に接触し、且つ、前記ゲートトレンチ（７ａ）を乗りこえて、前記チャネル領域と別のチャネル領域との間の第１導電型のダミーＰ（４ｂ）と接触しており、
   前記外周Ｐ領域（１３）と電気的に接続された第１電極（９）の中央部である拡散窓端が、前記ゲートトレンチ（７ａ）に対して接触しない範囲で接近していることを特徴とする絶縁ゲート型バイポーラトランジスタ。
3. 前記ダミートレンチ（７ｂ）は、エミッタ接地されていることを特徴とする請求項１の又は請求項２に記載絶縁ゲート型バイポーラトランジスタ。
4. 前記ダミートレンチ（７ｂ）の電位は、フローティングとなっていることを特徴とする請求項１又は請求項２に記載の絶縁ゲート型バイポーラトランジスタ。
5. 前記ゲートトレンチ（７ａ）及び前記ダミートレンチ（７ｂ）のゲート酸化膜厚さ、トレンチ深さ、幅、埋め込み電極の種類の少なくとも何れか１つ同一であるとともに、トレンチ間隔も同一であることを特徴とする請求項３又は請求項４に記載の絶縁ゲート型バイポーラトランジスタ。
6. 前記ダミートレンチ（７ｂ）と最も近くに存在する別の前記ダミートレンチ（７ｂ）との間の間隔は、前記ゲートトレンチ（７ａ）と前記チャネル領域（４ａ）を挟んで対向する別の前記ゲートトレンチ（７ａ）との間の間隔以下であることを特徴とする請求項１乃至５の何れか１つに記載の絶縁ゲート型バイポーラトランジスタ。
7. 前記ダミートレンチ（７ｂ）は、前記第１半導体層（１）の延設方向に対して、環状の形状であることを特徴とする請求項１乃至６の何れか１つに記載の絶縁ゲート型バイポーラトランジスタ。
8. 前記ダミートレンチ（７ｂ）は、前記チャネル領域（４ａ）の並ぶ方向に平行な板状形状であることを特徴とする請求項１乃至７の何れか１つに記載の絶縁ゲート型バイポーラトランジスタ。
9. チャネルトレンチに比べダミートレンチの深さが浅いことを特徴とする請求項１乃至６の何れか１つに記載の絶縁ゲート型バイポーラトランジスタ。

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