WO2016185901A1 - 固体撮像装置およびその製造方法、並びに電子機器 - Google Patents

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    • H01L27/146Imager structures
    • H01L27/14643Photodiode arrays; MOS imagers
    • H01L27/14645Colour imagers

Definitions

  • the present disclosure relates to a solid-state imaging device, a manufacturing method thereof, and an electronic device, and more particularly, to a solid-state imaging device, a manufacturing method thereof, and an electronic device that can further reduce the size of the device.
  • Solid-state imaging devices such as CMOS (Complementary Metal Oxide Semiconductor) image sensors are being further miniaturized, such as a configuration in which a plurality of semiconductor substrates are stacked (see, for example, Patent Document 1).
  • CMOS Complementary Metal Oxide Semiconductor
  • the area occupied by the terminal portion from which the output signal is extracted becomes larger than the planar size of the device, and it becomes difficult to reduce the size.
  • the present disclosure has been made in view of such a situation, and enables the apparatus size to be further reduced.
  • a solid-state imaging device includes a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally formed is formed, and a glass substrate that is positioned above the first structure.
  • An input circuit unit for inputting a predetermined signal from the outside of the device, an output circuit unit for outputting a pixel signal output from the pixel to the outside of the device, and a signal processing circuit, and the first structure body.
  • the second structure located below the first structure is stacked, and is connected to the output circuit unit, the first circuit board that is connected to the output circuit unit and penetrates the semiconductor substrate that forms a part of the second structure.
  • An output part including a signal output external terminal for connecting the output circuit part to the outside of the device via the first through via, and the semiconductor connected to the input circuit part and the input circuit part; A second through via penetrating the substrate; and An input portion including an external terminal for signal input that connects the input circuit portion to the outside of the device through the second through via is disposed below the pixel array portion of the first structure.
  • a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally arranged is formed, a glass substrate positioned above the first structure, An input circuit unit for inputting a signal from the outside of the device, an output circuit unit for outputting the pixel signal output from the pixel to the outside of the device, and a signal processing circuit are formed below the first structure.
  • a second through body that is stacked and configured, and is connected to the output circuit unit, a first through via that is connected to the output circuit unit and forms a part of the second structure, and An output unit including a signal output external terminal for connecting the output circuit unit to the outside of the device through the first through via; the input circuit unit; and a second unit that is connected to the input circuit unit and penetrates the semiconductor substrate.
  • An input unit including an external terminal for signal input that connects the input circuit unit to the outside of the device through a via is disposed below the pixel array unit of the first structure.
  • the solid-state imaging device includes a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally arranged is formed, and a pixel signal output from the pixel to the outside of the device.
  • a first through via that is formed by laminating a second structure body on which an output circuit section for outputting is laminated, and penetrates the output circuit section and a semiconductor substrate that forms a part of the second structure body
  • an external terminal for signal output connected to the outside of the device is disposed below the pixel array portion of the first structure, and the output circuit portion is connected to the signal via the first through via. It is connected to the output external terminal.
  • a solid-state imaging device manufacturing method including a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally arranged is formed, and a pixel signal output from the pixel.
  • a second structure formed so that an output circuit portion for outputting to the outside of the pixel array portion is below the pixel array portion is bonded so that wiring layers face each other, and a part of the second structure body Forming a through via that penetrates the semiconductor substrate that constitutes the semiconductor substrate, electrically connecting to the output circuit section via the through via, and connecting the external terminal for signal output to the outside of the device as the first structure
  • the pixel array portion is formed at a position below the pixel array portion.
  • a semiconductor substrate which forms a part of the second structure by bonding the second structure formed so that the output circuit portion of the second structure is located below the pixel array portion so that the wiring layers face each other A through-via penetrating through the electrode, electrically connecting to the output circuit unit through the through-via, and a signal output external terminal connected to the outside of the device is the pixel array unit of the first structure It is formed at a position below.
  • An electronic apparatus outputs a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally arranged is formed, and a pixel signal output from the pixel to the outside of the device And a second structure body in which an output circuit section for forming the structure is laminated, and the output circuit section, a through via penetrating a semiconductor substrate constituting a part of the second structure body, and A signal output external terminal connected to the outside of the device is disposed below the pixel array portion of the first structure, and the output circuit portion is connected to the signal output external terminal via the through via.
  • a solid-state imaging device connected thereto is provided.
  • a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally arranged is formed, and pixel signals output from the pixels are output to the outside of the device.
  • a second structure body in which an output circuit section for outputting is stacked, and the output circuit section, a through via that penetrates a semiconductor substrate that forms a part of the second structure body, and the A signal output external terminal connected to the outside of the device is disposed below the pixel array portion of the first structure, and the output circuit portion is connected to the signal output external terminal via the through via. Is done.
  • the solid-state imaging device and the electronic device may be independent devices or modules incorporated in other devices.
  • the apparatus size can be further reduced.
  • FIG. 6 is a diagram showing a cross-sectional structure taken along line A-A ′ of FIG. 5. It is a figure which shows the 2nd circuit arrangement configuration example of the circuit arrangement in a solid-state imaging device.
  • FIG. 8 is a diagram showing a cross-sectional structure taken along line B-B ′ of FIG. 7. It is a figure showing the cross section in the final shape of the solid-state imaging device as the comparative example 1. It is a figure showing the cross section in the final shape of the solid-state imaging device as the comparative example 2. It is a figure showing the cross section in the final shape of the solid-state imaging device as the comparative example 3. It is a figure which shows the 3rd circuit arrangement structural example of the circuit arrangement in a solid-state imaging device. It is a figure which shows the 4th circuit arrangement structural example of the circuit arrangement in a solid-state imaging device. It is a figure which shows the cross-section in the C-C 'line
  • FIG. 21 is a diagram showing a cross-sectional structure taken along line D-D ′ of FIG. 20.
  • FIG. 3 is an enlarged cross-sectional view of the vicinity of the outer periphery of the solid-state imaging device 1.
  • FIG. It is a figure explaining the manufacturing method of the solid-state imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the solid-state imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the solid-state imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the solid-state imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the solid-state imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the solid-state imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the solid-state imaging device of a twin contact structure.
  • FIG. 1 shows a schematic structure of a solid-state imaging device as a semiconductor device employing the present technology.
  • the solid-state imaging device 1 shown in FIG. 1 converts light or electromagnetic waves incident on the device in the direction of the arrow in the figure into an electrical signal.
  • an apparatus that converts light into an electrical signal will be described as an example of an object to be converted into an electrical signal.
  • the solid-state imaging device 1 includes a stacked structure 13 in which a first structure 11 and a second structure 12 are stacked, an external terminal 14, and a protective substrate 18 formed on the upper side of the first structure 11. .
  • the first structure 11 is shown as an upper structure in FIG. 1 with the incident surface side on which light is incident on the device as the upper side and the other surface side of the device facing the incident surface as the lower side.
  • the body 11 and the second structure 12 will be referred to as the lower structure 12.
  • the solid-state imaging device 1 includes a semiconductor substrate (wafer) that forms part of the upper structure 11, a semiconductor substrate (wafer) that forms part of the lower structure 12, and a protective substrate. 18 are bonded to each other at the wafer level and then solidified into individual solid-state imaging devices 1.
  • the upper structure 11 before being solidified is a semiconductor substrate (wafer) on which pixels for converting incident light into electrical signals are formed.
  • the pixel includes, for example, a photodiode (PD) for photoelectric conversion, and a plurality of pixel transistors that control the photoelectric conversion operation and the operation of reading the photoelectrically converted electric signal.
  • the upper structure 11 included in the solid-state imaging device 1 after being separated into pieces may be referred to as an upper chip, an image sensor substrate, or an image sensor chip.
  • the pixel transistor included in the solid-state imaging device 1 is preferably, for example, a MOS transistor.
  • an R (red), G (green), or B (blue) color filter 15 and an on-chip lens 16 are formed on the upper surface of the upper structure 11.
  • a protective substrate 18 for protecting the structure of the solid-state imaging device 1, particularly the on-chip lens 16 and the color filter 15, is disposed above the on-chip lens 16.
  • the protective substrate 18 is a transparent glass substrate, for example. If the hardness of the protective substrate 18 is higher than the hardness of the on-chip lens 16, the effect of protecting the on-chip lens 16 is enhanced.
  • the lower structure 12 before being solidified is a semiconductor substrate (wafer) on which a semiconductor circuit including transistors and wirings is formed.
  • the lower structure 12 included in the solid-state imaging device 1 after being separated into pieces may be referred to as a lower chip, a signal processing board, or a signal processing chip.
  • the lower structure 12 is formed with a plurality of external terminals 14 for electrical connection with wiring (not shown) outside the apparatus.
  • the external terminal 14 is, for example, a solder ball.
  • the solid-state imaging device 1 has a cavityless structure in which a protective substrate 18 is fixed to the upper side of the upper structure 11 or the upper side of the on-chip lens 16 through a glass seal resin 17 disposed on the on-chip lens 16. ing. Since the hardness of the glass seal resin 17 is lower than the hardness of the protective substrate 18, the stress applied to the protective substrate 18 from the outside of the solid-state imaging device 1 is transmitted to the inside of the device as compared with the case where no seal resin is present. It can serve to alleviate.
  • the solid-state imaging device 1 has a columnar or wall-like structure on the upper surface of the upper structure 11 as a structure different from the cavityless structure, and the protective substrate 18 is supported with a gap above the on-chip lens 16. As described above, a cavity structure fixed to the columnar or wall-shaped structure may be formed.
  • FIG. 2 is a block diagram illustrating a system configuration example of the solid-state imaging device 1.
  • the solid-state imaging device 1 in FIG. 2 includes a pixel array unit 24 in which a plurality of pixels 31 having photoelectric conversion units (PDs) are arranged in a row direction and a column direction.
  • PDs photoelectric conversion units
  • the pixel array unit 24 includes a row drive signal line 32 for driving the pixel 31 for each row and a vertical signal line for reading a signal generated as a result of photoelectric conversion from the plurality of pixels 31 driven for each row. (Column readout line) 33 is provided. As shown in FIG. 2, a plurality of pixels 31 arranged in the row direction are connected to one row drive signal line 32. A plurality of pixels 31 arranged in the column direction are connected to one vertical signal line 33.
  • the solid-state imaging device 1 further includes a row driving unit 22 and a column signal processing unit 25.
  • the row driving unit 22 includes, for example, a row address control unit that determines a position of a row for pixel driving, in other words, a row decoder unit, and a row driving circuit unit that generates a signal for driving the pixel 31.
  • the column signal processing unit 25 includes, for example, a load circuit unit that is connected to the vertical signal line 33 and forms a source follower circuit with the pixel 31. Further, the column signal processing unit 25 may include an amplification circuit unit that amplifies a signal read from the pixel 31 via the vertical signal line 33. Further, the column signal processing unit 25 may further include a noise processing unit for removing the noise level of the system from the signal read from the pixel 31 as a result of the photoelectric conversion.
  • the column signal processing unit 25 includes an analog-digital converter (ADC) for converting a signal read from the pixel 31 or the analog signal subjected to the noise processing into a digital signal.
  • the ADC includes a comparator unit for comparing the analog signal to be converted with the reference sweep signal to be compared, and a counter unit for measuring the time until the comparison result in the comparator unit is inverted.
  • the column signal processing unit 25 may further include a horizontal scanning circuit unit that performs control of scanning the readout column.
  • the solid-state imaging device 1 further includes a timing control unit 23.
  • the timing control unit 23 supplies a signal for controlling the timing to the row driving unit 22 and the column signal processing unit 25 based on the reference clock signal and the timing control signal input to the apparatus.
  • all or part of the row driving unit 22, the column signal processing unit 25, and the timing control unit 23 may be simply referred to as a pixel peripheral circuit unit, a peripheral circuit unit, or a control circuit unit. .
  • the solid-state imaging device 1 further includes an image signal processing unit 26.
  • the image signal processing unit 26 is a circuit that performs various types of signal processing on the data obtained as a result of the photoelectric conversion, in other words, the data obtained as a result of the imaging operation in the solid-state imaging device 1.
  • the image signal processing unit 26 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 26 may further include a processor unit.
  • An example of signal processing executed in the image signal processing unit 26 is a case where AD-converted imaging data is data obtained by photographing a bright subject with a large gradation when the data is obtained by photographing a dark subject. Is a tone curve correction process for reducing gradation. In this case, it is desirable to store the tone curve characteristic data in advance in the data holding unit of the image signal processing unit 26 as to what tone curve is used to correct the gradation of the imaging data.
  • the solid-state imaging device 1 further includes an input unit 21A.
  • the input unit 21A receives, for example, the above-described reference clock signal, timing control signals such as a vertical synchronization signal and a horizontal synchronization signal, and characteristic data to be stored in the data holding unit of the image signal processing unit 26 from the outside of the apparatus. Input to 1.
  • the input unit 21 ⁇ / b> A includes an input terminal 41 that is an external terminal 14 for inputting data to the solid-state imaging device 1, and an input circuit unit 42 that captures a signal input to the input terminal 41 into the solid-state imaging device 1. Prepare.
  • the input unit 21A further includes an input amplitude changing unit 43 that changes the amplitude of the signal captured by the input circuit unit 42 to an amplitude that can be easily used inside the solid-state imaging device 1.
  • the input unit 21A further includes an input data conversion circuit unit 44 that changes the arrangement of the data string of the input data.
  • the input data conversion circuit unit 44 is, for example, a serial / parallel conversion circuit that receives a serial signal as input data and converts it into a parallel signal.
  • the input unit 21A can further include a memory interface circuit that receives data from these external memory devices. .
  • the solid-state imaging device 1 further includes an output unit 21B.
  • the output unit 21B outputs the image data captured by the solid-state imaging device 1 and the image data subjected to signal processing by the image signal processing unit 26 from the solid-state imaging device 1 to the outside of the device.
  • the output unit 21B is an output terminal 48 that is an external terminal 14 for outputting data from the solid-state imaging device 1 to the outside of the device, and a circuit that outputs data from the inside of the solid-state imaging device 1 to the outside of the device. 48 and an output circuit unit 47 that is a circuit for driving external wiring outside the solid-state imaging device 1 connected to the solid-state imaging device 1.
  • the output unit 21B further includes an output amplitude changing unit 46 that changes the amplitude of the signal used inside the solid-state imaging device 1 to an amplitude that can be easily used by an external device connected to the outside of the solid-state imaging device 1.
  • the output unit 21B further includes an output data conversion circuit unit 45 that changes the arrangement of the data string of the output data.
  • the output data conversion circuit unit 45 is, for example, a parallel / serial conversion circuit that converts a parallel signal used in the solid-state imaging device 1 into a serial signal.
  • the output data conversion circuit unit 45 and the output amplitude change unit 46 may be omitted.
  • the output unit 21B When the solid-state imaging device 1 is connected to an external memory device such as a flash memory, SRAM, or DRAM, the output unit 21B further includes a memory interface circuit that outputs data to these external memory devices. it can.
  • an external memory device such as a flash memory, SRAM, or DRAM
  • a circuit block including both or at least one of the input unit 21A and the output unit 21B may be referred to as the input / output unit 21.
  • a circuit unit including at least one of the input circuit unit 42 and the output circuit unit 47 may be referred to as an input / output circuit unit 49.
  • FIG. 3 shows a circuit arrangement configuration example of the pixel 31 of the solid-state imaging device 1 according to the present embodiment.
  • the pixel 31 includes a photodiode 51 as a photoelectric conversion element, a transfer transistor 52, an FD (floating diffusion) 53, a reset transistor 54, an amplification transistor 55, and a selection transistor 56.
  • the photodiode 51 generates and accumulates charges (signal charges) corresponding to the received light quantity.
  • the photodiode 51 has an anode terminal grounded and a cathode terminal connected to the FD 53 via the transfer transistor 52.
  • the transfer transistor 52 When the transfer transistor 52 is turned on by the transfer signal TR, the transfer transistor 52 reads out the electric charge generated by the photodiode 51 and transfers it to the FD 53.
  • the FD 53 holds the electric charge read from the photodiode 51.
  • the reset transistor 54 is turned on by the reset signal RST, the charge accumulated in the FD 53 is discharged to the drain (constant voltage source Vdd), thereby resetting the potential of the FD 53.
  • the amplification transistor 55 outputs a pixel signal corresponding to the potential of the FD 53. That is, the amplification transistor 55 constitutes a load MOS (not shown) as a constant current source connected via the vertical signal line 33 and a source follower circuit, and shows a level corresponding to the charge accumulated in the FD 53. A pixel signal is output from the amplification transistor 55 to the column signal processing unit 25 via the selection transistor 56 and the vertical signal line 33.
  • the selection transistor 56 is turned on when the pixel 31 is selected by the selection signal SEL, and outputs the pixel signal of the pixel 31 to the column signal processing unit 25 via the vertical signal line 33.
  • Each signal line to which the transfer signal TR, the selection signal SEL, and the reset signal RST are transmitted corresponds to the row drive signal line 32 in FIG.
  • the pixel 31 can be configured as described above, but is not limited to this configuration, and other configurations may be employed.
  • FIG. 4 shows a circuit arrangement configuration example of the input circuit unit 42 provided in the input unit 21A and the output circuit unit 47 provided in the output unit 21B of the solid-state imaging device 1 according to the present embodiment.
  • the input / output circuit unit 49 may include either the input circuit unit 42 or the output circuit unit 47 with respect to one external terminal 14, or both the input circuit unit 42 and the output circuit unit 47 may be included. May be a bidirectional input / output circuit configuration.
  • the input circuit unit 42 is a circuit having the following characteristics.
  • the logic is the same or inverted between the data input from the input terminal 41 of the solid-state imaging device 1 to the input circuit unit 42 and the data output from the input circuit unit 42 to the internal circuit of the solid-state imaging device 1 In other words, it is a circuit that does not change the arrangement of data in the signal sequence. In other words, logic “1” and “0” or “Hi” and “Low” are switched in the signal sequence. This circuit does not change the position.
  • a signal for example, LVDS small-amplitude differential signal
  • This circuit may convert data input to the circuit in a direction in which the voltage amplitude increases.
  • this noise is not propagated to a circuit arranged at the subsequent stage of the input circuit unit 42, in other words, a circuit that is more internal in the solid-state imaging device 1.
  • a protective circuit for shutting off is provided.
  • the output circuit unit 47 is a circuit having the following characteristics.
  • (1) Data input from the internal circuit of the solid-state imaging device 1 to the output circuit unit 47 and data output from the output circuit unit 47 to the outside of the solid-state imaging device 1 via the output terminal 48 of the solid-state imaging device 1 Are circuits that have the same or only inverted logic, in other words, circuits that do not change the arrangement of data in the signal string, and in other words, logic “1” and “0” or “ This circuit does not change the position where “Hi” and “Low” are switched.
  • (2) This circuit increases the current capability of driving the signal line between the output terminal 48 of the solid-state imaging device 1 and an external element connected to the solid-state imaging device 1. Alternatively, the circuit increases the voltage amplitude of the signal line.
  • This circuit may convert data input to the circuit in a direction in which the voltage amplitude increases.
  • an external element connected to the output terminal 48 receives a signal (a digital signal that performs a full swing at a single end) that is input from an internal circuit of the solid-state imaging device 1 to the output circuit unit 47. It is a circuit that converts the signal into a preferred format or voltage amplitude (for example, LVDS small amplitude differential signal) and outputs it. This circuit may convert data input to the circuit in a direction in which the voltage amplitude decreases.
  • the input / output circuit section 49 including at least one of the input circuit section 42 and the output circuit section 47 includes one or more transistors.
  • a transistor included in the input / output circuit unit 49 may be referred to as an input / output transistor.
  • the input / output circuit unit 49 may include an inverter circuit, a buffer circuit, and the like, and may further include an enable circuit that controls an input operation or an output operation.
  • the input circuit unit 42 or the output circuit unit 47 can also serve as an amplitude change unit for the input signal or the output signal by appropriately setting the power supply voltage used in the circuit.
  • the amplitude of a signal in a part of the pixel peripheral circuit unit of the solid-state imaging device 1 or the image signal processing unit 26 is V2
  • the amplitude of a signal input from the outside of the solid-state imaging device 1 to the input terminal 41
  • the circuit of the input circuit unit 42 or the output circuit unit 47 is, for example, in the circuit shown in FIG.
  • the input circuit unit 42 has an amplitude V1 from the outside by setting the power supply voltage of the inverter located on the internal circuit side of the solid-state imaging device 1 to V2 and the power supply voltage of the inverter located on the outer side of the solid-state imaging device 1 to V1.
  • a signal is received, the amplitude is reduced to V2 and input to the internal circuit of the solid-state imaging device 1, and the output circuit unit 47 receives a signal of amplitude V2 from the internal circuit of the solid-state imaging device 1, and this amplitude is transferred to V1.
  • large Comb can be output to the outside.
  • the reference voltage in the transistor circuit in the case of the circuit of FIG. 4, the ground voltage
  • the voltage of the power source supplied to the circuit that is different from the reference voltage In the case of the circuit of FIG. 4, for example, the voltage difference from V1
  • a power supply voltage In the case of the circuit of FIG. 4, for example, the voltage difference from V1
  • FIG. 5 is a diagram illustrating a first circuit arrangement configuration example of the circuit arrangement in the solid-state imaging device 1.
  • the pixel array unit 24 is arranged in the upper structure 11.
  • a part of the row driving unit 22 is disposed on the upper structure 11 and a part is disposed on the lower structure 12.
  • the row driving circuit unit is arranged in the upper structure 11 and the row decoder unit is arranged in the lower structure 12.
  • the row drive unit 22 arranged in the upper structure 11 is arranged outside the pixel array unit 24 in the row direction, and at least a part of the row drive unit 22 arranged in the lower structure 12 is the upper structure. 11 is disposed on the lower side of the row drive unit 22 provided in the vehicle 11.
  • a part of the column signal processing unit 25 is arranged in the upper structure 11 and a part is arranged in the lower structure 12.
  • the load circuit unit, the amplification circuit unit, the noise processing unit, and the ADC comparator unit are arranged in the upper structure 11, and the ADC counter unit is arranged in the lower structure 12.
  • the column signal processing unit 25 arranged in the upper structure 11 is arranged outside the pixel array unit 24 in the column direction, and at least a part of the column signal processing unit 25 arranged in the lower structure 12 is on the upper side. It is disposed below the column signal processing unit 25 provided in the structure 11.
  • the wiring connection part 29 is arranged. In these wiring connection portions 29, a wiring connection structure described later with reference to FIG. 6 is used.
  • An image signal processing unit 26 is arranged inside the row driving unit 22 and the column signal processing unit 25 arranged in the lower structure 12.
  • the input / output circuit section 49 is arranged in a region below the pixel array section 24 of the upper structure 11.
  • the input / output circuit unit 49 is a circuit unit including both or at least one of the input circuit unit 42 and the output circuit unit 47.
  • the input / output circuit unit 49 includes both the input circuit unit 42 and the output circuit unit 47, the input / output circuit unit 49 is divided for each external terminal 14 and a plurality of input / output circuit units 49 are arranged in the lower structure 12.
  • the input / output circuit unit 49 is configured by only the input circuit unit 42, the input circuit unit 42 is divided into one external terminal 14 (input terminal 41), and a plurality of input circuit units 42 are arranged in the lower structure 12.
  • the output circuit unit 47 is divided into one external terminal 14 (output terminal 48), and a plurality of the output circuit units 47 are arranged in the lower structure 12.
  • An image signal processing unit 26 is arranged around each of the input / output circuit units 49 arranged in a plurality. In other words, the input / output circuit unit 49 is arranged in the region where the image signal processing unit 26 is arranged.
  • the input / output circuit unit 49 may be disposed in a region below the row driving unit 22 or the column signal processing unit 25 of the upper structure 11.
  • the input / output circuit section 49 is on the lower structure 12 side where the external terminals 14 are formed, and below the pixel array section 24 of the upper structure 11 or around the pixels of the upper structure 11.
  • the circuit portion (a circuit portion formed in the upper structure 11 in the pixel peripheral circuit region 313 in FIG. 6) can be disposed in any region below.
  • an input terminal 41 and an input circuit unit 42, and an output circuit unit 47 and an output terminal 48 are arranged.
  • a power supply terminal and a ground terminal may be arranged in the region.
  • the power supply voltage of the transistor circuits constituting the input circuit unit 42 and the output circuit unit 47 is higher than the power supply voltage of the transistor circuits constituting the image signal processing unit 26. May be.
  • the power supply voltage of the transistor circuit constituting the input circuit unit 42 and the output circuit unit 47 is 1.8V to 3.3V
  • the power supply voltage of the transistor circuit constituting the image signal processing unit 26 is 1.2V to 1V. It may be 5V.
  • the input circuit section 42 and output circuit section 47 Since the power supply voltage of the former (transistor circuit constituting the input circuit section 42 and output circuit section 47) and the power supply voltage of the latter (transistor circuit constituting the image signal processing section 26) are different, the input circuit section 42 and output circuit section 47, a distance for arranging the well region to which the power supply voltage is applied and the well region to which the power supply voltage is applied in the image signal processing unit 26 arranged around these well regions, the width of the so-called well isolation region Is preferably larger than the distance provided between the plurality of well regions to which the power supply voltage is applied in the image signal processing unit 26.
  • the depth of the element isolation region provided in the input circuit unit 42 and the output circuit unit 47 may be deeper than the depth of the element isolation region provided in the image signal processing unit 26.
  • the gate lengths of the transistors provided in the input circuit unit 42 and the output circuit unit 47 are preferably larger than the gate lengths of the transistors provided in the image signal processing unit 26.
  • a part of the pixel peripheral circuit unit arranged in the upper structure 11 for example, a load circuit unit, an amplifier circuit unit, a noise processing unit provided in the column signal processing unit 25, and
  • the power supply voltage of the transistor circuit that constitutes one of the comparator sections of the ADC constitutes a part of the pixel peripheral circuit section disposed in the lower structure 12, for example, the counter section of the ADC provided in the column signal processing section 25. It may be higher than the power supply voltage of the transistor circuit.
  • the former (a pixel peripheral circuit unit disposed in the upper structure 11, such as a load circuit unit, an amplifier circuit unit, a noise processing unit, or a comparator unit of an ADC provided in the column signal processing unit 25) transistor
  • the power supply voltage of the circuit is 1.8 V to 3.3 V
  • the power supply voltage of the transistor circuit of the latter (pixel peripheral circuit portion arranged in the lower structure 12, for example, the counter portion of the ADC) is 1.2 V to 1 It may be 5V.
  • the power supply voltage of the latter transistor circuit may be the same as the power supply voltage of the transistor circuit constituting the image signal processing unit 26 disposed in the lower structure 12.
  • the distance provided between the plurality of well regions to which the power supply voltage is applied in the former transistor circuit is the same as that in the latter transistor circuit. It is desirable that the distance is larger than the distance provided between the plurality of well regions to which the power supply voltage is applied. Further, it is desirable that the depth of the element isolation region provided in the former transistor circuit is deeper than the depth of the element isolation region provided in the latter transistor circuit.
  • the gate length of the transistor included in the former transistor circuit is preferably larger than the gate length of the transistor included in the latter transistor circuit.
  • the power supply voltage of the pixel transistor circuit constituting the pixel 31 disposed in the upper structure 11 is supplied from the pixel peripheral circuit section (for example, the load circuit section and the amplification circuit provided in the column signal processing section 25) disposed in the upper structure 11. May be the same as the power supply voltage of the transistor circuit that constitutes the circuit unit, the noise processing unit, or the ADC comparator unit).
  • the power supply voltage of the pixel transistor circuit constituting the pixel 31 arranged in the upper structure 11 constitutes a pixel peripheral circuit unit (for example, a counter unit of ADC) or an image signal processing unit 26 arranged in the lower structure 12. It may be higher than the power supply voltage of the transistor circuit. Therefore, when an element isolation region having a structure in which a semiconductor substrate is dug is used as the element isolation region, the depth of a part of the element isolation region provided around the pixel transistor disposed in the upper structure 11 is lower It may be deeper than the depth of the element isolation region provided around the transistor of the pixel peripheral circuit unit or the image signal processing unit 26 arranged in the structure 12.
  • an element isolation region around the pixel transistor not an element isolation region in which a semiconductor substrate is dug, but an element isolation in which an impurity region having a conductivity type opposite to the diffusion layer region of the pixel transistor is formed around the pixel transistor.
  • a region may be used as a part.
  • the gate length of the pixel transistor arranged in the upper structure 11 may be larger than the gate length of the transistor in the pixel peripheral circuit unit or the image signal processing unit 26 arranged in the lower structure 12.
  • the depth of the element isolation region provided around the pixel transistors arranged in the upper structure 11 is reduced. The depth may be shallower than the depth of the element isolation region provided around the transistor constituting the pixel peripheral circuit portion arranged in the upper structure 11.
  • an element isolation region around the pixel transistor not an element isolation region in which a semiconductor substrate is dug, but an element isolation in which an impurity region having a conductivity type opposite to the diffusion layer region of the pixel transistor is formed around the pixel transistor.
  • a region may be used as a part.
  • FIG. 6 is a diagram showing a cross-sectional structure of the solid-state imaging device 1 taken along the line AA ′ in FIG. For convenience, a part of FIG. 6 is described instead of a cross-sectional structure in another configuration example of the present technology to be described later.
  • a plurality of pixels 31 including an on-chip lens 16, a color filter 15, a pixel transistor, and a photodiode 51 are arranged in an array in a portion including the upper structure 11 and the upper portion of the solid-state imaging device 1.
  • the pixel array unit 24 is arranged.
  • a pixel transistor region 301 is also arranged in the region (pixel array region) of the pixel array unit 24.
  • the pixel transistor region 301 is a region where at least one pixel transistor of the transfer transistor 52, the amplification transistor 55, and the reset transistor 54 is formed.
  • a plurality of external terminals 14 are arranged on the lower surface of the semiconductor substrate 81 provided in the lower structure 12 and in a region located below the pixel array unit 24 provided in the upper structure 11.
  • a region located on the lower surface of the semiconductor substrate 81 included in the lower structure 12 and below the pixel array unit 24 included in the upper structure 11 is defined as the first.
  • the specific region, “a region located on the upper surface of the semiconductor substrate 81 included in the lower structure 12 and below the pixel array unit 24 included in the upper structure 11” is referred to as a second specific region.
  • At least some of the plurality of external terminals 14 arranged in the first specific region output signals from the signal input terminal 14A for inputting signals to the solid-state imaging device 1 from the outside or from the solid-state imaging device 1 to the outside.
  • the signal input terminal 14 ⁇ / b> A and the signal output terminal 14 ⁇ / b> B are the external terminals 14 excluding the power supply terminal and the ground terminal from the external terminals 14.
  • the signal input terminal 14A or the signal output terminal 14B is referred to as a signal input / output terminal 14C.
  • a through via 88 penetrating the semiconductor substrate 81 is disposed in the first specific region and in the vicinity of the signal input / output terminal 14C.
  • the via hole penetrating the semiconductor substrate 81 and the via wiring formed therein may be simply referred to as a through via 88.
  • the through via hole is a conductive pad 322 (hereinafter referred to as the end of the via hole) that is a part of the multilayer wiring layer 82 disposed above the upper surface of the semiconductor substrate 81 from the lower surface of the semiconductor substrate 81 It is desirable that the structure is formed by digging up to the via pad 322).
  • the signal input / output terminal 14C arranged in the first specific region is electrically connected to a through via 88 (more specifically, a via wiring formed in the through via hole) similarly arranged in the first specific region.
  • An input / output circuit section 49 including the input circuit section 42 or the output circuit section 47 is disposed in the second specific area and in the vicinity of the signal input / output terminal 14C and the through via.
  • the signal input / output terminal 14C arranged in the first specific region is electrically connected to the input / output circuit unit 49 via the through via 88, the via pad 322, or a part of the multilayer wiring layer 82.
  • the area where the input / output circuit section 49 is arranged is called an input / output circuit area 311.
  • a signal processing circuit region 312 is formed adjacent to the input / output circuit region 311 on the upper surface of the semiconductor substrate 81 provided in the lower structure 12.
  • the signal processing circuit region 312 is a region where the image signal processing unit 26 described with reference to FIG. 2 is formed.
  • a pixel peripheral circuit area 313 The area where the pixel peripheral circuit section including all or part of the row driving section 22 and the column signal processing section 25 described with reference to FIG. 2 is referred to as a pixel peripheral circuit area 313.
  • a pixel peripheral circuit region 313 is provided in a region outside the pixel array unit 24. Has been placed.
  • the signal input / output terminal 14C may be disposed in a region below the input / output circuit region 311 disposed in the lower structure 12, or may be disposed in a region below the signal processing circuit region 312. May be.
  • the signal input / output terminal 14 ⁇ / b> C may be disposed below the pixel peripheral circuit unit such as the row driving unit 22 or the column signal processing unit 25 disposed in the lower structure 12.
  • the wiring connection structure that connects the wiring included in the multilayer wiring layer 102 of the upper structure 11 and the wiring included in the multilayer wiring layer 82 of the lower structure 12 is referred to as a vertical wiring connection structure.
  • a region where this structure is arranged is sometimes referred to as an upper and lower wiring connection region 314.
  • the vertical wiring connection structure includes a first through electrode (silicon through electrode) 109 that penetrates the semiconductor substrate 101 from the upper surface of the upper structure 11 to the multilayer wiring layer 102, and a semiconductor substrate from the upper surface of the upper structure 11. 101 and the second through-hole electrode (chip through-electrode) 105 that penetrates the multi-layer wiring layer 102 and reaches the multi-layer wiring layer 82 of the lower structure 12 and these two through-electrodes (Through Silicon Via, TSV)
  • the through-electrode connection wiring 106 is formed.
  • such an upper and lower wiring connection structure may be referred to as a twin contact structure.
  • a vertical wiring connection region 314 is disposed outside the pixel peripheral circuit region 313.
  • the pixel peripheral circuit region 313 is formed in both the upper structure 11 and the lower structure 12, but may be formed in only one of them.
  • the upper and lower wiring connection region 314 is arranged outside the pixel array unit 24 and outside the pixel peripheral circuit region 313, but outside the pixel array unit 24,
  • the pixel peripheral circuit region 313 may be disposed inside.
  • two silicon through electrodes 109 and chip through electrodes 105 are used as a structure for electrically connecting the multilayer wiring layer 102 of the upper structure 11 and the multilayer wiring layer 82 of the lower structure 12.
  • a twin contact structure that uses a through electrode for connection is adopted.
  • the wiring layer 103 of the upper structure 11 and the wiring of the lower structure 12 are used.
  • Each of the layers 83 may have a shared contact structure that is commonly connected to one through electrode.
  • FIG. 8 is a diagram showing a cross-sectional structure of the solid-state imaging device 1 taken along line B-B ′ of FIG. 7 when a structure different from the vertical wiring connection structure shown in FIG. 6 is used. For convenience, a part of FIG. 8 is described instead of a cross-sectional structure in another configuration example of the present technology described later.
  • the multilayer wiring layer 102 of the upper structure 11 has a part of the wiring connected to the lowermost surface of the multilayer wiring layer 102, in other words, the connection between the upper structure 11 and the lower structure 12. It is arranged on the surface.
  • the multilayer wiring layer 82 of the lower structure 12 also has a part of the wiring disposed on the uppermost surface of the multilayer wiring layer 82, in other words, on the bonding surface between the upper structure 11 and the lower structure 12.
  • a part of the wiring of the multilayer wiring layer 102 and a part of the wiring of the multilayer wiring layer 82 are arranged at substantially the same position on the joint surface, and the wirings are electrically connected.
  • two wirings may be in direct contact with each other, or a thin insulating film or high resistance film is formed between the two wirings, and a part of the formed film is formed. It may be in a form of electrical conduction. Alternatively, a thin insulating film or a high resistance film may be formed between the two wirings, and the two wirings may propagate an electric signal by capacitive coupling.
  • a part of the wiring of the multilayer wiring layer 102 of the upper structure 11 and a part of the wiring of the multilayer wiring layer 82 of the lower structure 12 are formed at substantially the same position on the joint surface.
  • a structure for electrically connecting two wirings there are cases where it is referred to as a vertical wiring direct connection structure or simply a wiring direct connection structure.
  • the substantially same position for example, when the solid-state imaging device 1 is viewed in plan from the upper side to the lower side, at least a part of the two wirings that are electrically connected overlap each other. It ’s fine.
  • this connection structure may be referred to as a Cu—Cu direct junction structure or simply a Cu—Cu junction structure.
  • this connection structure can be arranged outside the pixel array unit 24.
  • this connection structure can be arranged inside the pixel peripheral circuit region 313 included in the upper structure 11 and inside the pixel peripheral circuit region 313 included in the lower structure 12.
  • the wiring arranged on the upper structure 11 side of the joint surface is the lower side of the circuit provided in the pixel peripheral circuit region 313 of the upper structure 11.
  • the wiring disposed on the lower structure 12 side of the joint surface is disposed on the upper side of the circuit provided in the pixel peripheral circuit region 313 of the lower structure 12. be able to.
  • the wiring arranged in the pixel array unit 24 (pixel transistor region 301) is used as the wiring of the upper structure 11, and the vertical array direct connection structure by this and the wiring of the lower structure 12 is used as the pixel array unit 24.
  • the pixel transistor region 301 can also be disposed below.
  • FIG. 7 is a diagram illustrating a second circuit arrangement configuration example of the solid-state imaging device 1.
  • the above vertical wiring direct connection structure is used as the vertical wiring connection structure.
  • the arrangement of the pixel array unit 24 in the second circuit arrangement configuration example is the same as that in the first circuit arrangement configuration example shown in FIG. That is, the pixel array unit 24 is disposed in the upper structure 11.
  • the arrangement of the row driving unit 22 and the column signal processing unit 25 of the solid-state imaging device 1 in the second circuit arrangement configuration example is the same as that of the first circuit arrangement configuration example shown in FIG. It is.
  • the arrangement of the upper and lower wiring connection portions in the second circuit arrangement configuration example is different from the first circuit arrangement configuration example shown in FIG.
  • connection between the wiring of the row driving unit 22 arranged in the upper structure 11 and the wiring of the row driving unit 22 arranged in the lower structure 12 is connected to the row driving unit 22 arranged in the upper structure 11 and the lower side. In a region where the row driving unit 22 arranged in the side structure 12 overlaps, the upper and lower wirings are directly connected.
  • connection between the wiring of the column signal processing unit 25 arranged in the upper structure 11 and the wiring of the column signal processing unit 25 arranged in the lower structure 12 is connected to the column signal processing unit arranged in the upper structure 11. 25 and the column signal processing unit 25 arranged in the lower structure 12 are formed using the upper and lower wiring direct connection structure.
  • the vertical wiring connection structure for connecting the wiring of the row driving unit 22 and the vertical wiring connection structure for connecting the wiring of the column signal processing unit 25 are respectively connected to the row driving unit.
  • the wiring connection portions 29 are arranged outside the line 22 and outside the column signal processing unit 25.
  • the vertical wiring connection structure for connecting the wiring of the row driving unit 22 and the vertical wiring connection structure for connecting the wiring of the column signal processing unit 25 are respectively In the region of the row drive unit 22 and in the region of the column signal processing unit 25.
  • the wiring connection portion 29 is omitted in the upper structure 11 and the lower structure 12, and the solid-state imaging shown in the first circuit arrangement configuration example.
  • a device having a smaller outer size than the device 1 can be realized.
  • FIG. 9 is a diagram showing a cross section of the final shape of the solid-state imaging device disclosed in Japanese Patent Application Laid-Open No. 2014-72294 (hereinafter referred to as Comparative Structure Disclosure Document 1) as Comparative Example 1.
  • the solid-state imaging device 600 of FIG. 9 includes a first portion 623 including a first element portion 621 including a first semiconductor layer 611 and a first wiring portion 622, a second element portion 641 including a second semiconductor layer 631, and a first portion.
  • the second portion 643 including the two wiring portions 642 is stacked.
  • An optical member 653 on which a color filter 651 and an on-chip lens 652 are formed is disposed on the back side of the first portion 623.
  • the solid-state imaging device 600 is connected to the first wiring 661 via the conductive member 662 outside the transistors Tr3 and Tr4 constituting the control unit and outside the region where the transistors Tr5 to Tr8 constituting the signal processing unit are arranged.
  • a structure for connecting the second wiring 663 is formed, and an external terminal 664 is disposed outside the connection structure. There is no description of where to place the input / output circuit.
  • the present technology includes (1) an external terminal 14, (2) a semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode that performs imaging. 9 and the semiconductor region in which the pixel transistor is formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 are stacked in substantially the same region.
  • the external size can be made smaller than 600.
  • the first portion 623 and the second portion 643 are joined to form the color filter 651 and the on-chip lens 652, and then the substrate Inverting the electrode, the opening for exposing the electrode portion and the external terminal 664 are formed.
  • the external terminal 664 it is necessary to press the external terminal 664 onto the metal wiring by applying a stress greater than a specific value.
  • the on-chip lens 652 is pressed against the manufacturing apparatus when the external terminal 664 is pressed.
  • the lens 652 may be scratched.
  • the external terminal 664 is formed in a region outside the pixel array portion, and is not formed directly under the on-chip lens 652.
  • the force applied to the on-chip lens 652 when the external terminal 664 is crimped is the force applied to crimp the external terminal 664 dispersed in an oblique direction.
  • the force applied to press the external terminal 664 is pressure-bonded. Since there is the on-chip lens 652 on the extension line in the direction, the force applied to the on-chip lens 652 becomes larger, and the occurrence of scratches on the on-chip lens 652 may become more serious.
  • Comparative Structure Disclosure Document 1 also discloses a manufacturing method in which the color filter 651 and the on-chip lens 652 are formed after the external terminal 664 is formed.
  • the solid-state imaging device in the state where a large number of protruding portions by the external terminals 664 are provided on the surface of the solid-state imaging device, when forming the color filter 651 and the on-chip lens 652, the solid-state imaging device is evacuated to these manufacturing devices. It may be difficult to fix by a general method such as an adsorption method.
  • the solid-state imaging device 1 in FIG. 1 has a protective substrate 18 on the on-chip lens 16. For this reason, it becomes possible to form the external terminal 14 without pressing the on-chip lens 16 against the manufacturing apparatus of the external terminal 14.
  • the solid-state imaging device 1 includes (1) an external terminal 14, (2) a semiconductor region in which an input circuit unit 42 or an output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode 51 and a pixel that perform imaging.
  • a solid-state imaging device 600 shown in FIG. 9 can be formed by stacking the semiconductor region in which the transistor is formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 in substantially the same region. As a result, the outer size can be reduced.
  • FIG. 10 is a diagram illustrating a cross section of the final shape of the solid-state imaging device disclosed in Japanese Patent Application Laid-Open No. 2010-50149 (Comparative Structure Disclosure Literature 2) as Comparative Example 2.
  • an imaging region 722 where a photodiode (not shown), a color filter 711, an on-chip lens 712 and the like are formed, and a peripheral region 723 formed around the imaging region 722.
  • a first pad 724 for driving pulse and signal input / output is arranged in the peripheral region 723.
  • a bonding wire 725 is connected to the first pad 724.
  • a second pad 726 that provides a reference potential Vss is disposed in the imaging region 722.
  • An external terminal (solder ball) 727 is provided on the second pad 726.
  • the solid-state imaging device 700 includes the external terminal 727 below the pixel array.
  • the solid-state imaging device 1 includes (1) an external terminal 14, (2) a semiconductor region in which an input circuit unit 42 or an output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode 51 and a pixel that perform imaging.
  • the solid-state imaging device 700 of FIG. 10 does not include a stacked structure like the upper structure 11 and the lower structure 12 of the solid-state imaging device 1, in other words, includes only one layer of a semiconductor substrate on which a transistor circuit is formed. There is no solid semiconductor device.
  • the solid-state imaging device 700 disclosed in FIG. 10 has a via 732 and an external terminal 727 penetrating the support substrate 731 formed below the pixel array in the imaging region 722 in its final shape.
  • the external terminal 727 formed in FIG. 10 is a terminal for the reference potential Vss (ground potential).
  • the terminal of the reference potential Vss does not require an input circuit configured by a transistor circuit when supplying the reference potential Vss to the inside of the solid-state imaging device. For this reason, in the solid-state imaging device 700 disclosed in FIG. 10, the external terminal 737 for the reference potential Vss can be disposed below the imaging region 722.
  • pixels each including a photodiode and a pixel transistor are arranged side by side. Therefore, in the case of a structure including only one layer of the semiconductor substrate 741 on which the transistor circuit is formed, it is difficult to form the input circuit in the pixel region in the semiconductor substrate 741 on which the pixel is formed. Therefore, in the solid-state imaging device 700 including only one layer of the semiconductor substrate 741 disclosed in FIG. 10, it is possible to dispose a power supply terminal that does not require an input / output circuit below the pixel region. An external terminal that requires an input circuit or an output circuit, in other words, an external terminal for signal input or signal output cannot be arranged.
  • the solid-state imaging device 700 of FIG. 10 does not include a protective substrate on the on-chip lens 712, like the solid-state imaging device 600 shown in FIG. This causes a problem that the on-chip lens 712 is damaged when the external terminal is crimped.
  • the solid-state imaging device 1 has a structure in which a plurality of semiconductor substrates on which transistor circuits are formed are stacked.
  • the external terminal 14 that requires an input circuit or an output circuit in other words, a signal input / output terminal 14C for signal input or signal output can be disposed below the pixel region.
  • the solid-state imaging device 1 has a protective substrate 18 on the on-chip lens 16. For this reason, it becomes possible to form the external terminal 14 without pressing the on-chip lens 16 against the manufacturing apparatus of the external terminal 14.
  • the solid-state imaging device 1 includes (1) an external terminal 14, (2) a semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode that performs imaging. 51 and the semiconductor region in which the pixel transistor is formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 can be stacked in substantially the same region.
  • the external size can be made smaller than that of the imaging device 700.
  • FIG. 11 is a diagram illustrating a cross section of the final shape of the solid-state imaging device disclosed in Japanese Patent Application Laid-Open No. 2011-9645 (Comparative Structure Disclosure Literature 3) as Comparative Example 3.
  • an imaging element 812 including a photodiode and a transistor is formed on the first main surface (upper surface) of the semiconductor substrate 811.
  • a multilayer wiring layer 813, a color filter 814, an overcoat 815, and an on-chip lens 816 are formed on the upper side of the image sensor 812. Further, the solid-state imaging device 800 includes a protective substrate 817 above the on-chip lens 816.
  • a silicon through electrode 831 that penetrates the semiconductor substrate 811, an external terminal (solder ball) 832 that is connected to the outside, and the like are formed.
  • the peripheral circuit portion 823 thus arranged is arranged.
  • the solid-state imaging device 800 of FIG. 11 does not include a stacked structure in which an upper structure and a lower structure are stacked, in other words, like the solid-state imaging device 700 of Comparative Example 2, in other words, a semiconductor in which a transistor circuit is formed.
  • This is a solid-state semiconductor device having only one substrate. Therefore, an external terminal that requires an input circuit or an output circuit, in other words, an external terminal for signal input or signal output cannot be arranged below the pixel region.
  • the solid-state imaging device 1 has a structure in which a plurality of semiconductor substrates on which transistor circuits are formed are stacked.
  • the external terminal 14 that requires an input circuit or an output circuit in other words, the external terminal 14 for signal input or signal output can be disposed below the pixel region.
  • the solid-state imaging device 1 includes (1) an external terminal 14, (2) a semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode that performs imaging. 11 and the semiconductor region in which the pixel transistor is formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 can be stacked in substantially the same region.
  • the external size can be made smaller than that of the imaging device 800.
  • the peripheral portion of the device is similarly applied to the power supply terminal and the ground terminal. Will be placed only. In this case, it is necessary to arrange a large number of power supply terminals and ground terminals in order to prevent IR drop and wiring delay.
  • the solid-state imaging device 1 can arrange the through vias 88 in any region of the lower structure 12 inside the upper and lower substrate connection regions 314, a part of them is used for a power supply terminal and a ground terminal. Can be used. That is, the power supply terminal and the ground terminal can also be arranged in arbitrary regions. Thereby, the number of power supply terminals and ground terminals can be reduced as compared with the case where they are arranged only on the outer peripheral portion. Thereby, the circuit area as the solid-state imaging device 1 whole can be reduced.
  • the solid-state imaging device 1 includes (1) an external terminal 14, (2) a semiconductor region in which an input circuit unit 42 or an output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode 51 and a pixel that perform imaging.
  • the outer size can be reduced by the structure in which the semiconductor region in which the transistor is formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 are stacked in substantially the same region. It is.
  • a solid-state imaging device having a smaller external size than a solid-state imaging device that does not have this structure is realized by a structure in which the above (1) to (5) are stacked in substantially the same region” of the present technology.
  • These functions and operations are functions and operations that cannot be obtained by the configuration of the “solid-state imaging device having a semiconductor laminated structure without a protective substrate” shown in Comparative Example 1 and Comparative Example 2, and are shown in Comparative Example 3.
  • this is a function and action that cannot be obtained even with the configuration of “a solid-state imaging device having only one layer of a semiconductor substrate on which a transistor circuit is formed”.
  • FIG. 12 is a diagram illustrating another circuit arrangement configuration example of the solid-state imaging device 1 and a third circuit arrangement configuration example that is a modification of the first circuit arrangement configuration example.
  • the input / output circuit section 49 is arranged separately for each external terminal 14.
  • the image signal processing unit 26 surrounds each input / output circuit unit 49.
  • the input / output circuit section 49 is arranged for each of the plurality of external terminals 14.
  • the input / output circuit unit 49 of a certain external terminal 14 and the input / output circuit unit 49 of another external terminal 14 are arranged in contact with each other.
  • the image signal processing unit 26 is not disposed between the two.
  • a plurality of input / output circuit units 49 having the same power supply voltage are collectively 1
  • the third circuit arrangement configuration example arranged as a mass of the input / output circuit area, the number of places where the wells having different power supply voltages are separated from each other is reduced, so that the outer size of the solid-state imaging device 1 is the same. Even in this case, there is a possibility that more circuits can be mounted on the image signal processing unit 26 in the lower structure 12, for example.
  • a part of the input / output circuit unit 49 is not arranged below the pixel array unit 24 included in the upper structure 11, but the upper structure. 11 is disposed below the pixel peripheral circuit portion included in the pixel 11, for example, below the row driving unit 22 included in the upper structure 11 or outside the region where the image signal processing unit 26 included in the lower structure 12 is disposed. You may do it. Thereby, even if the external size of the solid-state imaging device 1 is the same, there is a possibility that more circuits can be mounted on, for example, the image signal processing unit 26 in the lower structure 12.
  • FIG. 13 is a diagram showing another circuit arrangement configuration example of the solid-state imaging device 1 and a fourth circuit arrangement configuration example that is a modification of the first and third circuit arrangement configuration examples.
  • FIG. 14 is a diagram showing a cross-sectional structure of the solid-state imaging device 1 taken along the line C-C ′ of FIG. For convenience, a part of FIG. 14 is described instead of a cross-sectional structure in another configuration example of the present technology described later.
  • the input / output circuit unit 49 in other words, the input circuit unit 42 and the output circuit unit 47 are all included in the lower structure 12. It arrange
  • FIG. The region in which the input / output circuit unit 49 is disposed may be below the row driving unit 22 and the column signal processing unit 25 (pixel peripheral circuit region 313) included in the upper structure 11, or may be the upper structure 11. May be located below the outer peripheral portion of the pixel array portion 24 included in the pixel array.
  • the area where the input / output circuit unit 49 is disposed need not be disposed, for example, across the entire row direction of the column signal processing unit 25, and between the column signal processing unit 25 and the image signal processing unit 26. In addition, there may be a region where the input / output circuit unit 49 is not arranged.
  • the area where the input / output circuit unit 49 is disposed does not need to be arranged seamlessly across the entire column direction of the row driving unit 22, and the input / output circuit is provided between the row driving unit 22 and the image signal processing unit 26. There may be a region where the circuit unit 49 is not disposed.
  • the number of places where the wells having different power supply voltages are separated from each other is smaller than in the third circuit arrangement configuration example, and therefore the solid-state imaging device 1 has the same outer size.
  • the solid-state imaging device 1 has the same outer size.
  • the image signal processing unit 26 there is a possibility that more circuits can be mounted on the image signal processing unit 26, for example.
  • FIG. 15 is a diagram showing another circuit arrangement configuration example of the solid-state imaging device 1 and a fifth circuit arrangement configuration example that is a modification of the first, third, and fourth circuit arrangement configuration examples.
  • the input / output circuit unit 49 includes the column signal processing unit 25 and the image signal processing unit 26, and the row driving unit 22 and the image signal processing unit 26. There was an area that was not placed between.
  • the input / output circuit unit 49 extends over the entire row direction of the column signal processing unit 25 and over the entire column direction of the row drive unit 22. They are arranged in rows. Thereby, there is a possibility that the area of the input / output circuit section 49 can be increased.
  • the image signal processing unit 26 there is a possibility that more circuits can be installed.
  • FIG. 16 is a diagram illustrating another circuit arrangement configuration example of the solid-state imaging device 1, and is a sixth circuit arrangement configuration example that is a modification of the first and third circuit arrangement configuration examples.
  • the input / output circuit unit 49 is arranged in a region below the pixel array unit 24 of the upper structure 11 in the lower structure 12, and around it
  • the image signal processing unit 26 is arranged.
  • the image signal processing unit 26 of the lower structure 12 includes a plurality of (three in FIG. 16) circuit blocks divided by broken lines. Has been.
  • the input / output circuit unit 49 is arranged at a block boundary of a circuit block included in the image signal processing unit 26 or a part serving as a boundary with the row driving unit 22. .
  • a power supply line or a ground line for a circuit included in each circuit block may be arranged at a block boundary portion.
  • the distance between the circuits at the block boundary portion may be arranged to be larger than the distance between the circuits inside the circuit block.
  • the circuit layout design is more effective than when the input / output circuit section 49 is disposed inside the circuit block.
  • the input / output circuit unit 49 can be arranged without reducing the degree of circuit integration.
  • FIG. 17 is a diagram illustrating a seventh circuit arrangement configuration example as another circuit arrangement configuration example of the solid-state imaging device 1, which is a modification of the fifth circuit arrangement configuration example.
  • the area of the row driving unit 22 arranged in the lower structure 12 is larger than the area of the row driving unit 22 arranged in the upper structure 11.
  • the row driving unit 22 arranged in the lower structure 12 is arranged so as to extend in the inner direction of the apparatus than the row driving unit 22 arranged in the upper structure 11.
  • the area of the column signal processing unit 25 arranged in the lower structure 12 is formed larger than the area of the column signal processing unit 25 arranged in the upper structure 11. Further, the column signal processing unit 25 arranged in the lower structure 12 is arranged so as to extend in the inner direction of the apparatus than the column signal processing unit 25 arranged in the upper structure 11. Yes.
  • the seventh circuit arrangement configuration example has the same size as the pixel array unit 24 of the solid-state imaging device 1 as compared with the fifth circuit arrangement configuration example shown in FIG. There is a possibility that the outer size of 1 can be reduced.
  • FIG. 18 is a diagram illustrating another circuit arrangement configuration example of the solid-state imaging device 1 and an eighth circuit arrangement configuration example that is a modification of the seventh circuit arrangement configuration example.
  • the row drive unit 22 is also arranged in the upper structure 11, although the area is smaller than the row drive unit 22 arranged in the lower structure 12. It was. Similarly, the column signal processing unit 25 is arranged in the upper structure 11 even though the area is smaller than that of the column signal processing unit 25 arranged in the lower structure 12.
  • the row driving unit 22 and the column signal processing unit 25 are arranged only in the lower structure 12.
  • a signal output from the row driving unit 22 to the pixel array unit 24 is arranged in the lower structure 12 via the wiring connection unit 29 having the upper and lower wiring connection structure of the pixel peripheral circuit region 313 shown in FIG.
  • the signal is transmitted from the row driving unit 22 to the pixel array unit 24 arranged in the upper structure 11.
  • a signal input from the pixel array unit 24 to the column signal processing unit 25 is connected to the upper structure via the wiring connection unit 29 having the upper and lower wiring connection structure of the pixel peripheral circuit region 313 shown in FIG.
  • the eighth circuit arrangement configuration example has a solid-state imaging device even if the size of the pixel array unit 24 of the solid-state imaging device 1 is the same. There is a possibility that the outer size of 1 can be reduced.
  • the arrangement example of the row driving unit 22 and the column signal processing unit 25 shown in the eighth circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 19 is a diagram illustrating another circuit arrangement configuration example of the solid-state imaging device 1 and a ninth circuit arrangement configuration example that is a modification of the fifth circuit arrangement configuration example.
  • the row driving unit 22 and the column signal processing unit 25 are all arranged in the upper structure 11.
  • the region positioned below the row driving unit 22 and the column signal processing unit 25 arranged in the upper structure 11 is the same as the fifth circuit arrangement configuration example illustrated in FIG. 15.
  • the image signal processing unit 26 is arranged extending in the outer circumferential direction.
  • the input / output circuit unit 49 may be arranged in a region located below the row driving unit 22 and the column signal processing unit 25 arranged in the upper structure 11. Accordingly, compared with the fifth circuit arrangement configuration example illustrated in FIG. 15, the ninth circuit arrangement configuration example performs image signal processing even when the size of the pixel array unit 24 of the solid-state imaging device 1 is the same. There is a possibility that the area of the unit 26 can be increased and more circuits can be mounted on the image signal processing unit 26.
  • the arrangement example of the row driving unit 22 and the column signal processing unit 25 shown in the ninth circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 20 is a diagram illustrating another circuit arrangement configuration example of the solid-state imaging device 1 and a tenth circuit arrangement configuration example that is a modification of the second circuit arrangement configuration example.
  • FIG. 21 is a diagram showing a cross-sectional structure of the solid-state imaging device 1 taken along the line D-D ′ of FIG. For convenience, a part of FIG. 21 is described instead of a cross-sectional structure in another configuration example of the present technology to be described later.
  • a pixel in which the upper structure 11 has an upper and lower wiring direct connection structure can be arranged inside the peripheral circuit region 313 and inside the pixel peripheral circuit region 313 included in the lower structure 12.
  • the input / output circuit unit 49 in other words, the input circuit unit 42 and the output circuit unit 47 are all processed by the image signal processing of the lower structure 12.
  • the portion 26 is disposed outside the region where the portion 26 is disposed.
  • the region where the input / output circuit unit 49 is disposed may be below the row driving unit 22 and the column signal processing unit 25 included in the upper structure 11, or the pixel array unit included in the upper structure 11.
  • the lower side of 24 may be sufficient.
  • the area where the input / output circuit unit 49 is arranged need not be arranged in a continuous manner in the entire row direction of the column signal processing unit 25, for example, and the area between the column signal processing unit 25 and the image signal processing unit 26 is not necessary. There may be a region between which the input / output circuit unit 49 is not disposed.
  • the area where the input / output circuit unit 49 is disposed does not need to be disposed without any break across the entire column direction of the row driving unit 22, and is not provided between the row driving unit 22 and the image signal processing unit 26. There may be a region where the output circuit unit 49 is not disposed. According to the tenth circuit arrangement configuration example, even if the outer size is the same as that of the solid-state imaging device 1 of the second circuit arrangement configuration example shown in FIG. There is a possibility that more circuits can be mounted.
  • circuit arrangement example shown in the tenth circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 22 is a diagram illustrating another example of the circuit arrangement configuration of the solid-state imaging device 1 and illustrates an eleventh circuit arrangement configuration example that is a modification of the tenth circuit arrangement configuration example.
  • a part of the row driving unit 22 and a part of the column signal processing unit 25 are arranged in both the upper structure 11 and the lower structure 12. It was.
  • the lower structure 12 is a lower region of the row drive unit 22 arranged in the upper structure 11 and is located on the inner side of the apparatus than the row drive unit 22 arranged in the lower structure 12.
  • the input / output circuit unit 49 is arranged in the region.
  • a column signal processing unit 25 that is a region below the column signal processing unit 25 disposed in the upper structure 11 and is disposed in the lower structure 12.
  • the input / output circuit section 49 is arranged in a region inside the apparatus.
  • a part of the row driving unit 22 and a part of the column signal processing unit 25 are arranged in both the upper structure 11 and the lower structure 12.
  • the lower structure 12 is a region on the lower side of the row drive unit 22 arranged in the upper structure 11 and is outside of the apparatus than the row drive unit 22 arranged in the lower structure 12.
  • the input / output circuit section 49 is arranged in the region.
  • a column signal processing unit 25 that is a region below the column signal processing unit 25 disposed in the upper structure 11 and is disposed in the lower structure 12.
  • An input / output circuit section 49 is arranged in a region that is closer to the outside of the apparatus.
  • the image signal processing unit 26 and the row driving unit 22 arranged in the lower structure 12 are arranged.
  • the signal lines between them and the signal lines between the image signal processing unit 26 and the column signal processing unit 25 are easily arranged, or these signal lines can be arranged with high density.
  • circuit arrangement example shown in the eleventh circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 23 is an enlarged cross-sectional view of the vicinity of the outer periphery of the solid-state imaging device 1 having a twin contact structure.
  • a multilayer wiring layer 82 is formed on the upper side (upper structure 11 side) of a semiconductor substrate 81 made of, for example, silicon (Si).
  • the multilayer wiring layer 82 forms the input / output circuit region 311, the signal processing circuit region 312 (not shown in FIG. 23), the pixel peripheral circuit region 313, and the like shown in FIG.
  • the multilayer wiring layer 82 includes a plurality of wiring layers 83 including an uppermost wiring layer 83a closest to the upper structure 11, an intermediate wiring layer 83b, a lowermost wiring layer 83c closest to the semiconductor substrate 81, and the like.
  • the interlayer insulating film 84 is formed between the wiring layers 83.
  • the plurality of wiring layers 83 are formed by using, for example, copper (Cu), aluminum (Al), tungsten (W), etc., and the interlayer insulating film 84 is formed by, for example, a silicon oxide film, a silicon nitride film, or the like. .
  • Each of the plurality of wiring layers 83 and the interlayer insulating film 84 may be formed of the same material in all layers, or two or more materials may be used depending on the layer.
  • a silicon through hole 85 penetrating the semiconductor substrate 81 is formed at a predetermined position of the semiconductor substrate 81, and the connection conductor 87 is embedded in the inner wall of the silicon through hole 85 via an insulating film 86, thereby penetrating the silicon substrate 81.
  • Vias (TSV: Through Silicon Via) 88 are formed.
  • the insulating film 86 can be formed of, for example, a SiO2 film or a SiN film.
  • the through via 88 has a reverse taper shape in which the plane area on the wiring layer 83 side is smaller than that on the external terminal 14 side.
  • a non-tapered shape having substantially the same area on the external terminal 14 side and the wiring layer 83 side may be used.
  • connection conductor 87 of the through via 88 is connected to a rewiring 90 formed on the lower surface side of the semiconductor substrate 81, and the rewiring 90 is connected to the external terminal 14.
  • the connection conductor 87 and the rewiring 90 can be made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium tungsten alloy (TiW), polysilicon, or the like.
  • solder mask (solder resist) 91 is formed on the lower surface side of the semiconductor substrate 81 so as to cover the rewiring 90 and the insulating film 86 except for the region where the external terminals 14 are formed.
  • a multilayer wiring layer 102 is formed in the upper structure 11 on the lower side (lower structure 12 side) of the semiconductor substrate 101 made of, for example, silicon (Si).
  • the multilayer wiring layer 102 forms the circuit of the pixel 31 shown in FIG.
  • the multilayer wiring layer 102 includes a plurality of wiring layers 103 including an uppermost wiring layer 103a closest to the semiconductor substrate 101, an intermediate wiring layer 103b, and a lowermost wiring layer 103c closest to the lower structure 12. And an interlayer insulating film 104 formed between the wiring layers 103.
  • the same materials as those for the wiring layer 83 and the interlayer insulating film 84 described above can be used as the materials used for the plurality of wiring layers 103 and the interlayer insulating film 104.
  • the plurality of wiring layers 103 and the interlayer insulating film 104 may be formed using one or more materials.
  • the multilayer wiring layer 102 of the upper structure 11 is composed of five wiring layers 103
  • the multilayer wiring layer 82 of the lower structure 12 is composed of four wiring layers 83.
  • the total number of wiring layers is not limited to this, and can be formed with an arbitrary number of layers.
  • a photodiode 51 formed by PN junction is formed for each pixel 31 in the semiconductor substrate 101.
  • the multilayer wiring layer 102 and the semiconductor substrate 101 are formed with a plurality of pixel transistors such as a transfer transistor 52 and an amplification transistor 55, an FD 53, and the like.
  • the chip through electrode 105 and the silicon through electrode 109 are connected by a connection wiring 106 formed on the upper surface of the semiconductor substrate 101.
  • An insulating film 107 is formed between each of the silicon through electrode 109 and the chip through electrode 105 and the semiconductor substrate 101.
  • a planarization film 108 is formed between the photodiode 51 and the color filter 15 of the semiconductor substrate 101, and a planarization film 110 is also formed between the on-chip lens 16 and the glass seal resin 17.
  • the laminated structure 13 of the solid-state imaging device 1 shown in FIG. 1 is a laminated structure in which the multilayer wiring layer 82 side of the lower structure 12 and the multilayer wiring layer 102 side of the upper structure 11 are bonded together. It has a structure.
  • the bonding surface of the multilayer wiring layer 82 of the lower structure 12 and the multilayer wiring layer 102 of the upper structure 11 is indicated by a one-dot chain line.
  • the wiring layer 103 of the upper structure 11 and the wiring layer 83 of the lower structure 12 are connected by two through electrodes of the silicon through electrode 109 and the chip through electrode 105. Then, the wiring layer 83 of the lower structure 12 and the external terminal (back electrode) 14 are connected by the through via 88 and the rewiring 90. As a result, the pixel signal generated by the pixel 31 of the upper structure 11 is transmitted to the lower structure 12, subjected to signal processing by the lower structure 12, and output from the external terminal 14 to the outside of the apparatus. Is done.
  • the lower structure 12 and the upper structure 11 in a wafer state are manufactured separately.
  • a multilayer wiring layer 82 serving as a part of the input / output circuit unit 49, the row driving unit 22, or the column signal processing unit 25 is formed in each chip unit region of a silicon substrate (silicon wafer) 81. Is formed.
  • the semiconductor substrate 81 at this point is in a state before being thinned, and has a thickness of about 600 ⁇ m, for example.
  • the photodiode 51 of each pixel 31 and the source / drain region of the pixel transistor are formed in a region to be each chip portion of the silicon substrate (silicon wafer) 101.
  • a multilayer wiring layer 102 constituting the row drive signal line 32, the vertical signal line 33, and the like is formed on one surface of the semiconductor substrate 101.
  • the semiconductor substrate 101 at this time is also in a state before being thinned, and has a thickness of about 600 ⁇ m, for example.
  • the bonding includes, for example, plasma bonding and bonding using an adhesive.
  • the bonding is performed by plasma bonding.
  • a film such as a plasma TEOS film, a plasma SiN film, a SiON film (block film), or a SiC film is formed on the bonding surface of the upper structure 11 and the lower structure 12 to form a bonding surface. Both are joined by performing plasma processing and superposition, and then annealing.
  • a silicon through electrode 109 and a chip through electrode 105 are formed in a region to be the upper and lower wiring connection region 314 using a damascene method or the like.
  • a connection wiring 106 for connecting them is formed.
  • the color filter 15 and the on-chip lens 16 are formed above the photodiode 51 of each pixel 31 via the planarization film 108.
  • the entire surface of the laminated structure 13 in which the upper structure 11 and the lower structure 12 are bonded to each other on which the on-chip lens 16 is formed is interposed via the planarization film 110.
  • Glass seal resin 17 is applied, and as shown in FIG. 29, the glass protective substrate 18 is connected in a cavityless structure.
  • the semiconductor substrate 81 of the lower structure 12 has a thickness that does not affect the device characteristics, for example, about 30 to 100 ⁇ m. Thinned.
  • an insulating film (isolation film) 86 is formed on the entire upper surface of the semiconductor substrate 81 including the opening 222 by, for example, a plasma CVD method.
  • the insulating film 86 can be, for example, a SiO2 film or a SiN film.
  • the insulating film 86 on the bottom surface of the opening 222 is removed using an etch-back method, and the wiring layer 83c closest to the semiconductor substrate 81 is exposed.
  • a barrier metal film (not shown) and a Cu seed layer 231 are formed by sputtering.
  • the barrier metal film is a film for preventing the diffusion of the connection conductor 87 (Cu) shown in FIG. 35, and the Cu seed layer 231 becomes an electrode when the connection conductor 87 is embedded by an electrolytic plating method.
  • tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), a nitride film thereof, a carbide film, or the like can be used.
  • titanium is used as the barrier metal film.
  • the barrier metal film (not shown) and the Cu seed layer 231 under the resist pattern 241 are removed by wet etching.
  • solder mask 91 is removed only in the region where the external terminals 14 are mounted, thereby forming the solder mask opening 242. .
  • the external terminal 14 is formed in the solder mask opening 242 by a solder ball mounting method or the like.
  • the upper structure 11 (first semiconductor substrate) on which the photodiode 51 that performs photoelectric conversion, the pixel transistor circuit, and the like are formed, and the pixel 31 are output.
  • the lower structure 12 (second semiconductor substrate) formed so that the input / output circuit unit 49 for outputting the pixel signal to the outside of the solid-state imaging device 1 is located below the pixel array unit 24 is wired
  • the layers are pasted so that the layers face each other.
  • a through via 88 that penetrates the lower structure 12 is formed, and an external terminal 14 that is electrically connected to the outside of the solid-state imaging device 1 through the input / output circuit unit 49 and the through via 88 is formed.
  • the solid-state imaging device 1 shown in FIG. 5 can be manufactured.
  • the through vias 88 are formed using the glass protective substrate 18 as a support substrate. Therefore, the through vias 88 have a shape dug from the external terminal 14 side to the wiring layer 83 (circuit) side. Become.
  • the lower structure 12 and the upper structure 11 in the wafer state are separately manufactured in the same manner as in the manufacturing method when the twin contact structure is adopted as the upper and lower wiring connection structure.
  • the upper structure 11 in the upper and lower wiring connection regions 314 further outside the pixel array section 24 is closest to the lower structure 12.
  • a wiring layer 103x for directly connecting to the wiring layer 83x of the lower structure 12 is formed further on the lower structure 12 side than the lower wiring layer 103c.
  • the wiring layer 103 x of the upper structure 11 is further closer to the upper structure 11 than the uppermost wiring layer 83 a closest to the upper structure 11.
  • a wiring layer 83x for direct connection is formed.
  • the lower structure 12 is bonded so that the multilayer wiring layer 82 side of the lower structure 12 and the multilayer wiring layer 102 side of the upper structure 11 face each other, and then the semiconductor substrate of the upper structure 11 101 is thinned.
  • the wiring layer 83x of the lower structure 12 and the wiring layer 103x of the upper structure 11 are connected by a metal bond (Cu—Cu bonding).
  • the color filter 15 and the on-chip lens 16 are formed above the photodiode 51 of each pixel 31 through the planarization film 108.
  • the glass seal resin 17 is applied to the entire surface of the bonded lower structure 12 and upper structure 11 on which the on-chip lens 16 is formed via the planarizing film 110. Then, the glass protective substrate 18 is connected with a cavityless structure.
  • the wiring layers of the upper structure 11 are separated from the wiring layers 83a to 83c that are part of the input / output circuit section 49, the row driving section 22, or the column signal processing section 25.
  • a wiring layer 83x for directly connecting to the lower structure body 12 is formed, and the upper structure body 11 is directly connected to the wiring layer 83 of the lower structure body 12 separately from the wiring layers 103a to 103c serving as drive wirings for the pixel transistors.
  • the uppermost wiring layer 83a of the lower structure 12 and the lowermost wiring layer 103c of the upper structure 11 are, of course, connected by metal bonding (Cu-Cu bonding). May be.
  • FIG. 44A is a cross-sectional view of the vicinity of the outer periphery of the solid-state imaging device 1 according to the further modification example 1
  • FIG. 44B is a plan view on the external terminal 14 side of the solid-state imaging device 1 according to the further modification example 1.
  • the external terminal 14 is formed immediately above the through via 88 so as to overlap the position of the through via 88 in a planar position.
  • an area for forming the rewiring 90 on the back surface side of the solid-state imaging device 1 is not necessary, and an insufficient area for forming the input / output unit 21 can be solved.
  • FIG. 45 is a cross-sectional view of the solid-state imaging device 1 according to a second modification.
  • a state before solidifying the solid-state imaging device 1 by using a general needle stand type semiconductor device measuring machine in other words, a plurality of solid-state imaging devices 1 are formed on the wafer.
  • the solid-state imaging device 1 includes a conductive pad 411 for raising a measurement needle.
  • the conductive pad 411 for measuring the needle stand is a region outside the pixel array unit 24, for example, a pixel peripheral circuit region 313 in which the row driving unit 22 and the column signal processing unit 25 are formed. It is formed on the upper side.
  • the conductive pad 411 is connected to a predetermined wiring layer 103 of the upper structure 11 by a silicon through electrode 412.
  • the conductive pad 411 for measuring the needle stand is formed before the protective substrate 18 is disposed on the surface of the solid-state imaging device 1. Accordingly, it is possible to measure the operation of the solid-state imaging device 1 in a state where the plurality of solid-state imaging devices 1 are formed on the wafer before the protective substrate 18 is fixed.
  • the needle pad measurement conductive pad 411 may be formed by a part of the multilayer wiring layer 102 included in the upper structure 11.
  • the conductive pad 411 for measuring the needle stand is generally an optical black pixel region or simply an optical black region (non-optical black region) for acquiring a reference level signal, in other words, a black level signal, included in the solid-state imaging device 1. It may be formed on the upper side of a region called “shown”.
  • a plurality of solid-state imaging devices 1 before forming the protective substrate 18 are formed. Can be measured using a needle-standing type semiconductor device measuring device in a state where is formed on the wafer.
  • FIG. 46 is a cross-sectional view of the solid-state imaging device 1 according to the third modification.
  • the solid-state imaging device 1 according to the third modification example is also in a state before the solid-state imaging device 1 is separated into pieces using, for example, a general needle stand type semiconductor device measuring machine, in other words, a plurality of solid-state imaging devices.
  • a conductive pad 421 for raising a measuring needle is provided.
  • the conductive pad 421 for needle stand measurement is formed on a scribe line (dicing line) between the solid-state imaging devices 1 as shown in FIG.
  • the conductive pad 421 for measuring the needle stand is formed before the protective substrate 18 is disposed on the surface of the solid-state imaging device 1. Accordingly, it is possible to measure the operation of the solid-state imaging device 1 in a state where the plurality of solid-state imaging devices 1 are formed on the wafer before the protective substrate 18 is fixed.
  • the needle pad measurement conductive pad 421 may be formed as a part of the multilayer wiring layer 102 included in the upper structure 11 or may be formed as a part of the multilayer wiring layer 82 included in the lower structure 12. Alternatively, it may be formed of the same layer as a part of the conductive layer used in the upper and lower wiring connection structure.
  • the needle pad measurement conductive pad 421 may be connected to the inside of the solid-state imaging device 1 through a part of the multilayer wiring layer 102 included in the upper structure 11, or the lower structure 12 may be It may be connected to the inside of the solid-state imaging device 1 through a part of the multilayer wiring layer 82 provided.
  • a plurality of solid-state imaging devices 1 before forming the protective substrate 18 are formed by forming the conductive pads 421 for measuring the needle stand on the solid-state imaging device 1 before fixing the protective substrate 18 of the solid-state imaging device 1. Can be measured using a needle-standing type semiconductor device measuring device in a state where is formed on the wafer.
  • FIG. 47 is a cross-sectional view of the solid-state imaging device 1 according to a fourth modification.
  • the solid-state imaging device 1 according to the fourth modification is also provided with a measuring needle for the purpose of measuring the operation of the solid-state imaging device 1 in a state where a plurality of solid-state imaging devices 1 are formed on the wafer.
  • a conductive pad 422 for standing is provided.
  • the conductive pad 422 for measuring the needle stand is formed on the lower side of the lower structure 12 in a state where a plurality of solid-state imaging devices 1 are formed on the wafer.
  • the conductive pad 422 for measuring the needle stand may be formed by the rewiring 90 provided in the lower structure 12, for example.
  • the operation of the solid-state imaging device 1 can be measured by disposing the conductive pad 422 for the upper side.
  • the operation of the solid-state imaging device 1 may be measured using a device that makes light incident from below the solid-state imaging device 1.
  • the stacked structure 13 of the solid-state imaging device 1 is configured by two layers of the lower structure 12 and the upper structure 11, but may be configured by a structure of three or more layers. .
  • FIG. 48 shows a configuration in the case where the pixel array unit 24 has a pixel sharing structure.
  • the photodiode (PD) 51 and the transfer transistor 52 are provided for each pixel 31, but the FD 53, the amplification transistor 55, the reset transistor 54, and the selection transistor 56 are shared by a plurality of pixels.
  • FIG. 48 a structure in which the FD 53, the amplification transistor 55, the reset transistor 54, and the selection transistor 56 are shared by four pixels (2 ⁇ 2) in the row direction and two in the column direction is shown as the sharing unit 520. Has been.
  • One transfer transistor drive signal line 521 extending in the row direction is connected to each gate electrode of the four transfer transistors 52.
  • Four transfer transistor drive signal lines 521 connected to the gate electrodes of the four transfer transistors 52 and extending in the row direction are arranged in parallel in the column direction.
  • the FD 53 is connected to the gate electrode of the amplification transistor 55 and the diffusion layer of the reset transistor 54 via a wiring (not shown).
  • One reset transistor drive signal line 522 extending in the row direction is connected to the gate electrode of the reset transistor 54.
  • a selection transistor drive signal line 523 extending in the row direction is connected to the gate electrode of the selection transistor 56.
  • the selection transistor 56 may be omitted.
  • a plurality of pixels 31 are connected to the vertical signal lines 33 extending in the column direction for each pixel. Then, each of the plurality of vertical signal lines 33 is connected to the column signal processing unit 25 disposed ahead of the vertical signal line 33, and the column signal processing unit 25 performs noise processing and AD conversion processing.
  • the solid-state imaging device 1 using the three-layer stacked structure 13 illustrated in FIG. 48 includes the area signal processing unit 531 in the third structure 511 between the lower structure 12 and the upper structure 11. .
  • the area signal processing unit 531 includes a read signal processing unit 532 having a noise processing unit and an ADC, and a data holding unit 533 for holding digital data after AD conversion.
  • the data holding unit 533 uses a 64-bit latch or shift to hold these data.
  • Data holding means such as a register is provided.
  • the area signal processing unit 531 further includes an output signal wiring 537 for outputting the data held in the data holding unit 533 to the outside of the area signal processing unit 531.
  • the output signal wiring may be, for example, a 64-bit signal line that outputs 64-bit data held in the data holding unit 533 in parallel, or for four pixels held in the data holding unit 533. It may be a 16-bit signal line for outputting data for each pixel, or an 8-bit signal line that is half the data for one pixel, or a 32-bit data that is data for two pixels. It may be a signal line. Alternatively, it may be a 1-bit signal line for reading out data held in the data holding unit 533 bit by bit.
  • the third structure 511 includes an area signal processing unit array 534 in which a plurality of area signal processing units 531 are arranged in the row direction and the column direction, respectively.
  • the third structure 511 includes a row address control unit 535 that reads data from the data holding unit 533 provided in each area signal processing unit 531 arranged in a plurality in the row direction and the column direction.
  • the row address control unit 535 determines the reading position in the row direction as in a general semiconductor memory device.
  • the area signal processing units 531 arranged in the row direction of the area signal processing unit array 534 are connected to a control signal line extending from the row address control unit 535 in the row direction, and are controlled by the row address control unit 535 of the area signal processing unit 531. Operation is controlled.
  • the area signal processing units 531 arranged in the column direction of the area signal processing unit array 534 are connected to a column readout signal line 537 extending in the column direction, and the column readout signal line is arranged in a column arranged at the end of the area signal processing unit array 534.
  • the read unit 536 is connected.
  • the data held in the data holding unit 533 of each area signal processing unit 531 of the area signal processing unit array 534 is simultaneously read out from the data holding units 533 of all the area signal processing units 531 arranged in the row direction.
  • the data may be read out to the unit 536, or only the data of the specific area signal processing unit 531 specified from the column reading unit 536 may be read out.
  • the column readout unit 536 is connected to wiring for outputting the data read out from the area signal processing unit 531 to the outside of the third structure 511.
  • the lower structure 12 is connected to a wiring from the column reading unit 536 of the third structure 511 and includes a reading unit 541 for receiving data output from the column reading unit 536.
  • the lower structure 12 includes an image signal processing unit 26 for performing image signal processing on data received from the third structure 511.
  • the lower structure 12 includes an input / output unit 21 for outputting data received from the third structure 511 via the image signal processing unit 26 or not.
  • the input / output unit 21 transmits not only the output circuit unit 47 but also, for example, timing signals used in the pixel array unit 24 and characteristic data used in the image signal processing unit 26 from the outside of the solid-state imaging device 1 into the device.
  • An input circuit unit 42 for inputting may be provided.
  • each shared unit 520 formed in the upper structure 11 is connected to the area signal processing unit 531 of the third structure 511 arranged immediately below the shared unit 520.
  • the wiring connection between the upper structure 11 and the third structure 511 can be connected by, for example, a Cu—Cu direct bonding structure shown in FIG.
  • the column readout unit 536 outside the area signal processing unit array 534 formed in the third structure 511 is a lower structure arranged immediately below the column readout unit 536.
  • the reading unit 541 of the body 12 is connected.
  • the wiring connection between the third structure 511 and the lower structure 12 can be made by, for example, the Cu—Cu direct bonding structure shown in FIG. 8 or the twin contact structure shown in FIG. .
  • the pixel signal of each shared unit 520 formed in the upper structure 11 is output to the corresponding area signal processing unit 531 of the third structure 511.
  • the data held in the data holding unit 533 of the area signal processing unit 531 is output from the column reading unit 536 and supplied to the reading unit 541 of the lower structure 12.
  • the image signal processing unit 26 performs various signal processing (for example, tone curve correction processing) on the data, and outputs the data from the input / output unit 21 to the outside of the apparatus.
  • the input / output unit 21 formed in the lower structure 12 may be disposed below the row address control unit 535 of the third structure 511. .
  • the input / output unit 21 formed in the lower structure 12 may be disposed below the area signal processing unit 531 of the third structure 511. good.
  • the input / output unit 21 formed in the lower structure 12 may be disposed below the pixel array unit 24 of the upper structure 11.
  • the present technology is not limited to application to a solid-state imaging device. That is, the present disclosure relates to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, a copying machine using a solid-state imaging device as an image reading unit.
  • the present invention can be applied to all electronic devices using a solid-state imaging device.
  • the solid-state imaging device may have a form formed as a single chip, or may have a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 50 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 900 in FIG. 50 includes an optical unit 901 including a lens group, a solid-state imaging apparatus (imaging device) 902 in which the configuration of the solid-state imaging apparatus 1 in FIG. 1 is adopted, and a DSP (Digital Signal) that is a camera signal processing circuit. Processor) circuit 903 is provided.
  • the imaging apparatus 900 also includes a frame memory 904, a display unit 905, a recording unit 906, an operation unit 907, and a power supply unit 908.
  • the DSP circuit 903, the frame memory 904, the display unit 905, the recording unit 906, the operation unit 907, and the power supply unit 908 are connected to each other via a bus line 909.
  • the optical unit 901 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 902.
  • the solid-state imaging device 902 converts the amount of incident light imaged on the imaging surface by the optical unit 901 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • a conductive pad for raising a measuring needle is provided on the outer peripheral portion.
  • the input / output circuit unit 49 is disposed below the pixel array unit 24 of the upper structure 11 or below the pixel peripheral circuit region 313 of the upper structure 11, thereby reducing the size of the solid-state imaging device.
  • An apparatus can be used.
  • the display unit 905 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 902.
  • the recording unit 906 records a moving image or a still image captured by the solid-state imaging device 902 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 907 issues operation commands for various functions of the imaging apparatus 900 under the operation of the user.
  • the power supply unit 908 appropriately supplies various power sources serving as operation power sources for the DSP circuit 903, the frame memory 904, the display unit 905, the recording unit 906, and the operation unit 907 to these supply targets.
  • the package size of the semiconductor package can be reduced by using the solid-state imaging device 1 according to each of the above-described embodiments as the solid-state imaging device 902. Accordingly, it is possible to reduce the size of the imaging apparatus 900 such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone.
  • the imaging apparatus 900 such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone.
  • FIG. 51 is a diagram illustrating a usage example in which the solid-state imaging device 1 described above is used.
  • the CMOS image sensor as the solid-state imaging device 1 can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures
  • Equipment used for medical and health care
  • Security equipment such as security surveillance cameras and personal authentication cameras
  • Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports such as action cameras and wearable cameras for sports applications etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • the solid-state imaging device 1 can be applied to both a device that uses electrons as a signal charge and a device that uses holes as a signal charge.
  • the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image.
  • solid-state imaging devices such as fingerprint detection sensors that detect the distribution of other physical quantities, such as pressure and capacitance, and take images as images. is there.
  • present disclosure is applicable not only to solid-state imaging devices but also to general semiconductor devices having other semiconductor integrated circuits.
  • this indication can also take the following structures.
  • a first structure in which a pixel array unit in which pixels for photoelectric conversion are two-dimensionally arranged is formed; A glass substrate located above the first structure, An input circuit unit for inputting a predetermined signal from the outside of the device, an output circuit unit for outputting the pixel signal output from the pixel to the outside of the device, and a signal processing circuit are formed.
  • the second structure located below is It is made up of layers, The output circuit unit, a first through via that is connected to the output circuit unit and penetrates a semiconductor substrate that forms part of the second structure, and the output circuit unit via the first through via
  • An output unit including an external terminal for signal output connected to the outside of the The input circuit unit, a second through via connected to the input circuit unit and penetrating the semiconductor substrate, and an external terminal for signal input connecting the input circuit unit to the outside of the device through the second through via
  • an input unit including A solid-state imaging device disposed below the pixel array portion of the first structure.
  • the structure and the structure are laminated,
  • the output circuit unit, a first through via that penetrates a semiconductor substrate that forms part of the second structure, and an external terminal for signal output that connects to the outside of the device are the pixels of the first structure.
  • the output circuit unit is connected to the signal output external terminal via the first through via.
  • At least a part of a drive unit that drives the pixel is formed as a pixel peripheral circuit region around the pixel array unit, A part of the plurality of output circuit portions is also disposed below the pixel peripheral circuit region of the first structure, and is connected to the signal output external terminal via the first through via.
  • the external terminal for signal output is a solder ball.
  • the solid-state imaging device according to (4), wherein the solder ball is formed at a planar position overlapping the first through via.
  • (6) The solid-state imaging device according to (4), wherein the solder ball is electrically connected to the first through via via rewiring.
  • the second structure is also formed with an input circuit section for inputting a predetermined signal from the outside of the device,
  • the input circuit unit is disposed below the pixel array unit of the first structure, and is connected to the outside of the device through a second through via that penetrates a semiconductor substrate that forms a part of the second structure.
  • the solid-state imaging device according to any one of (2) to (10), wherein the solid-state imaging device is connected to an external terminal for signal input to be connected.
  • At least a part of a drive unit that drives the pixel is formed as a pixel peripheral circuit region around the pixel array unit, A part of the plurality of input circuit portions is also disposed below the pixel peripheral circuit region of the first structure, and is connected to the signal input external terminal via the second through via.
  • (13) The solid state imaging device according to any one of (2) to (12), wherein a signal processing circuit region is also formed in the second structure.
  • the solid-state imaging device according to any one of (2) to (13), wherein the first structure and the second structure are electrically connected by a share contact structure.
  • the solid-state imaging device according to any one of (2) to (13), wherein the first structure body and the second structure body are electrically connected by Cu-Cu bonding.
  • a protective substrate that protects the on-chip lens is disposed on the on-chip lens in the pixel array portion of the first structure.
  • the structure includes a three-layer stacked structure including a third structure in which a data holding unit is formed. Any one of (2) to (17) The solid-state imaging device described in 1.
  • the second structure formed so as to be below is bonded so that the wiring layers face each other, Forming a through via penetrating a semiconductor substrate constituting a part of the second structure; A signal output external terminal that is electrically connected to the output circuit portion through the through via and connected to the outside of the device is formed at a position below the pixel array portion of the first structure. Manufacturing method of imaging apparatus.
  • the structure and the structure are laminated,
  • the output circuit unit, a through via that penetrates a semiconductor substrate that forms part of the second structure, and a signal output external terminal that is connected to the outside of the device are the pixel array unit of the first structure.
  • the electronic device including the solid-state imaging device, wherein the output circuit unit is connected to the signal output external terminal through the through via.
  • 1 solid-state imaging device 11 first structure (upper structure), 12 second structure (lower structure), 13 stacked structure, 14 external terminal (signal input / output terminal), 15 color filter, 16 on-chip Lens, 17 glass seal resin, 18 protective substrate, 21 input / output unit, 22 row drive unit, 24 pixel array unit, 25 column signal processing unit, 26 image signal processing unit, 31 pixel, 41 input terminal, 42 input circuit unit, 47 output circuit section, 48 output terminals, 49 input / output circuit section, 51 photodiode, 81 semiconductor substrate, 88 through electrode via, 90 rewiring, 101 semiconductor substrate, 105 chip through electrode, 106 connection wiring, 109 silicon through electrode , 311 I / O circuit area, 3 2 signal processing circuit area, 313 pixel peripheral circuit area, 314 upper and lower substrate connection area, 321 I / O circuit, 511 third structure, 351 memory substrate, 352 memory circuit, 400 imaging device, 402 solid-state imaging device, 531 area signal Processing unit, 533 data holding unit, 900 imaging device, 902 solid-

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Abstract

本開示は、装置サイズをより小型化することができるようにする固体撮像装置およびその製造方法、並びに電子機器に関する。 固体撮像装置は、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成されている。出力回路部、第2構造体の一部を構成する半導体基板を貫通する貫通ビア、及び、装置の外部と接続する信号出力用外部端子は、第1構造体の画素アレイ部の下方に配置され、出力回路部は、貫通ビアを介して、信号出力用外部端子と接続されている。本開示は、例えば、固体撮像装置等に適用できる。

Description

固体撮像装置およびその製造方法、並びに電子機器
 本開示は、固体撮像装置およびその製造方法、並びに電子機器に関し、特に、装置サイズをより小型化することができるようにする固体撮像装置およびその製造方法、並びに電子機器に関する。
 CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の固体撮像装置は、複数の半導体基板を積層した構成が提案されるなど、より一層の小型化が進んでいる(例えば、特許文献1参照)。
特開2014-72294号公報
 固体撮像装置の小型化を進めると、装置の平面サイズに対して、出力信号を取り出す端子部の占める面積が大きくなり、小型化が難しくなる。
 本開示は、このような状況に鑑みてなされたものであり、装置サイズをより小型化することができるようにするものである。
 本開示の第1の側面の固体撮像装置は、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記第1構造体の上方に位置するガラス基板と、所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第1構造体の下方に位置する第2構造体とが、積層されて構成されており、前記出力回路部、前記出力回路部に接続され前記第2構造体の一部を構成する半導体基板を貫通する第1貫通ビア、及び、前記第1貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第2貫通ビア、及び、前記第2貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、前記第1構造体の前記画素アレイ部の下方に配置されている。
 本開示の第1の側面においては、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記第1構造体の上方に位置するガラス基板と、所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第1構造体の下方に位置する第2構造体とが、積層されて構成され、前記出力回路部、前記出力回路部に接続され前記第2構造体の一部を構成する半導体基板を貫通する第1貫通ビア、及び、前記第1貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第2貫通ビア、及び、前記第2貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、前記第1構造体の前記画素アレイ部の下方に配置される。
 本開示の第2の側面の固体撮像装置は、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成されており、前記出力回路部、前記第2構造体の一部を構成する半導体基板を貫通する第1貫通ビア、及び、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方に配置され、前記出力回路部は、前記第1貫通ビアを介して、前記信号出力用外部端子と接続されている。
 本開示の第3の側面の固体撮像装置の製造方法は、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が前記画素アレイ部の下方となるように形成された第2構造体とを、配線層どうしが向き合うようにして貼り合わせ、前記第2構造体の一部を構成する半導体基板を貫通する貫通ビアを形成し、前記貫通ビアを介して前記出力回路部と電気的に接続し、前記装置の外部と接続する信号出力用外部端子を、前記第1構造体の前記画素アレイ部の下方となる位置に形成する。
 本開示の第3の側面においては、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が前記画素アレイ部の下方となるように形成された第2構造体とが、配線層どうしが向き合うようにして貼り合わせられ、前記第2構造体の一部を構成する半導体基板を貫通する貫通ビアが形成され、前記貫通ビアを介して前記出力回路部と電気的に接続し、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方となる位置に形成される。
 本開示の第4の側面の電子機器は、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成されており、前記出力回路部、前記第2構造体の一部を構成する半導体基板を貫通する貫通ビア、及び、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方に配置され、前記出力回路部は、前記貫通ビアを介して、前記信号出力用外部端子と接続されている固体撮像装置を備える。
 本開示の第2及び第4の側面においては、光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成され、前記出力回路部、前記第2構造体の一部を構成する半導体基板を貫通する貫通ビア、及び、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方に配置され、前記出力回路部が、前記貫通ビアを介して、前記信号出力用外部端子と接続される。
 固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
 本開示の第1乃至第4の側面によれば、装置サイズをより小型化することができる。
 なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を採用した固体撮像装置の概略の構造を示す図である。 固体撮像装置のシステム構成例を示すブロック図である。 画素の回路配置構成例を示す図である。 入力回路部と出力回路部の構成例を示す図である。 固体撮像装置における回路配置の第1の回路配置構成例を示す図である。 図5のA-A’線における断面構造を示す図である。 固体撮像装置における回路配置の第2の回路配置構成例を示す図である。 図7のB-B’線における断面構造を示す図である。 比較例1としての固体撮像装置の最終形状における断面を表す図である。 比較例2としての固体撮像装置の最終形状における断面を表す図である。 比較例3としての固体撮像装置の最終形状における断面を表す図である。 固体撮像装置における回路配置の第3の回路配置構成例を示す図である。 固体撮像装置における回路配置の第4の回路配置構成例を示す図である。 図13のC-C’線における断面構造を示す図である。 固体撮像装置における回路配置の第5の回路配置構成例を示す図である。 固体撮像装置における回路配置の第6の回路配置構成例を示す図である。 固体撮像装置における回路配置の第7の回路配置構成例を示す図である。 固体撮像装置における回路配置の第8の回路配置構成例を示す図である。 固体撮像装置における回路配置の第9の回路配置構成例を示す図である。 固体撮像装置における回路配置の第10の回路配置構成例を示す図である。 図20のD-D’線における断面構造を示す図である。 固体撮像装置における回路配置の第11の回路配置構成例を示す図である。 固体撮像装置1の外周付近の拡大断面図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 ツインコンタクト構造の固体撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図5の固体撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図5の固体撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図5の固体撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図5の固体撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図5の固体撮像装置の製造方法を説明する図である。 固体撮像装置のさらなる変形例その1を説明する図である。 固体撮像装置のさらなる変形例その2を説明する図である。 固体撮像装置のさらなる変形例その3を説明する図である。 固体撮像装置のさらなる変形例その4を説明する図である。 固体撮像装置が3層の積層構造体で構成される例を説明する図である。 固体撮像装置が3層の積層構造体で構成される例を説明する図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 図1の固体撮像装置の使用例を説明する図である。
 以下、本技術を実施するための形態(以下、実施形態という)について説明する。なお、説明は以下の順序で行う。
1.固体撮像装置の概略の構造
2.固体撮像装置のシステム構成
3.画素の回路配置構成例
4.入力回路部と出力回路部の構成例
5.固体撮像装置の回路配置構成例
6.固体撮像装置の断面構造
7.他の上下配線接続構造を用いた場合の固体撮像装置の回路配置
8.他の固体撮像装置との比較例
9.固体撮像装置の他の回路配置構成例
10.固体撮像装置の詳細構造
11.製造方法
12.さらなる変形例
13.3層の積層構造体の例
14.電子機器への適用例
15.イメージセンサの使用例
<1.固体撮像装置の概略の構造>
 図1は、本技術を採用した半導体装置としての固体撮像装置の概略の構造を示している。
 図1に示される固体撮像装置1は、図中の矢印の方向で装置に入射する光もしくは電磁波を電気信号へ変換する。以後、本開示では、便宜上、電気信号へと変換する対象として、光を電気信号へ変換する装置を例に用いて説明する。
 固体撮像装置1は、第1構造体11と第2構造体12とが積層された積層構造体13と、外部端子14と、第1構造体11の上側に形成された保護基板18とを備える。なお、以下では、便宜上、図1における、光が装置へ入射する入射面の側を上側、入射面と対向する装置のもう一方の面の側を下側として、第1構造体11を上側構造体11、第2構造体12を下側構造体12と呼ぶことにする。
 この固体撮像装置1は、後で述べるように、上側構造体11の一部を構成する半導体基板(ウエハ)と、下側構造体12の一部を構成する半導体基板(ウエハ)と、保護基板18とを、ウエハレベルで貼り合せた後、個々の固体撮像装置1へと固片化して形成される。
 固片化される前の上側構造体11は、半導体基板(ウエハ)に、入射した光を電気信号へ変換するための画素が形成されたものである。画素は、例えば、光電変換するためのフォトダイオード(PD)と、光電変換動作や光電変換された電気信号を読み出す動作を制御する、複数個の画素トランジスタを備える。固片化された後の固体撮像装置1に含まれる上側構造体11は、上側チップ、イメージセンサ基板、または、イメージセンサチップと呼ばれる場合もある。
 固体撮像装置1が備える画素トランジスタは、例えば、MOSトランジスタであることが望ましい。
 上側構造体11の上面には、例えば、R(赤)、G(緑)、またはB(青)のカラーフィルタ15とオンチップレンズ16が形成されている。オンチップレンズ16の上側には、固体撮像装置1の構造物、特にオンチップレンズ16やカラーフィルタ15を保護するための保護基板18が配置されている。保護基板18は、例えば透明なガラス基板である。保護基板18はその硬度がオンチップレンズ16の硬度よりも高いと、オンチップレンズ16を保護する作用が強まる。
 固片化される前の下側構造体12は、半導体基板(ウエハ)に、トランジスタと配線とを含む半導体回路が形成されたものである。固片化された後の固体撮像装置1に含まれる下側構造体12は、下側チップ、信号処理基板、または、信号処理チップと呼ばれる場合もある。下側構造体12には、装置外部の不図示の配線と電気的に接続するための外部端子14が、複数、形成されている。外部端子14は、例えば、はんだボールである。
 固体撮像装置1は、オンチップレンズ16上に配置されたガラスシール樹脂17を介して、上側構造体11の上側もしくはオンチップレンズ16の上側に保護基板18が固定されたキャビティレス構造を成している。ガラスシール樹脂17は、その硬度が保護基板18の硬度よりも低いため、シール樹脂が存在しない場合と比較すると、固体撮像装置1の外部から保護基板18へ加わった応力が装置内部へと伝わるのを緩和する作用を果たし得る。
 なお、固体撮像装置1は、キャビティレス構造と異なる構造として、上側構造体11の上面に、柱状もしくは壁状の構造を形成し、保護基板18がオンチップレンズ16の上方に空隙を持って担持されるように、上記柱状もしくは壁状の構造に固定されたキャビティ構造を成しても良い。
<2.固体撮像装置のシステム構成>
 図2は、固体撮像装置1のシステム構成例を示すブロック図である。
 図2の固体撮像装置1は、光電変換部(PD)を有する画素31が、行方向および列方向に複数個配置された画素アレイ部24を備える。
 画素アレイ部24は、画素31を行毎に駆動するための行駆動信号線32や、行毎に駆動された複数個の画素31から、光電変換の結果生じた信号を読み出すための垂直信号線(列読出し線)33を備える。図2に示すように、1本の行駆動信号線32には、行方向に配列された複数個の画素31が接続されている。1本の垂直信号線33には、列方向に配列された複数個の画素31が接続されている。
 固体撮像装置1は、行駆動部22と列信号処理部25をさらに備える。
 行駆動部22は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素31を駆動するための信号を発生させる行駆動回路部を備える。
 列信号処理部25は、例えば、垂直信号線33に接続され、画素31とソースフォロア回路を形成する負荷回路部を備える。また、列信号処理部25は、垂直信号線33を介して画素31から読み出された信号を増幅する増幅回路部を備えていても良い。さらに、列信号処理部25は、光電変換の結果として画素31から読み出された信号から、系のノイズレベルを取り除くための、ノイズ処理部をさらに備えても良い。
 列信号処理部25は、画素31から読み出された信号もしくは上記ノイズ処理されたアナログ信号を、デジタル信号へと変換するための、アナログデジタルコンバータ(ADC)を備える。ADCは、変換対象となるアナログ信号と、これと比較対象となる参照掃引信号とを比較するためのコンパレータ部、および、コンパレータ部での比較結果が反転するまでの時間を計測するカウンタ部を備える。列信号処理部25は、読出し列を走査する制御を行う水平走査回路部をさらに備えても良い。
 固体撮像装置1は、タイミング制御部23をさらに備える。タイミング制御部23は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部22と列信号処理部25へ、タイミングを制御する信号を供給する。以後、本開示においては、行駆動部22、列信号処理部25、及びタイミング制御部23の全部もしくは一部を、単に画素周辺回路部、周辺回路部、または、制御回路部と呼ぶ場合がある。
 固体撮像装置1は、画像信号処理部26をさらに備える。画像信号処理部26は、光電変換の結果得られたデータ、言い換えれば、固体撮像装置1における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部26は、例えば、画像信号処理回路部と、データ保持部とを含んで構成される。画像信号処理部26は、更にプロセッサ部を備えても良い。
 画像信号処理部26において実行される信号処理の一例は、AD変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部26のデータ保持部に記憶させておくことが望ましい。
 固体撮像装置1は、入力部21Aをさらに備える。入力部21Aは、例えば、上記基準クロック信号や、垂直同期信号および水平同期信号などのタイミング制御信号や、画像信号処理部26のデータ保持部へ記憶させる特性データなどを、装置外部から固体撮像装置1へ入力する。入力部21Aは、固体撮像装置1へデータを入力するための外部端子14である入力端子41と、入力端子41へ入力された信号を固体撮像装置1の内部へと取り込む入力回路部42とを備える。
 入力部21Aは、入力回路部42で取り込まれた信号の振幅を、固体撮像装置1の内部で利用しやすい振幅へと変更する入力振幅変更部43をさらに備える。
 入力部21Aは、入力データのデータ列の並びを変更する入力データ変換回路部44をさらに備える。入力データ変換回路部44は、例えば、入力データとしてシリアル信号を受け取って、これをパラレル信号へと変換するシリアルパラレル変換回路である。
 なお、入力振幅変更部43と入力データ変換回路部44は、省略される場合もある。
 固体撮像装置1がフラッシュメモリやSRAM、DRAMと言った外部のメモリデバイスと接続される場合には、入力部21Aは、これら外部のメモリデバイスからのデータを受け取るメモリインタフェース回路をさらに備えることができる。
 固体撮像装置1は、出力部21Bをさらに備える。出力部21Bは、固体撮像装置1で撮影された画像データや、画像信号処理部26で信号処理された画像データを、固体撮像装置1から装置外部へと出力する。出力部21Bは、固体撮像装置1から装置外部へとデータを出力ための外部端子14である出力端子48と、固体撮像装置1の内部から装置外部へとデータを出力する回路であり、出力端子48と接続された固体撮像装置1外部の外部配線を駆動する回路である、出力回路部47とを備える。
 出力部21Bは、固体撮像装置1の内部で用いた信号の振幅を、固体撮像装置1の外部に接続された外部デバイスで利用しやすい振幅へと変更する出力振幅変更部46をさらに備える。
 出力部21Bは、出力データのデータ列の並びを変更する出力データ変換回路部45をさらに備える。出力データ変換回路部45は、例えば、固体撮像装置1内部で使用したパラレル信号を、シリアル信号へと変換するパラレルシリアル変換回路である。
 出力データ変換回路部45と出力振幅変更部46は、省略される場合もある。
 固体撮像装置1がフラッシュメモリやSRAM、DRAMと言った外部のメモリデバイスと接続される場合には、出力部21Bは、これら外部のメモリデバイスへとデータを出力するメモリインタフェース回路をさらに備えることができる。
 なお、本開示においては、便宜上、入力部21Aと出力部21Bの双方もしくは少なくとも一方を含む回路ブロックを、入出力部21と呼ぶ場合がある。また、入力回路部42と出力回路部47の双方もしくは少なくとも一方を含む回路部を、入出力回路部49と呼ぶ場合がある。
<3.画素の回路配置構成例>
 図3は、本実施形態に係る固体撮像装置1の画素31の回路配置構成例を示している。
 画素31は、光電変換素子としてのフォトダイオード51、転送トランジスタ52、FD(フローティングディフュージョン)53、リセットトランジスタ54、増幅トランジスタ55、および選択トランジスタ56を有する。
 フォトダイオード51は、受光した光量に応じた電荷(信号電荷)を生成し、かつ、蓄積する。フォトダイオード51は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ52を介して、FD53に接続されている。
 転送トランジスタ52は、転送信号TRによりオンされたとき、フォトダイオード51で生成された電荷を読み出し、FD53に転送する。
 FD53は、フォトダイオード51から読み出された電荷を保持する。リセットトランジスタ54は、リセット信号RSTによりオンされたとき、FD53に蓄積されている電荷がドレイン(定電圧源Vdd)に排出されることで、FD53の電位をリセットする。
 増幅トランジスタ55は、FD53の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ55は、垂直信号線33を介して接続されている定電流源としての負荷MOS(不図示)とソースフォロワ回路を構成し、FD53に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ55から選択トランジスタ56と垂直信号線33を介して列信号処理部25に出力される。
 選択トランジスタ56は、選択信号SELにより画素31が選択されたときオンされ、画素31の画素信号を、垂直信号線33を介して列信号処理部25に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図2の行駆動信号線32に対応する。
 画素31は、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
<4.入力回路部と出力回路部の構成例>
 図4は、本実施形態に係る固体撮像装置1の入力部21Aに備わる入力回路部42と、出力部21Bに備わる出力回路部47の回路配置構成例を示している。
 なお、入出力回路部49は、1つの外部端子14に対して、入力回路部42もしくは出力回路部47のどちらか一方を含む構成でも良いし、入力回路部42と出力回路部47との双方を並列に備えた双方向の入出力回路の構成であっても良い。
 入力回路部42は、以下の特徴を有する回路である。
(1) 固体撮像装置1の入力端子41から入力回路部42へ入力されるデータと、入力回路部42から固体撮像装置1の内部回路へと出力されるデータとにおいて、論理が同じ、もしくは反転するだけの回路である、言い換えれば、信号列におけるデータの並びを変えない回路である、さらに言い換えれば、信号列において論理の”1”と”0”若しくは”Hi”と”Low”が切替わる位置を変えない回路である。
(2) 固体撮像装置1の入力端子41に入力された信号の電圧振幅を、入力回路部42の後段に配置された回路、言い換えれば固体撮像装置1においてより内部となる回路が受け取るに好ましい電圧振幅へと変換する回路である。この回路は、回路に入力されたデータを、電圧振幅が小さくなる方向へ変換する場合がある。
(2)’ または、入力回路部42に入力された信号(例えばLVDSの小振幅差動信号)を、入力回路部42の後段に配置された回路、言い換えれば固体撮像装置1においてより内部となる回路が受け取るに好ましいフォーマットもしくは電圧振幅(例えばシングルエンドでフルスイングするデジタル信号)へと変換して出力する回路である。この回路は、回路に入力されたデータを、電圧振幅が大きくなる方向へ変換する場合がある。
(3) さらに、入力回路部42へ過大なノイズが入力され場合に、このノイズを入力回路部42の後段に配置された回路、言い換えれば固体撮像装置1においてより内部となる回路へ伝播させずに遮断する保護回路を備える場合もある。
 出力回路部47は、以下の特徴を有する回路である。
(1) 固体撮像装置1の内部回路から出力回路部47へ入力されるデータと、出力回路部47から固体撮像装置1の出力端子48を介して固体撮像装置1の外部へと出力されるデータとにおいて、論理が同じ、もしくは反転するだけの回路である、言い換えれば、信号列におけるデータの並びを変えない回路である、さらに言い換えれば、信号列において論理の”1”と”0”若しくは”Hi”と”Low”が切替わる位置を変えない回路である。
(2) 固体撮像装置1の出力端子48と固体撮像装置1に接続される外部素子との間の信号線を、駆動する電流能力を大きくする回路である。若しくは、信号線の電圧振幅を大きくする回路である。この回路は、回路に入力されたデータを、電圧振幅が大きくなる方向へ変換する場合がある。
(2)’ または、固体撮像装置1の内部の回路から出力回路部47に入力された信号(シングルエンドでフルスイングするデジタル信号)を、出力端子48に接続された外部素子が信号を受け取るに好ましいフォーマットもしくは電圧振幅(例えばLVDSの小振幅差動信号)へと変換して出力する回路である。この回路は、回路に入力されたデータを、電圧振幅が小さくなる方向へ変換する場合がある。
 図4に示すように、少なくとも入力回路部42もしくは出力回路部47のどちらか一方を含む入出力回路部49は、1つ以上トランジスタを含む。本開示においては、便宜上、入出力回路部49に含まれるトランジスタを、入出力トランジスタと呼ぶ場合がある。入出力回路部49は、インバータ回路、バッファ回路、などを含んでいても良いし、入力動作または出力動作を制御するイネーブル回路をさらに含んでいても良い。
 入力回路部42または出力回路部47は、回路で使用する電源電圧を適切に設定することにより、入力信号または出力信号の振幅変更部を兼ねることが出来る。例えば、固体撮像装置1の画素周辺回路部の一部や画像信号処理部26における信号の振幅がV2であって、一方、固体撮像装置1の外部から入力端子41へと入力される信号の振幅、あるいは、出力端子48から固体撮像装置1の外部へと出力される信号の振幅がV2よりも大きなV1である場合、入力回路部42または出力回路部47の回路が例えば図4で示す回路においては、固体撮像装置1の内部回路側に位置するインバータの電源電圧をV2、固体撮像装置1外側方向に位置するインバータの電源電圧をV1とすることによって、入力回路部42は外部から振幅V1の信号を受け取り、この振幅をV2へと小さくして固体撮像装置1の内部回路へ入力し、出力回路部47は、固体撮像装置1の内部回路から振幅V2の信号を受け取り、この振幅をV1へと大きくして外部へ出力することが出来る。なお、図4に示す電圧V1とV2を同電圧とする場合は、信号振幅変更の機能を持たない構成となる。
 なお、上記の説明を含め、本開示においては、トランジスタ回路における基準電圧(図4の回路の場合、接地電圧)と、回路へ供給される電源の電圧であって上記基準電圧とは異なる電圧(図4の回路の場合、例えばV1)との電圧差を、単に電源電圧と呼ぶ場合がある。
<5.固体撮像装置の回路配置構成例>
 次に、本実施形態に係る固体撮像装置1の回路の配置、すなわち、図2に示した固体撮像装置1の各ブロックを、上側構造体11と下側構造体12とにどのように分けて搭載するかを説明する。
 図5は、固体撮像装置1における回路配置の第1の回路配置構成例を示す図である。
 第1の回路配置構成例においては、画素アレイ部24は上側構造体11に配置されている。
 固体撮像装置1に備わる画素周辺回路部のうち、行駆動部22は、一部が上側構造体11に配置され、かつ、一部が下側構造体12に配置されている。例えば、行駆動部22のうち、行駆動回路部が上側構造体11に配置され、行デコーダ部が下側構造体12に配置されている。
 上側構造体11に配置される行駆動部22は、画素アレイ部24の行方向の外側に配置され、下側構造体12に配置される行駆動部22は、少なくともその一部が上側構造体11に備わる行駆動部22の下側に配置されている。
 固体撮像装置1に備わる画素周辺回路部のうち、列信号処理部25は、一部が上側構造体11に配置され、かつ、一部が下側構造体12に配置されている。例えば、列信号処理部25のうち、負荷回路部、増幅回路部、ノイズ処理部、及び、ADCのコンパレータ部が上側構造体11に配置され、ADCのカウンタ部が下側構造体12に配置されている。
 上側構造体11に配置される列信号処理部25は、画素アレイ部24の列方向の外側に配置され、下側構造体12に配置される列信号処理部25は、少なくともその一部が上側構造体11に備わる列信号処理部25の下側に配置されている。
 上側構造体11に配置された行駆動部22の外側と、下側構造体12に配置された行駆動部22の外側には、これら2つの行駆動部22の配線を接続するための配線接続部29が配置されている。
 上側構造体11に配置された列信号処理部25の外側と、下側構造体12に配置された列信号処理部25の外側にも、これら2つの列信号処理部25の配線を接続するための配線接続部29が配置されている。これらの配線接続部29においては、この後、図6を用いて説明する配線接続構造が用いられている。
 下側構造体12に配置された行駆動部22と列信号処理部25の内側に、画像信号処理部26が配置されている。
 下側構造体12において、入出力回路部49は、上側構造体11の画素アレイ部24の下側となる領域に配置される。
 入出力回路部49は、入力回路部42と出力回路部47の双方もしくは少なくとも一方を含む回路部である。入出力回路部49が入力回路部42と出力回路部47の双方で構成される場合、入出力回路部49は、1つの外部端子14ごとに分かれて、下側構造体12に複数個配置される。入出力回路部49が入力回路部42のみで構成される場合、入力回路部42は、1つの外部端子14(入力端子41)ごとに分かれて、下側構造体12に複数個配置される。入出力回路部49が出力回路部47のみで構成される場合、出力回路部47は、1つの外部端子14(出力端子48)ごとに分かれて、下側構造体12に複数個配置される。これら複数個に分かれて配置された各入出力回路部49の周囲には、画像信号処理部26が配置されている。言い換えれば、画像信号処理部26を配置した領域内に、入出力回路部49が配置されている。
 なお、下側構造体12において、入出力回路部49は、上側構造体11の行駆動部22の下側もしくは列信号処理部25の下側となる領域に配置されても良い。
 言い換えると、入出力回路部49は、外部端子14が形成される下側構造体12側で、かつ、上側構造体11の画素アレイ部24の領域の下方、若しくは、上側構造体11の画素周辺回路部(図6の画素周辺回路領域313のうち、上側構造体11に形成される回路部)の下方の任意の領域に配置することができる。
 なお、この後で説明する他の構成例も含めて、本実施形態に係る固体撮像装置1においては、入力端子41と入力回路部42や、出力回路部47と出力端子48が配置されている領域に、これらの代わりに、電源端子や接地端子を配置しても良い。
 下側構造体12に配置されたトランジスタ回路のうち、入力回路部42および出力回路部47を構成するトランジスタ回路の電源電圧は、画像信号処理部26を構成するトランジスタ回路の電源電圧よりも、高くても良い。
 例えば、入力回路部42と出力回路部47を構成するトランジスタ回路の電源電圧が1.8V乃至3.3Vであって、画像信号処理部26を構成するトランジスタ回路の電源電圧が1.2V乃至1.5Vであっても良い。前者(入力回路部42および出力回路部47を構成するトランジスタ回路)の電源電圧と後者(画像信号処理部26を構成するトランジスタ回路)の電源電圧とが異なるため、入力回路部42および出力回路部47において電源電圧が印加されるウエル領域と、これらの周囲に配置された画像信号処理部26において電源電圧が印加されるウエル領域とを離間して配置するための距離、いわゆるウエル分離領域の幅は、画像信号処理部26内において電源電圧が印加される複数個のウエル領域の間に設けられた距離よりも、大きいことが望ましい。
 また、入力回路部42および出力回路部47に備わる素子分離領域の深さは、画像信号処理部26内に備わる素子分離領域の深さよりも、深くても良い。また、入力回路部42および出力回路部47に備わるトランジスタのゲート長は、画像信号処理部26内に備わるトランジスタのゲート長よりも、大きいことが望ましい。
 固体撮像装置1に備わる画素周辺回路部のうち、上側構造体11に配置された画素周辺回路部の一部、例えば列信号処理部25に備わる負荷回路部、増幅回路部、ノイズ処理部、及び、ADCのコンパレータ部のいずれかを構成するトランジスタ回路の電源電圧は、下側構造体12に配置された画素周辺回路部の一部、例えば列信号処理部25に備わるADCのカウンタ部を構成するトランジスタ回路の電源電圧よりも、高くても良い。例として、前者(上側構造体11に配置された画素周辺回路部、例えば列信号処理部25に備わる負荷回路部、増幅回路部、ノイズ処理部、または、ADCのコンパレータ部のいずれか)のトランジスタ回路の電源電圧が1.8V乃至3.3Vであって、後者(下側構造体12に配置された画素周辺回路部、例えばADCのカウンタ部)のトランジスタ回路の電源電圧が1.2V乃至1.5Vであっても良い。後者のトランジスタ回路の電源電圧は、下側構造体12に配置された画像信号処理部26を構成するトランジスタ回路の電源電圧と同じであっても良い。前者のトランジスタ回路の電源電圧が後者のトランジスタ回路の電源電圧よりも高いため、前者のトランジスタ回路において電源電圧が印加される複数個のウエル領域の間に設けられた距離は、後者のトランジスタ回路において電源電圧が印加される複数個のウエル領域の間に設けられた距離よりも、大きいことが望ましい。また、前者のトランジスタ回路に備わる素子分離領域の深さは、後者のトランジスタ回路に備わる素子分離領域の深さよりも、深いことが望ましい。また、前者のトランジスタ回路に備わるトランジスタのゲート長は、後者のトランジスタ回路に備わるトランジスタのゲート長よりも、大きいことが望ましい。
 さらに、上側構造体11に配置された画素31を構成する画素トランジスタ回路の電源電圧は、上側構造体11に配置された画素周辺回路部(例えば列信号処理部25に備わる負荷回路部、増幅回路部、ノイズ処理部、または、ADCのコンパレータ部のいずれか)を構成するトランジスタ回路の電源電圧と同じであっても良い。
 上側構造体11に配置された画素31を構成する画素トランジスタ回路の電源電圧は、下側構造体12に配置された画素周辺回路部(例えばADCのカウンタ部)もしくは画像信号処理部26を構成するトランジスタ回路の電源電圧よりも、高くても良い。このため、素子分離領域として半導体基板を掘り込む構造の素子分離領域を用いる場合には、上側構造体11に配置された画素トランジスタの周囲に備わる素子分離領域の一部の深さは、下側構造体12に配置された画素周辺回路部もしくは画像信号処理部26のトランジスタの周囲に備わる素子分離領域の深さよりも深くても良い。あるいは、画素トランジスタの周囲の素子分離領域として、半導体基板を掘り込む素子分離領域ではなく、画素トランジスタの周囲に、画素トランジスタの拡散層領域とは逆の導電型となる不純物領域を形成する素子分離領域を一部に用いても良い。
 また、上側構造体11に配置された画素トランジスタのゲート長は、下側構造体12に配置された画素周辺回路部もしくは画像信号処理部26のトランジスタのゲート長よりも大きくても良い。一方、素子分離領域が深くなることによって増加が懸念される素子分離領域近傍でのノイズ電荷の発生を抑制するために、上側構造体11に配置された画素トランジスタの周囲に備わる素子分離領域の深さは、上側構造体11に配置された画素周辺回路部を構成するトランジスタの周囲に備わる素子分離領域の深さよりも、浅くても良い。あるいは、画素トランジスタの周囲の素子分離領域として、半導体基板を掘り込む素子分離領域ではなく、画素トランジスタの周囲に、画素トランジスタの拡散層領域とは逆の導電型となる不純物領域を形成する素子分離領域を一部に用いても良い。
<6.固体撮像装置の断面構造>
 本実施形態に係る固体撮像装置1の断面構造と回路配置を、図6を参照してさらに説明する。
 図6は、図5のA-A’線における固体撮像装置1に係る断面構造を示す図である。なお、便宜上、図6の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
 固体撮像装置1に備わる上側構造体11とその上方とを含めた部分には、オンチップレンズ16とカラーフィルタ15と画素トランジスタとフォトダイオード51とを有する画素31が、複数個、アレイ状に配列された画素アレイ部24が配置されている。画素アレイ部24の領域(画素アレイ領域)には、画素トランジスタ領域301も配置される。画素トランジスタ領域301は、転送トランジスタ52、増幅トランジスタ55、リセットトランジスタ54のうちの少なくとも1つの画素トランジスタが形成される領域である。
 下側構造体12に備わる半導体基板81の下側の表面で、かつ、上側構造体11に備わる画素アレイ部24の下方に位置する領域には、外部端子14が複数個配置されている。
 なお、図6の説明おいては、「下側構造体12に備わる半導体基板81の下側の表面で、かつ、上側構造体11に備わる画素アレイ部24の下方に位置する領域」を第1特定領域、「下側構造体12に備わる半導体基板81の上側の表面で、かつ、上側構造体11に備わる画素アレイ部24の下方に位置する領域」を第2特定領域と呼ぶ。
 第1特定領域に配置された複数個の外部端子14の少なくとも一部は、外部から固体撮像装置1へ信号を入力するための信号入力端子14Aもしくは固体撮像装置1から外部へ信号を出力するための信号出力端子14Bである。言い換えれば、信号入力端子14A及び信号出力端子14Bは、外部端子14のなかから、電源端子及び接地端子を除いた外部端子14である。本開示では、これらの信号入力端子14Aもしくは信号出力端子14Bを、信号入出力端子14Cと呼ぶ。
 第1特定領域であって、かつ、これら信号入出力端子14Cの近傍に、半導体基板81を貫通する貫通ビア88が配置される。なお、本開示においては、半導体基板81を貫通するビアホールとその内部に形成されたビア配線とを併せて、単に貫通ビア88と呼ぶ場合がある。
 この貫通ビアホールは、半導体基板81の下側表面から、半導体基板81の上側表面上方に配置された多層配線層82の一部であってビアホールの終端(底部)となる導電性パッド322(以後、ビア用パッド322と呼ぶ場合がある)まで、掘り込んで形成された構造であることが望ましい。
 第1特定領域に配置された信号入出力端子14Cは、同じく第1特定領域に配置された貫通ビア88(より具体的には、貫通ビアホール内に形成されたビア配線)へ電気的に接続される。
 第2特定領域であって、かつ、信号入出力端子14Cおよび上記貫通ビアの近傍となる領域に、入力回路部42もしくは出力回路部47を備えた入出力回路部49が配置される。
 第1特定領域に配置された信号入出力端子14Cは、貫通ビア88とビア用パッド322と、あるいはまた多層配線層82の一部とを介して、入出力回路部49へ電気的に接続される。
 入出力回路部49を配置した領域を入出力回路領域311と呼ぶ。下側構造体12に備わる半導体基板81の上側の表面には、入出力回路領域311に隣接して信号処理回路領域312が形成されている。信号処理回路領域312は、図2を参照して説明した画像信号処理部26が形成される領域である。
 図2を参照して説明した行駆動部22や列信号処理部25の全部もしくは一部を含む画素周辺回路部を配置した領域を、画素周辺回路領域313と呼ぶ。上側構造体11に備わる半導体基板101の下側の表面及び下側構造体12に備わる半導体基板81の上側の表面のうち、画素アレイ部24の外側となる領域には、画素周辺回路領域313が配置されている。
 信号入出力端子14Cは、下側構造体12に配置された、入出力回路領域311の下側の領域に配置されて良いし、あるいは、信号処理回路領域312の下側となる領域に配置されても良い。あるいは、信号入出力端子14Cは、下側構造体12に配置された、行駆動部22もしくは列信号処理部25などの画素周辺回路部の下側に配置されても良い。
 本開示においては、上側構造体11の多層配線層102に含まれる配線と、下側構造体12の多層配線層82に含まれる配線とを接続する配線接続構造を上下配線接続構造と呼ぶことがあり、この構造を配置した領域を上下配線接続領域314と呼ぶことがある。
 上下配線接続構造は、上側構造体11の上側の表面から半導体基板101を貫通し多層配線層102に至る第1貫通電極(シリコン貫通電極)109と、上側構造体11の上側の表面から半導体基板101と多層配線層102を貫通し下側構造体12の多層配線層82に至る第2貫通電極(チップ貫通電極)105と、これら2つの貫通電極(Through Silicon Via, TSV)を接続するための貫通電極接続配線106とによって形成されている。本開示においては、このような上下配線接続構造をツインコンタクト構造と呼ぶ場合がある。
 画素周辺回路領域313の外側に、上下配線接続領域314が配置されている。
 本実施形態では、画素周辺回路領域313が、上側構造体11と下側構造体12の両方に形成されているが、いずれか一方のみに形成することもできる。
 また、本実施形態では、上下配線接続領域314が、画素アレイ部24の外側であって、かつ、画素周辺回路領域313の外側に配置されているが、画素アレイ部24の外側であって、かつ、画素周辺回路領域313の内側に配置されてもよい。
 さらに、本実施形態では、上側構造体11の多層配線層102と下側構造体12の多層配線層82とを電気的に接続する構造として、シリコン貫通電極109とチップ貫通電極105の2本の貫通電極を用いて接続するツインコンタクト構造を採用した。
 上側構造体11の多層配線層102と下側構造体12の多層配線層82とを電気的に接続する構造としては、例えば、上側構造体11の配線層103と、下側構造体12の配線層83のそれぞれが、1本の貫通電極に共通に接続するシェアコンタクト構造としてもよい。
<7.他の上下配線接続構造を用いた場合の固体撮像装置の回路配置>
 他の上下配線接続構造を用いた場合の、固体撮像装置1の回路の配置と断面構造を、図7と図8を参照して説明する。
 図8は、図6に示す上下配線接続構造とは異なる構造を用いた場合の、図7のB-B’線における、固体撮像装置1の断面構造を示す図である。なお便宜上、図8の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
 図8の画素周辺回路領域313において、上側構造体11の多層配線層102は、一部の配線を多層配線層102の最下面、言い換えれば、上側構造体11と下側構造体12との接合面に配置している。また、下側構造体12の多層配線層82も、一部の配線を多層配線層82の最上面、言い換えれば、上側構造体11と下側構造体12との接合面に配置している。そして、多層配線層102の一部の配線と、多層配線層82の一部の配線が、この接合面における略同一の位置に配置されて、配線どうしが電気的に接続されている。配線どうしを電気的に接続する形態としては、2つの配線を直接接触させる形態で良いし、あるいは、2つの配線間に薄膜の絶縁膜や高抵抗膜が形成され、形成された膜が一部で電気的に導通している形態であっても良い。あるいは、2つの配線間に薄膜の絶縁膜や高抵抗膜が形成され、2つの配線が容量結合によって電気信号を伝播させる形態であっても良い。
 本開示においては、上側構造体11の多層配線層102の配線の一部の配線と下側構造体12の多層配線層82の配線の一部の配線を上記接合面の略同一の位置に形成し2つの配線を電気的に接続する構造の総称として、上下配線直接接続構造あるいは単に配線直接接続構造と呼ぶ場合がある。
 上記略同一の位置の具体的な例としては、例えば、固体撮像装置1を上側から下側方向へ平面視した場合に、電気的に接続する上記2つの配線の少なくとも一部が重なる位置であれば良い。接続する2つの配線の材料として、例えば、銅(Cu)を用いた場合には、この接続構造を、Cu-Cu直接接合構造あるいは単にCu-Cu接合構造と呼ぶ場合がある。
 上下配線直接接続構造を用いる場合には、この接続構造を画素アレイ部24の外側に配置することができる。あるいは、この接続構造を、上側構造体11が備える画素周辺回路領域313の内部と、下側構造体12が備える画素周辺回路領域313の内部とに、配置することができる。より具体的には、上下配線直接接続構造を構成する配線のうち、上記接合面の上側構造体11の側に配置する配線は、上側構造体11の画素周辺回路領域313に備わる回路の下側に配置することができる。また、上下配線直接接続構造を構成する配線のうち、上記接合面の下側構造体12の側に配置する配線は、下側構造体12の画素周辺回路領域313に備わる回路の上側に配置することができる。あるいは、上側構造体11の配線として画素アレイ部24(画素トランジスタ領域301)に配置された配線を用いて、これと下側構造体12の配線とによる上下配線直接接続構造を、画素アレイ部24(画素トランジスタ領域301)の下方に配置することもできる。
<第2の回路配置構成例>
 図7は、固体撮像装置1の第2の回路配置構成例を示す図である。
 第2の回路配置構成例においては、上下配線接続構造として、上記上下配線直接接続構造を用いている。
 図7に示すように、第2の回路配置構成例における画素アレイ部24の配置は、図5に示した第1の回路配置構成例と同様である。すなわち、画素アレイ部24は上側構造体11に配置されている。
 また、図7に示すように、第2の回路配置構成例における固体撮像装置1の行駆動部22と列信号処理部25の配置も、図5に示した第1の回路配置構成例と同様である。
 一方、第2の回路配置構成例における上下配線接続部の配置は、図5に示す第1の回路配置構成例と異なる。
 上側構造体11に配置された行駆動部22の配線と、下側構造体12に配置された行駆動部22の配線との接続は、上側構造体11に配置された行駆動部22と下側構造体12に配置された行駆動部22とが重なる領域において、上下配線直接接続構造を用いて形成される。
 上側構造体11に配置された列信号処理部25の配線と、下側構造体12に配置された列信号処理部25の配線との接続は、上側構造体11に配置された列信号処理部25と下側構造体12に配置された列信号処理部25とが重なる領域において、上下配線直接接続構造を用いて形成される。
 図5に示した第1の回路配置構成例においては、行駆動部22の配線を接続する上下配線接続構造と列信号処理部25の配線を接続する上下配線接続構造は、それぞれ、行駆動部22の外側と列信号処理部25の外側の配線接続部29に配置されていた。これに対して、図7に示す第2の回路配置構成例においては、行駆動部22の配線を接続する上下配線接続構造と列信号処理部25の配線を接続する上下配線接続構造は、それぞれ、行駆動部22の領域内と列信号処理部25の領域内に形成されている。このため、第2の回路配置構成例に示す固体撮像装置1は、上側構造体11及び下側構造体12において配線接続部29が省略されており、第1の回路配置構成例に示す固体撮像装置1よりも、外形サイズの小さな装置を実現し得る。
<8.他の固体撮像装置との比較例>
<比較例1>
 他の固体撮像装置の構造と比較して、固体撮像装置1の構造の特徴について説明する。
 図9は、比較例1として、特開2014-72294号公報(以下、比較構造開示文献1という。)に開示された、固体撮像装置の最終形状における断面を表す図である。
 図9の固体撮像装置600は、第1半導体層611を含む第1素子部621と第1配線部622とを備える第1部分623と、第2半導体層631を含む第2素子部641と第2配線部642とを備える第2部分643とが積層された構造を有する。第1部分623の裏面側には、カラーフィルタ651とオンチップレンズ652などが形成された光学部材653が配置されている。
 固体撮像装置600は、制御ユニットを構成するトランジスタTr3とTr4の外側、および、信号処理ユニットを構成するトランジスタTr5乃至Tr8を配置した領域の外側に、導電部材662を介して、第1配線661と第2配線663を接続する構造が形成され、この接続構造の外側に、外部端子664が配置されている。なお、入出力回路をどこへ配置するかの記載は無い。
 これに対して、本技術は、(1)外部端子14と、(2)外部端子14に接続する入力回路部42もしくは出力回路部47を形成した半導体領域と、(3)撮像を行うフォトダイオード51および画素トランジスタを形成した半導体領域と、(4)カラーフィルタ15およびオンチップレンズ16と、(5)保護基板18と、を略同一となる領域に積層した構造によって、図9の固体撮像装置600よりも、外形サイズを小さくすることができる。
 図9の固体撮像装置600は、その最終形状において、オンチップレンズ652の上側に、オンチップレンズ652を保護するための保護基板を備えていない。そして、比較構造開示文献1では、図9の固体撮像装置600の製造方法として、第1部分623と第2部分643とを接合し、カラーフィルタ651とオンチップレンズ652を形成し、その後、基板を反転させた後、電極部を露出させる開口と外部端子664の形成を行うことが記載されている。外部端子664を形成する際には、外部端子664を金属配線上へ、特定値以上の応力を加えて圧着させる必要がある。オンチップレンズ652上に保護基板を備えない固体撮像装置600において、上記製造方法で外部端子664を形成すると、外部端子664を圧着させる際に、オンチップレンズ652が製造装置に押し付けられ、オンチップレンズ652に傷が付くおそれがある。
 さらに、図9の固体撮像装置600では、外部端子664は、画素アレイ部の外側の領域に形成されており、オンチップレンズ652の直下には形成されていない。この場合、外部端子664を圧着する際にオンチップレンズ652へ加わる力は、外部端子664を圧着するために印加する力が斜め方向に分散されたものとなる。
 仮に、外形サイズの小さな固体撮像装置を実現するために、画素領域の直下、すなわちオンチップレンズ652の直下に外部端子664を形成する場合には、外部端子664を圧着するために印加する力の方向の延長線上にオンチップレンズ652があるため、オンチップレンズ652に加わる力はより大きくなり、オンチップレンズ652への傷の発生がより深刻となるおそれがある。
 また、比較構造開示文献1では、外部端子664を形成した後、カラーフィルタ651とオンチップレンズ652を形成する製法も開示されている。
 しかし、この製法の場合、固体撮像装置表面に外部端子664による突出部を多数備えた状態では、カラーフィルタ651とオンチップレンズ652を形成する際に、これらの製造装置へ固体撮像装置を、真空吸着法と言った一般的な方法では固定することが困難となるおそれがある。
 これに対して、図1の固体撮像装置1は、オンチップレンズ16上に保護基板18を有する。このため、オンチップレンズ16を外部端子14の製造装置へと押し付けることなく、外部端子14を形成することが可能となる。固体撮像装置1は、(1)外部端子14と、(2)外部端子14に接続する入力回路部42もしくは出力回路部47を形成した半導体領域と、(3)撮像を行うフォトダイオード51および画素トランジスタを形成した半導体領域と、(4)カラーフィルタ15およびオンチップレンズ16と、(5)保護基板18と、を略同一となる領域に積層した構造を可能とし、図9の固体撮像装置600よりも、外形サイズを小さくすることができる。
<比較例2>
 図10は、比較例2として、特開2010-50149号公報(比較構造開示文献2)に開示された、固体撮像装置の最終形状における断面を表す図である。
 図10の固体撮像装置700は、フォトダイオード(不図示)、カラーフィルタ711、オンチップレンズ712等が形成される撮像領域722と、その周辺に形成された周辺領域723とに分かれている。
 周辺領域723には、駆動パルスや信号入出力のための第1パッド724が配置されている。第1パッド724には、ボンディングワイヤ725が接続される。そして、撮像領域722内に、基準電位Vssを与える第2パッド726が配置されている。第2パッド726上に、外部端子(半田ボール)727が設けられている。
 以上のように、固体撮像装置700は、画素アレイの下側に外部端子727を備える。
 固体撮像装置1は、(1)外部端子14と、(2)外部端子14に接続する入力回路部42もしくは出力回路部47を形成した半導体領域と、(3)撮像を行うフォトダイオード51および画素トランジスタを形成した半導体領域と、(4)カラーフィルタ15およびオンチップレンズ16と、(5)保護基板18と、を略同一となる領域に積層した構造によって、図10の固体撮像装置700よりも、外形サイズを小さくすることができる。
 図10の固体撮像装置700は、固体撮像素子1の上側構造体11と下側構造体12のような積層構造を備えていない、言い換えれば、トランジスタ回路が形成された半導体基板を1層しか備えない固体半導体装置である。
 図10に開示された固体撮像装置700は、その最終形状において、支持基板731を貫通するビア732と外部端子727とが、撮像領域722内の画素アレイの下側に形成されている。
 しかし、図10において形成されている外部端子727は、基準電位Vss(接地電位)用の端子である。基準電位Vssの端子は、基準電位Vssを固体撮像装置内部へと供給する際、トランジスタ回路によって構成される入力回路を必要としない。このため、図10に開示された固体撮像装置700は、基準電位Vss用の外部端子737を、撮像領域722の下側に配置出来ている。
 一方、撮像領域722には、フォトダイオードと画素トランジスタとを備えた画素が並べて配置されている。このため、トランジスタ回路が形成された半導体基板741を1層しか備えない構造の場合、画素が形成された半導体基板741において、画素領域内に入力回路を併せて形成することは難しい。このため、図10に開示された半導体基板741を1層しか備えない固体撮像装置700は、画素領域の下側に、入出力回路を必要としない電源端子を配置することは可能であるが、入力回路もしくは出力回路を必要とする外部端子、言い換えれば信号入力用または信号出力用の外部端子を配置することは出来ない。
 さらに、図10の固体撮像装置700は、図9に示した固体撮像装置600と同様に、オンチップレンズ712上に保護基板を備えない。このため、外部端子圧着時にオンチップレンズ712に傷が付くという問題が発生する。
 これに対して、固体撮像装置1は、トランジスタ回路を形成した半導体基板を複数層積層した構造を備える。これにより、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子14、言い換えれば信号入力用または信号出力用の信号入出力端子14Cを配置することが可能となる。また、固体撮像装置1は、オンチップレンズ16上に保護基板18を有する。このため、オンチップレンズ16を外部端子14の製造装置へと押し付けることなく、外部端子14を形成することが可能となる。これにより、固体撮像装置1は、(1)外部端子14と、(2)外部端子14に接続する入力回路部42もしくは出力回路部47を形成した半導体領域と、(3)撮像を行うフォトダイオード51および画素トランジスタを形成した半導体領域と、(4)カラーフィルタ15およびオンチップレンズ16と、(5)保護基板18と、を略同一となる領域に積層した構造を可能とし、図10の固体撮像装置700よりも、外形サイズを小さくすることができる。
<比較例3>
 図11は、比較例3として、特開2011-9645号公報(比較構造開示文献3)に開示された、固体撮像装置の最終形状における断面を表す図である。
 図11の固体撮像装置800は、半導体基板811の第1主面(上側の面)に、フォトダイオード及びトランジスタを含む撮像素子812が形成されている。撮像素子812の上側に、多層配線層813、カラーフィルタ814、オーバーコート815、及び、オンチップレンズ816が形成されている。また、固体撮像装置800は、オンチップレンズ816の上側に、保護基板817を備えている。
 撮像素子812やカラーフィルタ814、オンチップレンズ816が形成された撮像画素部822の外側に、半導体基板811を貫通するシリコン貫通電極831、外部に接続される外部端子(はんだボール)832などが形成された周辺回路部823が配置されている。
 図11の固体撮像装置800は、比較例2の固体撮像装置700と同様に、上側構造体と下側構造体を積層させた積層構造を備えてない、言い換えれば、トランジスタ回路が形成された半導体基板を1層しか備えない固体半導体装置である。このため、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子、言い換えれば信号入力用または信号出力用の外部端子を配置することは出来ない。
 これに対して、固体撮像装置1は、トランジスタ回路を形成した半導体基板を複数層積層した構造を備える。これにより、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子14、言い換えれば信号入力用または信号出力用の外部端子14を配置することが可能となる。これにより、固体撮像装置1は、(1)外部端子14と、(2)外部端子14に接続する入力回路部42もしくは出力回路部47を形成した半導体領域と、(3)撮像を行うフォトダイオード51および画素トランジスタを形成した半導体領域と、(4)カラーフィルタ15およびオンチップレンズ16と、(5)保護基板18と、を略同一となる領域に積層した構造を可能とし、図11の固体撮像装置800よりも、外形サイズを小さくすることができる。
 また、図11の固体撮像装置800のように、装置外周部(周辺回路部823)のみにシリコン貫通電極831が形成されている場合には、電源端子やグランド端子についても同様に、装置外周部のみに配置されることになる。この場合、IRドロップ対策や配線遅延対策のために、電源端子及びグランド端子を多数配置する必要があった。これに対して、固体撮像装置1は、貫通ビア88を、上下基板接続領域314より内側の下側構造体12の任意の領域に配置できるので、そのうちの一部を電源端子や接地端子用として使用することができる。即ち、電源端子や接地端子についても任意の領域に配置することができる。これにより、電源端子及び接地端子の個数を、外周部のみに配置した場合よりも少なくすることができる。これにより、固体撮像装置1全体としての回路面積を削減することができる。
<図1の固体撮像装置と比較例との差異>
 固体撮像装置1は、(1)外部端子14と、(2)外部端子14に接続する入力回路部42もしくは出力回路部47を形成した半導体領域と、(3)撮像を行うフォトダイオード51および画素トランジスタを形成した半導体領域と、(4)カラーフィルタ15およびオンチップレンズ16と、(5)保護基板18と、を略同一となる領域に積層した構造によって、外形サイズを小さくすることができるものである。
 比較例1と比較例2に示した、保護基板を備えない、半導体積層構造の固体撮像装置の場合、オンチップレンズに傷が付く恐れがある。すなわち、上記(1)乃至(4)を略同一となる領域に積層した構造にして、本技術と同等の外形サイズの固体撮像装置を得るには、阻害要因がある。つまり、「上記(1)乃至(4)を略同一となる領域に積層して小型の固体撮像装置を実現する」という機能及び作用は、比較例1と比較例2に示した、保護基板を備えない、半導体積層構造の固体撮像装置によっては、得られない機能及び作用である。
 比較例3に示した、トランジスタ回路が形成された半導体基板を1層しか備えない固体半導体装置の場合、上記(1)乃至(5)を略同一となる領域に積層した構造にして、本技術と同等の外形サイズの固体撮像装置を得ることは出来ない。言い換えれば、阻害要因がある。つまり、「上記(1)乃至(5)を略同一のとなる領域に積層して小型の固体撮像装置を実現する」という機能及び作用は、比較例3に示した、トランジスタ回路が形成された半導体基板を1層しか備えない固体撮像装置によっては、得られない機能及び作用である。
 このように、本技術の「上記(1)乃至(5)を略同一となる領域に積層した構造によって、この構造を備えない固体撮像装置よりも、外形サイズの小さな固体撮像装置を実現する」という機能及び作用は、比較例1と比較例2で示した「保護基板を備えない半導体積層構造の固体撮像装置」の構成単独では得られない機能及び作用であり、かつ、比較例3で示した「トランジスタ回路が形成された半導体基板を1層しか備えない固体撮像装置」の構成単独でも得られない機能及び作用である。
<9.固体撮像装置の他の回路配置構成例>
<第3の回路配置構成例>
 図12は、固体撮像装置1の他の回路配置構成例であって、第1の回路配置構成例の変形となる第3の回路配置構成例を示す図である。
 図5に示した第1の回路配置構成例においては、入出力回路部49が、それぞれ、1つの外部端子14ごとに分かれて配置されていた。そして、それぞれの入出力回路部49の周囲を、画像信号処理部26が取り囲んでいた。
 これに対して、図12に示す第3の回路配置構成例においては、入出力回路部49が、複数個の外部端子14毎にまとめて配置されている。入出力回路部49の1つの領域の内部では、例えば、ある外部端子14の入出力回路部49と他の外部端子14の入出力回路部49とが接して配置され、これら入出力回路部49の間には、画像信号処理部26が配置されていない。電源電圧が異なる入出力回路部49と画像信号処理部26とを交互に隣接させて配置する第1の回路配置構成例よりも、電源電圧が同じ複数個の入出力回路部49をまとめて1かたまりの入出力回路部領域として配置する第3の回路配置構成例の方が、電源電圧が異なるウエルの間を分離して配置する箇所が少なくなるため、固体撮像装置1の外形サイズが同じであっても、下側構造体12において、例えば画像信号処理部26へより多くの回路を搭載できる可能性がある。
 さらに、図12に示す第3の回路配置構成例においては、入出力回路部49の一部を、上側構造体11に含まれる画素アレイ部24の下側に配置するのではなく、上側構造体11に含まれる画素周辺回路部の下側、例えば上側構造体11に含まれる行駆動部22の下側、もしくは下側構造体12に含まれる画像信号処理部26を配置する領域の外側に配置しても良い。これにより、固体撮像装置1の外形サイズが同じであっても、下側構造体12において、例えば画像信号処理部26へさらに多くの回路を搭載できる可能性がある。
<第4の回路配置構成例>
 図13は、固体撮像装置1の他の回路配置構成例であって、第1及び第3の回路配置構成例の変形となる第4の回路配置構成例を示す図である。
 図14は、図13のC-C’線における固体撮像装置1に係る断面構造を示す図である。なお便宜上、図14の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
 図13と図14に示す第4の回路配置構成例においては、入出力回路部49、言い換えれば、入力回路部42と出力回路部47の全てを、下側構造体12に含まれる画像信号処理部26を配置した領域の外周部に配置している。この入出力回路部49を配置する領域は、上側構造体11に含まれる行駆動部22と列信号処理部25(画素周辺回路領域313)の下側であっても良いし、上側構造体11に含まれる画素アレイ部24の外周部下側でも良い。
 なお、入出力回路部49を配置する領域は、例えば、列信号処理部25の行方向全体に渡って切れ目なく配置される必要は無く、列信号処理部25と画像信号処理部26との間に、入出力回路部49が配置されない領域があっても良い。
 また、入出力回路部49を配置する領域は、行駆動部22の列方向全体に渡って切れ目なく配置される必要は無く、行駆動部22と画像信号処理部26との間に、入出力回路部49が配置されない領域があっても良い。
 第4の回路配置構成例により、電源電圧が異なるウエルの間を分離して配置する箇所が、第3の回路配置構成例よりも少なくなるため、固体撮像装置1の外形サイズが同じであっても、下側構造体12において、例えば画像信号処理部26へより多くの回路を搭載できる可能性がある。
<第5の回路配置構成例>
 図15は、固体撮像装置1の他の回路配置構成例であって、第1、第3、及び第4の回路配置構成例の変形となる第5の回路配置構成例を示す図である。
 図13に示した第4の回路配置構成例においては、入出力回路部49が、列信号処理部25と画像信号処理部26との間、および、行駆動部22と画像信号処理部26との間に、配置されない領域があった。
 これに対して、図15に示す第5の回路配置構成例においては、入出力回路部49が、列信号処理部25の行方向全体に渡って、また、行駆動部22の列方向全体に渡って、列状に配置されている。これにより、入出力回路部49の面積を大きくできる可能性がある。
 また、第5の回路配置構成例においては、第1及び第3の回路配置構成例の固体撮像装置1と外形サイズが同じであっても、下側構造体12において、例えば画像信号処理部26へより多くの回路を搭載できる可能性がある。
<第6の回路配置構成例>
 図16は、固体撮像装置1の他の回路配置構成例であって、第1及び第3の回路配置構成例の変形となる第6の回路配置構成例を示す図である。
 第1及び第3の回路配置構成例においては、入出力回路部49は、下側構造体12において、上側構造体11の画素アレイ部24の下側となる領域に配置され、その周囲には、画像信号処理部26が配置されていた。
 図16の第6の回路配置構成例においては、下側構造体12の画像信号処理部26は、破線により分割された複数個(図16では3個)の回路ブロックを含む構成となって配置されている。そして、第6の回路配置構成例においては、入出力回路部49は、画像信号処理部26が備える回路ブロックのブロック境界か、または、行駆動部22との境界となる部分に配置されている。
 画像信号処理部26を複数個の回路ブロックに分けて配置する場合、ブロック境界部分に、各回路ブロックが備える回路への電源供給線や接地線を配置する場合がある。このため、ブロック境界部分おける回路と回路との間の距離は、回路ブロック内部における回路と回路との間の距離よりも大きくなるように配置されている場合がある。このように、回路密度が比較的低くなっている回路ブロックの境界部分に入出力回路部49を配置することによって、回路ブロック内部に入出力回路部49を配置する場合よりも、回路のレイアウト設計が容易かつ回路の集積度をあまり下げることなく入出力回路部49を配置することが出来る可能性がある。これにより、固体撮像装置1の外形サイズが同じであっても、第6の回路配置構成例を用いることによって、下側構造体12において、例えば画像信号処理部26へより多くの回路を搭載できる可能性がある。
<第7の回路配置構成例>
 図17は、固体撮像装置1の他の回路配置構成例であって、第5の回路配置構成例の変形となる第7の回路配置構成例を示す図である。
 図17の第7の回路配置構成例においては、上側構造体11に配置されている行駆動部22の面積よりも、下側構造体12に配置されている行駆動部22の面積が大きく形成されている。また、上側構造体11に配置されている行駆動部22よりも、下側構造体12に配置されている行駆動部22の方が、装置の内側方向へ延在させて配置されている。
 同様にして、上側構造体11に配置されている列信号処理部25の面積よりも、下側構造体12に配置されている列信号処理部25の面積が大きく形成されている。また、上側構造体11に配置されている列信号処理部25よりも、下側構造体12に配置されている列信号処理部25の方が、装置の内側方向へ延在させて配置されている。
 これにより、第7の回路配置構成例は、図15に示した第5の回路配置構成例と比較して、固体撮像装置1の画素アレイ部24のサイズが同じであっても、固体撮像装置1の外形サイズを小さく出来る可能性がある。
 なお、第7の回路配置構成例に示した行駆動部22と列信号処理部25の配置例は、本技術の他の構成例へも適応出来る。
<第8の回路配置構成例>
 図18は、固体撮像装置1の他の回路配置構成例であって、第7の回路配置構成例の変形となる第8の回路配置構成例を示す図である。
 図17に示した第7の回路配置構成例においては、下側構造体12に配置される行駆動部22よりも面積が小さいながらも、上側構造体11にも行駆動部22が配置されていた。同様にして、下側構造体12に配置される列信号処理部25よりも面積が小さいながらも、上側構造体11にも列信号処理部25が配置されていた。
 これに対して、図18の第8の回路配置構成例においては、行駆動部22と列信号処理部25が、下側構造体12のみに配置されている。行駆動部22から画素アレイ部24へと出力される信号は、図8に示した画素周辺回路領域313の上下配線接続構造を有する配線接続部29を介して、下側構造体12に配置された行駆動部22から、上側構造体11に配置された画素アレイ部24へと伝達される。同様にして、画素アレイ部24から列信号処理部25へと入力される信号は、図8に示した画素周辺回路領域313の上下配線接続構造を有する配線接続部29を介して、上側構造体11に配置された画素アレイ部24から、下側構造体12に配置された列信号処理部25へと伝達される。これにより、図17に示した第7の回路配置構成例と比較して、第8の回路配置構成例は、固体撮像装置1の画素アレイ部24のサイズが同じであっても、固体撮像装置1の外形サイズを小さく出来る可能性がある。
 なお、第8の回路配置構成例に示した行駆動部22と列信号処理部25の配置例は、本技術の他の構成例へも適応出来る。
<第9の回路配置構成例>
 図19は、固体撮像装置1の他の回路配置構成例であって、第5の回路配置構成例の変形となる第9の回路配置構成例を示す図である。
 図19に示す第9の回路配置構成例においては、行駆動部22と列信号処理部25が、全て上側構造体11に配置されている。そして、下側構造体12において、上側構造体11に配置された行駆動部22と列信号処理部25の下側に位置する領域には、図15に示した第5の回路配置構成例と比較して、画像信号処理部26が、外周方向に延在して配置されている。また、上側構造体11に配置された行駆動部22と列信号処理部25の下側に位置する領域に、入出力回路部49を配置しても良い。これにより、図15に示した第5の回路配置構成例と比較して、第9の回路配置構成例は、固体撮像装置1の画素アレイ部24のサイズが同じであっても、画像信号処理部26の面積を大きくし、画像信号処理部26へより多くの回路を搭載できる可能性がある。
 なお、第9の回路配置構成例に示した行駆動部22と列信号処理部25の配置例は、本技術の他の構成例へも適応出来る。
<第10の回路配置構成例>
 図20は、固体撮像装置1の他の回路配置構成例であって、第2の回路配置構成例の変形となる第10の回路配置構成例を示す図である。
 図21は、図20のD-D’線における固体撮像装置1に係る断面構造を示す図である。なお便宜上、図21の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
 図20と図21に示す第10の回路配置構成例においては、図7と図8に示す第2の回路配置構成例と同様にして、上下配線直接接続構造を、上側構造体11が備える画素周辺回路領域313の内部と、下側構造体12が備える画素周辺回路領域313の内部とに、配置することができる。
 また、図20と図21に示す第10の回路配置構成例においては、入出力回路部49、言い換えれば、入力回路部42と出力回路部47の全てが、下側構造体12の画像信号処理部26が配置された領域の外側に配置されている。この入出力回路部49が配置される領域は、上側構造体11に含まれる行駆動部22と列信号処理部25の下側であっても良いし、上側構造体11に含まれる画素アレイ部24の下側でも良い。
 なお、入出力回路部49が配置される領域は、例えば、列信号処理部25の行方向全体に渡って切れ目なく配置される必要は無く、列信号処理部25と画像信号処理部26との間に、入出力回路部49が配置されない領域があっても良い。
 また、入出力回路部49が配置される領域は、行駆動部22の列方向全体に渡って切れ目なく配置される必要は無く、行駆動部22と画像信号処理部26との間に、入出力回路部49が配置されない領域があっても良い。第10の回路配置構成例により、図7に示した第2の回路配置構成例の固体撮像装置1と外形サイズが同じであっても、下側構造体12において、例えば画像信号処理部26へより多くの回路を搭載できる可能性がある。
 なお、第10の回路配置構成例に示した回路の配置例は、本技術の他の構成例へも適応出来る。
<第11の回路配置構成例>
 図22は、固体撮像装置1の他の回路配置構成例であって、第10の回路配置構成例の変形となる第11の回路配置構成例を示す図である。
 図20に示した第10の回路配置構成例においては、上側構造体11と下側構造体12の双方に、行駆動部22の一部と列信号処理部25の一部とが配置されていた。そして、下側構造体12において、上側構造体11に配置された行駆動部22の下側となる領域であって、かつ、下側構造体12に配置された行駆動部22よりも装置内側となる領域に、入出力回路部49が配置されていた。同様にして、下側構造体12において、上側構造体11に配置された列信号処理部25の下側となる領域であって、かつ、下側構造体12に配置された列信号処理部25よりも装置内側となる領域に、入出力回路部49が配置されていた。
 図22に示す第11の回路配置構成例においては、上側構造体11と下側構造体12の双方に、行駆動部22の一部と列信号処理部25の一部とが配置されている。そして、下側構造体12において、上側構造体11に配置された行駆動部22の下側となる領域であって、かつ、下側構造体12に配置された行駆動部22よりも装置外側となる領域に、入出力回路部49が配置されている。同様にして、下側構造体12において、上側構造体11に配置された列信号処理部25の下側となる領域であって、かつ、下側構造体12に配置された列信号処理部25よりも装置外側となる領域に、入出力回路部49が配置されている。
 これにより、図20に示した第10の回路配置構成例と比較して、例えば、下側構造体12において、下側構造体12に配置される画像信号処理部26と行駆動部22との間の信号線、および、画像信号処理部26と列信号処理部25との間の信号線の配置が容易になる、あるいは、これらの信号線を高密度に配置できる可能性がある。
 なお、第11の回路配置構成例に示した回路の配置例は、本技術の他の構成例へも適応出来る。
<10.固体撮像装置の詳細構造>
 次に、図23を参照して、固体撮像装置1の詳細構造について説明する。図23は、ツインコンタクト構造を備えた固体撮像装置1の外周付近を拡大して示した断面図である。
 下側構造体12には、例えばシリコン(Si)で構成された半導体基板81の上側(上側構造体11側)に、多層配線層82が形成されている。この多層配線層82により、図6に示した入出力回路領域311、信号処理回路領域312(図23では不図示)、画素周辺回路領域313などが形成されている。
 多層配線層82は、上側構造体11に最も近い最上層の配線層83a、中間の配線層83b、及び、半導体基板81に最も近い最下層の配線層83cなどからなる複数の配線層83と、各配線層83の間に形成された層間絶縁膜84とで構成される。
 複数の配線層83は、例えば、銅(Cu)、アルミニウム(Al)、タングステン(W)などを用いて形成され、層間絶縁膜84は、例えば、シリコン酸化膜、シリコン窒化膜などで形成される。複数の配線層83及び層間絶縁膜84のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって2つ以上の材料を使い分けてもよい。
 半導体基板81の所定の位置には、半導体基板81を貫通するシリコン貫通孔85が形成されており、シリコン貫通孔85の内壁に、絶縁膜86を介して接続導体87が埋め込まれることにより、貫通ビア(TSV:Through Silicon Via)88が形成されている。絶縁膜86は、例えば、SiO2膜やSiN膜などで形成することができる。貫通ビア88は、本実施形態では、外部端子14側よりも配線層83側の平面積が小さい逆テーパ形状となっているが、反対に、外部端子14側の平面積が小さい順テーパ形状でもよいし、外部端子14側と配線層83側の面積が略同一の非テーパ形状でも良い。
 貫通ビア88の接続導体87は、半導体基板81の下面側に形成された再配線90と接続されており、再配線90は、外部端子14と接続されている。接続導体87及び再配線90は、例えば、銅(Cu)、タングステン(W)、チタン(Ti)、タンタル(Ta)、チタンタングステン合金(TiW)、ポリシリコンなどで形成することができる。
 また、半導体基板81の下面側には、外部端子14が形成されている領域を除いて、再配線90と絶縁膜86を覆うように、ソルダマスク(ソルダレジスト)91が形成されている。
 一方、上側構造体11には、例えばシリコン(Si)で構成された半導体基板101の下側(下側構造体12側)に、多層配線層102が形成されている。この多層配線層102により、図3に示した画素31の回路が形成されている。
 多層配線層102は、半導体基板101に最も近い最上層の配線層103a、中間の配線層103b、及び、下側構造体12に最も近い最下層の配線層103cなどからなる複数の配線層103と、各配線層103の間に形成された層間絶縁膜104とで構成される。
 複数の配線層103及び層間絶縁膜104として使用される材料は、上述した配線層83及び層間絶縁膜84の材料と同種のものを採用することができる。また、複数の配線層103や層間絶縁膜104が、1または2つ以上の材料を使い分けて形成されてもよい点も、上述した配線層83及び層間絶縁膜84と同様である。
 なお、図23の例では、上側構造体11の多層配線層102は5層の配線層103で構成され、下側構造体12の多層配線層82は4層の配線層83で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。
 半導体基板101内には、PN接合により形成されたフォトダイオード51が、画素31ごとに形成されている。
 また、詳細な図示は省略されているが、多層配線層102と半導体基板101には、転送トランジスタ52、増幅トランジスタ55などの複数の画素トランジスタや、FD53なども形成されている。
 カラーフィルタ15とオンチップレンズ16が形成されていない半導体基板101の所定の位置には、上側構造体11の所定の配線層103と接続されているシリコン貫通電極109と、下側構造体12の所定の配線層83と接続されているチップ貫通電極105が、形成されている。
 チップ貫通電極105とシリコン貫通電極109は、半導体基板101上面に形成された接続用配線106で接続されている。また、シリコン貫通電極109及びチップ貫通電極105のそれぞれと半導体基板101との間には、絶縁膜107が形成されている。
 半導体基板101のフォトダイオード51とカラーフィルタ15の間は平坦化膜108が形成されており、オンチップレンズ16とガラスシール樹脂17の間も、平坦化膜110が形成されている。
 以上のように、図1に示される固体撮像装置1の積層構造体13は、下側構造体12の多層配線層82側と、上側構造体11の多層配線層102側とを貼り合わせた積層構造となっている。図23では、下側構造体12の多層配線層82と、上側構造体11の多層配線層102との貼り合わせ面が、一点鎖線で示されている。
 また、固体撮像装置1の積層構造体13では、上側構造体11の配線層103と下側構造体12の配線層83が、シリコン貫通電極109とチップ貫通電極105の2本の貫通電極により接続され、下側構造体12の配線層83と外部端子(裏面電極)14が、貫通ビア88と再配線90により接続されている。これにより、上側構造体11の画素31で生成された画素信号が、下側構造体12に伝送され、下側構造体12で信号処理が施されて、外部端子14から、装置の外部へ出力される。
<11.製造方法>
<ツインコンタクト構造の場合の製造方法>
 次に、図24乃至図38を参照して、ツインコンタクト構造を備えた固体撮像装置1の製造方法について説明する。
 初めに、ウエハ状態の下側構造体12と上側構造体11とが別々に製造される。
 下側構造体12としては、シリコン基板(シリコンウエハ)81の各チップ部となる領域に、入出力回路部49や、行駆動部22または列信号処理部25の一部となる多層配線層82が形成される。この時点での半導体基板81は、薄肉化される前の状態であり、例えば、600μm程度の厚みを有する。
 一方、上側構造体11としては、シリコン基板(シリコンウエハ)101の各チップ部となる領域に各画素31のフォトダイオード51や画素トランジスタのソース/ドレイン領域が形成される。また、半導体基板101の一方の面に、行駆動信号線32、垂直信号線33などを構成する多層配線層102が形成される。この時点での半導体基板101も、薄肉化される前の状態であり、例えば、600μm程度の厚みを有する。
 そして、図24に示されるように、製造されたウエハ状態の、下側構造体12の多層配線層82側と上側構造体11の多層配線層102側とが向き合うように貼り合わされた後、図25に示されるように、上側構造体11の半導体基板101が、薄肉化される。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、上側構造体11と下側構造体12の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜(ブロック膜)、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。
 上側構造体11の半導体基板101が薄肉化された後、図26に示されるように、上下配線接続領域314となる領域に、ダマシン法などを用いて、シリコン貫通電極109及びチップ貫通電極105、それらを接続する接続用配線106が、形成される。
 次に、図27に示されるように、各画素31のフォトダイオード51の上方に、平坦化膜108を介して、カラーフィルタ15及びオンチップレンズ16が形成される。
 そして、図28に示されるように、上側構造体11と下側構造体12とが貼り合わされた積層構造体13のオンチップレンズ16が形成されている面全体に、平坦化膜110を介してガラスシール樹脂17が塗布され、図29に示されるように、キャビティレス構造で、ガラス保護基板18が接続される。
 次に、図30に示されるように、積層構造体13全体が反転された後、下側構造体12の半導体基板81が、デバイス特性に影響がない程度の厚み、例えば、30乃至100μm程度に薄肉化される。
 次に、図31に示されるように、薄肉化された半導体基板81上の、貫通ビア88(不図示)を配置する位置が開口されるように、フォトレジスト221がパターニングされた後、ドライエッチングにより、半導体基板81と、その下の層間絶縁膜84の一部が除去され、開口部222が形成される。
 次に、図32に示されるように、開口部222を含む半導体基板81上面全体に、絶縁膜(アイソレーション膜)86が、例えば、プラズマCVD法で成膜される。上述したように、絶縁膜86は、例えば、SiO2膜やSiN膜などとすることができる。
 次に、図33に示されるように、開口部222の底面の絶縁膜86が、エッチバック法を用いて除去され、半導体基板81に最も近い配線層83cが露出される。
 次に、図34に示されるように、スパッタ法を用いて、バリアメタル膜(不図示)と、Cuシード層231が形成される。バリアメタル膜は、図35に示す接続導体87(Cu)の拡散を防止するための膜であり、Cuシード層231は、電解めっき法により接続導体87を埋め込む際の電極となる。バリアメタル膜の材料には、タンタル(Ta)、チタン(Ti)、タングステン(W)、ジルコニウム(Zr)及び、その窒化膜、炭化膜等を用いることができる。本実施形態においては、バリアメタル膜としてチタンが用いられる。
 次に、図35に示されるように、Cuシード層231上の所要の領域にレジストパターン241を形成した後、電解めっき法により、接続導体87としての銅(Cu)がめっきされる。これにより、貫通ビア88が形成されるとともに、半導体基板81上側に再配線90も形成される。
 次に、図36に示されるように、レジストパターン241が除去された後、ウェットエッチングにより、レジストパターン241下のバリアメタル膜(不図示)とCuシード層231が除去される。
 次に、図37に示されるように、ソルダマスク91を形成して、再配線90を保護した後、外部端子14を搭載する領域のみソルダマスク91を除去することで、ソルダマスク開口部242が形成される。
 そして、図38に示されるように、ソルダマスク開口部242に、はんだボールマウント法などにより、外部端子14が形成される。
 以上のように、本開示の製造方法によれば、まず、光電変換を行うフォトダイオード51や画素トランジスタ回路などが形成された上側構造体11(第1の半導体基板)と、画素31から出力された画素信号を固体撮像装置1の外部へ出力するための入出力回路部49が画素アレイ部24の下方となるように形成された下側構造体12(第2の半導体基板)とが、配線層どうしが向き合うようにして貼り合わされる。そして、下側構造体12を貫通する貫通ビア88が形成され、入出力回路部49と貫通ビア88を介して固体撮像装置1の外部と電気的に接続する外部端子14が形成される。これにより、図5に示した固体撮像装置1を製造することができる。
 本開示の製造方法によれば、ガラス保護基板18を支持基板として、貫通ビア88を形成するので、貫通ビア88は、外部端子14側から配線層83(回路)側へと掘り込んだ形状となる。
<Cu-Cu直接接合構造の場合の製造方法>
 次に、図39乃至図43を参照して、下側構造体12と上側構造体11がCu-Cu直接接合構造により接続される場合の固体撮像装置1の製造方法について説明する。
 初めに、上下配線接続構造としてツインコンタクト構造を採用した場合における製造方法と同様に、ウエハ状態の下側構造体12と上側構造体11とが別々に製造される。
 ただし、ツインコンタクト構造と異なる点として、図39に示されるように、画素アレイ部24のさらに外側となる上下配線接続領域314のうち、上側構造体11において、下側構造体12に最も近い最下層の配線層103cよりさらに下側構造体12側に、下側構造体12の配線層83xと直接接続するための配線層103xが形成されている。
 同様に、上下配線接続領域314のうち、下側構造体12においても、上側構造体11に最も近い最上層の配線層83aよりさらに上側構造体11側に、上側構造体11の配線層103xと直接接続するための配線層83xが形成されている。
 そして、図40に示されるように、下側構造体12の多層配線層82側と、上側構造体11の多層配線層102側とが向き合うように貼り合わされた後、上側構造体11の半導体基板101が、薄肉化される。この貼り合わせにより、下側構造体12の配線層83xと、上側構造体11の配線層103xが、金属結合(Cu-Cu接合)により接続される。
 次に、図41に示されるように、各画素31のフォトダイオード51の上方に、平坦化膜108を介して、カラーフィルタ15及びオンチップレンズ16が形成される。
 そして、図42に示されるように、貼り合わされた下側構造体12と上側構造体11のオンチップレンズ16が形成されている面全体に、平坦化膜110を介してガラスシール樹脂17が塗布され、キャビティレス構造で、ガラス保護基板18が接続される。
 なお、この例では、下側構造体12において、入出力回路部49や行駆動部22または列信号処理部25の一部となる配線層83a乃至83cとは別に、上側構造体11の配線層103と直接接続するための配線層83xを形成し、上側構造体11において、画素トランジスタの駆動配線等となる配線層103a乃至103cとは別に、下側構造体12の配線層83と直接接続するための配線層103xを形成したが、勿論、下側構造体12の最上層の配線層83aと、上側構造体11の最下層の配線層103cを、金属結合(Cu-Cu接合)により接続してもよい。
 図42に示した以降の工程は、上下配線接続構造としてツインコンタクト構造を採用した場合の、図30乃至図38を参照して説明した工程と同様である。最終状態として、図43に示す状態となる。
<12.さらなる変形例>
<さらなる変形例その1>
 次に、図44を参照して、固体撮像装置1のさらなる変形例について説明する。
 図44のAは、さらなる変形例その1に係る固体撮像装置1の外周付近の断面図であり、図44のBは、さらなる変形例その1に係る固体撮像装置1の外部端子14側の平面図である。
 さらなる変形例その1では、図44のAに示されるように、外部端子14が、平面位置で貫通ビア88の位置と重なるように、貫通ビア88の直上に形成されている。これにより、図44のBに示されるように、固体撮像装置1の裏面側に再配線90を形成する面積が不要となるので、入出力部21を形成する面積不足を解消することができる。
<さらなる変形例その2>
 次に、図45を参照して、固体撮像装置1のさらなる変形例について説明する。
 図45は、さらなる変形例その2に係る固体撮像装置1の断面図である。
 さらなる変形例その2では、例えば一般的な針立て式の半導体装置測定機を用いて、固体撮像装置1を固片化する前の状態、言い換えれば複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の動作を測定することを目的として、固体撮像装置1は、測定用の針を立てるための導電性パッド411を備えている。
 針立て測定用の導電性パッド411は、図45に示すように、画素アレイ部24の外側の領域、例えば、行駆動部22や列信号処理部25などが形成された画素周辺回路領域313の上側に形成されている。導電性パッド411は、シリコン貫通電極412により、上側構造体11の所定の配線層103に接続されている。
 固体撮像装置1の表面に保護基板18が配置される前に、針立て測定用の導電性パッド411が形成されていることが望ましい。これにより、保護基板18を固定する前に、複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の動作を測定することが可能となる。
 針立て測定用の導電性パッド411は、上側構造体11が備える多層配線層102の一部で形成されて良い。
 また、針立て測定用の導電性パッド411は、固体撮像装置1が備える、基準レベル信号、言い換えれば黒レベル信号を取得するための、一般的にはオプティカルブラック画素領域あるいは単にオプティカルブラック領域(不図示)と呼ばれる領域の上側に形成されても良い。
 針立て測定用の導電性パッド411を、固体撮像装置1の保護基板18を固定する前に固体撮像装置1に形成することで、保護基板18を形成する前の、複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の動作を、針立て式の半導体装置の測定装置を用いて測定することが可能になる。
<さらなる変形例その3>
 次に、図46を参照して、固体撮像装置1のさらなる変形例について説明する。
 図46は、さらなる変形例その3に係る固体撮像装置1の断面図である。
 さらなる変形例その3に係る固体撮像装置1もまた、例えば一般的な針立て式の半導体装置測定機を用いて、固体撮像装置1を固片化する前の状態、言い換えれば複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の動作を測定することを目的として、測定用の針を立てるための導電性パッド421を備えている。
 針立て測定用の導電性パッド421は、図46に示すように、各固体撮像装置1の間のスクライブライン(ダイシングライン)上に形成されている。
 固体撮像装置1の表面に保護基板18が配置される前に、針立て測定用の導電性パッド421が形成されていることが望ましい。これにより、保護基板18を固定する前に、複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の動作を測定することが可能となる。
 針立て測定用の導電性パッド421は、上側構造体11が備える多層配線層102の一部で形成されて良いし、下側構造体12が備える多層配線層82の一部で形成されても良いし、あるいは、上下配線接続構造で用いる導電層の一部と同じ層で形成されても良い。そして、針立て測定用の導電性パッド421は、上側構造体11が備える多層配線層102の一部を介して固体撮像装置1の内部と接続されて良いし、あるいは、下側構造体12が備える多層配線層82の一部を介して固体撮像装置1の内部と接続されても良い。
 針立て測定用の導電性パッド421を、固体撮像装置1の保護基板18を固定する前に固体撮像装置1に形成することで、保護基板18を形成する前の、複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の動作を、針立て式の半導体装置の測定装置を用いて測定することが可能になる。
<さらなる変形例その4>
 次に、図47を参照して、固体撮像装置1のさらなる変形例について説明する。
 図47は、さらなる変形例その4に係る固体撮像装置1の断面図である。
 さらなる変形例その4に係る固体撮像装置1もまた、複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の動作を測定することを目的として、測定用の針を立てるための導電性パッド422を備えている。
 針立て測定用の導電性パッド422は、図47に示すように、複数個の固体撮像装置1がウエハ上に形成された状態で、下側構造体12の下側に形成されている。針立て測定用の導電性パッド422は、例えば、下側構造体12が備える再配線90で形成されて良い。
 複数個の固体撮像装置1がウエハ上に形成された状態で、固体撮像装置1の表面に保護基板18が配置された後に、上記ウエハを上下反転させ、保護基板18を下側、針立て測定用の導電性パッド422を上側に配置させて、固体撮像装置1の動作を測定することが可能となる。この場合、固体撮像装置1の下側から光を入射させる装置を用いて、固体撮像装置1の動作を測定しても良い。
<13.3層の積層構造体の例>
 上述した各実施形態は、固体撮像装置1の積層構造体13が、下側構造体12と上側構造体11の2層で構成されていたが、3層以上の構造体で構成することもできる。
 図48及び図49を参照して、下側構造体12と上側構造体11の間に、第3構造体511を設けることにより、積層構造体13が3層で構成される例について説明する。
 図48においては、画素アレイ部24が、画素共有構造を有する場合の構成が示されている。
 画素共有構造は、フォトダイオード(PD)51と転送トランジスタ52については画素31ごとに有するが、FD53、増幅トランジスタ55、リセットトランジスタ54、及び選択トランジスタ56ついては複数画素で共有する構造である。
 図48では、共有ユニット520として、行方向に2個ずつ、列方向に2個ずつ(2x2)の4画素で、FD53、増幅トランジスタ55、リセットトランジスタ54、及び選択トランジスタ56を共有する構造が示されている。
 4個の転送トランジスタ52のゲート電極には、それぞれ行方向に延在する転送トランジスタ駆動信号線521が1本ずつ接続されている。4個の転送トランジスタ52のゲート電極のそれぞれに接続され、行方向に延在する4本の転送トランジスタ駆動信号線521は、4本が平行になって、列方向に並べて配置されている。
 FD53は、不図示の配線を介して、増幅トランジスタ55のゲート電極およびリセットトランジスタ54の拡散層へ接続されている。リセットトランジスタ54のゲート電極には、行方向に延在するリセットトランジスタ駆動信号線522が1本接続されている。
 選択トランジスタ56のゲート電極には、行方向に延在する選択トランジスタ駆動信号線523が1本接続されている。選択トランジスタ56は省略される場合もある。
 図2に示した固体撮像装置1のシステム構成例においては、列方向に延在する垂直信号線33に、複数個の画素31が、画素毎に接続されていた。そして、複数本の垂直信号線33のそれぞれが、その先に配置された列信号処理部25へと接続され、列信号処理部25において、ノイズ処理やAD変換処理が行われていた。
 これに対して、図48に示す3層の積層構造体13による固体撮像装置1は、下側構造体12と上側構造体11の間の第3構造体511に、エリア信号処理部531を備える。
 エリア信号処理部531は、ノイズ処理部やADCを有する読み出し信号処理部532と、AD変換後のデジタルデータを保持するデータ保持部533を備える。
 例えば、共有ユニット520の画素31それぞれが、AD変換後に16ビットで表されるデータを出力する場合には、データ保持部533は、これらのデータを保持するために、64ビット分のラッチやシフトレジスタなどのデータ保持手段を備える。
 エリア信号処理部531は、さらに、データ保持部533に保持されたデータを、エリア信号処理部531の外部へ出力するための出力信号配線537を備える。この出力信号配線は、例えば、データ保持部533に保持された64ビットのデータを並列して出力する64ビットの信号線であっても良いし、データ保持部533に保持された4画素分のデータを、1画素分ずつ出力するための16ビットの信号線であっても良いし、あるいは1画素分のデータの半分となる8ビットの信号線や、2画素分のデータとなる32ビットの信号線であっても良い。あるいは、データ保持部533に保持されたデータを1ビットずつ読み出す1ビットの信号線であっても良い。
 図48に示す固体撮像装置1は、上側構造体11の1個の共有ユニット520が、第3構造体511の1個のエリア信号処理部531に接続されている。言い換えれば、共有ユニット520とエリア信号処理部531が1対1に対応している。このため、図48に示すように、第3構造体511は、エリア信号処理部531が、行方向および列方向にそれぞれ複数個配列されたエリア信号処理部アレイ534を備える。
 また、第3構造体511は、行方向および列方向にそれぞれ複数個配列された各エリア信号処理部531が備えるデータ保持部533のデータを読み出す行アドレス制御部535を備える。行アドレス制御部535は、一般的な半導体メモリ装置と同じように、行方向の読出し位置を定める。
 エリア信号処理部アレイ534の行方向に並ぶエリア信号処理部531は、行アドレス制御部535から行方向に延びる制御信号線に接続され、行アドレス制御部535の制御によって、エリア信号処理部531の動作が制御される。
 エリア信号処理部アレイ534の列方向に並ぶエリア信号処理部531は、列方向に延びる列読出し信号線537に接続され、列読出し信号線は、エリア信号処理部アレイ534の先に配置された列読出し部536へと接続されている。
 エリア信号処理部アレイ534の各エリア信号処理部531のデータ保持部533に保持されたデータは、行方向に並んだ全てのエリア信号処理部531のデータ保持部533のデータが、同時に、列読出し部536へと読み出されても良いし、列読出し部536から指定された、特定のエリア信号処理部531のデータのみが読み出されても良い。
 列読出し部536には、エリア信号処理部531から読み出したデータを、第3構造体511の外部へと出力するための配線が接続されている。
 下側構造体12は、第3構造体511の列読出し部536からの配線が接続され、この列読出し部536から出力されたデータを受け取るための読出し部541を備える。
 また、下側構造体12は、第3構造体511から受け取ったデータを画像信号処理するための画像信号処理部26を備える。
 さらに、下側構造体12は、第3構造体511から受け取ったデータを画像信号処理部26を経由して出力するあるいは経由せずに出力するための入出力部21を備える。この入出力部21は、出力回路部47だけでなく、例えば、画素アレイ部24で使用するタイミング信号や、画像信号処理部26で使用する特性データを、固体撮像装置1の外部から装置内へ入力するための入力回路部42を備えていても良い。
 図49のBに示されるように、上側構造体11に形成された各共有ユニット520は、その共有ユニット520の直下に配置された第3構造体511のエリア信号処理部531と接続されている。この上側構造体11と第3構造体511との間の配線接続は、例えば、図8に示したCu-Cu直接接合構造によって接続することができる。
 また、図49のBに示されるように、第3構造体511に形成されたエリア信号処理部アレイ534の外側の列読出し部536は、その列読出し部536の直下に配置された下側構造体12の読出し部541と接続されている。この第3構造体511と下側構造体12との間の配線接続は、例えば、図8に示したCu-Cu直接接合構造、あるいは、図6に示したツインコンタクト構造によって接続することができる。
 従って、図49のAに示されるように、上側構造体11に形成された各共有ユニット520の画素信号が、第3構造体511の対応するエリア信号処理部531に出力される。エリア信号処理部531のデータ保持部533で保持されているデータが、列読出し部536から出力され、下側構造体12の読出し部541に供給される。そして、画像信号処理部26において、データに対して、各種の信号処理(例えば、トーンカーブ補正処理)が施され、入出力部21から、装置外部へ出力される。
 なお、3層の積層構造体13による固体撮像装置1において、下側構造体12に形成される入出力部21は、第3構造体511の行アドレス制御部535の下側に配置して良い。
 また、3層の積層構造体13による固体撮像装置1において、下側構造体12に形成される入出力部21は、第3構造体511のエリア信号処理部531の下側に配置しても良い。
 さらに、3層の積層構造体13による固体撮像装置1において、下側構造体12に形成される入出力部21は、上側構造体11の画素アレイ部24の下側に配置しても良い。
<14.電子機器への適用例>
 本技術は、固体撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部(光電変換部)に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
 図50は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
 図50の撮像装置900は、レンズ群などからなる光学部901、図1の固体撮像装置1の構成が採用される固体撮像装置(撮像デバイス)902、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路903を備える。また、撮像装置900は、フレームメモリ904、表示部905、記録部906、操作部907、および電源部908も備える。DSP回路903、フレームメモリ904、表示部905、記録部906、操作部907および電源部908は、バスライン909を介して相互に接続されている。
 光学部901は、被写体からの入射光(像光)を取り込んで固体撮像装置902の撮像面上に結像する。固体撮像装置902は、光学部901によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置902として、図1の固体撮像装置1、即ち、積層構造体13の動作を測定することを目的として、測定用の針を立てるための導電性パッドが外周部に設けられておらず、入出力回路部49が上側構造体11の画素アレイ部24の領域の下方、若しくは、上側構造体11の画素周辺回路領域313の下方の領域に配置されることにより小型化された固体撮像装置を用いることができる。
 表示部905は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置902で撮像された動画または静止画を表示する。記録部906は、固体撮像装置902で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
 操作部907は、ユーザによる操作の下に、撮像装置900が持つ様々な機能について操作指令を発する。電源部908は、DSP回路903、フレームメモリ904、表示部905、記録部906および操作部907の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
 上述したように、固体撮像装置902として、上述した各実施形態に係る固体撮像装置1を用いることで、半導体パッケージのパッケージサイズを小型化することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置900においても、装置の小型化を図ることができる。
<15.イメージセンサの使用例>
 図51は、上述の固体撮像装置1を使用する使用例を示す図である。
 固体撮像装置1としてのCMOSイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
 ・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
 ・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
 ・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
 ・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
 ・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
 ・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
 ・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
 ・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
 固体撮像装置1は、電子を信号電荷とするもの、正孔を信号電荷とするものの両方に適用できる。
 また、本開示は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置(物理量分布検知装置)全般に対して適用可能である。
 また、本開示は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
 本開示の実施形態は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
 例えば、上述した複数の実施形態の全てまたは一部を組み合わせた形態を採用することができる。
 なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
 なお、本開示は以下のような構成も取ることができる。
(1)
 光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、
 前記第1構造体の上方に位置するガラス基板と、
 所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第1構造体の下方に位置する第2構造体とが、
 積層されて構成されており、
 前記出力回路部、前記出力回路部に接続され前記第2構造体の一部を構成する半導体基板を貫通する第1貫通ビア、及び、前記第1貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
 前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第2貫通ビア、及び、前記第2貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
 前記第1構造体の前記画素アレイ部の下方に配置されている
 固体撮像装置。
(2)
 光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成されており、
 前記出力回路部、前記第2構造体の一部を構成する半導体基板を貫通する第1貫通ビア、及び、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方に配置され、
 前記出力回路部は、前記第1貫通ビアを介して、前記信号出力用外部端子と接続されている
 固体撮像装置。
(3)
 前記第1構造体には、前記画素を駆動する駆動部の少なくとも一部が、前記画素アレイ部の周辺に画素周辺回路領域として形成されており、
 複数の前記出力回路部の一部は、前記第1構造体の前記画素周辺回路領域の下方にも配置され、前記第1貫通ビアを介して、前記信号出力用外部端子と接続されている
 前記(2)に記載の固体撮像装置。
(4)
 前記信号出力用外部端子は、はんだボールである
 前記(2)または(3)に記載の固体撮像装置。
(5)
 前記はんだボールは、前記第1貫通ビアと重なる平面位置に形成されている
 前記(4)に記載の固体撮像装置。
(6)
 前記はんだボールは、再配線を介して前記第1貫通ビアと電気的に接続されている
 前記(4)に記載の固体撮像装置。
(7)
 前記信号出力用外部端子は、再配線である
 前記(2)または(3)に記載の固体撮像装置。
(8)
 前記出力回路部は、前記信号出力用外部端子と1対1に配置されている
 前記(2)乃至(7)のいずれかに記載の固体撮像装置。
(9)
 前記出力回路部は、列状に配置されている
 前記(2)乃至(7)のいずれかに記載の固体撮像装置。
(10)
 前記出力回路部は、複数個の前記信号出力用外部端子単位で集積して配置されている
 前記(2)乃至(7)のいずれかに記載の固体撮像装置。
(11)
 前記第2構造体には、所定の信号を前記装置の外部から入力させる入力回路部も形成されており、
 前記入力回路部は、前記第1構造体の前記画素アレイ部の下方に配置され、前記第2構造体の一部を構成する半導体基板を貫通する第2貫通ビアを介して、前記装置の外部と接続する信号入力用外部端子と接続されている
 前記(2)乃至(10)のいずれかに記載の固体撮像装置。
(12)
 前記第1構造体には、前記画素を駆動する駆動部の少なくとも一部が、前記画素アレイ部の周辺に画素周辺回路領域として形成されており、
 複数の前記入力回路部の一部は、前記第1構造体の前記画素周辺回路領域の下方にも配置され、前記第2貫通ビアを介して、前記信号入力用外部端子と接続されている
 前記(11)に記載の固体撮像装置。
(13)
 前記第2構造体には、信号処理回路領域も形成されている
 前記(2)乃至(12)のいずれかに記載の固体撮像装置。
(14)
 前記第1構造体と前記第2構造体は、ツインコンタクト構造により、電気的に接続されている
 前記(2)乃至(13)のいずれかに記載の固体撮像装置。
(15)
 前記第1構造体と前記第2構造体は、シェアコンタクト構造により、電気的に接続されている
 前記(2)乃至(13)のいずれかに記載の固体撮像装置。
(16)
 前記第1構造体と前記第2構造体は、Cu-Cu接合により、電気的に接続されている
 前記(2)乃至(13)のいずれかに記載の固体撮像装置。
(17)
 前記第1構造体の前記画素アレイ部内のオンチップレンズの上に、前記オンチップレンズを保護する保護基板が配置されている
 前記(2)乃至(16)のいずれかに記載の固体撮像装置。
(18)
 前記第1構造体と前記第2構造体に加えて、データ保持部が形成された第3構造体を含む3層の積層構造体で構成されている
 前記(2)乃至(17)のいずれかに記載の固体撮像装置。
(19)
 光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が前記画素アレイ部の下方となるように形成された第2構造体とを、配線層どうしが向き合うようにして貼り合わせ、
 前記第2構造体の一部を構成する半導体基板を貫通する貫通ビアを形成し、
 前記貫通ビアを介して前記出力回路部と電気的に接続し、前記装置の外部と接続する信号出力用外部端子を、前記第1構造体の前記画素アレイ部の下方となる位置に形成する
 固体撮像装置の製造方法。
(20)
 光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成されており、
 前記出力回路部、前記第2構造体の一部を構成する半導体基板を貫通する貫通ビア、及び、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方に配置され、
 前記出力回路部は、前記貫通ビアを介して、前記信号出力用外部端子と接続されている
 固体撮像装置
 を備える電子機器。
 1 固体撮像装置, 11 第1構造体(上側構造体), 12 第2構造体(下側構造体), 13 積層構造体, 14 外部端子(信号入出力端子), 15 カラーフィルタ, 16 オンチップレンズ, 17 ガラスシール樹脂, 18 保護基板, 21 入出力部, 22 行駆動部, 24 画素アレイ部, 25 列信号処理部, 26 画像信号処理部, 31 画素, 41 入力端子, 42 入力回路部, 47 出力回路部, 48 出力端子, 49 入出力回路部, 51 フォトダイオード, 81 半導体基板, 88 貫通電極ビア, 90 再配線, 101 半導体基板, 105 チップ貫通電極, 106 接続用配線, 109 シリコン貫通電極, 311 入出力回路領域, 312 信号処理回路領域, 313 画素周辺回路領域, 314 上下基板接続領域, 321 I/O回路, 511 第3構造体, 351 メモリ基板, 352 メモリ回路, 400 撮像装置, 402 固体撮像装置, 531 エリア信号処理部, 533 データ保持部, 900 撮像装置, 902 固体撮像装置

Claims (20)

  1.  光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、
     前記第1構造体の上方に位置するガラス基板と、
     所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第1構造体の下方に位置する第2構造体とが、
     積層されて構成されており、
     前記出力回路部、前記出力回路部に接続され前記第2構造体の一部を構成する半導体基板を貫通する第1貫通ビア、及び、前記第1貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
     前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第2貫通ビア、及び、前記第2貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
     前記第1構造体の前記画素アレイ部の下方に配置されている
     固体撮像装置。
  2.  光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成されており、
     前記出力回路部、前記第2構造体の一部を構成する半導体基板を貫通する第1貫通ビア、及び、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方に配置され、
     前記出力回路部は、前記第1貫通ビアを介して、前記信号出力用外部端子と接続されている
     固体撮像装置。
  3.  前記第1構造体には、前記画素を駆動する駆動部の少なくとも一部が、前記画素アレイ部の周辺に画素周辺回路領域として形成されており、
     複数の前記出力回路部の一部は、前記第1構造体の前記画素周辺回路領域の下方にも配置され、前記第1貫通ビアを介して、前記信号出力用外部端子と接続されている
     請求項2に記載の固体撮像装置。
  4.  前記信号出力用外部端子は、はんだボールである
     請求項2に記載の固体撮像装置。
  5.  前記はんだボールは、前記第1貫通ビアの位置と重なる平面位置に形成されている
     請求項4に記載の固体撮像装置。
  6.  前記はんだボールは、再配線を介して前記第1貫通ビアと電気的に接続されている
     請求項4に記載の固体撮像装置。
  7.  前記信号出力用外部端子は、再配線である
     請求項2に記載の固体撮像装置。
  8.  前記出力回路部は、前記信号出力用外部端子と1対1に配置されている
     請求項2に記載の固体撮像装置。
  9.  前記出力回路部は、列状に配置されている
     請求項2に記載の固体撮像装置。
  10.  前記出力回路部は、複数個の前記信号出力用外部端子単位で集積して配置されている
     請求項2に記載の固体撮像装置。
  11.  前記第2構造体には、所定の信号を前記装置の外部から入力させる入力回路部も形成されており、
     前記入力回路部は、前記第1構造体の前記画素アレイ部の下方に配置され、前記第2構造体の一部を構成する半導体基板を貫通する第2貫通ビアを介して、前記装置の外部と接続する信号入力用外部端子と接続されている
     請求項2に記載の固体撮像装置。
  12.  前記第1構造体には、前記画素を駆動する駆動部の少なくとも一部が、前記画素アレイ部の周辺に画素周辺回路領域として形成されており、
     複数の前記入力回路部の一部は、前記第1構造体の前記画素周辺回路領域の下方にも配置され、前記第2貫通ビアを介して、前記信号入力用外部端子と接続されている
     請求項11に記載の固体撮像装置。
  13.  前記第2構造体には、信号処理回路領域も形成されている
     請求項2に記載の固体撮像装置。
  14.  前記第1構造体と前記第2構造体は、ツインコンタクト構造により、電気的に接続されている
     請求項2に記載の固体撮像装置。
  15.  前記第1構造体と前記第2構造体は、シェアコンタクト構造により、電気的に接続されている
     請求項2に記載の固体撮像装置。
  16.  前記第1構造体と前記第2構造体は、Cu-Cu接合により、電気的に接続されている
     請求項2に記載の固体撮像装置。
  17.  前記第1構造体の前記画素アレイ部内のオンチップレンズの上に、前記オンチップレンズを保護する保護基板が配置されている
     請求項2に記載の固体撮像装置。
  18.  前記第1構造体と前記第2構造体に加えて、データ保持部が形成された第3構造体を含む3層の積層構造体で構成されている
     請求項2に記載の固体撮像装置。
  19.  光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が前記画素アレイ部の下方となるように形成された第2構造体とを、配線層どうしが向き合うようにして貼り合わせ、
     前記第2構造体の一部を構成する半導体基板を貫通する貫通ビアを形成し、
     前記貫通ビアを介して前記出力回路部と電気的に接続し、前記装置の外部と接続する信号出力用外部端子を、前記第1構造体の前記画素アレイ部の下方となる位置に形成する
     固体撮像装置の製造方法。
  20.  光電変換を行う画素が2次元配列された画素アレイ部が形成された第1構造体と、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部が形成された第2構造体とが積層されて構成されており、
     前記出力回路部、前記第2構造体の一部を構成する半導体基板を貫通する貫通ビア、及び、前記装置の外部と接続する信号出力用外部端子が、前記第1構造体の前記画素アレイ部の下方に配置され、
     前記出力回路部は、前記貫通ビアを介して、前記信号出力用外部端子と接続されている
     固体撮像装置
     を備える電子機器。
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