WO2016129109A1 - 半導体装置およびその製造方法 - Google Patents

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関川　宏昭
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ルネサスエレクトロニクス株式会社
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and can be suitably used for a semiconductor device including a solid-state imaging element and a manufacturing method thereof, for example.
  • CMOS Complementary Metal Oxide Semiconductor
  • image sensors solid-state image sensors
  • An image sensor as a semiconductor device provided with this CMOS image sensor has a plurality of pixels formed on the upper surface of a semiconductor substrate.
  • the plurality of pixels are arranged in a matrix in a plan view and detect light respectively.
  • Each of the plurality of pixels is formed with a photoelectric conversion element such as a photodiode that detects light and generates a charge.
  • Patent Document 1 discloses a technique in which a condensing unit is disposed on a plurality of light receiving units in a solid-state imaging device.
  • Patent Document 2 discloses a technique in which photoelectric conversion regions are two-dimensionally arranged in a solid-state imaging device.
  • Patent Document 3551437 discloses a technique in which a plurality of light receiving units, a plurality of color filters, and a plurality of light collecting units are provided on a substrate in a solid-state imaging device.
  • Patent No. 3478796 discloses a technique in which photoelectric conversion regions are two-dimensionally arranged in a solid-state imaging device.
  • Patent No. 3551437 discloses a technique in which a plurality of light receiving units, a plurality of color filters, and a plurality of light collecting units are provided on a substrate in a solid-state imaging device.
  • Patent Document 4 describes a technique in which a plurality of light receiving units and a plurality of on-chip lenses are provided in a solid-state imaging device.
  • Patent No. 4004302 describes a technique in which a plurality of pixels including light receiving elements, color filters, and microlenses are arranged in a matrix in an imaging element.
  • Patent Document 6 describes a technique in which an imaging device includes an imaging element having a light receiving element and a microlens, and an imaging lens.
  • An image sensor as such a semiconductor device has a light shielding film formed above a semiconductor substrate.
  • the light shielding film shields unnecessary light so that the light is appropriately incident on the photodiode formed in each of the plurality of pixels.
  • an opening is formed in a portion of the light shielding film located on each photodiode.
  • the incident light incident on the pixels arranged on the peripheral side of the array of the plurality of pixels is incident from a direction inclined with respect to a direction perpendicular to the upper surface of the semiconductor substrate.
  • a part of the light incident on each pixel is not incident on the photodiode included in the pixel, so that the sensitivity of the photodiode PD is reduced, that is, shading occurs.
  • the opening formed in the light-shielding film is subjected to a reduction process for reducing the center of the position of the center of the arrangement of the plurality of pixels, that is, a shrink process, so that the opening It is conceivable to shift.
  • a shrink process for reducing the center of the position of the center of the arrangement of the plurality of pixels
  • the shrink process is performed on the opening of the light shielding film, the light incident on each pixel is a wiring layer above the semiconductor substrate and included in a wiring layer of a layer different from the light shielding film. Therefore, it is difficult to prevent or suppress shading. Therefore, the sensitivity of the CMOS image sensor is lowered, and the performance of the semiconductor device is lowered.
  • a semiconductor device includes a plurality of first wirings formed in the same layer above a semiconductor substrate, a second wiring formed in the same layer as each of the plurality of first wirings, Have The plurality of first wirings extend in the first direction in a plan view and are arranged at a first pitch in a second direction intersecting the first direction, and the plurality of second wirings in a plan view Each extends in the first direction and is arranged at a second pitch in the second direction. The plurality of first wirings are electrically connected to each of the plurality of second wirings, and the first pitch is smaller than the second pitch.
  • the performance of the semiconductor device can be improved.
  • FIG. 1 is a plan view showing a configuration of a semiconductor device according to a first embodiment.
  • 1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment.
  • 1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment.
  • 3 is a plan view showing a wiring layout of a first wiring layer in the first embodiment.
  • FIG. 3 is a plan view showing a wiring layout of a first wiring layer in the first embodiment.
  • FIG. 4 is a plan view showing wiring layout data of the uppermost wiring layer in the first embodiment.
  • FIG. 4 is a plan view showing wiring layout data of the uppermost wiring layer in the first embodiment.
  • FIG. 4 is a plan view showing wiring layout data of the uppermost wiring layer in the first embodiment.
  • FIG. 4 is a plan view showing wiring layout data of the uppermost wiring layer in the first embodiment.
  • FIG. 4 is a plan view showing wiring layout data of the uppermost wiring layer in the first embodiment
  • FIG. 4 is a plan view showing wiring layout data of the uppermost wiring layer in the first embodiment.
  • FIG. 4 is a plan view showing wiring layout data of the uppermost wiring layer in the first embodiment.
  • FIG. 5 is a process flow diagram showing a part of a wiring layout design process and an exposure mask manufacturing process.
  • 3 is a plan view showing wiring layout data of a first wiring layer in the first embodiment.
  • FIG. 3 is a plan view showing wiring layout data of a first wiring layer in the first embodiment.
  • FIG. 3 is a plan view showing wiring layout data of a first wiring layer in the first embodiment.
  • FIG. 3 is a plan view showing wiring layout data of a first wiring layer in the first embodiment.
  • FIG. 3 is a plan view showing wiring layout data of a first wiring layer in the first embodiment.
  • FIG. 3 is a plan view showing wiring layout data of a first wiring layer in the first embodiment.
  • FIG. 3 is a plan view showing wiring layout data of a first wiring layer in the first embodiment.
  • FIG. 10 is a plan view showing another example of an arrangement layout in the first wiring layer in the first embodiment.
  • FIG. 6 is a manufacturing process flow chart showing a part of the manufacturing process of the semiconductor device of the first embodiment.
  • 7 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment during a manufacturing step thereof;
  • FIG. 7 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment during a manufacturing step thereof;
  • FIG. 7 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment during a manufacturing step thereof;
  • FIG. 7 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment during a manufacturing step thereof;
  • FIG. 7 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment during a manufacturing step thereof;
  • FIG. 6 is a manufacturing process flow chart showing a part of the manufacturing process of the semiconductor device of the first embodiment.
  • 7 is a fragmentary cross-sectional view
  • FIG. 7 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment during a manufacturing step thereof;
  • FIG. 7 is a fragmentary cross-sectional view of the semiconductor device of First Embodiment during a manufacturing step thereof;
  • FIG. It is sectional drawing which shows the structure of the semiconductor device of a comparative example. It is a top view which shows the wiring layout of the 1st wiring layer in a comparative example.
  • FIG. 22 is a plan view showing a first modification example of the wiring layout of the first wiring layer in the first modification example of the first embodiment;
  • FIG. 22 is a plan view showing another example of the wiring layout of the first wiring layer in the first modification of the first embodiment.
  • FIG. 22 is a plan view showing another example of the wiring layout of the first wiring layer in the first modification of the first embodiment.
  • FIG. 22 is a plan view showing another example of the wiring layout of the first wiring layer in the first modification of the first embodiment.
  • FIG. 25 is a plan view showing still another example of the wiring layout of the first wiring layer in the first modification of the first embodiment.
  • FIG. 11 is a plan view showing a wiring layout of a first wiring layer in a second modification of the first embodiment.
  • FIG. 22 is a plan view showing another example of the wiring layout of the first wiring layer in the second modification example of the first embodiment.
  • FIG. 11 is a plan view showing a wiring layout of a first wiring layer in a third modification of the first embodiment.
  • FIG. 29 is a plan view showing another example of the wiring layout of the first wiring layer in the third modification example of the first embodiment;
  • FIG. 29 is a plan view showing another example of the wiring layout of the first wiring layer in the third modification example of the first embodiment;
  • FIG. 25 is a plan view showing a wiring layout of a first wiring layer in the fourth modification example of the first embodiment.
  • FIG. 29 is a plan view showing another example of the wiring layout of the first wiring layer in the fourth modification example of the first embodiment.
  • FIG. 10 is a plan view showing a wiring layout of a second wiring layer in the second embodiment.
  • FIG. 10 is a plan view showing a wiring layout of a second wiring layer in the second embodiment.
  • FIG. 11 is a plan view showing wiring layout data of a second wiring layer in the second embodiment.
  • FIG. 11 is a plan view showing wiring layout data of a second wiring layer in the second embodiment.
  • FIG. 11 is a plan view showing wiring layout data of a second wiring layer in the second embodiment.
  • FIG. 11 is a plan view showing wiring layout data of a second wiring layer in the second embodiment.
  • FIG. 11 is a plan view showing wiring layout data of a second wiring layer in the second embodiment.
  • FIG. 10 is a plan view showing the wiring layout data of the second wiring layer in the second embodiment superimposed on the wiring layout data of the first wiring layer.
  • FIG. 32 is a plan view showing a wiring layout of a second wiring layer in the first modification example of the second embodiment.
  • FIG. 32 is a plan view showing a wiring layout of a second wiring layer in the first modification example of the second embodiment.
  • FIG. 32 is a plan view showing a wiring layout of a second wiring layer in the first modification example of the second embodiment.
  • FIG. 16 is a plan view showing wiring layout data of a second wiring layer superimposed on wiring layout data of a first wiring layer in a first modification of the second embodiment.
  • FIG. 29 is a plan view showing another example of the wiring layout of the second wiring layer in the first modification of the second embodiment.
  • FIG. 29 is a plan view showing another example of the wiring layout of the second wiring layer in the first modification of the second embodiment.
  • FIG. 22 is a plan view showing the wiring layout of the first wiring layer in the second modification of the second embodiment, overlaid with the wiring layout data of the second wiring layer.
  • FIG. 38 is a plan view showing a wiring layout of a first wiring layer in a second modification example of the second embodiment.
  • FIG. 38 is a plan view showing a wiring layout of a first wiring layer in a second modification example of the second embodiment.
  • FIG. 38 is a plan view showing another example of the wiring layout of the first wiring layer in the second modification example of the second embodiment.
  • FIG. 38 is a plan view showing another example of the wiring layout of the first wiring layer in the second modification example of the second embodiment.
  • FIG. 38 is a plan view showing another example of the wiring layout of the first wiring layer in the second modification example of the second embodiment.
  • FIG. 38 is a plan view showing another example of the wiring layout of the first wiring layer in the second modification example of the second embodiment.
  • FIG. 38 is a plan view showing a wiring layout of a second wiring layer in the third modification example of the second embodiment.
  • FIG. 38 is a plan view showing a wiring layout of a second wiring layer in the third modification example of the second embodiment.
  • FIG. 38 is a plan view showing another example of the wiring layout of the second wiring layer in the third modification example of the second embodiment.
  • FIG. 38 is a plan view showing a wiring layout of a second wiring layer in the fourth modification example of the second embodiment.
  • FIG. 38 is a plan view showing a wiring layout of a second wiring layer in the fourth modification example of the second embodiment.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • the shapes, positional relationships, etc. of the components, etc. when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
  • hatching may be omitted even in a cross-sectional view for easy viewing of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • the size of each part does not correspond to the actual device, and a specific part may be displayed relatively large for easy understanding of the drawing. Even when the plan view and the cross-sectional view correspond to each other, the size of each part may be changed and displayed.
  • FIG. 1 is a plan view showing the configuration of the semiconductor device of the first embodiment.
  • 2 and 3 are cross-sectional views showing the configuration of the semiconductor device of the first embodiment.
  • 2 is a cross-sectional view taken along line AA in FIG. 1
  • FIG. 3 is a cross-sectional view taken along line BB in FIG.
  • the semiconductor device includes a semiconductor substrate SB made of, for example, single crystal silicon (Si).
  • the semiconductor substrate SB is a region AR1 which is a region on the upper surface as the main surface of the semiconductor substrate SB, and a region on the upper surface as the main surface of the semiconductor substrate SB, which is a region closer to the periphery of the semiconductor substrate SB than the region AR1.
  • a certain area AR2 is a region on the upper surface as the main surface of the semiconductor substrate SB.
  • the semiconductor device of the first embodiment has a plurality of pixels PU formed on the upper surface of the semiconductor substrate SB in the area AR1. That is, the area AR1 is a pixel area in which a plurality of pixels PU are formed.
  • two directions intersecting each other, preferably orthogonal, are defined as an X-axis direction and a Y-axis direction.
  • a direction perpendicular to the upper surface as the main surface of the semiconductor substrate SB is taken as a Z-axis direction.
  • the plurality of pixels PU are arranged in a matrix in the X-axis direction and the Y-axis direction in plan view.
  • the term “when viewed from the Z-axis direction that is a direction perpendicular to the upper surface as the main surface of the semiconductor substrate SB” is meant.
  • the imaging device as the semiconductor device of the first embodiment has a peripheral circuit formed on the upper surface of the semiconductor substrate SB in the area AR2. That is, the area AR2 is a peripheral circuit area where a peripheral circuit is formed.
  • the peripheral circuit is formed on the upper surface of the semiconductor substrate SB and includes, for example, a plurality of transistors used for switching the plurality of pixels PU, a wiring layer formed on the plurality of transistors, and the like.
  • Each of the plurality of pixels PU includes a photodiode PD, a transfer transistor TX, an amplification transistor (not shown), and the like.
  • Each of the plurality of pixels PU includes a color filter CF and a microlens ML.
  • the semiconductor device has a light shielding film SF1.
  • the light shielding film SF1 shields unnecessary light so that the light is appropriately incident on the photodiode PD included in each of the plurality of pixels PU.
  • an opening OP1 is formed in a portion of the light shielding film SF1 located on each photodiode PD.
  • the color filter CF transmits only light having a desired wavelength so that light having a desired wavelength is incident on the photodiode PD.
  • the microlens ML condenses the light so that the light is appropriately incident on the photodiode PD.
  • the photodiode PD is a photoelectric conversion element that receives incident light and converts it into charges.
  • the transfer transistor TX is a transistor for transferring charges generated by converting incident light by the photodiode PD.
  • the photodiode PD is formed on the upper surface of the semiconductor substrate SB in the region AR1.
  • a p-type semiconductor layer PW into which a p-type impurity such as boron (B) is introduced is formed on the upper surface side of the semiconductor substrate SB.
  • an n-type semiconductor layer NW into which an n-type impurity such as phosphorus (P) or arsenic (As) is introduced is formed in an upper layer portion of the p-type semiconductor layer PW. Therefore, in the region AR1, the p-type semiconductor layer PW is formed immediately below the n-type semiconductor layer NW.
  • the p-type semiconductor layer PW and the n-type semiconductor layer NW are pn-junction and constitute a photodiode PD. That is, a plurality of photodiodes PD are formed on the upper surface of the semiconductor substrate SB in the region AR1.
  • a gate electrode GE made of, for example, a polysilicon film is formed via a gate insulating film GI made of, for example, a silicon oxide (SiO 2 ) film.
  • a sidewall SW made of, for example, a silicon oxide film is formed.
  • the gate electrode GE is a gate electrode of the transfer transistor TX.
  • the n-type semiconductor layer NW constituting the photodiode PD also serves as the source region of the transfer transistor TX.
  • the drain region of the transfer transistor TX is not shown.
  • the photodiode PD is connected to a transistor such as an amplifying transistor for amplifying a signal output from the photodiode PD via a transfer transistor TX, but only the transfer transistor TX is shown here.
  • the illustration of the element isolation region and the like is omitted.
  • an interlayer insulating film IL made of, for example, a silicon oxide film is formed on the upper surface of the semiconductor substrate SB so as to cover the photodiode PD and the transfer transistor TX. Further, the upper surface of the interlayer insulating film IL is planarized by a CMP (Chemical-Mechanical-Polishing) method or the like.
  • a cap insulating film CAP made of, for example, a silicon nitride film may be formed on the upper surface of the photodiode PD, the upper surface of the gate electrode GE, and the surface of the sidewall SW formed on the side surface of the gate electrode GE.
  • the interlayer insulating film IL is formed on the photodiode PD and the transfer transistor TX via the cap insulating film CAP.
  • a plurality of contact plugs that reach the semiconductor substrate SB through the interlayer insulating film IL can be formed.
  • the upper surface of the contact plug and the upper surface of the interlayer insulating film IL are planarized by a CMP method or the like.
  • an interlayer insulating film IL1 made of, for example, a silicon oxide (SiO 2 ) film is formed on the interlayer insulating film IL.
  • a plurality of wiring trenches penetrating the interlayer insulating film IL1 are formed.
  • a copper (Cu) film is embedded in each of the plurality of wiring grooves, whereby the wiring WR11 is formed in each of the plurality of wiring grooves.
  • the wiring WR11 is electrically connected to a semiconductor element such as the photodiode PD or the transfer transistor TX formed on the upper surface of the semiconductor substrate SB via the contact plug.
  • the interlayer insulating film IL1 and the wiring WR11 constitute a first wiring layer ML1.
  • the wiring WR11 is disposed between two adjacent pixels PU. Accordingly, it is possible to prevent or suppress the incident light from being blocked by the wiring WR11 when the light is incident on the photodiode PD included in each of the plurality of pixels PU. Note that the upper surfaces of the wiring WR11 and the interlayer insulating film IL1 may be planarized by a CMP method or the like.
  • an interlayer insulating film IL2 made of, for example, a carbon-containing silicon oxide (SiOC) film is formed.
  • a plurality of wiring grooves are formed on the upper surface of the interlayer insulating film IL2, and a plurality of via holes (not shown) penetrating the interlayer insulating film IL2 are formed on the bottom surfaces of the wiring grooves.
  • a wiring WR21 is formed inside each of the plurality of wiring grooves, and a via ( (Not shown) is formed.
  • the wiring WR21 is electrically connected to the wiring WR11 through the via.
  • interlayer insulating film IL2 the wiring WR21 and the via (not shown) constitute a second wiring layer ML2.
  • the wiring WR21 is disposed between two adjacent pixels PU. Thereby, when the light is incident on the photodiode PD included in each of the plurality of pixels PU, it is possible to prevent or suppress the incident light from being blocked by the wiring WR21.
  • the upper surfaces of the wiring WR21 and the interlayer insulating film IL2 are planarized by a CMP method or the like.
  • an interlayer insulating film IL3 made of, for example, a carbon-containing silicon oxide (SiOC) film is formed.
  • a plurality of wiring grooves are formed on the upper surface of the interlayer insulating film IL3.
  • a copper (Cu) film is embedded in each of the plurality of wiring grooves, thereby forming a light shielding film SF1 in each of the plurality of wiring grooves.
  • the wiring WR3 is formed in the same layer as the light shielding film inside the wiring trench TR3.
  • the interlayer insulating film IL3, the light shielding film SF1, and the wiring WR3 constitute a third wiring layer ML3.
  • the light shielding film SF1 is disposed between two adjacent pixels PU. Thereby, when light is incident on the photodiode PD included in each of the plurality of pixels PU, it is possible to prevent or suppress the incident light from being blocked by the light shielding film SF1. Note that the upper surfaces of the light shielding film SF1 and the interlayer insulating film IL3 are planarized by a CMP method or the like.
  • the light shielding film SF1 is integrally formed in the region AR1. Therefore, the light shielding film SF1 has a plurality of openings OP1 formed in a matrix in the X-axis direction and the Y-axis direction, and a pixel PU is formed in each of the plurality of openings OP1.
  • the semiconductor device of the first embodiment has the plurality of wiring layers ML1, ML2, and ML3 formed in the regions AR1 and AR2 above the upper surface of the semiconductor substrate SB. Further, the wiring WR11 is included in the wiring layer ML1 lower than the uppermost wiring layer ML3, and the wiring WR21 is included in the wiring layer ML2 lower than the uppermost wiring layer ML3.
  • the light shielding film SF1 may be included in a lower wiring layer than the uppermost wiring layer, and the wiring WR11 or the wiring WR21 may be included in a wiring layer above the light shielding film.
  • an insulating film IL4 made of, for example, a silicon nitride film is formed on the interlayer insulating film IL3, the light shielding film SF1, and the wiring WR3, an insulating film IL4 made of, for example, a silicon nitride film is formed.
  • a partition wall BW made of, for example, a silicon oxide film is formed on the insulating film IL4 between two adjacent pixels PU.
  • a color filter CF is formed between adjacent partition walls BW.
  • the color filter CF is a film that transmits light of a specific color such as red (R), green (G), or blue (B) and does not transmit light of other colors.
  • the imaging device which is the semiconductor device according to the first embodiment receives light irradiated to each pixel PU from the main surface side of the semiconductor substrate SB, that is, the upper surface side, as incident light by the photodiode PD included in each pixel PU. Then, it is converted into electric charges, and the converted electric charges are read as signal information, thereby obtaining image information data and the like.
  • a microlens ML having a convex curved surface as an upper surface is formed on the color filter CF.
  • the microlens ML is a convex lens whose upper surface is curved, and is made of a film that transmits light.
  • the microlens ML condenses the light irradiated to each pixel PU from the main surface side, that is, the upper surface side of the semiconductor substrate SB, on the photodiode PD.
  • the relative position with respect to is shifted toward the center of the array of the plurality of pixels PU as the peripheral side of the array of the plurality of pixels PU is closer.
  • the relative position of the wiring WR21 adjacent to the central portion of the array of the plurality of pixels PU in each pixel PU with respect to the photodiode PD included in the pixel PU is the position of the array of the plurality of pixels PU.
  • the relative position of the opening OP1 included in each pixel PU with respect to the photodiode PD included in the pixel PU is the center of the array of the plurality of pixels PU toward the periphery of the array of the plurality of pixels PU. It is shifted to the side.
  • the shift amount DS1 of the wiring WR11, the shift amount DS2 of the wiring WR21, and the shift amount DS3 of the opening OP1 increase in this order.
  • FIG. 4 and 5 are plan views showing the wiring layout of the first wiring layer in the first embodiment.
  • FIG. 5 is an enlarged plan view of a region RG1 in FIG.
  • the first wiring layer ML1 includes a plurality of wirings WR11 and a plurality of wirings WR12.
  • the plurality of wirings WR11 are formed in the same layer in the first wiring layer ML1 in the upper surface area AW11 as the main surface of the semiconductor substrate SB (see FIG. 3).
  • the plurality of wirings WR12 are formed in the same layer as the plurality of wirings WR11 in the upper surface region AW12 as the main surface of the semiconductor substrate SB (see FIG. 3).
  • the area AW12 is an area arranged on one side of the area AW11 in the X-axis direction in plan view.
  • a plurality of pixels PU are formed in the region AW11, and a peripheral circuit is formed in the region AW12.
  • the plurality of wirings WR11 extend in the X-axis direction in a plan view in the area AW11 and are arranged at a pitch PT11 in the Y-axis direction.
  • the plurality of wirings WR12 extend in the X-axis direction in the area AW12 in a plan view, and are arranged at a pitch PT12 in the Y-axis direction.
  • the first wiring layer ML1 has a plurality of connection wirings CW1. That is, the plurality of connection wirings CW1 are formed in the same layer as the plurality of wirings WR11, respectively.
  • the plurality of wirings WR11 are connected to the plurality of wirings WR12 through the plurality of connection wirings CW1, respectively. With such an arrangement, the plurality of wirings WR11 are electrically connected to each of the plurality of wirings WR12.
  • the plurality of wirings WR12 are connected to, for example, transistors included in the peripheral circuit. Therefore, the plurality of wirings WR11 are connected to the peripheral circuits through the plurality of wirings WR12, respectively.
  • the pitch PT11 is smaller than the pitch PT12.
  • the interval between the two adjacent wires WR11 is set to the distance between the two adjacent wires WR12 in the region AW12 in which the peripheral circuit is formed. It can be made shorter than the interval between them.
  • the width WD11 in the Y-axis direction of the end portion EP11 on the region AW12 side of each wiring WR11 is preferably the wiring WR12 connected to each wiring WR11 among the plurality of wirings WR12.
  • the end portion EP12 on the side of the region AW11 is narrower than the width WD12 in the Y-axis direction.
  • any of the plurality of wirings WR11 has a wiring WR11 in the Y-axis direction that is more than the wiring WR12 connected to any one of the plurality of wirings WR12 in plan view. It will be shifted to the shrink center position CT11 side. Further, among the plurality of wirings WR11, the wiring WR11 arranged at the negative end in the Y-axis direction of the arrangement of the plurality of wirings WR11 is connected to the wiring WR11 among the plurality of wirings WR12 in a plan view. The wiring WR12 is displaced from the positive side in the Y-axis direction.
  • the width WD11 of each wiring WR11 When the width WD11 of each wiring WR11 is equal to each other and the width WD12 of each wiring WR12 is equal to each other, the width WD11 of each wiring WR11 may be smaller than the width WD12 of each wiring WR12.
  • the width WC1 in the Y-axis direction of each connection wiring CW1 of the plurality of connection wirings CW1 is the end of the wiring WR11 connected to each connection wiring CW1 among the plurality of wirings WR11 on the region AW12 side.
  • the part EP11 is wider than the width WD11 in the Y-axis direction.
  • the width WC1 in the Y-axis direction of each connection wiring CW1 is equal to or larger than the width WD12 in the Y-axis direction of the end portion EP12 on the region AW11 side of the wiring WR12 connected to each connection wiring CW1 among the plurality of wirings WR12. It is.
  • the entire side surface on the region AW12 side in the X-axis direction of the end portion EP11 of the wiring WR11 is covered. Can be connected to the connection wiring CW1. Further, the entire side surface on the region AW11 side in the X-axis direction of the end portion EP12 of the wiring WR12 can be connected to the connection wiring CW1.
  • connection wiring CW1a among the plurality of connection wirings CW1 is connected to the wiring WR11a among the plurality of wirings WR11 and is connected to the wiring WR12a among the plurality of wirings WR12.
  • a side surface of the connection wiring CW1a on the shrink center position CT11 side in the Y-axis direction is a side surface SC1
  • a side surface of the connection wiring CW1a opposite to the shrink center position CT11 side in the Y-axis direction is a side surface SC2.
  • the side surface of the end portion EP11 of the wiring WR11a on the shrink center position CT11 side in the Y-axis direction is referred to as a side surface SW11, and the side surface of the end portion EP11 of the wiring WR11a opposite to the shrink center position CT11 side in the Y-axis direction is defined.
  • the side surface of the end portion EP12 of the wiring WR12a on the shrink center position CT11 side in the Y-axis direction is referred to as a side surface SW21, and the side surface of the end portion EP12 of the wiring WR12a on the side opposite to the shrink center position CT11 side in the Y-axis direction.
  • the side surface SW22 is referred to as a side surface SW11, and the side surface of the end portion EP11 of the wiring WR11a opposite to the shrink center position CT11 side in the Y-axis direction.
  • the side surface SC1 and the side surface SW11 form the same surface, and the side surface SC2 and the side surface SW22 form the same surface.
  • the entire side surface on the region AW12 side in the X-axis direction of the end portion EP11 of the wiring WR11a is connected to the connection wiring CW1a, and the entire side surface on the region AW11 side in the X-axis direction of the end portion EP12 of the wiring WR12a is connected to the connection wiring CW1a. Connections can be made and the width WC1 of the connection wiring CW1a can be made the smallest.
  • a method for designing a wiring layout in the wiring layer including a method for manufacturing an exposure mask.
  • a wiring layout design method in the uppermost wiring layer will be described, and then a wiring layout design method in a wiring layer lower than the uppermost layer will be described.
  • the layout of each layer other than the wiring layer, for example, the chip layout can be designed in the same manner.
  • 6 to 10 are plan views showing wiring layout data of the uppermost wiring layer in the first embodiment.
  • chip layout data for creating mask data used in each manufacturing process of an image sensor as a semiconductor device is created as GDS2 stream data or the like.
  • mask data is created. Due to the mask size effect or optical proximity effect (Optical Proximity ⁇ Effect), there is a difference in shape between the exposure pattern formed on the reticle surface as an exposure mask and the resist pattern formed on the semiconductor substrate. To do. Therefore, in order to correct the above-described shape difference, a correction process called a so-called OPC process is performed on the layout data in each layer to create mask data as pattern data for each layer. At this time, as shown in FIG. 6, mask data DAT3 as pattern data is created for the uppermost wiring layer ML3.
  • the mask data DAT3 includes an area AR1 that is a partial area of the plane FS and an area AR2 that is a partial area of the plane FS.
  • the area AR1 is an area in which a plurality of pixels PU are arranged in a matrix, for example, in the X-axis direction and the Y-axis direction, that is, a pixel area.
  • the area AR2 is an area where a peripheral circuit is formed, that is, a peripheral circuit area.
  • the light shielding film SF1 is arranged in the area AR1, and the wiring WR3 is arranged in the area AR2. Further, in the light shielding film SF1, the pixel PU is formed so that light is incident on the photodiode PD (see FIG. 2) included in the pixel PU in a portion where the pixel PU is formed, that is, a portion where the light is incident. An opening OP1 is arranged for each.
  • the partial mask data is cut out.
  • the partial mask data DAT33 as pattern data which is composed of the portion arranged in the area AW33, is cut out from the mask data DAT3 of the uppermost wiring layer ML3.
  • the region AW33 is a region including a region in which a plurality of pixels PU are formed in the region AR1.
  • the area other than the area AW33 is referred to as an area AW32.
  • a portion disposed in the region AW33 is referred to as a light shielding film SF11. Further, a portion of the light shielding film SF1 disposed in the region AW32 is referred to as a light shielding film SF12.
  • a shrink process is performed.
  • the cut-out partial mask data DAT33 is subjected to a reduction process, that is, a shrink process, which is reduced at a constant magnification around the position CT31 in the partial mask data DAT33.
  • a reduction process that is, a shrink process, which is reduced at a constant magnification around the position CT31 in the partial mask data DAT33.
  • the reduced partial mask data is pasted.
  • the reduced partial mask data DAT31 is set in the area AW33 of the plane FS so that the position CT31 in the reduced partial mask data DAT31 has the same coordinates as the position CT32 (see FIG. 7) on the center side of the area AW33.
  • the area is pasted to the area AW31 which is an area away from the area AW32.
  • the area between the area AW31 and the area AW32 is a gap area AW34 in which no mask data is created.
  • gap portion mask data is created.
  • gap portion mask data DAT34 as pattern data is formed in the gap region AW34, and the gap region AW34 is embedded with the gap portion mask data DAT34.
  • mask data DAT3a as pattern data having reduced partial mask data DAT31, gap partial mask data DAT34, and mask data DAT3 is created.
  • the gap portion mask data DAT34 includes a light shielding film SF13 disposed on the entire surface of the gap region AW34.
  • the light shielding film SF1 including the light shielding films SF11, SF12, and SF13 is disposed.
  • FIG. 11 is a process flow diagram showing a part of the wiring layout design process and the exposure mask manufacturing process.
  • 12 to 16 are plan views showing wiring layout data of the first wiring layer in the first embodiment.
  • the design method in the first wiring layer ML1 will be described as an example.
  • the present invention can also be applied to a design method in wiring layers other than the first layer, such as the second wiring layer ML2. Further, in the following, description of portions common to the design method in the uppermost wiring layer ML3 will be omitted.
  • mask data is created as shown in FIG. 12 (step S1 in FIG. 11).
  • mask data DAT1 is prepared as pattern data for the first wiring layer ML1 by performing correction processing called so-called OPC processing on the layout data in the first wiring layer ML1.
  • the mask data DAT1 has a region AR1 that is a partial region of the plane FS and a region AR2 that is a partial region of the plane FS.
  • the plurality of pixels PU are arranged in a region AW13 which is a partial region of the region AR1 as a pixel region.
  • the area other than the area AW13 in the areas AR1 and AR2 is referred to as an area AW12.
  • a plurality of wirings (wiring patterns) WR13 are arranged from the area AR1 to the area AR2.
  • the plurality of wirings WR13 extend in the X-axis direction and are arranged at a pitch PT12 in the Y-axis direction. That is, the mask data DAT1 extends in the X-axis direction in the area AW13 and is arranged in the X-axis direction in the plurality of wirings (wiring patterns) WR13 that are arranged at the pitch PT12 in the Y-direction and in the X-axis direction in the area AW12.
  • a plurality of wirings (wiring patterns) WR13 that extend and are arranged at a pitch PT12 in the Y-axis direction.
  • partial mask data is cut out (step S2 in FIG. 11).
  • step S2 partial mask data DAT13 as pattern data, which is composed of a portion arranged in the region AW13, is cut out from the mask data DAT1 of the first wiring layer ML1.
  • a portion arranged in the area AW13 is referred to as a wiring (wiring pattern) WR11.
  • a portion of the wiring WR13 disposed in the region AW12 is referred to as a wiring (wiring pattern) WR12.
  • the plurality of wirings WR11 extend in the X-axis direction and are arranged at a pitch PT12 in the Y-axis direction.
  • the plurality of wirings WR12 extend in the X-axis direction and are arranged at a pitch PT12 in the Y-axis direction.
  • a shrink process is performed (step S3 in FIG. 11).
  • the cut-out partial mask data DAT13 is subjected to a reduction process, ie, a shrink process, for reducing at a constant magnification around the position CT11 in the partial mask data DAT13.
  • reduced partial mask data DAT11 is created as pattern data, each consisting of a plurality of reduced wirings (wiring patterns) WR11.
  • the plurality of wirings WR11 extend in the X-axis direction and are arranged at a pitch PT11 in the Y-axis direction.
  • the pitch PT11 is smaller than the pitch PT12.
  • the reduced partial mask data is pasted (step S4 in FIG. 11).
  • the reduced partial mask data DAT11 is converted into an area in the area AW13 of the plane FS so that the position CT11 in the reduced partial mask data DAT11 has the same coordinates as the position CT12 in the area AW13 (see FIG. 13).
  • it is pasted on the area AW11 which is an area away from the area AW12.
  • the area between the area AW11 and the area AW12 is a gap area AW14 in which no mask data is created.
  • gap portion mask data is created (step S5 in FIG. 11).
  • gap portion mask data DAT14 as pattern data is formed in the gap region AW14, and the gap region AW14 is embedded with the gap portion mask data DAT14.
  • mask data DAT1a as pattern data having reduced partial mask data DAT11, gap partial mask data DAT14, and mask data DAT1 is created.
  • the gap portion mask data DAT14 has a plurality of connection wirings (wiring patterns) CW1.
  • the plurality of connection wirings CW1 connect each of the plurality of wirings WR11 to each of the plurality of wirings WR12.
  • the coordinates of the corner formed by the positive side surface in the X-axis direction of the end portion EP12 of the wiring WR12a and the positive side surface SW21 in the Y-axis direction of the end portion EP12 of the wiring WR12a. Is (Xp1, Yp1). Further, the coordinates of the corner formed by the positive side surface in the X-axis direction of the end portion EP12 of the wiring WR12a and the negative side surface SW22 in the Y-axis direction of the end portion EP12 of the wiring WR12a are expressed as (Xp2, Yp2).
  • the coordinates of the corner formed by the negative side surface in the X-axis direction of the end portion EP11 of the wiring WR11a and the positive side surface SW11 in the Y-axis direction of the end portion EP11 of the wiring WR11a are expressed as (Xp3, Yp3).
  • the coordinates of the corner formed by the negative side surface in the X-axis direction of the end portion EP11 of the wiring WR11a and the negative side surface SW12 in the Y-axis direction of the end portion EP11 of the wiring WR11a are expressed as (Xp4, Yp4).
  • the minimum line width considering the mask size effect or the OPC process of the first wiring layer ML1 is defined as a width W00
  • the shrink rate which is a reduction ratio in the shrink process in the first wiring layer ML1
  • ⁇ is defined as ⁇ .
  • the wiring WR11 is arranged such that the width WD11 of the wiring WR11 is equal to or larger than the width W1 defined by the following formula (1).
  • connection wiring CW1 W00 + (1- ⁇ ) ⁇
  • the coordinates of the corners of the negative side in the X-axis direction and the positive side in the Y-axis direction (upper left in FIG. 5) of the connection wiring CW1 are (Xp1, Yp3), and the X-axis direction of the connection wiring CW1
  • a rectangular shape is generated in which the coordinates of the corners on the positive side and the negative side in the Y-axis direction (lower right in FIG. 5) are (Xp4, Yp2).
  • the connection wiring (wiring pattern) CW1 having a rectangular shape can be easily created.
  • connection wiring (wiring pattern) CW1 overlies the wiring (wiring pattern) WR11 arranged in the area AW11 and the wiring (wiring pattern) WR12 arranged in the area AW11. It is created by extending to the gap area AW14 so as to wrap.
  • the space width SP1 in the Y-axis direction between two connection wirings CW1 adjacent in the Y-axis direction is equal to or larger than the minimum space width in consideration of the mask size effect or the OPC process in the first wiring layer ML1.
  • the length in the X-axis direction of the region where the wiring WR11 and the wiring WR12 overlap may be shorter than the length of the gap region AW14 in the X-axis direction, and may be shorter than the length of the gap region AW14 in the X-axis direction. May be longer. In such a case, the same effect as that shown in FIG. 5 can be obtained.
  • an exposure mask is manufactured (step S6 in FIG. 11).
  • an exposure mask MSK is manufactured using the mask data DAT1a.
  • the exposure mask MSK is formed on the surface of the substrate BS, an exposure pattern PTN1 made of a light-shielding film such as a metal film formed on the surface of the substrate BS, and the surface of the substrate.
  • an exposure pattern PTN2 made of a light shielding film such as a metal film.
  • the exposure pattern PTN1 is formed based on a plurality of wiring patterns of the mask data DAT1a, and is for forming a plurality of wirings WR11.
  • the exposure pattern PTN2 is formed based on the plurality of wiring patterns of the mask data DAT1a, and is used to form the plurality of wirings WR12.
  • the exposure mask MSK has an exposure pattern PTN3 made of a light-shielding film such as a metal film formed on the surface of the base BS.
  • the exposure pattern PTN3 is formed based on a plurality of wiring patterns of the mask data DAT1a, and is used to form a plurality of connection wirings CW1.
  • each of the wiring WR11 and the wiring WR12 may not have a rectangular shape in plan view.
  • FIG. 17 is a plan view showing another example of an arrangement layout in the first wiring layer in the first embodiment.
  • the wiring WR11 includes an end portion EP11 on the region AR2 side, an extension portion EX11 that is connected to the end portion EP11 and extends in the X-axis direction, and the end portion EP11 in the Y-axis direction.
  • the width WD11 may be equal to or greater than the width WD13 of the extending portion EX11 in the Y-axis direction.
  • the wiring WR12 has an end portion EP12 on the region AW11 side and an extended portion EX12 connected to the end portion EP12 and extending in the X-axis direction, and the width WD12 of the end portion EP12 in the Y-axis direction extends.
  • a width WD14 or more in the Y-axis direction of the existing portion EX12 may be used.
  • the side surface SW11 forms the same surface.
  • the negative side surface SC2 in the Y-axis direction of the connection wiring CW1 and the negative side surface SW22 in the Y-axis direction of the end portion EP12 form the same surface.
  • connection wiring CW1 are formed in a rectangular shape by the same design method as described with reference to FIGS. 11 to 16, as in the case shown in FIG.
  • the connection pattern as the connection wiring CW1 can be easily created, and the same effect as that shown in FIG. 5 can be obtained.
  • FIG. 18 is a manufacturing process flow chart showing a part of the manufacturing process of the semiconductor device of First Embodiment.
  • 19 to 24 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of First Embodiment. 19 to 24 show cross sections corresponding to the cross sectional view of FIG.
  • a photodiode PD is formed (step S11 in FIG. 18).
  • a semiconductor substrate SB made of, for example, single crystal silicon (Si) is prepared.
  • a photodiode PD, a transfer transistor TX, an amplifying transistor, and the like constituting each pixel are provided in each of the regions AR1 (see FIG. 1), which is a pixel region in which the pixels are formed.
  • a p-type semiconductor layer PW into which a p-type impurity such as boron (B) is introduced is formed on the upper surface side of the semiconductor substrate SB.
  • an n-type semiconductor layer NW into which an n-type impurity such as phosphorus (P) or arsenic (As) is introduced is formed in the upper layer portion of the p-type semiconductor layer PW. Therefore, in the region AR1, the p-type semiconductor layer PW is formed immediately below the n-type semiconductor layer NW.
  • the p-type semiconductor layer PW and the n-type semiconductor layer NW form a photodiode PD by forming a pn junction. That is, in the area AR1, a plurality of photodiodes PD are formed on the upper surface of the semiconductor substrate SB.
  • a gate electrode GE made of, for example, a polysilicon film is formed on the upper surface of the semiconductor substrate SB via a gate insulating film GI made of, for example, a silicon oxide film.
  • a sidewall SW made of, for example, a silicon oxide film is formed.
  • the gate electrode GE is a gate electrode of the transfer transistor TX.
  • the n-type semiconductor layer NW constituting the photodiode PD also serves as the source region of the transfer transistor TX.
  • the drain region of the transfer transistor TX is not shown.
  • the photodiode PD is connected to a transistor such as an amplifying transistor for amplifying a signal output from the photodiode PD via a transfer transistor TX.
  • a transistor such as an amplifying transistor for amplifying a signal output from the photodiode PD via a transfer transistor TX.
  • the transfer transistor TX is illustrated. An element isolation region and the like are not shown.
  • an interlayer insulating film IL is formed (step S12 in FIG. 18).
  • this step S12 as shown in FIG. 20, on the upper surface of the semiconductor substrate SB so as to cover the semiconductor elements such as the photodiode PD and the transfer transistor TX in the region where each pixel PU (see FIG. 3) is formed.
  • an interlayer insulating film IL made of, for example, a silicon oxide film is formed by, eg, CVD (Chemical Vapor Deposition) method.
  • the upper surface of the interlayer insulating film IL is planarized by a CMP method or the like.
  • a cap insulating film CAP made of, for example, a silicon nitride film may be formed on the upper surface of the photodiode PD, the upper surface of the gate electrode GE, and the surface of the sidewall SW formed on the side surface of the gate electrode GE.
  • the interlayer insulating film IL is formed on the photodiode PD and the transfer transistor TX via the cap insulating film CAP.
  • a contact hole (not shown) that penetrates the interlayer insulating film IL and reaches the semiconductor substrate SB is formed, and the contact hole is filled with a metal film to form a contact.
  • a plurality of contact plugs made of a metal film embedded in the hole can be formed.
  • the upper surface of the contact plug and the upper surface of the interlayer insulating film IL are planarized by a CMP method or the like.
  • step S13 an interlayer insulating film IL1 and a wiring WR11 are formed (step S13).
  • an interlayer insulating film IL1 made of a silicon oxide (SiO 2 ) film is formed on the interlayer insulating film IL, for example, by a CVD method using tetraethoxysilane (TEOS) gas as a source gas. .
  • TEOS tetraethoxysilane
  • the wiring WR11 embedded in the wiring trench TR11 on the upper surface of the interlayer insulating film IL1 is formed by using a so-called single damascene method.
  • a resist film RF1 is formed on the interlayer insulating film IL1.
  • the resist film RF1 is subjected to pattern exposure using an exposure mask MSK.
  • the exposure mask MSK includes a base BS, an exposure pattern PTN1 formed of a light shielding film such as a metal film formed on the surface of the base BS, and a light shielding film such as a metal film formed on the surface of the base BS. And an exposure pattern PTN2.
  • the exposure pattern PTN1 is for forming a plurality of wirings WR11 (see FIG. 22), and the exposure pattern PTN2 is for forming a plurality of wirings WR12 (see FIG. 4).
  • the exposure mask MSK has an exposure pattern PTN3 made of a light-shielding film such as a metal film formed on the surface of the base BS.
  • the exposure pattern PTN3 is for forming a plurality of connection wirings CW1 (see FIG. 4).
  • a resist pattern RP1 for forming a plurality of wirings WR11 is formed in the region AW11 (see FIG. 4), and the region AW12 is formed.
  • a resist pattern RP2 for forming a plurality of wirings WR12 is formed.
  • a resist pattern RP3 for forming a plurality of connection wirings CW1 is formed in the gap area AW14 (see FIG. 4).
  • the interlayer insulating film IL1 is etched using the resist patterns RP1, RP2, and RP3 as etching masks. Accordingly, a plurality of wiring trenches TR11 for forming the plurality of wirings WR11, a plurality of wiring trenches TR12 for forming the plurality of wirings WR12, and a plurality of wiring trenches TR13 for forming the plurality of connection wirings CW1. And form.
  • the interlayer insulating film IL1 can be etched by a dry etching method using, for example, a gas containing a fluorocarbon gas as an etching gas.
  • a copper (Cu) film is embedded as a conductive film in each of the plurality of wiring trenches TR11, the plurality of wiring trenches TR12, and the plurality of wiring trenches TR13.
  • the wiring WR11 is formed in the wiring trench TR11 in the region AW11 (see FIG. 4)
  • the wiring WR12 is formed in the same layer as the wiring WR11 in the wiring trench TR12 in the region AW12 (see FIG. 4).
  • the connection wiring CW1 is formed in the same layer as the wiring WR11 in the wiring trench TR13.
  • the wiring WR11 is electrically connected to a semiconductor element such as the photodiode PD or the transfer transistor TX formed on the upper surface of the semiconductor substrate SB through the contact plug.
  • the wiring WR11 When the wiring WR11 is formed in a region between regions where two adjacent pixels PU (see FIG. 3) are formed, when light is incident on each photodiode PD of the plurality of pixels PU, It is possible to prevent or suppress the incident light from being blocked by the wiring WR11.
  • the upper surfaces of the wiring WR11 and the interlayer insulating film IL1 are planarized by a CMP method or the like.
  • the wiring WR11 is not limited to a copper wiring, but can also be formed from an aluminum (Al) wiring.
  • a conductive film made of an aluminum film is formed over the interlayer insulating film IL, and a resist film is formed over the conductive film.
  • the resist film is subjected to pattern exposure using an exposure mask and developed to form a first resist pattern (not shown) for forming a plurality of wirings WR11 in the region AW11 (see FIG. 4).
  • a second resist pattern (not shown) for forming the plurality of wirings WR12 is formed in the region AW12 (see FIG. 4).
  • a third resist pattern (not shown) for forming a plurality of connection wirings CW1 is formed in the gap area AW14 (see FIG. 4).
  • the conductive film is etched using the first resist pattern, the second resist pattern, and the third resist pattern as an etching mask.
  • a plurality of wirings WR11 made of a conductive film are formed in the same layer above the semiconductor substrate SB, and in the region AW12 (see FIG. 4), a plurality of wires made of a conductive film are formed.
  • the wiring WR12 is formed in the same layer as each of the plurality of wirings WR11.
  • a plurality of connection wirings CW1 made of a conductive film are formed in the same layer as the plurality of wirings WR11, respectively.
  • step S13 a photolithography process is performed using an exposure mask to form a plurality of wirings WR11 above the semiconductor substrate SB in the region AW11, and a plurality of wirings WR12 in the region AW12. Are formed in the same layer as the wiring WR11.
  • an interlayer insulating film IL2 and a wiring WR21 are formed (step S14).
  • step S14 first, carbon-containing oxidation is performed on the interlayer insulating film IL1 and the wiring WR11 by a CVD method using, for example, trimethylsilane (SiH (CH 3 ) 3 ) gas and oxygen (O 2 ) gas as source gases.
  • An interlayer insulating film IL2 made of a silicon (SiOC) film is formed.
  • a wiring WR21 embedded in the wiring trench TR2 on the upper surface of the interlayer insulating film IL2 and a via (not shown) connecting the wirings WR21 and WR11 immediately below the wiring WR21 are formed.
  • the interlayer insulating film IL2 is patterned by using a photolithography technique and an etching method. Thereby, a plurality of wiring trenches TR2 are formed on the upper surface of the interlayer insulating film IL2, and a plurality of via holes (not shown) penetrating the interlayer insulating film IL2 are formed on the bottom surfaces of the wiring trenches TR2.
  • the interlayer insulating film IL2 can be etched by, for example, a dry etching method using a gas containing a fluorocarbon gas as an etching gas.
  • the wiring WR21 in each wiring trench and the via in each via hole are formed.
  • the wiring WR21 is electrically connected to the wiring WR11 through the via.
  • interlayer insulating film IL2 the wiring WR21 and the via (not shown) constitute a second wiring layer ML2.
  • the wiring WR21 is formed in a region between the regions where two adjacent pixels PU (see FIG. 3) are formed. Thereby, when light enters the photodiode PD included in each pixel PU, it is possible to prevent or suppress the incident light from being blocked by the wiring WR21. Note that the upper surfaces of the wiring WR21 and the interlayer insulating film IL2 are planarized by a CMP method or the like.
  • an interlayer insulating film IL3 and a light shielding film SF1 are formed (step S15).
  • step S15 first, carbon-containing oxidation is performed on the interlayer insulating film IL2 and the wiring WR21 by the CVD method using, for example, trimethylsilane (SiH (CH 3 ) 3 ) gas and oxygen (O 2 ) gas as source gases.
  • An interlayer insulating film IL3 made of a silicon (SiOC) film is formed.
  • a wiring WR3 embedded in a wiring groove on the upper surface of the interlayer insulating film IL3 and a via (not shown) for connecting the wirings WR3 and WR21 immediately below the wiring WR3 are formed.
  • the interlayer insulating film IL3 is patterned by using a photolithography technique and an etching method. Thereby, a plurality of wiring trenches TR3 are formed on the upper surface of the interlayer insulating film IL3.
  • the interlayer insulating film IL3 can be etched by, for example, a dry etching method using a gas containing a fluorocarbon gas as an etching gas.
  • a light shielding film SF1 is formed in each wiring trench TR3 by embedding, for example, a copper (Cu) film in each of the plurality of wiring trenches TR3.
  • interlayer insulating film IL3 and the light shielding film SF1 constitute the uppermost wiring layer ML3.
  • the light shielding film SF1 is formed in a region between regions where two adjacent pixels PU (see FIG. 3) are formed. Thereby, when light is incident on the photodiode PD included in each of the plurality of pixels PU, it is possible to prevent or suppress the incident light from being blocked by the light shielding film SF1. Note that the upper surfaces of the light shielding film SF1 and the interlayer insulating film IL2 are planarized by a CMP method or the like.
  • an insulating film IL4 is formed (step S16 in FIG. 18).
  • an insulating film IL4 made of, for example, a silicon nitride film is formed on the interlayer insulating film IL3 and the light shielding film SF1.
  • a partition wall BW and a color filter CF are formed (step S17 in FIG. 18).
  • a film made of, for example, a silicon oxide film is formed on the insulating film IL4 by the CVD method, and is patterned by using the photolithography technique and the etching method.
  • a partition wall BW made of, for example, a silicon oxide film is formed on the insulating film IL4 in a region between regions where two adjacent pixels PU are formed.
  • a color filter CF is formed between adjacent partition walls BW.
  • the color filter CF is made of a film colored in, for example, red (R), green (G), and blue (B).
  • a microlens ML is formed (step S18 in FIG. 18).
  • the microlens ML is formed on the color filter CF.
  • the microlens ML is a convex lens whose upper surface is curved, and is made of a film that transmits light.
  • the microlens ML condenses the light irradiated to each pixel PU from the main surface side, that is, the upper surface side of the semiconductor substrate SB, on the photodiode PD.
  • the formed film is heated and melted, and the shape of the upper surface of the film is rounded to form the microlens ML.
  • FIG. 25 is a cross-sectional view showing a configuration of a semiconductor device of a comparative example.
  • FIG. 26 is a plan view showing a wiring layout of the first wiring layer in the comparative example.
  • FIG. 25 is a cross-sectional view taken along line BB in FIG. Note that the cross-sectional view along the line AA in FIG. 1 is the same as FIG.
  • the image sensor as the semiconductor device of the comparative example also includes a CMOS image sensor, like the image sensor of the semiconductor device of the first embodiment.
  • the imaging element as the semiconductor device of the comparative example also has a plurality of pixels PU formed on the upper surface of the semiconductor substrate SB in the area AR1.
  • the plurality of pixels PU are arranged in a matrix in the X-axis direction and the Y-axis direction in plan view.
  • Each of the plurality of pixels PU includes a photodiode PD, a transfer transistor TX, an amplification transistor (not shown), and the like.
  • the photodiode PD is a photoelectric conversion element that receives incident light and converts it into charges.
  • each of the plurality of pixels PU includes the color filter CF and the microlens ML as in the semiconductor device of the first embodiment. Further, the semiconductor device of the comparative example has a light shielding film SF1 as in the semiconductor device of the first embodiment.
  • incident light incident on each of the plurality of pixels PU is not necessarily incident from a direction perpendicular to the upper surface of the semiconductor substrate SB.
  • incident light incident on the pixels PU arranged on the peripheral side of the arrangement of the plurality of pixels PU is inclined with respect to a direction perpendicular to the upper surface of the semiconductor substrate SB. Incident from the direction. In such a case, a part of light incident on each pixel PU is not incident on the photodiode PD included in the pixel PU, so that the sensitivity of the photodiode PD is reduced, that is, shading occurs.
  • a reduction process for reducing the micro lens ML, the color filter CF, and the opening OP1 of the light shielding film SF1 around the center position of the array of the plurality of pixels PU that is, It is conceivable that the microlens ML, the color filter CF, and the opening OP1 are shifted by performing a shrink process.
  • the opening OP1, the color filter CF, and the microlens ML of the light shielding film SF1 are centered on the position in the area AR1 where the plurality of pixels PU are arranged, as in the first embodiment.
  • the shrink process is performed on the mask data of the uppermost wiring layer ML3.
  • the shrink process is not performed on the mask data of the first wiring layer ML1 and the second wiring layer ML2. Therefore, as shown in FIG. 26, the pitch of the wiring WR11 in the region AR1 where the plurality of pixels PU are arranged is equal to the pitch of the wiring WR12 in the region AR2 where the peripheral circuit is arranged.
  • the incident light incident on the pixel PU arranged on the peripheral side of the array of the plurality of pixels PU is the second layer below the uppermost wiring layer ML3. Since the light is reflected on the first wiring layer ML2 or the first wiring layer ML1, it is not properly incident on the photodiode PD included in each pixel PU, and shading still occurs.
  • the light incident on each pixel PU is a wiring layer above the semiconductor substrate SB, and a wiring of a layer different from the light shielding film SF1. Since it is reflected by the wiring included in the layer, it is difficult to prevent or suppress shading. Therefore, the sensitivity of the CMOS image sensor is lowered, and the performance of the semiconductor device is lowered.
  • each of the plurality of pixels PU is miniaturized or highly functionalized, the photodiode included in each pixel PU so that a sufficient amount of light is incident on the photodiode PD. It is necessary to increase the area of the PD and increase the area of the opening OP1 of the light shielding film SF1.
  • the number of wirings included in the first wiring layer ML1 and the number of wirings included in the second wiring layer ML2 are increased. To do. In such a case, in the semiconductor device of the comparative example, the problem of shading to incident light due to the first wiring layer ML1 and the second wiring layer ML2 becomes large.
  • any position in the area AW13 including the plurality of pixels PU is set. Shrink processing is performed at the center. Therefore, in the first wiring layer ML1 which is a wiring layer other than the uppermost wiring layer ML3, the pitch of the wiring WR11 arranged in the region AW11 in the region AW13 is different from the region AW12 in the region AW12. It is smaller than the pitch of the wiring WR12 to be arranged.
  • the shrink process is performed on the mask data of the first wiring layer ML1 with the position in the region where the plurality of pixels PU are arranged as the center.
  • the pitch of the wiring WR11 can be made smaller than the pitch of the wiring WR12, and shading by the first wiring layer ML1 can be prevented or suppressed. Therefore, the sensitivity of the CMOS image sensor can be improved and the performance of the semiconductor device can be improved.
  • the first wiring layer ML1 extends in the X-axis direction, for example. And a plurality of wirings WR13 arranged in the Y-axis direction.
  • the wiring WR13 extends from a region AW13 where a plurality of pixels PU (see FIG. 3) are arranged to a region AW12 where a peripheral circuit is arranged.
  • the outer periphery of the area AW13 from which the partial mask data DAT13 is cut out crosses the plurality of wirings WR13.
  • the mask data is stored in the gap area AW14 between the area AW11 and the area AW12. Not created. Therefore, when creating the gap portion mask data DAT14, it is necessary to connect the wiring WR11 and the wiring WR12 between the area AW11 and the area AW12 in consideration of the pitch difference of the wiring WR11 before and after the shrink process. There is.
  • the wiring WR11 arranged in the area AW11 is electrically connected to the wiring WR12 arranged in the area AW12 only after the process of creating the gap portion mask data DAT14 (step S5 in FIG. 11). Therefore, it is not sufficient to verify whether or not the wiring WR11 is connected to the wiring WR12 when creating the chip layout data, and it is also necessary to perform the verification after creating the mask data DAT1a.
  • the coordinates of the corners of the connection wiring CW1 included in the gap portion mask data DAT14 are the coordinates of the corners of the end EP11 of the wiring WR11 arranged in the area AW11 and the coordinates of the corner AW12. It can be easily created by calculation using the coordinates of the corners of the end portion EP12 of the wiring WR12. Therefore, it is possible to simplify the arithmetic processing for calculating the pattern arrangement as the connection wiring CW1 included in the gap portion mask data DAT14.
  • a method such as comparison verification by a plurality of calculations can be used for the gap portion mask data DAT14, and data omission in the gap portion mask data DAT14. It can be verified relatively easily whether or not the above has occurred.
  • shrink process may be performed on the wiring layers other than the first wiring layer ML1, and the shrink process may be performed on the p-type semiconductor layer PW, the n-type semiconductor layer NW, or the gate electrode GE. Good.
  • shrink rate alpha
  • shrink rate can also be made into the same value, and it can also adjust so that it may become a different value.
  • the region AW13 to be cut out has a rectangular shape
  • the wiring WR11 and the wiring WR12 have a portion between the negative end in the X-axis direction of the region AW11 and the region AW12.
  • An example of connection in the gap area AW14 has been described.
  • the area AW13 to be cut out does not have to have a rectangular shape.
  • the wiring WR11 and the wiring WR12 may be connected by a gap region AW14 in a portion between the positive end of the region AW11 in the X-axis direction and the region AW12.
  • the wiring WR11 and the wiring WR12 may be connected by a gap area AW14 at a portion between the area AW12 and the positive or negative end of the area AW11 in the Y-axis direction. In either case, the same effect as in the first embodiment can be obtained.
  • the pattern as the connection wiring CW1 is created by extending the wiring WR11 arranged in the area AW11 to the area AW12 side and extending the wiring WR12 arranged in the area AW12 to the area AW11 side. It is. Therefore, the gap portion mask data DAT14 having the connection wiring CW1 can be easily created. Further, in the gap area AW14, a pattern as the connection wiring CW1 is created by overlapping a portion where the wiring WR11 is extended and a portion where the wiring WR12 is extended.
  • the width WC1 of the connection wiring CW1 which is the overlapping portion, is larger than the width W00 considering the mask size effect or the OPC process of the first wiring layer ML1, and is therefore the ratio of the wiring width to the processing accuracy by exposure.
  • the exposure margin can be improved.
  • the width (diameter) of the via is reduced by the shrink process. For example, when the via width is 0.16 ⁇ m before the shrink process and the shrink ratio for the via is 0.95, the via width is reduced to 0.152 ⁇ m after the shrink process.
  • the wiring WR11 is connected to the wiring WR12 via the connection wiring CW1 formed in the same layer as the wiring WR11. Therefore, since it is not necessary to perform a shrink process on the via, a margin for the processing accuracy of the processing dimension can be secured in the lithography process for forming the via hole, and the via hole can be formed with high shape accuracy.
  • FIG. 27 is a plan view showing a wiring layout of the first wiring layer in the first modification of the first embodiment.
  • 28 to 30 are plan views showing other examples of the wiring layout of the first wiring layer in the first modification of the first embodiment.
  • At least one of the wiring WR11 in the region AW11 and the wiring WR12 in the region AW12 extends to the gap region AW14 and is connected to the other.
  • the portion arranged in the gap area AW14 is the connection wiring CW1.
  • connection wiring CW1a among the plurality of connection wirings CW1 is connected to the wiring WR11a among the plurality of wirings WR11, and is connected to the wiring WR12a among the plurality of wirings WR12. It shall be. Further, the wiring WR11a is shifted to the shrink center position CT11 side in the Y-axis direction from the wiring WR12a.
  • the end portion EP11 on the region AW12 side of the wiring WR11 is extended to a portion in contact with the region AW12 in the gap region AW14, and the extended end portion EP11 is the end portion EP12 on the region AW11 side of the wiring WR12. In contact with. Further, the end portion EP11 of the extended portion corresponds to the connection wiring CW1.
  • the portion opposite to the shrink center position CT11 side in the Y-axis direction is Y in the end portion EP12 on the region AW11 side of the wiring WR12a in plan view. It is in contact with the portion on the shrink center position CT11 side in the axial direction.
  • the end portion EP12 of the wiring WR12 on the region AW11 side is extended to the portion of the gap region AW14 that contacts the region AW11, and the extended end portion EP12 is the end portion EP11 of the wiring WR11 on the region AW12 side. In contact with. Further, the end portion EP12 of the extended portion corresponds to the connection wiring CW1.
  • the portion on the opposite side to the shrink center position CT11 side in the Y-axis direction is the portion of the end portion EP12 on the region AW11 side of the wiring WR12a in the plan view. It is in contact with the portion on the shrink center position CT11 side in the Y-axis direction.
  • the end portion EP11 of the wiring WR11 on the region AW12 side is extended to the central portion of the gap region AW14
  • the end portion EP12 of the wiring WR12 on the region AW11 side is extended to the central portion of the gap region AW14
  • the extended end EP11 is in contact with the extended end EP12.
  • the connection wiring CW1 is formed by the end portion EP11 of the extended portion and the end portion EP12 of the extended portion.
  • the portion on the opposite side to the shrink center position CT11 side in the Y-axis direction is the Y axis among the end portion EP12 on the region AW11 side of the wiring WR12a. It is in contact with the portion on the shrink center position CT11 side in the direction.
  • the extended end part EP11 may overlap with the extended end part EP12 in the X-axis direction.
  • the space width SP1 of the wiring WR12 is connected to the end portion EP11 of the wiring WR11a and the shrink center position CT11 side in the Y-axis direction of the wiring WR11a and connected to the wiring WR11 adjacent to the wiring WR11a.
  • the space width SP1 is equal to or larger than the minimum space width in consideration of the mask size effect or the OPC process in the first wiring layer ML1.
  • the pattern as the connection wiring CW1 is arranged by simply extending at least one of the wiring WR11 and the wiring WR12. Compared to the first embodiment, a pattern as the connection wiring CW1 can be easily created.
  • each of the wiring WR11 and the wiring WR12 may not have a rectangular shape in plan view.
  • FIG. 31 is a plan view showing still another example of the wiring layout of the first wiring layer in the first modification of the first embodiment.
  • the wiring WR11 includes an end EP11 on the region AW12 side, and an extension EX11 that is connected to the end EP11 and extends in the X-axis direction, and the Y-axis of the end EP11.
  • the width WD11 in the direction may be equal to or greater than the width WD13 in the Y-axis direction of the extending part EX11.
  • the wiring WR12 has an end EP12 on the region AW11 side, and an extension EX12 connected to the end EP12 and extending in the X-axis direction, and the width WD12 of the end EP12 in the Y-axis direction is The width WD14 or more in the Y-axis direction of the extension part EX12 may be sufficient.
  • the end portion EP11 and the end portion EP12 can be connected by extending at least one of the end portion EP11 and the end portion EP12. Therefore, the same effects as those shown in FIGS. 27 to 30 can be obtained.
  • FIG. 32 is a plan view showing a wiring layout of the first wiring layer in the second modification of the first embodiment.
  • connection wiring CW1a among the plurality of connection wirings CW1 is connected to the wiring WR11a among the plurality of wirings WR11, and is connected to the wiring WR12a among the plurality of wirings WR12. It is assumed that Further, the wiring WR11a is shifted to the shrink center position CT11 side in the Y-axis direction from the wiring WR12a.
  • the width WC1 of the connection wiring CW1a in the Y-axis direction is narrower than both the width of the wiring WR11a in the Y-axis direction and the width of the wiring WR12a in the Y-axis direction.
  • the width WD11 of each wiring WR11 in the Y-axis direction is equal to each other
  • the width WD12 of each wiring WR12 in the Y-axis direction is equal to each other
  • the width WD11 is narrower than the width WD12
  • the Y of each connection wiring CW1 The width WC1 in the axial direction is not more than the width WD11.
  • the side surface SW12 opposite to the shrink center position CT11 side in the Y-axis direction of the end EP11 of the wiring WR11 is the shrink center in the Y-axis direction of the end EP12 of the wiring WR12 in plan view. It is arranged on the side opposite to the shrink center position CT11 side in the Y-axis direction from the side surface SW21 on the position CT11 side.
  • the side surface SC1 on the shrinking center position CT11 side in the Y-axis direction of the connection wiring CW1a and the side surface SW21 of the end portion EP12 form the same surface and are opposite to the shrinking center position CT11 side in the Y-axis direction of the connection wiring CW1a.
  • the side surface SC2 and the side surface SW12 of the end portion EP11 form the same surface.
  • the wiring WR11a is the wiring WR11 arranged on the negative side in the Y-axis direction from the shrink center position CT11.
  • the coordinates of the corner formed by the positive side surface in the X-axis direction of the end portion EP12 of the wiring WR12a and the positive side surface SW21 in the Y-axis direction of the end portion EP12 of the wiring WR12a are expressed as (Xp1, Yp1).
  • the coordinates of the corner formed by the positive side surface in the X-axis direction of the end portion EP12 of the wiring WR12a and the negative side surface SW22 in the Y-axis direction of the end portion EP12 of the wiring WR12a are expressed as (Xp2, Yp2).
  • the coordinates of the corner formed by the negative side surface in the X-axis direction of the end portion EP11 of the wiring WR11a and the positive side surface SW11 in the Y-axis direction of the end portion EP11 of the wiring WR11a are (Xp3, Yp3). To do.
  • the coordinates of the corner formed by the negative side surface in the X-axis direction of the end portion EP11 of the wiring WR11a and the negative side surface SW12 in the Y-axis direction of the end portion EP11 of the wiring WR11a are (Xp4, Yp4). To do.
  • the minimum line width considering the mask size effect or the OPC process of the first wiring layer ML1 is defined as a width W00
  • the shrink rate which is a reduction factor of the shrink process in the first wiring layer ML1
  • ⁇ is defined as ⁇ .
  • the wiring WR11 is arranged so that the width WD11 of the wiring WR11 is equal to or larger than the width W1 defined by the above formula (1).
  • a rectangular shape is formed such that the upper left coordinates of the connection wiring CW1 are (Xp1, Yp1) and the lower right coordinates are (Xp4, Yp4). generate.
  • Yp1 and Yp4 are represented by the following formula (2) and the following formula (3).
  • (2) Yp4 ⁇ ⁇ Yp2 (3) If the minimum value of the width WC1 of the connection wiring CW1 is the width YW, the width YW is expressed by the following formula (4).
  • ⁇ Yp2 W00 + Yp2 +
  • Yp2 is a negative value
  • have opposite polarities
  • ⁇ Yp2 are each canceled, so the width YW finally becomes It becomes equal to the width W00.
  • the calculation for creating the pattern as the connection wiring CW1 can be easily performed, and the same effect as the first embodiment is obtained.
  • the width WD11 of the end portion EP11 of the wiring WR11 arranged in the cut-out area AW13 may be set to be equal to or larger than the determined maximum value W1max of the width W1. Even in this case, the same effect as the second modification can be obtained.
  • each of the wiring WR11 and the wiring WR12 may not have a rectangular shape in plan view.
  • FIG. 33 is a plan view showing another example of the wiring layout of the first wiring layer in the second modification of the first embodiment.
  • the wiring WR11 has an end EP11 on the region AW12 side, and an extension EX11 connected to the end EP11 and extending in the X-axis direction, and the Y-axis of the end EP11.
  • the width WD11 in the direction may be equal to or greater than the width WD13 in the Y-axis direction of the extending part EX11.
  • the wiring WR12 has an end EP12 on the region AW11 side, and an extension EX12 connected to the end EP12 and extending in the X-axis direction, and the width WD12 of the end EP12 in the Y-axis direction is The width WD14 or more in the Y-axis direction of the extension part EX12 may be sufficient.
  • connection wiring CW1 are formed in a rectangular shape by the same design method as described with reference to FIGS. 11 to 16, as in the case shown in FIG. A pattern as the connection wiring CW1 having can be easily created, and the same effect as the case shown in FIG. 32 can be obtained.
  • FIG. 34 is a plan view showing a wiring layout of the first wiring layer in the third modification of the first embodiment.
  • 35 and 36 are plan views showing another example of the wiring layout of the first wiring layer in the third modification of the first embodiment.
  • connection wiring CW1 includes an extension part CW11, an extension part CW12, and a connection part CW13.
  • the extending portion CW11 is formed continuously with the end portion EP11 on the region AW12 side of the wiring WR11, and extends in the X-axis direction.
  • the extending portion CW12 is formed continuously with the end portion EP12 on the region AW11 side of the wiring WR12, and extends in the X-axis direction.
  • the connecting part CW13 extends in the Y-axis direction and is connected to both the extending part CW11 and the extending part CW12.
  • connection wiring CW1a among the plurality of connection wirings CW1 is connected to the wiring WR11a among the plurality of wirings WR11 and connected to the wiring WR12a among the plurality of wirings WR12. Further, the wiring WR11a is disposed away from the wiring WR12a toward the shrink center position CT11 in the Y-axis direction.
  • the side surface SC11 on the shrink center position CT11 side in the Y-axis direction of the extending portion CW11 of the connection wiring CW1a forms the same surface as the side surface SW11 on the shrink center position CT11 side in the Y-axis direction of the end portion EP11 of the wiring WR11a. is doing. Further, the side surface SC12 of the extending part CW11 of the connection wiring CW1a opposite to the shrink center position CT11 side in the Y-axis direction is the opposite side of the end part EP11 of the wiring WR11a to the shrink center position CT11 side in the Y-axis direction. The side surface SW12 and the same surface are formed.
  • the side surface SC21 of the extension portion CW12 of the connection wiring CW1a on the shrink center position CT11 side in the Y-axis direction forms the same surface as the side surface SW21 of the end portion EP12 of the wiring WR12a on the shrink center position CT11 side in the Y-axis direction. is doing. Further, the side surface SC22 of the extension part CW12 of the connection wiring CW1a opposite to the shrink center position CT11 side in the Y-axis direction is the opposite side of the end part EP12 of the wiring WR12a to the shrink center position CT11 side in the Y-axis direction. The side surface SW22 and the same surface are formed.
  • the side surface SC31 on the shrink center position CT11 side in the Y-axis direction of the connection portion CW13 of the connection wiring CW1a forms the same surface as the side surface SC11 of the extension portion CW11 of the connection wiring CW1a.
  • a side surface SC32 of the connection portion CW13 of the connection wiring CW1a opposite to the shrink center position CT11 side in the Y-axis direction forms the same surface as the side surface SC22 of the extension portion CW12 of the connection wiring CW1a.
  • the wiring WR11a is disposed away from the wiring WR12a toward the shrink center position CT11 in the Y-axis direction. Therefore, the side surface SW12 of the end portion EP11 of the wiring WR11a opposite to the shrink center position CT11 side in the Y-axis direction is more than the side surface SW21 of the end portion EP12 of the wiring WR12a on the shrink center position CT11 side in the Y-axis direction. It is arranged on the shrink center position CT11 side in the Y-axis direction.
  • the side surface SC12 of the extending part CW11 of the connection wiring CW1a is arranged closer to the shrink center position CT11 in the Y-axis direction than the side surface SC21 of the extending part CW12 of the connection wiring CW1a.
  • the width in the X-axis direction of the connecting portion CW13 can be the width W00.
  • a pattern as the extended portion CW11 is created by extending the wiring WR11 to the gap region AW14
  • a pattern as the extended portion CW12 is created by extending the wiring WR12 to the gap region AW14.
  • the pattern as the connection part CW13 which connects the extension part CW11 and the extension part CW12 can be produced by the calculation similar to Embodiment 1.
  • the space width SP1 between two connection wirings CW1 adjacent in the Y-axis direction takes into account the mask size effect or the OPC process in the first wiring layer ML1. It is more than the minimum space width.
  • the pattern as the connection wiring CW1 is arranged by simply extending at least one of the wiring WR11 and the wiring WR12. Compared to the first embodiment, a pattern as the connection wiring CW1 can be easily created.
  • the position in the X-axis direction of the connecting portion CW13 may not be the central position in the X-axis direction between the area AW11 and the area AW12. Even in such a case, the same effect as the example shown in FIG. 34 is obtained.
  • the position of the connection portion CW13 in the X-axis direction may be different among the plurality of connection wirings CW1.
  • the position of the connection portion CW13 in the X-axis direction differs between the two connection wirings CW1 adjacent in the Y-axis direction.
  • the space portion between the two connection wirings CW1 is not sandwiched by the connection portion CW13 on both sides in the Y-axis direction. Therefore, the exposure margin, which is the ratio of the wiring width to the processing accuracy by exposure, can be improved.
  • FIG. 37 is a plan view showing a wiring layout of the first wiring layer in the fourth modification of the first embodiment.
  • FIG. 38 is a plan view showing another example of the wiring layout of the first wiring layer in the fourth modification example of the first embodiment.
  • connection wiring CW1 that connects the end EP11 on the area AW12 side of the wiring WR11 and the end EP12 on the area AW11 side of the wiring WR12 is linear, for example, in a direction inclined from the X-axis direction.
  • the positive side surface SC1 in the Y-axis direction of the connection wiring CW1 is the positive side surface SW11 in the Y-axis direction of the wiring WR11. Both of the side surfaces SW21 on the positive side in the Y-axis direction of WR12 are continuous.
  • the negative side surface SC2 in the Y-axis direction of the connection wiring CW1 is the negative side surface SW12 in the Y-axis direction of the wiring WR11, and the wiring Both of the negative side surfaces SW22 in the Y-axis direction of WR12 are continuous.
  • the coordinates of the corner formed by the side surface on the positive side in the X-axis direction of the end portion EP12 of the wiring WR12 and the side surface SW21 on the positive side in the Y-axis direction of the end portion EP12 of the wiring WR12. Is (Xp1, Yp1). Further, the coordinates of the corner formed by the side surface on the positive side in the X-axis direction of the end portion EP12 of the wiring WR12 and the side surface SW22 on the negative side in the Y-axis direction of the end portion EP12 of the wiring WR12 are expressed as (Xp2, Yp2).
  • the coordinates of the corner formed by the negative side surface in the X-axis direction of the end portion EP11 of the wiring WR11 and the positive side surface SW11 in the Y-axis direction of the end portion EP11 of the wiring WR11 are expressed as (Xp3, Yp3). Further, the coordinates of the corner formed by the negative side surface in the X-axis direction of the end portion EP11 of the wiring WR11 and the negative side surface SW12 in the Y-axis direction of the end portion EP11 of the wiring WR11 are expressed as (Xp4, Yp4).
  • the fourth modification when the gap portion mask data is created, the above-described coordinates (Xp1, Yp1), (Xp2, Yp2), (Xp3, Yp3) and (Xp4, Yp4) are used as the pattern as the connection wiring CW1.
  • a pattern consisting of a quadrilateral with the four points as vertices is generated by calculation.
  • the fourth modification example unlike the first embodiment, although the coordinates of four points are used, the calculation for creating the pattern as the connection wiring CW1 can be easily performed. The effect is substantially the same as in the first mode.
  • connection wiring CW1 may include an extension part CW11, an extension part CW12, and a connection part CW13.
  • the extending portion CW11 is formed continuously with the end portion EP11 on the region AW12 side of the wiring WR11, and extends in the X-axis direction.
  • the extending portion CW12 is formed continuously with the end portion EP12 on the region AW11 side of the wiring WR12, and extends in the X-axis direction.
  • the connecting portion CW13 that connects the end portion of the extending portion CW11 on the region AW12 side and the end portion of the extending portion CW12 on the region AW11 side extends in a straight line, for example, in a direction inclined from the X-axis direction.
  • the pattern as the extension part CW11 is formed by extending the wiring WR11 to the gap area AW14
  • the pattern as the extension part CW12 is formed by extending the wiring WR12 to the gap area AW14.
  • the pattern as the connection part CW13 can be created by the same calculation as the example shown in FIG. Accordingly, the connection portion CW13 has the same effect as the example shown in FIG. 37 in that a pattern made of a quadrilateral having four points as vertices is created.
  • the example shown in FIG. 38 has substantially the same configuration as the example shown in FIG. 34 in the third modification of the first embodiment, except that the connecting portion CW13 is parallel to the Y axis.
  • the example shown in FIG. 34 has substantially the same effect.
  • the wiring WR11 arranged in the region AW11 subjected to the shrink processing is subjected to the shrink processing via the connection wiring CW1 formed in the same layer as the wiring WR11. It was connected to the wiring WR12 arranged in the same layer in the area AW12 other than the broken area AW11.
  • the wiring WR21 arranged in the region AW21 where the shrink region is performed is connected via the connection wiring CW1 formed in a layer different from the wiring WR21.
  • it is connected to the wiring WR22 arranged in the same layer in the area AW22 other than the area AW21 subjected to the shrink process.
  • the configuration of the semiconductor device of the second embodiment is the same as the configuration of the semiconductor device of the first embodiment described with reference to FIGS. 1 to 3, and the description thereof is omitted.
  • the method for manufacturing the semiconductor device according to the second embodiment is the same as the method for manufacturing the semiconductor device according to the first embodiment described with reference to FIGS. 18 to 24, and the description thereof is omitted.
  • FIG. 40 is an enlarged plan view of region RG2 in FIG.
  • the second wiring layer ML2 has a plurality of wirings WR21 and a plurality of wirings WR22.
  • the plurality of wirings WR21 are regions AW21 on the upper surface as the main surface of the semiconductor substrate SB (see FIG. 3), and are formed in the same layer in the second wiring layer ML2.
  • the plurality of wirings WR22 are formed in the same layer as the plurality of wirings WR21 in the upper surface region AW22 as the main surface of the semiconductor substrate SB (see FIG. 3).
  • the region AW22 is a region on one side of the region AW21 in the X-axis direction in plan view.
  • a plurality of pixels PU are formed in the region AW21, and a peripheral circuit is formed in the region AW22.
  • the plurality of wirings WR21 extend in the X-axis direction in a plan view in the area AW21 and are arranged at a pitch PT21 in the Y-axis direction.
  • the plurality of wirings WR22 extend in the X-axis direction in the area AW22 in a plan view, and are arranged at a pitch PT22 in the Y-axis direction.
  • the first wiring layer ML1 (see FIG. 3) has a plurality of connection wirings CW1 shown in FIG.
  • the plurality of wirings WR21 are respectively connected to the plurality of wirings WR22 via each of the plurality of connection wirings CW1. With such an arrangement, the plurality of wirings WR21 are electrically connected to each of the plurality of wirings WR22.
  • the plurality of wirings WR22 are connected to, for example, transistors included in the peripheral circuit. Therefore, the plurality of wirings WR21 are connected to the peripheral circuit via each of the plurality of wirings WR22.
  • the pitch PT21 is smaller than the pitch PT22.
  • the interval between the two adjacent wires WR21 is set to the distance between the two adjacent wires WR22 in the region AW22 in which the peripheral circuit is formed. It can be made shorter than the interval between them.
  • the width WD21 in the Y-axis direction of the end portion EP21 on the region AW22 side of each wiring WR21 is the wiring WR22 connected to each wiring WR21 among the plurality of wirings WR22.
  • the end portion EP22 on the side of the region AW21 is narrower than the width WD22 in the Y-axis direction.
  • a portion of the mask data DAT2 that is arranged in the area AW23 is cut out, and the position within the cut-out portion (shrink center position) with respect to the cut-out portion. ) After performing reduction processing centering on CT21, it is pasted again on the original mask data DAT2. Thereby, mask data DAT2a having a plurality of wirings WR21 and a plurality of wirings WR22 can be easily created.
  • any one of the plurality of wirings WR21 is more in the Y-axis direction than the wiring WR22 connected to any one of the plurality of wirings WR22 in plan view. It will be shifted to the shrink center position CT21 side.
  • the wiring WR21 arranged at the negative end in the Y-axis direction of the arrangement of the plurality of wirings WR21 is connected to the wiring WR21 among the plurality of wirings WR22 in plan view.
  • the wiring WR22 is shifted from the positive side in the Y-axis direction.
  • the width WD21 of each wiring WR21 may be narrower than the width WD22 of each wiring WR22.
  • the plurality of connection wirings CW1 are formed in a different layer from the plurality of wirings WR21.
  • the plurality of connection wirings CW1 are formed in the first wiring layer ML1 lower than the second wiring layer ML2 in which the plurality of wirings WR21 are formed.
  • the plurality of connection wirings CW1 extend in the X-axis direction in a plan view and are arranged at a pitch PT23 in the Y-axis direction.
  • the pitch PT23 can be made equal to the pitch PT22, for example.
  • a plurality of vias VA1 as electrodes are formed in the same layer.
  • a plurality of vias VA2 as electrodes are formed in the same layer.
  • the plurality of wirings WR21 are electrically connected to the plurality of connection wirings CW1 through the plurality of vias VA1, respectively.
  • the plurality of wirings WR22 are electrically connected to the plurality of connection wirings CW1 through the plurality of vias VA2, respectively.
  • the plurality of vias VA1 are arranged at a pitch PTV1 in the Y-axis direction in a plan view, and the plurality of vias VA2 are arranged at a pitch PTV2 in the Y-axis direction in a plan view. Both pitch PTV1 and PTV2 can be equal to pitch PT22.
  • the second wiring layer ML2 has a plurality of terminal portions PD2.
  • Each of the plurality of terminal portions PD2 is formed in the same layer as the plurality of wirings WR21 in the region AW21.
  • Each terminal portion PD2 is connected to an end portion EP21 on the region AW22 side of each wiring WR21.
  • Each terminal portion PD2 overlaps with each connection wiring CW1 in plan view, and each via VA1 is included in each terminal portion PD2 in a portion overlapping with each connection wiring CW1 in plan view. Thereby, each terminal part PD2 can be reliably electrically connected to each connection wiring CW1 via each via VA1.
  • the width in the Y-axis direction of the terminal portion PD2 connected to the wiring WR21 arranged at the center of the array of the plurality of wirings WR21 is a plurality of the terminal portions PD2.
  • the width of the terminal part PD2 connected to the wiring WR21 arranged at the end of the arrangement of the wirings WR21 is narrower than the width in the Y-axis direction.
  • the wiring layout in the second wiring layer ML2 can be designed by the same method as the wiring layout designing method in the first wiring layer ML1 described in the first embodiment.
  • the wiring layout design method in 2 will be described with a focus on differences from the wiring layout design method in the first embodiment.
  • the wiring layout in the uppermost wiring layer ML3 in the second embodiment can be designed by the same method as the wiring layout designing method in the uppermost wiring layer ML3 in the first embodiment.
  • the exposure mask in the second embodiment can be manufactured in the same manner as the exposure mask in the first embodiment.
  • 41 to 45 are plan views showing wiring layout data of the second wiring layer in the second embodiment.
  • the same process as step S1 in FIG. 11 is performed to create mask data as shown in FIGS.
  • the layout data in the second wiring layer ML2 is subjected to a correction process referred to as a so-called OPC process to prepare mask data DAT2 as pattern data for the second wiring layer ML2.
  • the mask data DAT2 has a region AR1 that is a partial region of the plane FS and a region AR2 that is a partial region of the plane FS.
  • the plurality of pixels PU are arranged in a region AW23 that is a partial region of the region AR1 as a pixel region.
  • a region other than the region AW23 in the region AR1 and the region AR2 is referred to as a region AW22.
  • FIG. 41 shows a wiring layout before the wiring layout shown in the plan view of FIG. 39 is created by shrink processing
  • FIG. 42 shows the wiring before the wiring layout shown in the plan view of FIG. 40 is created by shrink processing. Show the layout.
  • a plurality of wirings (wiring patterns) WR21 are arranged in the area AR1.
  • the plurality of wirings WR21 extend in the X-axis direction and are arranged at a pitch PT22 in the Y-axis direction.
  • a plurality of wirings (wiring patterns) WR22 are arranged in the area AR2.
  • the plurality of wirings WR22 extend in the X-axis direction and are arranged with PT22 in the Y-axis direction.
  • the mask data DAT2 extends in the area AW23 in the X-axis direction, and is arranged in the Y-direction with a plurality of wirings (wiring patterns) WR21 arranged at the pitch PT22 and in the area AW22 in the X-axis direction.
  • a plurality of wirings (wiring patterns) WR22 extending in the Y-axis direction and arranged at a pitch PT22.
  • step S2 in FIG. 11 the same process as step S2 in FIG. 11 is performed to cut out partial mask data as shown in FIG.
  • the partial mask data DAT23 as pattern data which is composed of the portion arranged in the area AW23, is cut out from the mask data DAT2 of the second wiring layer ML2.
  • step S3 in FIG. 11 the same process as step S3 in FIG. 11 is performed to perform a shrink process as shown in FIG.
  • the cut-out partial mask data DAT23 is subjected to a reduction process, that is, a shrink process, which is reduced at a constant magnification around the position CT21 in the partial mask data DAT23.
  • reduced partial mask data DAT21 is created as pattern data, each consisting of reduced wiring (wiring pattern) WR21.
  • the plurality of wirings WR21 extend in the X-axis direction and are arranged at a pitch PT21 in the Y-axis direction.
  • the pitch PT21 is smaller than the pitch PT22.
  • the terminal portion PD2 before the shrink process is performed protrudes from the region where the via VA1 is disposed by a distance Xmargin on the opposite side to the shrink center position CT21 side in the X-axis direction. Further, the terminal portion PD2 before the shrink process is performed protrudes from the region where the via VA1 is disposed by a distance Ymargin on the side opposite to the shrink center position CT21 side in the Y-axis direction.
  • the shrink rate which is the reduction ratio of the shrink process in the second wiring layer ML2
  • the center coordinates of the via VA1 with respect to the shrink center position CT21 are (Xv, Yv).
  • the width in the X-axis direction and the Y-axis direction of the via VA1 (the diameter when the via VA1 has a circular shape) is defined as a width V1, and an allowable deviation amount of the position of the via VA1 with respect to the second wiring layer ML2; That is, the margin of deviation is set as margin ⁇ .
  • the distance Xmargin and the distance Ymagrin are defined by the following formula (5) and the following formula (6).
  • the minimum line width in consideration of the mask size effect or the OPC process of the second wiring layer ML2 is defined as a width W0.
  • the length in the X-axis direction of the terminal portion PD2 (see FIG. 40) after the shrink process is equal to or greater than (W0 + ⁇ ⁇ (Xmargin + ⁇ )), and the width in the Y-axis direction is (W0 + ⁇ ⁇ (Ymargin + ⁇ )). ) Or more.
  • the minimum line width is set as the width W0, and the minimum space width is set as the space width S0.
  • the pattern as the wiring WR21 before the shrink processing is performed has the line width Wshrink defined by the following formula (7) as the minimum line width and the space width Sshrink defined by the following formula (8) as the minimum space width. As arranged.
  • step S4 in FIG. 11 the same process as step S4 in FIG. 11 is performed to paste the reduced partial mask data as shown in FIG.
  • the reduced partial mask data DAT21 is an area in the area AW23 of the plane FS so that the position CT21 in the reduced partial mask data DAT21 has the same coordinates as the position CT22 in the area AW23 (see FIG. 43). Therefore, it is pasted on the area AW21 which is an area away from the area AW22.
  • the area between the area AW21 and the area AW22 is a gap area AW24 in which no mask data is created.
  • mask data DAT2a as pattern data having reduced partial mask data DAT21 and mask data DAT2 is created.
  • step S5 in FIG. 11 may not be performed. Further, no connection wiring is formed in the gap area AW24.
  • FIG. 46 is a plan view showing the wiring layout data of the second wiring layer in the second embodiment superimposed on the wiring layout data of the first wiring layer.
  • the first wiring layer ML1 includes a plurality of wirings WR11 that respectively extend in the Y-axis direction and are arranged in the X-axis direction.
  • the shrink process is not performed on the connection wiring CW1 and the vias VA1 and VA2 included in the first wiring layer ML1 which is the lower wiring layer. Therefore, as shown in FIG. 46, when the region AW23 in which the plurality of pixels PU are arranged is cut out in the second wiring layer ML2, the region AW23 is more than the region AW13 cut out in the first wiring layer ML1. Is also big.
  • any position in the region AW23 including the plurality of pixels PU is set. Shrink processing is performed at the center. Therefore, also in the second embodiment, in the second layer wiring layer ML2, which is a wiring layer other than the uppermost wiring layer ML3, the pitch of the wiring WR21 arranged in the region AW21 in the region AW23 is different from the region AW23. The pitch is smaller than the pitch of the wiring WR22 arranged in the area AW22 which is a different area.
  • the light incident on each pixel PU is converted into the wiring layer above the semiconductor substrate SB only by performing the shrink process on the opening OP1 of the light shielding film SF1. And since it is reflected by the wiring contained in the wiring layer of a layer different from light shielding film SF1, it is difficult to prevent or suppress shading. Therefore, the sensitivity of the CMOS image sensor is lowered, and the performance of the semiconductor device is lowered.
  • the shrink process is performed on the mask data of the second wiring layer ML2 around the position in the region where the plurality of pixels PU are arranged. .
  • the pitch of the wiring WR21 can be made smaller than the pitch of the wiring WR22, and shading by the second wiring layer ML2 can be prevented or suppressed. Therefore, the sensitivity of the CMOS image sensor can be improved and the performance of the semiconductor device can be improved.
  • the outer periphery of the region AW23 from which the partial mask data DAT23 is cut out does not cross any of the plurality of wirings WR21 and the plurality of wirings WR22. Therefore, it is not necessary to create partial mask data in the gap area AW24, and the wiring WR21 and the wiring WR22 are calculated between the area AW21 and the area AW22 in consideration of the difference in the pitch of the wiring WR21 before and after the shrink process. Can be connected without.
  • the shrink process is performed. Thereafter, the wiring WR21 is reliably electrically connected to the via VA1. Therefore, when verifying whether or not the wiring WR21 is electrically connected to the via VA1 when creating the chip layout data, after shrink processing is performed, the reduced partial mask data DAT21 is pasted. In addition, after creating the mask data DAT2a, it is not necessary to perform verification again.
  • the minimum line width in the area AW21 after the shrink process is performed is the line width Wshrink (see the above formula (7)), and the minimum space width in the area AW21 after the shrink process is performed is the space The width is Sshlink (see the above formula (8)). Therefore, even after the shrink process is performed, the plurality of wirings WR21 can be arranged so as to ensure the minimum line width and the minimum space width in the second wiring layer ML2.
  • shrink process may be performed on the wiring layers other than the second wiring layer ML2, and the shrink process may be performed on the p-type semiconductor layer PW, the n-type semiconductor layer NW, or the gate electrode GE. Good.
  • shrink rate alpha
  • shrink rate can also be made into the same value, and it can also adjust so that it may become a different value.
  • the region AW23 to be cut out has a rectangular shape
  • the wiring WR21 and the wiring WR22 are portions of the region AW21 between the negative end in the X-axis direction and the region AW22.
  • An example of connection in the gap area AW24 has been described.
  • the area AW23 to be cut out does not have to have a rectangular shape.
  • the wiring WR21 and the wiring WR22 may be connected by a gap region AW24 in a portion between the positive end of the region AW21 in the X-axis direction and the region AW22.
  • the wiring WR21 and the wiring WR22 may be connected by a gap area AW24 in a portion between the area AW22 and the positive or negative end of the area AW21 in the Y-axis direction. In either case, the same effect as in the second embodiment can be obtained.
  • 47 and 48 are plan views showing the wiring layout of the second wiring layer in the first modification of the second embodiment. 47 shows the arrangement after the shrink process is performed, and FIG. 48 shows the arrangement before the shrink process is performed.
  • the plurality of vias VA1 are subjected to shrink processing at a shrink rate equal to the shrink rate of the plurality of wirings WR21. Therefore, as shown in FIG. 47, the pitch PTV1 of the arrangement of the plurality of vias VA1 in the Y-axis direction can be made equal to the pitch PT21 of the arrangement of the plurality of wirings WR21 in the Y-axis direction. At this time, the pitch PTV1 is smaller than the pitch PT22 of the arrangement of the plurality of wirings WR21 in the Y-axis direction. Note that the pitch PTV2 of the array of vias VA2 can be equal to the pitch PT22 of the array of the plurality of wirings WR22 in the Y-axis direction.
  • the first wiring layer ML1 has a plurality of terminal portions PC1.
  • the plurality of terminal portions PC1 are formed in the same layer as the plurality of connection wirings CW1.
  • Each terminal portion PC1 is connected to the end portion on the region AW21 side of each connection wiring CW1.
  • the width in the X-axis direction and the Y-axis direction of the via VA1 before the shrink process is performed is defined as a width V1 ′.
  • the width V1 ′ is defined by the following formula (9).
  • V1 ′ 1 / ⁇ ⁇ V1 (9)
  • the terminal portion PC1 before performing the shrink process protrudes from the region where the via VA1 is disposed by the distance Xmargin2 toward the shrink center position CT21 in the X-axis direction.
  • the terminal portion PC1 before the shrink process is performed protrudes from the region where the via VA1 is disposed by the distance Ymargin2 toward the shrink center position CT21 in the Y-axis direction.
  • the distance Xmargin2 and the distance Ymagrin2 are defined by the following formula (10) and the following formula (11).
  • the margin ⁇ ′ is an allowable deviation amount of the position of the via VA1 with respect to the second wiring layer ML2, that is, a margin of the deviation amount.
  • FIG. 49 is a plan view showing the wiring layout data of the second wiring layer in the first modification of the second embodiment superimposed on the wiring layout data of the first wiring layer.
  • the first wiring layer ML1 includes a plurality of wirings WR11 that extend in the Y-axis direction and are arranged in the X-axis direction.
  • the via VA1 is subjected to shrink processing at the same shrink rate as the wiring WR21. Therefore, in the layer from which the via VA1 is cut out, when a region AWV that is a region in which a plurality of pixels PU are arranged is cut out, the region AWV is a region cut out in the second wiring layer ML2, as shown in FIG. It is the same size as AW23.
  • the via VA1 formed below the second wiring layer ML2 also has a shrinkage rate equal to the shrinkage rate in the second wiring layer ML2. Shrink processing is performed. However, even when the mask size effect or the OPC process in the second wiring layer ML2 is not taken into consideration and the margin ⁇ ′ is equal to 0, the via VA1 after the shrink process is performed in plan view It is included in the end EP21. Further, the width V1 ′ in the X-axis direction and the Y-axis direction of the via VA1 before the shrink process is performed is a width considering the shrink process. Therefore, the first modification has the same effects as those of the second embodiment while improving the degree of design freedom.
  • FIG. 50 and 51 are plan views showing other examples of the wiring layout of the second wiring layer in the first modification of the second embodiment.
  • FIG. 50 shows an arrangement after the shrink process is performed
  • FIG. 51 shows an arrangement before the shrink process is performed.
  • the terminal part PD2 and the terminal part PC1 are arranged.
  • the shrink rate of the plurality of wirings WR21 is the shrink rate ⁇ M2
  • the shrink process is performed on the plurality of vias VA1 at a shrink rate ⁇ V1 larger than the shrink rate ⁇ M2. Therefore, as shown in FIG. 50, the pitch PTV1 of the arrangement of the plurality of vias VA1 in the Y-axis direction is larger than the pitch PT21 of the arrangement of the plurality of wirings WR21 in the Y-axis direction, and the plurality of wirings in the Y-axis direction. It can be made smaller than the pitch PT22 of the WR22 array.
  • the shrink rate ⁇ V1 can be set to 0.995, for example, and the shrink rate ⁇ M2 can be set to 0.99, for example.
  • the terminal portion PD2 before the shrink process is performed protrudes by a distance Xmargin ′ on the opposite side to the shrink center position CT21 side in the X-axis direction with respect to the region where the via VA1 is disposed. . Further, the terminal portion PD2 before the shrink process is performed protrudes from the region where the via VA1 is disposed by a distance Ymargin ′ on the side opposite to the shrink center position CT21 side in the Y-axis direction. On the other hand, the terminal portion PC1 before the shrink process is performed protrudes from the region where the via VA1 is disposed by the distance Xmargin2 ′ toward the shrink center position CT21 in the X-axis direction. Further, the terminal portion PC1 before the shrink process is performed protrudes from the region where the via VA1 is disposed by the distance Ymargin2 ′ toward the shrink center position CT21 in the Y-axis direction.
  • FIGS. 50 and 51 also has the same effect as the example shown in FIGS. 47 and 48.
  • the wiring formed in the lower wiring layer on the pixel region side is connected to the lower layer on the peripheral circuit region side via the connection wiring formed in the upper wiring layer than the lower wiring layer. It is electrically connected to the wiring arranged in the wiring layer.
  • FIG. 52 is a plan view showing the wiring layout of the first wiring layer in the second modification of the second embodiment, superimposed on the wiring layout data of the second wiring layer.
  • 53 and 54 are plan views showing the wiring layout of the first wiring layer in the second modification of the second embodiment.
  • FIG. 53 shows an arrangement after the shrink process is performed
  • FIG. 54 shows an arrangement before the shrink process is performed.
  • the first wiring layer ML1 includes a plurality of wirings WR11 and a plurality of wirings WR12.
  • the plurality of wirings WR11 are regions AW11 that are regions in which the plurality of pixels PU are arranged, extend in the X-axis direction, and are arranged in the Y-axis direction.
  • the plurality of wirings WR12 are regions AW12 that are regions different from the region AW11, extend in the X-axis direction, and are arranged in the Y-axis direction.
  • the plurality of wirings WR11 are electrically connected to each of the plurality of wirings WR12 via each of the plurality of connection wirings CW2 formed in the second wiring layer ML2 that is higher than the first wiring layer ML1. It is connected.
  • the plurality of connection wires CW2 extend in the X-axis direction and are arranged in the Y-axis direction.
  • the second wiring layer ML2 includes a plurality of wirings WR21 extending in the Y-axis direction and arranged in the X-axis direction.
  • the region AW13 is formed in the second wiring layer ML2. It is larger than the area AW23 to be cut out.
  • the shrink processing is performed on the plurality of wirings WR11 included in the first wiring layer ML1, but the plurality of connection wirings included in the second wiring layer ML2 is performed. Shrink processing is not performed for CW2 and via VA1 formed in a layer between the plurality of wirings WR11 and the plurality of connection wirings CW2.
  • the relationship between the first wiring layer ML1 and the second wiring layer ML2 is the same as the first wiring layer ML1 in the example shown in FIGS. This is the reverse of the relationship with the second wiring layer ML2.
  • a plurality of wirings WR11, a plurality of terminal portions PD1 and A plurality of wirings WR12 are arranged.
  • the plurality of wirings WR11, the plurality of terminal portions PD1, and the plurality of wirings WR12 are arranged in the first wiring layer ML1.
  • the plurality of wirings WR11 are arranged at a pitch PT11 in the Y-axis direction in the region AW11, the plurality of wirings WR12 are arranged at the pitch PT12 in the region AW12, and the plurality of connection wirings CW1 are arranged in the Y-axis direction.
  • Each of the plurality of terminal portions PD1 is connected to the end portion EP11 on the region AW12 side of the wiring WR11.
  • the width WD11 of the end portion EP11 in the Y-axis direction is narrower than the width WD12 of the end portion EP12 on the region AW11 side of the wiring WR12 in the Y-axis direction.
  • a plurality of connection wirings CW2 are arranged in place of the plurality of connection wirings CW1 in the examples shown in FIGS.
  • the plurality of connection wirings CW1 are arranged in the second wiring layer ML2.
  • the plurality of connection wirings CW2 are arranged with a pitch PT13 in the Y-axis direction.
  • Each of the plurality of terminal portions PD1 is electrically connected to each of the plurality of connection wirings CW2 through each of the plurality of vias VA1.
  • Each of the plurality of wirings WR12 is electrically connected to each of the plurality of connection wirings CW2 via each of the plurality of vias VA2.
  • the terminal portion PD1 before the shrink process is performed protrudes from the region where the via VA1 is disposed by a distance Xmargin on the opposite side to the shrink center position CT11 side in the X-axis direction. Further, the terminal portion PD1 before performing the shrink process protrudes by a distance Ymargin on the opposite side to the shrink center position CT11 side in the Y-axis direction with respect to the region where the via VA1 is disposed.
  • the example shown in FIGS. 53 and 54 also has the same effect as the example shown in FIGS. 40 and 42 in the second embodiment while improving the degree of freedom of design.
  • FIGS. 55 and 56 are plan views showing other examples of the wiring layout of the first wiring layer in the second modification of the second embodiment.
  • FIG. 55 shows an arrangement after the shrink process is performed
  • FIG. 56 shows an arrangement before the shrink process is performed.
  • the via VA1 formed in the layer between the plurality of wirings WR11 and the plurality of connection wirings CW2 is added to the plurality of wirings WR11 included in the first wiring layer ML1. Also for the shrink process. On the other hand, the shrink process is not performed on the plurality of connection wirings CW2 included in the second wiring layer ML2.
  • the relationship between the first-layer wiring layer ML1 and the second-layer wiring layer ML2 is the same as the first-layer wiring layer ML1 in the example shown in FIGS. This is the reverse of the relationship with the second wiring layer ML2.
  • a plurality of terminal portions PC2 are arranged instead of the plurality of terminal portions PC1 in the examples shown in FIGS.
  • Each of the plurality of terminal portions PC2 is connected to an end portion on the region AW11 side of the connection wiring CW2.
  • the plurality of terminal portions PC2 are electrically connected to the end portions EP11 on the region AW12 side of the plurality of wirings WR11 through the plurality of vias VA1, respectively.
  • the terminal portion PC2 before the shrink process is performed protrudes from the region where the via VA1 is disposed by the distance Xmargin2 toward the shrink center position CT11 in the X-axis direction. Further, the terminal portion PC2 before the shrink process is performed protrudes from the region where the via VA1 is disposed by the distance Ymargin2 toward the shrink center position CT11 in the Y-axis direction.
  • FIGS. 55 and 56 also has the same effect as the example shown in FIGS. 47 and 48.
  • FIG. 57 and FIG. 58 are plan views showing other examples of the wiring layout of the first wiring layer in the second modification of the second embodiment.
  • FIG. 57 shows the arrangement after the shrink process is performed
  • FIG. 58 shows the arrangement before the shrink process is performed.
  • the terminal part PD1 and the terminal part PC2 are arranged. That is, in the example shown in FIGS. 57 and 58, the relationship between the first wiring layer ML1 and the second wiring layer ML2 is the same as that of the first wiring layer ML1 in the example shown in FIGS. This is the reverse of the relationship with the second wiring layer ML2.
  • the shrinkage rate of the plurality of vias VA1 is the shrinkage rate ⁇ V1
  • the shrinkage rate ⁇ M1 larger than the shrinkage rate ⁇ V1 is included in the plurality of wirings WR11.
  • shrink processing is performed. Therefore, as shown in FIG. 57, the pitch PT11 of the arrangement of the plurality of wirings WR11 in the Y-axis direction is larger than the pitch PTV1 of the arrangement of the plurality of vias VA1 in the Y-axis direction, and the plurality of wirings in the Y-axis direction. It can be made smaller than the pitch PT12 of the WR12 array.
  • the shrink rate ⁇ V1 can be set to 0.99, for example, and the shrink rate ⁇ M1 can be set to 0.995, for example.
  • the terminal portion PD1 before performing the shrink process protrudes from the region where the via VA1 is disposed by the distance Xmargin ′ toward the shrink center position CT11 in the X-axis direction. Further, the terminal part PD1 before the shrink process is performed protrudes from the region where the via VA1 is disposed by the distance Ymargin ′ toward the shrink center position CT11 in the Y-axis direction.
  • the terminal portion PC2 before performing the shrink process protrudes from the region where the via VA1 is disposed by the distance Xmargin2 ′ toward the shrink center position CT11 in the X-axis direction. Further, the terminal portion PC2 before the shrink process is performed protrudes from the region where the via VA1 is disposed by the distance Ymargin2 ′ toward the shrink center position CT11 in the Y-axis direction.
  • FIGS. 57 and 58 also has the same effect as the example shown in FIGS.
  • each of the plurality of terminal portions PD2 can have the same shape.
  • FIGS. 59 and 60 are plan views showing the wiring layout of the second wiring layer in the third modification of the second embodiment.
  • FIG. 59 shows an arrangement after the shrink process is performed
  • FIG. 60 shows an arrangement before the shrink process is performed.
  • 59 and 60 are enlarged plan views of regions RG31, RG32, and RG33 in FIG. 59 and 60, for each of the wiring WR21, the wiring WR22, and the connection wiring CW1, the wiring disposed at the end on the positive side of the array in the Y-axis direction and the center of the array in the Y-axis direction.
  • sequence in a Y-axis direction are shown.
  • the terminal portion PD2 before the shrink process is performed is opposite to the shrink center position CT21 side in the X-axis direction with respect to the region where the via VA1 is disposed. Projected by a distance Xmargin on the side. Further, the terminal portion PD2 before the shrink process is performed protrudes by a distance Ymargin from the region where the via VA1 is disposed to the side opposite to the shrink center position CT21 side in the Y-axis direction.
  • the shape of each of the plurality of terminal portions PD2 is between the plurality of terminal portions PD2. They were different from each other.
  • the shapes of the plurality of terminal portions PD2 are the same among the plurality of terminal portions PD2.
  • the plurality of terminal portions PD2 are electrically connected to each of the plurality of wirings WR21 and connected to each other through each of the plurality of vias VA1.
  • Each of the wirings CW1 is electrically connected.
  • the terminal portion PD2 includes a protruding portion PD21 that protrudes to the positive side in the Y-axis direction from the wiring WR21, and a wiring And a protrusion PD22 that protrudes more negatively in the Y-axis direction than WR21.
  • the terminal part PD2 overlaps with the connection wiring CW1 in a plan view, and the via VA1 has a connection wiring CW1 in the plan view. Is included in the terminal portion PD2 of the overlapping portion.
  • the center coordinates of the via VA1 arranged at the positive end of the array of the plurality of vias VA1 in the Y-axis direction with respect to the shrink center position CT21 are (Xv, Yvu ). Further, the center coordinates of the via VA1 arranged at the negative end of the array of the plurality of vias VA1 in the Y-axis direction with respect to the shrink center position CT21 are (Xv, Yvl).
  • the protrusion PD21 included in each terminal portion PD2 protrudes from the region where the via VA1 is disposed by a distance Xmargin on the side opposite to the shrink center position CT21 side in the X-axis direction.
  • the protruding portion PD21 included in each terminal portion PD2 protrudes by a distance Ymarginu on the positive side in the Y-axis direction with respect to the region where the via VA1 is disposed.
  • the protruding portion PD22 included in each terminal portion PD2 protrudes by a distance Ymarginl on the negative side in the Y-axis direction with respect to the region where the via VA1 is disposed.
  • each of the distance Xmargin, the distance Ymagrinu, and the distance Ymarginl is set to a value equal to or greater than the values defined by the following formulas (12) to (14).
  • Xmargin (1 ⁇ ) / ⁇ ⁇ (
  • Ymarginu (1 ⁇ ) / ⁇ ⁇ (
  • Ymarginl (1 ⁇ ) / ⁇ ⁇ (
  • the terminal part PD2 only needs to protrude by the distance Xmargin and the distance Ymargin described with reference to FIGS. 40 and 42 in the second embodiment.
  • the distance Xmargin is determined for each terminal portion PD2 while checking the coordinates of the via VA1 corresponding to each terminal portion PD2 when creating mask data.
  • the process of creating mask data becomes complicated. Therefore, as shown in FIGS. 59 and 60, in the entire region AW23 to be cut out, the maximum margin value of each terminal portion PD2, that is, the maximum value of the distance at which the terminal portion PD2 protrudes from the region where the via VA1 is disposed. And the terminal portion PD2 having the same shape and having a margin equal to or greater than the maximum value is arranged.
  • FIG. 61 shows an example derived from the examples shown in FIG. 59 and FIG.
  • FIG. 61 is a plan view showing another example of the wiring layout of the second wiring layer in the third modification of the second embodiment.
  • FIG. 61 shows an arrangement before the shrink process is performed.
  • the cut-out area AW23 is divided into five areas AW231 to AW235 in the Y-axis direction.
  • distance Xmargin1 to distance Xmargin5 are set as the maximum value of distance Xmargin in each of region AW231 to region AW235
  • distance Ymargin1 to distance Ymargin5 are set as the maximum value of distance Ymargin in each of region AW231 to region AW235.
  • the terminal portions PD2 having the same shape and having a margin equal to or larger than the margins of the distance Ymargin1 to the distance Ymargin5 are arranged.
  • the width in the Y-axis direction of the terminal portion PD2 connected to the wiring WR21 arranged at the center of the array of the plurality of wirings WR21 is the plurality of terminal portions PD2.
  • the width of the terminal portion PD2 connected to the wiring WR21 arranged at the end of the array of the plurality of wirings WR21 is narrower than the width in the Y-axis direction.
  • the area AW23 to be cut out is divided into, for example, a number that can be easily handled by the layout designer. For each of the divided areas, the maximum value of the margin of each terminal portion PD2 is calculated, and a margin equal to or larger than the maximum value is calculated.
  • the terminal portion PD2 having the same shape is disposed. Thereby, even in the example shown in FIG. 61, the process of creating the mask data is made slightly simpler than the example shown in FIGS. 59 and 60, but simpler than that of the second embodiment. it can.
  • FIG. 62 and 63 are plan views showing the wiring layout of the second wiring layer in the fourth modification of the second embodiment.
  • FIG. 62 shows an arrangement after the shrink process is performed
  • FIG. 63 shows an arrangement before the shrink process is performed.
  • the pitch PTV1 of the arrangement of the plurality of vias VA1 in the Y-axis direction can be made larger than the pitch PT21 of the arrangement of the plurality of wirings WR21 in the Y-axis direction.
  • the shrink process is performed on the plurality of connection wirings CW1 at a shrink rate ⁇ M1 larger than the shrink rate ⁇ V1. Therefore, as shown in FIG. 62, the pitch PT23 of the array of the plurality of connection wirings CW1 in the Y-axis direction is larger than the pitch PTV1 of the array of the plurality of vias VA1 in the Y-axis direction, and a plurality of pitches in the Y-axis direction. It can be made smaller than the pitch PT22 of the arrangement of the wirings WR22.
  • the first wiring layer ML1 has a plurality of terminal portions PC1.
  • the plurality of terminal portions PC1 are formed in the same layer as the plurality of connection wirings CW1.
  • Each of the plurality of terminal portions PC1 is connected to an end portion on the region AW21 side of each of the plurality of connection wirings CW1.
  • margins are set in consideration of the shrink ratios ⁇ M2, ⁇ V1, and ⁇ M1 in each of the wiring WR21, the via VA1, and the connection wiring CW1 when creating mask data.
  • each of the plurality of wirings WR21 can be electrically connected to each of the plurality of connection wirings CW1 via each of the plurality of vias VA1.
  • Each of WR22 can be electrically connected to each of a plurality of connection wirings CW2 through each of a plurality of vias VA2. Therefore, the example shown in FIGS. 62 and 63 also has the same effect as the example shown in FIGS. 40 and 42 in the second embodiment while improving the degree of design freedom.
  • the fourth modification example is also applied to the first modification example of the second embodiment, the second modification example of the second embodiment, and the third modification example of the second embodiment. Similar modifications can be applied.

Landscapes

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Abstract

　半導体装置は、半導体基板の上方に、互いに同層に形成された複数の配線（ＷＲ１１）と、複数の配線（ＷＲ１１）とそれぞれ同層に形成された複数の配線（ＷＲ１２）と、を有する。複数の配線（ＷＲ１１）は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｘ軸方向と交差するＹ軸方向にピッチ（ＰＴ１１）で配列され、複数の配線（ＷＲ１２）は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチ（ＰＴ１２）で配列されている。複数の配線（ＷＲ１１）は、複数の配線（ＷＲ１２）の各々とそれぞれ電気的に接続され、ピッチ（ＰＴ１１）は、ピッチ（ＰＴ１２）よりも小さい。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
　デジタルカメラなどに用いられる固体撮像素子（以下、単に「撮像素子」とも称する。）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。
　このＣＭＯＳイメージセンサを備えた半導体装置としての撮像素子は、半導体基板の上面に形成された、複数の画素を有する。複数の画素は、平面視において、マトリクス状に配列され、光をそれぞれ検出する。また、これらの複数の画素の各々には、光を検出して電荷を発生させるフォトダイオードなどの光電変換素子が形成されている。
　特許第２６００２５０号公報（特許文献１）には、固体撮像装置において、複数の受光部上に集光部が配設される技術が開示されている。特許第３４７８７９６号公報（特許文献２）には、固体撮像装置において、光電変換領域が２次元状に配列される技術が開示されている。特許第３５５１４３７号公報（特許文献３）には、固体撮像装置において、基板上に、複数の受光部と、複数の色フィルタと、複数の集光部とが設けられる技術が開示されている。特許第４４１９６５８号公報（特許文献４）には、固体撮像装置において、複数の受光部と、複数のオンチップレンズとが設けられる技術が記載されている。特許第４００４３０２号公報（特許文献５）には、撮像素子において、受光素子と、色フィルタと、マイクロレンズから構成される画素が、マトリクス状に複数配置される技術が記載されている。特開２００７－８８８５１号公報（特許文献６）には、撮像装置において、受光素子およびマイクロレンズを有する撮像素子と、撮像レンズとを具備する技術が記載されている。
特許第２６００２５０号公報 特許第３４７８７９６号公報 特許第３５５１４３７号公報 特許第４４１９６５８号公報 特許第４００４３０２号公報 特開２００７－８８８５１号公報
　このような半導体装置としての撮像素子は、半導体基板の上方に形成された遮光膜を有する。遮光膜は、複数の画素の各々に形成されたフォトダイオードに光が適切に入射されるように、不要な光を遮光する。一方、遮光膜のうち各フォトダイオード上に位置する部分には、開口部が形成されている。
　ここで、複数の画素の配列の周辺側に配置された画素に入射される入射光は、半導体基板の上面に垂直な方向に対して傾斜した方向から入射される。このような場合、各画素に入射される光の一部が、その画素に含まれるフォトダイオードに入射されないことにより、フォトダイオードＰＤの感度の低下、すなわちシェーディングが発生する。
　このシェーディングを防止または抑制するためには、遮光膜に形成された開口部に対して、複数の画素の配列の中心側の位置を中心として縮小する縮小処理、すなわちシュリンク処理を行って、開口部をずらすことが考えられる。しかし、遮光膜の開口部に対してシュリンク処理を行うだけでは、各画素に入射される光が、半導体基板の上方の配線層であって、遮光膜とは異なる層の配線層に含まれる配線に反射されるため、シェーディングを防止または抑制することは困難である。そのため、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、半導体装置は、半導体基板の上方に、互いに同層に形成された複数の第１配線と、複数の第１配線とそれぞれ同層に形成された第２配線と、を有する。複数の第１配線は、平面視において、第１方向にそれぞれ延在し、かつ、第１方向と交差する第２方向に第１ピッチで配列され、複数の第２配線は、平面視において、第１方向にそれぞれ延在し、かつ、第２方向に第２ピッチで配列されている。複数の第１配線は、複数の第２配線の各々とそれぞれ電気的に接続され、第１ピッチは、第２ピッチよりも小さい。
　一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態１における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。 配線レイアウトの設計工程および露光用マスクの製造工程の一部を示すプロセスフロー図である。 実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。 実施の形態１における第１層の配線層における配置レイアウトの他の例を示す平面図である。 実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 実施の形態１の半導体装置の製造工程中における要部断面図である。 比較例の半導体装置の構成を示す断面図である。 比較例における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態１の第１変形例における第１層の配線層の配線レイアウトの第１変形例を示す平面図である。 実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態１の第１変形例における第１層の配線層の配線レイアウトのさらに他の例を示す平面図である。 実施の形態１の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態１の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態１の第３変形例における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態１の第３変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態１の第３変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態１の第４変形例における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態１の第４変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトを示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトを示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。 実施の形態２における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。 実施の形態２の第１変形例における第２層の配線層の配線レイアウトを示す平面図である。 実施の形態２の第１変形例における第２層の配線層の配線レイアウトを示す平面図である。 実施の形態２の第１変形例における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。 実施の形態２の第１変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２の第１変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２の第２変形例における第１層の配線層の配線レイアウトを第２層の配線層の配線レイアウトデータと重ねて示す平面図である。 実施の形態２の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態２の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。 実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２の第３変形例における第２層の配線層の配線レイアウトを示す平面図である。 実施の形態２の第３変形例における第２層の配線層の配線レイアウトを示す平面図である。 実施の形態２の第３変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。 実施の形態２の第４変形例における第２層の配線層の配線レイアウトを示す平面図である。 実施の形態２の第４変形例における第２層の配線層の配線レイアウトを示す平面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
　また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
　（実施の形態１）
　以下、図面を参照しながら本実施の形態１の半導体装置としての撮像素子の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置としての撮像素子が、ＣＭＯＳイメージセンサを備えている例について説明する。
　＜半導体装置の構成＞
　まず、実施の形態１の半導体装置としての撮像素子の構成を説明する。
　図１は、実施の形態１の半導体装置の構成を示す平面図である。図２および図３は、実施の形態１の半導体装置の構成を示す断面図である。図２は、図１のＡ－Ａ線に沿った断面図であり、図３は、図１のＢ－Ｂ線に沿った断面図である。
　図１～図３に示すように、本実施の形態１の半導体装置は、例えば単結晶シリコン（Ｓｉ）などからなる半導体基板ＳＢを有する。半導体基板ＳＢは、半導体基板ＳＢの主面としての上面の領域である領域ＡＲ１と、半導体基板ＳＢの主面としての上面の領域であって、領域ＡＲ１よりも半導体基板ＳＢの周辺側の領域である領域ＡＲ２と、を有する。
　本実施の形態１の半導体装置は、領域ＡＲ１で、半導体基板ＳＢの上面に形成された、複数の画素ＰＵを有する。すなわち、領域ＡＲ１は、複数の画素ＰＵが形成された画素領域である。
　半導体基板ＳＢの主面としての上面内で、互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。また、半導体基板ＳＢの主面としての上面に垂直な方向を、Ｚ軸方向とする。このとき、複数の画素ＰＵは、平面視において、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。
　なお、本願明細書では、平面視において、とは、半導体基板ＳＢの主面としての上面に垂直な方向であるＺ軸方向から視た場合を意味する。
　図示は省略するが、本実施の形態１の半導体装置としての撮像素子は、領域ＡＲ２で、半導体基板ＳＢの上面に形成された、周辺回路を有する。すなわち、領域ＡＲ２は、周辺回路が形成された周辺回路領域である。周辺回路は、半導体基板ＳＢの上面に形成され、例えば複数の画素ＰＵのスイッチングに用いられる複数のトランジスタ、および、それらの複数のトランジスタ上に形成された配線層、などを有する。
　複数の画素ＰＵの各々は、フォトダイオードＰＤ、転送用トランジスタＴＸ、および、増幅用トランジスタ（図示せず）などを有する。また、複数の画素ＰＵの各々は、カラーフィルタＣＦ、および、マイクロレンズＭＬを有する。さらに、半導体装置は、遮光膜ＳＦ１を有する。遮光膜ＳＦ１は、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が適切に入射されるように、不要な光を遮光する。一方、遮光膜ＳＦ１のうち各フォトダイオードＰＤ上に位置する部分には、開口部ＯＰ１が形成されている。カラーフィルタＣＦは、フォトダイオードＰＤに所望の波長の光が入射されるように、その波長の光のみを透過する。マイクロレンズＭＬは、フォトダイオードＰＤに光が適切に入射されるように、光を集光する。
　フォトダイオードＰＤは、入射光を受光して電荷に変換する光電変換素子である。転送用トランジスタＴＸは、フォトダイオードＰＤにより入射光が変換されることにより生成された電荷を転送するためのトランジスタである。フォトダイオードＰＤは、領域ＡＲ１で、半導体基板ＳＢの上面に形成されている。
　領域ＡＲ１で、半導体基板ＳＢの上面側には、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型半導体層ＰＷが形成されている。一方、領域ＡＲ１で、ｐ型半導体層ＰＷの上層部には、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体層ＮＷが、形成されている。したがって、領域ＡＲ１で、ｐ型半導体層ＰＷは、ｎ型半導体層ＮＷの直下に形成されている。ｐ型半導体層ＰＷおよびｎ型半導体層ＮＷはｐｎ接合しており、フォトダイオードＰＤを構成している。すなわち、領域ＡＲ１で、半導体基板ＳＢの上面に、複数のフォトダイオードＰＤが形成されている。
　半導体基板ＳＢの上面には、例えば酸化シリコン（ＳｉＯ２）膜からなるゲート絶縁膜ＧＩを介して、例えばポリシリコン膜からなるゲート電極ＧＥが形成されている。ゲート電極ＧＥの側面には、例えば酸化シリコン膜からなるサイドウォールＳＷが形成されている。ゲート電極ＧＥは、転送用トランジスタＴＸのゲート電極である。一方、フォトダイオードＰＤを構成するｎ型半導体層ＮＷが、転送用トランジスタＴＸのソース領域を兼ねている。
　なお、図２および図３では、転送用トランジスタＴＸのドレイン領域の図示を省略している。また、フォトダイオードＰＤは、フォトダイオードＰＤにおいて出力した信号を増幅する増幅用トランジスタなどのトランジスタに、転送用トランジスタＴＸを介して接続されているが、ここでは転送用トランジスタＴＸのみを図示しており、素子分離領域などの図示を省略している。
　領域ＡＲ１および領域ＡＲ２では、フォトダイオードＰＤおよび転送用トランジスタＴＸを覆うように、半導体基板ＳＢの上面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。また、層間絶縁膜ＩＬの上面は、ＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化されている。
　なお、フォトダイオードＰＤの上面、ゲート電極ＧＥの上面、および、ゲート電極ＧＥの側面に形成されたサイドウォールＳＷの表面には、例えば窒化シリコン膜からなるキャップ絶縁膜ＣＡＰが形成されていてもよい。このような場合には、層間絶縁膜ＩＬは、フォトダイオードＰＤ上および転送用トランジスタＴＸ上に、キャップ絶縁膜ＣＡＰを介して形成されている。
　また、層間絶縁膜ＩＬが形成された後、層間絶縁膜ＩＬを貫通して半導体基板ＳＢに達するコンタクトプラグ（図示は省略）を複数形成することができる。この場合、コンタクトプラグの上面および層間絶縁膜ＩＬの上面が、ＣＭＰ法などにより平坦化されることになる。
　層間絶縁膜ＩＬ上には、例えば酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜ＩＬ１が形成されている。
　層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通する複数の配線溝が形成されている。複数の配線溝のそれぞれの内部に例えば銅（Ｃｕ）膜が埋め込まれることにより、複数の配線溝のそれぞれの内部に配線ＷＲ１１が形成されている。配線ＷＲ１１は上記コンタクトプラグを介して、半導体基板ＳＢの上面に形成されたフォトダイオードＰＤまたは転送用トランジスタＴＸなどの半導体素子と電気的に接続される。
　なお、層間絶縁膜ＩＬ１および配線ＷＲ１１は、第１層の配線層ＭＬ１を構成している。
　配線ＷＲ１１が、隣り合う２つの画素ＰＵの間に配置されている。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、配線ＷＲ１１により入射光が遮光されることを、防止または抑制することができる。なお、配線ＷＲ１１および層間絶縁膜ＩＬ１のそれぞれの上面は、ＣＭＰ法などにより平坦化されていてもよい。
　層間絶縁膜ＩＬ１および配線ＷＲ１１上には、例えば炭素含有酸化ケイ素（ＳｉＯＣ）膜などからなる層間絶縁膜ＩＬ２が形成されている。
　層間絶縁膜ＩＬ２の上面に複数の配線溝が形成され、また、それらの配線溝の底面に、層間絶縁膜ＩＬ２を貫通する複数のビアホール（図示は省略）が形成されている。複数の配線溝および複数のビアホールのそれぞれの内部に例えば銅（Ｃｕ）膜が埋め込まれることにより、複数の配線溝のそれぞれの内部に配線ＷＲ２１が形成され、複数のビアホールのそれぞれの内部にビア（図示は省略）が形成されている。配線ＷＲ２１は上記ビアを介して、配線ＷＲ１１と電気的に接続される。
　なお、層間絶縁膜ＩＬ２、配線ＷＲ２１および上記ビア（図示は省略）は、第２層の配線層ＭＬ２を構成している。
　配線ＷＲ２１が、隣り合う２つの画素ＰＵの間に配置されている。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、配線ＷＲ２１により入射光が遮光されることを、防止または抑制することができる。なお、配線ＷＲ２１および層間絶縁膜ＩＬ２のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
層間絶縁膜ＩＬ２および配線ＷＲ２１上には、例えば炭素含有酸化ケイ素（ＳｉＯＣ）膜などからなる層間絶縁膜ＩＬ３が形成されている。
　層間絶縁膜ＩＬ３の上面に複数の配線溝が形成されている。複数の配線溝のそれぞれの内部に例えば銅（Ｃｕ）膜が埋め込まれることにより、複数の配線溝のそれぞれの内部に遮光膜ＳＦ１が形成されている。
　なお、領域ＡＲ２では、配線溝ＴＲ３の内部に、遮光膜と同層に配線ＷＲ３が形成されている。また、層間絶縁膜ＩＬ３、遮光膜ＳＦ１および配線ＷＲ３は、第３層の配線層ＭＬ３を構成している。
　遮光膜ＳＦ１が、隣り合う２つの画素ＰＵの間に配置されている。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、遮光膜ＳＦ１により入射光が遮光されることを、防止または抑制することができる。なお、遮光膜ＳＦ１および層間絶縁膜ＩＬ３のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
　なお、図１に示すように、遮光膜ＳＦ１は、領域ＡＲ１で、一体的に形成されている。そのため、遮光膜ＳＦ１には、複数の開口部ＯＰ１がＸ軸方向およびＹ軸方向にマトリクス状に形成されており、複数の開口部ＯＰ１の各々に画素ＰＵが形成されていることになる。
　このように、本実施の形態１の半導体装置は、領域ＡＲ１およびＡＲ２で、半導体基板ＳＢの上面の上方に形成された複数の配線層ＭＬ１、ＭＬ２およびＭＬ３を有する。また、配線ＷＲ１１は、最上層の配線層ＭＬ３よりも下層の配線層ＭＬ１に含まれ、配線ＷＲ２１は、最上層の配線層ＭＬ３よりも下層の配線層ＭＬ２に含まれる。
　なお、遮光膜ＳＦ１が最上層の配線層よりも下層の配線層に含まれてもよく、配線ＷＲ１１または配線ＷＲ２１が、遮光膜よりも上層の配線層に含まれてもよい。
　層間絶縁膜ＩＬ３、遮光膜ＳＦ１および配線ＷＲ３上には、例えば窒化シリコン膜からなる絶縁膜ＩＬ４が形成されている。
　隣り合う２つの画素ＰＵの間で、絶縁膜ＩＬ４上には、例えば酸化シリコン膜からなる隔壁ＢＷが形成されている。
　隣り合う隔壁ＢＷ同士の間には、カラーフィルタＣＦが形成されている。カラーフィルタＣＦは、例えば赤（Ｒ）、緑（Ｇ）または青（Ｂ）などの特定の色の光を透過させ、その他の色の光を透過させない膜である。
　本実施の形態１の半導体装置である撮像素子は、半導体基板ＳＢの主面側、すなわち上面側から各画素ＰＵに照射された光を、各画素ＰＵに含まれるフォトダイオードＰＤにより入射光として受光して電荷に変換し、変換された電荷を信号情報として読みとることにより、画像情報データなどを得るものである。
　カラーフィルタＣＦ上には、上面として凸曲面を有するマイクロレンズＭＬが形成されている。マイクロレンズＭＬは、その上面が湾曲した凸レンズであり、光が透過する膜からなる。マイクロレンズＭＬは、半導体基板ＳＢの主面側、すなわち上面側から各画素ＰＵに照射された光を、フォトダイオードＰＤに集光する。
　図３に示すように、本実施の形態１では、平面視において、各画素ＰＵのうち複数の画素ＰＵの配列の中心側の部分と隣り合う配線ＷＲ１１の、当該画素ＰＵに含まれるフォトダイオードＰＤに対する相対位置は、複数の画素ＰＵの配列の周辺側ほど、複数の画素ＰＵの配列の中心側にずれている。また、平面視において、各画素ＰＵのうち複数の画素ＰＵの配列の中心側の部分と隣り合う配線ＷＲ２１の、当該画素ＰＵに含まれるフォトダイオードＰＤに対する相対位置は、複数の画素ＰＵの配列の周辺側ほど、複数の画素ＰＵの配列の中心側にずれている。さらに、平面視において、各画素ＰＵに含まれる開口部ＯＰ１の、当該画素ＰＵに含まれるフォトダイオードＰＤに対する相対位置は、複数の画素ＰＵの配列の周辺側ほど、複数の画素ＰＵの配列の中心側にずれている。そして、同一の画素ＰＵに対しては、配線ＷＲ１１のずれ量ＤＳ１、配線ＷＲ２１のずれ量ＤＳ２、開口部ＯＰ１のずれ量ＤＳ３の順に、大きくなる。
　＜配線レイアウト＞
　次に、配線層における配線レイアウトについて説明する。以下では、第１層の配線層ＭＬ１における配線レイアウトを例示して説明するが、例えば第２層など、第１層以外の層の配線層における配線レイアウトについても、同様にすることができる。
　図４および図５は、実施の形態１における第１層の配線層の配線レイアウトを示す平面図である。図５は、図４の領域ＲＧ１の拡大平面図である。
　図４および図５に示すように、第１層の配線層ＭＬ１は、複数の配線ＷＲ１１と、複数の配線ＷＲ１２と、を有する。複数の配線ＷＲ１１は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ１１で、第１層の配線層ＭＬ１に、互いに同層に形成されている。複数の配線ＷＲ１２は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ１２で、複数の配線ＷＲ１１とそれぞれ同層に形成されている。領域ＡＷ１２は、平面視において、Ｘ軸方向における領域ＡＷ１１の一方の側に配置された領域である。また、図４では図示を省略するが、領域ＡＷ１１には、複数の画素ＰＵ（図１参照）が形成されており、領域ＡＷ１２には、周辺回路が形成されている。
　複数の配線ＷＲ１１は、領域ＡＷ１１で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１１で配列されている。複数の配線ＷＲ１２は、領域ＡＷ１２で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。
　図４および図５に示す例では、第１層の配線層ＭＬ１は、複数の接続配線ＣＷ１を有する。すなわち、複数の接続配線ＣＷ１は、複数の配線ＷＲ１１とそれぞれ同層に形成されている。複数の配線ＷＲ１１は、複数の接続配線ＣＷ１の各々を介して、複数の配線ＷＲ１２とそれぞれ接続されている。このような配置により、複数の配線ＷＲ１１は、複数の配線ＷＲ１２の各々とそれぞれ電気的に接続されている。
　複数の配線ＷＲ１２は、周辺回路に含まれる例えばトランジスタなどに接続されている。したがって、複数の配線ＷＲ１１は、複数の配線ＷＲ１２の各々を介して、周辺回路とそれぞれ接続されている。
　図４および図５に示すように、ピッチＰＴ１１は、ピッチＰＴ１２よりも小さい。このような配置により、画素ＰＵ（図１参照）が形成された領域ＡＷ１１における、隣り合う２つの配線ＷＲ１１の間の間隔を、周辺回路が形成された領域ＡＷ１２における、隣り合う２つの配線ＷＲ１２の間の間隔よりも、短くすることができる。
　図５に示すように、好適には、各配線ＷＲ１１の、領域ＡＷ１２側の端部ＥＰ１１の、Ｙ軸方向における幅ＷＤ１１は、複数の配線ＷＲ１２のうち、当該各配線ＷＲ１１と接続される配線ＷＲ１２の、領域ＡＷ１１側の端部ＥＰ１２の、Ｙ軸方向における幅ＷＤ１２よりも狭い。
　後述する図１２～図１６を用いて説明するように、領域ＡＷ１２から領域ＡＷ１３にかけて、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列された配線を有するマスクデータＤＡＴ１のうち、領域ＡＷ１３に配置された部分を切り出す。そして、切り出された部分に対して、切り出された部分内の位置（以下、「シュリンク中心位置」とも称する。）ＣＴ１１を中心として縮小処理を行った後、再び元のマスクデータＤＡＴ１に貼り付ける。これにより、複数の配線ＷＲ１１と、複数の配線ＷＲ１２と、を有するマスクデータＤＡＴ１ａを、容易に作成することができる。
　また、このような場合、複数の配線ＷＲ１１のうちいずれかの配線ＷＲ１１が、平面視において、複数の配線ＷＲ１２のうち、当該いずれかの配線ＷＲ１１と接続された配線ＷＲ１２よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側にずれて配置されることになる。また、複数の配線ＷＲ１１のうち、複数の配線ＷＲ１１の配列のＹ軸方向における負側の端部に配置された配線ＷＲ１１は、平面視において、複数の配線ＷＲ１２のうち、当該配線ＷＲ１１と接続された配線ＷＲ１２よりも、Ｙ軸方向における正側にずれて配置されることになる。
　なお、各配線ＷＲ１１の幅ＷＤ１１が互いに等しく、かつ、各配線ＷＲ１２の幅ＷＤ１２が互いに等しい場合には、各配線ＷＲ１１の幅ＷＤ１１が、各配線ＷＲ１２の幅ＷＤ１２よりも狭くてもよい。
　図５に示すように、複数の接続配線ＣＷ１の各接続配線ＣＷ１のＹ軸方向における幅ＷＣ１は、複数の配線ＷＲ１１のうち、当該各接続配線ＣＷ１と接続された配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１の、Ｙ軸方向における幅ＷＤ１１よりも広い。また、各接続配線ＣＷ１のＹ軸方向における幅ＷＣ１は、複数の配線ＷＲ１２のうち、当該各接続配線ＣＷ１と接続された配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２の、Ｙ軸方向における幅ＷＤ１２以上である。
　これにより、互いに異なるＹ軸方向の幅を有する配線ＷＲ１１と配線ＷＲ１２とが、Ｙ軸方向にずれて配置された場合でも、配線ＷＲ１１の端部ＥＰ１１のＸ軸方向における領域ＡＷ１２側の側面全面を、接続配線ＣＷ１と接続することができる。また、配線ＷＲ１２の端部ＥＰ１２のＸ軸方向における領域ＡＷ１１側の側面全面を、接続配線ＣＷ１と接続することができる。
　図５に示すように、複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。接続配線ＣＷ１ａの、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面を、側面ＳＣ１とし、接続配線ＣＷ１ａの、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面を、側面ＳＣ２とする。また、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面を、側面ＳＷ１１とし、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面を、側面ＳＷ１２とする。さらに、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面を、側面ＳＷ２１とし、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面を、側面ＳＷ２２とする。
　このとき、好適には、側面ＳＣ１と、側面ＳＷ１１とは、同一面を形成し、側面ＳＣ２と、側面ＳＷ２２とは、同一面を形成する。これにより、配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における領域ＡＷ１２側の側面全面を接続配線ＣＷ１ａと接続し、配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における領域ＡＷ１１側の側面全面を接続配線ＣＷ１ａと接続し、かつ、接続配線ＣＷ１ａの幅ＷＣ１を最も狭くすることができる。
　＜配線レイアウトの設計方法＞
　次に、配線層における配線レイアウトの設計方法を、露光用マスクの製造方法を含めて説明する。以下では、初めに、最上層の配線層における配線レイアウトの設計方法を説明した後、最上層より下層の配線層における配線レイアウトの設計方法を説明する。なお、配線層以外の各層のレイアウト、例えばチップレイアウトも、同様に設計することができる。
　図６～図１０は、実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。
　まず、チップレイアウトデータを作成する。この工程では、半導体装置としての撮像素子の各製造工程で用いられるマスクデータを作成するためのチップレイアウトデータを、ＧＤＳ２ストリームデータなどとして作成する。
　次に、図６に示すように、マスクデータを作成する。マスクサイズ効果または光近接効果（Optical Proximity Effect）により、露光用マスクとしてのレチクルの表面に形成される露光用パターンと、半導体基板上に形成されるレジストパターンとの間には、形状差が発生する。そのため、上記した形状差を補正するために、各層におけるレイアウトデータに対して、いわゆるＯＰＣ処理と称される補正処理などを行って、各層のパターンデータとしてのマスクデータを作成する。このとき、最上層の配線層ＭＬ３については、図６に示すように、パターンデータとしてのマスクデータＤＡＴ３を作成する。
　マスクデータＤＡＴ３は、平面ＦＳの一部の領域である領域ＡＲ１と、平面ＦＳの一部の領域である領域ＡＲ２と、を有する。領域ＡＲ１は、複数の画素ＰＵが、例えばＸ軸方向およびＹ軸方向にマトリクス状に配列される領域、すなわち画素領域である。領域ＡＲ２は、周辺回路が形成される領域、すなわち周辺回路領域である。
　図６に示すように、マスクデータＤＡＴ３では、領域ＡＲ１に遮光膜ＳＦ１が配置され、領域ＡＲ２に配線ＷＲ３が配置されている。また、遮光膜ＳＦ１のうち、画素ＰＵが形成される部分、すなわち光が入射される部分には、画素ＰＵに含まれるフォトダイオードＰＤ（図２参照）に光が入射されるように、画素ＰＵごとに開口部ＯＰ１が配置されている。
　次に、図７に示すように、部分マスクデータを切り出す。この工程では、最上層の配線層ＭＬ３のマスクデータＤＡＴ３のうち、領域ＡＷ３３に配置された部分からなる、パターンデータとしての部分マスクデータＤＡＴ３３を、切り出す。ここで、領域ＡＷ３３は、領域ＡＲ１のうち、複数の画素ＰＵが形成される領域を含む領域である。また、領域ＡＲ１および領域ＡＲ２のうち、領域ＡＷ３３以外の領域を、領域ＡＷ３２とする。
　遮光膜ＳＦ１のうち、領域ＡＷ３３に配置された部分を、遮光膜ＳＦ１１とする。また、遮光膜ＳＦ１のうち、領域ＡＷ３２に配置された部分を、遮光膜ＳＦ１２とする。
　次に、図８に示すように、シュリンク処理を行う。この工程では、切り出された部分マスクデータＤＡＴ３３に対して、部分マスクデータＤＡＴ３３内の位置ＣＴ３１を中心として、一定の倍率で縮小する縮小処理、すなわちシュリンク処理を行う。これにより、それぞれ縮小された複数の開口部ＯＰ１が形成された遮光膜ＳＦ１１を有する、パターンデータとしての縮小部分マスクデータＤＡＴ３１が作成される。
　次に、図９に示すように、縮小部分マスクデータを貼り付ける。この工程では、縮小部分マスクデータＤＡＴ３１内の位置ＣＴ３１が、領域ＡＷ３３の中心側の位置ＣＴ３２（図７参照）と同じ座標になるように、縮小部分マスクデータＤＡＴ３１を、平面ＦＳの領域ＡＷ３３内の領域であって、領域ＡＷ３２から離れた領域である領域ＡＷ３１に貼り付ける。このとき、領域ＡＷ３１と領域ＡＷ３２との間の領域は、マスクデータが作成されていない隙間領域ＡＷ３４である。
　次に、図１０に示すように、隙間部分マスクデータを作成する。この工程では、隙間領域ＡＷ３４で、パターンデータとしての隙間部分マスクデータＤＡＴ３４を形成し、隙間部分マスクデータＤＡＴ３４により、隙間領域ＡＷ３４を埋め込む。これにより、縮小部分マスクデータＤＡＴ３１と、隙間部分マスクデータＤＡＴ３４と、マスクデータＤＡＴ３と、を有する、パターンデータとしてのマスクデータＤＡＴ３ａを作成する。
　マスクデータＤＡＴ３ａは、最上層の配線層ＭＬ３における配線レイアウトデータであるので、隙間部分マスクデータＤＡＴ３４は、隙間領域ＡＷ３４全面に配置された遮光膜ＳＦ１３からなる。これにより、遮光膜ＳＦ１１、ＳＦ１２およびＳＦ１３からなる遮光膜ＳＦ１が配置される。
　次に、最上層よりも下層の配線層における配線レイアウトの設計方法を、露光用マスクの製造方法を含めて説明する。
　図１１は、配線レイアウトの設計工程および露光用マスクの製造工程の一部を示すプロセスフロー図である。図１２～図１６は、実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。
　なお、以下では、第１層の配線層ＭＬ１における設計方法を例示して説明するが、例えば第２層の配線層ＭＬ２など、第１層以外の配線層における設計方法にも適用可能である。また、以下では、上記した最上層の配線層ＭＬ３における設計方法と共通の部分の説明を省略する。
　まず、チップレイアウトデータを作成した後、図１２に示すように、マスクデータを作成する（図１１のステップＳ１）。このステップＳ１では、第１層の配線層ＭＬ１におけるレイアウトデータに対して、いわゆるＯＰＣ処理と称される補正処理などを行って、第１層の配線層ＭＬ１のパターンデータとしてのマスクデータＤＡＴ１を準備する。マスクデータＤＡＴ１は、平面ＦＳの一部の領域である領域ＡＲ１と、平面ＦＳの一部の領域である領域ＡＲ２と、を有する。図１２では図示しないが、複数の画素ＰＵ（図６参照）は、画素領域としての領域ＡＲ１の一部の領域である領域ＡＷ１３内に配置されている。また、領域ＡＲ１および領域ＡＲ２のうち領域ＡＷ１３以外の領域を、領域ＡＷ１２とする。
　図１２に示すように、マスクデータＤＡＴ１では、領域ＡＲ１から領域ＡＲ２にかけて、複数の配線（配線パターン）ＷＲ１３が配置されている。複数の配線ＷＲ１３は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。すなわち、マスクデータＤＡＴ１は、領域ＡＷ１３で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ方向にピッチＰＴ１２で配列された複数の配線（配線パターン）ＷＲ１３と、領域ＡＷ１２で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列された複数の配線（配線パターン）ＷＲ１３と、を有する。
　次に、図１３に示すように、部分マスクデータを切り出す（図１１のステップＳ２）。このステップＳ２では、第１層の配線層ＭＬ１のマスクデータＤＡＴ１のうち、領域ＡＷ１３に配置された部分からなる、パターンデータとしての部分マスクデータＤＡＴ１３を、切り出す。
　配線ＷＲ１３のうち、領域ＡＷ１３に配置された部分を、配線（配線パターン）ＷＲ１１とする。また、配線ＷＲ１３のうち、領域ＡＷ１２に配置された部分を、配線（配線パターン）ＷＲ１２とする。このとき、複数の配線ＷＲ１１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。また、複数の配線ＷＲ１２は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。
　次に、図１４に示すように、シュリンク処理を行う（図１１のステップＳ３）。このステップＳ３では、切り出された部分マスクデータＤＡＴ１３に対して、部分マスクデータＤＡＴ１３内の位置ＣＴ１１を中心として、一定の倍率で縮小する縮小処理、すなわちシュリンク処理を行う。これにより、それぞれ縮小された複数の配線（配線パターン）ＷＲ１１からなる、パターンデータとしての縮小部分マスクデータＤＡＴ１１が作成される。複数の配線ＷＲ１１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１１で配列されている。ピッチＰＴ１１は、ピッチＰＴ１２よりも小さい。
　次に、図１５に示すように、縮小部分マスクデータを貼り付ける（図１１のステップＳ４）。このステップＳ４では、縮小部分マスクデータＤＡＴ１１内の位置ＣＴ１１が、領域ＡＷ１３内の位置ＣＴ１２（図１３参照）と同じ座標になるように、縮小部分マスクデータＤＡＴ１１を、平面ＦＳの領域ＡＷ１３内の領域であって、領域ＡＷ１２から離れた領域である領域ＡＷ１１に貼り付ける。このとき、領域ＡＷ１１と領域ＡＷ１２との間の領域は、マスクデータが作成されていない隙間領域ＡＷ１４である。
　次に、図１６に示すように、隙間部分マスクデータを作成する（図１１のステップＳ５）。このステップＳ５では、隙間領域ＡＷ１４で、パターンデータとしての隙間部分マスクデータＤＡＴ１４を形成し、隙間部分マスクデータＤＡＴ１４により、隙間領域ＡＷ１４を埋め込む。これにより、縮小部分マスクデータＤＡＴ１１と、隙間部分マスクデータＤＡＴ１４と、マスクデータＤＡＴ１と、を有する、パターンデータとしてのマスクデータＤＡＴ１ａを作成する。
　隙間部分マスクデータＤＡＴ１４は、複数の接続配線（配線パターン）ＣＷ１を有する。複数の接続配線ＣＷ１は、複数の配線ＷＲ１１の各々を、複数の配線ＷＲ１２の各々とそれぞれ接続する。
　図５に示す例では、配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における正側の側面ＳＷ２１と、により形成される角部の座標を、（Ｘｐ１、Ｙｐ１）とする。また、配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２と、により形成される角部の座標を、（Ｘｐ２、Ｙｐ２）とする。一方、配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１と、により形成される角部の座標を、（Ｘｐ３、Ｙｐ３）とする。また、配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における負側の側面ＳＷ１２と、により形成される角部の座標を、（Ｘｐ４、Ｙｐ４）とする。
　ここで、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を幅Ｗ００とし、第１層の配線層ＭＬ１におけるシュリンク処理における縮小倍率であるシュリンク率をαとする。このとき、配線ＷＲ１１は、配線ＷＲ１１の幅ＷＤ１１が、下記式（１）で定義される幅Ｗ１以上になるように、配置されている。
　　Ｗ１＝Ｗ００＋（１－α）×｜Ｙｐ２｜　　　　　　（１）
　図５に示す例では、接続配線ＣＷ１のＸ軸方向における負側およびＹ軸方向における正側（図５中左上）の角部の座標が（Ｘｐ１、Ｙｐ３）となり、接続配線ＣＷ１のＸ軸方向における正側およびＹ軸方向における負側（図５中右下）の角部の座標が（Ｘｐ４、Ｙｐ２）となるような矩形形状を発生させる。これにより、矩形形状を有する接続配線（配線パターン）ＣＷ１を容易に作成することができる。
　言い換えれば、図５に示す例では、接続配線（配線パターン）ＣＷ１は、領域ＡＷ１１に配置された配線（配線パターン）ＷＲ１１と、領域ＡＷ１１に配置された配線（配線パターン）ＷＲ１２とを、互いにオーバーラップするように、隙間領域ＡＷ１４までそれぞれ延長することにより、作成されたものである。
　このとき、Ｙ軸方向に隣り合う２つの接続配線ＣＷ１の間のＹ軸方向におけるスペース幅ＳＰ１は、第１層の配線層ＭＬ１におけるマスクサイズ効果またはＯＰＣ処理を考慮した最少スペース幅以上である。
　なお、配線ＷＲ１１と、配線ＷＲ１２とがオーバーラップする領域のＸ軸方向における長さを、隙間領域ＡＷ１４のＸ軸方向における長さよりも短くしてもよく、隙間領域ＡＷ１４のＸ軸方向における長さよりも長くしてもよい。このような場合にも、図５に示す場合と、同様の効果が得られる。
　次に、露光用マスクを製造する（図１１のステップＳ６）。このステップＳ６では、マスクデータＤＡＴ１ａを用いて、露光用マスクＭＳＫを製造する。
　後述する図２１を用いて説明するように、露光用マスクＭＳＫは、基体ＢＳと、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ１と、基体の表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ２と、を有する。露光用パターンＰＴＮ１は、マスクデータＤＡＴ１ａの複数の配線パターンに基づいて形成され、複数の配線ＷＲ１１を形成するためのものである。また、露光用パターンＰＴＮ２は、マスクデータＤＡＴ１ａの複数の配線パターンに基づいて形成され、複数の配線ＷＲ１２を形成するためのものである。
　本実施の形態１では、露光用マスクＭＳＫは、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ３を有する。露光用パターンＰＴＮ３は、マスクデータＤＡＴ１ａの複数の配線パターンに基づいて形成され、複数の接続配線ＣＷ１を形成するためのものである。
　また、配線ＷＲ１１および配線ＷＲ１２の各々が、平面視において、矩形形状を有していなくてもよい。このような例を、図１７に示す。図１７は、実施の形態１における第１層の配線層における配置レイアウトの他の例を示す平面図である。
　図１７に示すように、配線ＷＲ１１は、領域ＡＲ２側の端部ＥＰ１１と、端部ＥＰ１１と接続され、Ｘ軸方向に延在する延在部ＥＸ１１を有し、端部ＥＰ１１のＹ軸方向における幅ＷＤ１１が、延在部ＥＸ１１のＹ軸方向における幅ＷＤ１３以上であってもよい。また、配線ＷＲ１２は、領域ＡＷ１１側の端部ＥＰ１２と、端部ＥＰ１２と接続され、Ｘ軸方向に延在する延在部ＥＸ１２を有し、端部ＥＰ１２のＹ軸方向における幅ＷＤ１２が、延在部ＥＸ１２のＹ軸方向における幅ＷＤ１４以上であってもよい。
　このとき、端部ＥＰ１１が端部ＥＰ１２よりもＹ軸方向における正側にずれている場合には、接続配線ＣＷ１のＹ軸方向における正側の側面ＳＣ１と、端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１とは、同一面を形成する。また、接続配線ＣＷ１のＹ軸方向における負側の側面ＳＣ２と、端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２とは、同一面を形成する。
　図１７に示す場合でも、端部ＥＰ１１、端部ＥＰ１２および接続配線ＣＷ１について、図１１～図１６を用いて説明した設計方法と同様の設計方法により、図４に示す場合と同様に、矩形形状を有する接続配線ＣＷ１としてのつなぎパターンを容易に作成することができ、図５に示す場合と、同様の効果が得られる。
　＜半導体装置の製造方法＞
　次に、本実施の形態１の半導体装置の製造方法について説明する。図１８は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１９～図２４は、実施の形態１の半導体装置の製造工程中における要部断面図である。なお、図１９～図２４は、図３の断面図に対応した断面を示す。
　まず、フォトダイオードＰＤを形成する（図１８のステップＳ１１）。
　このステップＳ１１では、まず、図１９に示すように、例えば単結晶シリコン（Ｓｉ）などからなる半導体基板ＳＢを用意する。
　次に、図１９に示すように、画素が形成される画素領域である領域ＡＲ１（図１参照）の各々に、各画素を構成するフォトダイオードＰＤ、転送用トランジスタＴＸ、および増幅用トランジスタなどを形成する。
　領域ＡＲ１（図１参照）で、半導体基板ＳＢの上面側には、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型半導体層ＰＷが形成される。一方、領域ＡＲ１で、ｐ型半導体層ＰＷの上層部には、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体層ＮＷが、形成される。したがって、領域ＡＲ１で、ｐ型半導体層ＰＷは、ｎ型半導体層ＮＷの直下に形成される。ｐ型半導体層ＰＷおよびｎ型半導体層ＮＷはｐｎ接合し、フォトダイオードＰＤを構成する。すなわち、領域ＡＲ１で、半導体基板ＳＢの上面に、複数のフォトダイオードＰＤが形成される。
　領域ＡＲ１（図１参照）で、半導体基板ＳＢの上面には、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩを介して、例えばポリシリコン膜からなるゲート電極ＧＥが形成される。ゲート電極ＧＥの側面には、例えば酸化シリコン膜からなるサイドウォールＳＷが形成される。ゲート電極ＧＥは、転送用トランジスタＴＸのゲート電極である。一方、フォトダイオードＰＤを構成するｎ型半導体層ＮＷが、転送用トランジスタＴＸのソース領域を兼ねる。
　なお、図１９では、転送用トランジスタＴＸのドレイン領域の図示を省略している。また、フォトダイオードＰＤは、フォトダイオードＰＤにおいて出力した信号を増幅する増幅用トランジスタなどのトランジスタに、転送用トランジスタＴＸを介して接続されるが、ここでは転送用トランジスタＴＸのみを図示しており、素子分離領域などの図示を省略している。
　次に、層間絶縁膜ＩＬを形成する（図１８のステップＳ１２）。このステップＳ１２では、図２０に示すように、各画素ＰＵ（図３参照）が形成される領域で、フォトダイオードＰＤおよび転送用トランジスタＴＸなどの半導体素子を覆うように、半導体基板ＳＢの上面上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。また、層間絶縁膜ＩＬの上面を、ＣＭＰ法などにより平坦化する。
　なお、フォトダイオードＰＤの上面、ゲート電極ＧＥの上面、および、ゲート電極ＧＥの側面に形成されたサイドウォールＳＷの表面に、例えば窒化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成してもよい。このような場合には、層間絶縁膜ＩＬを、フォトダイオードＰＤ上および転送用トランジスタＴＸ上に、キャップ絶縁膜ＣＡＰを介して形成する。
　また、層間絶縁膜ＩＬを形成した後、層間絶縁膜ＩＬを貫通して半導体基板ＳＢに達するコンタクトホール（図示は省略）を形成し、形成されたコンタクトホール内を金属膜により埋め込むことにより、コンタクトホール内に埋め込まれた金属膜からなるコンタクトプラグ（図示は省略）を複数形成することができる。この場合、コンタクトプラグの上面および層間絶縁膜ＩＬの上面を、ＣＭＰ法などにより平坦化することになる。
　次に、図２１および図２２に示すように、層間絶縁膜ＩＬ１および配線ＷＲ１１を形成する（ステップＳ１３）。
　このステップＳ１３では、まず、層間絶縁膜ＩＬ上に、例えばテトラエトキシシラン（Tetraethyl orthosilicate；ＴＥＯＳ）ガスを原料ガスとするＣＶＤ法により、酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜ＩＬ１を形成する。
　次いで、いわゆるシングルダマシン法を用いて、層間絶縁膜ＩＬ１の上面の配線溝ＴＲ１１に埋め込まれた配線ＷＲ１１を形成する。
　まず、層間絶縁膜ＩＬ１を、フォトリソグラフィ工程およびエッチング工程を行ってパターニングすることにより、隣り合う２つの画素が形成される領域の間の領域で、層間絶縁膜ＩＬ１を貫通する複数の配線溝ＴＲ１１を形成する。
　この層間絶縁膜ＩＬ１をパターニングする工程では、まず、層間絶縁膜ＩＬ１上に、レジスト膜ＲＦ１を形成する。次に、レジスト膜ＲＦ１を、露光用マスクＭＳＫを用いてパターン露光する。
　露光用マスクＭＳＫは、基体ＢＳと、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ１と、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ２と、を有する。露光用パターンＰＴＮ１は、複数の配線ＷＲ１１（図２２参照）を形成するためのものであり、露光用パターンＰＴＮ２は、複数の配線ＷＲ１２（図４参照）を形成するためのものである。また、露光用マスクＭＳＫは、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ３を有する。露光用パターンＰＴＮ３は、複数の接続配線ＣＷ１（図４参照）を形成するためのものである。
　次に、パターン露光されたレジスト膜ＲＦ１を現像することにより、図２１に示すように、領域ＡＷ１１（図４参照）で、複数の配線ＷＲ１１を形成するためのレジストパターンＲＰ１を形成し、領域ＡＷ１２（図４参照）で、複数の配線ＷＲ１２（図４参照）を形成するためのレジストパターンＲＰ２を形成する。また、隙間領域ＡＷ１４（図４参照）で、複数の接続配線ＣＷ１（図４参照）を形成するためのレジストパターンＲＰ３を形成する。
　次に、レジストパターンＲＰ１、ＲＰ２およびＲＰ３をエッチング用マスクとして用いて層間絶縁膜ＩＬ１をエッチングする。これにより、複数の配線ＷＲ１１を形成するための複数の配線溝ＴＲ１１と、複数の配線ＷＲ１２を形成するための複数の配線溝ＴＲ１２と、複数の接続配線ＣＷ１を形成するための複数の配線溝ＴＲ１３と、を形成する。この層間絶縁膜ＩＬ１をエッチングする工程では、例えばフッ化炭素（フルオロカーボン）ガスを含むガスをエッチングガスとしたドライエッチング法により、層間絶縁膜ＩＬ１をエッチングすることができる。
　その後、図２２に示すように、複数の配線溝ＴＲ１１、複数の配線溝ＴＲ１２、および、複数の配線溝ＴＲ１３のそれぞれの内部に、導電膜として例えば銅（Ｃｕ）膜を埋め込む。これにより、領域ＡＷ１１（図４参照）で、配線溝ＴＲ１１内に配線ＷＲ１１を形成し、領域ＡＷ１２（図４参照）で、配線溝ＴＲ１２内に配線ＷＲ１１と同層に配線ＷＲ１２を形成し、隙間領域ＡＷ１４（図４参照）で、配線溝ＴＲ１３内に配線ＷＲ１１と同層に接続配線ＣＷ１を形成する。配線ＷＲ１１は、上記コンタクトプラグを介して、半導体基板ＳＢの上面に形成されたフォトダイオードＰＤまたは転送用トランジスタＴＸなどの半導体素子と電気的に接続される。
　配線ＷＲ１１が、隣り合う２つの画素ＰＵ（図３参照）が形成される領域の間の領域に形成されることにより、複数の画素ＰＵの各々のフォトダイオードＰＤに光が入射される際に、配線ＷＲ１１により入射光が遮光されることを、防止または抑制することができる。配線ＷＲ１１および層間絶縁膜ＩＬ１のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
　なお、配線ＷＲ１１は、銅配線に限定されるものではなく、アルミニウム（Ａｌ）配線から形成することもできる。このような場合、まず、層間絶縁膜ＩＬ上に、アルミニウム膜からなる導電膜を形成し、導電膜上に、レジスト膜を形成する。次に、レジスト膜を露光用マスクを用いてパターン露光し、現像することにより、領域ＡＷ１１（図４参照）で、複数の配線ＷＲ１１を形成するための第１レジストパターン（図示せず）を形成し、領域ＡＷ１２（図４参照）で、複数の配線ＷＲ１２を形成するための第２レジストパターン（図示せず）を形成する。また、隙間領域ＡＷ１４（図４参照）で、複数の接続配線ＣＷ１を形成するための第３レジストパターン（図示せず）を形成する。
　次に、第１レジストパターン、第２レジストパターンおよび第３レジストパターンをエッチング用マスクとして用いて導電膜をエッチングする。これにより、領域ＡＷ１１（図４参照）で、半導体基板ＳＢの上方に、導電膜からなる複数の配線ＷＲ１１を互いに同層に形成し、領域ＡＷ１２（図４参照）で、導電膜からなる複数の配線ＷＲ１２を、複数の配線ＷＲ１１とそれぞれ同層に形成する。また、隙間領域ＡＷ１４（図４参照）で、導電膜からなる複数の接続配線ＣＷ１を、複数の配線ＷＲ１１とそれぞれ同層に形成する。
　すなわち、ステップＳ１３では、露光用マスクを用いてフォトリソグラフィ工程を行うことにより、領域ＡＷ１１で、半導体基板ＳＢの上方に、複数の配線ＷＲ１１を形成し、領域ＡＷ１２で、複数の配線ＷＲ１２を、複数の配線ＷＲ１１とそれぞれ同層に形成する。
　次に、図２３に示すように、層間絶縁膜ＩＬ２および配線ＷＲ２１を形成する（ステップＳ１４）。このステップＳ１４では、まず、層間絶縁膜ＩＬ１上および配線ＷＲ１１上に、例えばトリメチルシラン（ＳｉＨ（ＣＨ３）３）ガスと酸素（Ｏ２）ガスとを原料ガスとするＣＶＤ法により、炭素含有酸化ケイ素（ＳｉＯＣ）膜からなる層間絶縁膜ＩＬ２を形成する。
　次いで、いわゆるデュアルダマシン法を用いて、層間絶縁膜ＩＬ２の上面の配線溝ＴＲ２に埋め込まれた配線ＷＲ２１と、配線ＷＲ２１の直下において配線ＷＲ２１およびＷＲ１１を接続するビア（図示は省略）とを形成する。
　まず、層間絶縁膜ＩＬ２をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。これにより、層間絶縁膜ＩＬ２の上面に複数の配線溝ＴＲ２を形成し、また、それらの配線溝ＴＲ２の底面に、層間絶縁膜ＩＬ２を貫通する複数のビアホール（図示は省略）を形成する。
　この層間絶縁膜ＩＬ２をパターニングする工程では、例えばフッ化炭素（フルオロカーボン）ガスを含むガスをエッチングガスとしたドライエッチング法により、層間絶縁膜ＩＬ２をエッチングすることができる。
　その後、複数の配線溝ＴＲ２および複数のビアホールのそれぞれの内部に、例えば銅（Ｃｕ）膜を埋め込むことにより、各配線溝内の配線ＷＲ２１と、各ビアホール内のビアとを形成する。配線ＷＲ２１は、上記ビアを介して、配線ＷＲ１１と電気的に接続される。
　なお、層間絶縁膜ＩＬ２、配線ＷＲ２１および上記ビア（図示は省略）は、第２層の配線層ＭＬ２を構成する。
　配線ＷＲ２１が、隣り合う２つの画素ＰＵ（図３参照）が形成される領域の間の領域に形成される。これにより、画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、配線ＷＲ２１により入射光が遮光されることを、防止または抑制することができる。なお、配線ＷＲ２１および層間絶縁膜ＩＬ２のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
　次に、図２４に示すように、層間絶縁膜ＩＬ３および遮光膜ＳＦ１を形成する（ステップＳ１５）。このステップＳ１５では、まず、層間絶縁膜ＩＬ２上および配線ＷＲ２１上に、例えばトリメチルシラン（ＳｉＨ（ＣＨ３）３）ガスと酸素（Ｏ２）ガスとを原料ガスとするＣＶＤ法により、炭素含有酸化ケイ素（ＳｉＯＣ）膜からなる層間絶縁膜ＩＬ３を形成する。
　次いで、いわゆるデュアルダマシン法を用いて、層間絶縁膜ＩＬ３の上面の配線溝に埋め込まれた配線ＷＲ３と、配線ＷＲ３の直下において配線ＷＲ３およびＷＲ２１を接続するビア（図示は省略）とを形成する。
　まず、層間絶縁膜ＩＬ３をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。これにより、層間絶縁膜ＩＬ３の上面に複数の配線溝ＴＲ３を形成する。この層間絶縁膜ＩＬ３をパターニングする工程では、例えばフッ化炭素（フルオロカーボン）ガスを含むガスをエッチングガスとしたドライエッチング法により、層間絶縁膜ＩＬ３をエッチングすることができる。
　その後、複数の配線溝ＴＲ３のそれぞれの内部に、例えば銅（Ｃｕ）膜を埋め込むことにより、各配線溝ＴＲ３内に遮光膜ＳＦ１を形成する。
　なお、層間絶縁膜ＩＬ３および遮光膜ＳＦ１は、最上層の配線層ＭＬ３を構成する。
　遮光膜ＳＦ１が、隣り合う２つの画素ＰＵ（図３参照）が形成される領域の間の領域に形成される。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、遮光膜ＳＦ１により入射光が遮光されることを、防止または抑制することができる。なお、遮光膜ＳＦ１および層間絶縁膜ＩＬ２のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
　次に、図３に示すように、絶縁膜ＩＬ４を形成する（図１８のステップＳ１６）。このステップＳ１６では、まず、層間絶縁膜ＩＬ３上および遮光膜ＳＦ１上に、例えば窒化シリコン膜からなる絶縁膜ＩＬ４を形成する。
　次に、図３に示すように、隔壁ＢＷおよびカラーフィルタＣＦを形成する（図１８のステップＳ１７）。
　このステップＳ１７では、まず、絶縁膜ＩＬ４上に、例えば酸化シリコン膜からなる膜をＣＶＤ法により形成し、フォトリソグラフィ技術およびエッチング法を用いてパターニングする。これにより、隣り合う２つの画素ＰＵが形成される領域の間の領域で、絶縁膜ＩＬ４上に、例えば酸化シリコン膜からなる隔壁ＢＷを形成する。
　このステップＳ１７では、次に、隣り合う隔壁ＢＷ同士の間に、カラーフィルタＣＦを形成する。カラーフィルタＣＦは、例えば赤（Ｒ）、緑（Ｇ）および青（Ｂ）の各色に着色された膜からなる。
　次に、図３に示すように、マイクロレンズＭＬを形成する（図１８のステップＳ１８）。このステップＳ１８では、カラーフィルタＣＦ上に、マイクロレンズＭＬを形成する。マイクロレンズＭＬは、その上面が湾曲した凸レンズであり、光が透過する膜からなる。マイクロレンズＭＬは、半導体基板ＳＢの主面側、すなわち上面側から各画素ＰＵに照射された光を、フォトダイオードＰＤに集光する。
　例えば隔壁ＢＷ上およびカラーフィルタＣＦ上に膜を形成した後、形成された膜を加熱して溶融させ、その膜の上面の形状を丸めることにより、マイクロレンズＭＬを形成することができる。
　以上により、図３に示した本実施の形態１の半導体装置が完成する。
　＜シェーディングについて＞
　次に、シェーディングについて、比較例の半導体装置と比較しながら説明する。図２５は、比較例の半導体装置の構成を示す断面図である。図２６は、比較例における第１層の配線層の配線レイアウトを示す平面図である。図２５は、図１のＢ－Ｂ線に沿った断面図である。なお、図１のＡ－Ａ線に沿った断面図は、図２と同様である。
　比較例の半導体装置としての撮像素子も、実施の形態１の半導体装置の撮像素子と同様に、ＣＭＯＳイメージセンサを備えている。
　比較例の半導体装置としての撮像素子も、領域ＡＲ１で、半導体基板ＳＢの上面に形成された、複数の画素ＰＵを有する。複数の画素ＰＵは、平面視において、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。複数の画素ＰＵの各々は、フォトダイオードＰＤ、転送用トランジスタＴＸ、および、増幅用トランジスタ（図示せず）などを有する。フォトダイオードＰＤは、入射光を受光して電荷に変換する光電変換素子である。
　比較例の半導体装置でも、実施の形態１の半導体装置と同様に、複数の画素ＰＵの各々は、カラーフィルタＣＦ、および、マイクロレンズＭＬを有する。さらに、比較例の半導体装置は、実施の形態１の半導体装置と同様に、遮光膜ＳＦ１を有する。
　ここで、複数の画素ＰＵの各々に入射される入射光は、必ずしも半導体基板ＳＢの上面に垂直な方向から入射されるとは限らない。例えばマトリクス状に配置された複数の画素ＰＵのうち、複数の画素ＰＵの配列の周辺側に配置された画素ＰＵに入射される入射光は、半導体基板ＳＢの上面に垂直な方向に対して傾斜した方向から入射される。このような場合、各画素ＰＵに入射される光の一部が、その画素ＰＵに含まれるフォトダイオードＰＤに入射されないことにより、フォトダイオードＰＤの感度の低下、すなわちシェーディングが発生する。
　このシェーディングを防止または抑制するためには、マイクロレンズＭＬ、カラーフィルタＣＦ、および、遮光膜ＳＦ１の開口部ＯＰ１に対して、複数の画素ＰＵの配列の中心位置を中心として縮小する縮小処理、すなわちシュリンク処理を行って、マイクロレンズＭＬ、カラーフィルタＣＦおよび開口部ＯＰ１をずらすことが考えられる。
　比較例の半導体装置では、遮光膜ＳＦ１の開口部ＯＰ１、カラーフィルタＣＦ、および、マイクロレンズＭＬについては、実施の形態１と同様に、複数の画素ＰＵが配置される領域ＡＲ１内の位置を中心としてシュリンク処理が行われている。すなわち、比較例の半導体装置では、最上層の配線層ＭＬ３のマスクデータに対して、シュリンク処理が行われている。しかし、比較例の半導体装置では、実施の形態１とは異なり、第１層の配線層ＭＬ１および第２層の配線層ＭＬ２のマスクデータに対して、シュリンク処理が行われていない。したがって、図２６に示すように、複数の画素ＰＵが配置される領域ＡＲ１における配線ＷＲ１１のピッチは、周辺回路が配置される領域ＡＲ２における配線ＷＲ１２のピッチと等しい。
　図２５に示すように、比較例の半導体装置では、複数の画素ＰＵの配列の周辺側に配置された画素ＰＵに入射される入射光は、最上層の配線層ＭＬ３よりも下層の第２層の配線層ＭＬ２または第１層の配線層ＭＬ１に反射されるため、各画素ＰＵに含まれるフォトダイオードＰＤに適切に入射されず、依然としてシェーディングが発生する。
　すなわち、遮光膜ＳＦ１の開口部ＯＰ１に対してシュリンク処理を行うだけでは、各画素ＰＵに入射される光が、半導体基板ＳＢの上方の配線層であって、遮光膜ＳＦ１とは異なる層の配線層に含まれる配線に反射されるため、シェーディングを防止または抑制することは困難である。そのため、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。
　また、近年では、複数の画素ＰＵの各々が、微細化または高機能化されることに伴って、十分な光量の光がフォトダイオードＰＤに入射されるように、各画素ＰＵに含まれるフォトダイオードＰＤの面積を増加させ、遮光膜ＳＦ１の開口部ＯＰ１の面積を増加させる必要がある。一方、複数の画素ＰＵの各々が高機能化されるためには、第１層の配線層ＭＬ１に含まれる配線の本数、および、第２層の配線層ＭＬ２に含まれる配線の本数が、増加する。このような場合、比較例の半導体装置では、第１層の配線層ＭＬ１、および、第２層の配線層ＭＬ２による、入射光へのシェーディングの問題が大きくなる。
　＜本実施の形態の主要な特徴と効果＞
　本実施の形態１では、最上層の配線層ＭＬ３以外の配線層である第１層の配線層ＭＬ１のマスクデータを作成する際に、複数の画素ＰＵを含む領域ＡＷ１３内のいずれかの位置を中心としてシュリンク処理を行う。そのため、最上層の配線層ＭＬ３以外の配線層である第１層の配線層ＭＬ１において、領域ＡＷ１３内の領域ＡＷ１１に配置される配線ＷＲ１１のピッチが、領域ＡＷ１３とは異なる領域である領域ＡＷ１２に配置される配線ＷＲ１２のピッチよりも小さい。
　本実施の形態１では、第１層の配線層ＭＬ１のマスクデータに対して、複数の画素ＰＵが配置される領域内の位置を中心としてシュリンク処理を行う。これにより、配線ＷＲ１１のピッチを、配線ＷＲ１２のピッチよりも小さくすることができ、第１層の配線層ＭＬ１によるシェーディングを防止または抑制することができる。したがって、ＣＭＯＳイメージセンサの感度を向上させ、半導体装置の性能を向上させることができる。
　図１１～図１６を用いて説明したように、例えばシュリンク処理を行う前の第１層の配線層ＭＬ１のマスクデータＤＡＴ１において、第１層の配線層ＭＬ１は、例えばＸ軸方向に延在し、かつ、Ｙ軸方向に配列された複数の配線ＷＲ１３により形成される。配線ＷＲ１３は、複数の画素ＰＵ（図３参照）が配置される領域ＡＷ１３から周辺回路が配置される領域ＡＷ１２にかけて、延在する。
　このような場合、部分マスクデータＤＡＴ１３が切り出される領域ＡＷ１３の外周が、複数の配線ＷＲ１３を横切る。そして、部分マスクデータＤＡＴ１３に対してシュリンク処理を行って作成された縮小部分マスクデータＤＡＴ１１を、領域ＡＷ１１に貼り付けた後、領域ＡＷ１１と領域ＡＷ１２との間の隙間領域ＡＷ１４には、マスクデータが作成されていない。したがって、隙間部分マスクデータＤＡＴ１４を作成する際に、領域ＡＷ１１と領域ＡＷ１２との間で、配線ＷＲ１１と配線ＷＲ１２とを、シュリンク処理の前後での配線ＷＲ１１のピッチの差を考慮して接続する必要がある。
　また、領域ＡＷ１１に配置される配線ＷＲ１１は、隙間部分マスクデータＤＡＴ１４を作成する工程（図１１のステップＳ５）を行って初めて、領域ＡＷ１２に配置される配線ＷＲ１２と電気的に接続される。そのため、配線ＷＲ１１が配線ＷＲ１２と接続されているか否かの検証を、チップレイアウトデータを作成する際に行うだけでは足りず、マスクデータＤＡＴ１ａを作成した後にも行う必要がある。
　本実施の形態１では、隙間部分マスクデータＤＡＴ１４に含まれる接続配線ＣＷ１の角部の座標を、領域ＡＷ１１に配置された配線ＷＲ１１の端部ＥＰ１１の角部の座標と、領域ＡＷ１２に配置された配線ＷＲ１２の端部ＥＰ１２の角部の座標と、を用いた演算により、容易に作成することができる。そのため、隙間部分マスクデータＤＡＴ１４に含まれる接続配線ＣＷ１としてのパターンの配置を演算する演算処理を、簡略化することができる。
　また、接続配線ＣＷ１としてのパターンを演算により自動的に作成することにより、隙間部分マスクデータＤＡＴ１４について、複数の演算による比較検証などの手法を用いることができ、隙間部分マスクデータＤＡＴ１４にデータの抜け落ちが発生しているか否かを比較的簡便に検証することができる。
　なお、第１層の配線層ＭＬ１以外の配線層に対してシュリンク処理を行ってもよく、ｐ型半導体層ＰＷ、ｎ型半導体層ＮＷ、または、ゲート電極ＧＥに対してシュリンク処理を行ってもよい。また、シュリンク処理される領域の各部分において、シュリンク率αを、同一の値とすることもでき、異なる値となるように調整することもできる。
　さらに、本実施の形態１では、切り出される領域ＡＷ１３が矩形形状を有し、配線ＷＲ１１と配線ＷＲ１２とが、領域ＡＷ１１のＸ軸方向における負側の端部と、領域ＡＷ１２との間の部分の隙間領域ＡＷ１４で接続される例について説明した。しかし、切り出される領域ＡＷ１３が矩形形状を有していなくてもよい。または、配線ＷＲ１１と配線ＷＲ１２とが、領域ＡＷ１１のＸ軸方向における正側の端部と、領域ＡＷ１２との間の部分の隙間領域ＡＷ１４で接続されてもよい。あるいは、配線ＷＲ１１と配線ＷＲ１２とが、領域ＡＷ１１のＹ軸方向における正側または負側の端部と、領域ＡＷ１２との間の部分の隙間領域ＡＷ１４で接続されてもよい。いずれの場合においても、本実施の形態１と同様の効果が得られる。
　本実施の形態１において接続配線ＣＷ１としてのパターンを作成する方法は、領域ＡＷ１１に配置される配線ＷＲ１１を領域ＡＷ１２側に延長し、領域ＡＷ１２に配置される配線ＷＲ１２を領域ＡＷ１１側に延長する方法である。そのため、接続配線ＣＷ１を有する隙間部分マスクデータＤＡＴ１４を簡便に作成することができる。また、隙間領域ＡＷ１４で、配線ＷＲ１１が延長された部分と、配線ＷＲ１２が延長された部分とを、オーバラップさせることにより、接続配線ＣＷ１としてのパターンを作成する。オーバラップした部分である接続配線ＣＷ１の幅ＷＣ１は、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した幅Ｗ００よりも大きくなるため、露光による加工精度に対する配線幅の比である、露光マージンを向上させることができる。
　なお、第１層の配線層ＭＬ１に含まれる配線、および、第２層の配線層ＭＬ２に含まれる配線に対して、シュリンク処理を行う場合、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との間を接続するビアに対してもシュリンク処理を行う必要がある。このような場合、シュリンク処理により、ビアの幅（直径）が狭くなる。例えば、シュリンク処理前において、ビアの幅を０．１６μｍとし、ビアに対するシュリンク率を０．９５とした場合、シュリンク処理後において、ビアの幅は、０．１５２μｍに狭くなる。このような場合、半導体装置の製造工程のうち、ビアが形成されるビアホールを形成するリソグラフィ工程において、加工寸法の加工精度に対するマージンが少なくなり、例えばビアホールが形成できない、等の不具合が発生するおそれがある。
　一方、本実施の形態１によれば、配線ＷＲ１１が、配線ＷＲ１１と同層に形成された接続配線ＣＷ１を介して、配線ＷＲ１２と接続される。したがって、ビアに対してシュリンク処理を行う必要がないので、ビアホールを形成するリソグラフィ工程において、加工寸法の加工精度に対するマージンを確保することができ、ビアホールを形状精度よく形成することができる。
　＜配線レイアウトおよびその設計方法の第１変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第１変形例について説明する。
　図２７は、実施の形態１の第１変形例における第１層の配線層の配線レイアウトを示す平面図である。図２８～図３０は、実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
　本第１変形例では、領域ＡＷ１１における配線ＷＲ１１、および、領域ＡＷ１２における配線ＷＲ１２のうち、少なくとも一方が、隙間領域ＡＷ１４まで延長されて、他方と接続されている。なお、隙間領域ＡＷ１４に配置された部分が、接続配線ＣＷ１である。
　図２７～図３０のいずれの例においても、複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。また、配線ＷＲ１１ａは、配線ＷＲ１２ａよりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側にずれているものとする。
　図２７に示す例では、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１が隙間領域ＡＷ１４のうち領域ＡＷ１２と接する部分まで延長され、延長された端部ＥＰ１１が、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２と接触している。また、延長された部分の端部ＥＰ１１が、接続配線ＣＷ１に相当する。このとき、配線ＷＲ１１ａの領域ＡＷ１２側の端部ＥＰ１１のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の部分は、平面視において、配線ＷＲ１２ａの領域ＡＷ１１側の端部ＥＰ１２のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の部分と接触している。
　図２８に示す例では、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２が隙間領域ＡＷ１４のうち領域ＡＷ１１と接する部分まで延長され、延長された端部ＥＰ１２が、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と接触している。また、延長された部分の端部ＥＰ１２が、接続配線ＣＷ１に相当する。このときも、配線ＷＲ１１ａの領域ＡＷ１２側の端部ＥＰ１１のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の部分は、平面視において、配線ＷＲ１２ａの領域ＡＷ１１側の端部ＥＰ１２のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の部分と接触している。
　図２９に示す例では、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１が隙間領域ＡＷ１４の中央部まで延長され、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２が隙間領域ＡＷ１４のうち中央部まで延長され、延長された端部ＥＰ１１が、延長された端部ＥＰ１２と接触している。このとき、延長された部分の端部ＥＰ１１と、延長された部分の端部ＥＰ１２と、により接続配線ＣＷ１が形成される。また、配線ＷＲ１１ａの領域ＡＷ１２側の端部ＥＰ１１のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の部分は、平面視において、配線ＷＲ１２ａの領域ＡＷ１１側の端部ＥＰ１２のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の部分と接触している。
　なお、図３０に示すように、延長された端部ＥＰ１１が、延長された端部ＥＰ１２とＸ軸方向においてオーバーラップしていてもよい。
　本第１変形例では、スペース幅ＳＰ１を、配線ＷＲ１１ａの端部ＥＰ１１と、配線ＷＲ１１ａのＹ軸方向におけるシュリンク中心位置ＣＴ１１側に配置され、配線ＷＲ１１ａと隣り合う配線ＷＲ１１と接続された配線ＷＲ１２の端部ＥＰ１２との間の、Ｙ軸方向におけるスペース幅とする。このとき、スペース幅ＳＰ１は、第１層の配線層ＭＬ１におけるマスクサイズ効果またはＯＰＣ処理を考慮した最少スペース幅以上である。
　本第１変形例では、実施の形態１と同様の効果を有することに加え、配線ＷＲ１１および配線ＷＲ１２の少なくとも一方を単純に延長することにより接続配線ＣＷ１としてのパターンが配置されるため、実施の形態１に比べ、接続配線ＣＷ１としてのパターンを簡便に作成することができる。
　また、本第１変形例でも、実施の形態１と同様に、配線ＷＲ１１および配線ＷＲ１２の各々が、平面視において、矩形形状を有していなくてもよい。このような例を、図３１に示す。図３１は、実施の形態１の第１変形例における第１層の配線層の配線レイアウトのさらに他の例を示す平面図である。
　図３１に示すように、配線ＷＲ１１は、領域ＡＷ１２側の端部ＥＰ１１と、端部ＥＰ１１と接続され、Ｘ軸方向に延在する延在部ＥＸ１１と、を有し、端部ＥＰ１１のＹ軸方向における幅ＷＤ１１が、延在部ＥＸ１１のＹ軸方向における幅ＷＤ１３以上であってもよい。また、配線ＷＲ１２は、領域ＡＷ１１側の端部ＥＰ１２と、端部ＥＰ１２と接続され、Ｘ軸方向に延在する延在部ＥＸ１２と、を有し、端部ＥＰ１２のＹ軸方向における幅ＷＤ１２が、延在部ＥＸ１２のＹ軸方向における幅ＷＤ１４以上であってもよい。
　図３１に示す場合でも、端部ＥＰ１１および端部ＥＰ１２の少なくとも一方が延長されることにより、端部ＥＰ１１と端部ＥＰ１２とを接続することができる。したがって、図２７～図３０に示す場合と同様の効果が得られる。
　＜配線レイアウトおよびその設計方法の第２変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第２変形例について説明する。
　図３２は、実施の形態１の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。
　図３２に示すように、本第２変形例でも、複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。また、配線ＷＲ１１ａは、配線ＷＲ１２ａよりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側にずれているものとする。
　本第２変形例では、接続配線ＣＷ１ａのＹ軸方向における幅ＷＣ１が、配線ＷＲ１１ａのＹ軸方向における幅、および、配線ＷＲ１２ａのＹ軸方向における幅のいずれよりも狭い。
　なお、各配線ＷＲ１１のＹ軸方向における幅ＷＤ１１が互いに等しく、各配線ＷＲ１２のＹ軸方向における幅ＷＤ１２が互いに等しく、かつ、幅ＷＤ１１が幅ＷＤ１２よりも狭い場合には、各接続配線ＣＷ１のＹ軸方向における幅ＷＣ１は、幅ＷＤ１１以下である。
　図３２に示す例では、配線ＷＲ１１の端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ１２は、平面視において、配線ＷＲ１２の端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ２１よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側に配置されている。また、接続配線ＣＷ１ａのＹ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ１と、端部ＥＰ１２の側面ＳＷ２１とは、同一面を形成し、接続配線ＣＷ１ａのＹ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ２と、端部ＥＰ１１の側面ＳＷ１２とは、同一面を形成している。
　図３２に示す例で、配線ＷＲ１１ａを、シュリンク中心位置ＣＴ１１よりもＹ軸方向における負側に配置された配線ＷＲ１１とする。配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における正側の側面ＳＷ２１と、により形成される角部の座標を、（Ｘｐ１、Ｙｐ１）とする。配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２と、により形成される角部の座標を、（Ｘｐ２、Ｙｐ２）とする。配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１と、により形成される角部の座標を（Ｘｐ３、Ｙｐ３）とする。配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における負側の側面ＳＷ１２と、により形成される角部の座標を（Ｘｐ４、Ｙｐ４）とする。
　ここで、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を幅Ｗ００とし、第１層の配線層ＭＬ１におけるシュリンク処理の縮小倍率であるシュリンク率をαとする。このとき、配線ＷＲ１１は、配線ＷＲ１１の幅ＷＤ１１が上記式（１）で定義される幅Ｗ１以上になるように、配置されている。
　本第２変形例では、隙間部分マスクデータＤＡＴ１４を作成する際に、接続配線ＣＷ１の左上の座標が（Ｘｐ１、Ｙｐ１）となり、右下の座標が（Ｘｐ４、Ｙｐ４）となるような矩形形状を発生させる。ここで、Ｙｐ１およびＹｐ４は、下記式（２）および下記式（３）で表される。
　　Ｙｐ１＝Ｙｐ２＋Ｗ１
　　　　　＝Ｙｐ２＋Ｗ００＋（１－α）×｜Ｙｐ２｜　　　　　　（２）
　　Ｙｐ４＝α×Ｙｐ２　　　　　　　　　　　　　　　　　　　　（３）
　また、接続配線ＣＷ１の幅ＷＣ１の最小値を幅ＹＷとすれば、幅ＹＷは、下記式（４）で表される。
　　ＹＷ＝Ｙｐ１－Ｙｐ４
　　　　＝Ｙｐ２＋Ｗ００＋（１－α）×｜Ｙｐ２｜－αＹｐ２
　　　　＝Ｗ００＋Ｙｐ２＋｜Ｙｐ２｜－α｜Ｙｐ２｜－αＹｐ２　　（４）
　ここで、Ｙｐ２が負の値であることから、Ｙｐ２と｜Ｙｐ２｜とは逆の極性となり、Ｙｐ２＋｜Ｙｐ２｜、および、α｜Ｙｐ２｜－αＹｐ２は各々打ち消されるため、最終的に幅ＹＷは幅Ｗ００に等しくなる。
　本第２変形例でも、実施の形態１と同様に、接続配線ＣＷ１としてのパターンを作成するための演算を簡便に行うことができ、実施の形態１と同様の効果を有する。
　なお、後述する実施の形態２の第３変形例と同様に、切り出される領域ＡＷ１３の全領域で、端部ＥＰ１１が端部ＥＰ１２からＹ軸方向にずれて突出する距離の最大値を考慮して幅Ｗ１の最大値Ｗ１ｍａｘを決定してもよい。そして、切り出される領域ＡＷ１３に配置される配線ＷＲ１１の端部ＥＰ１１の幅ＷＤ１１を、決定された幅Ｗ１の最大値Ｗ１ｍａｘ以上にしてもよい。この場合においても、本第２変形例と同様の効果が得られる。
　また、本第２変形例でも、実施の形態１と同様に、配線ＷＲ１１および配線ＷＲ１２の各々が、平面視において、矩形形状を有していなくてもよい。このような例を、図３３に示す。図３３は、実施の形態１の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
　図３３に示すように、配線ＷＲ１１は、領域ＡＷ１２側の端部ＥＰ１１と、端部ＥＰ１１と接続され、Ｘ軸方向に延在する延在部ＥＸ１１と、を有し、端部ＥＰ１１のＹ軸方向における幅ＷＤ１１が、延在部ＥＸ１１のＹ軸方向における幅ＷＤ１３以上であってもよい。また、配線ＷＲ１２は、領域ＡＷ１１側の端部ＥＰ１２と、端部ＥＰ１２と接続され、Ｘ軸方向に延在する延在部ＥＸ１２と、を有し、端部ＥＰ１２のＹ軸方向における幅ＷＤ１２が、延在部ＥＸ１２のＹ軸方向における幅ＷＤ１４以上であってもよい。
　図３３に示す場合でも、端部ＥＰ１１、端部ＥＰ１２および接続配線ＣＷ１について、図１１～図１６を用いて説明した設計方法と同様の設計方法により、図３２に示す場合と同様に、矩形形状を有する接続配線ＣＷ１としてのパターンを容易に作成することができ、図３２に示す場合と、同様の効果が得られる。
　＜配線レイアウトおよびその設計方法の第３変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第３変形例について説明する。
　図３４は、実施の形態１の第３変形例における第１層の配線層の配線レイアウトを示す平面図である。図３５および図３６は、実施の形態１の第３変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
　本第３変形例では、接続配線ＣＷ１は、延在部ＣＷ１１と、延在部ＣＷ１２と、接続部ＣＷ１３と、を含む。延在部ＣＷ１１は、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と連続的に形成されており、Ｘ軸方向に延在する。延在部ＣＷ１２は、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２と連続的に形成されており、Ｘ軸方向に延在する。接続部ＣＷ１３は、Ｙ軸方向に延在し、延在部ＣＷ１１、および、延在部ＣＷ１２のいずれとも接続されている。
　複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。また、配線ＷＲ１１ａは、配線ＷＲ１２ａから、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に離れて配置されているものとする。
　接続配線ＣＷ１ａの延在部ＣＷ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ１１は、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ１１と、同一面を形成している。また、接続配線ＣＷ１ａの延在部ＣＷ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ１２は、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ１２と、同一面を形成している。
　接続配線ＣＷ１ａの延在部ＣＷ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ２１は、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ２１と、同一面を形成している。また、接続配線ＣＷ１ａの延在部ＣＷ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ２２は、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ２２と、同一面を形成している。
　接続配線ＣＷ１ａの接続部ＣＷ１３の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ３１は、接続配線ＣＷ１ａの延在部ＣＷ１１の側面ＳＣ１１と、同一面を形成している。また、接続配線ＣＷ１ａの接続部ＣＷ１３の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ３２は、接続配線ＣＷ１ａの延在部ＣＷ１２の側面ＳＣ２２と、同一面を形成している。
　しかし、前述したように、配線ＷＲ１１ａは、配線ＷＲ１２ａから、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に離れて配置されている。そのため、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ１２は、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ２１よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に配置されている。また、接続配線ＣＷ１ａの延在部ＣＷ１１の側面ＳＣ１２は、接続配線ＣＷ１ａの延在部ＣＷ１２の側面ＳＣ２１よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に配置されている。
　ここで、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を幅Ｗ００とすると、接続部ＣＷ１３のＸ軸方向における幅を、幅Ｗ００とすることができる。このとき、配線ＷＲ１１を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１１としてのパターンを作成し、配線ＷＲ１２を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１２としてのパターンを作成する。また、延在部ＣＷ１１と延在部ＣＷ１２とを接続する接続部ＣＷ１３としてのパターンを、実施の形態１と同様の演算により作成することができる。
　本第２変形例でも、実施の形態１と同様に、Ｙ軸方向に隣り合う２つの接続配線ＣＷ１の間のスペース幅ＳＰ１は、第１層の配線層ＭＬ１におけるマスクサイズ効果またはＯＰＣ処理を考慮した最少スペース幅以上である。
　本第３変形例では、実施の形態１と同様の効果を有することに加え、配線ＷＲ１１および配線ＷＲ１２の少なくとも一方を単純に延長することにより接続配線ＣＷ１としてのパターンが配置されるため、実施の形態１に比べ、接続配線ＣＷ１としてのパターンを簡便に作成することができる。
　なお、図３５に示すように、接続部ＣＷ１３のＸ軸方向における位置は、領域ＡＷ１１と領域ＡＷ１２との間のＸ軸方向における中央位置でなくてもよい。このような場合でも、図３４に示す例と同様の効果を有する。
　あるいは、図３６に示すように、複数の接続配線ＣＷ１の間で、接続部ＣＷ１３のＸ軸方向における位置が異なってもよい。このような場合、図３４に示す例と同様の効果を有することに加え、Ｙ軸方向に隣り合う２つの接続配線ＣＷ１の間で、接続部ＣＷ１３のＸ軸方向における位置が異なることにより、当該２つの接続配線ＣＷ１の間のスペース部は、Ｙ軸方向における両側をともに接続部ＣＷ１３によっては挟まれなくなる。そのため、露光による加工精度に対する配線幅の比である、露光マージンを向上させることができる。
　＜配線レイアウトおよびその設計方法の第４変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第４変形例について説明する。
　図３７は、実施の形態１の第４変形例における第１層の配線層の配線レイアウトを示す平面図である。図３８は、実施の形態１の第４変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
　本第４変形例では、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２とを接続する接続配線ＣＷ１は、例えばＸ軸方向から傾斜した方向に、一直線状に延在する。そして、互いに接続された配線ＷＲ１１、接続配線ＣＷ１および配線ＷＲ１２の組では、接続配線ＣＷ１のＹ軸方向における正側の側面ＳＣ１は、配線ＷＲ１１のＹ軸方向における正側の側面ＳＷ１１、および、配線ＷＲ１２のＹ軸方向における正側の側面ＳＷ２１、のいずれとも連続している。また、互いに接続された配線ＷＲ１１、接続配線ＣＷ１および配線ＷＲ１２の組では、接続配線ＣＷ１のＹ軸方向における負側の側面ＳＣ２は、配線ＷＲ１１のＹ軸方向における負側の側面ＳＷ１２、および、配線ＷＲ１２のＹ軸方向における負側の側面ＳＷ２２、のいずれとも連続している。
　図３７に示す例で、配線ＷＲ１２の端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２の端部ＥＰ１２のＹ軸方向における正側の側面ＳＷ２１と、により形成される角部の座標を、（Ｘｐ１、Ｙｐ１）とする。また、配線ＷＲ１２の端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２の端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２と、により形成される角部の座標を、（Ｘｐ２、Ｙｐ２）とする。一方、配線ＷＲ１１の端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１の端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１と、により形成される角部の座標を、（Ｘｐ３、Ｙｐ３）とする。また、配線ＷＲ１１の端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１の端部ＥＰ１１のＹ軸方向における負側の側面ＳＷ１２と、により形成される角部の座標を、（Ｘｐ４、Ｙｐ４）とする。
　本第４変形例では、隙間部分マスクデータを作成する際に、接続配線ＣＷ１としてのパターンとして、上記した座標（Ｘｐ１、Ｙｐ１）、（Ｘｐ２、Ｙｐ２）、（Ｘｐ３、Ｙｐ３）および（Ｘｐ４、Ｙｐ４）で表される４点を頂点とする四辺形からなるパターンを演算により発生させる。これにより、本第４変形例では、実施の形態１と異なり、４点の座標を用いることになるものの、接続配線ＣＷ１としてのパターンを作成するための演算を簡便に行うことができ、実施の形態１と略同様の効果を有する。
　図３８に示すように、接続配線ＣＷ１は、延在部ＣＷ１１と、延在部ＣＷ１２と、接続部ＣＷ１３と、を含むようにしてもよい。延在部ＣＷ１１は、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と連続的に形成されており、Ｘ軸方向に延在する。延在部ＣＷ１２は、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２と連続的に形成されており、Ｘ軸方向に延在する。延在部ＣＷ１１の領域ＡＷ１２側の端部と、延在部ＣＷ１２の領域ＡＷ１１側の端部とを接続する接続部ＣＷ１３は、例えばＸ軸方向から傾斜した方向に、一直線状に延在する。
　このとき、配線ＷＲ１１を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１１としてのパターンを形成し、配線ＷＲ１２を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１２としてのパターンを形成する。また、接続部ＣＷ１３としてのパターンを、図３７に示す例と同様な演算により作成することができる。したがって、接続部ＣＷ１３として、４点を頂点とする四辺形からなるパターンを作成する点で、図３７に示す例と、同様の効果を有する。
　また、図３８に示す例は、接続部ＣＷ１３がＹ軸と平行か否かである点を除き、実施の形態１の第３変形例で図３４に示した例と、略同様な構成を有するものであり、図３４に示した例とも、略同様の効果を有する。
　（実施の形態２）
　実施の形態１では、図５に示したように、シュリンク処理が行われた領域ＡＷ１１に配置された配線ＷＲ１１は、配線ＷＲ１１と同層に形成された接続配線ＣＷ１を介して、シュリンク処理が行われた領域ＡＷ１１以外の領域ＡＷ１２に同層に配置された配線ＷＲ１２と接続されていた。一方、実施の形態２では、後述する図４０を用いて説明するように、シュリンク領域が行われた領域ＡＷ２１に配置された配線ＷＲ２１は、配線ＷＲ２１と異なる層に形成された接続配線ＣＷ１を介して、シュリンク処理が行われた領域ＡＷ２１以外の領域ＡＷ２２に同層に配置された配線ＷＲ２２と接続されている。
　本実施の形態２の半導体装置の構成については、図１～図３を用いて説明した実施の形態１の半導体装置の構成と同様であり、その説明を省略する。また、本実施の形態２の半導体装置の製造方法については、図１８～図２４を用いて説明した実施の形態１の半導体装置の製造方法と同様であり、その説明を省略する。
　＜配線レイアウト＞
　次に、配線層における配線レイアウトについて説明する。以下では、第２層の配線層ＭＬ２における配線レイアウトを例示して説明するが、例えば第１層など、第２層以外の層の配線層における配線レイアウトについても、同様にすることができる。
　図３９および図４０は、実施の形態２における第２層の配線層の配線レイアウトを示す平面図である。図４０は、図３９の領域ＲＧ２の拡大平面図である。
　図３９および図４０に示すように、第２層の配線層ＭＬ２は、複数の配線ＷＲ２１と、複数の配線ＷＲ２２と、を有する。複数の配線ＷＲ２１は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ２１で、第２層の配線層ＭＬ２に、互いに同層に形成されている。複数の配線ＷＲ２２は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ２２で、複数の配線ＷＲ２１とそれぞれ同層に形成されている。領域ＡＷ２２は、平面視において、Ｘ軸方向における領域ＡＷ２１の一方の側の領域である。また、図３９では図示を省略するが、領域ＡＷ２１には、複数の画素ＰＵ（図１参照）が形成されており、領域ＡＷ２２には、周辺回路が形成されている。
　複数の配線ＷＲ２１は、領域ＡＷ２１で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２１で配列されている。複数の配線ＷＲ２２は、領域ＡＷ２２で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２２で配列されている。
　第１層の配線層ＭＬ１（図３参照）は、図４０に示す複数の接続配線ＣＷ１を有する。複数の配線ＷＲ２１は、複数の接続配線ＣＷ１の各々を介して、複数の配線ＷＲ２２とそれぞれ接続されている。このような配置により、複数の配線ＷＲ２１は、複数の配線ＷＲ２２の各々とそれぞれ電気的に接続されている。
　複数の配線ＷＲ２２は、周辺回路に含まれる例えばトランジスタなどに接続されている。したがって、複数の配線ＷＲ２１は、複数の配線ＷＲ２２の各々を介して、周辺回路と接続されている。
　図３９および図４０に示すように、ピッチＰＴ２１は、ピッチＰＴ２２よりも小さい。このような配置により、画素ＰＵ（図１参照）が形成された領域ＡＷ２１における、隣り合う２つの配線ＷＲ２１の間の間隔を、周辺回路が形成された領域ＡＷ２２における、隣り合う２つの配線ＷＲ２２の間の間隔よりも、短くすることができる。
　図４０に示すように、好適には、各配線ＷＲ２１の、領域ＡＷ２２側の端部ＥＰ２１の、Ｙ軸方向における幅ＷＤ２１は、複数の配線ＷＲ２２のうち、当該各配線ＷＲ２１と接続される配線ＷＲ２２の、領域ＡＷ２１側の端部ＥＰ２２の、Ｙ軸方向における幅ＷＤ２２よりも狭い。
　後述する図４１～図４５を用いて説明するように、マスクデータＤＡＴ２のうち、領域ＡＷ２３に配置された部分を切り出し、切り出された部分に対して、切り出された部分内の位置（シュリンク中心位置）ＣＴ２１を中心として縮小処理を行った後、再び元のマスクデータＤＡＴ２に貼り付ける。これにより、複数の配線ＷＲ２１と、複数の配線ＷＲ２２と、を有するマスクデータＤＡＴ２ａを、容易に作成することができる。
　また、このような場合、複数の配線ＷＲ２１のうちいずれかの配線ＷＲ２１が、平面視において、複数の配線ＷＲ２２のうち、当該いずれかの配線ＷＲ２１と接続された配線ＷＲ２２よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側にずれて配置されることになる。また、複数の配線ＷＲ２１のうち、複数の配線ＷＲ２１の配列のＹ軸方向における負側の端部に配置された配線ＷＲ２１は、平面視において、複数の配線ＷＲ２２のうち、当該配線ＷＲ２１と接続された配線ＷＲ２２よりも、Ｙ軸方向における正側にずれて配置されることになる。
　なお、各配線ＷＲ２１の幅ＷＤ２１が互いに等しく、かつ、各配線ＷＲ２２の幅ＷＤ２２が互いに等しい場合には、各配線ＷＲ２１の幅ＷＤ２１が、各配線ＷＲ２２の幅ＷＤ２２よりも狭くてもよい。
　複数の接続配線ＣＷ１は、複数の配線ＷＲ２１と異なる層に形成されている。本実施の形態２では、一例として、複数の接続配線ＣＷ１が、複数の配線ＷＲ２１が形成された第２層の配線層ＭＬ２よりも下層の第１層の配線層ＭＬ１に、形成されている。複数の接続配線ＣＷ１は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２３で配列されている。ピッチＰＴ２３を、例えばピッチＰＴ２２と等しくすることができる。
　複数の配線ＷＲ２１と、複数の接続配線ＣＷ１との間の層には、電極としてのビアＶＡ１が、互いに同層に複数個形成されている。複数の配線ＷＲ２２と、複数の接続配線ＣＷ１との間の層には、電極としてのビアＶＡ２が、互いに同層に複数個形成されている。複数の配線ＷＲ２１は、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ１の各々とそれぞれ電気的に接続されている。複数の配線ＷＲ２２は、複数のビアＶＡ２の各々を介して、複数の接続配線ＣＷ１の各々とそれぞれ電気的に接続されている。
　複数のビアＶＡ１は、平面視において、Ｙ軸方向にピッチＰＴＶ１で配列されており、複数のビアＶＡ２は、平面視において、Ｙ軸方向にピッチＰＴＶ２で配列されている。ピッチＰＴＶ１およびＰＴＶ２のいずれも、ピッチＰＴ２２と等しくすることができる。
　第２層の配線層ＭＬ２は、複数の端子部ＰＤ２を有する。複数の端子部ＰＤ２の各々は、領域ＡＷ２１で、複数の配線ＷＲ２１とそれぞれ同層に形成されている。各端子部ＰＤ２は、各配線ＷＲ２１の領域ＡＷ２２側の端部ＥＰ２１と、接続されている。
　各端子部ＰＤ２は、平面視において、各接続配線ＣＷ１と重なり、各ビアＶＡ１は、平面視において、各接続配線ＣＷ１と重なる部分の各端子部ＰＤ２に内包されている。これにより、各端子部ＰＤ２を、各接続配線ＣＷ１に、各ビアＶＡ１を介して、確実に電気的に接続することができる。
　また、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の中央部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅は、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の端部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅よりも狭い。
　＜配線レイアウトの設計方法＞
　次に、配線層における配線レイアウトの設計方法を、露光用マスクの製造方法を含めて説明する。なお、第２層の配線層ＭＬ２における配線レイアウトを、実施の形態１で説明した第１層の配線層ＭＬ１における配線レイアウトの設計方法と同様の方法により設計することができるので、本実施の形態２における配線レイアウトの設計方法では、実施の形態１における配線レイアウトの設計方法と異なる部分を中心に、説明する。また、本実施の形態２における最上層の配線層ＭＬ３における配線レイアウトを、実施の形態１における最上層の配線層ＭＬ３における配線レイアウトの設計方法と同様の方法により設計することができる。また、本実施の形態２における露光用マスクも、実施の形態１における露光用マスクと同様に製造することができる。
　図４１～図４５は、実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。
　まず、実施の形態１と同様に、チップレイアウトデータを作成した後、図１１のステップＳ１と同様の工程を行って、図４１および図４２に示すように、マスクデータを作成する。この工程では、第２層の配線層ＭＬ２におけるレイアウトデータに対して、いわゆるＯＰＣ処理と称される補正処理などを行って、第２層の配線層ＭＬ２のパターンデータとしてのマスクデータＤＡＴ２を準備する。マスクデータＤＡＴ２は、平面ＦＳの一部の領域である領域ＡＲ１と、平面ＦＳの一部の領域である領域ＡＲ２と、を有する。図４１では図示しないが、複数の画素ＰＵ（図６参照）は、画素領域としての領域ＡＲ１の一部の領域である領域ＡＷ２３内に配置されている。また、領域ＡＲ１および領域ＡＲ２のうち領域ＡＷ２３以外の領域を、領域ＡＷ２２とする。
　図４１は、図３９の平面図に示した配線レイアウトをシュリンク処理により作成する前の配線レイアウトを示し、図４２は、図４０の平面図に示した配線レイアウトをシュリンク処理により作成する前の配線レイアウトを示す。
　図４１および図４２に示すように、マスクデータＤＡＴ２では、領域ＡＲ１で、複数の配線（配線パターン）ＷＲ２１が配置されている。複数の配線ＷＲ２１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２２で配列されている。また、領域ＡＲ２で、複数の配線（配線パターン）ＷＲ２２が配置されている。複数の配線ＷＲ２２は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にＰＴ２２で配列されている。すなわち、マスクデータＤＡＴ２は、領域ＡＷ２３で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ方向にピッチＰＴ２２で配列された複数の配線（配線パターン）ＷＲ２１と、領域ＡＷ２２で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２２で配列された複数の配線（配線パターン）ＷＲ２２と、を有する。
　次に、図１１のステップＳ２と同様の工程を行って、図４３に示すように、部分マスクデータを切り出す。この工程では、第２層の配線層ＭＬ２のマスクデータＤＡＴ２のうち、領域ＡＷ２３に配置された部分からなる、パターンデータとしての部分マスクデータＤＡＴ２３を、切り出す。
　次に、図１１のステップＳ３と同様の工程を行って、図４４に示すように、シュリンク処理を行う。この工程では、切り出された部分マスクデータＤＡＴ２３に対して、部分マスクデータＤＡＴ２３内の位置ＣＴ２１を中心として、一定の倍率で縮小する縮小処理、すなわちシュリンク処理を行う。これにより、それぞれ縮小された配線（配線パターン）ＷＲ２１からなる、パターンデータとしての縮小部分マスクデータＤＡＴ２１が作成される。複数の配線ＷＲ２１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２１で配列されている。ピッチＰＴ２１は、ピッチＰＴ２２よりも小さい。
　図４２に示すように、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。また、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｙｍａｒｇｉｎだけ突出している。
　ここで、第２層の配線層ＭＬ２におけるシュリンク処理の縮小倍率であるシュリンク率をαとし、シュリンク中心位置ＣＴ２１に対するビアＶＡ１の中心座標を（Ｘｖ、Ｙｖ）とする。また、ビアＶＡ１のＸ軸方向およびＹ軸方向における幅（ビアＶＡ１が円形形状を有するときは直径）を幅Ｖ１とし、第２層の配線層ＭＬ２に対するビアＶＡ１の位置の許容可能なずれ量、すなわちずれ量のマージンをマージンΔとする。このとき、距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｇｒｉｎは、下記式（５）および下記式（６）で定義される。
　　Ｘｍａｒｇｉｎ＝（１－α）／α×（｜Ｘｖ｜＋０．５×Ｖ１＋Δ）　　（５）
　　Ｙｍａｒｇｉｎ＝（１－α）／α×（｜Ｙｖ｜＋０．５×Ｖ１＋Δ）　　（６）
　一方、第２層の配線層ＭＬ２のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を、幅Ｗ０とする。このとき、シュリンク処理を行った後の端子部ＰＤ２（図４０参照）のＸ軸方向における長さは、（Ｗ０＋α×（Ｘｍａｒｇｉｎ＋Δ））以上となり、Ｙ軸方向における幅が、（Ｗ０＋α×（Ｙｍａｒｇｉｎ＋Δ））以上となる。
　また、第２層の配線層ＭＬ２において、最小線幅を幅Ｗ０とし、最小スペース幅をスペース幅Ｓ０とする。このとき、シュリンク処理を行う前の配線ＷＲ２１としてのパターンは、下記式（７）で定義される線幅Ｗｓｈｒｉｎｋを最小線幅とし、下記式（８）で定義されるスペース幅Ｓｓｈｒｉｎｋを最小スペース幅として、配置されている。
　　Ｗｓｈｒｉｎｋ＝１／α×Ｗ０　　　　　　（７）
　　Ｓｓｈｒｉｎｋ＝１／α×Ｓ０　　　　　　（８）
　次に、図１１のステップＳ４と同様の工程を行って、図４５に示すように、縮小部分マスクデータを貼り付ける。この工程では、縮小部分マスクデータＤＡＴ２１内の位置ＣＴ２１が、領域ＡＷ２３内の位置ＣＴ２２（図４３参照）と同じ座標になるように、縮小部分マスクデータＤＡＴ２１を、平面ＦＳの領域ＡＷ２３内の領域であって、領域ＡＷ２２から離れた領域である領域ＡＷ２１に貼り付ける。このとき、領域ＡＷ２１と領域ＡＷ２２との間の領域は、マスクデータが作成されていない隙間領域ＡＷ２４である。
　これにより、縮小部分マスクデータＤＡＴ２１と、マスクデータＤＡＴ２と、を有する、パターンデータとしてのマスクデータＤＡＴ２ａを作成する。
　なお、本実施の形態２では、実施の形態１と異なり、図１１のステップＳ５と同様の工程を行わなくてもよい。また、隙間領域ＡＷ２４には、接続配線を形成しない。
　図４６は、実施の形態２における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。図４６に示す例では、第１層の配線層ＭＬ１は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列された複数の配線ＷＲ１１を含む。
　本実施の形態２では、下層の配線層である第１層の配線層ＭＬ１に含まれる接続配線ＣＷ１、ならびに、ビアＶＡ１およびＶＡ２に対しては、シュリンク処理は行われない。そのため、図４６に示すように、第２層の配線層ＭＬ２において、複数の画素ＰＵが配置される領域ＡＷ２３が切り出される場合、領域ＡＷ２３は、第１層の配線層ＭＬ１において切り出される領域ＡＷ１３よりも大きい。
　＜本実施の形態の主要な特徴と効果＞
　本実施の形態２では、最上層の配線層ＭＬ３以外の配線層である第２層の配線層ＭＬ２のマスクデータを作成する際に、複数の画素ＰＵを含む領域ＡＷ２３内のいずれかの位置を中心としてシュリンク処理を行う。そのため、本実施の形態２でも、最上層の配線層ＭＬ３以外の配線層である第２層の配線層ＭＬ２において、領域ＡＷ２３内の領域ＡＷ２１に配置される配線ＷＲ２１のピッチが、領域ＡＷ２３とは異なる領域である領域ＡＷ２２に配置される配線ＷＲ２２のピッチよりも小さい。
　実施の形態１で比較例を用いて説明したように、遮光膜ＳＦ１の開口部ＯＰ１に対してシュリンク処理を行うだけでは、各画素ＰＵに入射される光が、半導体基板ＳＢの上方の配線層であって、遮光膜ＳＦ１とは異なる層の配線層に含まれる配線に反射されるため、シェーディングを防止または抑制することは困難である。そのため、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。
　一方、本実施の形態２では、実施の形態１と同様に、第２層の配線層ＭＬ２のマスクデータに対して、複数の画素ＰＵが配置される領域内の位置を中心としてシュリンク処理を行う。これにより、配線ＷＲ２１のピッチを、配線ＷＲ２２のピッチよりも小さくすることができ、第２層の配線層ＭＬ２によるシェーディングを防止または抑制することができる。したがって、ＣＭＯＳイメージセンサの感度を向上させ、半導体装置の性能を向上させることができる。
　本実施の形態２では、部分マスクデータＤＡＴ２３が切り出される領域ＡＷ２３の外周が、複数の配線ＷＲ２１および複数の配線ＷＲ２２のいずれをも横切らない。そのため、隙間領域ＡＷ２４で部分マスクデータを作成する必要がなく、領域ＡＷ２１と領域ＡＷ２２との間で、配線ＷＲ２１と配線ＷＲ２２を、シュリンク処理の前後での配線ＷＲ２１のピッチの差を考慮した演算をせずに接続することができる。
　また、本実施の形態２では、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。また、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。そのため、第２層の配線層ＭＬ２におけるマスクサイズ効果またはＯＰＣ処理を考慮しない場合であって、マージンΔがΔ＝０の場合でも、ビアＶＡ１は、平面視において、シュリンク処理が行われた後の端子部ＰＤ２に内包される。
　本実施の形態２における配線レイアウトの設計方法によれば、チップレイアウトデータを作成する際に、配線ＷＲ２１がビアＶＡ１と電気的に接続されていることが検証されれば、シュリンク処理が行われた後も、配線ＷＲ２１がビアＶＡ１と確実に電気的に接続されていることになる。したがって、チップレイアウトデータを作成する際に、配線ＷＲ２１がビアＶＡ１と電気的に接続されているか否かの検証を行った場合には、シュリンク処理が行われた後、縮小部分マスクデータＤＡＴ２１を貼り付けてマスクデータＤＡＴ２ａを作成した後に、再び検証を行う必要がない。
　また、シュリンク処理が行われた後の領域ＡＷ２１内の最小線幅を、線幅Ｗｓｈｒｉｎｋ（上記式（７）参照）とし、シュリンク処理が行われた後の領域ＡＷ２１内の最小スペース幅を、スペース幅Ｓｓｈｒｉｎｋ（上記式（８）参照）としている。そのため、シュリンク処理が行われた後も、複数の配線ＷＲ２１を、第２層の配線層ＭＬ２における最小線幅と最小スペース幅を確保できるように、配置することができる。
　なお、第２層の配線層ＭＬ２以外の配線層に対してシュリンク処理を行ってもよく、ｐ型半導体層ＰＷ、ｎ型半導体層ＮＷ、または、ゲート電極ＧＥに対してシュリンク処理を行ってもよい。また、シュリンク処理される領域の各部分において、シュリンク率αを、同一の値とすることもでき、異なる値となるように調整することもできる。
　さらに、本実施の形態２では、切り出される領域ＡＷ２３が矩形形状を有し、配線ＷＲ２１と配線ＷＲ２２とが、領域ＡＷ２１のＸ軸方向における負側の端部と、領域ＡＷ２２との間の部分の隙間領域ＡＷ２４で接続される例について説明した。しかし、切り出される領域ＡＷ２３が矩形形状を有していなくてもよい。または、配線ＷＲ２１と配線ＷＲ２２とが、領域ＡＷ２１のＸ軸方向における正側の端部と、領域ＡＷ２２との間の部分の隙間領域ＡＷ２４で接続されてもよい。あるいは、配線ＷＲ２１と配線ＷＲ２２とが、領域ＡＷ２１のＹ軸方向における正側または負側の端部と、領域ＡＷ２２との間の部分の隙間領域ＡＷ２４で接続されてもよい。いずれの場合においても、本実施の形態２と同様の効果が得られる。
　＜配線レイアウトおよびその設計方法の第１変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第１変形例について説明する。本第１変形例では、複数のビアＶＡ１に対しても、シュリンク処理が行われている。
　図４７および図４８は、実施の形態２の第１変形例における第２層の配線層の配線レイアウトを示す平面図である。図４７は、シュリンク処理が行われた後の配置を示し、図４８は、シュリンク処理が行われる前の配置を示す。
　図４７および図４８に示す例では、複数のビアＶＡ１には、複数の配線ＷＲ２１のシュリンク率と等しいシュリンク率で、シュリンク処理が行われている。そのため、図４７に示すように、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１を、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２１と等しくすることができる。このとき、ピッチＰＴＶ１は、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２２よりも小さくなる。なお、ビアＶＡ２の配列のピッチＰＴＶ２は、Ｙ軸方向における複数の配線ＷＲ２２の配列のピッチＰＴ２２と等しくすることができる。
　また、第１層の配線層ＭＬ１は、複数の端子部ＰＣ１を有する。複数の端子部ＰＣ１は、複数の接続配線ＣＷ１とそれぞれ同層に形成されている。各端子部ＰＣ１は、各接続配線ＣＷ１の領域ＡＷ２１側の端部と、接続されている。
　本第１変形例では、シュリンク処理が行われる前のビアＶＡ１のＸ軸方向およびＹ軸方向における幅（ビアＶＡ１が円形形状を有するときは直径）を、幅Ｖ１´とする。このとき、幅Ｖ１´は、下記式（９）で定義される。
　　Ｖ１´＝１／α×Ｖ１　　　　　　（９）
　図４８に示すように、シュリンク処理を行う前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｘｍａｒｇｉｎ２だけ突出している。また、シュリンク処理を行う前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｙｍａｒｇｉｎ２だけ突出している。距離Ｘｍａｒｇｉｎ２および距離Ｙｍａｇｒｉｎ２は、下記式（１０）および下記式（１１）で定義される。なお、マージンΔ´を、第２層の配線層ＭＬ２に対するビアＶＡ１の位置の許容可能なずれ量、すなわちずれ量のマージンとする。
　　Ｘｍａｒｇｉｎ２＝（１－α）×（｜Ｘｖ｜－０．５×Ｖ１´）＋Δ´　　（１０）
　　Ｙｍａｒｇｉｎ２＝（１－α）×（｜Ｙｖ｜－０．５×Ｖ１´）＋Δ´　　（１１）
　図４９は、実施の形態２の第１変形例における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。図４９に示す例では、第１層の配線層ＭＬ１は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列された複数の配線ＷＲ１１を含む。
　本第１変形例では、ビアＶＡ１は、配線ＷＲ２１と同じシュリンク率でシュリンク処理される。そのため、ビアＶＡ１が切り出される層において、複数の画素ＰＵが配置される領域である領域ＡＷＶが切り出される場合、領域ＡＷＶは、図４９に示すように、第２層の配線層ＭＬ２において切り出される領域ＡＷ２３と同じ大きさである。
　本第１変形例によれば、実施の形態２とは異なり、第２層の配線層ＭＬ２よりも下層に形成されるビアＶＡ１も、第２層の配線層ＭＬ２におけるシュリンク率と等しいシュリンク率でシュリンク処理が行われる。しかし、第２層の配線層ＭＬ２におけるマスクサイズ効果またはＯＰＣ処理を考慮しない場合であって、マージンΔ´が０に等しい場合でも、シュリンク処理が行われた後のビアＶＡ１は、平面視において、端部ＥＰ２１に内包される。また、シュリンク処理が行われる前のビアＶＡ１のＸ軸方向およびＹ軸方向における幅Ｖ１´は、シュリンク処理を考慮した幅としている。そのため、本第１変形例は、設計の自由度を向上させつつ、実施の形態２と同様の効果を有する。
　図５０および図５１は、実施の形態２の第１変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。図５０は、シュリンク処理が行われた後の配置を示し、図５１は、シュリンク処理が行われる前の配置を示す。
　図５０および図５１に示す例では、端子部ＰＤ２および端子部ＰＣ１が配置されている。
　図５０に示す例では、複数の配線ＷＲ２１のシュリンク率をシュリンク率αＭ２としたとき、複数のビアＶＡ１に対しては、シュリンク率αＭ２よりも大きいシュリンク率αＶ１で、シュリンク処理が行われている。そのため、図５０に示すように、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１を、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２１よりも大きく、かつ、Ｙ軸方向における複数の配線ＷＲ２２の配列のピッチＰＴ２２よりも小さくすることができる。シュリンク率αＶ１を、例えば０．９９５とすることができ、シュリンク率αＭ２を、例えば０．９９とすることができる。
　図５１に示すように、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎ´だけ突出している。また、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｙｍａｒｇｉｎ´だけ突出している。一方、シュリンク処理が行われる前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｘｍａｒｇｉｎ２´だけ突出している。また、シュリンク処理が行われる前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｙｍａｒｇｉｎ２´だけ突出している。
　これにより、図５０および図５１に示す例も、図４７および図４８に示す例と同様の効果を有する。
　＜配線レイアウトおよびその設計方法の第２変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第２変形例について説明する。本第２変形例では、画素領域側で下層の配線層に形成された配線が、その下層の配線層よりも上層の配線層に形成された接続配線を介して、周辺回路領域側で下層の配線層に配置された配線と電気的に接続されている。
　図５２は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトを第２層の配線層の配線レイアウトデータと重ねて示す平面図である。図５３および図５４は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。図５３は、シュリンク処理が行われた後の配置を示し、図５４は、シュリンク処理が行われる前の配置を示す。
　図５２～図５４に示すように、本第２変形例では、第１層の配線層ＭＬ１は、複数の配線ＷＲ１１と、複数の配線ＷＲ１２と、を含む。複数の配線ＷＲ１１は、複数の画素ＰＵが配置される領域である領域ＡＷ１１で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。複数の配線ＷＲ１２は、領域ＡＷ１１とは異なる領域である領域ＡＷ１２で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。複数の配線ＷＲ１１は、第１層の配線層ＭＬ１よりも上層の第２層の配線層ＭＬ２に形成された複数の接続配線ＣＷ２の各々を介して、複数の配線ＷＲ１２の各々とそれぞれ電気的に接続されている。複数の接続配線ＣＷ２は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。
　なお、図５２に示す例では、第２層の配線層ＭＬ２は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列された複数の配線ＷＲ２１を含む。
　本第２変形例では、図５２に示すように、第１層の配線層ＭＬ１において、複数の画素ＰＵが配置される領域ＡＷ１３が切り出される場合、領域ＡＷ１３は、第２層の配線層ＭＬ２において切り出される領域ＡＷ２３よりも大きい。
　図５３および図５４に示す例では、第１層の配線層ＭＬ１に含まれる複数の配線ＷＲ１１に対しては、シュリンク処理が行われるが、第２層の配線層ＭＬ２に含まれる複数の接続配線ＣＷ２、および、複数の配線ＷＲ１１と複数の接続配線ＣＷ２との間の層に形成されるビアＶＡ１に対しては、シュリンク処理が行われない。
　すなわち、図５３および図５４に示す例は、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係が、図４０および図４２に示した例における第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係と逆になっているものである。
　図５３および図５４に示す例では、図４０および図４２に示した例における複数の配線ＷＲ２１、複数の端子部ＰＤ２および複数の配線ＷＲ２２に代えて、複数の配線ＷＲ１１、複数の端子部ＰＤ１および複数の配線ＷＲ１２が配置されている。複数の配線ＷＲ１１、複数の端子部ＰＤ１および複数の配線ＷＲ１２は、第１層の配線層ＭＬ１に配置されている。複数の配線ＷＲ１１は、領域ＡＷ１１で、Ｙ軸方向にピッチＰＴ１１で配列され、複数の配線ＷＲ１２は、領域ＡＷ１２で、Ｙ軸方向にピッチＰＴ１２で配列され、複数の接続配線ＣＷ１は、Ｙ軸方向にピッチＰＴ１３で配列されている。複数の端子部ＰＤ１の各々は、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１に接続されている。端部ＥＰ１１のＹ軸方向における幅ＷＤ１１は、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２のＹ軸方向における幅ＷＤ１２よりも狭い。
　また、図５３および図５４に示す例では、図４０および図４２に示した例における複数の接続配線ＣＷ１に代えて、複数の接続配線ＣＷ２が配置されている。複数の接続配線ＣＷ１は、第２層の配線層ＭＬ２に配置されている。複数の接続配線ＣＷ２は、Ｙ軸方向にピッチＰＴ１３で配列されている。複数の端子部ＰＤ１の各々は、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ２の各々とそれぞれ電気的に接続されている。また、複数の配線ＷＲ１２の各々は、複数のビアＶＡ２の各々を介して、複数の接続配線ＣＷ２の各々とそれぞれ電気的に接続されている。
　図５４に示すように、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。また、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側に距離Ｙｍａｒｇｉｎだけ突出している。
　これにより、図５３および図５４に示す例も、設計の自由度を向上させつつ、実施の形態２で図４０および図４２に示した例と同様の効果を有する。
　図５５および図５６は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。図５５は、シュリンク処理が行われた後の配置を示し、図５６は、シュリンク処理が行われる前の配置を示す。
　図５５および図５６に示す例では、第１層の配線層ＭＬ１に含まれる複数の配線ＷＲ１１に加えて、複数の配線ＷＲ１１と複数の接続配線ＣＷ２との間の層に形成されるビアＶＡ１に対しても、シュリンク処理が行われる。一方、第２層の配線層ＭＬ２に含まれる複数の接続配線ＣＷ２に対しては、シュリンク処理が行われない。
　すなわち、図５５および図５６に示す例は、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係が、図４７および図４８に示した例における第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係と逆になっているものである。なお、図５５および図５６に示す例では、図４７および図４８に示した例における複数の端子部ＰＣ１に代えて、複数の端子部ＰＣ２が配置されている。複数の端子部ＰＣ２の各々は、接続配線ＣＷ２の領域ＡＷ１１側の端部に接続されている。複数の端子部ＰＣ２は、複数のビアＶＡ１の各々を介して、複数の配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１の各々とそれぞれ電気的に接続されている。
　図５６に示すように、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｘｍａｒｇｉｎ２だけ突出している。また、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｙｍａｒｇｉｎ２だけ突出している。
　これにより、図５５および図５６に示す例も、図４７および図４８に示す例と同様の効果を有する。
　図５７および図５８は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。図５７は、シュリンク処理が行われた後の配置を示し、図５８は、シュリンク処理が行われる前の配置を示す。
　図５７および図５８に示す例では、端子部ＰＤ１および端子部ＰＣ２が配置されている。すなわち、図５７および図５８に示す例は、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係が、図５０および図５１に示した例における第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係と逆になっているものである。
　ただし、図５７に示す例では、図５０に示した例とは異なり、複数のビアＶＡ１のシュリンク率をシュリンク率αＶ１としたとき、複数の配線ＷＲ１１には、シュリンク率αＶ１よりも大きいシュリンク率αＭ１で、シュリンク処理が行われている。そのため、図５７に示すように、Ｙ軸方向における複数の配線ＷＲ１１の配列のピッチＰＴ１１を、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１よりも大きく、かつ、Ｙ軸方向における複数の配線ＷＲ１２の配列のピッチＰＴ１２よりも小さくすることができる。シュリンク率αＶ１を、例えば０．９９とすることができ、シュリンク率αＭ１を、例えば０．９９５とすることができる。
　図５８に示すように、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｘｍａｒｇｉｎ´だけ突出している。また、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｙｍａｒｇｉｎ´だけ突出している。一方、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｘｍａｒｇｉｎ２´だけ突出している。また、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｙｍａｒｇｉｎ２´だけ突出している。
　これにより、図５７および図５８に示す例も、図５０および図５１に示す例と同様の効果を有する。
　＜配線レイアウトおよびその設計方法の第３変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第３変形例について説明する。本第３変形例では、画素領域側で上層の配線層に形成された配線が、下層の配線層に形成された接続配線を介して、周辺回路領域側で上層の配線層に配置された配線と電気的に接続されている。また、本第３変形例では、複数の端子部ＰＤ２の各々の形状を、互いに同一の形状とすることができる。
　図５９および図６０は、実施の形態２の第３変形例における第２層の配線層の配線レイアウトを示す平面図である。図５９は、シュリンク処理が行われた後の配置を示し、図６０は、シュリンク処理が行われる前の配置を示す。なお、図５９および図６０は、図３９の領域ＲＧ３１、ＲＧ３２およびＲＧ３３の拡大平面図である。すなわち、図５９および図６０は、配線ＷＲ２１、配線ＷＲ２２および接続配線ＣＷ１の各々について、Ｙ軸方向における配列の正側の端部に配置された配線、Ｙ軸方向における配列の中央に配置された配線、および、Ｙ軸方向における配列の負側の端部に配置された配線を示す。
　実施の形態２において図４０および図４２に示した例では、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出していた。また、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｙｍａｒｇｉｎだけ突出していた。また、距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｒｇｉｎが、複数の配線ＷＲ２１の各々にそれぞれ接続された複数の端子部ＰＤ２の間で互いに異なるため、複数の端子部ＰＤ２の各々の形状が、複数の端子部ＰＤ２の間で互いに異なっていた。
　一方、本第３変形例では、図５９に示すように、複数の端子部ＰＤ２の各々の形状が、複数の端子部ＰＤ２の間で互いに同一である。
　図５９に示すように、本第３変形例でも、複数の端子部ＰＤ２は、複数の配線ＷＲ２１の各々とそれぞれ電気的に接続され、かつ、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ１の各々とそれぞれ電気的に接続されている。また、互いに電気的に接続された配線ＷＲ２１、端子部ＰＤ２、ビアＶＡ１および接続配線ＣＷ１の組では、端子部ＰＤ２は、配線ＷＲ２１よりもＹ軸方向における正側に突出した突出部ＰＤ２１と、配線ＷＲ２１よりもＹ軸方向における負側に突出した突出部ＰＤ２２と、を含む。互いに電気的に接続された配線ＷＲ２１、端子部ＰＤ２、ビアＶＡ１および接続配線ＣＷ１の組では、端子部ＰＤ２は、平面視において、接続配線ＣＷ１と重なり、ビアＶＡ１は、平面視において、接続配線ＣＷ１と重なる部分の端子部ＰＤ２に内包されている。
　図６０に示すように、シュリンク処理が行われる前、Ｙ軸方向における複数のビアＶＡ１の配列の正側の端部に配置されたビアＶＡ１の、シュリンク中心位置ＣＴ２１に対する中心座標を（Ｘｖ、Ｙｖｕ）とする。また、Ｙ軸方向における複数のビアＶＡ１の配列の負側の端部に配置されたビアＶＡ１の、シュリンク中心位置ＣＴ２１に対する中心座標を（Ｘｖ、Ｙｖｌ）とする。
　シュリンク処理が行われる前、各端子部ＰＤ２に含まれる突出部ＰＤ２１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。
　一方、シュリンク処理が行われる前、各端子部ＰＤ２に含まれる突出部ＰＤ２１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向における正側に、距離Ｙｍａｒｇｉｎｕだけ突出している。また、シュリンク処理が行われる前、各端子部ＰＤ２に含まれる突出部ＰＤ２２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向における負側に、距離Ｙｍａｒｇｉｎｌだけ突出している。
　ここで、距離Ｘｍａｒｇｉｎ、距離Ｙｍａｇｒｉｎｕおよび距離Ｙｍａｒｇｉｎｌの各々は、下記式（１２）～下記式（１４）で定義される値以上の値に設定される。
　　Ｘｍａｒｇｉｎ＝（１－α）／α×（｜Ｘｖ｜＋０．５×Ｖ１＋Δ）　　　（１２）
　　Ｙｍａｒｇｉｎｕ＝（１－α）／α×（｜Ｙｖｕ｜＋０．５×Ｖ１＋Δ）　（１３）
　　Ｙｍａｒｇｉｎｌ＝（１－α）／α×（｜Ｙｖｌ｜＋０．５×Ｖ１＋Δ）　（１４）
　端子部ＰＤ２は、実施の形態２で図４０および図４２を用いて説明した距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｒｇｉｎだけ突出すれば足りる。しかし、Ｙ軸方向に配列された端子部ＰＤ２の数が極めて多いため、マスクデータを作成する際に、各端子部ＰＤ２に対応したビアＶＡ１の座標を確認しながら、端子部ＰＤ２ごとに距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｒｇｉｎを設定する場合、マスクデータを作成する工程が複雑になる。そこで、図５９および図６０に示すように、切り出される領域ＡＷ２３の全領域で、各端子部ＰＤ２のマージンの最大値、すなわちビアＶＡ１が配置される領域から端子部ＰＤ２が突出する距離の最大値を算出し、その最大値以上のマージンを有する同一の形状の端子部ＰＤ２を配置する。これにより、実施の形態２が有する効果に加え、さらに、マスクデータを作成する工程を、実施の形態２に比べて簡便なものにすることができる。
　さらに、図６１に、図５９および図６０に示す例から派生した例を示す。図６１は、実施の形態２の第３変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。図６１は、シュリンク処理が行われる前の配置を示す。
　図６１に示す例では、切り出される領域ＡＷ２３が、Ｙ軸方向に５個の領域ＡＷ２３１～領域ＡＷ２３５に分割される。また、領域ＡＷ２３１～領域ＡＷ２３５の各々における距離Ｘｍａｒｇｉｎの最大値として、距離Ｘｍａｒｇｉｎ１～距離Ｘｍａｒｇｉｎ５を設定し、領域ＡＷ２３１～領域ＡＷ２３５の各々における距離Ｙｍａｒｇｉｎの最大値として、距離Ｙｍａｒｇｉｎ１～距離Ｙｍａｒｇｉｎ５を設定する。そして、領域ＡＷ２３１～領域ＡＷ２３５の各々で、距離Ｙｍａｒｇｉｎ１～距離Ｙｍａｒｇｉｎ５の各々のマージン以上のマージンを有する同一の形状の端子部ＰＤ２を配置する。
　このとき、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の中央部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅は、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の端部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅よりも狭くなる。
　切り出される領域ＡＷ２３が、例えばレイアウト設計者が容易に対応可能な数に分割され、分割された複数の領域ごとに、各端子部ＰＤ２のマージンの最大値を算出し、その最大値以上のマージンを有する同一の形状の端子部ＰＤ２を配置する。これにより、図６１に示す例でも、マスクデータを作成する工程を、図５９および図６０に示す例に比べれば少し複雑にはなるものの、実施の形態２に比べて簡便なものにすることができる。
　なお、図示は省略するが、実施の形態２の第１変形例、および、実施の形態２の第２変形例に対しても、本第３変形例と同様な変形例が適用可能である。
　＜配線レイアウトおよびその設計方法の第４変形例＞
　次に、配線層における配線レイアウトおよびその設計方法の第４変形例について説明する。本第４変形例では、複数の配線ＷＲ２１および複数のビアＶＡ１に加え、複数の接続配線ＣＷ１にも、シュリンク処理が行われている。
　図６２および図６３は、実施の形態２の第４変形例における第２層の配線層の配線レイアウトを示す平面図である。図６２は、シュリンク処理が行われた後の配置を示し、図６３は、シュリンク処理が行われる前の配置を示す。
　図６２に示す例では、図５０に示した例と同様に、複数の配線ＷＲ２１のシュリンク率をシュリンク率αＭ２としたとき、複数のビアＶＡ１に対しては、シュリンク率αＭ２よりも大きいシュリンク率αＶ１で、シュリンク処理が行われている。そのため、図６２に示すように、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１を、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２１よりも大きくすることができる。
　さらに、図６２に示す例では、図５０に示した例とは異なり、複数の接続配線ＣＷ１に対しては、シュリンク率αＶ１よりも大きいシュリンク率αＭ１で、シュリンク処理が行われている。そのため、図６２に示すように、Ｙ軸方向における複数の接続配線ＣＷ１の配列のピッチＰＴ２３を、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１よりも大きく、かつ、Ｙ軸方向における複数の配線ＷＲ２２の配列のピッチＰＴ２２よりも小さくすることができる。
　また、第１層の配線層ＭＬ１は、複数の端子部ＰＣ１を有する。複数の端子部ＰＣ１は、複数の接続配線ＣＷ１とそれぞれ同層に形成されている。複数の端子部ＰＣ１の各々は、複数の接続配線ＣＷ１の各々の領域ＡＷ２１側の端部と、接続されている。
　図６２および図６３に示す例でも、マスクデータを作成する際に、配線ＷＲ２１、ビアＶＡ１および接続配線ＣＷ１の各々において、シュリンク率αＭ２、αＶ１およびαＭ１を考慮したマージンを設定する。これにより、シュリンク処理が行われた後も、複数の配線ＷＲ２１の各々を、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ１の各々と電気的に接続することができ、複数の配線ＷＲ２２の各々を、複数のビアＶＡ２の各々を介して、複数の接続配線ＣＷ２の各々と電気的に接続することができる。そのため、図６２および図６３に示す例も、設計の自由度を向上させつつ、実施の形態２で図４０および図４２に示した例と同様の効果を有する。
　なお、図示は省略するが、実施の形態２の第１変形例、実施の形態２の第２変形例、および、実施の形態２の第３変形例に対しても、本第４変形例と同様な変形例が適用可能である。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ１、ＡＲ２　領域
ＡＷ１１～ＡＷ１３、ＡＷ２１～ＡＷ２３、ＡＷ２３１～ＡＷ２３５　領域
ＡＷ１４、ＡＷ２４、ＡＷ３４　隙間領域
ＡＷ３１～ＡＷ３３、ＡＷＶ　領域
ＢＳ　基体
ＢＷ　隔壁
ＣＡＰ　キャップ絶縁膜
ＣＦ　カラーフィルタ
ＣＴ１１、ＣＴ２１　シュリンク中心位置（位置）
ＣＴ１２、ＣＴ２２、ＣＴ３１、ＣＴ３２　位置
ＣＷ１　接続配線（配線パターン）
ＣＷ１ａ、ＣＷ２、ＣＷ２ａ　接続配線
ＣＷ１１、ＣＷ１２　延在部
ＣＷ１３　接続部
ＤＡＴ１、ＤＡＴ１ａ、ＤＡＴ２、ＤＡＴ２ａ、ＤＡＴ３、ＤＡＴ３ａ　マスクデータ
ＤＡＴ１１、ＤＡＴ２１、ＤＡＴ３１　縮小部分マスクデータ
ＤＡＴ１３、ＤＡＴ２３、ＤＡＴ３３　部分マスクデータ
ＤＡＴ１４、ＤＡＴ３４　隙間部分マスクデータ
ＤＳ１～ＤＳ３　ずれ量
ＥＰ１１、ＥＰ１２、ＥＰ２１、ＥＰ２２　端部
ＥＸ１１、ＥＸ１２　延在部
ＦＳ　平面
ＧＥ　ゲート電極
ＧＩ　ゲート絶縁膜
ＩＬ、ＩＬ１～ＩＬ３　層間絶縁膜
ＩＬ４　絶縁膜
ＭＬ　マイクロレンズ
ＭＬ１～ＭＬ３　配線層
ＭＳＫ　露光用マスク
ＮＷ　ｎ型半導体層
ＯＰ１　開口部
ＰＣ１、ＰＣ２　端子部
ＰＤ　フォトダイオード
ＰＤ１、ＰＤ２　端子部
ＰＤ２１、ＰＤ２２　突出部
ＰＴ１１～ＰＴ１３、ＰＴ２１～ＰＴ２３　ピッチ
ＰＴＮ１～ＰＴＮ３　露光用パターン
ＰＴＶ１、ＰＴＶ２　ピッチ
ＰＵ　画素
ＰＷ　ｐ型半導体層
ＲＦ１　レジスト膜
ＲＧ１、ＲＧ２、ＲＧ３１～ＲＧ３３　領域
ＲＰ１～ＲＰ３　レジストパターン
ＳＢ　半導体基板
ＳＣ１、ＳＣ１１、ＳＣ１２、ＳＣ２、ＳＣ２１、ＳＣ２２　側面
ＳＣ３１、ＳＣ３２　側面
ＳＦ１、ＳＦ１１～ＳＦ１３　遮光膜
ＳＰ１　スペース幅
ＳＷ　サイドウォール
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２　側面
ＴＲ１１～ＴＲ１３、ＴＲ２、ＴＲ３　配線溝
ＴＸ　転送用トランジスタ
ＶＡ１、ＶＡ２　ビア
ＷＣ１　幅
ＷＤ１１～ＷＤ１４、ＷＤ２１、ＷＤ２２　幅
ＷＲ１１、ＷＲ１２、ＷＲ１３、ＷＲ２１、ＷＲ２２　配線（配線パターン）
ＷＲ１１ａ、ＷＲ１２ａ、ＷＲ１ａ、ＷＲ３　配線
ＷＲ２１～ＷＲ２３、ＷＲ２ａ、ＷＲ２３、ＷＲ３　配線
 

Claims (20)

  1. 　半導体基板と、
    　前記半導体基板の主面の第１領域で、前記半導体基板の前記主面に形成された複数の光電変換素子と、
    　前記第１領域で、前記半導体基板の前記主面の上方に、互いに同層に形成された複数の第１配線と、
    　前記半導体基板の前記主面の第２領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第２配線と、
    　を有し、
    　前記第２領域は、平面視において、第１方向における前記第１領域の第１の側に配置された領域であり、
    　前記複数の第１配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に第１ピッチで配列され、
    　前記複数の第２配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に第２ピッチで配列され、
    　前記複数の第１配線は、前記複数の第２配線の各々とそれぞれ電気的に接続され、
    　前記第１ピッチは、前記第２ピッチよりも小さい、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１領域および前記第２領域で、前記半導体基板の前記主面の上方に形成された複数の配線層を有し、
    　前記複数の配線層のうち最上層の配線層よりも下層の配線層は、前記複数の第１配線と、前記複数の第２配線と、を含む、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記複数の第１配線の各々の前記第２方向における第１幅は、前記複数の第２配線の各々の前記第２方向における第２幅よりも狭い、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記複数の第１配線とそれぞれ同層に形成された複数の接続配線を有し、
    　前記複数の第１配線は、前記複数の接続配線の各々を介して、前記複数の第２配線の各々とそれぞれ接続されている、半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記複数の接続配線の各々の前記第２方向における第３幅は、前記複数の第１配線の各々の前記第２領域側の第１端部の前記第２方向における第４幅よりも広く、かつ、前記複数の第２配線の各々の前記第１領域側の第２端部の前記第２方向における第５幅以上である、半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記複数の第１配線のうちいずれかの第１配線は、平面視において、前記複数の第２配線のうち、前記いずれかの第１配線と接続された第２配線よりも、前記第２方向における第２の側にずれて配置されている、半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記いずれかの第１配線の前記第２領域側の第３端部のうち、前記第２方向における前記第２の側と反対側の部分は、前記いずれかの第１配線と接続された第２配線の前記第１領域側の第４端部のうち、前記第２方向における前記第２の側の部分と接触している、半導体装置。
  8. 　請求項５記載の半導体装置において、
    　前記複数の接続配線のうち第１接続配線は、前記複数の第１配線のうちいずれかの第１配線と接続され、かつ、前記複数の第２配線のうちいずれかの第２配線と接続され、
    　前記第１接続配線の前記第２方向における第３の側の第１側面と、前記いずれかの第１配線の前記第１端部の、前記第２方向における前記第３の側の第２側面とは、同一面を形成し、
    　前記第１接続配線の前記第２方向における前記第３の側と反対側の第３側面と、前記いずれかの第２配線の前記第２端部の、前記第２方向における前記第３の側と反対側の第４側面とは、同一面を形成している、半導体装置。
  9. 　請求項８記載の半導体装置において、
    　前記いずれかの第１配線の前記第１端部の、前記第２方向における前記第３の側と反対側の第５側面は、平面視において、前記いずれかの第２配線の前記第２端部の、前記第２方向における前記第３の側の第６側面よりも、前記第２方向における前記第３の側に配置されている、半導体装置。
  10. 　請求項４記載の半導体装置において、
    　前記複数の接続配線のうち第２接続配線は、前記複数の第１配線のうちいずれかの第１配線と接続され、かつ、前記複数の第２配線のうちいずれかの第２配線と接続され、
    　前記いずれかの第１配線の前記第２領域側の第３端部の、前記第２方向における第４の側の第７側面は、平面視において、前記いずれかの第２配線の前記第１領域側の第４端部の、前記第２方向における前記第４の側と反対側の第８側面よりも、前記第２方向における前記第４の側に配置され、
    　前記第２接続配線の前記第２方向における前記第４の側と反対側の第９側面と、前記第８側面とは、同一面を形成し、
    　前記第２接続配線の前記第２方向における前記第４の側の第１０側面と、前記第７側面とは、同一面を形成している、半導体装置。
  11. 　請求項４記載の半導体装置において、
    　互いに接続された前記第１配線、前記接続配線および前記第２配線の組では、前記接続配線の前記第２方向における第５の側の第１１側面は、前記第１配線の前記第２方向における前記第５の側の第１２側面、および、前記第２配線の前記第２方向における前記第５の側の第１３側面、のいずれとも連続し、
    　前記組では、前記接続配線の前記第２方向における前記第５の側と反対側の第１４側面は、前記第１配線の前記第２方向における前記第５の側と反対側の第１５側面、および、前記第２配線の前記第２方向における前記第５の側と反対側の第１６側面、のいずれとも連続している、半導体装置。
  12. 　請求項１記載の半導体装置において、
    　前記複数の第１配線と異なる層にそれぞれ形成された複数の接続配線を有し、
    　前記複数の第１配線は、前記複数の接続配線の各々を介して、前記複数の第２配線の各々とそれぞれ電気的に接続されている、半導体装置。
  13. 　請求項１２記載の半導体装置において、
    　前記複数の接続配線の各々は、前記複数の第１配線よりも下層に形成されている、半導体装置。
  14. 　請求項１２記載の半導体装置において、
    　前記複数の第１配線と前記複数の接続配線との間の層に形成された複数の第１電極と、
    　前記複数の第２配線と前記複数の接続配線との間の層に形成された複数の第２電極と、
    　を有し、
    　前記複数の第１配線は、前記複数の第１電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
    　前記複数の第２配線は、前記複数の第２電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
    　前記複数の第１電極は、平面視において、前記第２方向に第３ピッチで配列され、
    　前記複数の第２電極は、平面視において、前記第２方向に前記第２ピッチで配列され、
    　前記第３ピッチは、前記第２ピッチよりも小さい、半導体装置。
  15. 　請求項１２記載の半導体装置において、
    　前記複数の接続配線の各々は、前記複数の第１配線よりも上層に形成されている、半導体装置。
  16. 　請求項１４記載の半導体装置において、
    　前記第１領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第１端子部を有し、
    　前記複数の第１端子部は、前記複数の第１配線の各々とそれぞれ電気的に接続され、かつ、前記複数の第１電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
    　互いに電気的に接続された前記第１配線、前記第１端子部、前記第１電極および前記接続配線の組では、前記第１端子部は、前記第１配線よりも前記第２方向における第６の側に突出した第１突出部と、前記第１配線よりも前記第２方向における前記第６の側と反対側に突出した第２突出部と、を含み、
    　前記組では、前記第１端子部は、平面視において、前記接続配線と重なり、
    　前記組では、前記第１電極は、平面視において、前記接続配線と重なる部分の前記第１端子部に内包されている、半導体装置。
  17. 　請求項１４記載の半導体装置において、
    　前記第１領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第２端子部を有し、
    　前記複数の第２端子部は、前記複数の第１配線の各々とそれぞれ電気的に接続され、かつ、前記複数の第１電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
    　互いに電気的に接続された前記第１配線、前記第２端子部、前記第１電極および前記接続配線の組では、前記第２端子部は、平面視において、前記接続配線と重なり、
    　前記組では、前記第１電極は、平面視において、前記接続配線と重なる部分の前記第２端子部に内包され、
    　前記複数の第２端子部のうち、前記複数の第１配線の配列の中央部に配置された第１配線に接続された第２端子部の、前記第２方向における第６幅は、前記複数の第２端子部のうち、前記複数の第１配線の配列の端部に配置された第１配線に接続された第２端子部の、前記第２方向における第７幅よりも狭い、半導体装置。
  18. 　請求項１２記載の半導体装置において、
    　前記複数の接続配線は、平面視において、前記第２方向に第４ピッチで配列され、
    　前記第４ピッチは、前記第１ピッチよりも大きく、かつ、前記第２ピッチよりも小さい、半導体装置。
  19. 　半導体基板と、
    　前記半導体基板の主面の第１領域で、前記半導体基板の前記主面に形成された複数の光電変換素子と、
    　前記第１領域で、前記半導体基板の前記主面の上方に、互いに同層に形成された複数の第１配線と、
    　前記半導体基板の前記主面の第２領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第２配線と、
    　を有し、
    　前記第２領域は、平面視において、第１方向における前記第１領域の第１の側に配置された領域であり、
    　前記複数の第１配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列され、
    　前記複数の第２配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に配列され、
    　前記複数の第１配線は、前記複数の第２配線の各々とそれぞれ電気的に接続され、
    　前記複数の第１配線のうち、前記複数の第１配線の配列の前記第２方向における第２の側の端部に配置された第１配線は、平面視において、前記複数の第２配線のうち、前記第１配線と接続された第２配線よりも、前記第２方向における前記第２の側と反対側にずれて配置されている、半導体装置。
  20. 　（ａ）半導体基板を用意する工程、
    　（ｂ）前記半導体基板の主面の第１領域で、前記半導体基板の前記主面に、複数の光電変換素子を形成する工程、
    　（ｃ）前記第１領域で、前記半導体基板の前記主面の上方に、複数の第１配線を互いに同層に形成し、前記半導体基板の前記主面の第２領域で、複数の第２配線を、前記複数の第１配線とそれぞれ同層に形成する工程、
    　を備え、
    　前記第２領域は、平面視において、第１方向における前記第１領域の第１の側に配置された領域であり、
    　前記（ｃ）工程は、
    　（ｄ）前記複数の第１配線を形成するための第１露光用パターンと、前記複数の第２配線を形成するための第２露光用パターンと、を有する露光用マスクを製造する工程、
    　（ｅ）前記（ｂ）工程の後、前記露光用マスクを用いてフォトリソグラフィ工程を行い、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に第１ピッチで配列された複数の第１配線を形成し、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に前記第１ピッチよりも小さい第２ピッチで配列された複数の第２配線を形成する工程、
    　を有し、
    　前記複数の第１配線は、前記複数の第２配線の各々とそれぞれ電気的に接続され、
    　前記（ｄ）工程は、
    　（ｄ１）第１平面の第３領域で、前記第１平面内の第３方向にそれぞれ延在し、かつ、前記第１平面内の方向であって、前記第３方向と交差する方向である第４方向に第３ピッチで配列された複数の第１パターンと、前記第１平面の領域であって、前記第３方向における前記第３領域の第１の側に配置された領域である第４領域で、前記第３方向にそれぞれ延在し、かつ、前記第４方向に前記第３ピッチで配列された複数の第２パターンと、を有する第１パターンデータを作成する工程、
    　（ｄ２）前記第１パターンデータのうち、前記第３領域に配置された部分からなる第１部分パターンデータを、切り出す工程、
    　（ｄ３）切り出された前記第１部分パターンデータに対して縮小処理を行い、前記第３方向にそれぞれ延在し、かつ、前記第４方向に前記第３ピッチよりも小さい第４ピッチで配列された複数の第３パターンを有する第２部分パターンデータを作成する工程、
    　（ｄ４）前記第２部分パターンデータを、前記第１平面の前記第３領域内の領域であって、前記第４領域から離れた領域である第５領域に貼り付け、前記第５領域に配置された前記複数の第３パターンと、前記第４領域に配置された前記複数の第２パターンと、を有する第２パターンデータを形成する工程、
    　（ｄ５）前記第２パターンデータの前記複数の第３パターンに基づいて形成された前記第１露光用パターンと、前記第２パターンデータの前記複数の第２パターンに基づいて形成された前記第２露光用パターンと、を有する前記露光用マスクを製造する工程、
    　を含む、半導体装置の製造方法。
     
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