WO2014173011A1 - 移位寄存器单元、移位寄存器和显示装置 - Google Patents

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WO2014173011A1
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gate
switch
shift register
node
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商广良
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京东方科技集团股份有限公司
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    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • Shift register unit shift register and display device
  • the present invention relates to the field of display, and more particularly to a shift register unit, a shift register, and a display device. Background technique
  • the liquid crystal display has the characteristics of light weight, small thickness and low power consumption, and is widely used in visual devices such as mobile phones, displays, and televisions.
  • the liquid crystal display is composed of a matrix of pixels arranged in two directions of horizontal and vertical.
  • the video information to be displayed is added as a gray signal to the corresponding data lines.
  • the shift register sequentially outputs signals, from the first line.
  • Each pixel row is sequentially scanned to the last row.
  • the storage capacitor of each pixel row is charged to a corresponding level value, and this level value is maintained until the next scan.
  • each of the TFTs has: an active layer having a heavily doped source/drain region and a region formed between the source/drain regions, insulated from the active layer and formed in a region between the source/drain regions The gate at the corresponding location, and the source/drain electrodes that separate the source/drain regions.
  • the active layer of the existing TFT is formed of a semiconductor material including amorphous silicon or polycrystalline silicon.
  • the active layer is formed of amorphous silicon, the mobility of carriers is low, and the resulting shift register does not have the capability of high-speed operation.
  • the active layer is formed of polysilicon, the mobility of carriers is increased, but the threshold voltage is not uniform.
  • it is usually necessary to arrange an independent compensation circuit; and, after the TFT is stopped, It has a large leakage current, which causes serious leakage, increased power consumption, and may even affect the normal operation of the shift register. Summary of the invention
  • embodiments of the present invention provide a shift register unit, a shift register, and a display device, which can significantly improve the response speed of the shift register unit, reduce power consumption, and improve shifting.
  • the operational reliability of the bit register unit is provided.
  • the shift register unit, shift register and display device of the embodiment of the present invention adopt the following technical scheme:
  • Embodiments of the present invention provide, in a first aspect, a shift register unit comprising a plurality of discharges a switching tube, one end of the discharge switch tube is connected to the low-level input end, and is used to lower the high level of the other end under the control of the discharge signal, wherein at least one of the discharge switch tubes is a double-gate switch tube .
  • the dual gate switch transistor includes a first gate and a second gate, and control signals of the first gate and the second gate are different.
  • the shift register unit includes a reset module, the reset module is connected to an output port, and the reset module resets the power of the PU node and the output port in the shift register unit after the output port outputs an output signal.
  • the reset module includes a plurality of the discharge switch tubes, wherein at least one of the discharge switch tubes is a double gate switch tube.
  • the shift register unit further includes a reset control module, and the reset control module controls the reset module;
  • the reset control module includes at least one reset control unit, and the reset control unit includes at least one of the discharge switch tubes, wherein the discharge switch tube is a double gate switch tube.
  • the reset module includes a second switch tube and a fourth switch tube, wherein the second switch tube and the fourth switch tube are double-gate switch tubes;
  • the second gate of the second switch tube and the first gate are connected to the PD node, the first end of the second switch tube is connected to the output port, and the second end of the second switch tube is connected to the low port a level input terminal; a second gate of the fourth switch tube and a first gate connected to the PD node, a first end of the fourth switch tube being connected to the PU node, and a fourth switch tube The second end is connected to the low level input terminal;
  • the reset control module includes a reset control unit, and the reset control unit includes a fifth switch tube and a sixth switch tube, wherein the sixth switch tube is a double gate switch tube;
  • the gate of the fifth switch tube is connected to the second clock signal input end, the waveform of the second clock signal is opposite to the waveform of the first clock signal, and the first end of the fifth switch tube is connected to the high level input end.
  • the second end of the fifth switch tube is connected to the PD node;
  • the second gate of the sixth switch tube and the first gate are connected to the input port, the first end of the sixth switch tube is connected to the PD node, and the second end of the sixth switch tube is connected to the low level Input.
  • the reset module includes a second switch tube and the fourth switch tube, wherein the second switch tube and the fourth switch tube are double-gate switch tubes;
  • the second gate of the second switch tube is connected to the first PD node, and the second switch tube is first
  • the second switch is connected to the second PD node, the first end of the second switch is connected to the output port, and the second end of the second switch is connected to the first low-level input;
  • a second gate of the fourth switch is connected to the first PD node, a first gate of the fourth switch is connected to the second PD node, and a first end of the fourth switch is connected a PU node, the second end of the fourth switch is connected to the first low-level input;
  • the reset control module includes a first reset control unit and a second reset control unit, the first reset control unit includes a fifth switch tube and a sixth switch tube, and the second reset control unit includes a seventh switch tube and a An eight-switch tube, wherein the sixth switch tube and the eighth switch tube are double-gate switch tubes;
  • the gate of the fifth switch tube is connected to the second clock signal input end, the waveform of the second clock signal is opposite to the waveform of the first clock signal, and the first end of the fifth switch tube is connected to the high level input end.
  • the second end of the fifth switch tube is connected to the first PD node;
  • the second gate of the sixth switch tube and the first gate are connected to the input port, the first end of the sixth switch tube is connected to the first PD node, and the second end of the sixth switch tube is Connecting the first low level input terminal;
  • the gate of the seventh switch tube is connected to the second clock signal input end, the first end of the seventh switch tube is connected to the high level input end, and the second end of the seventh switch tube is connected to the second end Said second PD node;
  • the second gate of the eighth switch tube and the first gate are connected to the PU node, the first end of the eighth switch tube is connected to the second PD node, and the second end of the eighth switch tube Connect the second low level input.
  • the shift register unit further includes:
  • the sampling module receives an input signal from an input port of the shift register unit, and sends a high level signal to an output module connected thereto under the control of the input signal;
  • the output module receives a high level signal from the sampling module, and outputs a clock signal from an output port of the shift register unit under the control of the high level signal.
  • the sampling module includes a third switch tube, a gate of the third switch tube is connected to the input port, a first end of the third switch tube is connected to a high level input end, and a third switch tube is connected The two ends are connected to the PU node;
  • the output module includes a first switch tube, a gate of the first switch tube is connected to the PU node, and a first end of the first switch tube is connected to a first clock signal input end, and the first switch tube is The second end is connected to the output port.
  • the input signal of the second low level input is less than or equal to the input signal of the first low level input.
  • An embodiment of the present invention provides, in a second aspect, a shift register comprising n cascaded shift register units, wherein n is an integer greater than 1, wherein, in addition to the first stage shift register unit The signal input terminal is connected to the start signal, and the signal input terminal of the other shift register unit is connected to the signal output terminal of the shift register unit of the previous stage.
  • An embodiment of the present invention provides, in a third aspect, a display device comprising the above-described shift register.
  • a shift register unit includes a plurality of discharge switch tubes, and one end of the discharge switch tube is connected to a low-level input end, and is controlled by a discharge signal.
  • at least one of the discharge switch tubes is a double gate switch tube. Since the double-gate switching transistor has better channel charge control capability than the single-gate switching transistor, it can generate faster driving current and reduce short channel effect during operation; After the switch is stopped, the leakage current inside is much smaller than that of the commonly used single-gate switch, which reduces the power of the shift register. Further, the operation reliability of the shift register can be improved.
  • FIG. 1 is a schematic structural view of a double-gate switch tube according to an embodiment of the present invention.
  • FIG. 2 is a schematic structural diagram of a shift register unit in an embodiment of the present invention.
  • FIG. 3 is a circuit diagram 1 of a shift register unit in an embodiment of the present invention.
  • FIG. 4 is a timing diagram corresponding to a circuit diagram of a shift register unit in an embodiment of the present invention
  • FIG. 5 is a circuit diagram 2 of a shift register unit in an embodiment of the present invention
  • FIG. 6 is a timing diagram corresponding to the circuit diagram 2 of the shift register unit in the embodiment of the present invention.
  • FIG. 2 is a drain current and a second gate voltage (first gate voltage) of the dual gate switch in the embodiment of the present invention; Unchanged) change diagram. detailed description
  • the embodiment of the invention provides a shift register unit, the shift register unit includes a plurality of discharge switch tubes, one end of the discharge switch tube is connected to a low-level input end, and is used to pull down the other end under the control of the discharge signal.
  • the high level, at least one of the discharge switch tubes is a double gate switch tube.
  • the double-gate switch tube includes, in order from bottom to top, a substrate 11, a first gate 12 (or a second gate). 17), the insulating layer 13, the active layer 14, the etch stop layer 15, the first end 16 (source or drain), the second gate 17 (or the first gate 12) and the second layer of the same layer Terminal 18 (drain or source), and passivation layer 19.
  • a channel of charge usually a negative charge acting on the double-gate switch can be provided.
  • Better channel charge control which can produce faster drive current and reduce short channel effect during operation.
  • the leakage current inside it is much smaller than that of the current
  • the commonly used single-gate switching transistor reduces the power of the shift register, and further improves the operational reliability of the shift register.
  • a stable positive voltage can be supplied to the two gates of the dual-gate switching transistor when the dual-gate switching transistor is required to operate, so that the two gates Extremely working at the same time, speeding up the opening of the channel of the charge in the double-gate switch, and giving the charge a better guiding ability to improve its conductivity, thereby improving the response speed; meanwhile, stopping the operation of the double-gate switch Providing a stable negative voltage to the two gates of the double-gate switch, speeding up the turn-off of the channel of the double-gate switch, and improving the resistance of the double-gate switch to prevent charge transfer, thereby reducing the double gate
  • the leakage current of the switch tube reduces power consumption.
  • a shift register unit includes a plurality of discharge switch tubes, and one end of the discharge switch tube is connected to a low level input end, and the discharge signal is Under control, for pulling the high level of the other end, at least one of the discharge switch tubes is Double-gate switching transistor, because the double-gate switching tube has better channel charge control capability than the single-gate switching tube, so that it can generate faster driving current and reduce short channel effect during operation.
  • the leakage current inside it is much smaller than the commonly used single-gate switch tube, thereby reducing the power of the shift register, and further improving the operational reliability of the shift register.
  • Embodiment 2 Embodiment 2
  • the shift register unit can be divided into: a sampling module 101, and the sampling module 101 receives an input signal from an input port of the shift register unit, and inputs an input signal. Controlling, sending a high level signal to an output module connected thereto; an output module 102, the output module receiving a high level signal from the sampling module, under the control of a high level signal, from the shift
  • the output port of the register unit outputs a clock signal.
  • the reset module is connected to the output port and the PU node, and the reset module resets the level of the PU node and the output port in the shift register unit after the output port outputs the output signal;
  • the reset module includes a plurality of the discharge switch tubes, and in order to improve the working efficiency of the reset module 103, at least one of the discharge switch tubes is a double gate switch tube.
  • the shift register unit further includes a reset control module 104, and the reset control module controls the reset module.
  • the reset control module 104 includes at least one reset control unit, and the reset control unit includes at least one of the discharge switch tubes, wherein the discharge switch tube is a double gate switch tube.
  • the structure of the shift register unit may be:
  • the sampling module 101 includes a third switch tube T3, the gate of the third switch tube T3 is connected to the input port INPUT, and the first end of the third switch tube T3 is connected to the VDD input end, the third switch The second end of the pipe T3 is connected to the PU node;
  • the output module 102 includes a first switch tube T1, the gate of the first switch tube T1 is connected to the PU node, and the first end of the first switch tube T1 is connected to the input end of the first clock signal CLK. The second end of the first switch tube T1 is connected to the output port OUTPUT.
  • the reset module 103 includes a second switch tube T2 and a fourth switch tube T4, wherein the second switch tube T2 and the fourth switch tube T4 are double-gate switch tubes;
  • the second gate of the second switch T2 and the first gate are connected to the PD node, the first end of the second switch T2 is connected to the output port OUTPUT, and the second end of the second switch T2 Connect to the VSS input;
  • the second gate of the fourth switch T4 and the first gate are connected to the PD node, the first end of the fourth switch T4 is connected to the PU node, and the second switch is connected to the second switch T4. The end is connected to the VSS input;
  • the reset control module 104 includes a reset control unit 1041, and the reset control unit 1041 includes a fifth switch tube T5 and a sixth switch tube ,6, wherein the sixth switch tube ⁇ 6 is a double gate switch tube;
  • a gate of the fifth switch transistor 5 is connected to the input end of the second clock signal CLKB, a first end of the fifth switch transistor 5 is connected to the VDD input end, and a second end of the fifth switch transistor 5 is connected to the PD.
  • the second gate of the sixth switch tube 6 and the first gate are connected to the input port INPUT, the first end of the sixth switch tube T6 is connected to the PD node, and the second end of the sixth switch tube T6 is Connect to the VSS input.
  • the embodiment includes three discharge switches T2, a fourth switch tube 4, and a sixth switch tube 6.
  • the discharge signals of the second switch tube 4 and the fourth switch tube 4 are from the pull-down.
  • the discharge signal of the PD node and the sixth switch tube 6 is from the input port INPUT.
  • the shift register unit shown enters the sampling phase t1.
  • the first clock signal CLK is at a low level
  • the second clock signal CLKB is at a high level
  • the third switch tube T3 and the fifth switch tube ⁇ 5 are turned on
  • the sixth switch tube in the discharge switch tube ⁇ 6 is controlled by the discharge signal from the input port INPUT and is also turned on.
  • the third switch tube T3 is turned on, so that a high level signal from the input port INPUT is input to the PU node, so that the level of the PU node is changed from the low level at the previous reset stage 13 to the high level, so that the first The switch T1 is turned on, and the input end of the first clock signal CLK is connected to the output port OUTPUT.
  • the output port is OUTPUT low level signal can not be changed
  • the voltage of the PD node is high
  • the sixth switching transistor T6 is turned on, which is equivalent to the PD node being directly connected to the VSS input terminal, so that the level signal of the PD node is reset by the previous one.
  • the high level at the time t3 becomes a low level
  • the fourth switch tube T4 and the second switch tube T2 are turned off, ensuring that the PU node is in a high level state, so that the PU node can be driven when the output stage 12 arrives.
  • the conduction of the first transistor T1 and the fifth switching transistor T5 has no effect on the change in the level of each node inside the shift register unit.
  • the shift register unit enters the output stage t2.
  • the first clock signal CLK is a high level signal
  • the second clock signal CLKB is a low level signal.
  • the third switch tube T3 and the fifth switch tube ⁇ 5 are turned off, and the PU node maintains a high level.
  • the high level of the PU node causes the first switch T1 to be turned on, and the first clock signal CLK input is still connected to the output port OUTPUT, and the output port OUTPUT outputs a high level.
  • the first switching transistor T1 since a capacitance is formed between the gate and the source in the first switching transistor T1, when the source signal of the first switching transistor T1 changes from a low level to a high level, the first switching transistor T1 is The original potential of the gate (i.e., the PU node) also rises due to the coupling effect, so as can be seen in Figure 4, the potential of the PU node has an upward mutation just after entering the output stage t2.
  • the second clock signal CLKB returns to a high level as the first clock signal CLK returns to a low level.
  • the fifth switch tube T5 is turned on, the PD node is connected to the VDD input terminal, and changes from a low level to a high level, and provides a discharge for the fourth switch tube T4 and the second switch tube T2 in the discharge switch tube.
  • the signal turns on the fourth switch tube T4 and the second switch tube T2, so that the PU node and the output port OUTPUT are connected to the VSS input terminal, which lowers the level of the PU node and the output port OUTPUT, so that it returns to the sampling stage tl At the low level before the advent; at the same time, since the level of the input port INPUT is low, so that the sixth switch tube T6 remains in the off state, the high voltage of the PD node of the fifth switch tube T5 is turned on. The level is maintained until the next high level signal from the input port INPUT. This is the reset phase t 3 of the shift register unit.
  • the first gate of the double gate switch tube in this embodiment is a top gate
  • the second gate is a bottom gate
  • the first gate of the double gate switch can also be the bottom gate.
  • the second gate is the top gate. This embodiment of the present invention does not limit this.
  • the switch transistor is a thin film transistor
  • the double gate switch transistor is a double gate thin film transistor, wherein the first end of the switch transistor or the double gate switch transistor can be a source and the second end is a drain; The first end is the drain and the second end is the source.
  • the double gate thin film transistor is preferably a double gate oxide thin film transistor.
  • the thin film transistor may also be an oxide thin film transistor.
  • the oxide thin film transistor that is, the Ox ide TFT backplane technology
  • the oxide thin film transistor is a backplane technology similar to that of the conventional amorphous silicon TFT process, and the silicon semiconductor material originally applied to the amorphous silicon TFT is partially replaced by an oxide semiconductor to form a TFT semiconductor layer.
  • the most widely used oxide semiconductor is the indium gallium oxide.
  • oxide TFTs Compared with amorphous silicon TFTs, oxide TFTs have the advantages of low preparation temperature and high mobility, and can be applied to high-frequency display and high-resolution display products, and have low equipment investment cost and low operation guarantee cost compared with low-temperature polysilicon TFT manufacturing. Etc. Therefore, the switching transistor and the double gate switching transistor provided by the embodiments of the present invention may select an oxide thin film transistor and a double gate oxide thin film transistor, respectively.
  • the input signal of the VSS input is less than zero.
  • At least one of the first switch tube T1, the third switch tube ⁇ 3, and the fifth switch tube ⁇ 5 may be One is a double-gate switch tube, or the first switch tube T1, the third switch tube ⁇ 3, and the fifth switch tube ⁇ 5 are replaced by a double-gate switch tube, and if replaced with a double-gate switch tube, the first switch tube
  • the first switch tube T1, the third switch tube ⁇ 3, and the fifth switch tube ⁇ 5 are replaced by a double-gate switch tube, and if replaced with a double-gate switch tube, the first switch tube
  • control signals of the first gate and the second gate of all the dual gate switches that is, the first gate and the second gate are connected to the same node or the same signal input end.
  • control signals of the first gate and the second gate may also be different.
  • the sampling module 101 and the output module 102 of FIGS. 5 and 3 are the same, except that the reset module 103 and the reset control module 104 in FIG. 5 are respectively For:
  • the reset module 103 includes a second switch tube ⁇ 2 and the fourth switch tube ,4, wherein the second switch tube ⁇ 2 and the fourth switch tube ⁇ 4 are double-gate switch tubes;
  • the second gate of the second switch transistor 2 is connected to the first PD node (ie, the PDbg point in FIG. 5;),
  • the first gate of the second switch T2 is connected to the second PD node (ie, the PDt g point in FIG. 5), and the first end of the second switch T2 is connected to the output port OUTPUT, the second
  • the second end of the switch tube T2 is connected to the input end of the VSS1;
  • a second gate of the fourth switch T4 is connected to the first PD node (ie, a PDbg point in FIG. 5), and a first gate of the fourth switch T4 is connected to the second PD node (ie, a PDtg point in FIG. 5, a first end of the fourth switch tube T4 is connected to the PU node, and a second end of the fourth switch tube T4 is connected to a VSS1 input end;
  • the reset control module 104 includes a first reset control unit 1042 and a second reset control unit 1043.
  • the first reset control unit 1042 includes a fifth switch tube T5 and a sixth switch tube T6, and the second reset control unit 1043.
  • the seventh switch tube T7 and the eighth switch tube T8 are included, wherein the sixth switch tube T6 and the eighth switch tube T8 are double-gate switch tubes;
  • the gate of the fifth switch T5 is connected to the input end of the second clock signal CLKB. As shown in FIG. 6, the waveform of the second clock signal CLKB is opposite to the waveform of the first clock signal CLK, and the fifth switch tube T5 The first end is connected to the VDD input end, and the second end of the fifth switch tube T5 is connected to the first PD node;
  • the second gate of the sixth switch T6 and the first gate are connected to the input port INPUT, and the first end of the sixth switch T6 is connected to the first PD node (ie, the PDbg point in FIG. 5).
  • the second end of the sixth switch tube T6 is connected to the VSS1 input end;
  • the gate of the seventh switch tube T7 is connected to the input end of the second clock signal CLKB, the first end of the seventh switch tube T7 is connected to the VDD input end, and the second end of the seventh switch tube T7 is Connecting the second PD node (ie, the PDtg point in FIG. 5);
  • the second gate of the eighth switch T8 and the first gate are connected to the PU node, and the first end of the eighth switch T8 is connected to the second PD node (ie, the PDtg point in FIG. 5)
  • the second end of the eighth switch tube T8 is connected to the VSS2 input end.
  • the discharge switch tube in this embodiment includes a second switch tube T2, a fourth switch tube ⁇ 4, a sixth switch tube ⁇ 6, and an eighth switch tube ,8, wherein the second switch tube ⁇ 2 and the fourth switch tube ⁇ 4
  • the discharge signal is from the first PD node and the second PD node
  • the discharge signal of the sixth switch tube 6 is from the input port INPUT
  • the discharge signal of the eighth switch tube is from the PU node.
  • the shift register unit enters a sampling phase t1.
  • the first clock signal CLK is at a low level
  • the second clock signal CLKB is at a high level
  • the third switch transistor T3, the fifth switch transistor ⁇ 5, and the seventh switch transistor ⁇ 7 are turned on, and the discharge switch tube is turned on.
  • the sixth switch tube 6 is controlled by the discharge signal from the input port INPUT and is also turned on.
  • the third switch tube T3 is turned on, so that a high level signal from the input port INPUT is input to the PU node, so that the level of the PU node is changed from the low level at the last reset stage t 3 to the high level, so that the first A switching transistor T1 is turned on, and the input end of the first clock signal CLK is connected to the output port OUTPUT. Since the input end of the first clock signal CLK connected to the source of the first switching transistor T1 is a low level signal, the output is output.
  • the change of the low level signal of the port OUTPUT does not work; the rise of the PU node level provides a discharge signal for the eighth switch tube T8 in the discharge switch tube, so that the eighth switch tube T8 is turned on, which is equivalent to The second PD node is directly connected to the VSS2 input terminal, so that the level signal of the second PD node is changed from the high level at the previous reset stage 13 to the low level.
  • the sixth switch tube T6 is turned on, so that The level signal of the first PD node is changed from the high level at the last reset stage t 3 to the low level, and the levels of the first PD node and the second PD node are jointly lowered, so that the first state is in the on state.
  • the four switch tubes T4 and the second switch tube T2 are turned off, It is ensured that the PU node is in a high state, so that the PU node can drive the first transistor T1 when the output phase 12 arrives.
  • the conduction of the fifth switching transistor ⁇ 5 has no effect on the change in the level of each node inside the shift register unit.
  • connection points of the first gate and the second gate of the second switch tube ⁇ 2 are different, and the first switch of the fourth switch ⁇ 4
  • the connection points of the gate and the second gate are also different, but are respectively connected to the first PD node and the second PD node, and the low levels of the first PD node and the second PD node are respectively by VSS 1 and VSS2 provide. As shown in FIG.
  • connection points of the first gate and the second gate of the second switch transistor 2 are different, and the connection points of the first gate and the second gate of the fourth switch transistor 4 are different, so that the second switch transistor 2 and the second switch
  • the voltages of the first switch and the second gate of the second switch tube 2 and the fourth switch tube 4 are different to reduce the magnitude of the leakage current.
  • the second switch ⁇ 2 can be reduced as much as possible.
  • the fourth switching transistor T4 is in the off state, the magnitude of the leakage current flowing inside further reduces the power consumption of the shift register unit, and improves the reliability of the operation of the shift register unit.
  • the shift register unit enters the output stage t2.
  • the first clock signal CLK is a high level signal
  • the second clock signal CLK is a low level signal.
  • the third switch tube T3, the fifth switch tube ⁇ 5, and the seventh switch tube ⁇ 7 are turned off, and the PU node is maintained at a high level.
  • the high level of the PU node causes the first switch transistor T1 to be turned on, and the first clock signal CLK input terminal is still connected to the output port OUTPUT, and the output port OUTPUT outputs a high level.
  • the first switching transistor T1 since a capacitance is formed between the gate and the source in the first switching transistor T1, when the source signal of the first switching transistor T1 changes from a low level to a high level, the first switching transistor T1 is The original potential of the gate (i.e., the PU node) also rises due to the coupling effect, so as can be seen in Figure 6, the potential of the PU node has an upward mutation just after entering the output stage t2.
  • the second clock signal CLKB returns to the high level as the first clock signal CLK returns to the low level.
  • the fifth switch tube T5 and the seventh switch tube T7 are turned on, then the first PD node and the second PD node are connected to the VDD input terminal, and change from a low level to a high level, which is the first in the discharge switch tube.
  • the four switch tube T4 and the second switch tube T2 provide a discharge signal, and the fourth switch tube T4 and the second switch tube T2 are turned on, so that the PU node and the output port OUTPUT are connected to the VSS1 input terminal, which lowers the PU node and Output the level of the port OUTPUT so that it returns to the low level before the sampling phase tl comes; the PU node level decreases, the eighth switch tube T8 is turned off, and the seventh switch tube T7 is turned on, so that the second PD
  • the potential of the node rises to the high potential before the sampling phase tl; meanwhile, since the level of the input port INPUT is low, the sixth switching transistor T6 remains in the off state, because the fifth switching transistor T5 is turned on.
  • the high level of the raised first PD node is maintained until the next high level signal from the input port INPUT comes. This is the reset phase 13 of the shift register unit.
  • the first gate of the double gate switch tube in this embodiment is a top gate
  • the second gate is a bottom gate
  • the first gate of the double gate switch can also be the bottom gate.
  • the second gate is the top gate. This embodiment of the present invention does not limit this.
  • the switch transistor is a thin film transistor
  • the double gate switch transistor is a double gate thin film transistor, wherein the first end of the switch transistor or the double gate switch transistor can be a source and the second end is a drain; The first end is the drain and the second end is the source.
  • the double gate thin film crystal The tube is preferably a double gate oxide thin film transistor.
  • the thin film transistor may also be an oxide thin film transistor.
  • the oxide thin film transistor that is, the Ox i de TFT backplane technology
  • the oxide thin film transistor is a backplane technology similar to that of the conventional amorphous silicon TFT process, and the silicon semiconductor material originally applied to the amorphous silicon TFT is partially replaced by an oxide semiconductor to form a TFT semiconductor.
  • the most widely used oxide semiconductor is the indium gallium oxide.
  • oxide TFTs Compared with amorphous silicon TFTs, oxide TFTs have the advantages of low preparation temperature and high mobility, and can be applied to high-frequency display and high-resolution display products, and have low equipment investment cost and operation guarantee cost relative to low-temperature polysilicon TFT manufacturing. Low advantage. Therefore, the switching transistor and the double-gate switching transistor provided by the embodiments of the present invention may respectively use an oxide thin film transistor and a double gate oxide thin film transistor.
  • the input signals of the VSS 1 input and the VSS2 input are less than zero, and in order to better control the shift register unit, the input signal of the VSS 2 input is required to be less than or equal to the input of the VSS 1 input.
  • the signal causes the leakage current in the fourth switching transistor T4 and the second switching transistor T2 to be as small as possible, so that the power consumption of the entire shift register unit is as low as possible.
  • the first switch tube T1, the third switch tube ⁇ 3, the fifth switch tube ⁇ 5, and the first At least one of the seven switch tubes 7 is a double gate switch tube, or the first switch tube T1, the third switch tube 3, the fifth switch tube 5, and the seventh switch tube 7 are replaced by a double If the gate switch tube is replaced with a double gate switch tube, the connection manners of the first gate and the second gate of the first switch tube T1, the third switch tube ⁇ 3, the fifth switch tube ⁇ 5, and the seventh switch tube ⁇ 7 can be referred to The remaining switch tubes are not described here.
  • the embodiment of the present invention provides a shift register, where the shift register includes n cascaded shift register units according to the first embodiment and the second embodiment, wherein n is an integer greater than 1, wherein
  • the signal input terminal INPUT of the stage shift register unit is connected to the start signal STV, and the signal input terminal INPUT of the other shift register unit is connected to the signal output of the shift register unit of the previous stage. End 0UTPUT.
  • an embodiment of the present invention further provides a display device including the above-described shift register.

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Abstract

公开了一种移位寄存器单元、移位寄存器和显示装置。能够明显提高移位寄存器单元的响应速度，降低功耗，并且提高移位寄存器单元的工作可靠性。移位寄存器单元包括多个放电开关管（T2，T4），放电开关管（Τ2，Τ4）的一端连接低电平输入端（VSS），在放电信号控制下，用于拉低另一端的高电平，至少一个放电开关管（T2，T4）为双栅开关管。

Description

移位寄存器单元、 移位寄存器和显示装置 技术领域
本发明涉及显示领域， 尤其涉及一种移位寄存器单元、 移位寄存器和显 示装置。 背景技术
液晶显示器具有重量轻、 厚度小和使用功率低等特点， 目前广泛应用于 手机、 显示器、 电视机等可视装置中。 液晶显示器由水平和垂直两个方向排 列的像素矩阵构成， 要显示的视频信息作为灰度信号加到相应的各条数据线 上， 在一定时间内， 移位寄存器依次输出信号， 从第一行到最后一行依次扫 描各像素行， 在各像素行扫描过程中， 各像素行的存储电容充电到对应的电 平值， 进而保持这一电平值直到下一次扫描。
移位寄存器中的主要工作部件是薄膜晶体管 （Thin Fi lm Trans i s tor , 筒称 TFT )。 一般来说， 每个 TFT具有： 具有重掺杂的源 /漏区和形成在源 /漏 区之间区域的有源层、与有源层绝缘并形成在与源 /漏区之间区域相对应的位 置处的栅极、 以及分另 'J接触源 /漏区的源 /漏电极。
一般来说， 现有的 TFT的有源层由包括非晶硅或多晶硅的半导体材料形 成。 当有源层由非晶硅形成时， 载流子的迁移率较低， 所形成的移位寄存器 不具备高速操作的能力。 当有源层由多晶硅形成时， 载流子的迁移率提高， 但阈值电压不均匀， 为了使得 TFT能够正常工作， 通常还需要布置独立的补 偿电路； 并且， 该种 TFT在停止工作后， 其具有较大的漏电流， 使得漏电严 重、 功耗增加， 甚至可能影响移位寄存器的正常工作。 发明内容
为了克服现有技术中的至少一种缺陷， 本发明的实施例提供一种移位寄 存器单元、 移位寄存器和显示装置， 能够明显提高移位寄存器单元的响应速 度， 降低功耗， 并且提高移位寄存器单元的工作可靠性。
本发明的实施例的移位寄存器单元、 移位寄存器和显示装置采用如下技 术方案：
本发明的实施例在第一方面提供了一种移位寄存器单元， 包括多个放电 开关管， 所述放电开关管的一端连接低电平输入端， 在放电信号控制下， 用 于拉低另一端的高电平， 其特征在于， 至少一个所述放电开关管为双栅开关 管。
所述双栅开关管包括第一栅极和第二栅极， 所述第一栅极和第二栅极的 控制信号是不同的。
所述的移位寄存器单元包括复位模块， 所述复位模块连接输出端口， 所 述复位模块在所述输出端口输出输出信号后， 复位所述移位寄存器单元内 PU 节点和所述输出端口的电平；
所述复位模块包括多个所述放电开关管， 其中， 至少一个所述放电开关 管为双栅开关管。
所述的移位寄存器单元还包括复位控制模块， 所述复位控制模块控制所 述复位模块；
所述复位控制模块包括至少一个复位控制单元， 所述复位控制单元包括 至少一个所述放电开关管， 其中， 所述放电开关管为双栅开关管。
所述复位模块包括第二开关管和第四开关管， 其中， 所述第二开关管和 所述第四开关管为双栅开关管；
所述第二开关管的第二栅极和第一栅极连接 PD节点，所述第二开关管的 第一端连接所述输出端口，所述第二开关管的第二端连接所述低电平输入端； 所述第四开关管的第二栅极和第一栅极连接所述 PD节点，所述第四开关 管的第一端连接所述 PU节点，所述第四开关管的第二端连接所述低电平输入 端；
所述复位控制模块包括一个复位控制单元， 所述复位控制单元包括第五 开关管、 第六开关管， 其中， 所述第六开关管为双栅开关管；
所述第五开关管的栅极连接第二时钟信号输入端， 第二时钟信号的波形 与第一时钟信号的波形相反， 所述第五开关管的第一端连接高电平输入端， 所述第五开关管的第二端连接所述 PD节点；
所述第六开关管的第二栅极和第一栅极连接输入端口， 所述第六开关管 的第一端连接所述 PD节点， 所述第六开关管的第二端连接低电平输入端。
所述复位模块包括第二开关管和所述第四开关管， 其中， 所述第二开关 管和所述第四开关管为双栅开关管；
所述第二开关管的第二栅极连接第一 PD 节点， 所述第二开关管的第一 栅极连接第二 PD 节点， 所述第二开关管的第一端连接所述输出端口， 所述 第二开关管的第二端连接所述第一低电平输入端；
所述第四开关管的第二栅极连接所述第一 PD 节点， 所述第四开关管的 第一栅极连接所述第二 PD 节点， 所述第四开关管的第一端连接所述 PU 节 点， 所述第四开关管的第二端连接所述第一低电平输入端；
所述复位控制模块包括第一复位控制单元和第二复位控制单元， 所述第 一复位控制单元包括第五开关管和第六开关管， 所述第二复位控制单元包括 第七开关管和第八开关管， 其中， 所述第六开关管和第八开关管为双栅开关 管；
所述第五开关管的栅极连接第二时钟信号输入端， 第二时钟信号的波形 与第一时钟信号的波形相反， 所述第五开关管的第一端连接高电平输入端， 所述第五开关管的第二端连接所述第一 PD节点；
所述第六开关管的第二栅极和第一栅极连接所述输入端口， 所述第六开 关管的第一端连接所述第一 PD 节点， 所述第六开关管的第二端连接所述第 一低电平输入端；
所述第七开关管的栅极连接所述第二时钟信号输入端， 所述第七开关管 的第一端连接所述高电平输入端，所述第七开关管的第二端连接所述第二 PD 节点；
所述第八开关管的第二栅极和第一栅极连接所述 PU 节点， 所述第八开 关管的第一端连接所述第二 PD 节点， 所述第八开关管的第二端连接第二低 电平输入端。
所述的移位寄存器单元还包括：
采样模块， 所述采样模块自所述移位寄存器单元的输入端口接收输入信 号， 在输入信号控制下， 将高电平信号发送至与其相连的输出模块；
输出模块， 所述输出模块接收来自所述采样模块的高电平信号， 在高电 平信号的控制下， 自所述移位寄存器单元的输出端口输出时钟信号。
所述采样模块包括第三开关管， 所述第三开关管的栅极连接所述输入端 口， 所述第三开关管的第一端连接高电平输入端， 所述第三开关管的第二端 连接所述 PU节点；
所述输出模块包括第一开关管， 所述第一开关管的栅极连接所述 PU 节 点， 所述第一开关管的第一端连接第一时钟信号输入端， 所述第一开关管的 第二端连接所述输出端口。
所述第二低电平输入端的输入信号小于或等于所述第一低电平输入端的 输入信号。
本发明的实施例在第二方面提供了一种移位寄存器， 包括 n个级联的上 述的移位寄存器单元， 所述 n为大于 1的整数， 其中， 除了第一级移位寄存 器单元的信号输入端连接起始信号外， 其他的移位寄存器单元的信号输入端 连接上一级移位寄存器单元的信号输出端。
本发明的实施例在第三方面提供了一种显示装置， 包括上述的移位寄存 器。
在本实施例的技术方案中， 提供了一种移位寄存器单元， 该种移位寄存 器单元中包括多个放电开关管， 所述放电开关管的一端连接低电平输入端， 在放电信号控制下， 用于拉低另一端的高电平， 其中至少一个放电开关管为 双栅开关管。 由于双栅开关管相对于单栅的开关管而言， 具有更好的沟道电 荷的控制能力， 从而在工作时， 可以产生更快的驱动电流， 减小短沟道效应； 同时， 双栅开关管在停止工作后， 其内部通过的漏电流远小于现在常用的单 栅开关管， 从而降低移位寄存器的功率， 进一步的， 还可提高移位寄存器的 工作可靠性。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例描述中所需要使用的附图作筒单地介绍， 显而易见地， 下面描述中的附 图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创 造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明实施例中的双栅开关管的结构示意图；
图 2为本发明实施例中的移位寄存器单元的结构示意图；
图 3为本发明实施例中的移位寄存器单元的电路图一；
图 4为本发明实施例中的移位寄存器单元的电路图一对应的时序图； 图 5为本发明实施例中的移位寄存器单元的电路图二；
图 6为本发明实施例中的移位寄存器单元的电路图二对应的时序图； 图 Ί为本发明实施例中的双栅开关管的漏极电流和第二栅极电压 （第一 栅极电压不变） 的变化关系图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是 全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创 造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。 实施例一
本发明实施例提供一种移位寄存器单元， 该移位寄存器单元包括多个放 电开关管， 所述放电开关管的一端连接低电平输入端， 在放电信号控制下， 用于拉低另一端的高电平， 至少一个所述放电开关管为双栅开关管。
图 1为本发明实施例中的双栅开关管的结构示意图， 由图 1可看出， 该 双栅开关管自下而上依次包括： 基板 11 , 第一栅极 12 (或第二栅极 17 ), 绝 缘层 13 ,有源层 14 , 刻蚀阻挡层 15 ,位于同一层的第一端 16 (源极或漏极）、 第二栅极 17 (或第一栅极 12 )和第二端 18 (漏极或源极 ), 以及钝化层 19。 可知， 由于双栅开关管具有两个位置相对的栅极， 当这两个栅极均处于通电 的情况下， 同时作用于双栅开关管内的电荷（通常为负电荷） 的沟道， 能够 提供更好的沟道电荷的控制能力， 从而在工作时， 可以产生更快的驱动电流， 减小短沟道效应； 同时， 双栅开关管在停止工作后， 其内部通过的漏电流远 小于现在常用的单栅开关管， 从而降低移位寄存器的功率， 进一步的， 还可 提高移位寄存器的工作可靠性。
结合图 1可看出， 为了进一步的提高双栅开关管的工作能力， 可以在需 要双栅开关管工作时， 向双栅开关管的两个栅极提供稳定的正电压， 使得该 两个栅极同时工作， 加快了双栅开关管内的电荷的沟道的开启的速度， 同时 给予电荷更好的引导能力， 以提高其导电能力， 从而提高响应速度； 同时， 在停止该双栅开关管工作时， 向双栅开关管的两个栅极提供稳定的负电压， 加快双栅开关管的沟道的关断的速度， 同时提高了双栅开关管的阻止电荷的 移动能力， 以降低双栅开关管的漏电流， 从而降低功耗。
在本实施例的技术方案中， 提供了一种移位寄存器单元， 该种移位寄存 器单元中包括了多个放电开关管，所述放电开关管的一端连接低电平输入端， 在放电信号控制下， 用于拉低另一端的高电平， 其中至少一个放电开关管为 双栅开关管， 由于双栅开关管相对于单栅的开关管而言， 具有更好的沟道电 荷的控制能力， 从而在工作时， 可以产生更快的驱动电流， 减小短沟道效应； 同时， 双栅开关管在停止工作后， 其内部通过的漏电流远小于现在常用的单 栅开关管， 从而降低移位寄存器的功率， 进一步的， 还可提高移位寄存器的 工作可靠性。 实施例二
在实施例一的基础上， 如图 2所示， 所述移位寄存器单元可划分为： 采样模块 101 , 所述采样模块 101 自所述移位寄存器单元的输入端口接 收输入信号， 在输入信号控制下， 将高电平信号发送至与其相连的输出模块； 输出模块 102 , 所述输出模块接收来自所述采样模块的高电平信号， 在 高电平信号的控制下， 自所述移位寄存器单元的输出端口输出时钟信号。
复位模块 103 , 所述复位模块连接输出端口和 PU节点， 所述复位模块在 所述输出端口输出输出信号后， 复位所述移位寄存器单元内 PU 节点和所述 输出端口的电平；
具体的，所述复位模块包括多个所述放电开关管，为了提高复位模块 103 的工作效率， 其中， 至少一个所述放电开关管为双栅开关管。
进一步的， 所述移位寄存器单元还包括复位控制模块 104 , 所述复位控 制模块控制 1 04所述复位模块。 所述复位控制模块 104包括至少一个复位控 制单元， 所述复位控制单元包括至少一个所述放电开关管， 其中， 所述放电 开关管为双栅开关管。
以下， 通过两个实施例来具体说明该移位寄存器单元的结构。 以下两个 实施例仅为本发明最优选的方案， 并非用于限定本发明的保护范围。
在本发明的一个具体实施例中， 如图 3所示， 该移位寄存器单元的结构 可为：
所述采样模块 101 包括第三开关管 T3 , 所述第三开关管 T3的栅极连接 所述输入端口 INPUT, 所述第三开关管 T3的第一端连接 VDD输入端， 所述第 三开关管 T3的第二端连接所述 PU节点；
所述输出模块 102 包括第一开关管 T1 , 所述第一开关管 T1的栅极连接 所述 PU节点， 所述第一开关管 T1的第一端连接第一时钟信号 CLK输入端， 所述第一开关管 T1的第二端连接所述输出端口 0UTPUT。 所述复位模块 103包括第二开关管 T2和第四开关管 T4 , 其中， 所述第 二开关管 T2和所述第四开关管 T4为双栅开关管；
所述第二开关管 T2的第二栅极和第一栅极连接 PD节点， 所述第二开关 管 T2的第一端连接所述输出端口 OUTPUT, 所述第二开关管 T2的第二端连接 VSS输入端；
所述第四开关管 T4的第二栅极和第一栅极连接所述 PD节点， 所述第四 开关管 T4的第一端连接所述 PU节点， 所述第四开关管 T4的第二端连接 VSS 输入端；
所述复位控制模块 104包括一个复位控制单元 1041 , 所述复位控制单元 1041包括第五开关管 T5、 第六开关管 Τ6 , 其中， 所述第六开关管 Τ6为双栅 开关管；
所述第五开关管 Τ5的栅极连接第二时钟信号 CLKB输入端， 所述第五开 关管 Τ5的第一端连接 VDD输入端， 所述第五开关管 Τ5的第二端连接所述 PD 节点；
所述第六开关管 Τ6的第二栅极和第一栅极连接输入端口 INPUT, 所述第 六开关管 T6的第一端连接所述 PD节点， 所述第六开关管 T6的第二端连接 VSS输入端。
综上所述， 本实施例包括第二开关管 T2、 第四开关管 Τ4和第六开关管 Τ6三个放电开关管， 其中， 第二开关管 Τ2和第四开关管 Τ4的放电信号来自 下拉 PD节点， 第六开关管 Τ6的放电信号来自输入端口 INPUT。
以下， 将结合图 4所示的时序图， 来具体说明图 3所示的移位寄存器单 元的工作过程。
如图 4所示， 当来自移位寄存器单元的输入端口 INPUT的信号为高电平 时， 所示移位寄存器单元进入采样阶段 t l。 在采样阶段 t l 内， 第一时钟信 号 CLK为低电平， 第二时钟信号 CLKB为高电平， 则第三开关管 T3、 第五开 关管 Τ5导通， 放电开关管中的第六开关管 Τ6受到来自输入端口 INPUT的放 电信号的控制， 同样导通。 第三开关管 T3的导通， 使得来自输入端口 INPUT 的高电平信号输入至 PU节点 ,使得 PU节点的电平由上一个复位阶段 13时的 低电平变为高电平， 使得第一开关管 T1导通， 第一时钟信号 CLK输入端连接 至输出端口 OUTPUT, 由于此时的第一开关管 T1 的源极连接的第一时钟信号 CLK输入端为低电平信号， 故而对输出端口 OUTPUT的低电平信号的改变不起 作用； 在采样阶段 t l到来之前， PD节点的电压为高电平， 第六开关管 T6的 导通， 相当于 PD节点直接接到 VSS输入端上， 使得 PD节点的电平信号由上 一个复位阶段 t 3时的高电平变为低电平， 关断了第四开关管 T4和第二开关 管 T2 , 保证了 PU节点处于高电平状态， 使得 PU节点在输出阶段 12到来时 能够驱动第一晶体管 T1 ; 第五开关管 T5 的导通对移位寄存器单元内部各节 点的电平的变化无影响。
如图 4所示， 当来自输入端口 INPUT的高电平信号变低后， 该移位寄存 器单元进入输出阶段 t 2。 在输出阶段 t 2 内， 第一时钟信号 CLK为高电平信 号， 第二时钟信号 CLKB为低电平信号。 此时第三开关管 T3、 第五开关管 Τ5 关断， PU节点维持高电平。 PU节点的高电平， 使得第一开关管 T1导通， 第 一时钟信号 CLK输入端仍然与输出端口 OUTPUT连接， 此时输出端口 OUTPUT 输出高电平。
需要说明的是， 由于第一开关管 T1内的栅极和源极之间形成电容， 所以 第一开关管 T1的源极信号由低电平变为高电平时， 使得第一开关管 T1的栅 极（即 PU节点） 的原本的电位也因耦合效应而升高， 所以在图 4中可看到， 在刚进入输出阶段 t 2时， PU节点的电位有一个向上的突变。
如图 4所示， 在输出阶段 t 2后， 随着第一时钟信号 CLK回复低电平， 第 二时钟信号 CLKB回复高电平。 此时， 第五开关管 T5导通， 则 PD节点与 VDD 输入端连通， 由低电平变为高电平， 为放电开关管中的第四开关管 T4和第二 开关管 T2提供了放电信号， 导通了第四开关管 T4和第二开关管 T2 , 使得 PU 节点和输出端口 OUTPUT 连接到 VSS输入端上， 拉低了 PU节点和输出端口 OUTPUT的电平， 使其回归采样阶段 t l 来临之前的低电平； 同时， 由于输入 端口 INPUT的电平为低电平， 使得第六开关管 T6仍然保持关断状态， 则第五 开关管 T5的导通抬高的 PD节点的高电平得以保持下去， 直至下一个来自输 入端口 INPUT的高电平信号的来临。 此即为移位寄存器单元的复位阶段 t 3。
需要说明的是， 由图 3可知， 本实施例中的双栅开关管的第一栅极为顶 栅， 第二栅极为底栅。 实际上， 双栅开关管的第一栅极也可为底栅， 则此时， 第二栅极为顶栅。 本发明实施例对此不进行限定。
优选的， 所述开关管为薄膜晶体管， 所述双栅开关管为双栅薄膜晶体管， 其中的开关管或双栅开关管的第一端可为源极， 第二端为漏极； 也可第一端 为漏极， 第二端为源极。 进一步的， 为了提高移位寄存器单元的工作可靠性， 所述双栅薄膜晶体 管优选为双栅氧化物薄膜晶体管， 类似的， 所述薄膜晶体管也可为氧化物薄 膜晶体管。
氧化物薄膜晶体管即 Ox ide TFT背板技术， 是与传统非晶硅 TFT制程相 近的背板技术， 它将原本应用于非晶硅 TFT的硅半导体材料部分置换成氧化 物半导体来形成 TFT半导体层， 现在应用最广泛的氧化物半导体是铟镓辞氧 化物。
氧化物 TFT相对于非晶硅 TFT具有制备温度低、 迁移率高等优势， 可应 用于高频显示和高分辨率显示产品， 且相对于低温多晶硅 TFT制造领域具有 设备投资成本低、 运营保障成本低等优点。 故而， 本发明实施例所提供的开 关管和双栅开关管可分别选用氧化物薄膜晶体管和双栅氧化物薄膜晶体管。
另外， 在实施例一中提到过——在停止该双栅开关管工作时， 向双栅开 关管的两个栅极提供稳定的负电压， 可以降低双栅开关管的漏电流， 从而降 低整个移位寄存器单元的功耗。 故而在本实施例中， 所述 VSS输入端的输入 信号小于零。
为了进一步提高移位寄存器单元的响应速度， 同时降低移位寄存器单元 的功耗， 可使得所述第一开关管 Tl、 所述第三开关管 Τ3和所述第五开关管 Τ5 中， 至少有一个为双栅开关管， 或将第一开关管 Tl、 所述第三开关管 Τ3 和所述第五开关管 Τ5 均换为双栅开关管， 若换成双栅开关管， 第一开关管 Tl、 第三开关管 Τ3和第五开关管 Τ5的第一栅极和第二栅极的连接方式可参 考其余开关管， 在此不再赘述。
需要说明的是， 在本实施例中， 所有双栅开关管的第一栅极和第二栅极 的控制信号， 即第一栅极和第二栅极都连接至同一节点或同一信号输入端， 但实际上， 所述第一栅极和第二栅极的控制信号也可以不同的， 具体分析， 详看下一实施例的说明。
在本发明的另一个具体实施例中， 如图 5所示， 图 5和图 3的采样模块 101和输出模块 102相同， 其不同点在于， 图 5中的复位模块 103和复位控 制模块 104分别为：
所述复位模块 103包括第二开关管 Τ2和所述第四开关管 Τ4 , 其中， 所 述第二开关管 Τ2和所述第四开关管 Τ4为双栅开关管；
所述第二开关管 Τ2的第二栅极连接第一 PD节点（即图 5中的 PDbg点；)， 所述第二开关管 T2的第一栅极连接第二 PD节点 （即图 5中的 PDt g点 ), 所 述第二开关管 T2的第一端连接所述输出端口 OUTPUT, 所述第二开关管 T2的 第二端连接 VSS1输入端；
所述第四开关管 T4的第二栅极连接所述第一 PD节点（即图 5中的 PDbg 点），所述第四开关管 T4的第一栅极连接所述第二 PD节点（即图 5中的 PDtg 点）， 所述第四开关管 T4的第一端连接所述 PU节点， 所述第四开关管 T4的 第二端连接 VSS1输入端；
所述复位控制模块 104包括第一复位控制单元 1042和第二复位控制单元 1043 , 所述第一复位控制单元 1042包括第五开关管 T5和第六开关管 T6 , 所 述第二复位控制单元 1043包括第七开关管 T7和第八开关管 T8 , 其中， 所述 第六开关管 T6和第八开关管 T8为双栅开关管；
所述第五开关管 T5的栅极连接第二时钟信号 CLKB输入端，如图 6所示， 第二时钟信号 CLKB的波形与第一时钟信号 CLK的波形相反，所述第五开关管 T5的第一端连接 VDD输入端， 所述第五开关管 T5的第二端连接所述第一 PD 节点；
所述第六开关管 T6的第二栅极和第一栅极连接所述输入端口 INPUT , 所 述第六开关管 T6的第一端连接所述第一 PD节点 （即图 5中的 PDbg点 ), 所 述第六开关管 T6的第二端连接所述 VSS1输入端；
所述第七开关管 T7的栅极连接所述第二时钟信号 CLKB输入端， 所述第 七开关管 T7的第一端连接所述 VDD输入端， 所述第七开关管 T7的第二端连 接所述第二 PD节点 （即图 5中的 PDtg点）；
所述第八开关管 T8的第二栅极和第一栅极连接所述 PU节点， 所述第八 开关管 T8的第一端连接所述第二 PD节点 （即图 5中的 PDtg点 ), 所述第八 开关管 T8的第二端连接 VSS2输入端。
综上， 本实施例中的放电开关管包括第二开关管 T2、 第四开关管 Τ4、 第 六开关管 Τ6和第八开关管 Τ8 , 其中， 第二开关管 Τ2、 第四开关管 Τ4的放电 信号来自第一 PD节点和第二 PD节点，第六开关管 Τ6的放电信号来自输入端 口 INPUT, 第八开关管的放电信号来自 PU节点。
以下， 将结合图 6所示的时序图， 来具体说明图 5所示的移位寄存器单 元的工作过程。
如图 6所示， 当来自移位寄存器单元的输入端口 INPUT的信号为高电平 时， 所述移位寄存器单元进入采样阶段 t l。 在采样阶段 t l 内， 第一时钟信 号 CLK为低电平， 第二时钟信号 CLKB为高电平， 则第三开关管 T3、 第五开 关管 Τ5和第七开关管 Τ7导通，放电开关管中的第六开关管 Τ6受到来自输入 端口 INPUT的放电信号的控制， 同样导通。 第三开关管 T3的导通， 使得来自 输入端口 INPUT的高电平信号输入至 PU节点， 使得 PU节点的电平由上一个 复位阶段 t 3时的低电平变为高电平， 使得第一开关管 T1导通， 第一时钟信 号 CLK输入端连接至输出端口 OUTPUT, 由于此时的第一开关管 T1 的源极连 接的第一时钟信号 CLK输入端为低电平信号，故而对输出端口 OUTPUT的低电 平信号的改变不起作用； PU 节点电平的升高， 即为放电开关管中的第八开 关管 T8提供了放电信号， 使得第八开关管 T8导通， 相当于将第二 PD节点直 接接到 VSS2输入端，使得第二 PD节点的电平信号由上一个复位阶段 13时的 高电平变为低电平， 同理， 第六开关管 T6的导通， 使得第一 PD节点的电平 信号由上一个复位阶段 t 3时的高电平变为低电平，第一 PD节点和第二 PD节 点的电平的共同降低，使得原本处于导通状态的第四开关管 T4和第二开关管 T2被关断， 保证了 PU节点处于高电平状态， 使得 PU节点在输出阶段 12到 来时能够驱动第一晶体管 Tl。 第五开关管 Τ5 的导通对移位寄存器单元内部 各节点的电平的变化无影响。
需要说明的是， 以上各个开关管状态以及各节点电平的变化为同一时刻 的变化。
与图 3对应的实施例不同的是， 在图 5对应的实施例中， 第二开关管 Τ2 的第一栅极、 第二栅极的连接点并不相同， 第四开关管 Τ4的第一栅极、 第二 栅极的连接点也不相同， 而是分别连接至第一 PD节点和第二 PD节点， 并且， 第一 PD节点和第二 PD节点的低电平分别由 VSS 1和 VSS2提供。如图 7所示， 若保持某一双栅开关管的第一栅极的电压不动， 调整第二栅极的电压， 可看 出， 当第二栅极的电压小于零时， 该双栅开关管的截止电压增大， 同时， 漏 极电流减小； 当该双栅开关管的第二栅极的电压大于零时， 该双栅开关管的 截止电压减小， 同时， 漏极电流增大。 则， 第二开关管 Τ2的第一栅极、 第二 栅极的连接点不同， 第四开关管 Τ4的第一栅极、 第二栅极的连接点不同， 使 得第二开关管 Τ2和第四开关管 Τ4处于关断状态时， 第二开关管 Τ2、 第四开 关管 Τ4的第一栅极和第二栅极接入的电压不同， 以降低漏电流的大小。 通过 调节 VSS1输入端和 VSS2输入端的电位，可以尽可能地降低第二开关管 Τ2和 第四开关管 T4处于关断状态下， 内部流过的漏电流的大小， 进一步减小了移 位寄存器单元的功耗， 提高了移位寄存器单元工作的可靠性。
如图 6所示， 当来自输入端口 INPUT的高电平信号变低后， 该移位寄存 器单元进入输出阶段 t 2。 在输出阶段 t 2 内， 第一时钟信号 CLK为高电平信 号， 第二时钟信号 CLK为低电平信号。 此时第三开关管 T3、 第五开关管 Τ5 和第七开关管 Τ7关断， PU节点维持高电平。 PU节点的高电平， 使得第一开 关管 T1导通， 第一时钟信号 CLK输入端仍然与输出端口 OUTPUT连接， 此时 输出端口 OUTPUT输出高电平。
需要说明的是， 由于第一开关管 T1内的栅极和源极之间形成电容， 所以 第一开关管 T1的源极信号由低电平变为高电平时， 使得第一开关管 T1的栅 极（即 PU节点） 的原本的电位也因耦合效应而升高， 所以在图 6中可看到， 在刚进入输出阶段 t 2时， PU节点的电位有一个向上的突变。
如图 6所示， 在输出阶段 t 2后， 随着第一时钟信号 CLK回复低电平， 第 二时钟信号 CLKB回复高电平。 此时， 第五开关管 T5和第七开关管 T7导通， 则第一 PD节点和第二 PD节点与 VDD输入端连通， 由低电平变为高电平， 为 放电开关管中的第四开关管 T4和第二开关管 T2提供了放电信号， 导通了第 四开关管 T4和第二开关管 T2 , 使得 PU节点和输出端口 OUTPUT连接到 VSS1 输入端上， 拉低了 PU节点和输出端口 OUTPUT的电平， 使其回归采样阶段 t l 来临之前的低电平； PU节点电平的降低， 关断了第八开关管 T8 , 则第七开关 管 T7的导通， 使得第二 PD节点的电位上升至采样阶段 t l来临前的高电位； 同时， 由于输入端口 INPUT的电平为低电平， 使得第六开关管 T6仍然保持关 断状态， 则因为第五开关管 T5的导通而抬高的第一 PD节点的高电平得以保 持下去， 直至下一个来自输入端口 INPUT的高电平信号的来临。 此即为移位 寄存器单元的复位阶段 13。
需要说明的是， 由图 5可知， 本实施例中的双栅开关管的第一栅极为顶 栅， 第二栅极为底栅。 实际上， 双栅开关管的第一栅极也可为底栅， 则此时， 第二栅极为顶栅。 本发明实施例对此不进行限定。
优选的， 所述开关管为薄膜晶体管， 所述双栅开关管为双栅薄膜晶体管， 其中的开关管或双栅开关管的第一端可为源极， 第二端为漏极； 也可第一端 为漏极， 第二端为源极。
进一步的， 为了提高移位寄存器单元的工作可靠性， 所述双栅薄膜晶体 管优选为双栅氧化物薄膜晶体管， 类似的， 所述薄膜晶体管也可为氧化物薄 膜晶体管。
氧化物薄膜晶体管即 Ox i de TFT背板技术， 是与传统非晶硅 TFT制程相 近的背板技术， 它将原本应用于非晶硅 TFT的硅半导体材料部分置换成氧化 物半导体来形成 TFT半导体层， 现在应用最广泛的氧化物半导体是铟镓辞氧 化物。
氧化物 TFT相对于非晶硅 TFT具有制备温度要求低， 迁移率高等优势， 可应用于高频显示和高分辨率显示产品， 且相对于低温多晶硅 TFT制造领域 具有设备投资成本低、 运营保障成本低等优点。 故而， 本发明实施例所提供 的开关管和双栅开关管可分别选用氧化物薄膜晶体管和双栅氧化物薄膜晶体 管。
另外， 在实施例一中提到过——在停止该双栅开关管工作时， 向双栅开 关管的两个栅极提供稳定的负电压， 可以降低双栅开关管的漏电流， 从而降 低整个移位寄存器单元的功耗。故而在本实施例中，所述 VSS 1输入端和 VSS2 输入端的输入信号小于零， 并且， 为了更好地控制该移位寄存器单元， 要求 VSS 2输入端的输入信号小于或等于 VSS 1输入端的输入信号， 使得第四开关 管 T4和第二开关管 T2内的漏电流尽可能地小， 从而使得整个移位寄存器单 元的功耗尽可能地低。
为了进一步提高移位寄存器单元的响应速度， 同时降低移位寄存器单元 的功耗， 可使得所述第一开关管 Tl、 所述第三开关管 Τ3、 所述第五开关管 Τ5和所述第七开关管 Τ7中， 至少有一个为双栅开关管， 或将第一开关管 Tl、 所述第三开关管 Τ3、 所述第五开关管 Τ5和所述第七开关管 Τ7均换为双栅开 关管， 若换成双栅开关管， 第一开关管 Tl、 第三开关管 Τ3、 第五开关管 Τ5 和第七开关管 Τ7的第一栅极和第二栅极的连接方式可参考其余开关管，在此 不再赘述。 实施例三
本发明实施例提供一种移位寄存器， 该移位寄存器包括 η个级联的如实 施例一、 实施例二中的移位寄存器单元， 所述 η为大于 1的整数， 其中， 除 了第一级移位寄存器单元的信号输入端 INPUT连接起始信号 STV外， 其他的 移位寄存器单元的信号输入端 INPUT连接上一级移位寄存器单元的信号输出 端 0UTPUT。
进一步的， 本发明实施例还提供了一种显示装置， 包括上述的移位寄存 器。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、一种移位寄存器单元， 包括多个放电开关管， 所述放电开关管的一端 连接低电平输入端， 在放电信号控制下， 用于拉低另一端的高电平， 其特征 在于， 至少一个所述放电开关管为双栅开关管。
2、根据权利要求 1所述的移位寄存器单元， 其特征在于， 所述双栅开关 管包括第一栅极和第二栅极， 所述第一栅极和第二栅极的控制信号不相同。
3、根据权利要求 1或 2所述的移位寄存器单元， 其特征在于， 包括复位 模块， 所述复位模块连接输出端口和 PU节点， 所述复位模块在所述输出端 口输出输出信号后， 复位所述移位寄存器单元内 PU节点和所述输出端口的 电平；
所述复位模块包括多个所述放电开关管， 其中， 至少一个所述放电开关 管为双栅开关管。
4、根据权利要求 3所述的移位寄存器单元， 其特征在于， 还包括复位控 制模块， 所述复位控制模块控制所述复位模块；
所述复位控制模块包括至少一个复位控制单元， 所述复位控制单元包括 至少一个所述放电开关管， 其中， 所述放电开关管为双栅开关管。
5、 根据权利要求 4所述的移位寄存器单元， 其特征在于，
所述复位模块包括第二开关管和第四开关管， 其中， 所述第二开关管和 所述第四开关管为双栅开关管；
所述第二开关管的第二栅极和第一栅极连接 PD节点， 所述第二开关管 的第一端连接所述输出端口， 所述第二开关管的第二端连接所述低电平输入 端； 以及
所述第四开关管的第二栅极和第一栅极连接所述 PD节点， 所述第四开 关管的第一端连接所述 PU节点， 所述第四开关管的第二端连接所述低电平 输入端。
6、 根据权利要求 5所述的移位寄存器单元， 其特征在于，
所述复位控制模块包括一个复位控制单元， 所述复位控制单元包括第五 开关管、 第六开关管， 其中， 所述第六开关管为双栅开关管；
所述第五开关管的栅极连接第二时钟信号输入端， 第二时钟信号的波形 与第一时钟信号的波形相反， 所述第五开关管的第一端连接高电平输入端， 所述第五开关管的第二端连接所述 PD节点； 以及
所述第六开关管的第二栅极和第一栅极连接输入端口， 所述第六开关管 的第一端连接所述 PD节点， 所述第六开关管的第二端连接低电平输入端。
7、 根据权利要求 4所述的移位寄存器单元， 其特征在于，
所述复位模块包括第二开关管和所述第四开关管， 其中， 所述第二开关 管和所述第四开关管为双栅开关管；
所述第二开关管的第二栅极连接第一 PD节点， 所述第二开关管的第一 栅极连接第二 PD节点， 所述第二开关管的第一端连接所述输出端口， 所述 第二开关管的第二端连接所述第一低电平输入端； 以及
所述第四开关管的第二栅极连接所述第一 PD节点， 所述第四开关管的 第一栅极连接所述第二 PD节点，所述第四开关管的第一端连接所述 PU节点， 所述第四开关管的第二端连接所述第一低电平输入端。
8、 根据权利要求 7所述的移位寄存器单元， 其特征在于，
所述复位控制模块包括第一复位控制单元和第二复位控制单元， 所述第 一复位控制单元包括第五开关管和第六开关管， 所述第二复位控制单元包括 第七开关管和第八开关管， 其中， 所述第六开关管和第八开关管为双栅开关 管；
所述第五开关管的栅极连接第二时钟信号输入端， 第二时钟信号的波形 与第一时钟信号的波形相反， 所述第五开关管的第一端连接高电平输入端， 所述第五开关管的第二端连接所述第一 PD节点；
所述第六开关管的第二栅极和第一栅极连接所述输入端口， 所述第六开 关管的第一端连接所述第一 PD节点， 所述第六开关管的第二端连接所述第 一低电平输入端；
所述第七开关管的栅极连接所述第二时钟信号输入端， 所述第七开关管 的第一端连接所述高电平输入端，所述第七开关管的第二端连接所述第二 PD 节点； 以及
所述第八开关管的第二栅极和第一栅极连接所述 PU节点， 所述第八开 关管的第一端连接所述第二 PD节点， 所述第八开关管的第二端连接第二低 电平输入端。
9、 根据权利要求 5-8中任意一项所述的移位寄存器单元， 还包括： 采样模块， 所述采样模块自所述移位寄存器单元的输入端口接收输入信 号， 在输入信号控制下， 将高电平信号发送至与其相连的输出模块； 以及 输出模块， 所述输出模块接收来自所述采样模块的高电平信号， 在高电 平信号的控制下， 自所述移位寄存器单元的输出端口输出时钟信号。
10、 根据权利要求 9所述的移位寄存器单元， 其特征在于，
所述采样模块包括第三开关管， 所述第三开关管的栅极连接所述输入端 口， 所述第三开关管的第一端连接高电平输入端， 所述第三开关管的第二端 连接所述 PU节点； 以及
所述输出模块包括第一开关管， 所述第一开关管的栅极连接所述 PU节 点， 所述第一开关管的第一端连接第一时钟信号输入端， 所述第一开关管的 第二端连接所述输出端口。
11、 根据权利要求 8所述的移位寄存器单元， 其特征在于，
所述第二低电平输入端的输入信号小于或等于所述第一低电平输入端的 输入信号。
12、 一种移位寄存器， 包括 n个级联的如权利要求 1-11任一项所述的移 位寄存器单元， 所述 n为大于 1的整数， 其中， 除了第一级移位寄存器单元 的信号输入端连接起始信号外， 其他的移位寄存器单元的信号输入端连接上 一级移位寄存器单元的信号输出端。
13、 一种显示装置， 包括如权利要求 12所述的移位寄存器。
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