CN202771772U

CN202771772U - 移位寄存器、栅极驱动器及显示装置

Info

Publication number: CN202771772U
Application number: CN2012204510705U
Authority: CN
Inventors: 王颖; 金泰逵; 金馝奭
Original assignee: BOE Technology Group Co Ltd
Current assignee: BOE Technology Group Co Ltd
Priority date: 2012-09-05
Filing date: 2012-09-05
Publication date: 2013-03-06
Anticipated expiration: 2022-09-05

Abstract

本实用新型涉及显示技术领域，提供了一种移位寄存器、栅极驱动器及显示装置。该移位寄存器包括：输入电路，根据信号输入端输入的信号以及第一时钟信号端输入的信号向上拉电路发送输入信号；复位控制电路，根据第一电平信号、第二电平信号、第一时钟信号端输入的信号、第二时钟信号端输入的信号以及所述输入信号向复位电路发送控制信号；复位电路，根据所述复位控制电路发送的控制信号以及第一电平信号对所述输出端进行复位；输出电路，根据所述输入电路发送的信号以及所述第二电平信号向所述输出端发送输出信号。本实用新型结构简单紧凑、性能稳定，以极小的面积实现了行驱动。

Description

移位寄存器、栅极驱动器及显示装置

技术领域

本实用新型涉及显示器件技术领域，提供了一种移位寄存器、栅极驱动器及显示装置。

背景技术

有机发光二极管（Organic Light-Emitting Diode，OLED）作为一种具有高亮度、宽视角、响应速度快等优点的光源，已越来越多地被应用于高性能显示中。传统的无源矩阵有机发光显示（Passive MatrixOLED，PMOLED）随着显示尺寸的增大，需要更短的单个像素的驱动时间，因而需要增大瞬态电流，导致功耗增加。同时大电流的应用会造成ITO线上压降过大，并使OLED工作电压过高，降低其工作效率。而有源矩阵有机发光显示（Active Matrix OLED，AMOLED）通过开关管逐行扫描输入OLED电流，可以很好地解决这些问题。

与AMLCD相比，AMOLED显示的灰度与驱动OLED器件的驱动电流成正比，为了实现较高灰度的显示，AMOLED需要较大的驱动电流，故AMOLED多采用迁移率更高的多晶硅技术实现。为了补偿多晶硅TFT存在的阈值电压漂移的问题，AMOLED的像素电路常需要相应的补偿结构，所以AMOLED的像素电路结构更为复杂，也相应的需要占用较大的布局（layout）面积，不利于显示设备的小型化和超薄化。

实用新型内容

（一）要解决的技术问题

针对上述缺点，本实用新型为了解决现有技术中AMOLED电路占用较大布局面积的问题，提供了一种移位寄存器、栅极驱动器及显示装置。

（二）技术方案

为解决上述问题，首先，本实用新型提供了一种移位寄存器，所述移位寄存器包括：输入电路，根据信号输入端输入的信号以及第一时钟信号端输入的信号向上拉电路发送输入信号；复位控制电路，与所述输入电路以及复位电路相连，根据第一电平信号、第二电平信号、第一时钟信号端输入的信号、第二时钟信号端输入的信号以及所述输入信号向复位电路发送控制信号；复位电路，与所述复位控制电路以及输出端相连，根据所述控制信号以及第一电平信号对所述输出端进行复位；输出电路，与所述输入电路以及输出端相连，根据所述输入电路发送的信号以及所述第二电平信号向所述输出端发送输出信号。

优选地，所述输出电路包括第二晶体管以及第一电容，第二晶体管的源极连接第二时钟信号端，漏极连接本级的输出端，栅极连接第一电平节点；第一电容的一个极板连接第一电平节点，另一极板连接第二晶体管的漏极。

优选地，所述复位电路包括第一晶体管以及第二电容，第二电容的一个极板连接第二电平节点，另一极板连接第一电平信号。

优选地，所述输入电路包括第三晶体管，第三晶体管的源极连接输入端，漏极连接第一电平节点，栅极连接第一时钟信号端。

优选地，所述复位控制电路包括第四、第五、第六以及第七晶体管，第四晶体管的漏极连接第二电平信号，栅极连接第一时钟信号端，源极连接第六晶体管的漏极；或者，第四晶体管的漏极和栅极同时连接第二电平信号，源极连接第六晶体管的漏极；第五晶体管的源极连接第一电平信号，栅极连接第一电平节点，漏极连接第七晶体管的源极；第六晶体管的源极连接第二电平节点，漏极连接第四晶体管的源极，栅极连接第一时钟信号端；第七晶体管的源极连接第五晶体管的漏极，漏极连接第二电平节点，栅极连接第二时钟信号端。

优选地，所述第一至第七晶体管全部为P型晶体管或者全部为N型晶体管。

优选地，当全部为P型晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号；当全部为N型晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号。

优选地，所述第一至第七晶体管为TFT。

优选地，所述第一至第七晶体管的TFT与阵列基板上各像素单元对应的TFT采用相同的工艺同时形成。

另一方面，本实用新型还同时提供一种栅极驱动器，所述栅极驱动器包括多个级联的如上所述的移位寄存器，每一级移位寄存器的第一时钟信号端和第二时钟信号端分别接两个反相的时钟信号，同时相邻级的两时钟信号端的连接相反；每一级的输入端连接上一级的输出端，以上一级的输出作为本级的输入；第一级的输入端接初始输入信号，每一级的输出作为对应行栅极的控制信号。

最后，本实用新型还提供一种显示装置，所述显示装置包括：如上所述的栅极驱动器。

（三）有益效果

本实用新型中采用7个晶体管及2个电容即形成了移位寄存器，用于对每一行进行驱动的移位寄存器结构简单紧凑、性能稳定，以极小的面积实现了对AMOLED的行驱动，从而可以有效地在阵列基板上集成栅极驱动电路，而不需要在基板边缘连接额外的驱动IC，尽量减少了电路的布局面积，实现了驱动电路的高度集成，本实用新型中简化了***驱动电路的复杂度，同时节省了材料和制备工艺，明显降低了工艺时间和生产成本，是实现高分辨率AMOLED显示的最佳选择。

附图说明

图1为依照本实用新型一种实施方式的移位寄存器的结构框图；

图2为本实用新型实施例1中移位寄存器的电路结构图；

图3为本实用新型实施例1的移位寄存器的电平信号逻辑时序图；

图4为本实用新型实施例2中移位寄存器的电路结构图；

图5为本实用新型实施例2的移位寄存器的电平信号逻辑时序图；

图6为本实用新型实施例3中移位寄存器的电路结构图；

图7为本实用新型中多个移位寄存器级联的栅极驱动器电路结构图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1所示，依照本实用新型一种实施方式的移位寄存器包括：输入电路、复位控制电路、复位电路以及输出电路。其中，输入电路根据信号输入端输入的信号以及第一时钟信号端输入的信号向上拉电路发送输入信号；复位控制电路与所述输入电路以及复位电路相连，根据第一电平信号、第二电平信号、第一时钟信号端输入的信号、第二时钟信号端输入的信号以及所述输入信号向复位电路发送控制信号；复位电路与所述复位控制电路以及输出端相连，根据所述控制信号以及第一电平信号对所述输出端进行复位；输出电路与所述输入电路以及输出端相连，根据所述输入电路发送的信号以及所述第二电平信号向所述输出端发送输出信号。

上述移位寄存器的驱动方法包括步骤：

在输入端输入的信号为低电平的周期内，第一时钟信号端输入的信号为低电平，第二时钟信号端输入的信号为高电平，复位控制电路向复位电路发送驱动信号，复位电路对输出端进行复位，输出端输出高电平信号；

在下一个时钟周期内，输入端输入的信号以及第一时钟信号端输入的信号均为高电平，第二时钟信号端输入的信号为低电平，输出电路向输出端发送输出信号，复位控制电路向复位电路发送关断信号，输出端输出低电平信号；

在再下一个时钟周期内，输入端输入的信号为高电平，第一时钟信号端输入的信号为低电平，第二时钟信号端输入的信号为高电平，复位控制电路向复位电路发送驱动信号，复位电路对输出端进行复位，输出端输出高电平信号。

下面通过具体的实施例来进一步说明本实用新型的技术方案。

本实用新型中为了尽量减少电路的布局面积，采用GOA（Gate onArray，阵列基板行驱动，又称集成栅极驱动）方式实现驱动电路的高度集成。具体地，本实用新型中用于对每一行进行驱动的移位寄存器结构简单紧凑、性能稳定，以极小的面积实现了对AMOLED的行驱动，从而可以有效地在阵列基板上集成栅极驱动电路，而不需要在基板边缘连接额外的驱动IC，简化了***驱动电路的复杂度，减小了GOA电路的layout面积，是实现高分辨率AMOLED显示的最佳选择。

实施例1

更进一步地，如图2所示，本实用新型的实施例1中，移位寄存器受两个互补（即互为反相信号）的时钟信号（第一时钟信号端输入的信号CLK和第二时钟信号输入端输入的信号CLKB）的控制，接收上一级电路的输出G[n-1]作为本级的输入信号（INPUT）。

图2中首先以P型晶体管（PMOS）为例进行说明，在该移位寄存器中：输出电路包括第二晶体管以及第一电容，复位电路包括第一晶体管以及第二电容，输入电路包括第三晶体管，复位控制电路包括第四、第五、第六及第七晶体管，其中，第一晶体管T1的源极连接第一电平信号，漏极连接本级的输出端G[n]，栅极连接第二电平节点N2；第二晶体管T2的源极连接第二时钟信号端CLKB，漏极连接本级的输出端G[n]，栅极连接第一电平节点N1；第三晶体管T3的源极连接输入端INPUT（由上一级的输出G[n-1]提供输入信号），漏极连接第一电平节点N1，栅极连接第一时钟信号端CLK；第四晶体管T4的漏极连接第二电平信号，栅极连接第一时钟信号端CLK，源极连接第六晶体管T6的漏极；第五晶体管T5源极连接第一电平信号，栅极连接第一电平节点N1，漏极连接第七晶体管T7的源极；第六晶体管T6的源极连接第二电平节点N2，漏极连接第四晶体管T4的源极，栅极连接第一时钟信号端CLK；第七晶体管T7的源极连接第五晶体管T5的漏极，漏极连接第二电平节点N2，栅极连接第二时钟信号端CLKB；第一电容C1的一个极板连接第一电平节点N1，另一极板连接第二晶体管T2的漏极；第二电容C2的一个极板连接第二电平节点N2，另一极板连接第一电平信号。图1中，当采用P型晶体管时，第一电平信号为高电平信号VGH，第二电平信号为低电平信号VGL。

下面进一步参考图3的电平信号示意图，对本实用新型的实施例1中P型晶体管构成的移位寄存器的工作过程介绍如下：

该移位寄存器由两个互补的时钟信号CLK和CLKB控制，上一级移位寄存器电路的输出G[n-1]作为本级的输入信号。该移位寄存器电路的工作过程分为输入采样、输出信号、复位三个阶段。

t1阶段，G[n-1]为低电平输入信号，控制信号CLK为低电平，晶体管T3导通，所以此时N1点的电平相应的被拉低到VGL+｜Vthp｜。此时，晶体管T4和T6导通，N2点为低电平，故晶体管T1导通，输出G[n]为高电平VGH。而此时CLKB信号也为高电平，从而确保了输出G[n]为高电平。此时C1被充电，对输入信号G[n-1]＝VGL进行采样，C1两端的电压差被为VGH-VGL-∣Vthp∣。

t2阶段，输入信号G[n-1]和CLK信号为高，晶体管T3关闭，N1点的电平由C1保持，为VGL+∣Vthp∣，为低电平，故晶体管T2导通，同时CLKB为低电平，此时输入G[n]为低电平。同时CLKB为低电平，而N1点也为低电平，故晶体管T5和T7导通，而CLK为高电平确保了晶体管T6关闭确保了N2点为高电平，晶体管T1关闭，不会对输出G[n]产生影响。

t3阶段，CLK为低电平，晶体管T3导通，G[n-1]为高电平，相应的N1点的电平将拉高为高电平，则晶体管T2关闭，同时CLK为低，晶体管T4和T6导通，而CLKB为高，晶体管T7关闭，确保了N2点的低电平，晶体管T1开启，输入G[n]再次被拉高为高电平VGH，实现输出的复位。

晶体管T4的开关状态影响输出G[n]复位的速度，采用CLK信号对晶体管T4进行控制。确保了在t1，t2，t3时段之外的该栅极线的非选阶段，输入G[n]的电平保持相对平稳，波动较小。同时电容C2在t2时段保持了N2点的电平，确保了该时段晶体管T1关闭，确保输入G[n]低电平的稳定性。

实施例2

本实用新型的实施例2如图4所示，其中，移位寄存器同样受两个互补（即互为反相信号）的时钟信号（CLK和CLKB）的控制，接收上一级电路的输出作为本级的输入信号（INPUT）。图4中的实施例2与图2中的实施例1的主要区别在于，实施例2中采用N型晶体管（NMOS）构成移位寄存器。

实施例2中的移位寄存器同样包括：第一至第七晶体管以及第一、第二电容，其中，第一晶体管T1的源极连接第一电平信号，漏极连接本级的输出端G[n]，栅极连接第二电平节点N2；第二晶体管T2的源极连接第二时钟信号端CLKB，漏极连接本级的输出端G[n]，栅极连接第一电平节点N1；第三晶体管T3的源极连接输入端INPUT（由上一级的输出G[n-1]提供输入信号），漏极连接第一电平节点N1，栅极连接第一时钟信号端CLK；第四晶体管T4的漏极连接第二电平信号，栅极连接第一时钟信号端CLK，源极连接第六晶体管T6的漏极；第五晶体管T5源极连接第一电平信号，栅极连接第一电平节点N1，漏极连接第七晶体管T7的源极；第六晶体管T6的源极连接第二电平节点N2，漏极连接第四晶体管T4的源极，栅极连接第一时钟信号端CLK；第七晶体管T7的源极连接第五晶体管T5的漏极，漏极连接第二电平节点N2，栅极连接第二时钟信号端CLKB；第一电容C1的一个极板连接第一电平节点N1，另一极板连接第二晶体管T2的漏极；第二电容C2的一个极板连接第二电平节点N2，另一极板连接第一电平信号。从图3与图1的对比可以看出，实施例2中各晶体管与电容的连接方式与实施例1基本相同，与图1中的实施例1的区别在于，实施例2中，当采用N型晶体管时，第一电平信号为低电平信号VGL，第二电平信号为高电平信号VGH。

下面再参考图5的电平信号示意图，对本实用新型的实施例2中N型晶体管构成的移位寄存器的工作过程介绍如下：

实施例2中该移位寄存器同样由两个互补的时钟信号CLK和CLKB控制，上一级移位寄存器电路的输出G[n-1]作为本级的输入信号。该移位寄存器电路的工作过程也分为输入采样、输出信号、复位三个阶段。

t1阶段，G[n-1]为高电平输入信号，控制信号CLK为高电平，晶体管T3导通，所以此时N1点的电平相应的被拉低。此时，晶体管T4和T6导通，N2点为高电平，故晶体管T1导通，输出G[n]为低电平VGL。而此时CLKB信号也为低电平，从而确保了输出G[n]为低电平。此时C1被充电，对输入信号G[n-1]进行采样。

t2阶段，输入信号G[n-1]和CLK信号为低，晶体管T3关闭，N1点的电平由C1保持为高电平，故晶体管T2导通，同时CLKB为高电平，此时输入G[n]为高电平。同时CLKB为高电平，而N1点也为高电平，故晶体管T5和T7导通，而CLK为低电平确保了晶体管T6关闭确保了N2点为低电平，晶体管T1关闭，不会对输出G[n]产生影响。

t3阶段，CLK为高电平，晶体管T3导通，G[n-1]为低电平，相应的N1点的电平将拉低为低电平，则晶体管T2关闭，同时CLK为高，晶体管T4和T6导通，而CLKB为低，晶体管T7关闭，确保了N2点的高电平，晶体管T1开启，输入G[n]再次被拉低为低电平VGL，实现输出的复位。

晶体管T4的开关状态影响输出G[n]复位的速度，采用CLK信号对晶体管T4进行控制。确保了在t1，t2，t3时段之外的该栅极线的非选阶段，输入G[n]的电平保持相对平稳，波动较小。同时电容C2在t2时段保持了N2点的电平，确保了该时段晶体管T1关闭，确保输入G[n]高电平的稳定性。

实施例3

本实用新型的实施例3如图6所示，通过与图2的实施例1的对比可以看出，在该实施例3中，移位寄存器的基本电路结构相似，只是第四晶体管T4的漏极和栅极的连接方式略有区别。在实施例3中，第四晶体晶体管T4的漏极和栅极同时连接第二电平信号（PMOS管时为低电平信号VGL）。通过这种方式，第四晶体管T4工作在饱和状态，其始终处于导通状态，因而在实现时可以利用较小的器件尺寸实现相应较强的拉低能力。

实施例3的工作过程中，除了晶体管T4始终处于导通状态外，其余过程与实施例1基本相同，在此不再赘述。此外，该实施方式同样适用于实施例2的电路中，只是NMOS模式下第二电平信号为高电平信号VGH。

更优选地，本实用新型各实施例中的移位寄存器中的各晶体管及各元件单元可以采用TFT（Thin Film Transistor，薄膜晶体管）构成，当集成在阵列基板上时，可以与阵列基板上各像素单元对应的TFT采用相同的工艺同时形成。亦即，P型TFT构成的移位寄存器对应采用P型TFT的阵列基板，N型TFT构成的移位寄存器对应采用N型TFT的阵列基板，这样可以进一步缩减全部器件的制备工艺。

再参见图7，在本实用新型中，多个上述的移位寄存器级联构成液晶面板的栅极驱动器。具体地，由N个移位寄存器级联成栅极驱动器的级联结构为：每一级移位寄存器（STAGE_1,STAGE_2，...,STAGE_N-1,STAGE_N）的第一时钟信号端CLKIN和第二时钟信号端CLKBIN分别接两个反相的时钟信号（第一时钟信号CLK和第二时钟信号CLKB），同时相邻级的两时钟信号端的连接相反（即如果奇数级的CLKIN接第一时钟信号CLK，则偶数级的CLKIN接第二时钟信号CLKB）；每一级的输入端IN连接上一级的输出端G[n]，以上一级的输出作为本级的输入；第一级的输入端接初始输入信号INPUT，每一级的输出作为对应行栅极的控制信号G_1,G_2，...,G_N-1,G_N。通过这种级联的栅极驱动器，液晶面板在各信号的驱动下依次打开每一行的栅极扫描线（简称栅线）并关闭其他行的栅极扫描线，从而仅驱动该行像素单元对应的TFT实现逐行扫描。

优选地，上述栅极驱动器集成在阵列基板上形成GOA单元。本实用新型还提供了一种显示装置，该显示装置包括如上所说的栅极驱动器。所述显示装置可以为：液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。

本实用新型中，用于对每一行进行驱动的移位寄存器结构简单紧凑、性能稳定，以极小的面积实现了对AMOLED的行驱动，从而可以有效地在阵列基板上集成栅极驱动电路，而不需要在基板边缘连接额外的驱动IC，尽量减少了电路的布局面积，实现了驱动电路的高度集成，本实用新型中简化了***驱动电路的复杂度，同时节省了材料和制备工艺，明显降低了工艺时间和生产成本，是实现高分辨率AMOLED显示的最佳选择。

以上实施方式仅用于说明本实用新型，而并非对本实用新型的限制，有关技术领域的普通技术人员，在不脱离本实用新型的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本实用新型的范畴，本实用新型的专利保护范围应由权利要求限定。

Claims

1.一种移位寄存器，其特征在于，所述移位寄存器包括：

输入电路，根据信号输入端输入的信号以及第一时钟信号端输入的信号向上拉电路发送输入信号；

复位控制电路，与所述输入电路以及复位电路相连，根据第一电平信号、第二电平信号、第一时钟信号端输入的信号、第二时钟信号端输入的信号以及所述输入信号向复位电路发送控制信号；

复位电路，与所述复位控制电路以及输出端相连，根据所述控制信号以及第一电平信号对所述输出端进行复位；

输出电路，与所述输入电路以及输出端相连，根据所述输入电路发送的信号以及所述第二电平信号向所述输出端发送输出信号。

2.如权利要求1所述的移位寄存器，其特征在于，所述输出电路包括第二晶体管以及第一电容，第二晶体管的源极连接第二时钟信号端，漏极连接本级的输出端，栅极连接第一电平节点；第一电容的一个极板连接第一电平节点，另一极板连接第二晶体管的漏极。

3.如权利要求2所述的移位寄存器，其特征在于，所述复位电路包括第一晶体管以及第二电容，第二电容的一个极板连接第二电平节点，另一极板连接第一电平信号。

4.如权利要求3所述的移位寄存器，其特征在于，所述输入电路包括第三晶体管，第三晶体管的源极连接输入端，漏极连接第一电平节点，栅极连接第一时钟信号端。

5.如权利要求4所述的移位寄存器，其特征在于，所述复位控制电路包括第四、第五、第六以及第七晶体管，第四晶体管的漏极连接第二电平信号，栅极连接第一时钟信号端，源极连接第六晶体管的漏极；或者，第四晶体管的漏极和栅极同时连接第二电平信号，源极连接第六晶体管的漏极；第五晶体管的源极连接第一电平信号，栅极连接第一电平节点，漏极连接第七晶体管的源极；第六晶体管的源极连接第二电平节点，漏极连接第四晶体管的源极，栅极连接第一时钟信号端；第七晶体管的源极连接第五晶体管的漏极，漏极连接第二电平节点，栅极连接第二时钟信号端。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第一至第七晶体管全部为P型晶体管或者全部为N型晶体管。

7.根据权利要求6所述的移位寄存器，其特征在于，当全部为P型晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号；当全部为N型晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号。

8.根据权利要求5所述的移位寄存器，其特征在于，所述第一至第七晶体管为TFT。

9.根据权利要求8所述的移位寄存器，其特征在于，所述第一至第七晶体管的TFT与阵列基板上各像素单元对应的TFT采用相同的工艺同时形成。

10.一种栅极驱动器，其特征在于，所述栅极驱动器包括多个级联的如权利要求1-9中任一项所述的移位寄存器，每一级移位寄存器的第一时钟信号端和第二时钟信号端分别接两个反相的时钟信号，同时相邻级的两时钟信号端的连接相反；每一级的输入端连接上一级的输出端，以上一级的输出作为本级的输入；第一级的输入端接初始输入信号，每一级的输出作为对应行栅极的控制信号。

11.一种显示装置，其特征在于，所述显示装置包括：如权利要求10所述的栅极驱动器。