WO2014156919A1 - 半導体装置及びその製造方法 - Google Patents

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WO2014156919A1
WO2014156919A1 PCT/JP2014/057667 JP2014057667W WO2014156919A1 WO 2014156919 A1 WO2014156919 A1 WO 2014156919A1 JP 2014057667 W JP2014057667 W JP 2014057667W WO 2014156919 A1 WO2014156919 A1 WO 2014156919A1
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region
word
semiconductor device
memory cell
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宏 吉野
悟生 川口
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ピーエスフォー ルクスコ エスエイアールエル
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • DRAM Dynamic Random Access Memory
  • the DRAM includes a plurality of word lines extending in a first direction and a plurality of bit lines extending in a second direction intersecting the first direction.
  • the memory cell is positioned at the intersection of the word line and the bit line.
  • Patent Document 1 discloses an example of a configuration of a DRAM in which a word line and a bit line extend in a direction orthogonal to each other.
  • DRAM memory cell configurations there are various types of DRAM memory cell configurations, one of which is a plurality of active regions constituting a memory cell, which are arranged in the X direction and the Y direction perpendicular to the X direction, respectively.
  • this active region orthogonal arrangement method as shown in FIGS. 10A and 10B, two word lines (WL1, WL2) extend across a plurality of active regions 100A aligned in one direction. That is, two word lines (WL1, WL2) intersecting with one active region 100A constitute a word line pair.
  • Each word line pair is extended to a word line contact region WC located in an element isolation region around the memory mat for connection to a sub word driver (SWD).
  • SWD sub word driver
  • a word line contact plug 1 connected to the upper surface of one word line of the word line pair is provided. Further, the peripheral line 200 connected to the upper surface of the word line contact plug 1 is connected to a sub word driver (SWD).
  • SWD sub word driver
  • the present invention provides a semiconductor device capable of avoiding a short circuit between a word line contact plug and an adjacent word line, and a manufacturing method thereof.
  • a semiconductor device includes: On the semiconductor substrate, memory cell regions arranged in alignment in a first direction and a second direction orthogonal to the first direction, A word line contact region adjacent to the memory cell region in the first direction via a dummy pattern region; A first word line and a second word line extending from the memory cell region to the word line contact region across a plurality of active regions aligned in the first direction; The adjacent first word line and the second word line in one active region located in the memory cell region constitute a word line pair, An interval in the second direction in the memory cell region of the first word line and the second word line constituting the word line pair is narrower than an interval in the second direction in the word line contact region.
  • a semiconductor device includes: On the semiconductor substrate, memory cell regions arranged in alignment in a first direction and a second direction orthogonal to the first direction, A word line contact region adjacent to the memory cell region in the first direction via a dummy pattern region; A first word line and a second word line extending from the memory cell region to the word line contact region across a plurality of active regions aligned in the first direction; The adjacent first word line and the second word line in one active region located in the memory cell region constitute a word line pair, The first word line and the second word line located in the memory cell region and the word line contact region are configured by straight lines extending in the first direction, The first word line and the second word line located in the dummy pattern region are configured by straight lines inclined in the first direction so that the width increases from the memory cell region toward the word line contact region. It is characterized by that.
  • a method for manufacturing a semiconductor device includes: Forming a memory cell region on the semiconductor substrate so as to be aligned in a first direction and a second direction orthogonal to the first direction; Forming a dummy pattern region; Forming a word line contact region adjacent to the memory cell region in the first direction via the dummy pattern region; Forming a plurality of active regions to be aligned in the first direction; Forming a first word line and a second word line so as to extend from the memory cell region to the word line contact region across the plurality of active regions, The adjacent first word line and the second word line in one active region located in the memory cell region constitute a word line pair, The first word line and the second word line located in the memory cell region and the word line contact region are configured by straight lines extending in the first direction, The first word line and the second word line located in the dummy pattern region are configured by straight lines inclined in the first direction so that the width increases from the memory cell region toward the word line contact region. It is characterized by that
  • a short circuit between the word line contact plug and the adjacent word line can be avoided.
  • FIG. 1C is a cross-sectional view of the semiconductor device according to the embodiment of the present invention, taken along line AA in FIG. 1C.
  • 1B is a cross-sectional view of the semiconductor device according to the embodiment of the present invention, taken along line BB in FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention. It is a figure which shows a part of planar structure of the semiconductor device which concerns on embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention. It is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention.
  • FIG. 1E is an overall view of a basic arrangement configuration of a DRAM (Dynamic Random Access Memory) as a semiconductor device.
  • FIG. 1C is an enlarged plan view in the thick line frame R shown in FIG. 1E.
  • 1A is a cross-sectional view taken along line AA shown in FIG. 1C
  • FIG. 1B is a cross-sectional view taken along line BB shown in FIG. 1C.
  • FIG. 1E shows a part of the planar configuration of the semiconductor device according to the present embodiment.
  • a DRAM is configured by arranging a plurality of basic plane configurations shown in FIG. 1E in the X and Y directions.
  • a plurality of bit lines BL1 connected to the sense amplifier SA located at the center and extending in the right X direction (second direction) are arranged.
  • a plurality of word line pairs WLP are arranged in the Y direction (first direction) orthogonal to the extending direction of the bit line BL1.
  • the word line pair WLP includes a first word line WL1 and a second word line WL2.
  • a memory cell (not shown) is arranged at the intersection of each word line and bit line BL1.
  • a first memory cell region MC1 is constituted by a plurality of memory cells arranged in a matrix.
  • the first word line contact region WC1 and the second word line contact region WC2 are arranged at both ends of the first memory cell region MC1 in the word line extending direction via the first dummy pattern region DP1 and the second dummy pattern region DP2, respectively. Is done.
  • a first sub-word driver circuit SWD1 and a second sub-word driver circuit SWD2 are respectively arranged around the first word line contact region WC1 and the second word line contact region WC2 in the Y direction.
  • the first word contact plug 1 for each second word line WL2 constituting the plurality of word line pairs WLP is disposed in the first word line contact region WC1.
  • the second word contact plug 1a for the first word line WL1 is disposed in the second word line contact region WC2 located on the opposite side.
  • a first peripheral wiring 200 and a second peripheral wiring 200a are connected to the contact plug 1 and the contact plug 1a, respectively, and further connected to the first sub-word driver circuit SWD1 and the second sub-word driver circuit SWD2, respectively.
  • the second memory cell region MC2 located on the opposite side of the first memory cell region MC1 with respect to the sense amplifier SA has the same configuration.
  • FIG. 1C is an enlarged plan view of a portion indicated by a thick line frame R in FIG. 1E.
  • FIG. 1C shows an arrangement of a DRAM having a plurality of word lines extending in the Y direction (first direction) and a plurality of bit lines extending in the X direction (second direction) orthogonal to the word line extending direction. Some are shown.
  • the bit line BL is configured to extend in the X direction (second direction) as a whole while being bent in a snake pattern.
  • the word line contact plug 1 is disposed on the memory cell region MC in which the plurality of active regions 100A made of the semiconductor substrate 100 are disposed, and the word line WL disposed in the Y direction. And at least a dummy pattern region DP located between the memory cell region MC and the word line contact region WC. Further, a sub word driver circuit is arranged on the opposite side of the dummy pattern region DP with respect to the word line contact region WC.
  • active regions 100A are regularly arranged in alignment in the Y direction and the X direction, respectively.
  • Each active region 100A includes a first element isolation region 20a extending in the Y direction, a second element isolation region 20b extending in the X ′ direction (third direction) inclined at a positive angle in the X direction, It becomes the structure enclosed by.
  • the active region 100A is configured by an island that extends in the X ′ direction and has a parallelogram shape in plan view.
  • a first word line WL1 and a second word line WL2 extending in the Y direction across a plurality of active regions 100A aligned in the Y direction are arranged.
  • the word line WL is configured as a buried word line embedded in the semiconductor substrate 100.
  • the first word line WL1 and the second word line WL2 arranged in one active region constitute a word line pair WLP.
  • word line pair WLP is arranged for other active regions 100A.
  • One active region 100A includes a first capacitor contact region 2a, a first word line WL1 adjacent to the first capacitor contact region 2a, and a bit line adjacent to the first word line WL1 by arranging the word line pair WLP.
  • the region is divided into five regions: a contact region 3, a second word line WL2 adjacent to the bit line contact region 3, and a second capacitor contact region 2b adjacent to the second word line WL2.
  • a first capacitor 2aa is disposed on the first capacitor contact region 2a
  • a second capacitor 2bb is disposed on the second capacitor contact region 2b.
  • bit line BL is arranged on the bit line contact region 3.
  • the bit line BL connected to the plurality of bit line contact regions 3 adjacent in the X direction and extending in the X direction is connected to the first bit line BL1 extending in the X ′ direction parallel to the active region 100A and the bit line contact.
  • the bit line BL is configured by a snake pattern in which the first bit line BL1 and the second bit line BL2 are alternately arranged and connected for each active region 100A. That is, it extends in the X direction as a whole while bending in the Y direction.
  • the bit line BL formed of the snake pattern has a vertex at the connection portion between the first bit line BL1 and the second bit line BL2, and capacitors 2aa and 2bb between the vertices of the two bit lines BL adjacent in the Y direction. Is placed. As a result, the entire capacitor including the capacitors 2aa and 2bb is arranged in the closest packing.
  • the semiconductor device of this embodiment requires a dummy pattern region DP as a region for tilting a word line extending in the Y direction.
  • the dummy pattern region DP also contributes to avoiding the optical proximity effect in lithography.
  • the dummy pattern region DP is adjacent to the Y direction, and has one end DPL located on the memory cell region MC side and another end DPU located on the word line contact region WC side.
  • the interval between the one end portion DPL and the other one end portion DPU is configured in the range of 2 to 3 times the arrangement pitch P1 of the active regions 100A adjacent in the Y direction.
  • the interval is set in the range of 2 to 3 times the arrangement pitch P1.
  • the word line contact region WC is disposed in the peripheral element isolation region 20c located around the dummy pattern region DP.
  • a sub word driver circuit region (not shown) is arranged around the word line contact region WC in the Y direction.
  • a contact plug 1 to a wiring for connecting to the sub word driver circuit is arranged in the word line contact region WC.
  • the word line pair WLP disposed in the memory cell region MC will be described by paying attention to the active regions 100a and 100b adjacent in the X direction.
  • a word line pair WLP that crosses one active region 100a and extends in the Y direction includes a first word line WL1 and a second word line WL2.
  • the other word line pair WLP extending in parallel with the Y direction has the same configuration.
  • the widths D1 of the first word line WL1 and the second word line are equal.
  • each width is assumed to be F.
  • the interval D2a between the first word line WL1 and the second word line WL2 is also F.
  • the interval W2a between the word line pairs WLP that is, the interval W2a between the second word line WL2 and the first word line WL1 of the adjacent word line pair WLP is 3F.
  • Other adjacent word line pairs have the same configuration. Therefore, the arrangement pitch D4a in the X direction of the word line pair WLP is 6F.
  • the interval D2b between the first word line WL1 and the second word line WL2 extending with the same width as the width D1 (F) in the memory cell region MC is expanded to 2F.
  • the interval W2b between the word line pair WLP that is, the interval W2b between the second word line WL2 and the first word line WL1 of the adjacent word line pair WLP is reduced to 2F.
  • Other adjacent word line pairs have the same configuration. Therefore, the intervals (D2b, W2b) between the first word lines WL1 and the second word lines WL2 arranged in the word line contact region WC are all arranged at equal intervals 2F.
  • the arrangement pitch D4b in the X direction of the word line pair WLP is 6F, which is the same as that of the memory cell region MC. That is, the word line pair WLP is configured to increase the interval between the first word line WL1 and the second word line WL2 from F in the memory cell region MC to 2F in the word line contact region WC while maintaining the arrangement pitch in the X direction. It has become.
  • the semiconductor device of the present embodiment is aligned on the semiconductor substrate 100 in the first direction (Y direction) and the second direction (X direction) orthogonal to the first direction, respectively, in the active region (100A, 100a, 100b), the memory cell region MC in which the memory cell region MC is disposed, the word line contact region WC adjacent in the first direction of the memory cell region MC via the dummy pattern region DP, and the plurality of active regions aligned in the first direction
  • the first word line WL1 and the second word line WL2 extending from the memory cell region MC to the word line contact region WC across 100, and are adjacent in one active region 100A located in the memory cell region MC
  • the first word line WL1 and the second word line WL2 constitute a word line pair WLP, and the first word line WL1 and the second word constituting the word line pair WLP Second direction between D2a within WL2 of the memory cell area MC has a narrower configuration than the second direction between D2b in the word line contact region
  • the word lines WL arranged in the memory cell region MC and the word line contact region WC are all configured by straight lines extending in parallel to the Y direction.
  • the memory cell region MC and the word An interval transition region for shifting the interval in the X direction of the word line pair WLP is required between the line contact region WC and the line contact region WC.
  • the dummy pattern region DP corresponds to the interval transition region.
  • the dummy pattern region DP has the boundary DPL with the memory cell region MC and the boundary DPU with the word line contact region WC.
  • the interval between the boundary DPL and the boundary DPU is configured in a range of 2 to 3 times the arrangement pitch P1 of the active regions 100A adjacent in the Y direction.
  • the first word line WL1 constituting the word line pair WLP includes a first portion WL1a located in the memory cell region MC, WL1b located in the dummy pattern region DP, and a word And a third portion WL1c located in the line contact region WC.
  • the second word line WL2 has a first portion WL2a, a second portion WL2b, and a third portion WL2c.
  • the first portion WL1a and the third portion WL1c are each configured by a straight line extending in the Y direction, while the second portion WL1b is at a negative angle ( ⁇ 5 degrees) in the Y direction. Consists of sloping straight lines.
  • the first portion WL2a and the third portion WL2c are each configured by a straight line extending in the Y direction, but the second portion WL2b is a positive angle (+5 degrees in the Y direction).
  • the first word line WL1 and the second word line WL2 located in the dummy pattern region DP are straight lines that incline in the first direction so that their widths increase from the memory cell region MC toward the word line contact region WC.
  • the second portion WL1b is formed in a parallelogram including at least the two end faces WL1ab and WL1bc in the Y direction.
  • the second portion WL2b constituting the second word line WL2 is also formed of a parallelogram including at least two end faces WL2ab and WL2bc in the Y direction.
  • the memory cell region MC including the active regions (100A, 100a, 100b) arranged in alignment in the first direction and the second direction orthogonal to the first direction on the semiconductor substrate 100, and the dummy The memory cell region MC extends from the memory cell region MC to the word line contact region WC across the word line contact region WC adjacent in the first direction of the memory cell region MC and the plurality of active regions MC aligned in the first direction via the pattern region DP.
  • the first word line WL1 and the second word line WL2 adjacent to each other in one active region 100 located in the memory cell region MC are word line pairs.
  • the first word line WL1 and the second word line WL2 that constitute the WLP and are located in the memory cell region MC and the word line contact region WC are in the first direction.
  • the first word line WL1 and the second word line WL2, which are configured by extending straight lines and are located in the dummy pattern region DP, have a first width so that each width increases from the memory cell region MC toward the word line contact region WC. It is composed of straight lines (WL1b, WL2b) inclined in the direction.
  • the first word line WL1 and the second word line WL2 constituting the word line pair WLP extend in the Y direction through the center in the X direction located between the first word line WL1 and the second word line WL2.
  • the line is symmetrical with respect to the virtual center line.
  • word line contact plugs 1 disposed on the respective second word lines WL2 are disposed.
  • the word line contact plug 1 is arranged on each second word line WL2, but a configuration may be adopted in which each word line contact plug 1 is arranged on each first word line WL1. It is arranged on either one of the word lines.
  • the word line contact plug 1 is connected in the word line contact region WC located on the opposite side of the memory cell region MC.
  • FIG. 1B is a cross-sectional view taken along the line BB of FIG. 1C.
  • the first word line WL1 for burying the first word trench 24aa and the second word line WL2 for burying the second word trench 24bb are arranged in the peripheral element isolation region 20c. They are arranged at equal intervals in the X direction.
  • a word line contact plug 1 connected to the upper surface of the second word line WL2 is arranged in the interlayer insulating film 31, and a peripheral wiring 200 connected to the upper surface of the word line contact plug 1 is arranged, and a sub word driver (not shown). Connected to the circuit.
  • FIG. 1A is a cross-sectional view taken along the line AA in FIG. 1C.
  • a first word trench 24aa whose side surface is in contact with the element isolation region is embedded.
  • the first word line WL1 and the second word line WL2 burying the second word trench 24bb are arranged and connected to the upper surface of the bit contact region 3 sandwiched between the first word trench 24aa and the second word trench 24bb.
  • Bit lines BL are arranged.
  • the relationship of the width of each part described in FIG. 1A and FIG. 1B is the same as FIG. 1C.
  • the word line contact region WC has a configuration in which the intervals between the plurality of word lines are arranged equally, so that the interval between the word lines arranged in the memory cell region MC is larger.
  • the interval between the word lines arranged in the word line contact region WC is increased. Thereby, a short circuit between the word line contact plug 1 and the adjacent word line can be avoided.
  • Each figure C is an enlarged plan view
  • figure A is a sectional view taken along line AA in figure C
  • figure B is a sectional view taken along line BB in figure C.
  • a plurality of active regions 100A and a plurality of dummy active regions 100D surrounded by 20b and made of the semiconductor substrate 100 are formed by a well-known STI (Shallow Trench Isolation) method.
  • the dummy active region 100D is an active region that does not function as a memory cell.
  • Word line contact region WC is formed.
  • the word line contact region WC is set in the peripheral element isolation region 20c.
  • the active region 100A needs to be aligned in the Y direction and the X direction (second direction) orthogonal to the Y direction.
  • the dummy pattern region DP and the word line contact region WC are formed at both ends in the Y direction of the memory cell region MC. Since both are formed in the same configuration, in the following description, Only the upper end will be described.
  • the width of the dummy pattern region DP in the Y direction is within a range of 2 to 3 times the arrangement pitch P1 of the active regions 100A adjacent in the Y direction.
  • the dummy pattern region DP has a lower end DPL at the boundary with the memory cell region MC, and has a DPU at the boundary with the word line contact region WC.
  • the distance between the lower end DPL and the upper end DPU is the width of the dummy pattern region DP in the Y direction.
  • the width in the Y direction of the word line contact region WC is set in a range of 3 to 5 times the arrangement pitch P1 of the active regions 100A adjacent in the Y direction.
  • FIGS. 2A and 2B Two active regions that cross the line AA in FIG. 2C and are adjacent in the X direction are defined as 100a and 100b.
  • a first mask film 21a made of a silicon nitride film having a thickness of 40 nm is formed on the entire surface by plasma CVD. .
  • a second mask film 21b made of an amorphous carbon film having a thickness of 150 nm is formed by plasma CVD.
  • a third mask film 21c made of a silicon oxide film having a thickness of 40 nm is formed by plasma CVD.
  • a first pattern 23 made of a photoresist is formed on the third mask film 21c by lithography.
  • individual first patterns 23A and 23B extending in the Y direction from the memory cell region MC to the word line contact region WC are designated.
  • the first pattern formed on the memory cell region MC is formed on the MC first pattern 23a
  • the first pattern formed on the dummy pattern region DP is formed on the DP first pattern 23b
  • the word line contact region WC is 23c.
  • FIG. 2A shows a cross section of the MC first pattern 23a formed on the memory cell region MC.
  • the width of the MC first pattern 23a in the X direction is F, and the interval between adjacent MC first patterns 23a is 5F. Therefore, the arrangement pitch of the MC first patterns 23a is 6F.
  • the MC first recess 23g having a width in the X direction of 5F is formed in the memory cell region MC.
  • F is set to 20 nm, for example.
  • FIG. 2B shows a cross section of the WC first pattern 23c formed on the word line contact region WC.
  • the width of the WC first pattern 23c in the X direction is 2F, and the interval between adjacent WC first patterns 23c is 4F. Therefore, the arrangement pitch of the WC first pattern is also 6F.
  • a WC first recess 23h having a width of 4F in the X direction is formed in the word line contact region WC.
  • Both the MC first pattern 23a and the WC first pattern 23c are formed as rectangles extending in the Y direction.
  • the DP first pattern 23b formed on the dummy pattern region DP is formed in a left-right symmetrical inverted trapezoid having an upper base of 2F and a lower base of F. That is, the DP first pattern 23b is formed in an inverted trapezoid in which the distance between the opposing side surfaces continuously increases so that the width in the X direction doubles from the memory cell region MC side toward the word line contact region WC side. Is done.
  • a first sacrificial film 24 made of a silicon oxide film having a thickness of F is formed on the entire surface so as to cover the first pattern 23.
  • the first sacrificial film 24 formed on the surface of the photoresist having poor heat resistance is formed by using an MLD (Molecule layer deposition) method capable of forming a film at a low temperature ( ⁇ 100 ° C.).
  • MLD Molecule layer deposition
  • the first sacrificial film 24 is formed so as to surround the peripheral side surfaces of the first patterns 23A and 23B, and has a pair of side wall portions 24a and 24b formed along two side surfaces facing each other in the X direction. . Furthermore, the end surface sidewall portions 24c formed on the side surfaces of the Y direction end portions of the first patterns 23A and 23B are formed.
  • the second sacrificial film 25 made of an organic film is formed by a spin coating method so as to bury all the recesses formed on the surface. Thereafter, the second sacrificial film 25 formed on the upper surface of the first sacrificial film 24 is removed, and the upper surface of the first sacrificial film 24 is exposed.
  • FIGS. A and B are omitted because they have the same configuration as FIGS. 4A and 4B.
  • the first patterns 23A and 23B are extended in the X direction by lithography so as to cover the end surface sidewall portions 24c formed on the side surfaces of the Y direction end portions, and the peripheral circuit region is formed.
  • a third sacrificial film 26 made of a covering photoresist is formed. As a result, the upper surface of the first sacrificial film 24 located in the memory cell region MC, the dummy pattern region DP, and the word line contact region WC is exposed.
  • FIGS. 6A-6C (Second pattern formation step) Reference is now made to FIGS. 6A-6C.
  • the first sacrificial film 24 whose upper surface is exposed is selectively removed.
  • the side wall portions 24a and 24b formed of the first sacrificial film 24 are removed, and a second pattern 24P including the first word trench opening 24aa and the second word trench opening 24bb is formed.
  • the first word trench opening 24aa and the second word trench opening 24bb adjacent to each other across the first patterns 23A and 23B constitute a word trench opening pair.
  • the first sacrificial film 24 is composed of a silicon oxide film.
  • the side wall portions 24a and 24b made of the first sacrificial film are etched, the upper surface of the third mask film 21c is exposed on the bottom surface.
  • the third mask film 21c is also composed of a silicon oxide film, it is continuously etched, and etching proceeds until the upper surface of the second sacrificial film 21b made of an amorphous carbon film is exposed.
  • a second pattern 24P composed of the first word trench opening 24aa and the second word trench opening 24bb is formed so that the upper surface of the second mask film 21b made of an amorphous carbon film is exposed on the bottom surface.
  • the end surface sidewall portion 24c is covered with the third sacrificial film 26, it is not etched. Therefore, no opening is formed at the position of the end surface sidewall portion 24c. If an opening is formed at the position of the end surface sidewall portion 24c, the first word trench opening 24aa and the second word trench opening 24bb are connected via the opening formed in the end surface. In this case, there arises a problem that the first word line WL1 and the second word line WL2 formed by filling the word trench opening in a later process are short-circuited.
  • the interval between each pair of word trench openings constituting the second pattern 24P is 3F in the memory cell region MC and 2F in the word line contact region WC. Further, the width in the X direction of each of the first word trench opening 24aa and the second word trench opening 24bb constituting the word trench opening pair is F. The interval between the first word trench opening 24aa and the second word trench opening 24bb is equal to F in the memory cell region MC, equal to 2F in the word line contact region, and from the memory cell region MC to the word line contact in the dummy pattern region DP. The unequal intervals change continuously from F to 2F toward the region WC.
  • FIGS. 7A-7C (Second pattern transfer forming step) Reference is now made to FIGS. 7A-7C.
  • the third sacrificial film 26, the second sacrificial film 25, and the first patterns 23A and 23B are removed by a dry etching method using oxygen plasma.
  • the upper surfaces of the first sacrificial film 24 and the third mask film 21c made of a silicon oxide film and the partial upper surface of the second mask film 21b made of an amorphous carbon film are exposed.
  • the second mask film 21b made of an amorphous carbon film is etched by a dry etching method using oxygen plasma to form a second pattern 24P. Is transferred to the second mask film 21b.
  • the upper surface of the first mask film 21a made of a silicon nitride film is exposed at the bottom surfaces of the first word trench opening 24aa and the second word trench opening 24bb.
  • the first sacrificial film 24 and the third mask film 21c used as the mask are removed with a hydrofluoric acid (HF) -containing solution.
  • the first mask film 21a made of the silicon nitride film is not removed with the HF-containing solution.
  • the end surface sidewall portions 24c remaining on the side surfaces of the Y direction end portions of the first patterns 23A and 23B are also removed.
  • the second mask film 21b is etched by a dry etching method to transfer the second pattern 24P to the first mask film 21a.
  • the upper surface of the active region 100 is exposed at the portion of the bottom surface of the first word trench opening 24aa and the second word trench opening 24bb that intersects the active region 100, and the second element isolation region 20b and The upper surfaces of the peripheral element isolation regions 20c are exposed.
  • FIGS. 9A and 9B Reference is now made to FIGS. 9A and 9B.
  • FIG. C is omitted because it is the same as FIG. 8C.
  • the active regions 100a and 100b and the element isolation regions 20b and 20c whose upper surfaces are exposed are etched by a dry etching method, so that the first word trench 24AA and the second word A trench 24BB is formed.
  • a step of forming a gate insulating film on the inner surface of each word trench, covering the gate insulating film, the lower part of the first word trench 24AA and the second A step of forming the first word line WL1 and the second word line WL2 by burying the lower portion of the two-word trench 24BB with a conductor 27, a step of forming a cap insulating film 28 covering the upper surface of each word line, and a snake pattern in plan view
  • Forming step forming second interlayer insulating film 32, capacitor contact not shown on capacitor contact regions 2a, 2b
  • a semiconductor device constituting a DRAM is manufactured through a step of forming a top plug, a step of forming capacitors 2aa and 2bb connected to the capacitor contact plug, a step of forming a third interlayer insulating film, and a step of forming an upper layer wiring. Can do.
  • the first pattern 23 that becomes the core continuously in the Y direction with a configuration in which the width in the X direction in the memory cell region MC is narrower than the width in the X direction in the word line contact region WC. Since the double patterning method is used in which the sacrificial film formed along the side surface of the first pattern 23 is selectively removed to form the second pattern 24P.
  • the second pattern 24P can be formed by matching.
  • each word line formed at unequal pitch intervals in the X direction in the memory cell region MC, and in the X direction in the word line contact region WC. can be formed as word lines with equal pitch intervals.
  • the distance between the word lines in the word line contact region WC is increased, so that a short circuit between the word line contact plug 1 and the adjacent word line can be avoided.

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Abstract

　半導体基板上で、第１方向（Y方向）及び第１方向に直交する第２方向（X方向）に各々整列して配置されるメモリセル領域と、ダミーパターン領域を介してメモリセル領域の第１方向（Y方向）に隣接するワード線コンタクト領域と、第１方向（Y方向）に整列する複数の活性領域に跨りメモリセル領域からワード線コンタクト領域まで延在する第１ワード線及び第２ワード線とを有する。メモリセル領域に位置する一つの活性領域内で隣接する第１ワード線と第２ワード線とはワード線ペアを構成する。ワード線ペアを構成する第１ワード線及び第２ワード線のメモリセル領域における第２方向（X方向）の間隔は、ワード線コンタクト領域における第２方向（X方向）の間隔より狭い。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　半導体記憶装置の一つにＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、第１方向に延在する複数のワード線と、第１方向に交差する第２方向に延在する複数のビット線を備える。ワード線とビット線の交点にメモリセルが位置する構成を有している。
　特開平１０－１７３１５３号公報（特許文献１）には、ワード線とビット線が直交する方向に延在するＤＲＡＭの構成の例が開示されている。
特開平１０－１７３１５３号公報
　ＤＲＡＭのメモリセル構成には種々の方式が存在するが、その一つにメモリセルを構成する複数の活性領域がＸ方向およびＸ方向に直交するＹ方向にそれぞれ整列して配置される活性領域直交配置方式がある。この活性領域直交配置方式では、図１０A、図１０Bに示すように、一方向に整列する複数の活性領域１００Ａに跨って２本のワード線（ＷＬ１、ＷＬ２）が延在する構成となる。すなわち、一つの活性領域１００Ａに交差する二つのワード線（ＷＬ１、ＷＬ２）はワード線ペアを構成する。各々のワード線ペアは、サブワードドライバー（ＳＷＤ）に接続するたにメモリマット周辺の素子分離領域に位置するワード線コンタクト領域ＷＣまで延伸される。
　ワード線コンタクト領域ＷＣにおいて、ワード線ペアの一方のワード線の上面に接続するワード線コンタクトプラグ１が設けられる。さらに、ワード線コンタクトプラグ１の上面に接続する周辺配線２００によりサブワードドライバー（ＳＷＤ）に接続される。
　しかし、上記の構成では、ワード線ペアを構成する２本のワード線の間隔Ｄ２ａが狭いために、半導体装置が微細化されると、一方のワード線ＷＬ２の上面に配置されるワード線コンタクトプラグ１と、ワード線ペアを構成する他の一方のワード線ＷＬ１が短絡する問題が発生する。
　本発明は、ワード線コンタクトプラグと隣接ワード線との短絡を回避することが可能な半導体装置及びその製造方法を提供する。
　本発明の一態様に係る半導体装置は、
　半導体基板上で、第１方向及び前記第１方向に直交する第２方向に各々整列して配置されるメモリセル領域と、
　ダミーパターン領域を介して前記メモリセル領域の前記第１方向に隣接するワード線コンタクト領域と、
　前記第１方向に整列する複数の活性領域に跨り前記メモリセル領域から前記ワード線コンタクト領域まで延在する第１ワード線及び第２ワード線と、を有し、
　前記メモリセル領域に位置する一つの前記活性領域内で隣接する前記第１ワード線と前記第２ワード線とはワード線ペアを構成し、
　前記ワード線ペアを構成する前記第１ワード線及び前記第２ワード線の前記メモリセル領域における前記第２方向の間隔は、前記ワード線コンタクト領域における前記第２方向の間隔より狭いことを特徴とする。
　本発明の他の態様に係る半導体装置は、
　半導体基板上で、第１方向及び前記第１方向に直交する第２方向に各々整列して配置されるメモリセル領域と、
　ダミーパターン領域を介して前記メモリセル領域の前記第１方向に隣接するワード線コンタクト領域と、
　前記第１方向に整列する複数の活性領域に跨り前記メモリセル領域から前記ワード線コンタクト領域まで延在する第１ワード線及び第２ワード線と、を有し、
　前記メモリセル領域に位置する一つの前記活性領域内で隣接する前記第１ワード線と前記第２ワード線とはワード線ペアを構成し、
　前記メモリセル領域及び前記ワード線コンタクト領域に位置する前記第１ワード線及び前記第２ワード線は前記第１方向に延在する直線で構成され、
　前記ダミーパターン領域に位置する前記第１ワード線及び前記第２ワード線は、前記メモリセル領域から前記ワード線コンタクト領域に向かって幅が拡大するように前記第１方向に傾斜する直線で構成されることを特徴とする。
　また、本発明の一態様に係る半導体装置の製造方法は、
　半導体基板上に、第１方向及び前記第１方向に直交する第２方向に各々整列するようにメモリセル領域を形成する工程と、
　ダミーパターン領域を形成する工程と、
　前記ダミーパターン領域を介して、前記メモリセル領域の前記第１方向に隣接するワード線コンタクト領域を形成する工程と、
　前記第１方向に整列するように複数の活性領域を形成する工程と、
　前記複数の活性領域に跨り前記メモリセル領域から前記ワード線コンタクト領域まで延在するように第１ワード線及び第２ワード線を形成する工程と、を有し、
　前記メモリセル領域に位置する一つの前記活性領域内で隣接する前記第１ワード線と前記第２ワード線とはワード線ペアを構成し、
　前記メモリセル領域及び前記ワード線コンタクト領域に位置する前記第１ワード線及び前記第２ワード線は前記第１方向に延在する直線で構成され、
　前記ダミーパターン領域に位置する前記第１ワード線及び前記第２ワード線は前記メモリセル領域から前記ワード線コンタクト領域に向かって幅が拡大するように前記第１方向に傾斜する直線で構成されることを特徴とする。
　本発明によれば、ワード線コンタクトプラグと隣接ワード線との短絡を回避することができる。
本発明の実施の形態に係る半導体装置の図１CのＡ－Ａ断面図である。 本発明の実施の形態に係る半導体装置の図１CのＢ－Ｂ断面図である。 本発明の実施の形態に係る半導体装置の平面図である。 本発明の実施の形態に係る半導体装置の平面構成の一部を示す図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 従来技術に係る半導体装置の全体配置構成を説明するための平面図である。 図１０AのＲ部分を拡大した平面図である。
　以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　本発明の実施形態に係る半導体装置について、図１A、図１B、図１C、図１Eを用いて説明する。ここで、図１Eは、半導体装置としてのＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の基本配置構成の全体図である。図１Cは図１Eに示した太線枠Ｒ内の拡大平面図である。図１Aは図１Cに示したＡ－Ａ線断面図、図１Bは図１Cに示したＢ－Ｂ線断面図である。
　まず、図１Eを参照する。図１Eは、本実施形態に係る半導体装置の平面構成の一部を示している。図１Eに示した基本平面構成がＸ方向およびＹ方向に複数配列されてＤＲＡＭが構成される。中央に位置するセンスアンプＳＡに接続し、右のＸ方向（第２方向）に延在する複数のビット線ＢＬ１が配置される。ビット線ＢＬ１の延在方向に直交するＹ方向（第１方向）に複数のワード線ペアＷＬＰが配置される。
　ワード線ペアＷＬＰは第１ワード線ＷＬ１および第２ワード線ＷＬ２で構成される。各々のワード線とビット線ＢＬ１の交点にメモリセル（図示せず）が配置される。マトリックス状に配置された複数のメモリセルにより第１メモリセル領域ＭＣ１が構成される。第１メモリセル領域ＭＣ１のワード線延在方向の両端には第１ダミーパターン領域ＤＰ１、第２ダミーパターン領域ＤＰ２を介して第１ワード線コンタクト領域ＷＣ１、第２ワード線コンタクト領域ＷＣ２が各々配置される。さらに、第１ワード線コンタクト領域ＷＣ１、第２ワード線コンタクト領域ＷＣ２の各々のＹ方向の周囲には第１サブワードドライバー回路ＳＷＤ１、第２サブワードドライバー回路ＳＷＤ２が各々配置される。
　本実施形態では、複数のワード線ペアＷＬＰを構成する各々の第２ワード線ＷＬ２に対する第１ワードコンタクトプラグ１が第１ワード線コンタクト領域ＷＣ１に配置される。第１ワード線ＷＬ１に対する第２ワードコンタクトプラグ１ａは反対側に位置する第２ワード線コンタクト領域ＷＣ２に配置される。コンタクトプラグ１およびコンタクトプラグ１ａには第１周辺配線２００および第２周辺配線２００ａが各々接続され、さらに第１サブワードドライバー回路ＳＷＤ１および第２サブワードドライバー回路ＳＷＤ２に各々接続される。なお、センスアンプＳＡに対し第１メモリセル領域ＭＣ１の反対側に位置する第２メモリセル領域ＭＣ２も同様の構成となっている。
　以下、図１Eに太線枠Ｒで示した部分の拡大平面図となる図１Cを用いて、本実施形態の構成について説明する。図１Cは、Ｙ方向（第１方向）に延在する複数のワード線と、ワード線延在方向に直交するＸ方向（第２方向）に延在する複数のビット線を有するＤＲＡＭの配置の一部を示している。ビット線ＢＬはスネークパターンで折れ曲がりながら全体としてＸ方向（第２方向）に延在する構成となっている。
　本実施形態の半導体装置は、半導体基板１００からなる複数の活性領域１００Ａが配置されるメモリセル領域ＭＣと、Ｙ方向に延在して配置されるワード線ＷＬ上にワード線コンタクトプラグ１が配置されるワード線コンタクト領域ＷＣと、メモリセル領域ＭＣとワード線コンタクト領域ＷＣの間に位置するダミーパターン領域ＤＰと、を少なくとも有する。さらに、ワード線コンタクト領域ＷＣに対してダミーパターン領域ＤＰの反対側にはサブワードドライバー回路が配置される。
　メモリセル領域ＭＣには、Ｙ方向およびＸ方向にそれぞれ整列して規則的に活性領域１００Ａが配置される。個々の活性領域１００Ａは、Ｙ方向に延在する第１素子分離領域２０ａと、Ｘ方向に正の角度で傾斜するＸ’方向（第３方向）に延在する第２素子分離領域２０ｂと、で囲まれる構成となる。これにより、活性領域１００Ａは、Ｘ’方向に延在し、平面視で平行四辺形となる島で構成される。Ｙ方向に整列する複数の活性領域１００Ａに跨ってＹ方向に延在する第１ワード線ＷＬ１と第２ワード線ＷＬ２とが配置される。
　図１Aに示すように、ワード線ＷＬは半導体基板１００内に埋設される埋め込みワード線として構成される。一つの活性領域内に配置される第１ワード線ＷＬ１および第２ワード線ＷＬ２はワード線ペアＷＬＰを構成する。他の活性領域１００Ａについても同様にワード線ペアＷＬＰが配置される。一つの活性領域１００Ａは、ワード線ペアＷＬＰが配置されることにより、第１容量コンタクト領域２ａ、第１容量コンタクト領域２ａに隣接する第１ワード線ＷＬ１、第１ワード線ＷＬ１に隣接するビット線コンタクト領域３、ビット線コンタクト領域３に隣接する第２ワード線ＷＬ２、第２ワード線ＷＬ２に隣接する第２容量コンタクト領域２ｂの５つの領域に分割される。第１容量コンタクト領域２ａ上には第１キャパシタ２ａａが配置され、第２容量コンタクト領域２ｂ上には第２キャパシタ２ｂｂが配置される。
　一方、ビット線コンタクト領域３上にはビット線ＢＬが配置される。Ｘ方向に隣接する複数のビット線コンタクト領域３に接続してＸ方向に延在するビット線ＢＬは、活性領域１００Ａに平行なX’方向に延在する第１ビット線ＢＬ１と、ビット線コンタクト領域３上で活性領域１００Ａに交差するX’’方向に延在する第２ビット線ＢＬ２と、を有している。
　さらに、ビット線ＢＬは、活性領域１００Ａごとに第１ビット線ＢＬ１と第２ビット線ＢＬ２とが交互に配置接続されるスネークパターンで構成される。すなわち、Ｙ方向に折れ曲がりながら全体としてＸ方向に延在している。スネークパターンで構成されるビット線ＢＬは、第１ビット線ＢＬ１と第２ビット線ＢＬ２の接続部が頂点となり、Ｙ方向に隣接する２本のビット線ＢＬの各々の頂点間にキャパシタ２ａａ、２ｂｂが配置される。これにより、キャパシタ２ａａ、２ｂｂを含む全体のキャパシタは最密充填で配置される構成となる。
　ダミーパターン領域ＤＰには、半導体装置の動作には寄与しないダミー活性領域１００Ｄやダミービット線ＤＢＬが配置される。本実施形態の半導体装置は、後述するように、Ｙ方向に延在するワード線を傾斜させる領域としてダミーパターン領域ＤＰが必要である。ダミーパターン領域ＤＰはリソグラフィにおける光近接効果を回避することにも寄与している。
　ダミーパターン領域ＤＰは、Ｙ方向に隣接し、メモリセル領域MC側に位置する一端部ＤＰＬとワード線コンタクト領域ＷＣ側に位置する他の一端部ＤＰＵを有している。一端部ＤＰＬと他の一端部ＤＰＵの間隔は、Ｙ方向に隣接する活性領域１００Ａの配置ピッチＰ１の２～３倍の範囲で構成される。ここで、上記間隔が２より狭い範囲では、傾斜ワード線の形成が困難となって断線する問題が発生する。また、上記間隔が３より広くなると半導体装置の縮小化の弊害となる。このような理由から、本実施形態では、上記間隔を配置ピッチＰ１の２～３倍の範囲に設定している。
　ワード線コンタクト領域WCは、ダミーパターン領域DPに隣接する周囲に位置する周辺素子分離領域２０ｃに配置される。ワード線コンタクト領域WCのY方向の周囲には、図示しないサブワードドライバー回路領域が配置される。メモリセル領域MCからワード線コンタクト領域WCまでY方向に延在するワード線には、ワード線コンタクト領域WCにおいて、サブワードドライバー回路へ接続するための配線へのコンタクトプラグ１が配置される。
　メモリセル領域MCに配置されるワード線ペアWLPについて、X方向に隣接する活性領域１００ａおよび１００ｂに注目して説明する。一つの活性領域１００ａに交差してＹ方向に延在するワード線ペアＷＬＰは、第１ワード線ＷＬ１および第２ワード線ＷＬ２で構成される。Ｙ方向に平行に延在する他のワード線ペアＷＬＰについても同様の構成となっている。第１ワード線ＷＬ１および第２ワード線の幅Ｄ１は等しくなっている。ここでは、各々の幅をＦとする。また、第１ワード線ＷＬ１と第２ワード線ＷＬ２の間隔Ｄ２ａも同じくＦで配置されている。ワード線ペアＷＬＰの間隔Ｗ２ａ、すなわち、隣接するワード線ペアＷＬＰの第２ワード線ＷＬ２と第１ワード線ＷＬ１との間隔Ｗ２ａは３Ｆとなっている。他の隣接するワード線ペア間も同じ構成となっている。したがって、ワード線ペアＷＬＰのＸ方向の配置ピッチＤ４ａは６Ｆとなっている。
　一方、ワード線コンタクト領域ＷＣにおいては、メモリセル領域ＭＣでの幅Ｄ１（Ｆ）と同じ幅で延在する第１ワード線ＷＬ１と第２ワード線ＷＬ２との間隔Ｄ２ｂは２Ｆに拡大されている。また、ワード線ペアＷＬＰの間隔Ｗ２ｂ、すなわち、隣接するワード線ペアＷＬＰの第２ワード線ＷＬ２と第１ワード線ＷＬ１との間隔Ｗ２ｂは２Ｆに縮小されている。他の隣接するワード線ペア間も同じ構成となっている。したがって、ワード線コンタクト領域ＷＣに配置される各々の第１ワード線ＷＬ１および第２ワード線ＷＬ２の各々の間隔（Ｄ２ｂ、Ｗ２ｂ）は全て等間隔の２Ｆで配置されている。
　なお、ワード線ペアＷＬＰのＸ方向の配置ピッチＤ４ｂはメモリセル領域ＭＣと同じ６Ｆとなっている。すなわち、ワード線ペアＷＬＰは、Ｘ方向の配置ピッチを維持しつつ、第１ワード線ＷＬ１と第２ワード線ＷＬ２の間隔をメモリセル領域ＭＣのＦからワード線コンタクト領域ＷＣの２Ｆに拡大させる構成となっている。
　上記のように、本実施形態の半導体装置は、半導体基板１００上で、第１方向（Ｙ方向）および第１方向に直交する第２方向（Ｘ方向）に各々整列して活性領域（１００Ａ、１００ａ、１００ｂ）が配置されるメモリセル領域ＭＣと、ダミーパターン領域ＤＰを介してメモリセル領域ＭＣの第１方向に隣接するワード線コンタクト領域ＷＣと、第１方向に整列する複数の前記活性領域１００に跨りメモリセル領域ＭＣからワード線コンタクト領域ＷＣまで延在する第１ワード線ＷＬ１および第２ワード線ＷＬ２と、を有し、メモリセル領域ＭＣに位置する一つの活性領域１００Ａ内で隣接する第１ワード線ＷＬ１と第２ワード線ＷＬ２とはワード線ペアＷＬＰを構成し、ワード線ペアＷＬＰを構成する第１ワード線ＷＬ１および第２ワード線ＷＬ２のメモリセル領域ＭＣ内における第２方向の間隔Ｄ２ａは、ワード線コンタクト領域ＷＣにおける第２方向の間隔Ｄ２ｂより狭い構成を有している。
　メモリセル領域ＭＣおよびワード線コンタクト領域ＷＣに配置される各々のワード線ＷＬは全てＹ方向に平行に延在する直線で構成される。Ｙ方向に離間しているメモリセル領域ＭＣおよびワード線コンタクト領域ＷＣに跨って各々の領域におけるＸ方向の間隔が異なって連続するワード線ペアＷＬＰを配置するためには、メモリセル領域ＭＣとワード線コンタクト領域ＷＣとの間にワード線ペアＷＬＰのＸ方向の間隔を変移させる間隔変移領域が必要となる。本実施形態では、ダミーパターン領域ＤＰが間隔変移領域に相当する。
　前述のように、ダミーパターン領域ＤＰは、メモリセル領域ＭＣとの境界ＤＰＬと、ワード線コンタクト領域ＷＣとの境界ＤＰＵと、を有している。境界ＤＰＬと境界ＤＰＵの間隔は、Ｙ方向に隣接する活性領域１００Ａの配置ピッチＰ１の２～３倍の範囲で構成される。ダミーパターン領域ＤＰを配置することにより、ワード線ペアＷＬＰを構成する第１ワード線ＷＬ１は、メモリセル領域ＭＣ内に位置する第１部分ＷＬ１ａと、ダミーパターン領域ＤＰ内に位置するＷＬ１ｂと、ワード線コンタクト領域ＷＣ内に位置する第３部分ＷＬ１ｃと、で構成される。第２ワード線ＷＬ２についても同様に、第１部分ＷＬ２ａ、第２部分ＷＬ２ｂ、第３部分ＷＬ２ｃを有している。
　第１ワード線ＷＬ１の内、第１部分ＷＬ１ａ、第３部分ＷＬ１ｃは、各々Ｙ方向に延在する直線で構成されるが、第２部分ＷＬ１ｂはＹ方向に負の角度（－５度）で傾斜する直線で構成される。一方、第２ワード線ＷＬ２の内、第１部分ＷＬ２ａ、第３部分ＷＬ２ｃは、各々Ｙ方向に延在する直線で構成されるが、第２部分ＷＬ２ｂはＹ方向に正の角度（+５度）で傾斜する直線で構成される。
　これにより、ダミーパターン領域ＤＰに位置する第１ワード線ＷＬ１および第２ワード線ＷＬ２はメモリセル領域ＭＣからワード線コンタクト領域ＷＣに向かって各々の幅が拡大するように第１方向に傾斜する直線で構成される。したがって、第２部分ＷＬ１ｂは、Ｙ方向の２端面ＷＬ１ａｂおよびＷＬ１ｂｃを少なくとも含む平行四辺形で構成される。また、第２ワード線ＷＬ２を構成する第２部分ＷＬ２ｂも同様にＹ方向の２端面ＷＬ２ａｂおよびＷＬ２ｂｃを少なくとも含む平行四辺形で構成される。
　上記のように、半導体基板１００上で、第１方向および第１方向に直交する第２方向に各々整列して配置される活性領域（１００Ａ、１００ａ、１００ｂ）を含むメモリセル領域ＭＣと、ダミーパターン領域ＤＰを介してメモリセル領域ＭＣの第１方向に隣接するワード線コンタクト領域ＷＣと、第１方向に整列する複数の活性領域ＭＣに跨りメモリセル領域ＭＣからワード線コンタクト領域ＷＣまで延在する第１ワード線ＷＬ１および第２ワード線ＷＬ２と、を有し、メモリセル領域ＭＣに位置する一つの活性領域１００内で隣接する第１ワード線ＷＬ１と第２ワード線ＷＬ２とはワード線ペアＷＬＰを構成し、メモリセル領域ＭＣおよびワード線コンタクト領域ＷＣに位置する第１ワード線ＷＬ１および第２ワード線ＷＬ２は第１方向に延在する直線で構成され、ダミーパターン領域ＤＰに位置する第１ワード線ＷＬ１および第２ワード線ＷＬ２はメモリセル領域ＭＣからワード線コンタクト領域ＷＣに向かって各々の幅が拡大するように第１方向に傾斜する直線（ＷＬ１ｂ、ＷＬ２ｂ）で構成される。
　ワード線ペアＷＬＰを構成する第１ワード線ＷＬ１と第２ワード線ＷＬ２とは、第１ワード線ＷＬ１および第２ワード線ＷＬ２の間に位置するＸ方向の中心を通ってＹ方向に延在する仮想中心線に対して線対称の配置となっている。
　ワード線コンタクト領域ＷＣには各々の第２ワード線ＷＬ２上に配置されるワード線コンタクトプラグ１が配置される。本実施形態では、各々の第２ワード線ＷＬ２上にワード線コンタクトプラグ１を配置しているが、各々の第１ワード線ＷＬ１上に配置する構成としても良い。いずれか一方の各々のワード線上に配置する。ワード線コンタクトプラグ１が接続されないワード線に対しては、メモリセル領域ＭＣの反対側に位置するワード線コンタクト領域WCでワード線コンタクトプラグ１が接続される構成となる。
　図１Cに示したワード線コンタクト領域ＷＣにおいて、隣接するワード線コンタクトプラグ１はＸ方向において千鳥状に配置される。また、図１Bは、図１CのＢ－Ｂ断面図である。図１Bの断面図に示したように、周辺素子分離領域２０ｃ内に配置される第１ワードトレンチ２４ａａを埋設する第１ワード線ＷＬ１と第２ワードトレンチ２４ｂｂを埋設する第２ワード線ＷＬ２とがＸ方向に等間隔で配置されている。その内、第２ワード線ＷＬ２の上面に接続するワード線コンタクトプラグ１が層間絶縁膜３１中に配置され、さらに、ワード線コンタクトプラグ１の上面に接続する周辺配線２００が配置され図示しないサブワードドライバー回路へ接続される。
　図１Aは、図１CのＡ－Ａ断面図である。図１Aに示したように、第１および第２素子分離領域２０ａ、２０ｂに挟まれて位置する各々の活性領域１００ａ、１００ｂ内には、素子分離領域に側面が接する第１ワードトレンチ２４ａａを埋設する第１ワード線ＷＬ１と、第２ワードトレンチ２４ｂｂを埋設する第２ワード線ＷＬ２が配置され、第１ワードトレンチ２４ａａと第２ワードトレンチ２４ｂｂに挟まれたビットコンタクト領域３の上面に接続してビット線ＢＬが配置されている。ここで、図１A、図１Bに記載した各部の幅の関係は、図１Cと同じである。
　上述のように、本発明の実施形態によれば、ワード線コンタクト領域WCでは複数のワード線の間隔が等しく配置される構成となるので、メモリセル領域MCに配置されるワード線の間隔よりもワード線コンタクト領域WCに配置されるワード線の間隔が拡大される。これにより、ワード線コンタクトプラグ１と隣接するワード線との短絡を回避することができる。
　次に、上記のＤＲＡＭを構成する半導体装置の製造方法について、図２から図９を用いて説明する。なお、各C図は拡大平面図、A図はC図のＡ－Ａ断面図、B図はC図のＢ－Ｂ断面図である。
（活性領域形成工程）
　まず、図２Cを参照する。ｐ型の単結晶シリコン基板からなる半導体基板１００上に、Ｙ方向（第１方向）に延在する第１素子分離領域２０ａとＸ’方向（第３方向）に延在する第２素子分離領域２０ｂとで囲まれ半導体基板１００からなる複数の活性領域１００Ａおよび複数のダミー活性領域１００Ｄを周知のＳＴＩ（Shallow Trench Isolation）法により形成する。ダミー活性領域１００Ｄは、メモリセルとしては機能しない活性領域である。
　これにより、メモリセルとして機能する活性領域１００Ａが整列して配置されるメモリセル領域ＭＣと、メモリセル領域ＭＣのＹ方向に隣接するダミーパターン領域ＤＰと、ダミーパターン領域ＤＰのＹ方向に隣接するワード線コンタクト領域ＷＣが形成される。ワード線コンタクト領域ＷＣは周辺素子分離領域２０ｃ内に設定される。なお、本実施形態では、活性領域１００Ａは、Ｙ方向およびＹ方向に直交するＸ方向（第２方向）に整列して配置されることが必要である。
　図１Eに示したように、ダミーパターン領域ＤＰおよびワード線コンタクト領域ＷＣは、メモリセル領域ＭＣのＹ方向の両端に形成されるが、いずれも同様の構成で形成されるので、以降の説明では上端部のみについて説明する。
　ダミーパターン領域ＤＰのＹ方向の幅は、Ｙ方向に隣接する活性領域１００Ａの配置ピッチＰ１の２～３倍の範囲内とする。ダミーパターン領域ＤＰは、メモリセル領域ＭＣとの境界に下端ＤＰＬを有し、ワード線コンタクト領域ＷＣとの境界にＤＰＵを有している。下端ＤＰＬと上端ＤＰＵの距離がダミーパターン領域ＤＰのＹ方向の幅となる。また、ワード線コンタクト領域ＷＣのＹ方向の幅は、Ｙ方向に隣接する活性領域１００Ａの配置ピッチＰ１の３～５倍の範囲内とする。
（第１パターン形成工程）
　次に、図２A、図２Bを参照する。ここでは、図２CのＡ－Ａ断面線に交差してＸ方向に隣接する二つの活性領域を１００ａ、１００ｂとする。第１素子分離領域２０ａおよび第２素子分離領域２０ｂで囲まれた活性領域１００ａ、１００ｂを形成した後、全面に厚さ４０ｎｍの窒化シリコン膜からなる第１マスク膜２１ａをプラズマＣＶＤ法により形成する。
　次に、厚さ１５０ｎｍの非晶質カーボン膜からなる第２マスク膜２１ｂをプラズマＣＶＤ法により形成する。次に、厚さ４０ｎｍの酸化シリコン膜からなる第３マスク膜２１ｃをプラズマＣＶＤ法により積層形成する。
　次に、リソグラフィにより第３マスク膜２１ｃ上にホトレジストからなる第１パターン２３を形成する。ここでは、説明の便宜上、図２Cに示すように、メモリセル領域ＭＣからワード線コンタクト領域ＷＣに渡ってＹ方向に延在する個別の第１パターン２３Ａ、２３Ｂを指定する。また、メモリセル領域ＭＣ上に形成された第１パターンをＭＣ第１パターン２３ａ、ダミーパターン領域ＤＰ上に形成された第１パターンをＤＰ第１パターン２３ｂ、ワード線コンタクト領域ＷＣ上に形成されたＷＣ第１パターンを２３ｃとする。
　図２Aは、メモリセル領域ＭＣ上に形成されたＭＣ第１パターン２３ａの断面を示している。ＭＣ第１パターン２３ａのＸ方向の幅はＦであり、隣接するＭＣ第１パターン２３ａの間隔は５Ｆとなっている。したがって、ＭＣ第１パターン２３ａの配置ピッチは６Ｆとなる。ＭＣ第１パターン２３ａが形成されることにより、メモリセル領域ＭＣにはＸ方向の幅が５ＦのＭＣ第１凹部２３ｇが形成される。なお、本実施形態ではＦを例えば２０ｎｍとする。
　図２Bは、ワード線コンタクト領域ＷＣ上に形成されたＷＣ第１パターン２３ｃの断面を示している。ＷＣ第１パターン２３ｃのＸ方向の幅は２Ｆであり、隣接するＷＣ第１パターン２３ｃの間隔は４Ｆとなっている。したがって、ＷＣ第１パターンの配置ピッチも６Ｆとなる。ＷＣ第１パターン２３ｃが配置されることにより、ワード線コンタクト領域WCにはＸ方向の幅が４ＦのＷＣ第１凹部２３ｈが形成される。ＭＣ第１パターン２３ａおよびＷＣ第１パターン２３ｃはいずれもＹ方向に延在する矩形として形成される。
　一方、ダミーパターン領域ＤＰ上に形成されるＤＰ第１パターン２３ｂは、上底が２Ｆで下底がＦとなる左右対称の逆台形で形成される。すなわち、ＤＰ第１パターン２３ｂはメモリセル領域ＭＣ側からワード線コンタクト領域ＷＣ側に向かってＸ方向の幅が２倍となるように、対向する側面の間隔が連続的に拡大する逆台形で形成される。
（犠牲膜形成工程）
　次に、図３A～図３Cを参照する。ホトレジストからなる第１パターン２３を形成した後、第１パターン２３を覆うように、全面に厚さがＦの酸化シリコン膜からなる第１犠牲膜２４を形成する。耐熱性に乏しいホトレジストの表面に形成する第１犠牲膜２４は、低温（～１００℃）成膜が可能なＭＬＤ（Molecule layer deposition）法を用いて成膜する。これにより、ＭＣ第１凹部２３ｇ内にはＸ方向の幅が３Ｆの新たなＭＣ第２凹部２４ｇが形成される。ＷＣ第１凹部２３ｈ内にはＸ方向の幅が２Ｆの新たなＷＣ第２凹部２４ｈが形成される。
　また、第１犠牲膜２４は、第１パターン２３Ａおよび２３Ｂの周囲側面を囲むように形成され、Ｘ方向に対向する二つの側面に沿って形成される一対の側面サイドウォール部２４ａ、２４ｂを有する。さらに、第１パターン２３Ａ、２３Ｂの各々Ｙ方向端部側面に形成される端面サイドウォール部２４ｃが形成される。
　次に、図４A～図４Cを参照する。ＭＣ第２凹部２４ｇおよびＷＣ第２凹部２４ｈの他、表面に形成されている凹部を全て埋設するように、有機膜からなる第２犠牲膜２５を回転塗布法により形成する。その後、第１犠牲膜２４の上面に形成された第２犠牲膜２５を除去し、第１犠牲膜２４の上面を露出させる。
　次に、図５Cを参照する。ここで、図A、図Bは、図４A、図４Bと同じ構成なので省略している。図３A～図３Cの段階で、第１パターン２３Ａ、２３Ｂの各々Ｙ方向端部側面に形成された端面サイドウォール部２４ｃを覆うように、リソグラフィによりＸ方向に延在し、且つ周辺回路領域を覆うホトレジストからなる第３犠牲膜２６を形成する。これにより、メモリセル領域ＭＣ、ダミーパターン領域ＤＰおよびワード線コンタクト領域ＷＣに位置する第１犠牲膜２４の上面が露出する。
（第２パターン形成工程）
　次に、図６A～図６Cを参照する。第３犠牲膜２６および第２犠牲膜２５をマスクとして、上面が露出している第１犠牲膜２４を選択的に除去する。これにより、第１犠牲膜２４で構成されていた側面サイドウォール部２４ａおよび２４ｂが除去され、第１ワードトレンチ開口２４ａａおよび第２ワードトレンチ開口２４ｂｂからなる第２パターン２４Ｐが形成される。第１パターン２３Ａおよび２３Ｂの各々を挟んで隣接する第１ワードトレンチ開口２４ａａおよび第２ワードトレンチ開口２４ｂｂは各々ワードトレンチ開口ペアを構成する。
　より詳しく説明すると、第１犠牲膜２４は酸化シリコン膜で構成されており、第１犠牲膜からなる側面サイドウォール部２４ａおよび２４ｂをエッチングすると、その底面には第３マスク膜２１ｃの上面が露出する。しかし、第３マスク膜２１ｃも酸化シリコン膜で構成されているので連続的にエッチングされ、非晶質カーボン膜からなる第２犠牲膜２１ｂの上面が露出するまでエッチングが進行する。この結果、底面に非晶質カーボン膜からなる第２マスク膜２１ｂの上面が露出する第１ワードトレンチ開口２４ａａおよび第２ワードトレンチ開口２４ｂｂからなる第２パターン２４Ｐが形成される。
　一方、端面サイドウォール部２４ｃは第３犠牲膜２６で覆われているのでエッチングされない。したがって、端面サイドウォール部２４ｃの位置には開口が形成されない。端面サイドウォール部２４ｃの位置に開口が形成されてしまうと、第１ワードトレンチ開口２４ａａと第２ワードトレンチ開口２４ｂｂとが端面に形成された開口を介して接続した状態となる。この場合、後の工程でワードトレンチ開口を埋設して形成する第１ワード線ＷＬ１と第２ワード線ＷＬ２とが短絡する問題が発生する。
　第２パターン２４Ｐを構成する各々のワードトレンチ開口ペアの間隔は、メモリセル領域ＭＣでは３Ｆ、ワード線コンタクト領域ＷＣでは２Ｆとなっている。また、ワードトレンチ開口ペアを構成する第１ワードトレンチ開口２４ａａと第２ワードトレンチ開口２４ｂｂの各々のＸ方向の幅はＦとなっている。第１ワードトレンチ開口２４ａａと第２ワードトレンチ開口２４ｂｂの間隔は、メモリセル領域ＭＣではＦの等間隔、ワード線コンタクト領域では２Ｆの等間隔、ダミーパターン領域ＤＰではメモリセル領域ＭＣからワード線コンタクト領域ＷＣに向かってＦから２Ｆへと連続的に変化する不等間隔となっている。
（第２パターン転写形成工程）
　次に、図７A～図７Cを参照する。ワードトレンチ開口２４ａａおよび２４ｂｂを形成した後、第３犠牲膜２６、第２犠牲膜２５および第１パターン２３Ａ、２３Ｂを酸素プラズマを用いたドライエッチング法により除去する。これにより、酸化シリコン膜からなる第１犠牲膜２４、第３マスク膜２１ｃの上面と、非晶質カーボン膜からなる第２マスク膜２１ｂの一部上面が露出した状態となる。
　次に、図８A～図８Cを参照する。まず、酸化シリコン膜からなる第１犠牲膜２４および第３マスク膜２１ｃをマスクとして、非晶質カーボン膜からなる第２マスク膜２１ｂを酸素プラズマを用いるドライエッチング法によりエッチングし、第２パターン２４Ｐを第２マスク膜２１ｂに転写する。これにより、第１ワードトレンチ開口２４ａａおよび第２ワードトレンチ開口２４ｂｂの底面には窒化シリコン膜からなる第１マスク膜２１ａの上面が露出する。
　次に、マスクとして用いた第１犠牲膜２４および第３マスク膜２１ｃをフッ化水素酸（ＨＦ）含有溶液により除去する。窒化シリコン膜からなる第１マスク膜２１ａはＨＦ含有溶液では除去されない。これにより、第１パターン２３Ａ、２３Ｂの各々Ｙ方向端部側面に残存していた端面サイドウォール部２４ｃも除去される。次に、第２マスク膜２１ｂをマスクとして、第１マスク膜をドライエッチング法によりエッチングし第２パターン２４Ｐを第１マスク膜２１ａに転写する。これにより、第１ワードトレンチ開口２４ａａおよび第２ワードトレンチ開口２４ｂｂの底面において、活性領域１００と交差する部分には活性領域１００の上面が露出し、その他の底面には第２素子分離領域２０ｂおよび周辺素子分離領域２０ｃの上面が各々露出する。
（ワードトレンチ形成工程）
　次に、図９A、図９Bを参照する。ここで、図Cは、図８Cと同じなので省略している。第２マスク膜２１および第１マスク膜２１ａをマスクとして、ドライエッチング法により上面が露出している活性領域１００ａ、１００ｂおよび素子分離領域２０ｂ、２０ｃをエッチングし、第１ワードトレンチ２４ＡＡおよび第２ワードトレンチ２４ＢＢを形成する。
　以下、第２マスク膜２１ｂを除去した後、図１A、図１Bに示すように、各々のワードトレンチ内面にゲート絶縁膜を形成する工程、ゲート絶縁膜を覆い第１ワードトレンチ２４ＡＡの下部および第２ワードトレンチ２４ＢＢの下部を導体２７で埋設し第１ワード線ＷＬ１および第２ワード線ＷＬ２を形成する工程、各々のワード線の上面を覆うキャップ絶縁膜２８を形成する工程、平面視でスネークパターンとなるビット線ＢＬを形成する工程、第１層間絶縁膜３１を形成する工程、ワードコンタクト領域ＷＣにワード線コンタクトプラグ１を形成する工程、ワード線をサブワードドライバーに接続するための周辺配線２００を形成する工程、第２層間絶縁膜３２を形成する工程、容量コンタクト領域２ａ、２ｂ上に図示しない容量コンタクトプラグを形成する工程、容量コンタクトプラグに接続するキャパシタ２ａａ、２ｂｂを各々形成する工程、第３層間絶縁膜を形成する工程、上層配線を形成する工程を経てＤＲＡＭを構成する半導体装置を製造することができる。
　本実施形態の半導体装置の製造方法によれば、メモリセル領域ＭＣにおけるＸ方向の幅がワード線コンタクト領域WCにおけるＸ方向の幅より狭い構成でＹ方向に連続してコアとなる第１パターン２３を形成した後、第１パターン２３の側面に沿って形成される犠牲膜を選択的に除去して第２パターン２４Ｐを形成するダブルパターニング法を用いているので、第１パターン２３に対して自己整合で第２パターン２４Ｐを形成することができる。
　第１パターン２３の各領域での幅を所定の幅で形成することにより、メモリセル領域ＭＣではＸ方向に不等ピッチ間隔で形成される各々のワード線を、ワード線コンタクト領域ＷＣではＸ方向に等ピッチ間隔のワード線として形成することができる。これにより、ワード線コンタクト領域WCでの各々のワード線間隔が拡大されるのでワード線コンタクトプラグ１と隣接ワード線との短絡を回避することができる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　本出願は、２０１３年３月２５日に出願された、日本国特許出願第２０１３－６１５０１号からの優先権を基礎として、その利益を主張するものであり、その開示はここに全体として参考文献として取り込む。
１　第１ワードコンタクトプラグ
１ａ　第２ワードコンタクトプラグ
２ａ　第１容量コンタクト領域
２ａａ　第１キャパシタ
２ｂ　第２容量コンタクト領域
２ｂｂ　第２キャパシタ
２０ａ　第１素子分離領域
２０ｂ　第２素子分離領域
２０ｃ　周辺素子分離領域
２１ａ　第１マスク膜
２１ｂ　第２マスク膜
２１ｃ　第３マスク膜
２３　第１パターン
２３ａ　ＭＣ第１パターン
２３ｂ　ＤＰ第１パターン
２３ｃ　ＷＣ第１パターンを
２３ｇ　ＭＣ第１凹部
２３ｈ　ＷＣ第１凹部
２４　第１犠牲膜
２４ａａ　第１ワードトレンチ
２４ｂｂ　第２ワードトレンチ
２４ａ　側面サイドウォール部
２４ｂ　側面サイドウォール部
２４ｃ　端面サイドウォール部
２４ｇ　ＭＣ第２凹部
２４ｈ　ＷＣ第２凹部
２５　第２犠牲膜
２６　第３犠牲膜
２８　キャップ絶縁膜
３　ビット線コンタクト領域
３１　第１層間絶縁膜
３２　第２層間絶縁膜
１００　半導体基板
１００Ａ　活性領域
１００ａ　活性領域
１００ｂ　活性領域
１００Ｄ　ダミー活性領域
２００　第１周辺配線
２００ａ　第２周辺配線

Claims (30)

  1. 　半導体基板上で、第１方向及び前記第１方向に直交する第２方向に各々整列して配置されるメモリセル領域と、
    　ダミーパターン領域を介して前記メモリセル領域の前記第１方向に隣接するワード線コンタクト領域と、
    　前記第１方向に整列する複数の活性領域に跨り前記メモリセル領域から前記ワード線コンタクト領域まで延在する第１ワード線及び第２ワード線と、を有し、
    　前記メモリセル領域に位置する一つの前記活性領域内で隣接する前記第１ワード線と前記第２ワード線とはワード線ペアを構成し、
    　前記ワード線ペアを構成する前記第１ワード線及び前記第２ワード線の前記メモリセル領域における前記第２方向の間隔は、前記ワード線コンタクト領域における前記第２方向の間隔より狭いことを特徴とする半導体装置。
  2. 　前記ワード線ペアを構成する前記第１ワード線及び前記第２ワード線の前記メモリセル領域における前記第２方向の間隔は、前記ワード線コンタクト領域における前記第２方向の間隔の１/２であることを特徴とする請求項１に記載の半導体装置。
  3. 　最小加工寸法をＦとした場合、前記ワード線ペアを構成する前記第１ワード線及び前記第２ワード線の前記メモリセル領域における前記第２方向の間隔はＦであり、前記ワード線コンタクト領域における前記第２方向の間隔は２Ｆであることを特徴とする請求項２に記載の半導体装置。
  4. 　前記ワード線ペアの、前記メモリセル領域における前記第２方向の配置ピッチと前記ワード線コンタクト領域における前記第２方向の配置ピッチは等しいことを特徴とする請求項３に記載の半導体装置。
  5. 　前記ワード線ペアの前記第２方向の配置ピッチは６Ｆであることを特徴とする請求項４に記載の半導体装置。
  6. 　前記メモリセル領域に配置される複数の前記第１ワード線及び複数の前記第２ワード線は各々前記第２方向に不等ピッチ間隔で配置されると共に、前記ワード線コンタクト領域に配置される複数の前記第１ワード線及び複数の前記第２ワード線は各々前記第２方向に等ピッチ間隔で配置されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記ワード線ペアを構成する前記第１ワード線及び前記第２ワード線は、各々の間に位置し前記第１方向に延在する中心線に対して線対称で配置されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 　前記ダミーパターン領域の前記第１方向の間隔は、前記第１方向に隣接する前記活性領域の配置ピッチの２～３倍であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 　前記ワード線コンタクト領域において、前記第１ワード線及び前記第２ワード線のいずれか一方に対してワード線コンタクトプラグが配置されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 　前記ワード線コンタクトプラグは、前記第２方向に千鳥状に配置されることを特徴とする請求項９に記載の半導体装置。
  11. 　一つの前記活性領域は、前記第１ワード線と前記第２ワード線の間に位置するビット線コンタクト領域を有し、
    　前記第２方向に隣接する複数の前記ビット線コンタクト領域に接続し前記第２方向に延在するビット線は、前記活性領域に平行に延在する第１ビット線と前記ビット線コンタクト領域上で前記活性領域に交差して延在する第２ビット線とを有し、
    　前記ビット線は、前記活性領域ごとに前記第１ビット線と前記第２ビット線が交互に配置接続されるスネークパターンで構成されることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 　前記スネークパターンで構成される前記ビット線は、前記第１ビット線と前記第２ビット線の接続部が頂点を有し、前記第１方向に隣接する２本の前記ビット線の各々の頂点間にキャパシタが配置され、前記キャパシタは最密充填配置となることを特徴とする請求項１１に記載の半導体装置。
  13. 　半導体基板上で、第１方向及び前記第１方向に直交する第２方向に各々整列して配置されるメモリセル領域と、
    　ダミーパターン領域を介して前記メモリセル領域の前記第１方向に隣接するワード線コンタクト領域と、
    　前記第１方向に整列する複数の活性領域に跨り前記メモリセル領域から前記ワード線コンタクト領域まで延在する第１ワード線及び第２ワード線と、を有し、
    　前記メモリセル領域に位置する一つの前記活性領域内で隣接する前記第１ワード線と前記第２ワード線とはワード線ペアを構成し、
    　前記メモリセル領域及び前記ワード線コンタクト領域に位置する前記第１ワード線及び前記第２ワード線は前記第１方向に延在する直線で構成され、
    　前記ダミーパターン領域に位置する前記第１ワード線及び前記第２ワード線は、前記メモリセル領域から前記ワード線コンタクト領域に向かって幅が拡大するように前記第１方向に傾斜する直線で構成されることを特徴とする半導体装置。
  14. 　前記メモリセル領域に配置される複数の前記第１ワード線及び複数の前記第２ワード線は各々前記第２方向に不等ピッチ間隔で配置されると共に、前記ワード線コンタクト領域に配置される複数の前記第１ワード線及び複数の前記第２ワード線は各々前記第２方向に等ピッチ間隔で配置されることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記ダミーパターン領域の前記第１方向の間隔は、前記第１方向に隣接する前記活性領域の配置ピッチの２～３倍であることを特徴とする請求項１３又は１４に記載の半導体装置。
  16. 　前記ワード線ペアを構成する前記第１ワード線及び前記第２ワード線は、各々の間に位置し前記第１方向に延在する中心線に対して線対称で配置されることを特徴とする請求項１３乃至１４のいずれか１項に記載の半導体装置。
  17. 　前記ワード線コンタクト領域において、前記第１ワード線及び前記第２ワード線のいずれか一方に対してワード線コンタクトプラグが配置されることを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体装置。
  18. 　前記ワード線コンタクトプラグは、前記第２方向に千鳥状に配置されることを特徴とする請求項１７に記載の半導体装置。
  19. 　一つの前記活性領域は、前記第１ワード線と前記第２ワード線の間に位置するビット線コンタクト領域を有し、
    　前記第２方向に隣接する複数の前記ビット線コンタクト領域に接続し前記第２方向に延在するビット線は、前記活性領域に平行に延在する第１ビット線と前記ビット線コンタクト領域上で前記活性領域に交差して延在する第２ビット線とを有し、
    　前記ビット線は、前記活性領域ごとに前記第１ビット線と前記第２ビット線が交互に配置接続されるスネークパターンで構成されることを特徴とする請求項１３乃至１８のいずれか１項に記載の半導体装置。
  20. 　前記スネークパターンで構成される前記ビット線は、前記第１ビット線と前記第２ビット線の接続部が頂点を有し、前記第１方向に隣接する２本の前記ビット線の各々の頂点間にキャパシタが配置され、前記キャパシタは最密充填配置となることを特徴とする請求項１９に記載の半導体装置。
  21. 　半導体基板上に、第１方向及び前記第１方向に直交する第２方向に各々整列するようにメモリセル領域を形成する工程と、
    　ダミーパターン領域を形成する工程と、
    　前記ダミーパターン領域を介して、前記メモリセル領域の前記第１方向に隣接するワード線コンタクト領域を形成する工程と、
    　前記第１方向に整列するように複数の活性領域を形成する工程と、
    　前記複数の活性領域に跨り前記メモリセル領域から前記ワード線コンタクト領域まで延在するように第１ワード線及び第２ワード線を形成する工程と、を有し、
    　前記メモリセル領域に位置する一つの前記活性領域内で隣接する前記第１ワード線と前記第２ワード線とはワード線ペアを構成し、
    　前記メモリセル領域及び前記ワード線コンタクト領域に位置する前記第１ワード線及び前記第２ワード線は前記第１方向に延在する直線で構成され、
    　前記ダミーパターン領域に位置する前記第１ワード線及び前記第２ワード線は前記メモリセル領域から前記ワード線コンタクト領域に向かって幅が拡大するように前記第１方向に傾斜する直線で構成されることを特徴とする半導体装置の製造方法。
  22. 　前記メモリセル領域における前記第２方向の幅が前記ワード線コンタクト領域における前記第２方向の幅より狭い構成で前記第１方向に連続してコアとなる第１パターンを形成し、
    　前記第１パターンを覆うように犠牲膜を形成し、
    　前記第１パターンの側面に沿って形成される前記犠牲膜を選択的に除去して、前記第１パターンに対して自己整合的に第２パターンを形成し、
    　前記第２パターンをマスク膜に転写し、
    　前記マスク膜をマスクとして前記活性領域をエッチングして、第１ワードトレンチ及び第２ワードトレンチを形成し、
    　前記第１ワードトレンチ及び前記第２ワードトレンチを導体で埋設することにより、前記第１ワード線及び第２ワード線を形成することを特徴とする請求項２１に記載の半導体装置の製造方法。
  23. 　前記メモリセル領域に形成される複数の前記第１ワード線及び複数の前記第２ワード線を各々前記第２方向に不等ピッチ間隔で形成し、
    　前記ワード線コンタクト領域に形成される複数の前記第１ワード線及び複数の前記第２ワード線を各々前記第２方向に等ピッチ間隔で形成することを特徴とする請求項２１又は２２に記載の半導体装置の製造方法。
  24. 　前記ワード線コンタクト領域において、前記第１ワード線及び前記第２ワード線のいずれか一方に対してワード線コンタクトプラグを形成することを特徴とする請求項２１乃至２３のいずれか１項に記載の半導体装置の製造方法。
  25. 　前記ダミーパターン領域に位置する前記第１ワード線及び前記第２ワード線が前記メモリセル領域から前記ワード線コンタクト領域に向かって幅が拡大することにより、前記ワード線コンタクトプラグと隣接する前記第１ワード線又は前記第２ワード線との短絡を回避することを特徴とする請求項２４に記載の半導体装置の製造方法。
  26. 　前記ダミーパターン領域の前記第１方向の間隔は、前記第１方向に隣接する前記活性領域の配置ピッチの２～３倍であることを特徴とする請求項２１乃至２５のいずれか１項に記載の半導体装置の製造方法。
  27. 　前記ワード線ペアを構成する前記第１ワード線及び前記第２ワード線は、各々の間に位置し前記第１方向に延在する中心線に対して線対称で配置されることを特徴とする請求項２１乃至２６のいずれか１項に記載の半導体装置の製造方法。
  28. 　前記ワード線コンタクトプラグは、前記第２方向に千鳥状に配置されることを特徴とする請求項２４乃至２７のいずれか１項に記載の半導体装置の製造方法。
  29. 　一つの前記活性領域は、前記第１ワード線と前記第２ワード線の間に位置するビット線コンタクト領域を有し、
    　前記第２方向に隣接する複数の前記ビット線コンタクト領域に接続し前記第２方向に延在するビット線は、前記活性領域に平行に延在する第１ビット線と前記ビット線コンタクト領域上で前記活性領域に交差して延在する第２ビット線とを有し、
    　前記ビット線は、前記活性領域ごとに前記第１ビット線と前記第２ビット線が交互に配置接続されるスネークパターンで構成されることを特徴とする請求項２１乃至２８のいずれか１項に記載の半導体装置の製造方法。
  30. 　前記スネークパターンで構成される前記ビット線は、前記第１ビット線と前記第２ビット線の接続部が頂点を有し、前記第１方向に隣接する２本の前記ビット線の各々の頂点間にキャパシタが形成され、前記キャパシタは最密充填配置となることを特徴とする請求項２９に記載の半導体装置の製造法。
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* Cited by examiner, † Cited by third party
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US11437435B2 (en) 2020-08-03 2022-09-06 Micron Technology, Inc. On-pitch vias for semiconductor devices and associated devices and systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208964A (ja) * 1989-02-09 1990-08-20 Hitachi Ltd 半導体記憶装置
JP2006108510A (ja) * 2004-10-07 2006-04-20 Toshiba Corp 半導体記憶装置
JP2008091927A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd 微細線幅の導電性ラインを有する半導体素子及びその製造方法
JP2013008768A (ja) * 2011-06-23 2013-01-10 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208964A (ja) * 1989-02-09 1990-08-20 Hitachi Ltd 半導体記憶装置
JP2006108510A (ja) * 2004-10-07 2006-04-20 Toshiba Corp 半導体記憶装置
JP2008091927A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd 微細線幅の導電性ラインを有する半導体素子及びその製造方法
JP2013008768A (ja) * 2011-06-23 2013-01-10 Elpida Memory Inc 半導体装置及びその製造方法

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