JPH02208964A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は半導体記憶装置さらにはその高速化技術に関し
、例えばＤＲＡＭ　（ダイナミック・ランダム・アクセ
ス・メモリ）に適用して有効な技術に関する。 〔従来技術〕 半導体記憶装置、例えばＭＩＳＦＥＴを用いたＤＲＡＭ
は、複数のメモリセルをマトリクス配置したメモリセル
アレイを持つ、上記ＤＲＡＭの任意のメモリセルにデー
タの書き込み／読み出しをおこなう場合には、行アドレ
スデコーダ及び列アドレスデコーダが外部からのアドレ
ス信号に対応する行及び列を選択し、メモリセルのアド
レッシングをおこなう６行アドレスデコーダからの選択
信号により、ワードドライバは選択すべき行のワ−ド線
を選択レベルに駆動する。上記ワード線はメモリセルの
選択ＭＩＳＦＥＴのゲート電極として働く、上記ゲート
電極は、選択ＭＩＳｉＦＥＴのソースまたはドレイン電
極をイオン打ち込みにて形成する時のマスクとして働く
、上記ゲート電極はイオン打ち込み後の熱処理工程の熱
に耐える必要があるため、例えば多結晶シリコンにて形
成される。 上記半導体記憶装置の集積度が高まるにつれ。 メモリセルアレイは大きくなりワード線は長くなる。多
結晶シリコンは抵抗値が高いので上記ワード線の抵抗値
は非常に高＜、ＣＲ時定数も大きくなるため、ワードド
ライバからの信号到達時間に遅延が生じてしまう、その
ため上記多結晶シリコンにて成るワード線直近に、例え
ばアルミニウムのような抵抗値の低い材質にて成るワー
ドシャント線を上記ワード線と並列に設け、上記フード
シャント線と上記ワード線とを接続してワード線駆動信
号の伝達遅延の低減を図る技術を採用することができる
。 尚、ワードシャント線について記載された文献の例とし
ては、特開昭５２−１０６６９３号がある。 〔発明が解決しようとする課題〕 半導体記憶装置の集積度を向上させるためには、メモリ
セルの寸法を縮小するとともに、上記メモリセルに結合
される、例えばワードシャント線のような配線の幅も細
く形成せざるを得ない、１６ＭビットのＤＲＡＭにおい
てはワードシャント線幅は０．６〜０．８ｃμｍ］程度
になると予想される。ワードシャント線はアルミニウム
にて形成されることが多いが、このように細く形成され
たアルミニウムを電気配線として用いる場合、配線金属
がキャリヤと運動エネルギを交換して動き出す所謂エレ
クトロマイグレーション現象による断線（以下単にＥＭ
Ｄとも称する）や、層間絶縁膜等からの応力により配線
材料に歪が生ずる所謂ストレスマイグレーションによる
断線（以下単にＳＭＤとも称する）が顕著になるという
問題点のあることが本発明者によって見い出された。 本発明の目的は、高集積度化の要求に対しワードシャン
ト線のＥＭＤやＳＭＤを防止することができる半導体記
憶装置を提供する事にある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。 すなわち、隣接するワードシャント線同志を上下にずら
して別層で形成するものである。 また、当該半導体記憶装置の積層形成されたワードシャ
ント線の中から同時に選択した複数本のワードシャント
線の寄生容量や配線抵抗などのワードドライバが駆動す
べき不所望な負荷の総和が各ワード線の選択段階におい
て、常に同一となるようにするものである０例えばワー
ドシャント線が２層配線の場合、当該ワードシャント線
の中から偶数本のワードシャント線を同時に選択する場
合に、上層配線で構成されたフードシャント線と下層配
線で構成されたワードシャント線とを一対として一対ま
たは複数対のワードシャント線を選択させる。 （作　用〕 上記した手段によれば、隣接するワードシャント線同志
を上下に別層で絶縁膜を介して形成するため、上記隣接
するワードシャント線同志の絶縁をとるための離間距離
をとる必要がなくなる。従ってワードシャント線の幅を
、例えば上記離間距離の分又はそれ以上広くすることが
できるので、ＥＭＤやＳＭＤに対する耐性向上を達成す
ることができる。 上記のように隣接するワードシャント線を上下別層で形
成すると、下層に形成されたワードシャント線の不所望
な負荷は、上層に形成されたワードシャント線のそれに
較べて大きくなる。メモリセルアレイが撒散のメモリマ
ットに分割されているような場合に、各メモリマット内
でワードシャント線が同時に選択されるとき、同時に選
択されるワードシャント線はアドレスデコーダの選択信
号に従ってワードドライバで駆動される。同時に選択す
べき複数本のワードシャント線全体の負荷を常に同一と
するような選択論理を持つ上記アドレスデコーダは、何
れのアドレッシング動作においてもワードドライバが駆
動すべき負荷を一定とし、このことがアクセス動作の安
定化ならびに高速アクセスを保証する。 〔実施例〕 第２図には本発明の一実施例であるワードシャント線を
備えたＤＲＡＭの基本構成が示される。 同図に示されるＤＲＡＭは、シリコンのような１個の半
導体基板上に形成されている。 本図に示すＤＲＡＭの中央部にはメモリマット３０Ａ、
３０Ｂが配置され、上記メモリマット３０Ａ、３０Ｂは
、例えば１トランジスタ型のメモリセル３１Ａ、３１Ｂ
をマトリクス配置して構成される。メモリマット３０Ａ
において、マトリクス配置されたメモリセルの選択端子
は行毎に対応するワード線８Ａに結合され、メモリセル
のデータ入出力端子は相補ビット線１４Ａ、１４Ｂに結
合されている０個々のワード線８Ａは多結晶シリコンに
て成り、メモリセルの選択トランジスタのゲート電極を
兼ねている。ワード線８Ａは途中で分断され、上記分断
されたワード線８Ａは多結晶シリコンよりも低抵抗なア
ルミニウムにて成るワードシャント線１０Ａに共通接続
される。 上記ワード線８Ａは、上記ワードシャント線１０Ａの断
線をウェハの段階で検知できるように複数個に分断され
ている。上記ワード線８Ａが分断されているため、導通
試験もしくは機能試験による上記ワードシャント線１０
Ａの断線検知が容易となり、組み立て工程に送る前に不
良ウェハを排除することができる。 上記ワードシャント線１０Ａを構成するアルミニウムは
上記ワード線８Ａを構成する多結晶シリコンに較べて抵
抗値が低いため、上記ワードシャント線１０ＡのＣＲ時
定数は上記ワード線８Ａを多結晶シリコンのみで形成し
た場合に較べて小さくなり、ワードドライバよりの駆動
信号もしくは選択信号を、上記ワードシャント線１０Ａ
の端末まで高速にて伝達することができる。 メモリマット３０Ｂにおいても同様にメモリセル３１Ｂ
のデータ入出力端子は相補ビット線１５Ａ、１５Ｂに結
合され、同一行を構成するワード線８Ｂは途中で分断さ
れ、ワードシャント線１０Ｂに共通接続されている。 ここでワード線８Ａ、８Ｂは、多結晶シリコンに限らず
、Ｗ、Ｔｉ、Ｔａ、Ｍｏ等の高融点金属、または多結晶
シリコンと上記高融点金属との複層膜であってもかまわ
ない。 尚、各メモリマット３０Ａ、３０Ｂにおいてメモリセル
３１Ａ、３１Ｂ、ワード線８Ａ、８Ｂ。 ワードシャント線１０Ａ、ＩＯＢ、ビット線１４Ａ、１
４Ｂ、１５Ａ、１５Ｂは夫々一部分が代表的に図示され
ている。 上記ワードシャント線１０Ａ、ＩＯＢは、ワードドライ
バ３４の出力端子に結合され１行アドレスレコーダ３３
の出力選択信号に基づいて各メモリマットで１本づつ合
計２本が同時に選択レベルに駆動さ九るようになってい
る。 メモリマット３０Ａ側の相補ビット線１４Ａ。 １４Ｂは列選択回路４２Ａを介してコモンデータ線４５
Ａ、４５Ｂに共通接続され、また同様にメモリマット３
０Ｂ側の相補ビット線１５Ａ、１５Ｂも列選択回路４２
Ｂを介してコモンデータ線４６Ａ、４６Ｂに共通接続さ
れている。夫々のコモンデータ線はマルチプレックス回
路６０を介してリード／ライト回路４４に結合されてい
る。上記リード／ライト回路４４はデータ入出力バッフ
ァ５０を介して外部に接続されている。 本実施例のＤＲＡＭの任意のメモリセルをアクセスする
には、まず外部から行アドレスバッファ３２に行アドレ
ス信号を与え、この行アドレスバッファ３２から出力さ
れる内部相補アドレス信号を行アドレスデコーダ３３に
てデコードし、上記行アドレスデコーダ３３からの信号
により、ワードドライバ３４は２分割されたメモリマッ
ト３０Ａ、３０Ｂのそれぞれについて１本づつのワード
線８Ａ、８Ｂを選択して駆動する。 次に列アドレス信号を列アドレスバッファ４０に与えて
、内部相補アドレス信号に変換し、これを列アドレスデ
コーダ４１でデコードする。デコードして得られた信号
により、列選択回路４２Ａ。 ４２Ｂに含まれる図示しない選択スイッチを介して所要
の相補ビット線１４Ａ、１４Ｂ、１５Ａ。 １５Ｂを夫々に対応するコモンデータ線４５Ａ。 ４５Ｂ、４６Ａ、４６Ｂに導通にさせる。これにより、
メモリマット３０Ａ内のメモリセル３１Ａとメモリマッ
ト３０Ｂ内のメモリセル３１Ｂがアドレッシングされる
。当該ＤＲＡＭにおいては、上記アドレッシングされた
２つのメモリセルのうちどちらをアクセスするかは、特
に制限されないが、外部より供給される列アドレス信号
の所定の１ビツトにて決定される０例えば、これに従っ
てマルチプレックス回路６０を選択制御し、上記コモン
データ線４５Ａ、４５Ｂ、又は４６Ａ、４６Ｂのいずれ
か一方を上記リード／ライト回路４４に接続する。した
がって５行アドレス信号及び列アドレス信号により選択
された２個のメモリセルの内の何れか一方には、リード
／ライト動作の指示に従って、書き込みデータが与えら
れ、或いは何れか一方のメモリセルデータが外部に出力
される。 ＤＲＡＭにおいては、電荷の形でメモリセルの蓄積容量
素子に蓄えている記憶情報が時間経過とともに減少し失
われてしまうのを防止するために一定時間以内にメモリ
セルデータのリフレッシュをおこない、記憶内容の再生
をする必要がある。 メモリマット３０Ａ、３０Ｂ中のすべてのメモリセルを
リフレッシュするには、図示しないセンスアンプを活性
化しながら、図示しない内蔵リフレッシュカウンタで順
次リフレッシュアドレス信号を生成し、これを上記行ア
ドレスデコーダ３３に供給して順次ワードシャント線を
選択していく。 特に本実施例のように、リード／ライトされる１ビツト
分のデータに対応するメモリセルアレイが２個のメモリ
マットに３ＯＡ、３０Ｂにて構成され、１回のワード線
選択動作で同時に２本のワードシャント線を駆動するよ
うに構成されていると、ＤＲＡＭ全体をリフレッシュす
るための動作時間を半減することができ、リフレッシュ
動作中はリード／ライト動作をおこなうことができない
という制約事項に対し、システム動作上ＤＲＡＭの利用
効率を向上させることができる。 第３図には、上記ＤＲＡＭのメモリマット主要部分平面
図が示される０本図にはメモリセル形成領域１とシャン
ト領域２が示される。 上記メモリセル形成領域１を、第３図及び上記メモリセ
ル形成領域１のＢ−Ｂ矢視断面図である第４図に基づい
て説明する。上記メモリセル形成領域１に形成されるメ
モリセルは、特に制限されないが、１トランジスタ型と
し、Ｐ型半導体基板３上に形成されたＮチャンネル型選
択ＭＩＳＦＥＴＱｉと、これに直接接続されたプレーナ
型蓄積容量素子Ｃｉにて構成される。 上記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉのソース電極また
はドレイン電極４，５は所要の間隔をもって半導体基板
３表面に形成され、その間には酸化シリコンにて成るゲ
ート絶縁膜１９を介して多結晶シリコンにて成るゲート
電極６が、例えば偶数列のワード線８を兼ねて形成され
ている。上記同一行に配置されたメモリセルの隣接行に
は、例えば奇数列のワード線８′が形成されている。上
記ワード線８上層にはワード線８と並列に、例えば偶数
列のワードシャント線１ｏが２層目のアルミニウム配線
で形成されている。また上記ワード線り′上層にはワー
ド線８′と並列に１例えば奇数列のワードシャント線１
０’が３Ｆ！目のアルミニウム配線で形成されるが、上
記ワードシャント線１０′は上記ワードシャント線１ｏ
が形成されている配線層の上層に形成されている。すな
わち、第３図に代表的に示されている複数本のワードシ
ャント線は。 隣接するもの同志を上下にずらして別層で形成されてい
る。 上記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉの一方のソース電
極またはドレイン電極５はプレーナ型蓄積容量素子Ｃｉ
に接続されている。上記プレーナ型蓄積容量素子Ｃｉは
、半導体基板３上に形成された下部電極７と、上記半導
体基板表面に形成されたプレート電極１７．及び上記下
部電極７と上記プレート電極１７との間に形成された誘
電体膜１６にて構成されている。上記プレート電極１７
の、上記ＭＩＳＦＥＴＱｉの上層には開口１７Ａが形成
されている。上記プレート電極１７の上層には絶縁膜を
介して多結晶シリコンにて成る、例えば奇数列のワード
線８′が形成されている。 上記蓄積容量素子Ｃｉや上記ワード線８′を含む半導体
基板表面には層間絶縁膜２０が堆積され、上記層間絶縁
膜２０上には、コンタクトホール９を介して上記ソース
電極またはドレイン電極４に接続されるビット線１４が
形成されている。上記ビット線１４を含む上記層間絶縁
膜２０の上層には層間絶縁膜２１が堆積され、上記層間
絶縁膜２１上には、例えば偶数列のワードシャント線１
０が形成されている。上記ワードシャント線１０を含む
上記層間絶縁膜２１の上層には層間絶縁膜２２が堆積さ
れ、上記層間絶縁膜２２上には、例えば奇数列のワード
シャント線１０′が形成されている。上記ワードシャン
ト線１０′を含む上記層間絶縁ｆｌ１２２の上層にはパ
ッシベーション膜２３が形成されている。 尚、１８は酸化シリコンにて成る素子間分離用絶縁膜で
ある。 次に第３図に示す上記シャント領域２を、第３図及び上
記シャント領域２のＡ−Ａ矢視断面図である第１図に基
づいて説明する。 すでに述べたように、例えば偶数列のワード線８は、シ
ャント領域にて偶数列のワードシャント線１０に接続さ
れ、例えば奇数列のワード線８′は、シャント領域にて
、例えば奇数列のワードシャント線１０′に接続される
。 上記ワード線８，８′の上には酸化シリコンにて成る層
間絶縁膜２０が堆積され、この層間絶縁膜２０の上記ワ
ード線８．８′に対応する位置ににはコンタクトホール
２０ａが形成されている。上記コンタクトホール２０ａ
を介して上記ワード線８．８′と接続するようアルミニ
ウムにて成るパッド電極１１及び１１′が上記層間絶縁
膜２０上にそれぞれ形成されている。上記パッド電極１
１及び１１′は、第１層目アルミニウム配線で構成され
るビット線１４を形成する時に同時に形成される。上記
パッド電極１１及び１１′を含む上記層間絶縁膜２０上
には酸化シリコンにて成る層間絶縁膜２１が堆積され、
この層間絶縁膜２１の上記パッド電極１１及び１１′に
対応する位置にはスルーホール２１ａ、２１ｂが形成さ
れている。 上記スルーホール２１ａを介して上記パッド電極１１と
接続するよう偶数列のワードシャント線１０が上記層間
絶縁膜２１上に形成されている。 また上記スルーホール２１ｂを介して上記パッド電極１
１′と接続するようアルミニウムにて成るパッド電極１
２が形成されている。上記偶数列のワードシャント線１
０及び上記パッド電極１２は同時に形成される。上記ワ
ードシャント線１０及び上記パッド電極１２を含む上記
層間絶縁膜２１上には酸化シリコンにて成る層間絶縁膜
２２が堆積され、上記パッド電極１２上の上記層間絶縁
膜２２にはスルーホール２２ａが形成されている。 上記スルーホール２２ａを介して上記パッド電極１２と
接続するようアルミニウムにて成る、例えば奇数列のワ
ードシャント線１０′が上記層間絶縁膜２２上に形成さ
れている。 シャントは、メモリセルが存在しないシャント領域２で
おこなわれるが、これはパッド電極を形成するために第
１層目又は第２層目のアルミニウム配線層を用いる為で
ある。このように上記隣接するワードシャント線１０及
び１０’は絶縁膜を介して上下に別層で形成されている
ため、隣接するワードシャント線同志の横方向の離間距
離を小さくすることが可能となり、これにより、従来と
同じさらにはそれ以上の集積度を確保する場合にも、ワ
ードシャント線の幅を従来よりも広くしてＥＭＤやＳＭ
Ｄに対する耐性を向上させることが可能となる。また隣
接するワードシャント線が上下別層に形成されているた
め、所要の集積度との関係でＥＭＤやＳＭＤに対する耐
性を向上させながら、隣接するワードシャント線同志の
離間距離を従来よりも広げることも可能である。これに
より隣接するワードシャント線間の不所望なカップリン
グ容量を小さくすることができる。選択されるべきワー
ドシャント線が選択レベルに駆動される時、上記カップ
リング容量の作用により１本来選択されるべきでない隣
接するワードシャント線の電位が不所望にレベル上昇し
て選択トランジスタのしきい値電圧を越えると、異なる
行のワード線が複数本同時に選択されてメモリセルデー
タの競合が起こり、データのり−ド／ライト異常を生ず
る虞れがあるが、上記したようにカップリング容量を小
さくすることにより、そのような異常を生ずる虞れをな
くすことができる。 上記、例えば奇数列のワードシャント線１０′を含む上
記層間絶縁膜２２上には１例えばナイトライドにて成る
パッシベーション膜２３が形成されている。第２図にて
説明したように１本実施例ではメモリセルの選択動作に
おいて、２分割されたメモリマット３０Ａ、３０Ｂの夫
々から一本づつのワードシャント線を選択する。ここで
上層に形成されたワードシャント線を選択した時、これ
を駆動するための負荷は、下層のワードシャント線を駆
動するための負荷に較べて上層のシャント線の半導体基
板に対する容量が、下層のシャント線のそれに対して小
さい為に小さくなる。このように上層に形成されたワー
ドシャント線の負荷と下層に形成されたワードシャント
線の負荷は、僅かながらも相違しているが、本実施例で
は同時に選択された２本のワードシャント線の内、一方
を上層に形成されたワードシャント線、他方を下層に形
成されたワードシャント線となるような選択論理を行ア
ドレスデコーダに持たせである。すなわち、行アドレス
デコーダに所要のアドレス信号が供給される時、このア
ドレス信号に呼応して夫々のメモリマットから一本づつ
選択されるワードシャント線の一方は上層に形成された
ワードシャント線とされ、他方は下層に形成されたワー
ドシャント線とされる。特に本実施例では、メモリマッ
ト３０Ａのワードシャント線は左から下層、上層の順番
にて交互に形成され、メモリマット３０Ｂのワードシャ
ント線は左から上層、下層の順番にて交互に形成され、
ワードドライバの個々の出力端子には交互に上層ワード
シャント線と下層ワードシャント線とが対をなして結合
されている。 したがって、行アドレスデコーダに供給される行アドレ
ス信号の如何にかかわらず、ワードドライバが駆動すべ
き２本のワードシャント線の負荷は常に一定となり、高
速動作が可能となる。仮に、同時に選択されたワードシ
ャント線が共に上層ワードシャント線であるなり下層ワ
ードシャント線であるなりすると、上層ワードシャント
線を２本選択した場合に較べて下層ワードシャント線を
２本選択した場合のほうが負荷が大きいため、ＣＲ時定
数も大きくなり、駆動信号の到達時間が相対的に遅くな
る。このため内部のタイミング設定は下層ワードシャン
ト線を２本選択した場合の遅いアクセスタイムに合せな
ければならなくなる。 上記実施例によれば、以下の作用効果を得るものである
。 （１）隣接するワードシャント線１０及び１０′は絶縁
層を介して上下にずらして別層に形成されているため、
隣接するメモリセルに対応するワードシャント線同志の
離間距離を小さくでき、ワードシャント線１０及び１０
’を従来よりも幅広く形成してＥＭＤやＳＭＤに対する
耐性を向上させることができる。 （２）隣接するワードシャント線１０及び１０′の離間
距離を従来よりも広くして両者によって形成される不所
望なカップリング容量を小さくすることができるため、
非選択とされるべきワードシャント線が誤って選択レベ
ルにされることはなく、これによって、カップリング容
量に起因するデータのリード／ライト異常を防止するこ
とができる。 （３）行アドレスデコーダ３３は、２つのメモリマット
から１本づつのワードシャント線１０Ａ。 １０Ｂを選択するにあたり、常に上下に異なる配線層領
域に形成された２本のワードシャント線を選択するため
、選択された２本のワードシャント線の全体の負荷は常
に同一となり、高速アクセスを達成することができる。 以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもなし）。 例えば本実施例ではメモリセルの蓄積容量素子をプレー
ナ型としたが、必ずしもこれに限定されるものではなく
、スタック型、或いはトレンチ型の蓄積容量素子を適宜
採用することができる。第５図にはスタック型蓄積容量
素子を用いた場合のメモリセル要部の断面図を示す０本
図に示すスタック型蓄積容量素子Ｃｓは立体的な構造を
持つため、プレーナ型のものに較べて小さなセル面積で
大きな蓄積容量を得ることができる。また電荷蓄積容量
部には拡散層領域が必要ないため、α線によるソフトエ
ラー発生率の改善も期待できる１本図において３６はス
タック型蓄積容量素子Ｃｓの一方の電極、３７は他の蓄
積容量素子とも共通な上記蓄積容量素子Ｃｓのもう一方
の電極を示す。 また本実施例と同一の部材については同一の符号を用い
て詳細な説明を省略する。 第６図にはトレンチ型蓄積容量素子を用いた場合のメモ
リセル要部の断面図を示す０本図に示すトレンチ型蓄積
容量素子Ｃｔは半導体基板内に溝を掘るようにして形成
されているため、スタック型のものよりもさらに小さな
セル面積で大きな蓄積容量を得ることができる。メモリ
セルがこのように縮小されると、本願に示すようにワー
ドシャント線を一本置きに別層に形成する技術の必要性
がますます高くなる。第６図において、２５はトレンチ
型蓄積容量素子Ｃｔの一方の電極、２６は他の蓄積容量
素子とも共通な上記蓄積容量素子Ｃｔのもう一方の電極
、２７は聞納縁膜、２８は上記電極２６同志を接続する
ための導電領域を示す。 尚、第５図、第６図において本実施例と同一の部材につ
いては同一の符号を用いて詳細な説明を省略する。 また本実施例ではリード／ライトデータの１ビット分に
対してメモリマットを２分割としたが。 必ずしもこれに限定されるものではなく、さらに分割数
を増やしてもよく、また各ビット毎にメモリマットを構
成するようにしても良い。 また本実施例では、ワードシャント線は上下２層に形成
されるものとしたが、必ずしもこれに限定されるもので
はなく、３Ｍ、４Ｍに形成することもできる。その場合
１選択されるべき複数本のワードシャント線全体の負荷
を常に一定にするためのアドレスデコード論理は複雑化
する不利益を考慮しなければならない。 また本実施例ではワードシャント線の材質をアルミニウ
ムとしたが、必ずしもこれに限定されるものでは、なく
、タングステン、モリブデン等の高融点金属や、それら
のシリサイドを適宜採用することもできる。 さらに本実施例ではワードシャント線とワード線の接続
を採るのにパッド電極を使用したが、必ずしもこれに限
定されるものではなく、２層或いは３層の層間絶縁膜を
貫通するコンタクトホールを形成し、上記コンタクトホ
ールを介して上記ワードシャント線とワード線との接続
を採る方法を採用しても差し支えない。 以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるＤＲＡＭに適用す
る場合について説明したが、本発明はそれに限定される
ものではなく、ＳＲＡＭ等のその他の半導体記憶装置に
広く利用することができる０本発明は少なくともワード
シャント線を持つ条件のものに適用することができる。

【発明の効果】

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。 すなわち、隣接するワードシャント線同志を上下に別層
で形成するためワードシャント線の幅を広く形成でき、
上記ワードシャント線におけるＥＭＤやＳＭＤの発生を
防止することができるという効果がある。 また隣接するワードシャント線同志のカップリング容量
を小さくすることができるから、非選択とされるべきワ
ードシャント線が実質的に選択状態となってリード／ラ
イトデータに異常を生ずる事態を防止することができる
という効果がある。 さらに、行アドレスデコーダが同時に複数本のワードシ
ャント線を選択する時に、どのようなアドレス信号に対
しても、選択されるべき複数本のワードシャント線の負
荷が常に一定となるような選択論理を上記行アドレスデ
コーダに持たせることにより、当該半導体記憶装置にお
けるアクセス動作の安定化並びに高速アクセスを保証す
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＤＲＡＭにおけるワー
ドシャント線の上下別層配置構造の一例を示す縦断面図
、 第２図は本実施例のＤＲＡＭを全体的に示す一例のブロ
ック図。 第３図は本実施例のＤＲＡＭのメモリマット主要部を示
す平面図、 第４図は第３図に示すメモリマット主要部のメモリセル
部の断面図、 第５図は本発明の別の実施例であるスタック型蓄積容量
素子を持つＤＲＡＭの要部を示す縦断面図、 第６図は本発明のさらに別の実施例であるトレンチ型蓄
積容量素子を持つＤＲＡＭの要部を示す縦断面図である
。 １・・・メモリセル形成領域、２・・・シャント領域、
３・・・Ｐ型半導体基板、６・・・ゲート電極、８・・
・ワード線、１０，１０’・・・ワードシャント線、１
４・・・ビット線、２０，２１．２２・・・層間絶縁膜
、３゜・・・メモリマット、３１・・・メモリセル、３
３・・・ワードデコーダ、３４・・・ワードドライバ、
Ｑｉ・・・選択ＭＩＳＦＥＴ、Ｃｉ・・・蓄積容量素子
。 第１図 第３図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルの選択端子に結合されたワード線と、上
   記ワード線よりも低抵抗であって上記ワード線と電気的
   に接続されるワードシャント線を持つ多層配線構造の半
   導体記憶装置において、隣接するワードシャント線同志
   を上下にずらして別層で形成した半導体記憶装置。 ２、上記メモリセルをアクセスするために、多層に形成
   されている上記ワードシャント線の中から複数本のワー
   ドシャント線を同時に選択するものであって、選択され
   るべき上記複数本のワードシャント線の全体の負荷を常
   に同一とする選択論理を備えたアドレスデコーダを持つ
   請求項１記載の半導体記憶装置。 ３、上記ワードシャント線は交互に別層で形成した２層
   配線にて成り、上記アドレスデコーダは、ワードシャン
   ト線の中から偶数本のワードシャント線を同時に選択す
   る時、上層に位置するワードシャント線の数と下層に位
   置するワードシャント線の数とを等しく選択するもので
   ある請求項２記載の半導体記憶装置。