CN113097142B - 一种图案化方法及半导体结构 - Google Patents

Abstract

本发明实施例提供一种图案化方法及半导体结构，方法包括以下步骤：提供一衬底，衬底包括相邻的存储区和周边电路区；在衬底上形成具有多个第一硬掩膜的图形转移层，第一硬掩膜沿第一方向延伸，且彼此间隔设置；在图形转移层上形成阻挡层；在阻挡层上形成多个沿第二方向延伸的第二硬掩膜，第二硬掩膜彼此间隔设置；第二硬掩膜位于存储区上，且在靠近周边电路区的位置具有结构缺陷；在阻挡层上形成第一缓冲层，第一缓冲层填充具有结构缺陷的第二硬掩膜，且第一缓冲层的正投影与周边电路区及部分存储区重合；以第一缓冲层和未被第一缓冲层填充的第二硬掩膜作为掩膜，图案化阻挡层和图形转移层。

Description

一种图案化方法及半导体结构

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种图案化方法及半导体结构。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)包含由多个存储单元(memory cell)构成的存储区(array area)，以及控制电路所在的周边电路区(peripheral area)。随着半导体器件尺寸的不断减小，为了提高器件的集成度，提出了双重图案化工艺(self-aligned-doubled patterning,SADP)。

在现有技术的双重图案化方法中，由于存储区和周边电路区的结构差异，在图形化过程中会产生不同的刻蚀负载效应，导致图案化后的关键尺寸失准，进而造成存储区在靠近周边电路区的部分产生结构缺陷。因此，如何提高工艺图案成形的精准度，是目前亟待解决的问题。

发明内容

本发明实施例的图案化方法，采用舍弃缺陷结构的技术手段，解决了相关技术中存在的问题。

本发明实施例的半导体结构，是由上述图案化方式制作而成。

本发明实施例的图案化方法，包括以下步骤：

提供一衬底，所述衬底包括相邻的存储区和周边电路区；

在所述衬底上形成具有多个第一硬掩膜的图形转移层，所述第一硬掩膜沿第一方向延伸，且彼此间隔设置；在所述图形转移层上形成阻挡层；

在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜，所述第二硬掩膜彼此间隔设置；

所述第二硬掩膜位于所述存储区上，且在靠近所述周边电路区的位置具有结构缺陷；

在所述阻挡层上形成第一缓冲层，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜，且所述第一缓冲层的正投影与所述周边电路区及部分存储区重合；

以所述第一缓冲层和未被所述第一缓冲层填充的第二硬掩膜作为掩膜，图案化所述阻挡层和所述图形转移层。

根据本发明的一些实施方式，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜的步骤，包括：

在所述阻挡层上以及相邻的所述第二硬掩膜之间填充所述第一缓冲层；

去除部分所述第一缓冲层，以露出所述第二硬掩膜中不具有结构缺陷的部分。

根据本发明的一些实施方式，所述第一缓冲层包括负光刻胶层。

根据本发明的一些实施方式，在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜的步骤，包括：

在所述阻挡层上形成多条第一掩膜条，各所述第一掩膜条沿着所述第二方向延伸且彼此间隔设置；

在各所述第一掩膜条的表面和所述阻挡层上形成隔离层；

对所述隔离层进行刻蚀工艺，以形成多个所述第二硬掩膜。

根据本发明的一些实施方式，在所述阻挡层上形成多条第一掩膜条的步骤，包括：

在所述阻挡层上形成包括由下至上依次叠置的第一介质层、第一掩膜层的第一叠层结构，所述第一叠层结构覆盖所述阻挡层；

图形化位于所述阻挡层上的所述第一叠层结构，于所述阻挡层上形成多条所述第一掩膜条，相邻的所述第一掩膜条之间的间隙暴露出所述阻挡层的顶面；

所述第一掩膜条位于所述存储区上。

根据本发明的一些实施方式，在所述衬底上形成具有多个第一硬掩膜的图形转移层的步骤，包括：

在所述衬底上由下至上依次沉积第一材料层、第二材料层、第三材料层和第四材料层；

在所述第四材料层上形成多个沿第一方向延伸的第二掩膜条；

在所述第四材料层上和各所述第二掩膜条的表面形成隔离层；

在所述隔离层上形成第二缓冲层，所述第二缓冲层覆盖具有结构缺陷的所述第二掩膜条；

对所述隔离层进行刻蚀工艺，以形成多个所述第一硬掩膜。

根据本发明的一些实施方式，在所述第四材料层上形成多个沿第一方向延伸的第二掩膜条的步骤，包括：

在所述第四材料层上形成包括由下至上依次叠置的第二介质层、第二掩膜层的第二叠层结构，所述第二叠层结构覆盖所述存储区及与所述周边电路区；

图形化位于所述存储区的所述第二叠层结构，于所述第四材料层上形成多条所述第二掩膜条，相邻的所述第二掩膜条之间的间隙暴露出所述第四材料层的顶面。

根据本发明的一些实施方式于，在形成多个所述第一硬掩膜之后，所述方法还包括：

去除所述第二缓冲层。

根据本发明的一些实施方式，形成多个所述第一硬掩膜之后，所述方法还包括：

在所述第四材料层上形成牺牲层，所述牺牲层至少填满相邻的所述第一硬掩膜之间的间隙；

其中，所述阻挡层形成在所述牺牲层上。

根据本发明的一些实施方式，所述第四材料层与所述阻挡层材料相同，均包括氮氧化硅。

根据本发明的一些实施方式，图案化所述阻挡层和所述图形转移层的步骤，包括：

图案化所述第一材料层与所述第二材料层。

根据本发明的一些实施方式，以图案化后的所述第一材料层和所述第二材料层为掩膜进行刻蚀工艺，形成半导体结构。

根据本发明的一些实施方式，所述第一方向与所述第二方向相交。

根据本发明的一些实施方式，所述第一方向与所述第二方向的夹角为40°～70°。

本发明实施例的半导体结构，采用上述任一项所述的图案化方法制作而成。

上述发明中的一个实施例具有如下优点或有益效果：

本发明实施例的图案化方法，通过在阻挡层上形成多个第二硬掩膜，并且于第二硬掩膜上形成第一缓冲层，以所述第一缓冲层和未被所述第一缓冲层填充的第二硬掩膜作为掩膜，图案化所述阻挡层和所述图形转移层，由于第一缓冲层的正投影与周边电路区及部分存储区重合，第二硬掩膜位于存储区上，且在靠近所述周边电路区具有结构缺陷的部分被第一缓冲层填充，因此，能够有效避免以具有结构缺陷的第二硬掩膜进行图案化工艺后在存储区靠近周边电路区的位置形成结构缺陷的问题，从而将图形特征结构准确转移，有利于提高图案化工艺的精准度，确保形成的半导体结构的准确性。

附图说明

通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。

图1示出的是半导体结构的俯视图。

图2A至图9B示出的是本发明图案化方法的不同工艺阶段的示意图，其中，A代表俯视图，B代表剖视图。

其中，附图标记说明如下：

100、图形转移层 110、第一材料层

120、第二材料层 130、第三材料层

140、第四材料层 150、牺牲层

160、第二掩膜条 161、第一掩膜条

170、隔离层 180、第一硬掩膜

200、阻挡层 310、第一缓冲层

320、第二缓冲层 400、第二硬掩膜

500、光刻胶层 600、第二叠层结构

601、第二间隙 610、第二介质层

620、第二掩膜层 630、第一叠层结构

631、第一介质层 632、第一掩模层

633、第一间隙 AA、存储区

PA、周边电路区 D1、第一方向

D2、第二方向 S、应力

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

如图1所示，图1示出的是半导体结构的俯视图。图1中示意性地示出两个存储单元(BANK)，每个存储单元包括多个存储区AA。每个存储单元中设置的存储区AA的数量可以为两个、四个、六个、八个、十个等。存储区AA的周边相邻设置有周边电路区PA。存储区AA即为后续制作存储器阵列的区域，周边电路区PA即为后续制作周边电路的区域。

需要说明的是，图1中示出的存储区AA和周边电路区PA仅为可能的布局位置，但并不以此为限。在其他布局中，存储区AA和周边电路区PA也可以采用其他合适的布局方式。

可以理解的是，为了便于说明，本发明实施例的图案化方法以制作存储器为例进行说明，但并不以此为限。

如图2A至图9B所示，图2A至图9B示出的是本发明图案化方法的不同工艺阶段的示意图，其中，A图代表俯视图，B图代表剖视图。并且，图2B示出的是图2A中沿K-K的剖视图。其余剖视图均为对应的A图中沿K-K的剖视图，为了清楚表示A图中的图案，省略了其他A图中的K-K剖面线。

首先，提供一衬底(未示出)。在一些实施方式中，衬底可包含硅基底、硅覆绝缘(SOI)基底等半导材料，可以是单层或多层结构。

在一些实施例中，衬底可以包含多种层状物，包含导电或绝缘层形成于半导体基板上。衬底可包含多种掺杂设置，可根据本技术领域已知的设计需求而定。举例来说，可形成不同掺杂区域(如n型阱或p型阱)于衬底中，其设计为用于不同装置型态(比如n型多晶硅衬底或p型多晶硅衬底)。掺杂方法可包含离子注入及/或扩散工艺。所述衬底还形成有隔离结构，所述隔离结构在所述衬底内可隔离出若干有源区。所述衬底包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底。此外，衬底还可包含外延层及/或可具有其他的增进结构。

在一些实施方式中，衬底中还可以形成有字线(word line)、位线(bit line)、源/漏极、存储节点接触插塞、存储节点连接垫(storage node contact pad)材料层等部件结构。对此，由于存储节点连接垫之前的存储器制作工艺并非本发明方法与结构的重点，为了避免模糊本发明重点以及附图过度复杂，文中将不对其相关制作工艺进行多余的细节说明。

如图2A和图2B所示，其中图2A示出的是图1中虚线框圈出的位置。在衬底上由下至上依次形成第一材料层110、第二材料层120、第三材料层130、第四材料层140、第二叠层结构600和光刻胶层500。其中，光刻胶层500中具有多个沿着第一方向D1延伸的条形结构的图案，多个条形结构的底部暴露出第二掩膜层620的顶面。

第一材料层110可以包括多晶硅，第二材料层120可以包括氧化硅。第二材料层120可以作为第一材料层110的掩膜。由于氧化硅对多晶硅的刻蚀选择比较高，且多晶硅的硬度较大，结构稳定性较好。因此，将多晶硅材料作为图案化工艺的掩膜，能够保证半导体结构的完整性，所述半导体结构可包括电容孔。可选地，多晶硅层的沉积原料可以是硅烷(Silane)或者乙硅烷(disilane)，可以同时掺杂有硼，砷，磷或者锗元素的一者或多者。

如图2B、图3A和图3B所示，第二叠层结构600包括由下至上依次叠置的第二介质层610、第二掩膜层620，所述第二叠层结构600覆盖所述存储区AA及与所述周边电路区PA；以光刻胶层500为掩膜图形化位于所述存储区的所述第二叠层结构600，于所述存储区内形成所述第二掩膜条160，相邻的所述第二掩膜条160之间的第二间隙601暴露出所述第四材料层140的顶面。

如图3B所示，第二掩膜条160在靠近周边电路区PA的位置具有结构缺陷，所述结构缺陷包括但不限于第二掩膜条160的倾斜和变形。在SADP工艺过程中，存储区AA上形成的结构为间隔排布的阵列结构，而PA上形成的则是连续的填充结构，该阵列结构的结构密度大于周边电路区PA上的结构密度，导致在存储区AA靠近周边电路区PA的附近易产生内向的应力S，并且由于存储区AA上的阵列结构的深宽比较大，结构稳定性较差，导致第二掩膜条160在该应力S的作用下，发生向内倾斜或者变形的现象，进而产生结构缺陷。如图4A和图4B所示，在第四材料层140上和第二掩膜条160的表面形成隔离层170，在覆盖具有结构缺陷的第二掩膜条160的隔离层170上形成第二缓冲层320。即具有结构缺陷的第二掩膜条160被第二缓冲层320覆盖。在一些实施例中，第二缓冲层320包括负光刻胶层。

在一些实施例中，可采用化学气相沉积、物理气相沉积或者原子层沉积工艺形成所述隔离层170，该隔离层170可均匀覆盖第二掩膜条160的顶面、侧壁以及暴露出的第四材料层140的顶面。隔离层170的材料可以包含氧化硅。

如图5A和图5B所示，对隔离层170进行刻蚀工艺，以形成多个第一硬掩膜180，多个第一硬掩膜180彼此间隔设置。举例来说，刻蚀工艺可以采用各向异性刻蚀。

在图4A和图4B所示的工艺步骤中，由于具有结构缺陷的第二掩膜条160已经被第二缓冲层320覆盖，因此，在对隔离层170进行刻蚀工艺时，仅无结构缺陷的第二掩膜条160被刻蚀，进而得到多个结构准确完整的第一硬掩膜180。

在刻蚀隔离层170形成多个第一硬掩膜180之后，所述方法还包括：去除第二缓冲层320。

去除第二缓冲层320的步骤，可以采用高温工艺去除第二缓冲层320。

如图6A和6B所示，在第四材料层140上形成牺牲层150，牺牲层150至少填满相邻的第一硬掩膜180之间的间隙。牺牲层150的材料包括但不限于氧化硅或氮氧化硅等。。

需要说明的是，本发明所述的图形转移层100可以包括由下至上依次堆叠的第一材料层110、第二材料层120、第三材料层130、第四材料层140、和牺牲层150。

如图6C所示，在牺牲层150上形成阻挡层200。可选地，阻挡层200与第四材料层140的材料相同，包括但不限于氮氧化硅。

接着，在阻挡层200上形成多个沿第二方向D2延伸的第二硬掩膜400(如图7B)，第二硬掩膜400彼此间隔设置。在阻挡层200上形成多个第二硬掩膜400的步骤可以与形成多个第一硬掩膜180的步骤类似，具体来说：

如图6C所示，首先，在阻挡层200上形成多个第一掩膜条161，具体包括：在所述阻挡层200上形成包括由下至上依次叠置的第一介质层631、第一掩膜层632的第一叠层结构630，所述第一叠层结构630覆盖所述阻挡层200；

图形化位于所述阻挡层200上的所述第一叠层结构630，于所述阻挡层200上形成多条所述第一掩膜条161，相邻的所述第一掩膜条161之间的第一间隙633暴露出所述阻挡层200；

所述第一掩膜条161位于所述存储区AA上并沿第二方向D2延伸。

然后，如图6D所示，在阻挡层200上和第一掩膜条的表面形成隔离层170，形成隔离层170的工艺包括但不限于化学气相沉积、物理气相沉积或者原子层沉积工艺，该隔离层170可均匀覆盖第一掩膜条160的顶面、侧壁以及暴露出的阻挡层200。隔离层170的材料可以包含氧化硅。

最后，如图7B所示，刻蚀隔离层170，以在阻挡层200上形成多个第二硬掩膜400。

在一实施方式中，第一方向D1与第二方向D2相交。优选地，第一方向D1与第二方向D2的夹角为40°～70°。

参阅图7A和图7B，在阻挡层200的表面以及相邻的第二硬掩膜400之间的间隙内形成第一缓冲层310。

在一示例实施方式中，第一缓冲层310可以包含负光刻胶层。

如图7B所示，第二硬掩膜400位于所述存储区上，并且在靠近所述周边电路区的位置具有结构缺陷。

如图8A和图8B所示，在形成第一缓冲层310之后，去除部分第一缓冲层310，以暴露出不具有结构缺陷的第二硬掩膜400。

如图9A和图9B所示，在暴露出不具有结构缺陷的第二硬掩膜400之后，以第一缓冲层310和未被第一缓冲层310填充的第二硬掩膜400作为掩膜，图案化阻挡层200和图形转移层100。

由于具有结构缺陷的第二硬掩膜400被第一缓冲层310覆盖，因此，在以第一缓冲层310和不具有结构缺陷的第二硬掩膜400为掩膜，图案化阻挡层200和图形转移层100后即可获得准确完整的结构，该图案化后的结构可作为形成半导体结构的掩膜，例如作为形成电容孔的掩膜。

在一实施方式中，图案化阻挡层200和图形转移层100的步骤，可以包括：图案化第一材料层110与第二材料层120。第一材料层110可以包括多晶硅层，第二材料层120可以包括氧化硅层。第二材料层120可以作为第一材料层110的掩膜。由于氧化硅对多晶硅的刻蚀选择比较高，且多晶硅的硬度较大，结构稳定性较好，因此，将多晶硅材料作为图案化工艺的掩膜，能够保证半导体结构的完整性，所述半导体结构可包括电容孔。

在一实施方式中，第三材料层130可以包括非晶碳层。第三材料层130可以作为牺牲层，确保在刻蚀第二材料层120时，第二材料层120的表面齐平。

本发明还提供一种半导体结构，采用上述任一实施例的图案化方法制作而成。

综上所述，本发明实施例的图案化方法及半导体结构的优点和有益效果在于：

本发明实施例的图案化方法，通过在阻挡层200上形成多个第二硬掩膜400，并且于第二硬掩膜400上形成第一缓冲层310，以所述第一缓冲层310和未被所述第一缓冲层310填充的第二硬掩膜400作为掩膜，图案化所述阻挡层200和所述图形转移层100，由于所述第一缓冲层310的正投影与周边电路区及部分存储区重合，所述第二硬掩膜400位于存储区上，且在靠近周边电路区具有结构缺陷的部分被第一缓冲层310填充，因此，能够有效避免以具有结构缺陷的第二硬掩膜400进行图案化工艺后在存储区靠近周边电路区的位置形成结构缺陷的问题，从而将图形特征结构准确转移，有利于提高图案化工艺的精准度，确保形成的半导体结构的准确性。

此外，通过第二缓冲层320将具有结构缺陷的第二掩膜条160覆盖，在刻蚀隔离层170时，仅无结构缺陷的第二掩膜条160被刻蚀，从而保证了第一硬掩模180的结构准确及完整。在以所述第一缓冲层310和未被所述第一缓冲层填充的第二硬掩膜400作为掩膜，图案化所述阻挡层200和所述图形转移层100的过程中，第一硬掩模180结构完整性及高准确性进一步确保图形传递的准确性，降低了后续图形传递过程中的刻蚀负载效应。

在发明实施例中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在发明实施例中的具体含义。

发明实施例的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述发明实施例和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对发明实施例的限制。

在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于发明实施例的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上仅为发明实施例的优选实施例而已，并不用于限制发明实施例，对于本领域的技术人员来说，发明实施例可以有各种更改和变化。凡在发明实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在发明实施例的保护范围之内。

Claims (14)

1.一种图案化方法，其特征在于，包括以下步骤：

提供一衬底，所述衬底包括相邻的存储区和周边电路区；

在所述衬底上形成具有多个第一硬掩膜的图形转移层，包括：在所述衬底上由下至上依次沉积第一材料层、第二材料层、第三材料层和第四材料层；在所述第四材料层上形成多个沿第一方向延伸的第二掩膜条；在所述第四材料层上和各所述第二掩膜条的表面形成隔离层；在所述隔离层上形成第二缓冲层，所述第二缓冲层覆盖具有结构缺陷的所述第二掩膜条；对所述隔离层进行刻蚀工艺，以形成多个所述第一硬掩膜；

所述第一硬掩膜沿第一方向延伸，且彼此间隔设置；

在所述图形转移层上形成阻挡层；

在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜，所述第二硬掩膜彼此间隔设置；

所述第二硬掩膜位于所述存储区上，且在靠近所述周边电路区的位置具有结构缺陷；

在所述阻挡层上形成第一缓冲层，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜，且所述第一缓冲层的正投影与所述周边电路区及部分存储区重合；

以所述第一缓冲层和未被所述第一缓冲层填充的第二硬掩膜作为掩膜，图案化所述阻挡层和所述图形转移层。

2.根据权利要求1所述的图案化方法，其特征在于，所述第一缓冲层填充具有结构缺陷的所述第二硬掩膜的步骤，包括：

在所述阻挡层上以及相邻的所述第二硬掩膜之间填充所述第一缓冲层；去除部分所述第一缓冲层，以露出所述第二硬掩膜中不具有结构缺陷的部分。

3.根据权利要求1所述的图案化方法，其特征在于，所述第一缓冲层包括负光刻胶层。

4.根据权利要求1所述的图案化方法，其特征在于，在所述阻挡层上形成多个沿第二方向延伸的第二硬掩膜的步骤，包括：

在所述阻挡层上形成多条第一掩膜条，各所述第一掩膜条沿着所述第二方向延伸且彼此间隔设置；在各所述第一掩膜条的表面和所述阻挡层上形成隔离层；对所述隔离层进行刻蚀工艺，以形成多个所述第二硬掩膜。

5.根据权利要求4所述的图案化方法，其特征在于，在所述阻挡层上形成多条第一掩膜条的步骤，包括：

在所述阻挡层上形成包括由下至上依次叠置的第一介质层、第一掩膜层的第一叠层结构，所述第一叠层结构覆盖所述阻挡层；图形化位于所述阻挡层上的所述第一叠层结构，于所述阻挡层上形成多条所述第一掩膜条，相邻的所述第一掩膜条之间的间隙暴露出所述阻挡层的顶面；所述第一掩膜条位于所述存储区上。

6.根据权利要求1所述的图案化方法，其特征在于，在所述第四材料层上形成多个沿第一方向延伸的第二掩膜条的步骤，包括：

在所述第四材料层上形成包括由下至上依次叠置的第二介质层、第二掩膜层的第二叠层结构，所述第二叠层结构覆盖所述存储区及与所述周边电路区；图形化位于所述存储区的所述第二叠层结构，于所述第四材料层上形成多条所述第二掩膜条，相邻的所述第二掩膜条之间的间隙暴露出所述第四材料层的顶面。

7.根据权利要求1所述的图案化方法，其特征在于，在形成多个所述第一硬掩膜之后，所述方法还包括：

去除所述第二缓冲层。

8.根据权利要求1所述的图案化方法，其特征在于，形成多个所述第一硬掩膜之后，所述方法还包括：

在所述第四材料层上形成牺牲层，所述牺牲层至少填满相邻的所述第一硬掩膜之间的间隙；其中，所述阻挡层形成在所述牺牲层上。

9.根据权利要求1所述的图案化方法，其特征在于，所述第四材料层与所述阻挡层材料相同，均包括氮氧化硅。

10.根据权利要求1所述的图案化方法，其特征在于，图案化所述阻挡层和所述图形转移层的步骤，包括：

图案化所述第一材料层与所述第二材料层。

11.根据权利要求10所述的图案化方法，其特征在于，以图案化后的所述第一材料层和所述第二材料层为掩膜进行刻蚀工艺，形成半导体结构。

12.根据权利要求1所述的图案化方法，其特征在于，所述第一方向与所述第二方向相交。

13.根据权利要求12所述的图案化方法，其特征在于，所述第一方向与所述第二方向的夹角为40°～70°。

14.一种半导体结构，其特征在于，采用如权利要求1至13任一项所述的图案化方法制作而成。

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