JPH0513570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0513570A JPH0513570A JP16486491A JP16486491A JPH0513570A JP H0513570 A JPH0513570 A JP H0513570A JP 16486491 A JP16486491 A JP 16486491A JP 16486491 A JP16486491 A JP 16486491A JP H0513570 A JPH0513570 A JP H0513570A
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- Japan
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- different
- semiconductor
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Abstract
(57)【要約】
【構成】オリエンテーションフラット２に平行で間隔の
異なる第１及び第２のＸ軸方向スクライブ線Ｘ1 ，Ｘ2
と、第１のＹ軸方向スクライブ線Ｙ1 とにより区画さ
れ、チップ面積がＳ1 とＳ2 の２種類の半導体素子をウ
ェハ１上に形成する。 【効果】半導体装置の多品種，少量生産を可能にでき
る。
異なる第１及び第２のＸ軸方向スクライブ線Ｘ1 ，Ｘ2
と、第１のＹ軸方向スクライブ線Ｙ1 とにより区画さ
れ、チップ面積がＳ1 とＳ2 の２種類の半導体素子をウ
ェハ１上に形成する。 【効果】半導体装置の多品種，少量生産を可能にでき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多品種で少量生産に適する半導体装置の製造
方法に関する。
関し、特に多品種で少量生産に適する半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法において
は、半導体素子が形成されるチップの大きさは、面積に
して１ｍｍ2 程度のものから２００〜３００ｍｍ2 程度
の品種のものまであり、１枚の半導体ウェハ（以下単に
ウェハという）上に１つの品種のみｘ，ｙ方向ともそれ
ぞれ同一間隔のスクライブ線で区画して形成する方法が
主にとられてきた。また、実験や試作に於て、複数品種
の半導体素子を同一基板に形成する事はあるが、この場
合ｘ，ｙ方向のスクライブ線でチップに分割できる様
に、一番大きなチップサイズに統一されていた。しかし
ながらこの方法は不経済であるので量産には適用されて
いない。
は、半導体素子が形成されるチップの大きさは、面積に
して１ｍｍ2 程度のものから２００〜３００ｍｍ2 程度
の品種のものまであり、１枚の半導体ウェハ（以下単に
ウェハという）上に１つの品種のみｘ，ｙ方向ともそれ
ぞれ同一間隔のスクライブ線で区画して形成する方法が
主にとられてきた。また、実験や試作に於て、複数品種
の半導体素子を同一基板に形成する事はあるが、この場
合ｘ，ｙ方向のスクライブ線でチップに分割できる様
に、一番大きなチップサイズに統一されていた。しかし
ながらこの方法は不経済であるので量産には適用されて
いない。
【０００３】
【発明が解決しようとする課題】従来の半導体装置の製
造方法では、ウェハ径が３インチ，４インチの小型ライ
ンで面積にして１ｍｍ2 程度の小型チップを製造する場
合、ウェハ当り２０００個程度製造されるものが、ウェ
ハの６インチ，８インチと大型化にともない、ウェハ当
り８０００〜１００００個も製造されることになる。従
ってチップサイズが小さく、かつ少量の半導体装置を製
造する時には、所要や生産能力に関わりなく、このよう
に不必要に大量な半導体装置を製造することになり、在
庫過剰および長期間保存による半導体装置の信頼性低下
をまねくという問題点があった。
造方法では、ウェハ径が３インチ，４インチの小型ライ
ンで面積にして１ｍｍ2 程度の小型チップを製造する場
合、ウェハ当り２０００個程度製造されるものが、ウェ
ハの６インチ，８インチと大型化にともない、ウェハ当
り８０００〜１００００個も製造されることになる。従
ってチップサイズが小さく、かつ少量の半導体装置を製
造する時には、所要や生産能力に関わりなく、このよう
に不必要に大量な半導体装置を製造することになり、在
庫過剰および長期間保存による半導体装置の信頼性低下
をまねくという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、１枚の半導体基板上にチップサイズの異なる
品種の半導体素子を間隔の異なるスクライブ線で区分し
て設けるものである。
造方法は、１枚の半導体基板上にチップサイズの異なる
品種の半導体素子を間隔の異なるスクライブ線で区分し
て設けるものである。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を説明するた
めのウェハの上面図、図２はその工程図である。
て説明する。図１は本発明の第１の実施例を説明するた
めのウェハの上面図、図２はその工程図である。
【０００６】不純物拡散や配線形成等の半導体素子形成
工程においては、１枚のマスクにチップサイズの異なる
素子パターンを区別して設けたコンタクト方式用のマス
クを用いるか、または異なる素子パターンを有する複数
の縮小投影露光用のレチクルを用い、図１に示すような
スクライブ線で区画された半導体素子を形成する。すな
わちウェハ１には、オリエンテーションフラット２に平
行で間隔の異なる第１及び第２のＸ軸方向スクライブ線
Ｘ1 ，Ｘ2 と、このＸ軸方向スクライブ線に直交する第
１のＹ軸方向スクライブ線Ｙ1 とにより区画され、チッ
プ面積がＳ1 とＳ2 の２種類の半導体素子を形成する。
工程においては、１枚のマスクにチップサイズの異なる
素子パターンを区別して設けたコンタクト方式用のマス
クを用いるか、または異なる素子パターンを有する複数
の縮小投影露光用のレチクルを用い、図１に示すような
スクライブ線で区画された半導体素子を形成する。すな
わちウェハ１には、オリエンテーションフラット２に平
行で間隔の異なる第１及び第２のＸ軸方向スクライブ線
Ｘ1 ，Ｘ2 と、このＸ軸方向スクライブ線に直交する第
１のＹ軸方向スクライブ線Ｙ1 とにより区画され、チッ
プ面積がＳ1 とＳ2 の２種類の半導体素子を形成する。
【０００７】半導体素子が形成されたウェハ１は、特性
チェック工程を経たのち、ペレッタイズ工程でペレット
に分割され、組立工程に送られる。
チェック工程を経たのち、ペレッタイズ工程でペレット
に分割され、組立工程に送られる。
【０００８】このように第１の実施例においては、チッ
プサイズの異なる２種類の半導体素子を形成している
が、Ｘ軸方向のスクライブ線の間隔が異なっているだけ
のため、スクライブ工程は従来とほとんど変ることはな
い。
プサイズの異なる２種類の半導体素子を形成している
が、Ｘ軸方向のスクライブ線の間隔が異なっているだけ
のため、スクライブ工程は従来とほとんど変ることはな
い。
【０００９】尚、上記実施例においては、Ｘ軸方向のス
クライブ線の間隔を変えた場合について説明したが、更
にＹ軸方向のスクライブ線の間隔を変えることにより、
２種類以上のチップサイズを有する半導体素子を同一ウ
ェハ上に形成することができる。
クライブ線の間隔を変えた場合について説明したが、更
にＹ軸方向のスクライブ線の間隔を変えることにより、
２種類以上のチップサイズを有する半導体素子を同一ウ
ェハ上に形成することができる。
【００１０】図２は本発明の第２の実施例を説明するた
めのウェハの上面図である。この第２の実施例では間隔
の異なる２種類のＸ軸方向スクライブ線と、間隔が異な
りかつ不連続の２種類のＹ軸方向スクライブ線とにより
２種類の半導体素子を同一ウェハ１Ａ上に形成した場合
である。
めのウェハの上面図である。この第２の実施例では間隔
の異なる２種類のＸ軸方向スクライブ線と、間隔が異な
りかつ不連続の２種類のＹ軸方向スクライブ線とにより
２種類の半導体素子を同一ウェハ１Ａ上に形成した場合
である。
【００１１】すなわちウェハ１ＡのＡ−Ａ線の下部に、
第１のＸ軸方向スクライブ線Ｘ1 と第１のＹ軸方向スク
ライブ線Ｙ1 とで区画され、チップ面積がＳ1 の半導体
素子を形成し、Ａ−Ａ線の上部には、第１のＸ軸方向ス
クライブ線Ｘ1 と間隔の異なる第３のＸ軸方向スクライ
ブ線Ｘ3 と第１のＹ軸方向スクライブ線Ｙ1 と間隔の異
なる第２のＹ軸方向スクライブ線Ｙ2 とで区画され、チ
ップ面積がＳ3 の半導体素子を形成する。
第１のＸ軸方向スクライブ線Ｘ1 と第１のＹ軸方向スク
ライブ線Ｙ1 とで区画され、チップ面積がＳ1 の半導体
素子を形成し、Ａ−Ａ線の上部には、第１のＸ軸方向ス
クライブ線Ｘ1 と間隔の異なる第３のＸ軸方向スクライ
ブ線Ｘ3 と第１のＹ軸方向スクライブ線Ｙ1 と間隔の異
なる第２のＹ軸方向スクライブ線Ｙ2 とで区画され、チ
ップ面積がＳ3 の半導体素子を形成する。
【００１２】このように構成されたウェハ１Ａの場合
は、Ａ−Ａ線からウェハ１Ａを２分割されば、スクライ
ブ工程はほぼ従来と同様になる。尚、ウェハ１ＡのＡ−
Ａ線にそってスクライブ用の緩衝領域を設けておけば、
ウェハ１Ａを２分割しなくてもよい。
は、Ａ−Ａ線からウェハ１Ａを２分割されば、スクライ
ブ工程はほぼ従来と同様になる。尚、ウェハ１ＡのＡ−
Ａ線にそってスクライブ用の緩衝領域を設けておけば、
ウェハ１Ａを２分割しなくてもよい。
【００１３】更に不連続な複数のスクライブ線により複
数種の半導体素子を形成した場合は、それらスクライブ
線にレーザビームにより溝を形成しペレッタイズを行う
ことにより、チップサイズの異った複数の半導体素子を
容易に分割することができる。
数種の半導体素子を形成した場合は、それらスクライブ
線にレーザビームにより溝を形成しペレッタイズを行う
ことにより、チップサイズの異った複数の半導体素子を
容易に分割することができる。
【００１４】尚、同一ウェハ上に形成されるチップサイ
ズの異なる半導体素子は、その製造工程、特に不純物拡
散工程や熱処理工程がほぼ同一であることが望ましい。
ズの異なる半導体素子は、その製造工程、特に不純物拡
散工程や熱処理工程がほぼ同一であることが望ましい。
【００１５】
【発明の効果】以上説明したように本発明は、スクライ
ブ線の間隔を変えてチップサイズの異なる半導体素子を
同一ウェハ内に２種以上形成することによって、小型の
半導体装置を大口径のウェハで製造する場合にも在庫過
剰にならず、しかも同一期間、同一生産能力の生産ライ
ンで、多品種少量生産を可能にできるという効果を有す
る。
ブ線の間隔を変えてチップサイズの異なる半導体素子を
同一ウェハ内に２種以上形成することによって、小型の
半導体装置を大口径のウェハで製造する場合にも在庫過
剰にならず、しかも同一期間、同一生産能力の生産ライ
ンで、多品種少量生産を可能にできるという効果を有す
る。
【図１】本発明の第１の実施例を説明するためのウェハ
の上面図。
の上面図。
【図２】本発明の第２の実施例を説明するためのウェハ
の上面図。
の上面図。
【図３】実施例を説明するための工程図。
１，１Ａ ウェハ
２ オリエンテーションフラット
Ｘ1 〜Ｘ3 Ｘ軸方向スクライブ線
Ｙ1 〜Ｙ2 Ｙ軸方向スクライブ線
Claims (2)
- 【請求項１】 Ｘ軸方向の複数の第１のスクライブ線と
この第１のスクライブ線に直交するＹ軸方向の複数の第
２のスクライブ線とにより区画される半導体素子を半導
体基板上に形成する半導体装置の製造方法において、少
くとも前記第１のスクライブ線は複数の異なる間隔で形
成されることを特徴とする半導体装置の製造方法。 - 【請求項２】 少くとも第２のスクライブ線は不連続な
スクライブ線から構成されている請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16486491A JPH0513570A (ja) | 1991-07-05 | 1991-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16486491A JPH0513570A (ja) | 1991-07-05 | 1991-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513570A true JPH0513570A (ja) | 1993-01-22 |
Family
ID=15801374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16486491A Pending JPH0513570A (ja) | 1991-07-05 | 1991-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513570A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736900A2 (en) * | 1995-04-03 | 1996-10-09 | Xerox Corporation | Replacing semiconductor chips in a full-width chip array |
| JP2008041158A (ja) * | 2006-08-04 | 2008-02-21 | Victor Co Of Japan Ltd | 光デバイス及び光デバイスの製造方法 |
| KR20150114423A (ko) | 2014-04-01 | 2015-10-12 | 세이코 인스트루 가부시키가이샤 | 반도체 웨이퍼 |
| JPWO2013179767A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
| JPWO2013179765A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
| WO2020021666A1 (ja) * | 2018-07-25 | 2020-01-30 | 株式会社Ｆｕｊｉ | 決定装置及びこれを備えるチップ装着装置 |
| JP2021020389A (ja) * | 2019-07-29 | 2021-02-18 | 三星ダイヤモンド工業株式会社 | 脆性材料基板の分断方法 |
-
1991
- 1991-07-05 JP JP16486491A patent/JPH0513570A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736900A2 (en) * | 1995-04-03 | 1996-10-09 | Xerox Corporation | Replacing semiconductor chips in a full-width chip array |
| EP0736900A3 (en) * | 1995-04-03 | 1999-08-25 | Xerox Corporation | Replacing semiconductor chips in a full-width chip array |
| US6165813A (en) * | 1995-04-03 | 2000-12-26 | Xerox Corporation | Replacing semiconductor chips in a full-width chip array |
| JP2008041158A (ja) * | 2006-08-04 | 2008-02-21 | Victor Co Of Japan Ltd | 光デバイス及び光デバイスの製造方法 |
| JPWO2013179767A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
| JPWO2013179765A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
| US9698195B2 (en) | 2012-05-30 | 2017-07-04 | Olympus Corporation | Method for producing image pickup apparatus and method for producing semiconductor apparatus |
| KR20150114423A (ko) | 2014-04-01 | 2015-10-12 | 세이코 인스트루 가부시키가이샤 | 반도체 웨이퍼 |
| WO2020021666A1 (ja) * | 2018-07-25 | 2020-01-30 | 株式会社Ｆｕｊｉ | 決定装置及びこれを備えるチップ装着装置 |
| JPWO2020021666A1 (ja) * | 2018-07-25 | 2021-02-15 | 株式会社Ｆｕｊｉ | 決定装置及びこれを備えるチップ装着装置 |
| JP2021020389A (ja) * | 2019-07-29 | 2021-02-18 | 三星ダイヤモンド工業株式会社 | 脆性材料基板の分断方法 |
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