WO2012160736A1 - 半導体装置 - Google Patents

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WO2012160736A1
WO2012160736A1 PCT/JP2012/001678 JP2012001678W WO2012160736A1 WO 2012160736 A1 WO2012160736 A1 WO 2012160736A1 JP 2012001678 W JP2012001678 W JP 2012001678W WO 2012160736 A1 WO2012160736 A1 WO 2012160736A1
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WO
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wiring
dummy
semiconductor device
pattern
wirings
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PCT/JP2012/001678
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English (en)
French (fr)
Inventor
柴田　英則
嶋田　純一
浩公 深澤
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パナソニック株式会社
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a via arrangement structure of a semiconductor device having a multilayer wiring layer.
  • lowering the dielectric constant (Low-k) of the interlayer insulating film constituting the multilayer wiring of this semiconductor device has been actively promoted. Yes.
  • a low dielectric constant film is formed by reducing the density of a material used for the film or eliminating the polarity in the material used for the film.
  • the film formed in this way generally has a low physical property value such as Young's modulus, and therefore the mechanical strength is lowered.
  • a CMP (Chemical-Mechanical Polishing) process has been widely used for forming a wiring layer.
  • dummy wiring that does not function electrically as a circuit is formed in addition to wiring that functions electrically as a circuit in order to ensure flatness in a wiring layer.
  • This dummy wiring not only ensures such flatness, but also plays a role of ensuring the mechanical strength of the interlayer insulating film with the recent low-k of the interlayer insulating film.
  • the mechanical strength of the via layer also becomes a problem. That is, the mechanical strength of the multilayer wiring in the stacking direction (vertical direction) is lowered, and the reliability of the wiring may be impaired. Therefore, a dummy via that does not function electrically as a circuit is also provided in the via layer between the upper and lower wiring layers. This dummy via is not connected to the wiring constituting the circuit, but is connected to the dummy wiring.
  • the dummy via design rule defined by the design rule established for each semiconductor process is similar to the dummy wiring, the density per unit area, the presence or absence of the dummy wiring located in the upper and lower layers of the dummy via, and It is defined by the amount of overhang with the dummy wiring.
  • the combined density of dummy vias and vias is not as large as the combined density of dummy wirings and wirings (for example, 20 to 80%).
  • the design rule for the density of the dummy vias and the vias is a relatively small value with only a lower limit constraint such as greater than 0.1%.
  • dummy vias for complying with these design rules are disposed in an overlapping region between upper and lower dummy wirings.
  • the shape of the dummy wiring is a repetitive shape of a line and a space like the wiring. If the extending directions of the dummy wirings in the upper and lower layers are orthogonal to each other, the dummy vias are spaced from each other in an overlapping region formed by intersecting the dummy wirings orthogonal to each other between the upper and lower layers. Are arranged with a uniform pitch in the matrix direction as long as the design rules such as are observed.
  • Patent Document 1 discloses an example of a technique for providing a dummy contact in order to suppress a loading effect.
  • Patent Document 2 discloses an example of a technique for arranging dummy vias and dummy contacts in order to reduce via defects and contact defects.
  • a semiconductor device including a substrate and first and second wiring layers formed over the substrate, the first wiring formed in the first wiring layer and the first wiring An interlayer insulating film formed between the first wiring layer and the second wiring layer; and a second wiring formed in the second wiring layer. Furthermore, the vias that penetrate the interlayer insulating film and connect the first wiring and the second wiring, the first dummy wiring formed in the first wiring layer, and the second wiring layer are formed. A second dummy wiring and a dummy via that penetrates the interlayer insulating film and connects the first dummy wiring and the second dummy wiring are provided.
  • the density of the first dummy via pattern which is constituted by a plurality of dummy vias and is arranged in the vicinity of the first and second wirings, is constituted by the plurality of dummy vias, and the first and second wirings This is higher than the density of the second dummy via pattern arranged farther than the dummy via pattern.
  • the high-density first dummy via pattern is arranged in the vicinity of the first and second wirings, and the first and second wirings are located farther from the first dummy via pattern.
  • a second dummy via pattern having a low density is disposed. Accordingly, the dummy vias are arranged in accordance with the presence or absence of vias connecting the first wiring and the second wiring, that is, are defined for each semiconductor process without excessively arranging dummy vias in a region having few vias. Design rules can be achieved. That is, it is possible to suppress an increase in the file size of the layout CAD data representing the dummy via while achieving the design rule defined for each semiconductor process.
  • FIG. 1 is a plan view showing a wiring layout when the semiconductor device according to the first embodiment is viewed from above.
  • FIG. 2 is a flowchart showing a method for generating an auxiliary wiring pattern according to the first embodiment.
  • FIG. 3 is a flowchart showing details of the first dummy via arrangement possible region extraction step in the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 4 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 5 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 6 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 7 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 8 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 9 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 10 is a diagram for explaining the procedure of the method for generating the auxiliary wiring pattern according to the first embodiment.
  • FIG. 11 is a diagram for explaining the procedure of the method for generating the auxiliary wiring pattern according to the first embodiment.
  • FIG. 12 is a diagram for explaining the procedure of the method for generating the auxiliary wiring pattern according to the first embodiment.
  • FIG. 13 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 14 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 15 is a diagram for explaining the procedure of the method for generating the auxiliary wiring pattern according to the first embodiment.
  • FIG. 16 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 17 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 18 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 19 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 20 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 21A is a diagram showing a modification of the layout specification of the dummy via pattern.
  • FIG. 21A is a diagram showing a modification of the layout specification of the dummy via pattern.
  • FIG. 21B is a diagram showing a modification of the layout specification of the dummy via pattern.
  • FIG. 21C is a diagram showing a modification of the layout specification of the dummy via pattern.
  • FIG. 22 is a plan view showing another example of the wiring layout when the semiconductor device according to the first embodiment is viewed from above.
  • FIG. 23 is a plan view showing a wiring layout when the semiconductor device according to the second embodiment is viewed from above.
  • FIG. 24 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the second embodiment.
  • FIG. 25 is a diagram for explaining the procedure of the wiring auxiliary pattern generation method according to the second embodiment.
  • FIG. 26 is a plan view showing a general wiring layout when the semiconductor device is viewed from above for explaining the present invention.
  • FIG. 27 is a plan view showing another example of a general wiring layout when the semiconductor device is viewed from above for explaining the present invention.
  • (Concept of invention) 26 and 27 are plan views showing a general wiring layout when the semiconductor device is viewed from above for explaining the present invention.
  • the wiring layout of FIG. 26 includes the first wirings 201a to 201f formed in the first wiring layer and the first dummy wirings formed in the gap portions of the first wirings 201a to 201f in the first wiring layer. Pattern 204. Further, the second wirings 202a to 202i formed in the second wiring layer, the second dummy wiring pattern 206 formed in the gaps of the second wirings 202a to 202i in the second wiring layer, and vias 203a to 203i and a dummy via pattern 221 are provided. Although not shown in FIG. 26, an interlayer insulating film is formed between the first wiring layer and the second wiring layer.
  • Vias 203a to 203i pass through the interlayer insulating film between the first wiring layer and the second wiring layer, and connect the first wirings 201a to 201f and the second wirings 202a to 202i.
  • the dummy via pattern 221 passes through the interlayer insulating film between the first wiring layer and the second wiring layer, and connects the first dummy wiring pattern 204 and the second dummy wiring pattern 206.
  • the first wiring 201a has no via. Therefore, the density per unit area of the vias in the region around the first wiring 201a is 0 (zero). Therefore, in order to improve the via area ratio of the vias and the dummy vias, it is necessary to arrange the dummy via patterns 221 at a high density.
  • the dummy via pattern 221 shown in FIG. 26 is an example in which the arrangement interval is set narrow so as to increase the density of dummy vias within a range satisfying the design rules defined for each semiconductor process.
  • the dummy via pattern 221 is between the dummy via and the dummy via.
  • the distance is set to 2 pitches, and the dummy vias are arranged at an equal pitch every 2 pitches.
  • the number of dummy vias to be arranged becomes enormous, and the file size of layout CAD data representing the dummy via pattern 221 increases.
  • this layout CAD data is stored in the GDSII format, which is one of the general layout CAD data formats
  • the data at the chip size level may be several tens of gigabytes.
  • the design process after arranging the dummy via pattern 221 there is a problem that it takes an enormous amount of time to read / write with the disk system storing the layout CAD data, or the file size is too large to be stored in the disk system. Have problems.
  • FIG. 27 shows the density of dummy vias per unit area in the overlapping region of the first and second dummy wiring patterns 204 and 206 in order to suppress an increase in the file size of the layout CAD data representing the dummy via pattern.
  • This is an example in which the minimum low density dummy vias satisfying the design rules defined for each process are arranged.
  • the arrangement pitch of the dummy vias in the dummy via pattern 222 is changed from 2 pitches in FIG. 26 to 6 pitches.
  • the number of dummy vias in the dummy via pattern 222 is reduced to 1/9 in the same area as compared with the dummy via pattern 221 shown in FIG. 26, and layout CAD data representing the dummy via pattern 222 is obtained.
  • the increase in file size is suppressed.
  • the density per unit area including the dummy via and the via satisfies the design rule in the vicinity of the wiring where the vias 203a to 203i exist such as the first wiring 201b to 201f and the second wiring 202b to 202i. In the vicinity of a wiring such as the first wiring 201a and the second wiring 202a where there is no via, there is a problem that the density per unit area including the via and the dummy via cannot satisfy the design rule.
  • a semiconductor device including a substrate and first and second wiring layers formed over the substrate, the first wiring formed in the first wiring layer, the first wiring An interlayer insulating film formed between the wiring layer and the second wiring layer, and a second wiring formed in the second wiring layer. Furthermore, the vias that penetrate the interlayer insulating film and connect the first wiring and the second wiring, the first dummy wiring formed in the first wiring layer, and the second wiring layer are formed. A second dummy wiring and a dummy via that penetrates the interlayer insulating film and connects the first dummy wiring and the second dummy wiring are provided.
  • the density of the first dummy via pattern which is constituted by a plurality of dummy vias and is arranged in the vicinity of the first and second wirings, is constituted by the plurality of dummy vias, and the first and second wirings This is higher than the density of the second dummy via pattern arranged farther from the dummy via pattern.
  • the first dummy via pattern having a high density is arranged in the vicinity of the first and second wirings, and the density of the first dummy via pattern is farther from the first and second wirings than the first dummy via pattern.
  • a low second dummy via pattern is arranged. This increases the density of dummy vias arranged in the vicinity of the first and second wirings even when there is a region with few vias connecting the first wiring and the second wiring, for example. It is possible to satisfy a design rule of a density combining a via and a dummy via specified in a design rule for each process. On the other hand, the density of the dummy vias is lowered farther from the first and second wirings than the first dummy via pattern.
  • the distance between the dummy vias constituting the first dummy via pattern is smaller than the distance between the dummy vias constituting the second dummy via pattern.
  • the semiconductor device of one embodiment of the present invention preferably includes a first dummy wiring pattern including a plurality of first dummy wirings arranged in parallel at an equal pitch.
  • the semiconductor device of one embodiment of the present invention preferably includes a second dummy wiring pattern including a plurality of second dummy wirings arranged in parallel at an equal pitch.
  • first and second dummy wirings of the semiconductor device of one embodiment of the present invention may have a rectangular shape and be arranged in a matrix at an equal pitch.
  • the center of the overlapping region of the first dummy wiring and the second dummy wiring matches the center of the dummy via.
  • FIG. 1 is a plan view showing a wiring layout when the semiconductor device (semiconductor integrated circuit) according to the first embodiment of the present invention is viewed from above.
  • the wiring layout of FIG. 1 is formed in the first wirings 101a to 101f formed in the first wiring layer and the first wirings 101a to 101f in the first wiring layer, and is formed in a plurality of first wirings.
  • a first dummy wiring pattern 104 configured by dummy wiring and not electrically functioning as a circuit is provided.
  • the second wirings 102a to 102i formed in the second wiring layer and the second wiring layer are formed in the gap portion of the second wiring pattern, and are constituted by a plurality of second dummy wirings.
  • a second dummy wiring pattern 106 that does not function electrically as a circuit, vias 103a to 103i, and first and second dummy via patterns 121 and 124 each including a plurality of dummy vias are provided.
  • an interlayer insulating film is formed between the first wiring layer and the second wiring layer.
  • the first wirings 101a to 101f, the second wirings 102a to 102i, and the vias 103a to 103i are parts of the first and second wiring patterns and the via patterns constituting the circuit, respectively.
  • the first wirings 101a to 101f and the second wirings 102a to 102i will be described as being formed with a minimum dimension and a minimum interval defined by a design rule for each semiconductor process.
  • Vias 103a to 103i pass through the interlayer insulating film between the first wiring layer and the second wiring layer, and connect the first wirings 101a to 101f and the second wirings 102a to 102i.
  • the first dummy via pattern 121 is arranged in the first dummy via pattern arrangement region 125, which is a region in the vicinity of the first wirings 101a to 101f and the second wirings 102a to 102i, and The first dummy wiring pattern 104 and the second dummy wiring pattern 106 are connected through the interlayer insulating film between the two wiring layers.
  • the second dummy via pattern 124 is formed in the second dummy via pattern arrangement region 126 that is a region farther from the first dummy via pattern arrangement region 125 than the first wirings 101a to 101f and the second wirings 102a to 102i.
  • the first dummy wiring pattern 104 and the second dummy wiring pattern 106 are connected to each other through the interlayer insulating film between the first wiring layer and the second wiring layer.
  • the first and second dummy via patterns 121 and 124 do not function electrically as a circuit.
  • FIG. 2 is a flowchart showing a wiring auxiliary pattern generation method according to the first embodiment.
  • FIG. 3 is a flowchart showing details of the first dummy via arrangementable region extraction step (s204) in FIG.
  • each step of the wiring auxiliary pattern generation method shown in FIGS. 2 and 3 is performed using an analysis tool (for example, a layout verification tool) or the like that causes a computer to execute data processing.
  • this layout verification tool is a tool for verifying whether the dimensions of a semiconductor layout pattern satisfy a design rule.
  • Step s201 is a wiring pattern extraction step, in which the first wirings 101a to 101f and the second wirings 102a to 102i are extracted from the file storing the design information.
  • layout CAD data including wiring layout information of a semiconductor device is input to a computer in which an analysis tool is incorporated, and a wiring pattern of the corresponding region is extracted.
  • the first wirings 101a to 101f are extracted in the first wiring layer
  • the second wirings 102a to 102i are extracted in the second wiring layer.
  • step s202 is a dummy wiring pattern generation step.
  • the first wirings 101a to 101f are formed in the void portions where the first wirings 101a to 101f extracted in step s201 are not formed.
  • the first dummy wiring pattern 104 extending in the same direction as the priority wiring direction (vertical direction), which is the extending direction of most of the wirings in the first wiring layer, is generated at intervals of the first interval value 105. .
  • the second spacing value 107 is spaced from the second wirings 102a to 102i.
  • the second dummy wiring pattern 106 extending in the same direction as the priority wiring direction (horizontal direction) that is the extending direction of most of the wirings in the second wiring layer is generated.
  • the priority wiring direction of the first wiring layer and the priority wiring direction of the second wiring layer are orthogonal to each other, that is, the first dummy wiring pattern 104 and the second dummy wiring pattern 106 are respectively It shall be orthogonal.
  • the priority wiring direction of the first wiring layer and the priority wiring direction of the second wiring layer are not limited to the directions of the present embodiment.
  • the horizontal direction may be the priority wiring direction of the first wiring layer
  • the priority wiring direction of the first wiring layer may be the same as the priority wiring direction of the second wiring layer.
  • it is preferable that the priority wiring direction of the first wiring layer and the priority wiring direction of the second wiring layer are orthogonal to each other.
  • first dummy wiring pattern 104 and the second dummy wiring pattern 106 are arranged in parallel at an equal pitch, and have minimum dimensions and minimum intervals defined by design rules for each semiconductor process. Preferably it is formed.
  • the first and second dummy wiring patterns 104 and 106 are arranged in parallel at an equal pitch, and have minimum dimensions and minimum intervals defined by design rules for each semiconductor process.
  • the example which is formed is shown. That is, in this embodiment, the first and second dummy wiring patterns 104 and 106 have the same wiring width.
  • each first dummy wiring constituting the first dummy wiring pattern 104 has a wiring width equal to the minimum wiring width among the wiring widths of the first wiring, and the wiring interval is set to the first.
  • each second dummy wiring constituting the second dummy wiring pattern 106 has a wiring width equal to the minimum wiring width of the second wirings, and the wiring interval is set to be the same.
  • a configuration is also conceivable in which the interval between the second wires is made equal to the minimum interval.
  • the first and second interval values 105 and 107 each indicate an interval to be secured between the wiring pattern and the dummy wiring pattern, and are values defined by design rules for each semiconductor process. .
  • the first interval value 105 and the second interval value 107 may be different values, and may be different values.
  • step s203 is a dummy wiring overlap area extraction step.
  • an overlapping area 108 between the first dummy wiring pattern 104 and the second dummy wiring pattern 106 output in step s202 is obtained.
  • the overlapping region 108 is a region where both the first dummy wiring pattern 104 and the second dummy wiring pattern 106 exist. That is, it shows an area where the first and second dummy via patterns 121 and 124 that physically connect the first dummy wiring pattern 104 and the second dummy wiring pattern 106 can be arranged.
  • step s204 a first dummy via pattern placement region in which the first dummy via pattern 121 can be placed in the vicinity of the first and second wirings 101a to 101f and 102a to 102i extracted in step s201. 125 is extracted. Specifically, a value that defines a minimum distance between the first wirings 101a to 101f and the second wirings 102a to 102i and the first dummy via pattern 121, and the first wirings 101a to 101f and the second wirings.
  • a first dummy via pattern arrangement region 125 that is a region in the vicinity of the first wirings 101a to 101f and the second wirings 102a to 102i is used. Is extracted.
  • step s204 will be described with reference to FIG. 3 and FIGS.
  • Step s204 includes steps s301 to s303 as shown in FIG.
  • Step s301 is a first wiring expansion step using a value defining the minimum interval. Specifically, as shown in FIG. 8, the first wirings 101a to 101f extracted in step s201 are enlarged using the third interval value 110, and enlarged patterns 109a and 109b are output. To do. Similarly, as shown in FIG. 9, the second wirings 102a to 102i extracted in step s201 are enlarged using the fourth interval value 112, and the enlarged pattern 111 is output.
  • the third and fourth interval values 110 and 112 are values that define the minimum interval between the first and second wirings 101a to 101f and 102a to 102i and the first dummy via pattern 121, respectively. . That is, the areas indicated by the enlarged patterns 109a, 109b, and 111 output from step s301 are areas in which the placement of the first dummy via pattern 121 is prohibited in the vicinity of the first and second wirings 101a to 101f and 102a to 102i. It becomes.
  • Step s302 is a second wiring enlargement step using a value defining the upper limit distance indicating the vicinity.
  • the first wirings 101a to 101f extracted in step s201 are enlarged using the fifth interval value 114, and the enlarged patterns 113a and 113b are output.
  • the second wirings 102a to 102i extracted in step s201 are enlarged using the sixth interval value 116, and an enlarged pattern 115 is output.
  • the fifth and sixth interval values 114 and 116 are values defining upper limit distances indicating the vicinity of the first and second wirings 101a to 101f and 102a to 102i, respectively.
  • the areas indicated by the enlarged patterns 113a, 113b, and 115 output in step s302 are areas that indicate the vicinity of the first and second wiring patterns 101a to 101f and 102a to 102i.
  • step s303 the areas indicated by the enlarged patterns 109a, 109b, and 111 output in step s301 are deleted from the areas indicated by the enlarged patterns 113a, 113b, and 115 output in step s302, and the result is output.
  • the enlarged patterns 109a, 109b, and 111 extracted in step s301 are combined to generate a combined pattern 117.
  • the enlarged patterns 113a, 113b, and 115 are combined to generate a combined pattern 118.
  • the overlapping portion with the composite pattern 117 is deleted from the generated composite pattern 118.
  • the area 119 remaining after the deletion shows an area where dummy vias can be arranged in the vicinity of the first and second wirings 101a to 101f and 102a to 102i, and this area is designated as a first dummy via pattern arrangement possible area 119. Output.
  • step s205 an overlapping area 120 between the overlapping area 108 output in step s203 and the first dummy via pattern arrangement possible area 119 output in step s204 is extracted.
  • the overlapping area 120 is an area showing in more detail an area where dummy vias can be arranged in the vicinity of the first and second wirings 101a to 101f and 102a to 102i.
  • the first dummy via pattern 121 is arranged and output for the overlapping region 120 based on a predetermined first dummy via pattern generation specification.
  • the predetermined first dummy via pattern generation (placement) specification is a generation (placement) specification in which the dummy via placement pitch is defined so that the density of dummy vias is the highest within a range satisfying the design rule for each semiconductor process. Is preferable.
  • the first dummy via pattern 121 is formed with an equal pitch of 2 ⁇ p.
  • An example is shown in which it is arranged in the direction of each matrix and also arranged at the center of each lattice formed by four adjacent dummy vias.
  • the center of the lattice is the above-described dummy vias arranged in the respective matrix directions with the equal pitch of 2 ⁇ p, passing through the midpoints of the two dummy vias adjacent in the row direction, respectively.
  • This is an overlapping region 120 located at the intersection of a plurality of virtual lines extending in the direction and a plurality of virtual lines extending in the row direction through the midpoints of two dummy vias adjacent in the column direction.
  • step s206 an area farther from the first dummy via pattern arrangement area 119 is extracted from the first and second wirings 101a to 101f and 102a to 102i.
  • the enlarged patterns 113a, 113b, and 115 output in step s302 constituting step s204 are combined, and graphic reversal processing is performed on the combined pattern 118.
  • a region 122 without the output patterns 113a, 113b, and 115 is generated and output.
  • the fifth and sixth interval values 114 and 116 used in step s302 are values defining upper limit distances indicating the vicinity of the first and second wirings 101a to 101f and 102a to 102i. That is, the region 122 as a result of the graphic reversal processing is a region in which dummy vias can be arranged farther from the first and second wirings 101a to 101f and 102a to 102i than the first dummy via pattern arrangement region 119. Is shown. In step s206, this area is output as the second dummy via pattern arrangement possible area 122.
  • step s207 an overlapping area 123 between the overlapping area 108 output in step s203 and the second dummy via arrangementable area 122 output in step s206 is extracted.
  • the overlapping area 123 is an area showing in more detail an area in which dummy vias can be arranged farther from the first and second wiring patterns 101a to 101f and 102a to 102i than the first dummy via pattern arranging area 119.
  • the second dummy via pattern 124 is arranged and output for the overlapping region 123 based on a predetermined second dummy via pattern generation specification.
  • the predetermined second dummy via pattern generation (arrangement) specification is a minimum dummy via arrangement pitch required to achieve the lower limit value of the density of dummy vias defined by the design rules for each semiconductor process. It is preferable to have a defined generation (arrangement) specification.
  • FIG. 19 shows an example in which the equal pitch of 2 ⁇ p in FIG. 16 is arranged in the overlap region 123 as an equal pitch of 5 ⁇ p. At this time, the dummy vias are not arranged at the centers of the respective lattices formed by the four adjacent dummy vias as shown in FIG.
  • the distance between the dummy vias of the first dummy via pattern 121 arranged in the vicinity of the first wiring 101a and the second wiring 101b shown in FIG. 16 is the first wiring 101a and the second wiring shown in FIG.
  • the distance between the dummy vias of the second dummy via pattern 124 disposed farther from the first wiring 101b than the first dummy via pattern is small.
  • FIG. 20 shows that the first and second dummy via patterns 121 and 124 are arranged in the first and second dummy via pattern arrangement regions 125 and 126 after the processing of steps s201 to s207 is completed. Is shown.
  • the first dummy via pattern arrangement area 119 and the first dummy via pattern arrangement area 125 indicate the same area.
  • the second dummy via pattern arrangement possible area 122 and the second dummy via pattern arrangement area 126 indicate the same area.
  • the first dummy via pattern arrangement region which is a region in the vicinity of the first and second wirings 101a to 101f and 102a to 102i.
  • the first dummy via patterns 121 can be disposed at a high density in the 125.
  • the second dummy vias are disposed in the second dummy via pattern arrangement region 126 which is a region farther than the first dummy via pattern arrangement region 125 from the first and second wirings 101a to 101f and 102a to 102i.
  • the pattern 124 can be arranged at a low density.
  • a high-density dummy via pattern is disposed in the vicinity of the first and second wirings, and the first and second A dummy via pattern having a low density can be disposed in a region far from the region near the second wiring.
  • the design rules defined for each semiconductor process can be achieved without excessively arranging dummy vias. That is, it is possible to suppress an increase in the file size of the layout CAD data representing the dummy via while achieving the design rule defined for each semiconductor process.
  • the layout specification of the dummy via pattern in steps s205 and s207 the layout example of the first dummy via pattern 121 and the second dummy via pattern 124 has been described in FIGS.
  • various modifications of the layout specification of the dummy via are possible.
  • the pitch of each dummy via may be changed.
  • the dummy via patterns 128 to 130 shown in FIGS. 21A, 21B, and 21C may be modified.
  • FIG. 21A, 21B, and 21C show other examples of dummy via pattern arrangement specifications in the overlapping region 127 of the first dummy wiring pattern 104 and the second dummy wiring pattern 106.
  • FIG. FIG. 21A shows an example in which dummy via patterns 128 are arranged at an equal pitch of 2 ⁇ p as in FIG. 16, and dummy vias are not arranged at the center of each lattice formed by four adjacent dummy vias.
  • FIG. 21B shows an example in which dummy vias are arranged in all the overlapping regions of the overlapping region 127 as the dummy via pattern 129.
  • 21C shows a dummy via pattern 130 in which dummy vias are arranged in the overlapping area 127 located on the upper right side from one overlapping area 127 at the lower left, and upward and rightward from each arranged dummy via.
  • dummy vias are arranged with an equal pitch of 3 pitches in each direction.
  • one dummy via is arranged for one overlapping area in the overlapping area 108 between the first dummy wiring pattern 104 and the second dummy wiring pattern 106.
  • the specification is not limited to this.
  • a plurality of dummy vias may be arranged in one overlapping region within a range that complies with a design rule defined for each semiconductor process.
  • the design rules for each semiconductor process are used as the wiring widths and wiring intervals of the first dummy wiring pattern 104 and the second dummy wiring pattern 106.
  • the minimum dimensions (wiring width) and the minimum wiring spacing specified in the above etc. were used, but not limited to this. Deformation is possible.
  • FIG. 22 is another example of a plan view showing a wiring layout when the semiconductor device according to the first embodiment is viewed from above, and is an example in which a plurality of dummy vias are arranged in one overlapping region. .
  • the first dummy wiring pattern 131 and the second dummy wiring pattern 132 have a wiring width three times the wiring width of the first and second wirings 101a to 101f and 102a to 102i. That is, in the first and second dummy wiring patterns 131 and 132, the pitch of the wiring obtained by adding the wiring width and the wiring interval is four times that of the first and second wirings 101a to 101f and 102a to 102i. . Further, in the overlapping region 133 of the first dummy wiring pattern 131 and the second dummy wiring pattern 132, the first dummy via pattern arrangement region in the vicinity of the first wirings 101a to 101f and the second wirings 102a to 102i.
  • two dummy vias are arranged for one overlapping region 133 to form a first dummy via pattern 134.
  • the second dummy via pattern placement region 126 far from the first dummy via pattern placement region 125 from the first wirings 101a to 101f and the second wirings 102a to 102i has one overlapping region 133.
  • One dummy via is arranged to form a second dummy via pattern 135.
  • the wiring pitch obtained by adding the wiring width and the wiring interval is 4 of the first and second wirings 101a to 101f and 102a to 102i. Although it is doubled, it is not limited to four times.
  • the wiring pitch is preferably an integer multiple.
  • the extending direction of the first dummy wiring pattern 104 is the same as the priority wiring direction (column direction) of the first wiring layer, and the extending direction of the second dummy wiring pattern 106 is the second.
  • the present invention is not limited to this.
  • the extending direction of the first dummy wiring pattern 104 is orthogonal to the priority wiring direction (column direction) of the first wiring layer
  • the extending direction of the second dummy wiring pattern 106 is the priority wiring of the second wiring layer. It may be orthogonal to the direction (row direction).
  • first dummy wiring pattern 104 and the second dummy wiring pattern 106 have been described as being orthogonal to each other, the present invention is not limited to this. However, it is preferable that the first dummy wiring pattern 104 and the second dummy wiring pattern 106 are orthogonal to each other.
  • FIG. 23 is a plan view showing a wiring layout when the semiconductor device according to the second embodiment is viewed from above.
  • the same components as those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof is omitted here.
  • FIGS. 24 and 25 are diagrams for explaining the process of generating the auxiliary wiring pattern according to the second embodiment.
  • the wiring layout of FIG. 23 differs from that of FIG. 1 in that the first dummy wiring pattern 140 formed in the space between the first wirings 101a to 101f in the first wiring layer and the second wiring layer are the first wiring layers.
  • the second dummy wiring pattern 141 formed in the space between the two wirings 102a to 102i is a rectangular dummy wiring pattern arranged in a matrix at an equal pitch.
  • the first dummy via pattern 147 is arranged in the overlapping area 142 in the first dummy via pattern arrangement area 143 which is an area in the vicinity of the first and second wirings 101a to 101f and 102a to 102i.
  • the first dummy wiring pattern 140 and the second dummy wiring pattern 141 are connected through the interlayer insulating film between the wiring layer and the second wiring layer.
  • the second dummy via pattern 148 is formed in the second dummy via pattern arrangement region 144 which is a region farther than the first dummy via pattern arrangement region 143 from the first and second wirings 101a to 101f and 102a to 102i.
  • the first dummy wiring pattern 140 and the second dummy wiring pattern 141 are connected to each other through the interlayer insulating film between the first wiring layer and the second wiring layer.
  • step s201 layout CAD data including wiring layout information of a semiconductor device (semiconductor integrated circuit) is input to a computer incorporating an analysis tool, for example, and a wiring pattern in the corresponding region is extracted. Specifically, as shown in FIG. 4, the first wirings 101a to 101f and the second wirings 102a to 102i are extracted.
  • step s202 the first interval value 105 is set from the first wirings 101a to 101f in the gaps where the first wirings 101a to 101f extracted in step s201 are not formed.
  • a rectangular first dummy wiring pattern 140 is generated with a uniform pitch in a matrix at intervals.
  • the second wirings 102a to 102i are spaced from the second wirings 102a to 102i by the second distance value 107, and are uniform in a matrix shape.
  • a rectangular second dummy wiring pattern 141 is generated with a pitch.
  • the first and second dummy wiring patterns 140 and 141 have different origins arranged at equal pitches. Then, as shown in FIG. 23, the first dummy wiring pattern 140 and the second dummy wiring pattern 141 partially overlap each other.
  • the first dummy wiring pattern 140 and the second dummy wiring pattern 141 include a gap portion in which the first wirings 101 a to 101 f spaced by the first predetermined value 105 are not formed, and the second dummy wiring pattern 140 and the second dummy wiring pattern 141.
  • the boundary portions of the gap portions where the second wirings 102a to 102i spaced by a predetermined value 107 are not formed only regions that are less than the size of the rectangles arranged with a uniform pitch remain. There is a case. At that time, it is preferable to cut off a part of the rectangular wiring.
  • the shape of the dummy wiring remaining after cutting off may not satisfy the minimum dimension or the minimum area defined by the design rules for each semiconductor process. It is preferable to delete the dummy wiring itself.
  • step s203 the overlapping area 142 of the first dummy wiring pattern 140 and the second dummy wiring pattern 141 output in step s202 is extracted. Since the overlapping region 142 is a region where both the first dummy wiring pattern 140 and the second dummy wiring pattern 141 exist, the first and second dummy via patterns 147 and 148 can be disposed. It is an area.
  • step s204 as shown in FIG. 24, a first dummy via pattern placement possible region in which dummy vias can be placed in the vicinity of the first and second wirings 101a to 101f and 102a to 102i extracted in step s201. 143 is extracted.
  • step s205 an overlapping area 145 between the overlapping area 142 output in step s203 and the first dummy via pattern arrangement possible area 143 output in step s204 is extracted.
  • the overlapping region 145 is a region showing in more detail a region where dummy vias can be arranged in the vicinity of the first and second wirings 101a to 101f and 102a to 102i.
  • a first dummy via pattern 147 is arranged and output for the overlapping region 145 based on a predetermined first dummy via pattern generation specification.
  • the predetermined first dummy via pattern generation (placement) specification is a generation (placement) specification in which the dummy via placement pitch is defined so that the density of dummy vias is the highest within a range satisfying the design rule for each semiconductor process. Is preferable.
  • step s206 as shown in FIG. 24, an area in which dummy vias far from the first dummy via pattern arrangement area 143 can be arranged from the first and second wirings 101a to 101f, 102a to 102i, that is, A second dummy via pattern arrangement region 144 is extracted.
  • step s207 an overlapping region 146 between the overlapping region 142 output in step s203 and the second dummy via arrangement possible region 144 output in step s206 is extracted.
  • the overlapping region 146 is a region showing in more detail a region where dummy vias can be arranged farther than the first dummy via pattern arranging region 143 from the first and second wirings 101a to 101f, 102a to 102i.
  • the second dummy via pattern 148 is arranged and output for the overlapping region 146 based on a predetermined second dummy via pattern generation specification.
  • the predetermined second dummy via pattern generation specification is a dummy via that defines a minimum dummy via arrangement pitch necessary to achieve the lower limit value of the density of dummy vias defined by the design rules for each semiconductor process. It is preferable that the arrangement specifications are as follows.
  • the first dummy via pattern arrangement region 143 in the vicinity of the first and second wirings 101a to 101f and 102a to 102i is provided.
  • the dummy via patterns 147 can be arranged with high density.
  • the pattern 148 can also be arranged at a low density.
  • a high-density dummy via pattern is disposed in the vicinity of the first and second wirings, and the first and second A dummy via pattern having a low density can be disposed in a region far from the region near the second wiring.
  • the design rules defined for each semiconductor process can be achieved without excessively arranging dummy vias. In other words, the enlargement of the file size of the stored layout CAD data can be suppressed while achieving the design rules defined for each semiconductor process.
  • the first dummy wiring pattern generated in the first wiring layer and the second dummy wiring pattern generated in the second wiring layer have different origins arranged at equal pitches. Although it was assumed, the origin of arrangement may be the same.
  • the second wiring layer is formed on the first wiring layer with the interlayer insulating film interposed therebetween.
  • the first wiring layer and the second wiring layer are described. It does not matter if the vertical relationship with
  • both the first wiring pattern and the second wiring pattern are determined to be other than the vicinity and the vicinity. However, using either one of the wiring patterns, the vicinity and the vicinity are determined. You may judge other than. However, it is preferable to make a judgment of the vicinity and other than the vicinity using both the first wiring pattern and the second wiring pattern.
  • the dummy via pattern may not be arranged in the overlapping region of the first and second dummy wiring patterns, but may be connected only to the first dummy wiring pattern or the second dummy wiring pattern. However, it is preferable that the first and second dummy wiring patterns are arranged in the overlapping region.
  • first and second dummy wiring patterns may be connected to wiring that does not function electrically as a circuit, for example, ground wiring that is a wiring through which a signal for operating the circuit does not pass. .
  • the wirings and the wiring patterns described as the uniform pitch, wiring width, and / or wiring interval may vary depending on the manufacturing process.
  • first dummy wiring that constitutes the first dummy wiring pattern 140 and the second dummy wiring that constitutes the second dummy wiring pattern 141 include the lengths of one side of the rectangle and the other A configuration may be adopted in which the lengths of the sides are equal and the pitches in the row direction and the pitches in the column direction are equal.
  • the center of the overlapping region of the first dummy wiring and the second dummy wiring coincides with the center of the dummy via.
  • a first dummy wiring pattern 104 configured by a plurality of first dummy wirings extending in the column direction and arranged in parallel at an equal first pitch
  • a second dummy wiring pattern 104 configured by a plurality of second dummy wirings extending in the row direction and arranged in parallel at an equal second pitch.
  • the first and second dummy via patterns are N times the first pitch and the second pitch (N is a positive integer) in the overlapping region where the first dummy wiring pattern and the second dummy wiring pattern overlap.
  • the first dummy vias arranged in the respective matrix directions may be included with a pitch of ()).
  • N is an even number
  • the first and second dummy via patterns 121 and 124 pass through the midpoint between two first dummy vias adjacent in the row direction in addition to the first dummy via.
  • Overlap located at the intersection of a plurality of first virtual lines each extending in the column direction and a plurality of second virtual lines each extending in the row direction through the midpoint of two one dummy vias adjacent in the column direction A configuration including a second dummy via disposed in the region may be adopted.
  • the embodiment shown in FIG. 22 and the embodiment shown in FIG. 23 may have the same configuration.
  • the semiconductor device according to the present invention can effectively reduce manufacturing defects such as via defects and contact defects, it can suppress an increase in the file size of layout CAD data in the semiconductor device design process. For example, it is useful for semiconductor integrated circuits including LSI.

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Abstract

半導体装置上の第１及び第２の配線の近傍に密度の高い第１のダミービアパターンを配置し、第１及び第２の配線から第１のダミービアパターンより遠方に密度の低い第２のダミービアパターンを配置する。これにより、第１の配線と第２の配線とを接続するビアの有無に関わらず、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアによるレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。

Description

半導体装置
　本発明は、多層配線層を有する半導体装置のビアの配置構造に関するものである。
　近年、ＬＳＩ（Large Scale Integrated circuit）をはじめとする半導体装置の高速化のため、この半導体装置の多層配線を構成する層間絶縁膜の低誘電率（Ｌｏｗ－ｋ）化が積極的に推し進められている。一般的に、低比誘電率膜は、この膜に用いる材料の密度を低下させたり、膜に用いる材料中の極性を排除したりすることによって形成される。しかしながら、このようにして形成される膜は、一般的にヤング率等の物性値が低く、そのため機械的強度が低下する。
　また、従来から、配線層形成にはＣＭＰ（Chemical-Mechanical Polishing）プロセスが広く用いられている。ＣＭＰプロセスでは、配線層における平坦性の確保を目的として、回路として電気的に機能する配線のほかに、回路として電気的に機能しないダミー配線が形成される。このダミー配線は、このような平坦性確保のためだけでなく、近年の層間絶縁膜のＬｏｗ－ｋ化に伴い、層間絶縁膜の機械的強度を確保する役割も担うようになってきている。
　さらに、Ｌｏｗ－ｋ材料を上下配線層間のビア層にも用いた場合には、このビア層の機械的強度も問題になってくる。即ち、多層配線の積層方向（縦方向）の機械的強度が低下し、配線の信頼性が損なわれてしまう可能性がある。そのため、上下配線層間のビア層にも回路として電気的に機能しないダミービアが設けられる。このダミービアは、回路を構成する配線には接続されず、ダミー配線に接続される。そして、一般的に、半導体プロセス毎に定められた設計規約等により規定されるダミービアの設計規約は、ダミー配線と同様に単位面積当たりの密度、ダミービアの上下層に位置するダミー配線の有無、及びダミー配線とのオーバーハング量等によって規定される。
　ここで、一般的には、ダミービアとビアとを合わせた密度は、ダミー配線と配線を合わせた密度（例えば、２０～８０％）のように大きな値ではない。また、ダミービアとビアとを合わせた密度の設計規約は、０．１％より大きい等の下限値の制約だけの比較的小さな値となる。一般的には、これらの設計規約を遵守するためのダミービアは、上下２層のダミー配線同士の重なり領域に配置される。
　また、一般的には、ダミー配線の形状は、配線と同様にラインとスペースの繰り返し形状である。そして、上下２層の各々のダミー配線の延伸方向が直交している場合には、ダミービアは、上下層間で直交しているダミー配線が交差することによって形成された重なり領域に、ビア同士の間隔等の設計規約を守る範囲で行列方向に均等なピッチでもって配置される。
　特許文献１には、ローディング効果を抑制するためにダミーコンタクトを設ける技術の例が開示されている。また、特許文献２には、ビア不良やコンタクト不良を低減するために、ダミービアやダミーコンタクトを配置する技術の例が開示されている。
特開平６－８５０８０号公報 特開平８－９７２９０号公報
　ダミービアとビアとを合わせた密度の設計規約を達成するようにダミービアを配置するときには、ダミービアを配置する周辺の回路に配線同士を接続するビアが無い場合を考慮して、かなり高密度にダミービアを配置する必要がある。具体的には、例えば回路を構成する配線が集中しているものの、ビアがほとんど無いような領域があった場合、この周辺を含む領域においては、ダミービアとビアとを合わせた密度が非常に小さい値となる。そのため、ダミー配線に配置するダミービアの密度を大幅に高め、ダミービアとビアとを合わせた密度を確保する必要がある。
　しかしながら、高密度でダミービアを配置した場合には、配置されるダミービアの個数が膨大な数になり、このダミービアパターンを表現するレイアウトＣＡＤデータのファイルサイズが膨大化するという問題がある。その結果、ダミービアパターンを配置した後の設計工程において、レイアウトＣＡＤデータを納めたディスクシステムとのデータの読み書きに膨大な時間を要するという問題や、ファイルサイズが大きすぎてディスクシステムに格納しきれない等の問題を有していた。
　本発明の一態様は、基板と、基板上に形成された第１及び第２の配線層とを有する半導体装置において、第１の配線層に形成された第１の配線と、第１の配線層と第２の配線層との間に形成された層間絶縁膜と、第２の配線層に形成された第２の配線とを有する。更に、層間絶縁膜を貫通し、第１の配線と第２の配線とを接続するビアと、第１の配線層に形成された第１のダミー配線と、第２の配線層に形成された第２のダミー配線と、層間絶縁膜を貫通し、第１のダミー配線と第２のダミー配線とを接続するダミービアとを備えている。更に、複数のダミービアによって構成され、第１及び第２の配線の近傍に配置された第１のダミービアパターンの密度が、複数のダミービアによって構成され、第１及び第２の配線から第１のダミービアパターンより遠方に配置された第２のダミービアパターンの密度に比べて、高い。
　この態様によれば、第１及び第２の配線の近傍には、密度の高い第１のダミービアパターンを配置し、第１及び第２の配線から第１のダミービアパターンより遠方には、密度の低い第２のダミービアパターンを配置する。これにより、第１の配線と第２の配線とを接続するビアの有無に合わせたダミービアの配置、即ちビアが少ない領域に合わせてダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
図１は、第１の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。 図２は、第１の実施形態に係る配線補助パターンの生成方法を示すフロー図である。 図３は、第１の実施形態に係る配線補助パターンの生成方法において、第１のダミービア配置可能領域抽出ステップの詳細を示すフロー図である。 図４は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図５は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図６は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図７は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図８は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図９は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１０は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１１は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１２は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１３は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１４は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１５は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１６は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１７は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１８は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図１９は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図２０は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図２１Ａは、ダミービアパターンの配置仕様の変形例を示す図である。 図２１Ｂは、ダミービアパターンの配置仕様の変形例を示す図である。 図２１Ｃは、ダミービアパターンの配置仕様の変形例を示す図である。 図２２は、第１の実施形態に係る半導体装置を上方から見た場合の配線レイアウトの他の例を示す平面図である。 図２３は、第２の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。 図２４は、第２の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図２５は、第２の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。 図２６は、本発明を説明するための、半導体装置を上方から見た場合の一般的な配線レイアウトを示す平面図である。 図２７は、本発明を説明するための、半導体装置を上方から見た場合の一般的な配線レイアウトの他の例を示す平面図である。
　（発明の概念）
　図２６及び図２７は、本発明を説明するための、半導体装置を上方から見た場合の一般的は配線レイアウトを示す平面図である。
　図２６の配線レイアウトは、第１の配線層に形成された第１の配線２０１ａ～２０１ｆと、第１の配線層において第１の配線２０１ａ～２０１ｆの空隙部分に形成された第１のダミー配線パターン２０４とを備えている。さらに、第２の配線層に形成された第２の配線２０２ａ～２０２ｉと、第２の配線層において第２の配線２０２ａ～２０２ｉの空隙部分に形成された第２のダミー配線パターン２０６と、ビア２０３ａ～２０３ｉと、ダミービアパターン２２１とを備えている。なお、図２６には図示していないが、第１の配線層と第２の配線層との間には、層間絶縁膜が形成されている。
　ビア２０３ａ～２０３ｉは、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１の配線２０１ａ～２０１ｆと第２の配線２０２ａ～２０２ｉとを接続する。
　ダミービアパターン２２１は、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン２０４と第２のダミー配線パターン２０６とを接続する。
　図２６において、第１の配線２０１ａには、ビアが配置されていない。したがって、第１の配線２０１ａの周辺の領域のビアの単位面積当たりの密度は０（ゼロ）となる。そのため、ビアとダミービアとを合わせたビアの面積率を向上させるためには、高密度にダミービアパターン２２１を配置する必要がある。
　図２６に示すダミービアパターン２２１は、半導体プロセス毎に定められた設計規約を満たす範囲において、ダミービアの密度が高くなるようにその配置間隔を狭く設定し、配置した例である。ここで、第１のダミー配線パターン２０４と第２のダミー配線パターン２０６との重なり領域のうち隣接するものの中心間の距離を１ピッチと定義したとき、ダミービアパターン２２１は、ダミービア－ダミービア間の距離が２ピッチに設定されており、ダミービアが２ピッチごとの均等なピッチでもって配置されている。
　これにより、配置されるダミービアの個数が膨大な数になり、ダミービアパターン２２１を表現するレイアウトＣＡＤデータのファイルサイズが膨大化する。例えば、一般的なレイアウトＣＡＤデータフォーマットの一つであるＧＤＳＩＩフォーマットによって、このレイアウトＣＡＤデータを格納すると、チップサイズレベルにおけるデータとして、数１０ギガバイトにもなる場合がある。これにより、ダミービアパターン２２１を配置した後の設計工程において、レイアウトＣＡＤデータを納めたディスクシステムとの読み書きに膨大な時間を要する問題や、ファイルサイズが大きすぎてディスクシステムに格納しきれない等の問題を有する。
　図２７はダミービアパターンを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制するため、単位面積当たりのダミービアの密度として、第１及び第２のダミー配線パターン２０４、２０６の重なり領域において、半導体プロセス毎に定められた設計規約を満たす最低限の低密度のダミービアを配置した例を示したものである。具体的には、図２７において、ダミービアパターン２２２におけるダミービアの配置ピッチを図２６の２ピッチから６ピッチに変更している。
　これにより、図２６に示したダミービアパターン２２１に比べて、ダミービアパターン２２２は同一面積内において、ダミービアの個数が９分の１に低減されており、ダミービアパターン２２２を表現するレイアウトＣＡＤデータのファイルサイズの膨大化が抑制されている。しかしながら、第１の配線２０１ｂ～２０１ｆ及び第２の配線２０２ｂ～２０２ｉのようにビア２０３ａ～２０３ｉが存在する配線の周辺では、ダミービアとビアとを合わせた単位面積当たりの密度が設計規約を満たすものの、第１の配線２０１ａ及び第２の配線２０２ａのようにビアが存在しない配線の周辺では、ビアとダミービアとを合わせた単位面積当たりの密度が設計規約を満たすことができないという問題を有する。
　つまり、図２６、図２７に示した配線レイアウトでは、単位面積当たりのダミービアとビアとを合わせた密度の設計規約を達成するようにダミービアを配置するとレイアウトＣＡＤデータのファイルサイズが膨大化し、一方、レイアウトＣＡＤデータのファイルサイズの増加を抑制するようにダミービアを配置すると、単位面積当たりのダミービアとビアとを合わせた密度の設計規約を達成するのが困難になる。
　そこで、本発明の一態様は、基板と、基板上に形成された第１及び第２の配線層とを有する半導体装置として、第１の配線層に形成された第１の配線と、第１の配線層と第２の配線層との間に形成された層間絶縁膜と、第２の配線層に形成された第２の配線とを有している。さらに、層間絶縁膜を貫通し、第１の配線と第２の配線とを接続するビアと、第１の配線層に形成された第１のダミー配線と、第２の配線層に形成された第２のダミー配線と、層間絶縁膜を貫通し、第１のダミー配線と第２のダミー配線とを接続するダミービアとを備えている。更に、複数のダミービアによって構成され、第１及び第２の配線の近傍に配置された第１のダミービアパターンの密度が、複数のダミービアによって構成され、第１及び第２の配線から第１のダミービアパターンより遠方に配置された第２のダミービアパターンの密度に比べて、高いものである。
　この態様によると、第１及び第２の配線の近傍には、密度の高い第１のダミービアパターンを配置し、第１及び第２の配線から第１のダミービアパターンより遠方には密度の低い第２のダミービアパターンを配置する。これにより、例えば第１の配線と第２の配線とを接続するビアが少ない領域があった場合においても、第１及び第２の配線の近傍に配置するダミービアの密度を高めているため、半導体プロセス毎の設計規約等で規定されているビアとダミービアとを合わせた密度の設計規約を満たすことができる。一方で、第１及び第２の配線から第１のダミービアパターンより遠方においては、ダミービアの密度を低くしている。即ち、この密度の低い第１のダミービアパターンより遠方においては、ダミービアパターンを表現するレイアウトＣＡＤデータの膨大化を抑制することができる。これにより、第１の配線と第２の配線とを接続するビアの有無、即ち所定の領域における第１の配線と第２の配線とを接続するビアの疎密に関わらず、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアパターンを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
　そして、本発明の一態様の半導体装置において、第１のダミービアパターンを構成する各ダミービア間の距離が、第２のダミービアパターンを構成する各ダミービア間の距離より小さいのが好ましい。
　また、本発明の一態様の半導体装置は、均等なピッチでもって並行して配置された複数の第１のダミー配線によって構成された第１のダミー配線パターンを備えているのが好ましい。
　また、本発明の一態様の半導体装置は、均等なピッチでもって並行して配置された複数の第２のダミー配線によって構成された第２のダミー配線パターンを備えているのが好ましい。
　また、本発明の一態様の半導体装置の第１及び第２のダミー配線は、形状が矩形であり、かつ、マトリックス状に均等なピッチでもって配置されていてもよい。
　また、本発明の一態様の半導体装置において、第１のダミー配線と第２のダミー配線との重なり領域の中心と、ダミービアの中心とが一致しているのが好ましい。
　以下、本発明の実施形態について図面を参照しながら説明する。
　＜第１の実施形態＞
　図１は本発明の第１の実施形態に係る半導体装置（半導体集積回路)を上方から見た場合の配線レイアウトを示す平面図である。
　図１の配線レイアウトは、第１の配線層に形成された第１の配線１０１ａ～１０１ｆと、第１の配線層において第１の配線１０１ａ～１０１ｆの空隙部分に形成され、複数の第１のダミー配線によって構成された、回路として電気的に機能しない第１のダミー配線パターン１０４を備えている。さらに、第２の配線層に形成された第２の配線１０２ａ～１０２ｉと、第２の配線層において第２の配線パターンの空隙部分に形成され、複数の第２のダミー配線によって構成された、回路として電気的に機能しない第２のダミー配線パターン１０６と、ビア１０３ａ～１０３ｉと、複数のダミービアによって構成された第１および第２のダミービアパターン１２１、１２４とを備えている。なお、図１には図示していないが、第１の配線層と第２の配線層の間には、層間絶縁膜が形成されている。また、第１の配線１０１ａ～１０１ｆ、第２の配線１０２ａ～１０２ｉ、及びビア１０３ａ～１０３ｉは各々回路を構成する第１及び第２の配線パターン、並びにビアパターンの一部を図示したものである。ここで、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉは、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されているものとして説明する。
　ビア１０３ａ～１０３ｉは、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１の配線１０１ａ～１０１ｆと第２の配線１０２ａ～１０２ｉとを接続する。
　第１のダミービアパターン１２１は、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉの近傍の領域である第１のダミービアパターン配置領域１２５に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とを接続する。
　第２のダミービアパターン１２４は、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉから第１のダミービアパターン配置領域１２５より遠方の領域である第２のダミービアパターン配置領域１２６に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とを接続する。
　ここで、第１及び第２のダミービアパターン１２１、１２４は、第１及び第２のダミー配線パターン１０４、１０６と同様に、回路として電気的に機能しない。
　図２は第１の実施形態に係る配線補助パターンの生成方法を示すフロー図である。また、図３は図２の第１のダミービア配置可能領域抽出ステップ（ｓ２０４）の詳細を示すフロー図である。
　ここで、図２及び図３に示す配線補助パターン生成方法の各ステップは、コンピュータにデータ処理を実行させる解析ツール（例えば、レイアウト検証ツール）等を用いて行われる。例えば、このレイアウト検証ツールは、半導体レイアウトパターンの寸法等が設計規約を満足するかどうかを検証するツールである。
　ステップｓ２０１は配線パターン抽出ステップであり、設計情報を格納したファイルから第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉを抽出する。例えば解析ツールが組み込まれたコンピュータに半導体装置の配線レイアウト情報を含むレイアウトＣＡＤデータを入力し、該当する領域の配線パターンを抽出する。具体的には、図４に示すように、第１の配線層において、第１の配線１０１ａ～１０１ｆを抽出し、第２の配線層において、第２の配線１０２ａ～１０２ｉを抽出する。
　次に、ステップｓ２０２はダミー配線パターン生成ステップであり、図５に示すように、ステップｓ２０１で抽出された第１の配線１０１ａ～１０１ｆが形成されていない空隙部分において、第１の配線１０１ａ～１０１ｆから第１の間隔値１０５の間隔をあけて、第１の配線層の大半の配線の延伸方向である優先配線方向（垂直方向）と同じ方向に延伸する第１のダミー配線パターン１０４を生成する。同様に、図６に示すように、ステップｓ２０１で抽出された第２の配線１０２ａ～１０２ｉが形成されていない空隙部分において、第２の配線１０２ａ～１０２ｉから第２の間隔値１０７の間隔をあけて、第２の配線層の大半の配線の延伸方向である優先配線方向（水平方向）と同じ方向に延伸する第２のダミー配線パターン１０６を生成する。
　ここで、第１の配線層の優先配線方向と、第２の配線層の優先配線方向は、直交するものとし、即ち、第１のダミー配線パターン１０４と、第２のダミー配線パターン１０６は各々直交しているものとする。
　なお、第１の配線層の優先配線方向及び第２の配線層の優先配線方向は、本実施形態の方向に限定されない。例えば、水平方向が第１の配線層の優先配線方向であってもよいし、第１の配線層の優先配線方向と第２の配線層の優先配線方向とが同一でもかまわない。ただし、第１の配線層の優先配線方向と第２の配線層の優先配線方向とが直交しているのが好ましい。
　また、第１のダミー配線パターン１０４、及び第２のダミー配線パターン１０６は、各々、均等なピッチでもって並行して配置され、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されているのが好ましい。図５及び図６では、第１および第２のダミー配線パターン１０４、１０６の各々において、均等なピッチでもって並行に配置され、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されている例を示している。つまり、この実施形態では、第１および第２のダミー配線パターン１０４、１０６は、配線幅が均等となっている。また、一例とし、第１のダミー配線パターン１０４を構成する各第１のダミー配線を、配線幅を第１の配線の配線幅のうち、最小の配線幅と等しく、かつ、配線間隔を第１の配線同士の配線間隔のうち最小の間隔と等しくするような構成も考えられる。さらに、別の一例として、第２のダミー配線パターン１０６を構成する各第２のダミー配線を、配線幅を第２の配線の配線幅のうち、最小の配線幅と等しく、かつ、配線間隔を第２の配線同士の配線間隔のうち最小の間隔と等しくするような構成も考えられる。
　また、第１及び第２の間隔値１０５、１０７は、各々、配線パターンとダミー配線パターンとの間で確保すべき間隔を示しており、半導体プロセス毎の設計規約等で規定される値である。そして、第１の間隔値１０５と、第２の間隔値１０７とは異なる値となる場合があり、異なる値となってもかまわない。
　次にステップｓ２０３は、ダミー配線重複領域抽出ステップであり、図７に示すように、ステップｓ２０２によって出力された第１のダミー配線パターン１０４と、第２のダミー配線パターン１０６との重なり領域１０８を抽出する。重なり領域１０８は、第１のダミー配線パターン１０４と、第２のダミー配線パターン１０６とが共に存在する領域である。即ち、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とを物理的に接続する第１及び第２のダミービアパターン１２１、１２４を配置することが可能な領域を示している。
　次にステップｓ２０４では、ステップｓ２０１によって抽出された第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍において、第１のダミービアパターン１２１の配置が可能な第１のダミービアパターン配置領域１２５を抽出する。具体的には、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉと第１のダミービアパターン１２１との最小間隔を定義する値と、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉの近傍を示す上限の距離を定義する値とを用いることにより、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉの近傍の領域である第１のダミービアパターン配置領域１２５を抽出するものである。
　ここで、ステップｓ２０４の詳細を、図３及び図８～図１４を用いて説明する。
　ステップｓ２０４は、図３に示すように、ステップｓ３０１～ｓ３０３によって構成されている。
　ステップｓ３０１は最小間隔を定義する値を用いた第１の配線拡大ステップである。具体的には、図８に示すように、ステップｓ２０１によって抽出された第１の配線１０１ａ～１０１ｆに対して、第３の間隔値１１０を用いて拡大処理を行い、拡大パターン１０９ａ、１０９ｂを出力する。同様に、図９に示すように、ステップｓ２０１によって抽出された第２の配線１０２ａ～１０２ｉに対して、第４の間隔値１１２を用いて拡大処理を行い、拡大パターン１１１を出力する。
　ここで、第３及び第４の間隔値１１０、１１２は、各々、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉと第１のダミービアパターン１２１との最小間隔を定義する値とする。即ち、ステップｓ３０１より出力される拡大パターン１０９ａ、１０９ｂ、１１１の示す領域は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍において第１のダミービアパターン１２１の配置を禁止する領域となる。
　ステップｓ３０２は近傍を示す上限の距離を定義する値を用いた第２の配線拡大ステップである。具体的には、図１０に示すように、ステップｓ２０１によって抽出された第１の配線１０１ａ～１０１ｆに対して、第５の間隔値１１４を用いて拡大処理を行い、拡大パターン１１３ａ、１１３ｂを出力する。同様に、図１１に示すように、ステップｓ２０１によって抽出された第２の配線１０２ａ～１０２ｉに対して、第６の間隔値１１６を用いて拡大処理を行い、拡大パターン１１５を出力する。
　ここで、第５及び第６の間隔値１１４、１１６は、各々、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍を示す上限の距離を定義する値とする。これにより、ステップｓ３０２によって出力される拡大パターン１１３ａ、１１３ｂ、１１５の示す領域は、第１及び第２の配線パターン１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍を示す領域となる。
　ステップｓ３０３は、ステップｓ３０２により出力された拡大パターン１１３ａ、１１３ｂ、１１５の示す領域から、ステップｓ３０１により出力された拡大パターン１０９ａ、１０９ｂ、１１１の示す領域を削除し、その結果を出力する。具体的には、図１２に示すように、ステップｓ３０１により抽出した拡大パターン１０９ａ、１０９ｂ、１１１を合成し、合成パターン１１７を生成する。そして、図１３に示すように、拡大パターン１１３ａ、１１３ｂ、１１５を合成し、合成パターン１１８を生成する。そして、図１４に示すように、生成した合成パターン１１８から合成パターン１１７との重なり部分を削除する。この削除して残った領域１１９は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍においてダミービアの配置が可能な領域を示し、これを第１のダミービアパターン配置可能領域１１９として出力する。
　なお、本実施形態においては、重なり領域１０８の一部と拡大パターン１０９ａ、１０９ｂ、１１１の示す領域の一部とが重なる領域を有する例について説明したが、重なり領域１０８と拡大パターン１０９ａ、１０９ｂ、１１１の示す領域とが重なる領域を有しない場合は、配線近傍において第１のダミービアパターン１２１の配置を禁止する領域はなくなる。即ち、このときには、合成パターン１１８の示す領域が第１のダミービアパターン配置可能領域となる。
　次にステップｓ２０５では、図１５に示すように、ステップｓ２０３により出力した重なり領域１０８と、ステップｓ２０４により出力した第１のダミービアパターン配置可能領域１１９との重なり領域１２０を抽出する。重なり領域１２０は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図１６に示すように、重なり領域１２０に対して、所定の第１のダミービアパターン生成仕様に基づいて、第１のダミービアパターン１２１を配置し、出力する。
　ここで、所定の第１のダミービアパターン生成（配置）仕様は、半導体プロセス毎の設計規約を満たす範囲で、最もダミービアの密度が高くなるようにダミービアの配置ピッチを定義した生成(配置）仕様とするのが好ましい。例えば図１６では、図１５において隣接する２つの重なり領域１２０の中心間（ａ－ｂ間）の距離をｐとしたとき、第１のダミービアパターン１２１を、２×ｐの均等なピッチでもって行列それぞれの方向に配置するとともに、隣接する４つのダミービアで形成した各格子の中心にも配置した例を示している。具体的に、この格子の中心とは、上記の２×ｐの均等なピッチでもって行列それぞれの方向に配置されたダミービアにおいて、行方向に隣接する２つのダミービアの中点を通って、各々列方向に延びる複数の仮想線と、列方向に隣接する２つのダミービアの中点を通って、各々行方向に延びる複数の仮想線との交点に位置する重なり領域１２０である。
　次にステップｓ２０６では、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置可能領域１１９より遠方の領域を抽出する。具体的には、図１７に示すように、ステップｓ２０４を構成するステップｓ３０２により出力された拡大パターン１１３ａ、１１３ｂ、１１５を合成し、合成したパターン１１８に対して図形反転処理を行い、ステップｓ３０２によって出力されたパターン１１３ａ、１１３ｂ、１１５の無い領域１２２を生成し、出力する。
　ここで、ステップｓ３０２で用いた第５及び第６の間隔値１１４、１１６は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍を示す上限の距離を定義する値である。つまり、図形反転処理を行った結果の領域１２２は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置可能領域１１９より遠方において、ダミービアの配置が可能な領域を示している。ステップｓ２０６では、この領域を第２のダミービアパターン配置可能領域１２２として出力する。
　次にステップｓ２０７では、図１８に示すように、ステップｓ２０３により出力された重なり領域１０８と、ステップｓ２０６により出力された第２のダミービア配置可能領域１２２との重なり領域１２３を抽出する。重なり領域１２３は、第１及び第２の配線パターン１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置可能領域１１９より遠方におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図１９に示すように、重なり領域１２３に対して、所定の第２のダミービアパターン生成仕様に基づいて、第２のダミービアパターン１２４を配置し、出力する。
　ここで、所定の第２のダミービアパターン生成（配置）仕様は、半導体プロセス毎の設計規約で規定されるダミービアの密度の下限値を達成するために必要となる最低限のダミービアの配置ピッチを定義した生成（配置）仕様とするのが好ましい。例えば図１９では、重なり領域１２３に、図１６において２×ｐとした均等なピッチを５×ｐの均等なピッチとして配置した例を示している。また、このとき図１６で行った隣接する４つのダミービアで形成した各格子の中心へのダミービアの配置は行っていない。つまり、図１６に示す第１の配線１０１ａ、第２の配線１０１ｂの近傍に配置された第１のダミービアパターン１２１の各ダミービア間の距離が、図１９に示す第１の配線１０１ａ、第２の配線１０１ｂから第１のダミービアパターンより遠方に配置された第２のダミービアパターン１２４の各ダミービア間の距離が小さくなっている。
　図２０はステップｓ２０１～ｓ２０７の処理を終了した後において、第１の及び第２のダミービアパターン配置領域１２５、１２６に、第１及び第２のダミービアパターン１２１、１２４が配置されている様子を示している。なお、図１４及び図１５と図２０とにおいて、第１のダミービアパターン配置可能領域１１９と第１のダミービアパターン配置領域１２５とは同一の領域を示している。同様に、図１７～１９と図２０とにおいて、第２のダミービアパターン配置可能領域１２２と第２のダミービアパターン配置領域１２６とは同一の領域を示している。
　以上のステップｓ２０１～ｓ２０７を実施することにより、図１及び図２０に示すように、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍の領域である第１のダミービアパターン配置領域１２５内に第１のダミービアパターン１２１を高い密度で配置することができる。また、同時に、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置領域１２５より遠方の領域である第２のダミービアパターン配置領域１２６内に第２のダミービアパターン１２４を低い密度で配置することができる。
　以上のように、本実施形態の方法で設計された半導体装置（半導体集積回路）は、第１及び第２の配線の近傍領域には、密度の高いダミービアパターンを配置し、第１及び第２の配線の近傍領域より遠方の領域には、密度の低いダミービアパターンを配置することができる。これにより、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
　なお、ステップｓ２０５、ｓ２０７におけるダミービアパターンの配置仕様として、図１６及び図１９において、第１のダミービアパターン１２１及び第２のダミービアパターン１２４の配置例を説明したが、目標とするダミービアの密度を得るためにダミービアの配置仕様の多様な変形が可能である。例えば、各々のダミービアのピッチを変更してもよく、例えば、図２１Ａ、図２１Ｂ、図２１Ｃに示すダミービアパターン１２８～１３０のような変形をしてもよい。
　図２１Ａ、図２１Ｂ、図２１Ｃは第１のダミー配線パターン１０４と第２のダミー配線パターン１０６との重なり領域１２７におけるダミービアパターン配置仕様の他の例を示している。図２１Ａはダミービアパターン１２８として、図１６と同様に２×ｐの均等なピッチで配置し、かつ、隣接する４つのダミービアで形成した各格子の中心へのダミービアの配置を行わなかった例を示している。また、図２１Ｂはダミービアパターン１２９として、重なり領域１２７の全ての重なり領域にダミービアを配置した例を示している。また、図２１Ｃはダミービアパターン１３０として、最左下の１つの重なり領域１２７から右上方にある各々の重なり領域１２７にダミービアを配置し、かつ、この配置された各々のダミービアから上方向、及び右方向のそれぞれの方向に対して、３ピッチの均等なピッチでもってダミービアを配置した例を示している。
　また、ステップｓ２０５、ｓ２０７の説明では、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６との重なり領域１０８において、１つの重なり領域に対して１つのダミービアを配置したが、ダミービアの配置仕様はこれに限定されない。例えば、１つの重なり領域に対して、半導体プロセス毎に規定される設計規約を守る範囲内で複数個のダミービアを配置してもよい。
　また、第１のダミー配線パターン１０４及び第２のダミー配線パターン１０６の配線幅及び配線間隔として、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉと同様に、半導体プロセス毎の設計規約等で規定される最小寸法（配線幅）及び最小配線間隔を用いたが、これに限定されるものでなく半導体プロセス毎の設計規約を守る範囲で多様な寸法（配線幅及び配線間隔）への変形が可能である。
　図２２は第１の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図の他の例であり、１つの重なり領域に対して、複数個のダミービアを配置した例である。
　図２２において、第１のダミー配線パターン１３１及び第２のダミー配線パターン１３２は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの配線幅の３倍の配線幅を有している。即ち、第１及び第２のダミー配線パターン１３１、１３２において、配線幅と配線間隔を足した配線のピッチは、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの４倍となっている。また、第１のダミー配線パターン１３１と第２のダミー配線パターン１３２との重なり領域１３３において、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉの近傍の第１のダミービアパターン配置領域１２５には、１つの重なり領域１３３に対してダミービアを２つ配置し、第１のダミービアパターン１３４を形成している。そして、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉから第１のダミービアパターン配置領域１２５より遠方の第２のダミービアパターン配置領域１２６には、１つの重なり領域１３３に対してダミービアを１つ配置し、第２のダミービアパターン１３５を形成している。
　なお、本実施形態では、第１及び第２のダミー配線パターン１３１、１３２において、配線幅と配線間隔を足した配線のピッチは、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの４倍となっているが、４倍に限定せれるものではない。配線のピッチは、整数倍であれば好ましい。
　また、本実施形態において、第１のダミー配線パターン１０４の延伸方向は、第１の配線層の優先配線方向（列方向）と同じであり、第２のダミー配線パターン１０６の延伸方向は第２の配線層の優先配線方向（行方向）と同じであるものとしたが、これに限定されない。例えば、第１のダミー配線パターン１０４の延伸方向が第１の配線層の優先配線方向（列方向）と直交するとともに、第２のダミー配線パターン１０６の延伸方向が第２の配線層の優先配線方向（行方向）と直交していてもよい。
　また、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とは、直交しているものとして説明したが、これに限定されない。ただし、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とが直交している方が好ましい。
　＜第２の実施形態＞
　図２３は第２の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。図２３において図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。また、図２４及び図２５は第２の実施形態に係る配線補助パターンを生成する過程における説明のための図である。
　図２３の配線レイアウトにおいて、図１と異なるのは、第１の配線層において第１の配線１０１ａ～１０１ｆの空隙部分に形成された第１のダミー配線パターン１４０、及び第２の配線層において第２の配線１０２ａ～１０２ｉの空隙部分に形成された第２のダミー配線パターン１４１が、マトリックス状に均等なピッチでもって配置された矩形のダミー配線パターンとなった点である。
　第１のダミービアパターン１４７は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍の領域である第１のダミービアパターン配置領域１４３内における重なり領域１４２に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１４０と第２のダミー配線パターン１４１とを接続する。
　第２のダミービアパターン１４８は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置領域１４３より遠方の領域である第２のダミービアパターン配置領域１４４内における重なり領域１４２に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１４０と第２のダミー配線パターン１４１とを接続する。
　図２３～２５、及び第１の実施形態の説明に使用した図を用いて、第２の実施形態に係る配線補助パターンの生成方法について説明する。
　以下、各ステップを第１の実施形態と同様に図２を参照して説明する。
　まずステップｓ２０１では、例えば解析ツールが組み込まれたコンピュータに半導体装置（半導体集積回路）の配線レイアウト情報を含むレイアウトＣＡＤデータを入力し、該当する領域の配線パターンを抽出する。具体的には、図４に示すように、第１の配線１０１ａ～１０１ｆ及び第２の配線１０２ａ～１０２ｉを抽出する。
　次にステップｓ２０２では、図２３に示すように、ステップｓ２０１により抽出された第１の配線１０１ａ～１０１ｆが形成されていない空隙部分において、第１の配線１０１ａ～１０１ｆから第１の間隔値１０５の間隔をあけて、マトリックス状に均等なピッチでもって矩形の第１のダミー配線パターン１４０を生成する。同様に、ステップｓ２０１により抽出された第２の配線１０２ａ～１０２ｉが形成されていない空隙部分において、第２の配線１０２ａ～１０２ｉから第２の間隔値１０７の間隔をあけて、マトリックス状に均等なピッチでもって矩形の第２のダミー配線パターン１４１を生成する。本実施形態では、第１及び第２のダミー配線パターン１４０、１４１は、均等なピッチでもって配置する原点が、各々、異なるものとする。すると、図２３のように、第１のダミー配線パターン１４０と第２のダミー配線パターン１４１とが部分的に重なり領域を有することとなる。
　ここで、第１のダミー配線パターン１４０及び第２のダミー配線パターン１４１は、第１の所定の値１０５の間隔をあけた第１の配線１０１ａ～１０１ｆが形成されていない空隙部分、及び第２の所定の値１０７の間隔をあけた第２の配線１０２ａ～１０２ｉが形成されていない空隙部分の各境界部分で、均等なピッチでもって配置した矩形の大きさに満たない領域しか残存していない場合がある。そのときは矩形の配線の一部を切り落として配置するのが好ましい。更に、上記によって切り落として残存するダミー配線の形状が、半導体プロセス毎の設計規約等で規定される最小寸法や、最小面積等を満たさない場合があり、そのときは上記の切り落としにより残存した矩形のダミー配線そのものを削除するのが好ましい。
　次にステップｓ２０３では、図２４に示すように、ステップｓ２０２により出力された第１のダミー配線パターン１４０及び第２のダミー配線パターン１４１の重なり領域１４２を抽出する。重なり領域１４２は、第１のダミー配線パターン１４０と、第２のダミー配線パターン１４１とが共に存在する領域となるため、第１及び第２のダミービアパターン１４７、１４８を配置することが可能な領域である。
　次にステップｓ２０４では、図２４に示すように、ステップｓ２０１により抽出した第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍においてダミービアの配置が可能な第１のダミービアパターン配置可能領域１４３を抽出する。
　次にステップｓ２０５では、図２５に示すように、ステップｓ２０３により出力した重なり領域１４２と、ステップｓ２０４により出力した第１のダミービアパターン配置可能領域１４３との重なり領域１４５を抽出する。重なり領域１４５は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図２３に示すように、重なり領域１４５に対して、所定の第１のダミービアパターン生成仕様に基づいて、第１のダミービアパターン１４７を配置し、出力する。
　ここで、所定の第１のダミービアパターン生成（配置）仕様は、半導体プロセス毎の設計規約を満たす範囲で、最もダミービアの密度が高くなるようにダミービアの配置ピッチを定義した生成(配置）仕様とするのが好ましい。
　次にステップｓ２０６では、図２４に示すように、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置可能領域１４３より遠方のダミービアの配置が可能な領域、即ち第２のダミービアパターン配置領域１４４を抽出する。
　次にステップｓ２０７では、図２５に示すように、ステップｓ２０３により出力した重なり領域１４２と、ステップｓ２０６により出力した第２のダミービア配置可能領域１４４との重なり領域１４６を抽出する。重なり領域１４６は、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置可能領域１４３より遠方においてダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図２３に示すように、重なり領域１４６に対して、所定の第２のダミービアパターン生成仕様に基づいて、第２のダミービアパターン１４８を配置し、出力する。
　ここで、所定の第２のダミービアパターン生成仕様は、半導体プロセス毎の設計規約で規定されるダミービアの密度の下限値を達成するために必要となる最低限のダミービアの配置ピッチを定義したダミービアの配置仕様とするのが好ましい。
　以上のステップｓ２０１～ｓ２０７を実施することにより、図２３に示すように、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉの近傍の第１のダミービアパターン配置領域１４３内の第１のダミービアパターン１４７は、高い密度で配置することができる。また同時に、第１及び第２の配線１０１ａ～１０１ｆ、１０２ａ～１０２ｉから第１のダミービアパターン配置可能領域１４３より遠方の領域である第２のダミービアパターン配置領域１４４内の第２のダミービアパターン１４８は、低い密度で配置することもできる。
　以上のように、本実施形態の方法で設計された半導体装置（半導体集積回路）は、第１及び第２の配線の近傍領域には、密度の高いダミービアパターンを配置し、第１及び第２の配線の近傍領域より遠方の領域には、密度の低いダミービアパターンを配置することができる。これにより、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、格納するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
　なお、本実施形態において、第１の配線層に生成する第１のダミー配線パターンと第２の配線層に生成する第２のダミー配線パターンとは、均等なピッチでもって配置する原点が各々異なるものとしたが、この配置する原点が同じでもよい。
　また、上記の各実施形態では、第１の配線層の上層に層間絶縁膜を挟んで第２の配線層が形成されているものとして説明したが、第１の配線層と第２の配線層との上下関係が入れ替わってもかまわない。
　また、上記の各実施形態では、第１の配線パターンと第２の配線パターンとの両方に対して近傍と近傍以外との判断を行ったが、いずれか一方の配線パターンを用いて近傍と近傍以外とを判断してもかまわない。ただし、第１の配線パターンと第２の配線パターンの両方を用いて近傍と近傍以外との判断を行う方が好ましい。
　また、ダミービアパターンが第１及び第２のダミー配線パターンの重なり領域に配置されず、第１のダミー配線パターンまたは第２のダミー配線パターンのみに接続されていてもかまわない。ただし、第１及び第２のダミー配線パターンの重なり領域に配置された方が好ましい。
　また、第１及び第２のダミー配線パターンの一部または全部が、回路として電気的に機能しない配線、例えば、回路を動作させる信号が通過しない配線であるグランド配線と接続されていてもかまわない。
　また、上述の各実施形態において、均等なピッチ、配線幅、及び／または配線間隔として説明した各配線及び各配線パターンについて、製造プロセスの過程等によってばらつきが生じてもかまわない。
　また、本発明は、上述の各実施形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
　また、第１のダミー配線パターン１４０を構成する第１のダミー配線と、第２のダミー配線パターン１４１を構成する第２のダミー配線とは、矩形の一方の辺の長さ同士、及び他方の辺の長さ同士が等しく、かつ、行方向のピッチ同士及び列方向のピッチ同士が等しいような構成をとってもかまわない。
　また、第１の実施形態または第２の実施形態において、第１のダミー配線と第２のダミー配線との重なり領域の中心と、ダミービアの中心とが一致している方が好ましい。
　また、図１に示す第１の実施形態において、列方向に延び、均等な第１ピッチでもって並行して配置された複数の第１のダミー配線によって構成された第１のダミー配線パターン１０４と、行方向に延び、均等な第２ピッチでもって並行して配置された複数の第２のダミー配線によって構成された第２のダミー配線パターン１０４とを備えている。また、第１及び第２のダミービアパターンは、第１のダミー配線パターンと第２のダミー配線パターンとが重なった重なり領域において、第１ピッチ及び第２ピッチのＮ倍（Ｎは正の整数）のピッチでもって、行列それぞれの方向に配置されている第１のダミービアを含む構成にしてもかまわない。さらに好ましくは、Ｎは偶数であり、第１及び第２のダミービアパターン１２１、１２４は、第１のダミービアに加えて、行方向に隣接する２つの第１のダミービアの中点を通って、各々列方向に延びる複数の第１の仮想線と、列方向に隣接する２つの１のダミービアの中点を通って、各々行方向に延びる複数の第２の仮想線との交点に位置する重なり領域に配置されている第２のダミービアを含んでいる構成をとってもよい。なお、図２２に示す実施形態および図２３に示す実施形態についても同様の構成にしてもかまわない。
　本発明に係る半導体装置は、ビア不良やコンタクト不良等の製造上の不良をより効果的に低減しつつ、半導体装置の設計工程においてレイアウトＣＡＤデータのファイルサイズが膨大化を抑制することができるので、例えば、ＬＳＩをはじめとする半導体集積回路などに有用である。
　１０１ａ～１０１ｆ　　第１の配線
　１０２ａ～１０２ｉ　　第２の配線
　１０３ａ～１０３ｉ　　ビア
　１０４，１３１，１４０　　第１のダミー配線パターン
　１０６，１３２，１４１　　第２のダミー配線パターン
　１０８，１３３，１４２　　重なり領域
　１２１，１３４，１４７　　第１のダミービアパターン
　１２４，１３５，１４８　　第２のダミービアパターン
　１２５，１４３　　第１のダミービアパターン配置領域
　１２６，１４４　　第２のダミービアパターン配置領域

Claims (18)

  1. 　基板と、前記基板上に形成された第１及び第２の配線層とを有する半導体装置であって、
    　前記第１の配線層に形成された第１の配線と、
    　前記第１の配線層と前記第２の配線層との間に形成された層間絶縁膜と、
    　前記第２の配線層に形成された第２の配線と、
    　前記層間絶縁膜を貫通し、前記第１の配線と前記第２の配線とを接続するビアと、
    　前記第１の配線層に形成された第１のダミー配線と、
    　前記第２の配線層に形成された第２のダミー配線と、
    　前記層間絶縁膜を貫通し、前記第１のダミー配線と前記第２のダミー配線とを接続するダミービアとを備えており、
    　複数の前記ダミービアによって構成され、前記第１及び第２の配線の近傍に配置された第１のダミービアパターンの密度が、複数の前記ダミービアによって構成され、前記第１及び第２の配線から前記第１のダミービアパターンより遠方に配置された第２のダミービアパターンの密度に比べて、高い
    　ことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１のダミービアパターンを構成する各ダミービア間の距離が、前記第２のダミービアパターンを構成する各ダミービア間の距離より小さい
    　ことを特徴とする半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記第１のダミー配線の延伸方向と、前記第２のダミー配線の延伸方向とが直交している
    　ことを特徴とする半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第１のダミー配線の延伸方向が、前記第１の配線層における優先配線方向と同一であり、前記第２のダミー配線の延伸方向が、前記第２の配線層における優先配線方向と同一である
    　ことを特徴とする半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記第１のダミー配線の延伸方向が、前記第１の配線層における優先配線方向と直交しており、前記第２のダミー配線の延伸方向が、前記第２の配線層における優先配線方向と直交している
    　ことを特徴とする半導体装置。
  6. 　請求項１記載の半導体装置において、
    　均等なピッチでもって並行して配置された複数の前記第１のダミー配線によって構成された第１のダミー配線パターンを備えている
    　ことを特徴とする半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記第１のダミー配線パターンを構成する各第１のダミー配線は、配線幅が均等となっている
    　ことを特徴とする半導体装置。
  8. 　請求項６記載の半導体装置において、
    　前記第１の配線は、複数本設けられており、
    　前記第１のダミー配線パターンを構成する各第１のダミー配線は、配線幅が、前記第１の配線の配線幅のうち最小の配線幅と等しく、かつ、配線間隔が、前記第１の配線同士の配線間隔のうち最小の間隔と等しい
    　ことを特徴とする半導体装置。
  9. 　請求項６記載の半導体装置において、
    　均等なピッチでもって並行して配置された複数の前記第１の配線によって構成された第１の配線パターンを備えており、
    　前記第１のダミー配線パターンのピッチは、前記第１の配線パターンのピッチの整数倍である
    　ことを特徴とする半導体装置。
  10. 　請求項１記載の半導体装置において、
    　均等なピッチでもって並行して配置された複数の前記第２のダミー配線によって構成された第２のダミー配線パターンを備えている
    　ことを特徴とする半導体装置。
  11. 　請求項１０記載の半導体装置において、
    　前記第２のダミー配線パターンを構成する各第２のダミー配線は、配線幅が均等となっている
    　ことを特徴とする半導体装置。
  12. 　請求項１０記載の半導体装置において、
    　前記第２の配線は、複数本設けられており、
    　前記第２のダミー配線パターンを構成する各第２のダミー配線は、配線幅が、前記第２の配線の配線幅のうち最小の配線幅と等しく、かつ、配線間隔が、前記第２の配線同士の配線間隔のうち最小の間隔と等しい
    　ことを特徴とする半導体装置。
  13. 　請求項１０記載の半導体装置において、
    　均等なピッチでもって並行して配置された複数の前記第２の配線によって構成された第２の配線パターンを備えており、
    　前記第２のダミー配線パターンのピッチは、前記第２の配線パターンのピッチの整数倍である
    　ことを特徴とする半導体装置。
  14. 　請求項１記載の半導体装置において、
    前記第１及び第２のダミー配線の形状が矩形であり、かつ、マトリックス状に均等なピッチでもって配置されている
    　ことを特徴とする半導体装置。
  15. 　請求項１４記載の半導体装置において、
    　前記第１のダミー配線と第２のダミー配線とは、前記矩形の一方の辺の長さ同士、及び他方の辺の長さ同士が等しく、かつ、行方向のピッチ同士及び列方向のピッチ同士が等しい
    　ことを特徴とする半導体装置。
  16. 　請求項１記載の半導体装置において、
    　前記第１のダミー配線と前記第２のダミー配線との重なり領域の中心と、前記ダミービアの中心とが一致している
    　ことを特徴とする半導体装置。
  17. 　請求項１記載の半導体装置において、
    　列方向に延び、均等な第１ピッチでもって並行して配置された複数の前記第１のダミー配線によって構成された第１のダミー配線パターンと、
    行方向に延び、均等な第２ピッチでもって並行して配置された複数の前記第２のダミー配線によって構成された第２のダミー配線パターンとを備えており、
    　前記第１及び第２のダミービアパターンは、前記第１のダミー配線パターンと前記第２のダミー配線パターンとが重なった重なり領域において、前記第１ピッチ及び前記第２ピッチのＮ倍（Ｎは正の整数）のピッチでもって、行列それぞれの方向に配置されている第１のダミービアを含む
    　ことを特徴とする半導体装置。
  18. 　請求項１７記載の半導体装置において、
    　前記Ｎは偶数であり、
    　前記第１及び第２のダミービアパターンは、前記第１のダミービアに加えて、行方向に隣接する２つの前記第１のダミービアの中点を通って、各々列方向に延びる複数の第１の仮想線と、列方向に隣接する２つの前記１のダミービアの中点を通って、各々行方向に延びる複数の第２の仮想線との交点に位置する前記重なり領域に配置されている第２のダミービアを含む
    　ことを特徴とする半導体装置。
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