JPWO2012160736A1 - 半導体装置 - Google Patents
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Abstract
半導体装置上の第1及び第2の配線の近傍に密度の高い第1のダミービアパターンを配置し、第1及び第2の配線から第1のダミービアパターンより遠方に密度の低い第2のダミービアパターンを配置する。これにより、第1の配線と第2の配線とを接続するビアの有無に関わらず、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアによるレイアウトCADデータのファイルサイズの膨大化を抑制することができる。
Description
本発明は、多層配線層を有する半導体装置のビアの配置構造に関するものである。
近年、LSI(Large Scale Integrated circuit)をはじめとする半導体装置の高速化のため、この半導体装置の多層配線を構成する層間絶縁膜の低誘電率(Low−k)化が積極的に推し進められている。一般的に、低比誘電率膜は、この膜に用いる材料の密度を低下させたり、膜に用いる材料中の極性を排除したりすることによって形成される。しかしながら、このようにして形成される膜は、一般的にヤング率等の物性値が低く、そのため機械的強度が低下する。
また、従来から、配線層形成にはCMP(Chemical-Mechanical Polishing)プロセスが広く用いられている。CMPプロセスでは、配線層における平坦性の確保を目的として、回路として電気的に機能する配線のほかに、回路として電気的に機能しないダミー配線が形成される。このダミー配線は、このような平坦性確保のためだけでなく、近年の層間絶縁膜のLow−k化に伴い、層間絶縁膜の機械的強度を確保する役割も担うようになってきている。
さらに、Low−k材料を上下配線層間のビア層にも用いた場合には、このビア層の機械的強度も問題になってくる。即ち、多層配線の積層方向(縦方向)の機械的強度が低下し、配線の信頼性が損なわれてしまう可能性がある。そのため、上下配線層間のビア層にも回路として電気的に機能しないダミービアが設けられる。このダミービアは、回路を構成する配線には接続されず、ダミー配線に接続される。そして、一般的に、半導体プロセス毎に定められた設計規約等により規定されるダミービアの設計規約は、ダミー配線と同様に単位面積当たりの密度、ダミービアの上下層に位置するダミー配線の有無、及びダミー配線とのオーバーハング量等によって規定される。
ここで、一般的には、ダミービアとビアとを合わせた密度は、ダミー配線と配線を合わせた密度(例えば、20〜80%)のように大きな値ではない。また、ダミービアとビアとを合わせた密度の設計規約は、0.1%より大きい等の下限値の制約だけの比較的小さな値となる。一般的には、これらの設計規約を遵守するためのダミービアは、上下2層のダミー配線同士の重なり領域に配置される。
また、一般的には、ダミー配線の形状は、配線と同様にラインとスペースの繰り返し形状である。そして、上下2層の各々のダミー配線の延伸方向が直交している場合には、ダミービアは、上下層間で直交しているダミー配線が交差することによって形成された重なり領域に、ビア同士の間隔等の設計規約を守る範囲で行列方向に均等なピッチでもって配置される。
特許文献1には、ローディング効果を抑制するためにダミーコンタクトを設ける技術の例が開示されている。また、特許文献2には、ビア不良やコンタクト不良を低減するために、ダミービアやダミーコンタクトを配置する技術の例が開示されている。
ダミービアとビアとを合わせた密度の設計規約を達成するようにダミービアを配置するときには、ダミービアを配置する周辺の回路に配線同士を接続するビアが無い場合を考慮して、かなり高密度にダミービアを配置する必要がある。具体的には、例えば回路を構成する配線が集中しているものの、ビアがほとんど無いような領域があった場合、この周辺を含む領域においては、ダミービアとビアとを合わせた密度が非常に小さい値となる。そのため、ダミー配線に配置するダミービアの密度を大幅に高め、ダミービアとビアとを合わせた密度を確保する必要がある。
しかしながら、高密度でダミービアを配置した場合には、配置されるダミービアの個数が膨大な数になり、このダミービアパターンを表現するレイアウトCADデータのファイルサイズが膨大化するという問題がある。その結果、ダミービアパターンを配置した後の設計工程において、レイアウトCADデータを納めたディスクシステムとのデータの読み書きに膨大な時間を要するという問題や、ファイルサイズが大きすぎてディスクシステムに格納しきれない等の問題を有していた。
本発明の一態様は、基板と、基板上に形成された第1及び第2の配線層とを有する半導体装置において、第1の配線層に形成された第1の配線と、第1の配線層と第2の配線層との間に形成された層間絶縁膜と、第2の配線層に形成された第2の配線とを有する。更に、層間絶縁膜を貫通し、第1の配線と第2の配線とを接続するビアと、第1の配線層に形成された第1のダミー配線と、第2の配線層に形成された第2のダミー配線と、層間絶縁膜を貫通し、第1のダミー配線と第2のダミー配線とを接続するダミービアとを備えている。更に、複数のダミービアによって構成され、第1及び第2の配線の近傍に配置された第1のダミービアパターンの密度が、複数のダミービアによって構成され、第1及び第2の配線から第1のダミービアパターンより遠方に配置された第2のダミービアパターンの密度に比べて、高い。
この態様によれば、第1及び第2の配線の近傍には、密度の高い第1のダミービアパターンを配置し、第1及び第2の配線から第1のダミービアパターンより遠方には、密度の低い第2のダミービアパターンを配置する。これにより、第1の配線と第2の配線とを接続するビアの有無に合わせたダミービアの配置、即ちビアが少ない領域に合わせてダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアを表現するレイアウトCADデータのファイルサイズの膨大化を抑制することができる。
(発明の概念)
図26及び図27は、本発明を説明するための、半導体装置を上方から見た場合の一般的は配線レイアウトを示す平面図である。
図26及び図27は、本発明を説明するための、半導体装置を上方から見た場合の一般的は配線レイアウトを示す平面図である。
図26の配線レイアウトは、第1の配線層に形成された第1の配線201a〜201fと、第1の配線層において第1の配線201a〜201fの空隙部分に形成された第1のダミー配線パターン204とを備えている。さらに、第2の配線層に形成された第2の配線202a〜202iと、第2の配線層において第2の配線202a〜202iの空隙部分に形成された第2のダミー配線パターン206と、ビア203a〜203iと、ダミービアパターン221とを備えている。なお、図26には図示していないが、第1の配線層と第2の配線層との間には、層間絶縁膜が形成されている。
ビア203a〜203iは、第1の配線層と第2の配線層との間の層間絶縁膜を貫通し、第1の配線201a〜201fと第2の配線202a〜202iとを接続する。
ダミービアパターン221は、第1の配線層と第2の配線層との間の層間絶縁膜を貫通し、第1のダミー配線パターン204と第2のダミー配線パターン206とを接続する。
図26において、第1の配線201aには、ビアが配置されていない。したがって、第1の配線201aの周辺の領域のビアの単位面積当たりの密度は0(ゼロ)となる。そのため、ビアとダミービアとを合わせたビアの面積率を向上させるためには、高密度にダミービアパターン221を配置する必要がある。
図26に示すダミービアパターン221は、半導体プロセス毎に定められた設計規約を満たす範囲において、ダミービアの密度が高くなるようにその配置間隔を狭く設定し、配置した例である。ここで、第1のダミー配線パターン204と第2のダミー配線パターン206との重なり領域のうち隣接するものの中心間の距離を1ピッチと定義したとき、ダミービアパターン221は、ダミービア−ダミービア間の距離が2ピッチに設定されており、ダミービアが2ピッチごとの均等なピッチでもって配置されている。
これにより、配置されるダミービアの個数が膨大な数になり、ダミービアパターン221を表現するレイアウトCADデータのファイルサイズが膨大化する。例えば、一般的なレイアウトCADデータフォーマットの一つであるGDSIIフォーマットによって、このレイアウトCADデータを格納すると、チップサイズレベルにおけるデータとして、数10ギガバイトにもなる場合がある。これにより、ダミービアパターン221を配置した後の設計工程において、レイアウトCADデータを納めたディスクシステムとの読み書きに膨大な時間を要する問題や、ファイルサイズが大きすぎてディスクシステムに格納しきれない等の問題を有する。
図27はダミービアパターンを表現するレイアウトCADデータのファイルサイズの膨大化を抑制するため、単位面積当たりのダミービアの密度として、第1及び第2のダミー配線パターン204、206の重なり領域において、半導体プロセス毎に定められた設計規約を満たす最低限の低密度のダミービアを配置した例を示したものである。具体的には、図27において、ダミービアパターン222におけるダミービアの配置ピッチを図26の2ピッチから6ピッチに変更している。
これにより、図26に示したダミービアパターン221に比べて、ダミービアパターン222は同一面積内において、ダミービアの個数が9分の1に低減されており、ダミービアパターン222を表現するレイアウトCADデータのファイルサイズの膨大化が抑制されている。しかしながら、第1の配線201b〜201f及び第2の配線202b〜202iのようにビア203a〜203iが存在する配線の周辺では、ダミービアとビアとを合わせた単位面積当たりの密度が設計規約を満たすものの、第1の配線201a及び第2の配線202aのようにビアが存在しない配線の周辺では、ビアとダミービアとを合わせた単位面積当たりの密度が設計規約を満たすことができないという問題を有する。
つまり、図26、図27に示した配線レイアウトでは、単位面積当たりのダミービアとビアとを合わせた密度の設計規約を達成するようにダミービアを配置するとレイアウトCADデータのファイルサイズが膨大化し、一方、レイアウトCADデータのファイルサイズの増加を抑制するようにダミービアを配置すると、単位面積当たりのダミービアとビアとを合わせた密度の設計規約を達成するのが困難になる。
そこで、本発明の一態様は、基板と、基板上に形成された第1及び第2の配線層とを有する半導体装置として、第1の配線層に形成された第1の配線と、第1の配線層と第2の配線層との間に形成された層間絶縁膜と、第2の配線層に形成された第2の配線とを有している。さらに、層間絶縁膜を貫通し、第1の配線と第2の配線とを接続するビアと、第1の配線層に形成された第1のダミー配線と、第2の配線層に形成された第2のダミー配線と、層間絶縁膜を貫通し、第1のダミー配線と第2のダミー配線とを接続するダミービアとを備えている。更に、複数のダミービアによって構成され、第1及び第2の配線の近傍に配置された第1のダミービアパターンの密度が、複数のダミービアによって構成され、第1及び第2の配線から第1のダミービアパターンより遠方に配置された第2のダミービアパターンの密度に比べて、高いものである。
この態様によると、第1及び第2の配線の近傍には、密度の高い第1のダミービアパターンを配置し、第1及び第2の配線から第1のダミービアパターンより遠方には密度の低い第2のダミービアパターンを配置する。これにより、例えば第1の配線と第2の配線とを接続するビアが少ない領域があった場合においても、第1及び第2の配線の近傍に配置するダミービアの密度を高めているため、半導体プロセス毎の設計規約等で規定されているビアとダミービアとを合わせた密度の設計規約を満たすことができる。一方で、第1及び第2の配線から第1のダミービアパターンより遠方においては、ダミービアの密度を低くしている。即ち、この密度の低い第1のダミービアパターンより遠方においては、ダミービアパターンを表現するレイアウトCADデータの膨大化を抑制することができる。これにより、第1の配線と第2の配線とを接続するビアの有無、即ち所定の領域における第1の配線と第2の配線とを接続するビアの疎密に関わらず、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアパターンを表現するレイアウトCADデータのファイルサイズの膨大化を抑制することができる。
そして、本発明の一態様の半導体装置において、第1のダミービアパターンを構成する各ダミービア間の距離が、第2のダミービアパターンを構成する各ダミービア間の距離より小さいのが好ましい。
また、本発明の一態様の半導体装置は、均等なピッチでもって並行して配置された複数の第1のダミー配線によって構成された第1のダミー配線パターンを備えているのが好ましい。
また、本発明の一態様の半導体装置は、均等なピッチでもって並行して配置された複数の第2のダミー配線によって構成された第2のダミー配線パターンを備えているのが好ましい。
また、本発明の一態様の半導体装置の第1及び第2のダミー配線は、形状が矩形であり、かつ、マトリックス状に均等なピッチでもって配置されていてもよい。
また、本発明の一態様の半導体装置において、第1のダミー配線と第2のダミー配線との重なり領域の中心と、ダミービアの中心とが一致しているのが好ましい。
以下、本発明の実施形態について図面を参照しながら説明する。
<第1の実施形態>
図1は本発明の第1の実施形態に係る半導体装置(半導体集積回路)を上方から見た場合の配線レイアウトを示す平面図である。
図1は本発明の第1の実施形態に係る半導体装置(半導体集積回路)を上方から見た場合の配線レイアウトを示す平面図である。
図1の配線レイアウトは、第1の配線層に形成された第1の配線101a〜101fと、第1の配線層において第1の配線101a〜101fの空隙部分に形成され、複数の第1のダミー配線によって構成された、回路として電気的に機能しない第1のダミー配線パターン104を備えている。さらに、第2の配線層に形成された第2の配線102a〜102iと、第2の配線層において第2の配線パターンの空隙部分に形成され、複数の第2のダミー配線によって構成された、回路として電気的に機能しない第2のダミー配線パターン106と、ビア103a〜103iと、複数のダミービアによって構成された第1および第2のダミービアパターン121、124とを備えている。なお、図1には図示していないが、第1の配線層と第2の配線層の間には、層間絶縁膜が形成されている。また、第1の配線101a〜101f、第2の配線102a〜102i、及びビア103a〜103iは各々回路を構成する第1及び第2の配線パターン、並びにビアパターンの一部を図示したものである。ここで、第1の配線101a〜101f及び第2の配線102a〜102iは、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されているものとして説明する。
ビア103a〜103iは、第1の配線層と第2の配線層との間の層間絶縁膜を貫通し、第1の配線101a〜101fと第2の配線102a〜102iとを接続する。
第1のダミービアパターン121は、第1の配線101a〜101f及び第2の配線102a〜102iの近傍の領域である第1のダミービアパターン配置領域125に配置され、第1の配線層と第2の配線層との間の層間絶縁膜を貫通し、第1のダミー配線パターン104と第2のダミー配線パターン106とを接続する。
第2のダミービアパターン124は、第1の配線101a〜101f及び第2の配線102a〜102iから第1のダミービアパターン配置領域125より遠方の領域である第2のダミービアパターン配置領域126に配置され、第1の配線層と第2の配線層との間の層間絶縁膜を貫通し、第1のダミー配線パターン104と第2のダミー配線パターン106とを接続する。
ここで、第1及び第2のダミービアパターン121、124は、第1及び第2のダミー配線パターン104、106と同様に、回路として電気的に機能しない。
図2は第1の実施形態に係る配線補助パターンの生成方法を示すフロー図である。また、図3は図2の第1のダミービア配置可能領域抽出ステップ(s204)の詳細を示すフロー図である。
ここで、図2及び図3に示す配線補助パターン生成方法の各ステップは、コンピュータにデータ処理を実行させる解析ツール(例えば、レイアウト検証ツール)等を用いて行われる。例えば、このレイアウト検証ツールは、半導体レイアウトパターンの寸法等が設計規約を満足するかどうかを検証するツールである。
ステップs201は配線パターン抽出ステップであり、設計情報を格納したファイルから第1の配線101a〜101f及び第2の配線102a〜102iを抽出する。例えば解析ツールが組み込まれたコンピュータに半導体装置の配線レイアウト情報を含むレイアウトCADデータを入力し、該当する領域の配線パターンを抽出する。具体的には、図4に示すように、第1の配線層において、第1の配線101a〜101fを抽出し、第2の配線層において、第2の配線102a〜102iを抽出する。
次に、ステップs202はダミー配線パターン生成ステップであり、図5に示すように、ステップs201で抽出された第1の配線101a〜101fが形成されていない空隙部分において、第1の配線101a〜101fから第1の間隔値105の間隔をあけて、第1の配線層の大半の配線の延伸方向である優先配線方向(垂直方向)と同じ方向に延伸する第1のダミー配線パターン104を生成する。同様に、図6に示すように、ステップs201で抽出された第2の配線102a〜102iが形成されていない空隙部分において、第2の配線102a〜102iから第2の間隔値107の間隔をあけて、第2の配線層の大半の配線の延伸方向である優先配線方向(水平方向)と同じ方向に延伸する第2のダミー配線パターン106を生成する。
ここで、第1の配線層の優先配線方向と、第2の配線層の優先配線方向は、直交するものとし、即ち、第1のダミー配線パターン104と、第2のダミー配線パターン106は各々直交しているものとする。
なお、第1の配線層の優先配線方向及び第2の配線層の優先配線方向は、本実施形態の方向に限定されない。例えば、水平方向が第1の配線層の優先配線方向であってもよいし、第1の配線層の優先配線方向と第2の配線層の優先配線方向とが同一でもかまわない。ただし、第1の配線層の優先配線方向と第2の配線層の優先配線方向とが直交しているのが好ましい。
また、第1のダミー配線パターン104、及び第2のダミー配線パターン106は、各々、均等なピッチでもって並行して配置され、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されているのが好ましい。図5及び図6では、第1および第2のダミー配線パターン104、106の各々において、均等なピッチでもって並行に配置され、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されている例を示している。つまり、この実施形態では、第1および第2のダミー配線パターン104、106は、配線幅が均等となっている。また、一例とし、第1のダミー配線パターン104を構成する各第1のダミー配線を、配線幅を第1の配線の配線幅のうち、最小の配線幅と等しく、かつ、配線間隔を第1の配線同士の配線間隔のうち最小の間隔と等しくするような構成も考えられる。さらに、別の一例として、第2のダミー配線パターン106を構成する各第2のダミー配線を、配線幅を第2の配線の配線幅のうち、最小の配線幅と等しく、かつ、配線間隔を第2の配線同士の配線間隔のうち最小の間隔と等しくするような構成も考えられる。
また、第1及び第2の間隔値105、107は、各々、配線パターンとダミー配線パターンとの間で確保すべき間隔を示しており、半導体プロセス毎の設計規約等で規定される値である。そして、第1の間隔値105と、第2の間隔値107とは異なる値となる場合があり、異なる値となってもかまわない。
次にステップs203は、ダミー配線重複領域抽出ステップであり、図7に示すように、ステップs202によって出力された第1のダミー配線パターン104と、第2のダミー配線パターン106との重なり領域108を抽出する。重なり領域108は、第1のダミー配線パターン104と、第2のダミー配線パターン106とが共に存在する領域である。即ち、第1のダミー配線パターン104と第2のダミー配線パターン106とを物理的に接続する第1及び第2のダミービアパターン121、124を配置することが可能な領域を示している。
次にステップs204では、ステップs201によって抽出された第1及び第2の配線101a〜101f、102a〜102iの近傍において、第1のダミービアパターン121の配置が可能な第1のダミービアパターン配置領域125を抽出する。具体的には、第1の配線101a〜101f及び第2の配線102a〜102iと第1のダミービアパターン121との最小間隔を定義する値と、第1の配線101a〜101f及び第2の配線102a〜102iの近傍を示す上限の距離を定義する値とを用いることにより、第1の配線101a〜101f及び第2の配線102a〜102iの近傍の領域である第1のダミービアパターン配置領域125を抽出するものである。
ここで、ステップs204の詳細を、図3及び図8〜図14を用いて説明する。
ステップs204は、図3に示すように、ステップs301〜s303によって構成されている。
ステップs301は最小間隔を定義する値を用いた第1の配線拡大ステップである。具体的には、図8に示すように、ステップs201によって抽出された第1の配線101a〜101fに対して、第3の間隔値110を用いて拡大処理を行い、拡大パターン109a、109bを出力する。同様に、図9に示すように、ステップs201によって抽出された第2の配線102a〜102iに対して、第4の間隔値112を用いて拡大処理を行い、拡大パターン111を出力する。
ここで、第3及び第4の間隔値110、112は、各々、第1及び第2の配線101a〜101f、102a〜102iと第1のダミービアパターン121との最小間隔を定義する値とする。即ち、ステップs301より出力される拡大パターン109a、109b、111の示す領域は、第1及び第2の配線101a〜101f、102a〜102iの近傍において第1のダミービアパターン121の配置を禁止する領域となる。
ステップs302は近傍を示す上限の距離を定義する値を用いた第2の配線拡大ステップである。具体的には、図10に示すように、ステップs201によって抽出された第1の配線101a〜101fに対して、第5の間隔値114を用いて拡大処理を行い、拡大パターン113a、113bを出力する。同様に、図11に示すように、ステップs201によって抽出された第2の配線102a〜102iに対して、第6の間隔値116を用いて拡大処理を行い、拡大パターン115を出力する。
ここで、第5及び第6の間隔値114、116は、各々、第1及び第2の配線101a〜101f、102a〜102iの近傍を示す上限の距離を定義する値とする。これにより、ステップs302によって出力される拡大パターン113a、113b、115の示す領域は、第1及び第2の配線パターン101a〜101f、102a〜102iの近傍を示す領域となる。
ステップs303は、ステップs302により出力された拡大パターン113a、113b、115の示す領域から、ステップs301により出力された拡大パターン109a、109b、111の示す領域を削除し、その結果を出力する。具体的には、図12に示すように、ステップs301により抽出した拡大パターン109a、109b、111を合成し、合成パターン117を生成する。そして、図13に示すように、拡大パターン113a、113b、115を合成し、合成パターン118を生成する。そして、図14に示すように、生成した合成パターン118から合成パターン117との重なり部分を削除する。この削除して残った領域119は、第1及び第2の配線101a〜101f、102a〜102iの近傍においてダミービアの配置が可能な領域を示し、これを第1のダミービアパターン配置可能領域119として出力する。
なお、本実施形態においては、重なり領域108の一部と拡大パターン109a、109b、111の示す領域の一部とが重なる領域を有する例について説明したが、重なり領域108と拡大パターン109a、109b、111の示す領域とが重なる領域を有しない場合は、配線近傍において第1のダミービアパターン121の配置を禁止する領域はなくなる。即ち、このときには、合成パターン118の示す領域が第1のダミービアパターン配置可能領域となる。
次にステップs205では、図15に示すように、ステップs203により出力した重なり領域108と、ステップs204により出力した第1のダミービアパターン配置可能領域119との重なり領域120を抽出する。重なり領域120は、第1及び第2の配線101a〜101f、102a〜102iの近傍におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図16に示すように、重なり領域120に対して、所定の第1のダミービアパターン生成仕様に基づいて、第1のダミービアパターン121を配置し、出力する。
ここで、所定の第1のダミービアパターン生成(配置)仕様は、半導体プロセス毎の設計規約を満たす範囲で、最もダミービアの密度が高くなるようにダミービアの配置ピッチを定義した生成(配置)仕様とするのが好ましい。例えば図16では、図15において隣接する2つの重なり領域120の中心間(a−b間)の距離をpとしたとき、第1のダミービアパターン121を、2×pの均等なピッチでもって行列それぞれの方向に配置するとともに、隣接する4つのダミービアで形成した各格子の中心にも配置した例を示している。具体的に、この格子の中心とは、上記の2×pの均等なピッチでもって行列それぞれの方向に配置されたダミービアにおいて、行方向に隣接する2つのダミービアの中点を通って、各々列方向に延びる複数の仮想線と、列方向に隣接する2つのダミービアの中点を通って、各々行方向に延びる複数の仮想線との交点に位置する重なり領域120である。
次にステップs206では、第1及び第2の配線101a〜101f、102a〜102iから第1のダミービアパターン配置可能領域119より遠方の領域を抽出する。具体的には、図17に示すように、ステップs204を構成するステップs302により出力された拡大パターン113a、113b、115を合成し、合成したパターン118に対して図形反転処理を行い、ステップs302によって出力されたパターン113a、113b、115の無い領域122を生成し、出力する。
ここで、ステップs302で用いた第5及び第6の間隔値114、116は、第1及び第2の配線101a〜101f、102a〜102iの近傍を示す上限の距離を定義する値である。つまり、図形反転処理を行った結果の領域122は、第1及び第2の配線101a〜101f、102a〜102iから第1のダミービアパターン配置可能領域119より遠方において、ダミービアの配置が可能な領域を示している。ステップs206では、この領域を第2のダミービアパターン配置可能領域122として出力する。
次にステップs207では、図18に示すように、ステップs203により出力された重なり領域108と、ステップs206により出力された第2のダミービア配置可能領域122との重なり領域123を抽出する。重なり領域123は、第1及び第2の配線パターン101a〜101f、102a〜102iから第1のダミービアパターン配置可能領域119より遠方におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図19に示すように、重なり領域123に対して、所定の第2のダミービアパターン生成仕様に基づいて、第2のダミービアパターン124を配置し、出力する。
ここで、所定の第2のダミービアパターン生成(配置)仕様は、半導体プロセス毎の設計規約で規定されるダミービアの密度の下限値を達成するために必要となる最低限のダミービアの配置ピッチを定義した生成(配置)仕様とするのが好ましい。例えば図19では、重なり領域123に、図16において2×pとした均等なピッチを5×pの均等なピッチとして配置した例を示している。また、このとき図16で行った隣接する4つのダミービアで形成した各格子の中心へのダミービアの配置は行っていない。つまり、図16に示す第1の配線101a、第2の配線101bの近傍に配置された第1のダミービアパターン121の各ダミービア間の距離が、図19に示す第1の配線101a、第2の配線101bから第1のダミービアパターンより遠方に配置された第2のダミービアパターン124の各ダミービア間の距離が小さくなっている。
図20はステップs201〜s207の処理を終了した後において、第1の及び第2のダミービアパターン配置領域125、126に、第1及び第2のダミービアパターン121、124が配置されている様子を示している。なお、図14及び図15と図20とにおいて、第1のダミービアパターン配置可能領域119と第1のダミービアパターン配置領域125とは同一の領域を示している。同様に、図17〜19と図20とにおいて、第2のダミービアパターン配置可能領域122と第2のダミービアパターン配置領域126とは同一の領域を示している。
以上のステップs201〜s207を実施することにより、図1及び図20に示すように、第1及び第2の配線101a〜101f、102a〜102iの近傍の領域である第1のダミービアパターン配置領域125内に第1のダミービアパターン121を高い密度で配置することができる。また、同時に、第1及び第2の配線101a〜101f、102a〜102iから第1のダミービアパターン配置領域125より遠方の領域である第2のダミービアパターン配置領域126内に第2のダミービアパターン124を低い密度で配置することができる。
以上のように、本実施形態の方法で設計された半導体装置(半導体集積回路)は、第1及び第2の配線の近傍領域には、密度の高いダミービアパターンを配置し、第1及び第2の配線の近傍領域より遠方の領域には、密度の低いダミービアパターンを配置することができる。これにより、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアを表現するレイアウトCADデータのファイルサイズの膨大化を抑制することができる。
なお、ステップs205、s207におけるダミービアパターンの配置仕様として、図16及び図19において、第1のダミービアパターン121及び第2のダミービアパターン124の配置例を説明したが、目標とするダミービアの密度を得るためにダミービアの配置仕様の多様な変形が可能である。例えば、各々のダミービアのピッチを変更してもよく、例えば、図21A、図21B、図21Cに示すダミービアパターン128〜130のような変形をしてもよい。
図21A、図21B、図21Cは第1のダミー配線パターン104と第2のダミー配線パターン106との重なり領域127におけるダミービアパターン配置仕様の他の例を示している。図21Aはダミービアパターン128として、図16と同様に2×pの均等なピッチで配置し、かつ、隣接する4つのダミービアで形成した各格子の中心へのダミービアの配置を行わなかった例を示している。また、図21Bはダミービアパターン129として、重なり領域127の全ての重なり領域にダミービアを配置した例を示している。また、図21Cはダミービアパターン130として、最左下の1つの重なり領域127から右上方にある各々の重なり領域127にダミービアを配置し、かつ、この配置された各々のダミービアから上方向、及び右方向のそれぞれの方向に対して、3ピッチの均等なピッチでもってダミービアを配置した例を示している。
また、ステップs205、s207の説明では、第1のダミー配線パターン104と第2のダミー配線パターン106との重なり領域108において、1つの重なり領域に対して1つのダミービアを配置したが、ダミービアの配置仕様はこれに限定されない。例えば、1つの重なり領域に対して、半導体プロセス毎に規定される設計規約を守る範囲内で複数個のダミービアを配置してもよい。
また、第1のダミー配線パターン104及び第2のダミー配線パターン106の配線幅及び配線間隔として、第1の配線101a〜101f及び第2の配線102a〜102iと同様に、半導体プロセス毎の設計規約等で規定される最小寸法(配線幅)及び最小配線間隔を用いたが、これに限定されるものでなく半導体プロセス毎の設計規約を守る範囲で多様な寸法(配線幅及び配線間隔)への変形が可能である。
図22は第1の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図の他の例であり、1つの重なり領域に対して、複数個のダミービアを配置した例である。
図22において、第1のダミー配線パターン131及び第2のダミー配線パターン132は、第1及び第2の配線101a〜101f、102a〜102iの配線幅の3倍の配線幅を有している。即ち、第1及び第2のダミー配線パターン131、132において、配線幅と配線間隔を足した配線のピッチは、第1及び第2の配線101a〜101f、102a〜102iの4倍となっている。また、第1のダミー配線パターン131と第2のダミー配線パターン132との重なり領域133において、第1の配線101a〜101f及び第2の配線102a〜102iの近傍の第1のダミービアパターン配置領域125には、1つの重なり領域133に対してダミービアを2つ配置し、第1のダミービアパターン134を形成している。そして、第1の配線101a〜101f及び第2の配線102a〜102iから第1のダミービアパターン配置領域125より遠方の第2のダミービアパターン配置領域126には、1つの重なり領域133に対してダミービアを1つ配置し、第2のダミービアパターン135を形成している。
なお、本実施形態では、第1及び第2のダミー配線パターン131、132において、配線幅と配線間隔を足した配線のピッチは、第1及び第2の配線101a〜101f、102a〜102iの4倍となっているが、4倍に限定せれるものではない。配線のピッチは、整数倍であれば好ましい。
また、本実施形態において、第1のダミー配線パターン104の延伸方向は、第1の配線層の優先配線方向(列方向)と同じであり、第2のダミー配線パターン106の延伸方向は第2の配線層の優先配線方向(行方向)と同じであるものとしたが、これに限定されない。例えば、第1のダミー配線パターン104の延伸方向が第1の配線層の優先配線方向(列方向)と直交するとともに、第2のダミー配線パターン106の延伸方向が第2の配線層の優先配線方向(行方向)と直交していてもよい。
また、第1のダミー配線パターン104と第2のダミー配線パターン106とは、直交しているものとして説明したが、これに限定されない。ただし、第1のダミー配線パターン104と第2のダミー配線パターン106とが直交している方が好ましい。
<第2の実施形態>
図23は第2の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。図23において図1と共通の構成要素には図1と同一の符号を付しており、ここではその詳細な説明を省略する。また、図24及び図25は第2の実施形態に係る配線補助パターンを生成する過程における説明のための図である。
図23は第2の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。図23において図1と共通の構成要素には図1と同一の符号を付しており、ここではその詳細な説明を省略する。また、図24及び図25は第2の実施形態に係る配線補助パターンを生成する過程における説明のための図である。
図23の配線レイアウトにおいて、図1と異なるのは、第1の配線層において第1の配線101a〜101fの空隙部分に形成された第1のダミー配線パターン140、及び第2の配線層において第2の配線102a〜102iの空隙部分に形成された第2のダミー配線パターン141が、マトリックス状に均等なピッチでもって配置された矩形のダミー配線パターンとなった点である。
第1のダミービアパターン147は、第1及び第2の配線101a〜101f、102a〜102iの近傍の領域である第1のダミービアパターン配置領域143内における重なり領域142に配置され、第1の配線層と第2の配線層との間の層間絶縁膜を貫通し、第1のダミー配線パターン140と第2のダミー配線パターン141とを接続する。
第2のダミービアパターン148は、第1及び第2の配線101a〜101f、102a〜102iから第1のダミービアパターン配置領域143より遠方の領域である第2のダミービアパターン配置領域144内における重なり領域142に配置され、第1の配線層と第2の配線層との間の層間絶縁膜を貫通し、第1のダミー配線パターン140と第2のダミー配線パターン141とを接続する。
図23〜25、及び第1の実施形態の説明に使用した図を用いて、第2の実施形態に係る配線補助パターンの生成方法について説明する。
以下、各ステップを第1の実施形態と同様に図2を参照して説明する。
まずステップs201では、例えば解析ツールが組み込まれたコンピュータに半導体装置(半導体集積回路)の配線レイアウト情報を含むレイアウトCADデータを入力し、該当する領域の配線パターンを抽出する。具体的には、図4に示すように、第1の配線101a〜101f及び第2の配線102a〜102iを抽出する。
次にステップs202では、図23に示すように、ステップs201により抽出された第1の配線101a〜101fが形成されていない空隙部分において、第1の配線101a〜101fから第1の間隔値105の間隔をあけて、マトリックス状に均等なピッチでもって矩形の第1のダミー配線パターン140を生成する。同様に、ステップs201により抽出された第2の配線102a〜102iが形成されていない空隙部分において、第2の配線102a〜102iから第2の間隔値107の間隔をあけて、マトリックス状に均等なピッチでもって矩形の第2のダミー配線パターン141を生成する。本実施形態では、第1及び第2のダミー配線パターン140、141は、均等なピッチでもって配置する原点が、各々、異なるものとする。すると、図23のように、第1のダミー配線パターン140と第2のダミー配線パターン141とが部分的に重なり領域を有することとなる。
ここで、第1のダミー配線パターン140及び第2のダミー配線パターン141は、第1の所定の値105の間隔をあけた第1の配線101a〜101fが形成されていない空隙部分、及び第2の所定の値107の間隔をあけた第2の配線102a〜102iが形成されていない空隙部分の各境界部分で、均等なピッチでもって配置した矩形の大きさに満たない領域しか残存していない場合がある。そのときは矩形の配線の一部を切り落として配置するのが好ましい。更に、上記によって切り落として残存するダミー配線の形状が、半導体プロセス毎の設計規約等で規定される最小寸法や、最小面積等を満たさない場合があり、そのときは上記の切り落としにより残存した矩形のダミー配線そのものを削除するのが好ましい。
次にステップs203では、図24に示すように、ステップs202により出力された第1のダミー配線パターン140及び第2のダミー配線パターン141の重なり領域142を抽出する。重なり領域142は、第1のダミー配線パターン140と、第2のダミー配線パターン141とが共に存在する領域となるため、第1及び第2のダミービアパターン147、148を配置することが可能な領域である。
次にステップs204では、図24に示すように、ステップs201により抽出した第1及び第2の配線101a〜101f、102a〜102iの近傍においてダミービアの配置が可能な第1のダミービアパターン配置可能領域143を抽出する。
次にステップs205では、図25に示すように、ステップs203により出力した重なり領域142と、ステップs204により出力した第1のダミービアパターン配置可能領域143との重なり領域145を抽出する。重なり領域145は、第1及び第2の配線101a〜101f、102a〜102iの近傍におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図23に示すように、重なり領域145に対して、所定の第1のダミービアパターン生成仕様に基づいて、第1のダミービアパターン147を配置し、出力する。
ここで、所定の第1のダミービアパターン生成(配置)仕様は、半導体プロセス毎の設計規約を満たす範囲で、最もダミービアの密度が高くなるようにダミービアの配置ピッチを定義した生成(配置)仕様とするのが好ましい。
次にステップs206では、図24に示すように、第1及び第2の配線101a〜101f、102a〜102iから第1のダミービアパターン配置可能領域143より遠方のダミービアの配置が可能な領域、即ち第2のダミービアパターン配置領域144を抽出する。
次にステップs207では、図25に示すように、ステップs203により出力した重なり領域142と、ステップs206により出力した第2のダミービア配置可能領域144との重なり領域146を抽出する。重なり領域146は、第1及び第2の配線101a〜101f、102a〜102iから第1のダミービアパターン配置可能領域143より遠方においてダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図23に示すように、重なり領域146に対して、所定の第2のダミービアパターン生成仕様に基づいて、第2のダミービアパターン148を配置し、出力する。
ここで、所定の第2のダミービアパターン生成仕様は、半導体プロセス毎の設計規約で規定されるダミービアの密度の下限値を達成するために必要となる最低限のダミービアの配置ピッチを定義したダミービアの配置仕様とするのが好ましい。
以上のステップs201〜s207を実施することにより、図23に示すように、第1及び第2の配線101a〜101f、102a〜102iの近傍の第1のダミービアパターン配置領域143内の第1のダミービアパターン147は、高い密度で配置することができる。また同時に、第1及び第2の配線101a〜101f、102a〜102iから第1のダミービアパターン配置可能領域143より遠方の領域である第2のダミービアパターン配置領域144内の第2のダミービアパターン148は、低い密度で配置することもできる。
以上のように、本実施形態の方法で設計された半導体装置(半導体集積回路)は、第1及び第2の配線の近傍領域には、密度の高いダミービアパターンを配置し、第1及び第2の配線の近傍領域より遠方の領域には、密度の低いダミービアパターンを配置することができる。これにより、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、格納するレイアウトCADデータのファイルサイズの膨大化を抑制することができる。
なお、本実施形態において、第1の配線層に生成する第1のダミー配線パターンと第2の配線層に生成する第2のダミー配線パターンとは、均等なピッチでもって配置する原点が各々異なるものとしたが、この配置する原点が同じでもよい。
また、上記の各実施形態では、第1の配線層の上層に層間絶縁膜を挟んで第2の配線層が形成されているものとして説明したが、第1の配線層と第2の配線層との上下関係が入れ替わってもかまわない。
また、上記の各実施形態では、第1の配線パターンと第2の配線パターンとの両方に対して近傍と近傍以外との判断を行ったが、いずれか一方の配線パターンを用いて近傍と近傍以外とを判断してもかまわない。ただし、第1の配線パターンと第2の配線パターンの両方を用いて近傍と近傍以外との判断を行う方が好ましい。
また、ダミービアパターンが第1及び第2のダミー配線パターンの重なり領域に配置されず、第1のダミー配線パターンまたは第2のダミー配線パターンのみに接続されていてもかまわない。ただし、第1及び第2のダミー配線パターンの重なり領域に配置された方が好ましい。
また、第1及び第2のダミー配線パターンの一部または全部が、回路として電気的に機能しない配線、例えば、回路を動作させる信号が通過しない配線であるグランド配線と接続されていてもかまわない。
また、上述の各実施形態において、均等なピッチ、配線幅、及び/または配線間隔として説明した各配線及び各配線パターンについて、製造プロセスの過程等によってばらつきが生じてもかまわない。
また、本発明は、上述の各実施形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
また、第1のダミー配線パターン140を構成する第1のダミー配線と、第2のダミー配線パターン141を構成する第2のダミー配線とは、矩形の一方の辺の長さ同士、及び他方の辺の長さ同士が等しく、かつ、行方向のピッチ同士及び列方向のピッチ同士が等しいような構成をとってもかまわない。
また、第1の実施形態または第2の実施形態において、第1のダミー配線と第2のダミー配線との重なり領域の中心と、ダミービアの中心とが一致している方が好ましい。
また、図1に示す第1の実施形態において、列方向に延び、均等な第1ピッチでもって並行して配置された複数の第1のダミー配線によって構成された第1のダミー配線パターン104と、行方向に延び、均等な第2ピッチでもって並行して配置された複数の第2のダミー配線によって構成された第2のダミー配線パターン104とを備えている。また、第1及び第2のダミービアパターンは、第1のダミー配線パターンと第2のダミー配線パターンとが重なった重なり領域において、第1ピッチ及び第2ピッチのN倍(Nは正の整数)のピッチでもって、行列それぞれの方向に配置されている第1のダミービアを含む構成にしてもかまわない。さらに好ましくは、Nは偶数であり、第1及び第2のダミービアパターン121、124は、第1のダミービアに加えて、行方向に隣接する2つの第1のダミービアの中点を通って、各々列方向に延びる複数の第1の仮想線と、列方向に隣接する2つの1のダミービアの中点を通って、各々行方向に延びる複数の第2の仮想線との交点に位置する重なり領域に配置されている第2のダミービアを含んでいる構成をとってもよい。なお、図22に示す実施形態および図23に示す実施形態についても同様の構成にしてもかまわない。
本発明に係る半導体装置は、ビア不良やコンタクト不良等の製造上の不良をより効果的に低減しつつ、半導体装置の設計工程においてレイアウトCADデータのファイルサイズが膨大化を抑制することができるので、例えば、LSIをはじめとする半導体集積回路などに有用である。
101a〜101f 第1の配線
102a〜102i 第2の配線
103a〜103i ビア
104,131,140 第1のダミー配線パターン
106,132,141 第2のダミー配線パターン
108,133,142 重なり領域
121,134,147 第1のダミービアパターン
124,135,148 第2のダミービアパターン
125,143 第1のダミービアパターン配置領域
126,144 第2のダミービアパターン配置領域
102a〜102i 第2の配線
103a〜103i ビア
104,131,140 第1のダミー配線パターン
106,132,141 第2のダミー配線パターン
108,133,142 重なり領域
121,134,147 第1のダミービアパターン
124,135,148 第2のダミービアパターン
125,143 第1のダミービアパターン配置領域
126,144 第2のダミービアパターン配置領域
Claims (18)
- 基板と、前記基板上に形成された第1及び第2の配線層とを有する半導体装置であって、
前記第1の配線層に形成された第1の配線と、
前記第1の配線層と前記第2の配線層との間に形成された層間絶縁膜と、
前記第2の配線層に形成された第2の配線と、
前記層間絶縁膜を貫通し、前記第1の配線と前記第2の配線とを接続するビアと、
前記第1の配線層に形成された第1のダミー配線と、
前記第2の配線層に形成された第2のダミー配線と、
前記層間絶縁膜を貫通し、前記第1のダミー配線と前記第2のダミー配線とを接続するダミービアとを備えており、
複数の前記ダミービアによって構成され、前記第1及び第2の配線の近傍に配置された第1のダミービアパターンの密度が、複数の前記ダミービアによって構成され、前記第1及び第2の配線から前記第1のダミービアパターンより遠方に配置された第2のダミービアパターンの密度に比べて、高い
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1のダミービアパターンを構成する各ダミービア間の距離が、前記第2のダミービアパターンを構成する各ダミービア間の距離より小さい
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1のダミー配線の延伸方向と、前記第2のダミー配線の延伸方向とが直交している
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1のダミー配線の延伸方向が、前記第1の配線層における優先配線方向と同一であり、前記第2のダミー配線の延伸方向が、前記第2の配線層における優先配線方向と同一である
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1のダミー配線の延伸方向が、前記第1の配線層における優先配線方向と直交しており、前記第2のダミー配線の延伸方向が、前記第2の配線層における優先配線方向と直交している
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第1のダミー配線によって構成された第1のダミー配線パターンを備えている
ことを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第1のダミー配線パターンを構成する各第1のダミー配線は、配線幅が均等となっている
ことを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第1の配線は、複数本設けられており、
前記第1のダミー配線パターンを構成する各第1のダミー配線は、配線幅が、前記第1の配線の配線幅のうち最小の配線幅と等しく、かつ、配線間隔が、前記第1の配線同士の配線間隔のうち最小の間隔と等しい
ことを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第1の配線によって構成された第1の配線パターンを備えており、
前記第1のダミー配線パターンのピッチは、前記第1の配線パターンのピッチの整数倍である
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第2のダミー配線によって構成された第2のダミー配線パターンを備えている
ことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第2のダミー配線パターンを構成する各第2のダミー配線は、配線幅が均等となっている
ことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第2の配線は、複数本設けられており、
前記第2のダミー配線パターンを構成する各第2のダミー配線は、配線幅が、前記第2の配線の配線幅のうち最小の配線幅と等しく、かつ、配線間隔が、前記第2の配線同士の配線間隔のうち最小の間隔と等しい
ことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第2の配線によって構成された第2の配線パターンを備えており、
前記第2のダミー配線パターンのピッチは、前記第2の配線パターンのピッチの整数倍である
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1及び第2のダミー配線の形状が矩形であり、かつ、マトリックス状に均等なピッチでもって配置されている
ことを特徴とする半導体装置。 - 請求項14記載の半導体装置において、
前記第1のダミー配線と第2のダミー配線とは、前記矩形の一方の辺の長さ同士、及び他方の辺の長さ同士が等しく、かつ、行方向のピッチ同士及び列方向のピッチ同士が等しい
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1のダミー配線と前記第2のダミー配線との重なり領域の中心と、前記ダミービアの中心とが一致している
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
列方向に延び、均等な第1ピッチでもって並行して配置された複数の前記第1のダミー配線によって構成された第1のダミー配線パターンと、
行方向に延び、均等な第2ピッチでもって並行して配置された複数の前記第2のダミー配線によって構成された第2のダミー配線パターンとを備えており、
前記第1及び第2のダミービアパターンは、前記第1のダミー配線パターンと前記第2のダミー配線パターンとが重なった重なり領域において、前記第1ピッチ及び前記第2ピッチのN倍(Nは正の整数)のピッチでもって、行列それぞれの方向に配置されている第1のダミービアを含む
ことを特徴とする半導体装置。 - 請求項17記載の半導体装置において、
前記Nは偶数であり、
前記第1及び第2のダミービアパターンは、前記第1のダミービアに加えて、行方向に隣接する2つの前記第1のダミービアの中点を通って、各々列方向に延びる複数の第1の仮想線と、列方向に隣接する2つの前記1のダミービアの中点を通って、各々行方向に延びる複数の第2の仮想線との交点に位置する前記重なり領域に配置されている第2のダミービアを含む
ことを特徴とする半導体装置。
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