KR20130106448A - 액티브 매트릭스 기판, 표시 장치 및 액티브 매트릭스 기판의 제조 방법 - Google Patents

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Abstract

액티브 매트릭스 기판(1)은 소스 전극(32), 드레인 전극(33) 및 산화물 반도체를 포함하여 이루어지는 반도체층(31)을 구비하고, 게이트 전극(12a) 상에 산화 실리콘을 포함하여 이루어지는 게이트 절연층(42)이 형성되고, 게이트 절연층(42) 상에 소스 전극(32), 드레인 전극(33) 및 반도체층(31)이 형성되고, 게이트 절연층(42) 상에 반도체층(31)을 덮지 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층(44)이 형성되고, 반도체층(31) 상에 산화 실리콘을 포함하여 이루어지는 제2 보호층(46)이 형성되어 있다. 제1 보호층(44)은 신호선(14) 및 소스 접속선(36)을 덮고 있다.

Description

액티브 매트릭스 기판, 표시 장치 및 액티브 매트릭스 기판의 제조 방법{ACTIVE MATRIX SUBSTRATE, DISPLAY DEVICE, AND ACTIVE MATRIX SUBSTRATE MANUFACTURING METHOD}
본 발명은 박막 트랜지스터를 갖는 액티브 매트릭스 기판 및 그러한 액티브 매트릭스 기판을 구비한 표시 장치에 관한 것이다.
액티브 매트릭스형 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치는, 일반적으로 화소마다 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」라고도 칭함)가 형성된 액티브 매트릭스 기판(「TFT 기판」이라고도 칭함)과, 대향 전극 및 컬러 필터 등이 형성된 대향 기판과, TFT 기판과 대향 기판 사이에 설치된 액정층 등의 광 변조층을 구비하고 있다.
최근, TFT의 반도체층으로서 아몰퍼스 실리콘 등의 실리콘 반도체 대신에IGZO(InGaZnOX) 등의 산화물 반도체막을 사용하는 것이 제안되고 있다. 이러한 TFT를 「산화물 반도체 TFT」라고 칭한다. 산화물 반도체가 아몰퍼스 실리콘보다도 높은 이동도를 갖고 있는 점에서, 산화물 반도체 TFT는 아몰퍼스 실리콘 TFT보다도 고속으로 동작하는 것이 가능하다. 또한, 산화물 반도체막은 다결정 실리콘막보다도 간편한 프로세스로 형성할 수 있으므로, 대면적이 필요해지는 장치에도 적용하기 쉽다는 특징이 있다.
특허문헌 1 및 2에 산화물 반도체 TFT의 예가 기재되어 있다.
특허문헌 1의 산화물 반도체 TFT는 산화아연을 주성분으로 하는 반도체층을 구비한 산화물 TFT이다. 특허문헌 1에 의하면, 그 제조 방법은, 기판 상에 산화아연을 주성분으로 하는 산화물 반도체 박막층을 형성하는 공정과, 산화물 반도체 박막층 상에 제1 절연막을 형성하는 공정과, 제1 절연막 상에 제2 절연막을 형성하는 공정을 포함하고, 제2 절연층을 성막하기 전에 제1 절연막을 산화한다고 되어 있다.
특허문헌 2의 산화물 반도체 TFT는, 소스 전극과 드레인 전극 사이에 배치된 산화아연(ZnO)을 주성분으로 하는 산화물 반도체 박막층과, 산화물 반도체 박막층의 상면 및 측면을 덮는 실리콘계 절연막에 의한 게이트 절연막을 구비하고, 게이트 절연막은, 산화물 반도체 박막층의 상면을 덮는 제1 게이트 절연막과, 제1 게이트 절연막의 전방면 및 산화물 반도체 박막층의 측면을 덮는 제2 게이트 절연막을 포함하여 이루어진다고 되어 있다.
일본 특허 공개 제2008-60419호 공보 일본 특허 공개 제2007-73561호 공보
도 19 내지 24를 참조하여 제1 참고예에 따른 액티브 매트릭스 기판(100)을 설명한다.
도 19는, 액티브 매트릭스 기판(100)에 있어서의 화소(120), 신호선 단자(「S 단자」라고도 칭함)(160), 게이트선 단자(「G 단자」라고도 칭함)(170) 및 보조 용량선 단자(「Cs 단자」라고도 칭함)(180)의 구성을 도시한 평면도이다.
액티브 매트릭스 기판(100)은 매트릭스 형상으로 배치된 복수의 화소(120), 서로 직교하여 연장하는 복수의 주사선(112) 및 복수의 신호선(114), 및 복수의 주사선(112)에 평행하게 연장하는 복수의 보조 용량선(「Cs선」이라고도 칭함)(116)을 구비하고 있다.
도 19에 도시한 바와 같이, 각 화소(120)는 화소 전극(121) 및 보조 용량부(140)를 갖고 있다. 주사선(112)과 신호선(114)의 교점 부근에는 화소(120)에 대응한 TFT(130)가 배치되어 있다. 신호선(114), 주사선(112) 및 Cs선(116)의 단부에는 각각 S 단자(160), G 단자(170) 및 Cs 단자(180)가 배치되어 있다.
도 20의 (a) 내지 (d)는 TFT(130), 보조 용량부(140), S 단자(160) 및 G 단자(170) 각각의 구성을 나타낸 단면도이며, 각각 도 19에 있어서의 A-A' 단면, B-B' 단면, C-C' 단면 및 D-D' 단면을 나타내고 있다.
도 19 및 도 20의 (a)에 도시한 바와 같이, TFT(130)는 반도체층(131), 소스 전극(132), 드레인 전극(133) 및 게이트 전극(112a)을 구비하고 있다. 반도체층(131)은 IGZO 등에 의한 산화물 반도체층이다. 게이트 전극(112a)은 주사선(112)의 일부이다. 게이트 전극(112a) 상에는 게이트 절연층(142)이 형성되어 있고, 게이트 절연층(142) 상에 소스 전극(132), 드레인 전극(133), 반도체층(131)이 형성되어 있다. 반도체층(131)은 소스 전극(132) 및 드레인 전극(133) 각각 일부를 덮도록 형성되어 있다. 또한, 게이트 절연층(142) 상에는 소스 전극(132)과 신호선(114)을 접속하는 소스 접속선(136) 및 드레인 전극(133)과 화소 전극(121)을 접속하는 드레인 접속선(137)이 형성되어 있다.
반도체층(131), 소스 전극(132), 드레인 전극(133), 소스 접속선(136) 및 드레인 접속선(137) 상에는 산화 실리콘(SiO2)을 포함하여 이루어지는 제1 보호층(144) 및 질화 실리콘(SiN)을 포함하여 이루어지는 제2 보호층(146)이 이 순서로 적층되어 있다. 드레인 접속선(137)은 제1 보호층(144) 및 제2 보호층(146)을 관통하도록 형성된 콘택트 홀(135)에 의해 화소 전극(121)에 접속되어 있다. 소스 접속선(136) 및 드레인 접속선(137)은 하층(151), 중간층(152) 및 상층(153)을 포함하여 이루어지는 3층 구조를 갖고 있다. 하층(151), 중간층(152) 및 상층(153)은 각각, 예를 들어 Ti(티타늄), Al(알루미늄) 및 MoN(질화 몰리브덴)을 포함하여 이루어진다.
도 19 및 도 20의 (b)에 도시한 바와 같이, 보조 용량부(140)는 보조 용량 전극(116a), 보조 용량 전극(116a) 상에 형성된 게이트 절연층(142), 게이트 절연층(142) 상에 형성된 Cs 대향 전극(보조 용량 대향 전극)(147), Cs 대향 전극(147) 상에 형성된 제1 보호층(144), 제1 보호층(144) 상에 적층된 제2 보호층(146) 및 제2 보호층(146) 상에 형성된 화소 전극(121)을 포함하여 이루어진다.
Cs 대향 전극(147)은 제1 보호층(144) 및 제2 보호층(146)을 관통하도록 형성된 콘택트 홀(145)에 의해 화소 전극(121)에 접속되어 있다. 보조 용량 전극(116a)은 Cs선(116)의 일부이다. 보조 용량 전극(116a), Cs 대향 전극(147) 및 양쪽 전극에 끼워진 게이트 절연층(142)의 부분에 의해 보조 용량이 형성된다. 또한, Cs 대향 전극(147)은 소스 접속선(136) 및 드레인 접속선(137)과 마찬가지로, 하층(151), 중간층(152) 및 상층(153)을 포함하여 이루어지는 3층 구조를 갖고 있다.
도 19 및 도 20의 (c)에 도시한 바와 같이, S 단자(160)는 게이트 절연층(142), 게이트 절연층(142) 상에 배치된 신호선(114), 신호선(114) 상에 적층된 제1 보호층(144), 제1 보호층(144) 상에 적층된 제2 보호층(146) 및 제2 보호층(146) 상에 형성된 상부 배선(161)을 포함하여 이루어진다. 신호선(114)은 제1 보호층(144) 및 제2 보호층(146)을 관통하도록 형성된 콘택트 홀(165)에 의해 상부 배선(161)에 접속되어 있다. 신호선(114)은 소스 접속선(136) 등과 마찬가지로, 하층(151), 중간층(152) 및 상층(153)을 포함하여 이루어지는 3층 구조를 갖고 있다.
도 19 및 도 20의 (d)에 도시한 바와 같이, G 단자(170)는 주사선(112), 주사선(112) 상에 차례로 형성된 게이트 절연층(142), 제1 보호층(144), 제2 보호층(146) 및 상부 배선(171)을 포함하여 이루어진다. 주사선(112)은 게이트 절연층(142), 제1 보호층(144) 및 제2 보호층(146)을 관통하도록 형성된 콘택트 홀(175)에 의해 상부 배선(171)에 접속되어 있다.
이어서, 도 21의 (a) 내지 (d) 및 도 22의 (e) 내지 (g)를 참조하여 액티브 매트릭스 기판(100)의 제조 방법을 설명한다. 도 21의 (a) 내지 (d) 및 도 22의 (e) 내지 (g)는 도 19에 있어서의 TFT(130)의 A-A' 단면, 보조 용량부(140)의 B-B' 단면, S 단자(160)의 C-C' 단면 및 G 단자(170)의 D-D' 단면의 구성을 나타내고 있다.
공정(A):
우선, 기판 상에 스퍼터링법 등으로 금속층을 형성한다. 이 금속층은, 예를 들어 Al, Ti 및 TiN(질화티타늄)의 3층 구성을 갖는다. 이어서, 금속층을 공지된 포토리소그래피법으로 패터닝해서(제1 마스크 공정), 도 21의 (a)에 도시한 바와 같이, 게이트 전극(112a), 보조 용량 전극(116a) 및 주사선(112)을 얻는다. 이 때, 여기에서는 도시하고 있지 않은 Cs선(116)도 동시에 형성된다. S 단자(160)에는 금속층은 남겨지지 않는다.
공정(B):
이어서, 도 21의 (b)에 도시한 바와 같이, 게이트 전극(112a), 보조 용량 전극(116a) 및 주사선(112)을 덮도록 기판 상에 산화 실리콘을 플라즈마 CVD법으로 적층하여 게이트 절연층(142)을 얻는다.
공정(C):
이어서, 게이트 절연층(142) 상에 ITO(Indium Tin Oxide) 등의 투명 도전 재료를 적층하고, 포토리소그래피법으로 패터닝해서(제2 마스크 공정), 도 21의 (c)에 도시한 바와 같이, 소스 전극(132) 및 드레인 전극(133)을 얻는다.
공정(D):
이어서, 게이트 절연층(142) 상에 스퍼터링법으로 소스 전극(132) 및 드레인 전극(133)을 덮도록 IGZO 등의 산화물 반도체 재료를 적층한다. 그 후, 산화물 반도체 재료를 포토리소그래피법으로 패터닝해서(제3 마스크 공정), 도 21의 (d)에 도시한 바와 같이, 반도체층(131)을 얻는다.
공정(E):
이어서, 스퍼터링법으로 게이트 절연층(142) 상에 소스 전극(132), 드레인 전극(133) 및 반도체층(131)을 덮도록, Ti, Al 및 MoN을 이 순서대로 적층한다. 그 후, 포토리소그래피법으로 이들 3층을 동시에 패터닝해서(제4 마스크 공정), 도 22의 (e)에 도시한 바와 같이, 소스 접속선(136), 드레인 접속선(137), Cs 대향 전극(147) 및 신호선(114)을 얻는다. 이들 배선은 상술한 바와 같이 3층 구성을 갖는다.
공정(F):
이어서, 각 배선을 덮도록 산화 실리콘을 적층하여 제1 보호층(144)을 형성하고, 그 위에 질화 실리콘을 적층하여 제2 보호층(146)을 얻는다. 그 후, 포토리소그래피법으로 드레인 접속선(137), Cs 대향 전극(147), S 단자(160)에 있어서의 신호선(114) 및 G 단자(170)에 있어서의 주사선(112) 상에 각각 콘택트 홀(135, 145, 165 및 175)을 형성한다(제5 마스크 공정). 여기서, 드레인 접속선(137), Cs 대향 전극(147) 및 신호선(114)의 상층(153)이 에치 스토퍼의 역할을 하고, 콘택트 홀(135, 145 및 165) 중에서 드레인 접속선(137), Cs 대향 전극(147) 및 신호선(114) 각각의 상층(153)이 노출되도록 에칭이 이루어진다. 또한, G 단자(170)에 있어서는 콘택트 홀(175) 중에서 주사선(112)이 노출된다.
공정(G):
이어서, 제2 보호층(146) 상에 스퍼터링법으로 ITO 등의 투명 도전 재료를 적층한다. 이 때, 투명 도전 재료는 콘택트 홀(135, 145, 165 및 175) 내에도 적층된다. 그 후, 포토리소그래피법으로 투명 전극 재료의 패터닝을 행하여 화소 전극(121), 상부 배선(161) 및 상부 배선(171)이 형성된다(제6 마스크 공정).
이와 같이 하여, 도 19 및 도 20에 도시한 액티브 매트릭스 기판(100)이 완성된다.
이어서, 제2 참고예의 액티브 매트릭스 기판(100)을 설명한다. 제2 참고예에 따른 액티브 매트릭스 기판(100)은 제2 보호층(146)을 갖지 않는 것을 제외하고, 기본적으로 제1 참고예의 액티브 매트릭스 기판(100)과 동일한 구성을 갖고 있다. 따라서 동일한 구성 요소에는 동일한 참조 번호를 붙이고, 그 설명을 생략한다.
제2 참고예의 액티브 매트릭스 기판(100)의 평면 구성은 도 19에 나타낸 것과 동일하므로, 그 설명을 생략한다.
도 23의 (a) 내지 (d)는 제2 참고예의 액티브 매트릭스 기판(100)에 있어서의 TFT(130), 보조 용량부(140), S 단자(160) 및 G 단자(170) 각각의 구성을 나타낸 단면도이며, 각각 도 19에 있어서의 A-A' 단면, B-B' 단면, C-C' 단면 및 D-D' 단면을 나타내고 있다.
도 23의 (a)에 도시한 바와 같이, TFT(130)에 있어서는 산화 실리콘을 포함하여 이루어지는 제1 보호층(144) 상에 화소 전극(121)이 형성되어 있고, 드레인 접속선(137)은 제1 보호층(144)을 관통하는 콘택트 홀(135)에 의해 화소 전극(121)에 접속되어 있다.
도 23의 (b)에 도시한 바와 같이, 보조 용량부(140)에 있어서는 제1 보호층(144) 상에 화소 전극(121)이 형성되어 있고, Cs 대향 전극(147)은 제1 보호층(144)을 관통하는 콘택트 홀(135)에 의해 화소 전극(121)에 접속되어 있다.
도 23의 (c)에 도시한 바와 같이, S 단자(160)에 있어서는 신호선(114)은 제1 보호층(144)을 관통하는 콘택트 홀(165)에 의해 상부 배선(161)에 접속되어 있다.
도 23의 (d)에 도시한 바와 같이, G 단자(170)에 있어서는 주사선(112)은 게이트 절연층(142) 및 제1 보호층(144)을 관통하는 콘택트 홀(175)에 의해 상부 배선(171)에 접속되어 있다.
이어서, 도 24의 (a) 및 (b)를 참조하여 제2 참고예의 액티브 매트릭스 기판(100)의 제조 방법을 설명한다. 도 24의 (a) 및 (b)는 도 19에 있어서의 TFT(130)의 A-A' 단면, 보조 용량부(140)의 B-B' 단면, S 단자(160)의 C-C' 단면 및 G 단자(170)의 D-D' 단면의 구성을 나타내고 있다.
우선, 도 21의 (a) 내지 (d)를 사용하여 도시한 공정 (A) 내지 (D)를 거쳐서 도 22의 (e)에 도시하는 적층 구조를 얻는다. 이어서, 이 적층 구조 상에 산화 실리콘을 적층하여 제1 보호층(144)을 형성한다. 그 후, 포토리소그래피법으로 제1 보호층(144)을 패터닝하여 드레인 접속선(137), Cs 대향 전극(147), S 단자(160)에 있어서의 신호선(114) 및 G 단자(170)에 있어서의 주사선(112) 상에 각각 콘택트 홀(135, 145, 165 및 175)을 형성한다(제5 마스크 공정). 콘택트 홀(135, 145 및 165) 중에서 드레인 접속선(137), Cs 대향 전극(147) 및 신호선(114) 각각의 상층(153)이 노출되도록 에칭이 이루어진다. 또한, G 단자(170)에 있어서는 콘택트 홀(175) 중에서 주사선(112)이 노출된다.
이어서, 제1 보호층(144) 상에 스퍼터링법으로 투명 도전 재료를 적층한다. 이 때, 투명 도전 재료는 콘택트 홀(135, 145, 165 및 175) 내에도 적층된다. 그 후, 포토리소그래피법으로 투명 전극 재료의 패터닝을 행하여 화소 전극(121), 상부 배선(161) 및 상부 배선(171)이 형성된다(제6 마스크 공정).
산화물 반도체를 갖는 액티브 매트릭스 기판의 제조 공정에 있어서는, 산화물 반도체층을 형성하고, 그 위의 보호층을 형성한 후, 온도 300 내지 350℃정도의 고온에서 어닐 처리가 이루어진다. 그러나, 상기 제1 참고예와 같이 반도체층 상의 보호층에 산화 실리콘 및 질화 실리콘을 사용한 경우, 또는, 보호층에 질화 실리콘만을 사용한 경우, 어닐 시에 질화 실리콘에 포함되는 수소에 의해 반도체층에 환원 반응이 발생하여 TFT 특성을 악화시킨다는 문제가 발생할 수 있다. TFT 특성의 악화란, 구체적으로는 소스 전극 및 드레인 전극으로부터의 누설 전류의 증가, TFT의 임계값의 저하 등이다.
이 문제를 방지하기 위해서, 제2 참고예와 같이 보호층에 산화 실리콘만을 사용하는 것을 생각할 수 있다. 그러나, 이 경우, 산화 실리콘이 방습성이 우수하지 않은 그 밑의 소스 접속선, 드레인 접속선, 신호선, Cs 대향 전극 등을 부식시킨다는 문제가 발생할 수 있다.
또한, 제1 참고예 및 제2 참고예의 액티브 매트릭스 기판(100)을 제조할 경우, 6회의 포토리소그래피 공정(6장의 마스크 공정)이 필요해지고, 제조 효율이 우수하지 않아 제조 비용이 비싸다는 문제가 있었다.
본 발명은 상기에 감안하여 이루어진 것이며, 높은 TFT 특성을 갖는 산화물 반도체 TFT를 구비한 액티브 매트릭스 기판을 제공하는 것을 목적으로 한다. 본 발명의 다른 목적은, 우수한 TFT 특성을 가짐과 함께, 소스 접속선, 드레인 접속선, 신호선 등의 내구성이 우수한 액티브 매트릭스 기판을 제공하는 데 있다. 또한, 본 발명의 다른 목적은, 그러한 액티브 매트릭스 기판을 제조 효율이 좋게 제공하는 데 있다. 또한, 본 발명의 다른 목적은, 그러한 액티브 매트릭스 기판을 구비한 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치 또는 전자 기기를 제공하는 데 있다.
본 발명에 따른 액티브 매트릭스 기판은 산화물 반도체를 갖는 박막 트랜지스터를 구비한 액티브 매트릭스 기판으로서, 상기 박막 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극과, 상기 소스 전극에 전압을 공급하는 신호선과, 상기 박막 트랜지스터의 스위칭 신호를 공급하는 주사선과, 상기 소스 전극 및 드레인 전극에 접속된 산화물 반도체를 포함하여 이루어지는 반도체층을 구비하고, (A)상기 게이트 전극 상에 산화 실리콘을 포함하여 이루어지는 게이트 절연층이 형성되고, 상기 게이트 절연층 상에 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층이 형성되고, 상기 게이트 절연층 상에 상기 반도체층을 덮지 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층이 형성되고, 상기 반도체층 상에 산화 실리콘을 포함하여 이루어지는 제2 보호층이 형성되어 있던지, 또는 (B)상기 반도체층을 덮이 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층이 형성되고, 상기 반도체층 상에 산화 실리콘을 포함하여 이루어지는 게이트 절연층이 형성되고, 상기 반도체층의 채널부의 상방의 상기 게이트 절연층 상에 상기 게이트 전극이 형성되고, 상기 게이트 전극 상에 질화 실리콘을 포함하여 이루어지는 제2 보호층이 형성되어 있다.
어떤 실시 형태에서는, 상기 액티브 매트릭스 기판은 상기 신호선과 상기 소스 전극을 접속하는 소스 접속선을 구비하고, 상기 신호선 및 상기 소스 접속선이 상기 제1 보호층에 접하도록 형성되어 있다.
어떤 실시 형태에서는, 상기 신호선이 투명 전극 재료에 의한 전극층 상에 형성되어 있고, 상기 소스 전극이 상기 투명 전극 재료를 포함하여 이루어지고, 상기 소스 전극의 일부 상에 상기 소스 접속선이 형성되어 있다.
어떤 실시 형태에서는, 상기 액티브 매트릭스 기판이 각각이 화소 전극을 포함하는 복수의 화소를 구비하고, 상기 소스 전극, 상기 드레인 전극 및 상기 화소 전극이 동일한 투명 전극 재료에 의해 동일한 층에 형성되어 있다.
어떤 실시 형태에서는, 상기 액티브 매트릭스 기판이 상기 복수의 화소 각각에 형성된 보조 용량을 구비하고, 상기 보조 용량의 보조 용량 전극이 상기 게이트 절연층을 사이에 두고 상기 화소 전극과 대향하도록 배치되어 있다.
어떤 실시 형태에서는, 상기 액티브 매트릭스 기판이 상기 신호선의 일부를 포함하는 신호선 단자를 구비하고, 상기 신호선 단자 내에 상기 제1 보호층 및 상기 제2 보호층을 관통하여 상기 신호선에 달하는 콘택트 홀이 형성되어 있다.
어떤 실시 형태에서는, 상기 액티브 매트릭스 기판이 상기 주사선의 일부를 포함하는 게이트선 단자를 구비하고, 상기 게이트선 단자 내에 적어도 상기 제2 보호층을 관통하여 상기 주사선에 달하는 콘택트 홀이 형성되어 있다.
본 발명에 따른 표시 장치는 상기한 액티브 매트릭스 기판을 구비한 표시 장치이다.
본 발명에 따른 액티브 매트릭스 기판의 제조 방법은 산화물 반도체를 갖는 박막 트랜지스터를 구비한 액티브 매트릭스 기판의 제조 방법으로서, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 되는 전극층을 형성하는 공정과, 상기 전극층 상에 금속층을 적층하는 공정과, 상기 금속층 상에 질화 실리콘을 포함하여 이루어지는 제1 보호층을 형성하는 공정과, 상기 제1 보호층 및 상기 금속층을 패터닝하고, 상기 전극층의 일부를 노출시키는 공정과, 상기 전극층 위에 산화물 반도체를 포함하여 이루어지는 반도체층을 형성하는 공정과, 노출된 상기 전극층, 상기 반도체층 및 남겨진 상기 제1 보호층 상에 산화 실리콘을 포함하여 이루어지는 제2 보호층 또는 게이트 절연층을 형성하는 공정을 포함한다.
어떤 실시 형태에서는, 노출된 상기 전극층, 상기 반도체층 및 남겨진 상기 제1 보호층 상에 산화 실리콘을 포함하여 이루어지는 제2 보호층이 형성되고, 상기 전극층을 형성하기 전에 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 상에 게이트 절연층을 형성하는 공정이 실시된다.
어떤 실시 형태에서는, 노출된 상기 전극층, 상기 반도체층 및 남겨진 상기 제1 보호층 상에 산화 실리콘을 포함하여 이루어지는 게이트 절연층이 형성되고, 상기 게이트 절연층을 형성한 후에, 상기 반도체층의 상방의 상기 게이트 절연층 상에 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 상에 질화 실리콘을 포함하여 이루어지는 제2 보호층을 형성하는 공정이 실시된다.
어떤 실시 형태에서는, 상기 금속층에 의해 상기 소스 전극에 전압을 공급하는 신호선 및 상기 신호선과 상기 소스 전극을 접속하는 소스 접속선이 형성된다.
어떤 실시 형태에서는, 상기 전극층이 투명 전극 재료를 포함하여 이루어지고, 상기 전극층으로부터 화소 전극이 형성된다.
본 발명에 따르면, 산화물 반도체층 상에 질화 실리콘층이 형성되지 않고 산화 실리콘층이 형성되던지, 또는 산화물 반도체층 상에 산화 실리콘층이 형성되고, 그 위에 게이트 전극을 끼워서 질화 실리콘층이 형성되므로, 우수한 TFT 특성을 갖는 산화물 반도체 TFT를 구비한 액티브 매트릭스 기판을 제공할 수 있다.
본 발명에 따르면, 산화물 반도체층 상에는 산화 실리콘층이 형성되고, 신호선, 소스 접속선 등의 배선 상에는 질화 실리콘층이 형성되므로, 배선의 내부식성 및 TFT 특성이 우수한 액티브 매트릭스 기판을 제공할 수 있다.
본 발명에 따르면, 보다 적은 마스크 공정에 의해 액티브 매트릭스 기판을 형성할 수 있으므로, 액티브 매트릭스 기판을 제조 효율이 좋게 제공할 수 있다.
본 발명에 따르면, 상기와 같은 액티브 매트릭스 기판을 사용한 고품질의 표시 장치를 제조 효율이 좋게 제공할 수 있다.
도 1은 본 발명의 실시 형태에 따른 액티브 매트릭스 기판(1)의 구성을 모식적으로 나타낸 평면도이다.
도 2의 (a) 내지 (d)는 각각 실시 형태 1에 따른 액티브 매트릭스 기판(1)의 TFT(30), 보조 용량부(40), 신호선 단자(60) 및 게이트선 단자(70)의 구성을 모식적으로 나타낸 단면도이다.
도 3의 (a) 내지 (d)는 실시 형태 1에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 4의 (e) 내지 (g)는 실시 형태 1에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 5의 (a) 내지 (d)는 각각 실시 형태 2에 따른 액티브 매트릭스 기판(1)의 TFT(30), 보조 용량부(40), 신호선 단자(60) 및 게이트선 단자(70)의 구성을 모식적으로 나타낸 단면도이다.
도 6의 (a) 내지 (d)는 실시 형태 2에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 7의 (e) 내지 (g)는 실시 형태 2에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 8의 (a) 내지 (d)는 각각 실시 형태 3에 따른 액티브 매트릭스 기판(1)의 TFT(30), 보조 용량부(40), 신호선 단자(60) 및 게이트선 단자(70)의 구성을 모식적으로 나타낸 단면도이다.
도 9의 (a) 내지 (d)는 실시 형태 3에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 10의 (e) 내지 (g)는 실시 형태 3에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 11의 (a) 내지 (d)는 각각 실시 형태 4에 따른 액티브 매트릭스 기판(1)의 TFT(30), 보조 용량부(40), 신호선 단자(60) 및 게이트선 단자(70)의 구성을 모식적으로 나타낸 단면도이다.
도 12의 (a) 내지 (c)는 실시 형태 4에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 13의 (a) 내지 (d)는 각각 실시 형태 5에 따른 액티브 매트릭스 기판(1)의 TFT(30), 보조 용량부(40), 신호선 단자(60) 및 게이트선 단자(70)의 구성을 모식적으로 나타낸 단면도이다.
도 14의 (a) 내지 (d)는 실시 형태 5에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 15의 (e) 내지 (g)는 실시 형태 5에 따른 액티브 매트릭스 기판(1)의 제조 방법을 나타낸 단면도이다.
도 16은 본 발명에 따른 액정 표시 장치(1000)의 구성을 모식적으로 나타낸 사시도이다.
도 17은 액정 표시 장치(1000)의 액티브 매트릭스 기판(1)의 구성을 모식적으로 나타낸 평면도이다.
도 18은 액티브 매트릭스 기판(1)의 표시 영역(DA)의 구성을 모식적으로 나타낸 평면도이다.
도 19는 제1 참고예 및 제2 참고예에 따른 액티브 매트릭스 기판(100)의 구성을 모식적으로 나타낸 평면도이다.
도 20의 (a) 내지 (d)는 제1 참고예의 액티브 매트릭스 기판(100)에 있어서의 TFT(130), 보조 용량부(140), S 단자(160) 및 G 단자(170)의 구성을 모식적으로 나타낸 단면도이다.
도 21의 (a) 내지 (d)는 제1 참고예의 액티브 매트릭스 기판(100)의 제조 방법을 모식적으로 나타낸 단면도이다.
도 22의 (e) 내지 (g)는 제1 참고예의 액티브 매트릭스 기판(100)의 제조 방법을 모식적으로 나타낸 단면도이다.
도 23의 (a) 내지 (d)는 제2 참고예의 액티브 매트릭스 기판(100)에 있어서의 TFT(130), 보조 용량부(140), 신호선 단자(160) 및 게이트선 단자(170)의 구성을 모식적으로 나타낸 단면도이다.
도 24의 (a) 및 (b)는 제2 참고예의 액티브 매트릭스 기판(100)의 제조 방법을 모식적으로 나타낸 단면도이다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 따른 액티브 매트릭스 기판을 설명한다. 단, 본 발명의 범위는 이하의 실시 형태에 한정되지는 않는다. 본 발명의 액티브 매트릭스 기판은 산화물 반도체 TFT가 형성된 TFT 기판이며, 나중에 설명하는 바와 같은 액정 표시 장치의 TFT 기판 외에 유기 EL 표시 장치, 전자 기기 등의 TFT 기판을 넓게 포함한다.
(실시 형태 1)
도 1 내지 4를 참조하여 본 발명의 실시 형태 1에 따른 액티브 매트릭스 기판(1)을 설명한다.
도 1은, 액티브 매트릭스 기판(1)에 있어서의 화소(20), 신호선 단자(S 단자)(60), 게이트선 단자(G 단자)(70) 및 보조 용량선 단자(Cs 단자)(80)의 구성을 나타낸 평면도이다.
액티브 매트릭스 기판(1)은 매트릭스 형상으로 배치된 복수의 화소(20), 서로 직교하여 연장하는 복수의 주사선(12) 및 복수의 신호선(14), 및 복수의 주사선(12)에 평행하게 연장하는 복수의 보조 용량선(Cs선)(16)을 구비하고 있다.
도 1에 도시한 바와 같이, 각 화소(20)는 화소 전극(21) 및 보조 용량부(40)를 갖고 있다. 주사선(12)과 신호선(14)의 교점 부근에는 화소(20)에 대응한 TFT(30)가 배치되어 있다. 주사선(12)에 의해 TFT(30)의 스위칭 신호가 공급되고, 신호선(14)에 의해 TFT(30)의 소스 접속선(36)을 통해 소스 전극(32)에 표시 신호가 공급된다. 신호선(14), 주사선(12) 및 Cs선(16)의 단부에는 각각 S 단자(60), G 단자(70) 및 Cs 단자(80)가 배치되어 있다.
도 2의 (a) 내지 (d)는 TFT(30), 보조 용량부(40), S 단자(60) 및 G 단자(70) 각각의 구성을 나타낸 단면도이며, 각각 도 1에 있어서의 A-A' 단면, B-B' 단면, C-C' 단면 및 D-D' 단면을 나타내고 있다.
TFT(30)는, 도 1 및 도 2의 (a)에 도시한 바와 같이, 반도체층(31), 소스 전극(32), 드레인 전극(33) 및 게이트 전극(12a)을 구비하고 있다. 반도체층(31)은 IGZO 등에 의한 산화물 반도체층이다. 게이트 전극(12a)은 주사선(12)의 일부이다. 게이트 전극(12a) 및 주사선(12)은, 예를 들어 차례로 적층된 Al, Ti, TiN, ITO를 포함하여 이루어지는 4층 구성을 갖는다.
게이트 전극(12a) 상에는 산화 실리콘을 포함하여 이루어지는 게이트 절연층(42)이 형성되어 있고, 게이트 절연층(42) 상에 소스 전극(32), 드레인 전극(33), 반도체층(31), 화소 전극(21)이 형성되어 있다. 반도체층(31)은 소스 전극(32) 및 드레인 전극(33) 각각의 일부를 덮도록 형성되어 있고, 양쪽 전극 사이에 TFT(30)의 채널층이 형성되어 있다.
또한, 게이트 절연층(42) 상에는 소스 전극(32)과 신호선(14)을 접속하는 소스 접속선(36)이 형성되어 있다. 소스 접속선(36)은 소스 전극(32)의 반도체층(31)과는 반대측의 단부 상에 형성되어 있다. 소스 접속선(36)은 차례로 적층된 제1층(51), 제2층(52), 제3층(53) 및 제4층(54)의 4층 구조를 갖고 있다. 제1층(51), 제2층(52), 제3층(53) 및 제4층(54)은 각각, 예를 들어 MoN, Al, MoN 및 ITO를 포함하여 이루어진다. 소스 접속선(36)을 이들 금속 또는 다른 금속을 사용한 단층 또는 복수층의 구성으로 해도 된다.
소스 전극(32), 드레인 전극(33), 화소 전극(21)은 ITO 등의 투명 전극 재료를 포함하여 이루어지고, 동일한 층에 형성되어 있다. 드레인 전극(33)과 화소 전극(21)은 게이트 절연층(42) 상에 일체로 형성되어 있다. 소스 접속선(36) 및 신호선(14)은 투명 전극 재료에 의한 층 상에 형성되어 있다.
게이트 절연층(42) 상에는 질화 실리콘에 의한 제1 보호층(44) 및 산화 실리콘에 의한 제2 보호층(46)이 형성되어 있다. 제1 보호층(44)은 소스 접속선(36)을 덮고 있지만, 반도체층(31), 소스 접속선(36)과 중첩되지 않은 부분의 소스 전극(32), 드레인 전극(33) 및 화소 전극(21)을 덮고 있지는 않다. 제2 보호층(46)은 제1 보호층(44), 반도체층(31), 소스 접속선(36)과 중첩되지 않은 부분의 소스 전극(32), 드레인 전극(33) 및 화소 전극(21)을 덮고 있다.
보조 용량부(40)는, 도 1 및 도 2의 (b)에 도시한 바와 같이, 보조 용량 전극(16a), 보조 용량 전극(16a) 상에 형성된 게이트 절연층(42), 게이트 절연층(42) 상에 형성된 화소 전극(21) 및 화소 전극(21) 상에 형성된 제2 보호층(46)을 포함하여 이루어진다. 보조 용량 전극(16a)은 Cs선(16)의 일부이다. 보조 용량 전극(16a), 화소 전극(21) 및 양쪽 전극에 끼워진 게이트 절연층(42)의 부분에 의해 보조 용량이 형성된다.
S 단자(60)는, 도 1 및 도 2의 (c)에 도시한 바와 같이, 게이트 절연층(42), 게이트 절연층(42) 상에 배치된 전극층(61) 및 신호선(14), 신호선(14)을 덮도록 적층된 제1 보호층(44), 및 제1 보호층(44) 상에 적층된 제2 보호층(46)을 포함하여 이루어진다. 신호선(14) 상에는 제1 보호층(44) 및 제2 보호층(46)을 관통하여 신호선(14)에 달하는 콘택트 홀(65)이 형성되어 있다. 전극층(61)은 화소 전극(21)과 동일한 재료로 동일한 공정에서 형성된 투명 전극층이다. 신호선(14)은 전극층(61) 상에 형성되어 있고, 소스 접속선(36) 등과 마찬가지로, 차례로 적층된 제1층(51), 제2층(52), 제3층(53) 및 제4층(54)을 포함하여 이루어지는 4층 구조를 갖는다. 콘택트 홀(65)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 신호선(14)이 접속된다.
G 단자(70)는, 도 1 및 도 2의 (d)에 도시한 바와 같이, 주사선(12), 주사선(12) 상에 차례로 형성된 게이트 절연층(42), 제1 보호층(44) 및 제2 보호층(46)을 포함하여 이루어진다. 주사선(12) 상에는 게이트 절연층(42), 제1 보호층(44) 및 제2 보호층(46)을 관통하여 신호선(12)에 달하는 콘택트 홀(75)이 형성되어 있다. 콘택트 홀(75)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 주사선(12)이 접속된다.
본 실시 형태에서는, 게이트 절연층(42) 상에 반도체층(31)을 덮지 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층(44)이 형성되고, 반도체층(31) 상에는 산화 실리콘을 포함하여 이루어지는 제2 보호층(46)이 형성되어 있다. 따라서, 제2 보호층(46)을 형성한 후, 고온에서 어닐 처리를 행하는 경우의 질화 실리콘에 포함되는 수소에 의해 TFT(30)의 특성을 악화시킨다는 문제를 방지할 수 있다. 또한, 신호선(14), 소스 접속선(36) 등의 배선은 질화 실리콘층에 덮여 있으므로, 배선의 부식이 방지된다.
이어서, 도 3의 (a) 내지 (d) 및 도 4의 (e) 내지 (g)를 참조하여 액티브 매트릭스 기판(1)의 제조 방법을 설명한다. 도 3의 (a) 내지(d) 및 도 4의 (e) 내지 (g)는 도 1에 있어서의 TFT(30)의 A-A' 단면, 보조 용량부(40)의 B-B' 단면, S 단자(60)의 C-C' 단면 및 G 단자(70)의 D-D' 단면의 구성을 나타내고 있다.
공정A1:
우선, 기판 상에 스퍼터링법 등으로 금속층을 형성한다. 이 금속층은, 예를 들어 Al, Ti, TiN, ITO의 4층 구성을 갖는다. 이어서, 금속층을 공지된 포토리소그래피법으로 패터닝해서(제1 마스크 공정), 도 3의 (a)에 도시한 바와 같이, 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 얻는다. 이 때, 여기에서는 도시하지 않은 Cs선(16)도 동시에 형성된다. S 단자(60)에는 금속층은 남겨지지 않는다.
공정B1:
이어서, 도 3의 (b)에 도시한 바와 같이, 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 덮도록 기판 상에 산화 실리콘을 플라즈마 CVD법으로 적층하여 게이트 절연층(42)을 얻는다.
공정C1:
이어서, 게이트 절연층(42) 상에 ITO, MoN, Al, MoN 및 ITO를 이 순서대로 적층한다. 그 후, 적층한 금속층을 포토리소그래피법으로 패터닝해서(제2 마스크 공정), 도 3의 (c)에 도시하는 금속 다층 구조(19) 및 신호선(14)을 얻는다. TFT(30)에 있어서의 게이트 전극(12a) 상의, 나중에 TFT(30)의 채널 영역이 되는 위치에는 금속 다층 구조(19)의 개구(39)가 형성된다.
공정D1:
이어서, 게이트 절연층(42) 상에 플라즈마 CVD법으로 금속 다층 구조(19) 및 신호선(14)을 덮도록 질화 실리콘을 적층하고, 도 3의 (d)에 도시한 바와 같이, 제1 보호층(44)을 얻는다.
공정E1:
이어서, 포토리소그래피법으로 제1 보호층(44)을 선택적으로 제거하고, 도 4의 (e)에 도시한 바와 같이, 소스 전극(32)의 일부, 드레인 전극(33) 및 화소 전극(21)을 노출시킨다(제3 마스크 공정). 이 때, 남겨진 금속 다층 구조(19)에 의해 소스 접속선(36)이 형성된다.
공정F1:
이어서, 기판 상에 IGZO 등의 산화물 반도체 재료를 적층한다. 그 후, 산화물 반도체 재료를 포토리소그래피법으로 패터닝해서(제4 마스크 공정), 도 4의 (f)에 도시한 바와 같이 반도체층(31)을 얻는다.
공정G1:
이어서, 플라즈마 CVD법 등으로 화소 전극(21), 소스 전극(32), 드레인 전극(33), 반도체층(31) 및 남겨진 제1 보호층(44) 상에 산화 실리콘을 적층하여 제2 보호층(46)을 얻는다. 그 후, 포토리소그래피법으로 제2 보호층(46)을 패터닝하여 S 단자(60)에 있어서의 신호선(14) 상, 및 G 단자(70)에 있어서의 주사선(12) 상에 각각 콘택트 홀(65 및 75)을 형성한다(제5 마스크 공정). 여기서, 신호선(14)의 제4층(54)이 에치 스토퍼의 역할을 하고, 콘택트 홀(65) 중에서 제4층(54)이 노출된다. 또한, G 단자(70)에 있어서는 콘택트 홀(75) 중에서 주사선(12)이 노출된다.
이와 같이 하여, 도 1 및 도 2에 도시한 액티브 매트릭스 기판(1)이 완성된다. 이 제조 공정에 의하면, 5회의 마스크 공정밖에 필요로 하지 않으므로, 제조 효율이 향상된다.
(실시 형태 2)
이어서, 본 발명의 실시 형태 2에 따른 액티브 매트릭스 기판(1)을 설명한다. 이하, 실시 형태 1의 액티브 매트릭스 기판(1)과 동일한 구성 요소에는 기본적으로 동일한 참조 부호를 붙여서 그 설명을 생략하고, 상이한 부분을 중심으로 설명을 행한다. 실시 형태 2의 액티브 매트릭스 기판(1)의 평면 구성은 도 1에 나타낸 것과 동일하므로, 그 설명을 생략한다.
도 5의 (a) 내지 (d)는 실시 형태 2의 액티브 매트릭스 기판(1)에 있어서의 TFT(30), 보조 용량부(40), S 단자(60) 및 G 단자(70) 각각의 구성을 나타낸 단면도이며, 각각, 도 1에 있어서의 A-A' 단면, B-B' 단면, C-C' 단면 및 D-D' 단면을 나타내고 있다.
TFT(30)에 있어서는, 도 5의 (a)에 도시한 바와 같이, 기판 상에 화소 전극(21), 드레인 전극(33) 및 소스 전극(32)이 형성되어 있고, 소스 전극(32) 및 드레인 전극(33) 각각의 일부를 덮도록 반도체층(31)이 형성되어 있다. 소스 전극(32)의 반도체층(31)과는 반대측의 단부 상에는 소스 접속선(36)이 형성되어 있다. 소스 접속선(36)은 차례로 적층된 제1층(51), 제2층(52) 및 제3층(53)을 포함하여 이루어지는 3층 구조를 갖고 있다. 제1층(51), 제2층(52) 및 제3층(53)은 각각, 예를 들어 MoN, Al 및 MoN을 포함하여 이루어진다. 소스 접속선(36)을 이들 금속 또는 다른 금속을 사용한 단층 또는 복수층의 구성으로 해도 된다.
소스 접속선(36)을 덮도록 질화 실리콘에 의한 제1 보호층(44)이 형성되어 있고, 소스 접속선(36)에 덮여 있지 않은 소스 전극(32), 드레인 전극(33), 화소 전극(21), 반도체층(31) 및 제1 보호층(44)을 덮도록 게이트 절연층(42)이 형성되어 있다. 게이트 절연층(42)은 산화 실리콘 등을 포함하여 이루어진다. 반도체층(31)의 채널부의 상방에 있어서의 게이트 절연층(42) 상에 게이트 전극(12a)이 형성되어 있다. 게이트 전극(12a)은 주사선(12)의 일부이다. 게이트 전극(12a) 및 주사선(12)은, 예를 들어 Al, Ti, TiN의 3층 구조를 갖는다. 게이트 절연층(42) 상에는 게이트 전극(12a)를 덮도록 질화 실리콘에 의한 제2 보호층(46)이 형성되어 있다.
보조 용량부(40)는, 도 5의 (b)에 도시한 바와 같이, 화소 전극(21), 화소 전극(21) 상에 형성된 게이트 절연층(42), 게이트 절연층(42) 상에 형성된 보조 용량 전극(16a) 및 보조 용량 전극(16a)을 덮도록 게이트 절연층(42) 상에 형성된 제2 보호층(46)을 포함하여 이루어진다. 보조 용량 전극(16a)은 Cs선(16)의 일부이다. 보조 용량 전극(16a), 화소 전극(21) 및 양쪽 전극에 끼워진 게이트 절연층(42)의 부분에 의해 보조 용량이 형성된다.
S 단자(60)는, 도 5의 (c)에 도시한 바와 같이, 기판 상에 형성된 전극층(61), 전극층(61) 상에 형성된 신호선(14), 신호선(14)을 덮도록 형성된 제1 보호층(44) 및 제1 보호층(44) 상에 적층된 제2 보호층(46)을 포함하여 이루어진다. 신호선(14) 상에는 제1 보호층(44) 및 제2 보호층(46)을 관통하여 신호선(14)에 달하는 콘택트 홀(65)이 형성되어 있다. 전극층(61)은 화소 전극(21)과 동일한 재료로 동일한 공정에서 형성된 투명 전극층이다. 신호선(14)은 소스 접속선(36) 등과 마찬가지로, 제1층(51), 제2층(52) 및 제3층(53)을 포함하여 이루어진다. 콘택트 홀(65)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 신호선(14)이 접속된다.
G 단자(70)는, 도 5의 (d)에 도시한 바와 같이, 게이트 절연층(42), 게이트 절연층(42) 상에 형성된 주사선(12), 주사선(12)을 덮도록 형성된 제2 보호층(46)을 포함하여 이루어진다. 주사선(12) 상에는 제2 보호층(46)을 관통하여 신호선(12)에 달하는 콘택트 홀(75)이 형성되어 있다. 콘택트 홀(75)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 주사선(12)이 접속된다.
본 실시 형태에서는, 질화 실리콘을 포함하여 이루어지는 제1 보호층(44)은 반도체층(31)을 덮지 않고 형성되고, 반도체층(31) 상에는 산화 실리콘을 포함하여 이루어지는 게이트 절연층(42)이 형성되어 있다. 질화 실리콘을 포함하여 이루어지는 제2 보호층(46)은 반도체층(31)의 채널부의 상방의 게이트 전극(12a) 상에 형성되어 있다. 따라서, 제2 보호층(46)을 형성한 후, 고온에서 어닐 처리를 행하는 경우의 질화 실리콘에 포함되는 수소에 의해 TFT(30)의 특성을 악화시킨다는 문제를 방지할 수 있다. 또한, 신호선(14), 소스 접속선(36) 등의 배선은 질화 실리콘층에 덮여 있으므로, 배선의 부식이 방지된다.
이어서, 도 6의 (a) 내지 (d) 및 도 7의 (e) 내지 (g)를 참조하여 실시 형태 2에 따른 액티브 매트릭스 기판(1)의 제조 방법을 설명한다. 도 6의 (a) 내지 (d) 및 도 7의 (e) 내지 (g)는 도 1에 있어서의 TFT(30)의 A-A' 단면, 보조 용량부(40)의 B-B' 단면, S 단자(60)의 C-C' 단면 및 G 단자(70)의 D-D' 단면의 구성을 나타내고 있다.
공정A2:
우선, 기판 상에 스퍼터링법 등으로 ITO, MoN, Al, MoN을 차례로 적층한다. 이어서, 이들 4개의 금속층을 포토리소그래피법으로 패터닝해서(제1 마스크 공정), 도 6의 (a)에 도시한 바와 같이, TFT(30) 및 보조 용량부(40)에 있어서의 화소 전극(21), 소스 전극(32), 드레인 전극(33) 및 이들 전극 상에 적층된 금속 다층 구조(19)를 얻는다. 또한, S 단자(60)에는 전극층(61) 및 전극층(61) 상에 적층된 3층 구성의 신호선(14)이 형성된다.
공정B2:
이어서, 스퍼터링법으로 상기 금속층을 덮도록 질화 실리콘을 적층하여 도 6의 (b)에 도시한 바와 같이 제1 보호층(44)을 얻는다.
공정C2:
이어서, 포토리소그래피법으로 제1 보호층(44) 및 금속 다층 구조(19)를 선택적으로 제거하고, 도 6의 (c)에 도시한 바와 같이, 소스 전극(32)의 일부, 드레인 전극(33) 및 화소 전극(21)을 노출시킨다(제2 마스크 공정). 이 때, TFT(30)에 남겨진 금속 다층 구조(19)에 의해 소스 접속선(36)이 형성된다. G 단자(70)에는 제1 보호층(44)은 남지 않는다.
공정D2:
이어서, 기판 상에 IGZO 등의 산화물 반도체 재료를 적층하고, 포토리소그래피법으로 패터닝해서(제3 마스크 공정), 도 6의 (d)에 도시한 바와 같이 반도체층(31)을 얻는다.
공정E2:
이어서, 도 7의 (e)에 도시한 바와 같이, 화소 전극(21), 소스 전극(32), 드레인 전극(33), 반도체층(31) 및 남겨진 제1 보호층(44) 상에 산화 실리콘을 적층하여 게이트 절연층(42)을 얻는다. S 단자(60)에는 게이트 절연층(42)은 적층되지 않는다.
공정F2:
이어서, 기판 상에 스퍼터링법으로 금속층을 적층한다. 이 금속층은, 예를 들어 Al, Ti, TiN의 3층 구성을 갖는다. 이어서, 적층한 금속층을 포토리소그래피법으로 패터닝해서(제4 마스크 공정), 도 7의 (f)에 도시한 바와 같이, 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 얻는다. 이 때, 여기에서는 도시하지 않은 Cs선(16)도 동시에 형성된다. S 단자(60)에는 금속층은 남겨지지 않는다.
공정G2:
이어서, 플라즈마 CVD법 등으로 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 덮도록 질화 실리콘을 적층하여 제2 보호층(46)을 얻는다. 그 후, 포토리소그래피법으로 제1 보호층(44) 및 제2 보호층(46)을 패터닝하여, S 단자(60)에 있어서의 신호선(14) 상, 및 G 단자(70)에 있어서의 주사선(12) 상에 각각 콘택트 홀(65 및 75)을 형성한다(제5 마스크 공정). 여기서, 신호선(14)의 제3층(53)이 에치 스토퍼의 역할을 하고, 콘택트 홀(65) 중에서 제3층(53)이 노출된다. 또한, G 단자(70)에 있어서는 콘택트 홀(75) 중에서 주사선(12)이 노출된다.
이와 같이 하여, 도 1 및 도 5에 도시한 액티브 매트릭스 기판(1)이 완성된다. 이 제조 공정에 의하면, 5회의 마스크 공정밖에 필요로 하지 않으므로, 제조 효율이 향상된다.
(실시 형태 3)
이어서, 본 발명의 실시 형태 3에 따른 액티브 매트릭스 기판(1)을 설명한다. 이하, 실시 형태 1의 액티브 매트릭스 기판(1)과 동일한 구성 요소에는 기본적으로 동일한 참조 부호를 붙여서 그 설명을 생략하고, 상이한 부분을 중심으로 설명을 행한다. 실시 형태 3의 액티브 매트릭스 기판(1)의 평면 구성은 도 1에 나타낸 것과 동일하므로, 그 설명을 생략한다.
도 8의 (a) 내지 (d)는 실시 형태 3의 액티브 매트릭스 기판(1)에 있어서의 TFT(30), 보조 용량부(40), S 단자(60) 및 G 단자(70) 각각의 구성을 나타낸 단면도이며, 각각 도 1에 있어서의 A-A' 단면, B-B' 단면, C-C' 단면 및 D-D' 단면을 나타내고 있다.
TFT(30)는, 도 8의 (a)에 도시한 바와 같이, 반도체층(31), 소스 전극(32), 드레인 전극(33) 및 게이트 전극(12a)을 구비하고 있다. 게이트 전극(12a)은 주사선(12)의 일부이다. 게이트 전극(12a) 및 주사선(12)은, 예를 들어 차례로 적층된 ITO, Ti, Al, Ti 및 TiN을 포함하여 이루어지는 5층 구성을 갖는다. ITO, Ti, Al, Ti 및 TiN에 의한 층을 각각 제1층(91), 제2층(92), 제3층(93), 제4층(94) 및 제5층(95)이라고 하자.
게이트 전극(12a) 상에는 산화 실리콘에 의한 게이트 절연층(42)이 형성되어 있고, 게이트 절연층(42) 상에 소스 전극(32), 드레인 전극(33), 반도체층(31), 화소 전극(21)이 형성되어 있다. 반도체층(31)은 소스 전극(32) 및 드레인 전극(33) 각각의 일부를 덮도록 형성되어 있고, 양쪽 전극 사이에 TFT(30)의 채널층이 형성되어 있다. 소스 전극(32)의 반도체층(31)과는 반대측의 단부 상에는 소스 접속선(36)이 형성되어 있다. 소스 접속선(36)은 차례로 적층된 제1층(51), 제2층(52) 및 제3층(53)의 3층 구조를 갖고 있다. 제1층(51), 제2층(52) 및 제3층(53)은 각각, 예를 들어 MoN, Al, MoN을 포함하여 이루어진다.
게이트 절연층(42) 상에는 질화 실리콘에 의한 제1 보호층(44) 및 산화 실리콘에 의한 제2 보호층(46)이 형성되어 있다. 제1 보호층(44)은 소스 접속선(36)을 덮고 있지만, 반도체층(31), 소스 접속선(36)과 중첩되지 않은 부분의 소스 전극(32), 드레인 전극(33) 및 화소 전극(21)을 덮고 있지는 않다. 제2 보호층(46)은 제1 보호층(44), 반도체층(31), 소스 접속선(36)과 중첩되지 않은 부분의 소스 전극(32), 드레인 전극(33) 및 화소 전극(21)을 덮고 있다.
보조 용량부(40)는, 도 8의 (b)에 도시한 바와 같이, 보조 용량 전극(16a), 보조 용량 전극(16a) 상에 형성된 게이트 절연층(42), 게이트 절연층(42) 상에 형성된 화소 전극(21) 및 화소 전극(21) 상에 형성된 제2 보호층(46)을 포함하여 이루어진다. 보조 용량 전극(16a)은 Cs선(16)의 일부이다. 보조 용량 전극(16a), 화소 전극(21) 및 양쪽 전극에 끼워진 게이트 절연층(42)의 부분에 의해 보조 용량이 형성된다.
S 단자(60)는, 도 8의 (c)에 도시한 바와 같이, 게이트 절연층(42), 게이트 절연층(42) 상에 배치된 전극층(61) 및 신호선(14), 신호선(14)을 덮도록 적층된 제1 보호층(44), 및 제1 보호층(44) 상에 적층된 제2 보호층(46)을 포함하여 이루어진다. 전극층(61)은 화소 전극(21)과 동일한 재료로 동일한 공정에서 형성된 투명 전극층이다. 신호선(14)은 전극층(61) 상에 형성되어 있고, 소스 접속선(36) 등과 마찬가지로, 제1층(51), 제2층(52) 및 제3층(53)을 포함하여 이루어진다.
전극층(61) 상에는 신호선(14), 제1 보호층(44) 및 제2 보호층(46)을 관통하여 전극층(61)에 달하는 콘택트 홀(65)이 형성되어 있다. 콘택트 홀(65)의 측면은 제2 보호층(46)으로 덮여 있다. 콘택트 홀(65)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 전극층(61)이 접속된다.
G 단자(70)는, 도 8의 (d)에 도시한 바와 같이, 주사선(12), 주사선(12) 상에 차례로 형성된 게이트 절연층(42), 제1 보호층(44) 및 제2 보호층(46)을 포함하여 이루어진다. 주사선(12)의 제1층(91) 상에는 그 이외의 주사선(12)의 금속층, 게이트 절연층(42), 제1 보호층(44) 및 제2 보호층(46)을 관통하여 제1층(91)에 달하는 콘택트 홀(75)이 형성되어 있다. 콘택트 홀(75)의 측면은 제2 보호층(46)로 덮여 있다. 콘택트 홀(75)에 의해, 제2 보호층(46)의 상에 형성되는 도시하지 않은 상부 배선과 제1층(91)이 접속된다.
본 실시 형태에서는, 게이트 절연층(42) 상에 반도체층(31)을 덮지 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층(44)이 형성되고, 반도체층(31) 상에는 산화 실리콘을 포함하여 이루어지는 제2 보호층(46)이 형성되어 있다. 따라서, 제2 보호층(46)을 형성한 후, 고온에서 어닐 처리를 행하는 경우의 질화 실리콘에 포함되는 수소에 의해 TFT(30)의 특성을 악화시킨다는 문제를 방지할 수 있다. 또한, 신호선(14), 소스 접속선(36) 등의 배선은 질화 실리콘층에 덮여 있으므로, 배선의 부식이 방지된다.
이어서, 도 9의 (a) 내지 (d) 및 도 10의 (e) 내지 (g)를 참조하여 실시 형태 3에 따른 액티브 매트릭스 기판(1)의 제조 방법을 설명한다. 도 9의 (a) 내지 (d) 및 도 10의 (e) 내지 (g)는 도 1에 있어서의 TFT(30)의 A-A' 단면, 보조 용량부(40)의 B-B' 단면, S 단자(60)의 C-C' 단면 및 G 단자(70)의 D-D' 단면의 구성을 나타내고 있다.
공정A3:
우선, 기판 상에 스퍼터링법 등으로 제1층(91), 제2층(92), 제3층(93), 제4층(94) 및 제5층(95)을 차례로 적층한다. 이어서, 금속층을 포토리소그래피법으로 패터닝해서(제1 마스크 공정), 도 9의 (a)에 도시한 바와 같이, 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 얻는다. 이 때, 여기에서는 도시하지 않은 Cs선(16)도 동시에 형성된다. S 단자(60)에는 금속층은 남겨지지 않는다.
공정B3:
이어서, 도 9의 (b)에 도시한 바와 같이, 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 덮도록 기판 상에 산화 실리콘을 플라즈마 CVD법으로 적층하여 게이트 절연층(42)을 얻는다.
공정C3:
이어서, 게이트 절연층(42) 상에 ITO, MoN, Al 및 MoN을 이 순서대로 적층한다. 그 후, 적층한 금속층을 포토리소그래피법으로 패터닝해서(제2 마스크 공정), 도 9의 (c)에 도시한 바와 같이, TFT(30) 및 보조 용량부(40)에 있어서의 화소 전극(21), 소스 전극(32), 드레인 전극(33) 및 이들 전극 상에 적층된 3층 구성의 금속 다층 구조(19)를 얻는다. 또한, S 단자(60)에는 전극층(61) 및 전극층(61) 상에 적층된 3층 구성의 신호선(14)이 형성된다. TFT(30)에 있어서의 게이트 전극(12a) 상의, 나중에 TFT(30)의 채널 영역이 되는 위치에는 금속 다층 구조(19)의 개구(39)가 형성된다.
공정D3:
이어서, 플라즈마 CVD법으로 금속 다층 구조(19) 및 신호선(14)을 덮도록 질화 실리콘을 적층하여 도 9의 (d)에 도시한 바와 같이 제1 보호층(44)을 얻는다.
공정E3:
이어서, 포토리소그래피법으로 제1 보호층(44), 금속 다층 구조(19) 및 신호선(14)을 선택적으로 제거하고, 도 10의 (e)에 도시한 바와 같이, 소스 전극(32)의 일부, 드레인 전극(33) 및 화소 전극(21)을 노출시킨다(제3 마스크 공정). 이 때, 남겨진 금속 다층 구조(19)에 의해 소스 접속선(36)이 형성된다. 이 때, S 단자(60)에 있어서는 제1 보호층(44) 및 신호선(14)을 관통하는 콘택트 홀(65)이 형성되고, 그 중에서 전극층(61)이 노출된다. 또한, G 단자(70)에 있어서는 제1 보호층(44), 게이트 절연층(42) 및 주사선(12)의 제2층 내지 제5층(92 내지 95)을 관통하는 콘택트 홀(75)이 형성되고, 그 중에서 주사선(12)의 제1층(91)이 노출된다.
공정F3:
이어서, 기판 상에 IGZO 등의 산화물 반도체 재료를 적층하고, 포토리소그래피법으로 패터닝해서(제4 마스크 공정), 도 10의 (f)에 도시한 바와 같이 반도체층(31)을 얻는다.
공정G3:
이어서, 플라즈마 CVD법 등으로 산화 실리콘을 적층하여 제2 보호층(46)을 얻는다. 그 후, 포토리소그래피법으로 제2 보호층(46)을 패터닝하여 S 단자(60)에 있어서의 콘택트 홀(65) 중에서 전극층(61)을 노출시킴과 함께, G 단자(70)에 있어서의 콘택트 홀(75) 중에서 주사선(12)의 제1층(91)을 노출시킨다(제5 마스크 공정).
이와 같이 하여, 실시 형태 3에 따른 액티브 매트릭스 기판(1)이 완성된다. 이 제조 공정에 의하면, 5회의 마스크 공정밖에 필요로 하지 않으므로, 제조 효율이 향상된다.
(실시 형태 4)
이어서, 본 발명의 실시 형태 4에 따른 액티브 매트릭스 기판(1)을 설명한다. 이하, 실시 형태 1 및 3의 액티브 매트릭스 기판(1)과 동일한 구성 요소에는 기본적으로 동일한 참조 부호를 붙여서 그 설명을 생략하고, 상이한 부분을 중심으로 설명을 행한다. 실시 형태 4의 액티브 매트릭스 기판(1)의 평면 구성은 도 1에 나타낸 것과 동일하므로, 그 설명을 생략한다.
도 11의 (a) 내지 (d)는 실시 형태 4의 액티브 매트릭스 기판(1)에 있어서의 TFT(30), 보조 용량부(40), S 단자(60) 및 G 단자(70) 각각의 구성을 나타낸 단면도이며, 각각, 도 1에 있어서의 A-A' 단면, B-B' 단면, C-C' 단면 및 D-D' 단면을 나타내고 있다.
TFT(30) 및 보조 용량부(40)의 구성은 도 11의 (a) 및 (b)에 도시하는 바와 같이 실시 형태 3과 동일하므로 설명을 생략한다.
S 단자(60)는, 도 11의 (c)에 도시한 바와 같이, 게이트 절연층(42), 게이트 절연층(42) 상에 배치된 전극층(61) 및 신호선(14), 신호선(14)을 덮도록 적층된 제1 보호층(44), 및 제1 보호층(44) 상에 적층된 제2 보호층(46)을 포함하여 이루어진다.
전극층(61) 상에는 신호선(14), 제1 보호층(44) 및 제2 보호층(46)을 관통하여 전극층(61)에 달하는 콘택트 홀(65)이 형성되어 있다. 콘택트 홀(65)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 전극층(61)이 접속된다.
G 단자(70)는, 도 11의 (d)에 도시한 바와 같이, 주사선(12), 주사선(12) 상에 차례로 형성된 게이트 절연층(42), 제1 보호층(44) 및 제2 보호층(46)을 포함하여 이루어진다. 주사선(12)의 제1층(91) 상에는 주사선(12)의 제2층 내지 제5층(92 내지 95), 게이트 절연층(42), 제1 보호층(44) 및 제2 보호층(46)을 관통하여 제1층(91)에 달하는 콘택트 홀(75)이 형성되어 있다. 콘택트 홀(75)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 제1층(91)이 접속된다.
본 실시 형태에서는, 게이트 절연층(42) 상에 반도체층(31)을 덮지 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층(44)이 형성되고, 반도체층(31) 상에는 산화 실리콘을 포함하여 이루어지는 제2 보호층(46)이 형성되어 있다. 따라서, 제2 보호층(46)을 형성한 후, 고온에서 어닐 처리를 행하는 경우의 질화 실리콘에 포함되는 수소에 의해 TFT(30)의 특성을 악화시킨다는 문제를 방지할 수 있다. 또한, 신호선(14), 소스 접속선(36) 등의 배선은 질화 실리콘층에 덮여 있으므로, 배선의 부식이 방지된다.
이어서, 도 12의 (a) 내지 (c)를 참조하여 실시 형태 4에 따른 액티브 매트릭스 기판(1)의 제조 방법을 설명한다. 도 12의 (a) 내지 (c)는 도 1에 있어서의 TFT(30)의 A-A' 단면, 보조 용량부(40)의 B-B' 단면, S 단자(60)의 C-C' 단면 및 G 단자(70)의 D-D' 단면의 구성을 나타내고 있다.
공정A4:
우선, 실시 형태 3에 있어서 설명한 공정 A3 내지 D3을 실시한 후, 포토리소그래피법으로 제1 보호층(44) 및 금속 다층 구조(19)을 선택적으로 제거하고, 도 12의 (a)에 도시한 바와 같이, 소스 전극(32)의 일부, 드레인 전극(33) 및 화소 전극(21)을 노출시킨다(제3 마스크 공정). 이 때, 남겨진 금속 다층 구조(19)에 의해 소스 접속선(36)이 형성된다. 이 때, S 단자(60) 및 G 단자(70)에 있어서는 제1 보호층(44)은 제거되지 않는다.
공정B4:
이어서, 기판 상에 IGZO 등의 산화물 반도체 재료를 적층하고, 포토리소그래피법으로 패터닝해서(제4 마스크 공정), 도 12의 (b)에 도시한 바와 같이 반도체층(31)을 얻는다.
공정C4:
이어서, 플라즈마 CVD법 등으로 산화 실리콘을 적층하여 제2 보호층(46)을 얻는다. 그 후, 포토리소그래피법으로 제2 보호층(46)을 패터닝하여 S 단자(60)에 있어서의 콘택트 홀(65) 및 G 단자(70)에 있어서의 콘택트 홀(75)을 형성한다(제5 마스크 공정).
이와 같이 하여, 실시 형태 4에 따른 액티브 매트릭스 기판(1)이 완성된다. 이 제조 공정에 의하면, 5회의 마스크 공정밖에 필요로 하지 않으므로, 제조 효율이 향상된다.
(실시 형태 5)
이어서, 본 발명의 실시 형태 5에 따른 액티브 매트릭스 기판(1)을 설명한다. 이하, 실시 형태 1 및 2의 액티브 매트릭스 기판(1)과 동일한 구성 요소에는 기본적으로 동일한 참조 부호를 붙여서 그 설명을 생략하고, 상이한 부분을 중심으로 설명을 행한다. 실시 형태 5의 액티브 매트릭스 기판(1)의 평면 구성은 도 1에 나타낸 것과 동일하므로, 그 설명을 생략한다.
도 13의 (a) 내지 (d)는 실시 형태 5의 액티브 매트릭스 기판(1)에 있어서의 TFT(30), 보조 용량부(40), S 단자(60) 및 G 단자(70) 각각의 구성을 나타낸 단면도이며, 각각 도 1에 있어서의 A-A' 단면, B-B' 단면, C-C' 단면 및 D-D' 단면을 나타내고 있다.
TFT(30), 보조 용량부(40) 및 G 단자(70)의 구성은, 도 13의 (a), (b) 및 (d)에 도시한 바와 같이, 실시 형태 2와 동일하므로 설명을 생략한다.
S 단자(60)는, 도 13의 (c)에 도시한 바와 같이, 기판 상에 형성된 전극층(61), 전극층(61) 상에 형성된 신호선(14), 신호선(14) 상에 형성된 제1 보호층(44), 제1 보호층(44) 상에 적층된 게이트 절연층(42) 및 게이트 절연층(42) 상에 적층된 제2 보호층(46)을 포함하여 이루어진다. 전극층(61) 상에는 신호선(14), 제1 보호층(44), 게이트 절연층(42) 및 제2 보호층(46)을 관통하는 콘택트 홀(65)이 형성되어 있다. 콘택트 홀(65)의 측면은 제2 보호층(46)으로 덮여 있다. 콘택트 홀(65)에 의해 제2 보호층(46) 상에 형성되는 도시하지 않은 상부 배선과 전극층(61)이 접속된다.
본 실시 형태에서는, 질화 실리콘을 포함하여 이루어지는 제1 보호층(44)은 반도체층(31)을 덮지 않고 형성되고, 반도체층(31) 상에는 산화 실리콘을 포함하여 이루어지는 게이트 절연층(42)이 형성되어 있다. 질화 실리콘을 포함하여 이루어지는 제2 보호층(46)은 반도체층(31)의 채널부의 상방의 게이트 전극(12a) 상에 형성되어 있다. 따라서, 제2 보호층(46)을 형성한 후, 고온에서 어닐 처리를 행하는 경우의 질화 실리콘에 포함되는 수소에 의해 TFT(30)의 특성을 악화시킨다는 문제를 방지할 수 있다. 또한, 신호선(14), 소스 접속선(36) 등의 배선은 질화 실리콘층에 덮여 있으므로, 배선의 부식이 방지된다.
이어서, 도 14의 (a) 내지 (d) 및 도 15의 (e) 내지 (g)를 참조하여 실시 형태 5에 따른 액티브 매트릭스 기판(1)의 제조 방법을 설명한다. 도 14의 (a) 내지 (d) 및 도 15의 (e) 내지 (g)는 도 1에 있어서의 TFT(30)의 A-A' 단면, 보조 용량부(40)의 B-B' 단면, S 단자(60)의 C-C' 단면 및 G 단자(70)의 D-D' 단면의 구성을 나타내고 있다.
공정A5:
실시 형태 2에 있어서 설명한 공정A2와 동일한 공정이 실시되고, 도 14의 (a)에 도시한 바와 같이, TFT(30) 및 보조 용량부(40)에 있어서의 화소 전극(21), 소스 전극(32), 드레인 전극(33) 및 이들 전극 상에 적층된 금속 다층 구조(19)를 얻는다. 또한, S 단자(60)에는 전극층(61) 및 전극층(61) 상에 적층된 3층 구성의 신호선(14)이 형성된다.
공정B5:
이어서, 실시 형태 2에 있어서 설명한 공정B2와 동일한 공정이 실시되고, 도 14의 (b)에 도시한 바와 같이 제1 보호층(44)이 형성된다.
공정C5:
이어서, 포토리소그래피법으로 제1 보호층(44), 금속 다층 구조(19) 및 신호선(14)을 선택적으로 제거하고, 도 14의 (c)에 도시한 바와 같이, 소스 전극(32)의 일부, 드레인 전극(33) 및 화소 전극(21)을 노출시킨다(제2 마스크 공정). 이 때, TFT(30)에 남겨진 금속 다층 구조(19)에 의해 소스 접속선(36)이 형성된다. S 단자(60)에 있어서는 전극층(61) 상에 신호선(14) 및 제1 보호층(44)의 개구가 형성되고, 그 중에서 전극층(61)이 노출된다. G 단자(70)에는 제1 보호층(44)은 남지 않는다.
공정D5:
이어서, 기판 상에 산화물 반도체 재료를 적층하고, 포토리소그래피법으로 패터닝해서(제3 마스크 공정), 도 14의 (d)에 도시한 바와 같이 반도체층(31)을 얻는다.
공정E5:
이어서, 도 15의 (e)에 도시한 바와 같이, 기판 상에 산화 실리콘을 적층하여 게이트 절연층(42)을 얻는다.
공정F5:
이어서, 기판 상에 스퍼터링법으로 금속층을 적층한다. 이 금속층은, 예를 들어 Al, Ti, TiN의 3층 구성을 갖는다. 이어서, 적층한 금속층을 포토리소그래피법으로 패터닝해서(제4 마스크 공정), 도 15의 (f)에 도시한 바와 같이, 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 얻는다. 이 때, 여기에서는 도시하지 않은 Cs선(16)도 동시에 형성된다. S 단자(60)에는 금속층은 남겨지지 않는다.
공정G5:
이어서, 플라즈마 CVD법 등으로 게이트 전극(12a), 보조 용량 전극(16a) 및 주사선(12)을 덮도록 질화 실리콘을 적층하여 제2 보호층(46)을 얻는다. 그 후, 포토리소그래피법으로 제2 보호층(46)을 패터닝하여 S 단자(60)에 있어서의 전극층(61) 상, 및 G 단자(70)에 있어서의 주사선(12) 상에 각각 콘택트 홀(65 및 75)을 형성한다(제5 마스크 공정). 콘택트 홀(65) 중에서는 전극층(61)이 노출되고, 콘택트 홀(75) 중에서는 주사선(12)이 노출된다.
이와 같이 하여, 실시 형태 5에 따른 액티브 매트릭스 기판(1)이 완성된다. 이 제조 공정에 의하면, 5회의 마스크 공정밖에 필요로 하지 않으므로, 제조 효율이 향상된다.
(실시 형태 6)
도 16은 본 발명의 실시 형태 6에 따른 액정 표시 장치(1000)의 구성을 모식적으로 나타낸 사시도이다.
도 16에 도시한 바와 같이, 액정 표시 장치(1000)는 액정층을 사이에 두고 서로 대향하는 액티브 매트릭스 기판(TFT 기판)(1) 및 대향 기판(200)과, 액티브 매트릭스 기판(1) 및 대향 기판(200) 각각의 외측에 배치된 편광판(210 및 220)과, 표시용 광을 액티브 매트릭스 기판(1)을 향하여 출사하는 백라이트 유닛(230)을 구비하고 있다. 액티브 매트릭스 기판(1)은 실시 형태 1 내지 5의 액티브 매트릭스 기판(1)이 사용될 수 있다. 액티브 매트릭스 기판(1)에는 복수의 주사선을 구동하는 주사선 구동 회로(240) 및 복수의 신호선을 구동하는 신호선 구동 회로(250)가 배치되어 있다. 주사선 구동 회로(240) 및 신호선 구동 회로(250)는 액티브 매트릭스 기판(1)의 내부 또는 외부에 배치된 제어 회로(260)에 접속되어 있다. 제어 회로(260)에 의한 제어에 따라서 주사선 구동 회로(240)로부터 TFT의 온-오프를 전환하는 주사 신호가 복수의 주사선에 공급되고, 신호선 구동 회로(250)로부터 표시 신호(화소 전극에의 인가 전압)가 복수의 신호선에 공급된다.
대향 기판(200)은 컬러 필터 및 공통 전극을 구비하고 있다. 컬러 필터는, 3원색 표시의 경우, 각각이 화소에 대응하여 배치된 R(적색) 필터, G(녹색) 필터 및 B(청색) 필터를 포함한다. 공통 전극은 액정층을 끼워서 복수의 화소 전극을 덮도록 형성되어 있다. 공통 전극과 각 화소 전극 사이에 부여되는 전위차에 따라서 양쪽 전극 사이의 액정 분자가 화소마다 배향하여 표시가 이루어진다.
도 17은 액티브 매트릭스 기판(1)의 구성을 모식적으로 도시하는 평면도이며, 도 18은 액티브 매트릭스 기판(1)의 표시 영역(DA)의 구성을 모식적으로 도시하는 평면도이다.
도 17에 도시한 바와 같이, 액티브 매트릭스 기판(1)은 표시부(DA)와 표시부(DA)의 외측에 위치하는 주변부(FA)를 갖는다. 주변부(FA)에는 주사선 구동 회로(240), 신호선 구동 회로(250), 전압 공급 회로 등의 전기 소자가 COG(Chip on Glass) 방식으로 배치되어 있다. 주변부(FA)에 있어서의 TFT, 다이오드 등의 전기 소자는 표시부(DA)의 TFT와 동일한 제조 공정으로 형성될 수 있다. 또한, 주변부(FA)의 외측 단부부 부근에는 FPC(Flexible Printed Circuits) 등의 외부 소자를 설치하기 위한 단자(300)가 배치되어 있다. 또한, 주변부(FA)에는 상부 배선과 하부 배선을 전기적으로 접속하는 단자(400)가 형성되어 있다. 단자(400)에는 도 1에 도시한 S 단자(60), G 단자(70) 및 Cs 단자(80)가 포함된다.
표시부(DA)에는, 도 18에 도시한 바와 같이, 복수의 화소(20)가 매트릭스 형상으로 배치되어 있고, 복수의 주사선(12)과 복수의 신호선(14)이 서로 직교하도록 배치되어 있다. 복수의 주사선(12)과 복수의 신호선(14)의 교점 각각의 부근에는 TFT(30)가 화소(20)마다 형성되어 있다. 주사선(12)의 일부는 TFT(30)의 게이트 전극을 구성한다. 각 화소(20)에는 TFT(30)의 드레인 전극에 전기적으로 접속된, 예를 들어 화소 전극(21)이 배치되어 있다. 또한, 인접하는 2개의 주사선(12) 사이에는 Cs선(16)이 주사선(12)과 평행하게 연장되어 있다. 각 화소(20) 내에는 Cs부(40)가 형성되어 있다.
본 발명은 산화물 반도체 TFT를 갖는 액티브 매트릭스 기판, 및, 그러한 액티브 매트릭스 기판을 구비한 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치에 적절하게 사용된다.
1, 100 : 액티브 매트릭스 기판
12, 112 : 주사선
12a, 112a : 게이트 전극
14, 114 : 신호선
16, 116 : 보조 용량선(Cs선)
16a, 116a : 보조 용량 전극
19 : 금속 다층 구조
20, 120 : 화소
21, 121 : 화소 전극
30, 130 : TFT
31, 131 : 반도체층
32, 132 : 소스 전극
33, 133 : 드레인 전극
36, 136 : 소스 접속선
40, 140 : 보조 용량부
42, 142 : 게이트 절연층
44, 144 : 제1 보호층
46, 146 : 제2 보호층
51 : 제1층
52 : 제2층
53 : 제3층
54 : 제4층
60, 160 : 신호선 단자(S 단자)
61 : 전극층
65, 75, 135, 145, 165, 175 : 콘택트 홀
39, 66 : 개구
70, 170 : 게이트선 단자(G 단자)
80, 180 : 보조 용량선 단자(Cs 단자)
137 : 드레인 접속선
147Cs : 대향 전극
151 : 하층
152 : 중간층
153 : 상층
161, 171 : 상부 배선
200 : 대향 기판
210, 220 : 편광판
230 : 백라이트 유닛
240 : 주사선 구동 회로
250 : 신호선 구동 회로
260 : 제어 회로
300, 400 : 단자
1000 : 액정 표시 장치

Claims (13)

  1. 산화물 반도체를 갖는 박막 트랜지스터를 구비한 액티브 매트릭스 기판으로서,
    상기 박막 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 소스 전극에 전압을 공급하는 신호선과,
    상기 박막 트랜지스터의 스위칭 신호를 공급하는 주사선과,
    상기 소스 전극 및 드레인 전극에 접속된 산화물 반도체를 포함하여 이루어지는 반도체층을 구비하고,
    (A) 상기 게이트 전극 상에 산화 실리콘을 포함하여 이루어지는 게이트 절연층이 형성되고,
    상기 게이트 절연층 상에 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층이 형성되고,
    상기 게이트 절연층 상에 상기 반도체층을 덮지 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층이 형성되고,
    상기 반도체층 상에 산화 실리콘을 포함하여 이루어지는 제2 보호층이 형성되어 있거나,
    또는,
    (B) 상기 반도체층을 덮지 않고 질화 실리콘을 포함하여 이루어지는 제1 보호층이 형성되고,
    상기 반도체층 상에 산화 실리콘을 포함하여 이루어지는 게이트 절연층이 형성되고,
    상기 반도체층의 채널부의 상방의 상기 게이트 절연층 상에 상기 게이트 전극이 형성되고,
    상기 게이트 전극 상에 질화 실리콘을 포함하여 이루어지는 제2 보호층이 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  2. 제1항에 있어서,
    상기 신호선과 상기 소스 전극을 접속하는 소스 접속선을 구비하고,
    상기 신호선 및 상기 소스 접속선이 상기 제1 보호층에 접하도록 형성되어 있는, 액티브 매트릭스 기판.
  3. 제2항에 있어서,
    상기 신호선이 투명 전극 재료에 의한 전극층 상에 형성되어 있고,
    상기 소스 전극이 상기 투명 전극 재료를 포함하여 이루어지고,
    상기 소스 전극의 일부 상에 상기 소스 접속선이 형성되어 있는, 액티브 매트릭스 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    각각이 화소 전극을 포함하는 복수의 화소를 구비하고,
    상기 소스 전극, 상기 드레인 전극 및 상기 화소 전극이 동일한 투명 전극 재료에 의해 동일한 층에 형성되어 있는, 액티브 매트릭스 기판.
  5. 제4항에 있어서,
    상기 복수의 화소 각각에 형성된 보조 용량을 구비하고,
    상기 보조 용량의 보조 용량 전극이 상기 게이트 절연층을 사이에 두고 상기 화소 전극과 대향하도록 배치되어 있는, 액티브 매트릭스 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 신호선의 일부를 포함하는 신호선 단자를 구비하고,
    상기 신호선 단자 내에, 상기 제1 보호층 및 상기 제2 보호층을 관통하여 상기 신호선에 달하는 콘택트 홀이 형성되어 있는, 액티브 매트릭스 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 주사선의 일부를 포함하는 게이트선 단자를 구비하고,
    상기 게이트선 단자 내에, 적어도 상기 제2 보호층을 관통하여 상기 주사선에 달하는 콘택트 홀이 형성되어 있는, 액티브 매트릭스 기판.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 액티브 매트릭스 기판을 구비한 표시 장치.
  9. 산화물 반도체를 갖는 박막 트랜지스터를 구비한 액티브 매트릭스 기판의 제조 방법으로서,
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 되는 전극층을 형성하는 공정과,
    상기 전극층 상에 금속층을 적층하는 공정과,
    상기 금속층 상에 질화 실리콘을 포함하여 이루어지는 제1 보호층을 형성하는 공정과,
    상기 제1 보호층 및 상기 금속층을 패터닝하여 상기 전극층의 일부를 노출시키는 공정과,
    상기 전극층 상에 산화물 반도체를 포함하여 이루어지는 반도체층을 형성하는 공정과,
    노출된 상기 전극층, 상기 반도체층 및 남겨진 상기 제1 보호층 상에 산화 실리콘을 포함하여 이루어지는 제2 보호층 또는 게이트 절연층을 형성하는 공정을 포함하는, 액티브 매트릭스 기판의 제조 방법.
  10. 제9항에 있어서,
    노출된 상기 전극층, 상기 반도체층 및 남겨진 상기 제1 보호층 상에 산화 실리콘을 포함하여 이루어지는 제2 보호층이 형성되고,
    상기 전극층을 형성하기 전에 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 상에 게이트 절연층을 형성하는 공정이 실시되는, 액티브 매트릭스 기판의 제조 방법.
  11. 제9항에 있어서,
    노출된 상기 전극층, 상기 반도체층 및 남겨진 상기 제1 보호층 상에 산화 실리콘을 포함하여 이루어지는 게이트 절연층이 형성되고,
    상기 게이트 절연층을 형성한 후에, 상기 반도체층의 상방의 상기 게이트 절연층 상에 상기 박막 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 상에 질화 실리콘을 포함하여 이루어지는 제2 보호층을 형성하는 공정이 실시되는, 액티브 매트릭스 기판의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 금속층에 의해 상기 소스 전극에 전압을 공급하는 신호선 및 상기 신호선과 상기 소스 전극을 접속하는 소스 접속선이 형성되는, 액티브 매트릭스 기판의 제조 방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 전극층이 투명 전극 재료를 포함하여 이루어지고, 상기 전극층으로부터 화소 전극이 형성되는, 액티브 매트릭스 기판의 제조 방법.
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