JP5241966B2 - 半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法 - Google Patents

半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法 Download PDF

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Description

本発明は、薄膜トランジスタを備える半導体装置、表示装置等のＴＦＴ基板、ならびに、薄膜トランジスタを備える半導体装置およびＴＦＴ基板の製造方法に関する。
アクティブマトリクス型の液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層などの光変調層とを備えている。
ＴＦＴ基板には、複数のソース配線と、複数のゲート配線と、これらの交差部にそれぞれ配置された複数のＴＦＴと、液晶層などの光変調層に電圧を印加するための画素電極と、補助容量配線および補助容量電極などが形成されている。
ＴＦＴ基板の構成は、例えば特許文献１に開示されている。以下、図面を参照しながら、特許文献１に開示されたＴＦＴ基板の構成を説明する。
図１２（ａ）は、ＴＦＴ基板の概略を示す模式的な平面図であり、図１２（ｂ）は、ＴＦＴ基板における１個の画素を示す拡大平面図である。また、図１３は、図１２に示すＴＦＴ基板におけるＴＦＴおよび端子部の断面図である。
図１２（ａ）に示すように、ＴＦＴ基板は、複数のゲート配線２０１６と、複数のソース配線２０１７とを有している。これらの配線２０１６、２０１７で包囲されたそれぞれの領域２０２１が「画素」となる。ＴＦＴ基板のうち画素が形成される領域（表示領域）以外の領域２０４０には、複数のゲート配線２０１６およびソース配線２０１７のそれぞれを駆動回路に接続するための複数の接続部２０４１が配置されている。各接続部２０４１は、外部配線と接続するための端子部を構成する。
図１２（ｂ）および図１３に示すように、画素となる各領域２０２１を覆うように画素電極２０２０が設けられている。また、各領域２０２１にはＴＦＴが形成されている。ＴＦＴは、ゲート電極Ｇと、ゲート電極Ｇを覆うゲート絶縁膜２０２５、２０２６と、ゲート絶縁膜２０２６上に配置された半導体層２０１９と、半導体層２０１９の両端部にそれぞれ接続されたソース電極Ｓおよびドレイン電極Ｄとを有している。ＴＦＴは保護膜２０２８で覆われている。保護膜２０２８と画素電極２０２０との間には、層間絶縁膜２０２９が形成されている。ＴＦＴのソース電極Ｓはソース配線２０１７に、ゲート電極Ｇはゲート配線２０１６に接続されている。また、ドレイン電極Ｄは、コンタクトホール２０３０内で画素電極２０２０に接続されている。
また、ゲート配線２０１６と平行に補助容量配線２０１８が形成されている。補助容量配線２０１８は補助容量に接続されている。ここでは、補助容量は、ドレイン電極Ｄと同じ導電膜から形成された補助容量電極２０１８ｂと、ゲート配線２０１６と同じ導電膜から形成された補助容量電極２０１８ａと、それらの間に位置するゲート絶縁膜２０２６とから構成されている。
各ゲート配線２０１６またはソース配線２０１７から延びた接続部２０４１上には、ゲート絶縁膜２０２５、２０２６および保護膜２０２８が形成されておらず、接続部２０４１の上面と接するように接続配線２０４４が形成されている。これにより、接続部２０４１と接続配線２０４４との電気的な接続が確保されている。
なお、図１３に示すように、液晶表示装置では、ＴＦＴ基板は、液晶層２０１５を挟んで、対向電極やカラーフィルタが形成された基板２０１４と対向するように配置される。
また近年、シリコン半導体膜の代わりに、ＩＧＺＯ（ＩｎＧａＺｎＯX）等の酸化物半導体を用いてＴＦＴのチャネル層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体がアモルファスシリコンよりも高い移動度を有していることから、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
特許文献２には、酸化物半導体ＴＦＴを備えたＴＦＴ基板が記載されている。この文献の図４等には、表示装置の保護回路として用いられる酸化物半導体ＴＦＴの構成が記載されている。
特開２００８−１７０６６４号公報 特開２０１０−１０７９７７号公報
図１４は、特許文献２の図４に示されたものと同様の構造を有する酸化物半導体ＴＦＴ３０１０を表した平面図である。
図１４に示されるように、酸化物半導体ＴＦＴ３０１０は、ゲート電極３０１２、ゲート電極３０１２の上に配置された酸化物半導体層３０１５、並びに酸化物半導体層３０１５の上に重なるように配置されたソース電極３０１７およびドレイン電極３０１８を備えている。ＴＦＴ基板の基板面に垂直な方向から見た場合、ゲート電極３０１２の縁と酸化物半導体層３０１５の縁とが交差する４つの部位（図中のＩＳで示す部分の中央付近：以下ＩＳ部分と呼ぶ）のそれぞれにおいて、酸化物半導体層３０１５はソース電極３０１７またはドレイン電極３０１８に覆われてはいない。
本願発明者がこのような構造の酸化物半導体ＴＦＴ３０１０の製造過程を考察した結果、ソース電極３０１７およびドレイン電極３０１８のエッチング工程において、それらの下方に位置する酸化物半導体層３０１５がエッチング液（エッチャント）によってダメージを受けることがわかった。このような問題は、アモルファスシリコン等による半導体層を用いた場合には発生してはいなかった。以下、この問題を、図１５および図１６を参照して説明する。
図１５は、ＴＦＴ３０１０の構成を模式的に表した平面図である。図１６（ａ）は、図１５におけるＡ−Ａ’断面の構成を、図１６（ｂ）はＢ−Ｂ’断面の構成を、図１６（ｃ）はＣ−Ｃ’断面の構成をそれぞれ表している。
ＴＦＴ３０１０のチャネル部を形成する場合、通常、まず酸化物半導体層３０１５の上に金属層を形成した後、その金属層を、ウェットエッチング処理を含むエッチング法によってパターニングしてソース電極３０１７およびドレイン電極３０１８が形成される。このウェットエッチング処理時に、ゲート電極３０１２の縁と酸化物半導体層３０１５の縁とが交差する部位にエッチング液が染み込み、酸化物半導体層３０１５をもエッチングしてしまい、図１５においてＳＥで示すように、酸化物半導体層３０１５に欠損が生じるという問題が発生する。
例えば、チタン（Ｔｉ）層の上にアルミニウム（Ａｌ）層を積層した２層構成の金属層をエッチングしてソース電極３０１７およびドレイン電極３０１８を形成する場合、まず、上層のアルミニウム層が酢酸、リン酸、および硝酸の混合液を用いてウェットエッチングされ、その後チタン層がドライエッチングによって除去される。このとき、ゲート電極３０１２の縁付近のゲート絶縁層３０１３、酸化物半導体層３０１５、およびチタン層には段差が生じているが、ウェットエッチング時にこの段差付近のチタン層にエッチング液が染み込み、下部の酸化物半導体層３０１５をエッチングしてしまうという問題が生じる。これは、ゲート電極３０１２の端部上方の酸化物半導体層３０１５の段差部分付近にエッチング液の残渣が残り易く、段差部分からエッチング液が染み込んで酸化物半導体層３０１５がダメージを受けるものと考えられる。
この酸化物半導体層３０１５のエッチングを、図１６を参照して説明する。まず、図１６（ａ）には、ソース電極３０１７およびドレイン電極３０１８の長手方向に沿って酸化物半導体層３０１５の中央を通るＡ−Ａ’断面の構成が示されている。この部分には、ゲート電極３０１２、ゲート絶縁層３０１３、酸化物半導体層３０１５、ソース電極３０１７（チタン層３０１７Ａおよびアルミニウム層３０１７Ｂ）、ドレイン電極３０１８（チタン層３０１８Ａおよびアルミニウム層３０１８Ｂ）、およびパッシベーション層３０１９の積層構造が見られる。しかし、この部分は図１４に示したＩＳ部分から離れているため、酸化物半導体層３０１５のエッチングによる欠損は見られない。
図１６（ｂ）には、酸化物半導体層３０１５の端部に近い位置を通るＢ−Ｂ’断面の構成が示されている。この部分は、本来はＡ−Ａ’断面の構成とおなじ構成を有すべき部分であるが、ＩＳ部分に近いため、酸化物半導体層３０１５の不必要なエッチングによる欠損部分ＳＥが見られる。チャネル部における欠損ＳＥにはパッシベーション層３０１９が入り込み、ソース電極３０１７の下の欠損部分ＳＥは空洞となる。
図１６（ｃ）には、ＩＳ部分付近を通るＣ−Ｃ’断面の構成が示されている。この部分には、最終的にはソース電極３０１７およびドレイン電極３０１８が形成されない。この部分は、ゲート電極３０１２、ゲート絶縁層３０１３、酸化物半導体層３０１５、およびパッシベーション層３０１９の積層構造を有する。しかし、この部分は、ＩＳ部分に近いため、ゲート電極３０１２上の酸化物半導体層３０１５の多くがエッチングにより除去されている。酸化物半導体層３０１５の欠損部分ＳＥには、パッシベーション層３０１９が入り込んでいる。
このように、ゲート電極３０１２の縁の上部における各層の段差にはエッチング液が残り易く、またこの部分では、ソース電極３０１７およびドレイン電極３０１８の下側の層であるチタン層３０１７Ａを介して酸化物半導体層３０１５にエッチング液が染み込み易いことがわかった。これは、酸化物半導体層３０１５の侵食、およびソース電極３０１７およびドレイン電極３０１８の剥がれを引き起こし、ＴＦＴの特性悪化の要因となる。
なお、半導体層にアモルファスシリコンを用いたＴＦＴの場合、エッチング液による染み込みが生じたとしても、チタン層に比べてアモルファスシリコン層が短時間でエッチングされることは無く、問題は生じなかった。しかし、酸化物半導体層を用いたＴＦＴにおいては、酸化物半導体のエッチング速度が速く、上述の問題が生じるため、製造工程の簡略化等の目的でアモルファスシリコンＴＦＴと同様の製造方法を採用することは困難である。
次に、図１７（ａ）〜（ｃ）を参照して、本発明の発明者が検討した、ソース電極３０１７およびドレイン電極３０１８の下層の材料、並びにその膜厚と、ＴＦＴ不良の発生率との関係を説明する。
図１７（ａ）は、ソース電極３０１７およびドレイン電極３０１８の下層にチタン（上段３枚の写真：Ｔｉ）およびチタンに窒素をドープした材料（下段３枚の写真：ＴｉＮ）を用いて、その厚さをそれぞれ３０ｎｍ、６０ｎｍ、１００ｎｍとした場合のＴＦＴ部の平面顕微鏡写真を表している。図中、上記のＩＳ部分を点線で示している。図１７（ｂ）は、図１７（ａ）の６枚の写真に対応する条件でＴＦＴを作成した場合の不良発生率（ＥＬ：標本数３００）を表している。図１７（ｃ）は、段差部分ＩＳ近傍のＴＦＴ断面写真である。なお、この検討においては、ソース電極３０１７およびドレイン電極３０１８の上層には、厚さ１５０ｎｍのアルミニウム層を用いた。
図１７（ｂ）からわかるように、下層に膜厚３０ｎｍのチタンを用いた場合、不良発生率ＥＬは９０％以上であり、ＴＦＴの信頼性が極めて低くなる。膜厚を６０ｎｍ、１００ｎｍと厚くするに従って不良発生率ＥＬは下がるものの、十分な信頼性は得られない。また、膜厚を厚くすれば、材料コストが上がり、エッチング時間が長くなることから、製造効率が低下するという問題も生じる。また、エッチング深さが不均一になり、ＴＦＴ特性にばらつきが生じるという問題も発生し得る。
下層の材料を、チタンに窒素をドープした金属に置き換えた場合、膜厚３０ｎｍにおける不良発生率ＥＬにほとんど改善は見られなかった。そればかりか、膜厚を６０ｎｍ、１００ｎｍと厚くしても、不良発生率ＥＬにほとんど改善が見られなかった。さらに、ゲート電極３０１２の端部斜面の傾斜が急峻な場合、その上の各層にも急峻な斜面の段差が形成されるため、エッチャントがチタン層に染み込み、または段差部分に残されて、酸化物半導体層３０１５をより侵食するという問題も生じ得る。
本発明は、上記に鑑みてなされたものであり、酸化物半導体ＴＦＴまたは酸化物半導体を有する電気素子の製造時に発生する酸化物半導体層へのダメージを低減して、ＴＦＴ特性の優れた半導体装置を製造効率よく製造することを目的とする。また本発明は、そのようなＴＦＴ等を備えた表示装置を、高性能かつ製造効率よく製造することを目的とする。
本発明による半導体装置は、薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている。
ある実施形態では、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極および前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する前記複数の部位の全てを覆っている。
本発明による他の半導体装置は、薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記半導体装置の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成されている。
ある実施形態では、前記ソース電極および前記ドレイン電極が、アルミニウムからなる層を含む。
ある実施形態では、前記ソース電極および前記ドレイン電極が、チタンからなる第１の層と、前記第１の層の上に形成されたアルミニウムからなる第２の層を含む。
本発明によるＴＦＴ基板は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板であって、前記補助容量の補助容量電極と、前記補助容量電極の上に形成された絶縁層と、前記絶縁層の上に配置された酸化物半導体層と、前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層の縁とが交差する複数の部位の少なくとも１つを覆っている。
本発明による他のＴＦＴ基板は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板であって、前記補助容量の補助容量電極と、前記補助容量電極の上に形成された絶縁層と、前記絶縁層の上に配置された酸化物半導体層と、前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成されている。
ある実施形態では、前記ＴＦＴ基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている。
ある実施形態では、前記ＴＦＴ基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成されている。
ある実施形態では、前記補助容量対向電極がアルミニウムからなる層を含む。
本発明による他のＴＦＴ基板は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のＴＦＴ基板であって、前記電気素子は、ゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に配置された前記電気素子の酸化物半導体層と、前記酸化物半導体層の上に形成されたソース電極およびドレイン電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記ソース電極またはドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている。
本発明による他のＴＦＴ基板は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のＴＦＴ基板であって、前記電気素子は、ゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に配置された前記電気素子の酸化物半導体層と、前記酸化物半導体層の上に形成されたソース電極およびドレイン電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁と交わることなく、前記ゲート電極の前記縁の内側に形成されている。
ある実施形態では、前記ＴＦＴ基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記ソース電極または前記ドレイン電極が、前記薄膜トランジスタの前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている。
ある実施形態では、前記ＴＦＴ基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記薄膜トランジスタの前記ゲート電極の縁に交わることなく、前記薄膜トランジスタの前記ゲート電極の前記縁の内側に形成されている。
ある実施形態では、前記電気素子の前記ソース電極および前記ドレイン電極がアルミニウムからなる層を含む。
本発明による半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（Ａ）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆うように形成される。
ある実施形態では、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極および前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層とが交差する前記複数の部位の全てを覆うように形成される。
本発明による他の半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（Ａ）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記半導体装置の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成される。
ある実施形態では、前記工程（Ｄ）が、前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む。
ある実施形態では、前記アルミニウム層をウェットエッチングによりパターニングする工程において、エッチャントとして、酢酸、リン酸、および硝酸の混合液が用いられる。
本発明によるＴＦＴ基板の製造方法は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板の製造方法であって、（Ａ）基板の上に前記補助容量の補助容量電極を形成する工程と、（Ｂ）前記補助容量電極の上に絶縁層を形成する工程と、（Ｃ）前記絶縁層の上に酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層とが交差する複数の部位の少なくとも１つを覆うように形成される。
本発明による他のＴＦＴ基板の製造方法は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板の製造方法であって、（Ａ）基板の上に前記補助容量の補助容量電極を形成する工程と、（Ｂ）前記補助容量電極の上に絶縁層を形成する工程と、（Ｃ）前記絶縁層の上に酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成される。
ある実施形態では、前記工程（Ａ）において、前記薄膜トランジスタのゲート電極が形成され、前記工程（Ｃ）において、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程（Ｄ）において、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている。
ある実施形態では、前記工程（Ａ）において、前記薄膜トランジスタのゲート電極が形成され、前記工程（Ｃ）において、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程（Ｄ）において、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成される。
ある実施形態では、前記工程（Ｄ）が、前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む。
本発明による他のＴＦＴ基板の製造方法は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のＴＦＴ基板の製造方法であって、（Ａ）前記電気素子のゲート電極を形成する工程と、（Ｂ）前記ゲート電極の上に絶縁層を形成する工程と、（Ｃ）前記絶縁層の上に前記電気素子の酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上にソース電極およびドレイン電極を形成する工程と、を含み、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている。
本発明による他のＴＦＴ基板の製造方法は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のＴＦＴ基板の製造方法であって、（Ａ）前記電気素子のゲート電極を形成する工程と、（Ｂ）前記ゲート電極の上に絶縁層を形成する工程と、（Ｃ）前記絶縁層の上に前記電気素子の酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上にソース電極およびドレイン電極を形成する工程と、を含み、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁と交わることなく、前記ゲート電極の前記縁の内側に形成されている。
ある実施形態では、前記工程（Ａ）において、前記薄膜トランジスタのゲート電極が形成され、前記工程（Ｂ）において、前記薄膜トランジスタの前記ゲート電極の上にゲート絶縁層が形成され、前記工程（Ｃ）において、前記ゲート絶縁層の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程（Ｄ）において、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記ソース電極または前記ドレイン電極が、前記薄膜トランジスタの前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている。
ある実施形態では、前記工程（Ａ）において、前記薄膜トランジスタのゲート電極が形成され、前記工程（Ｂ）において、前記ゲート電極の上にゲート絶縁層が形成され、前記工程（Ｃ）において、前記ゲート絶縁層の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程（Ｄ）において、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記薄膜トランジスタの前記ゲート電極の縁に交わることなく、前記薄膜トランジスタの前記ゲート電極の前記縁の内側に形成される。
ある実施形態では、前記工程（Ｄ）が、前記電気素子の前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む。
本発明によれば、酸化物半導体ＴＦＴまたは酸化物半導体を有する電気素子の製造時に発生する酸化物半導体層へのダメージを低減して、ＴＦＴ特性の優れた半導体装置を製造効率よく製造することが可能となる。また本発明によれば、そのようなＴＦＴ等を備えた表示装置を、高性能かつ製造効率よく製造することが可能となる。
また、本発明によれば、ＴＦＴ等の電気素子のゲート電極、および補助容量電極の端部上方における層の段差部分にエッチング液の残渣が残り難く、段差部分からエッチング液が染み込んで酸化物半導体層を侵食することが防止される。よって、性能にばらつきの少ない高品質なＴＦＴ基板および表示装置を提供することができる。
また、本発明によれば、アモルファスシリコンＴＦＴと基本的に同様の製造工程によって酸化物半導体ＴＦＴを形成することが可能であるので、酸化物半導体ＴＦＴ、および酸化物半導体ＴＦＴを備えた半導体装置、表示装置等を低コストで製造することができる。
本発明の実施形態による液晶表示装置１０００の構成を模式的に示す斜視図である。 液晶表示装置１０００のＴＦＴ基板（半導体装置）１００の構成を模式的に示す平面図である。 ＴＦＴ基板１００の表示領域ＤＡの構成を模式的に示す平面図である。 本発明の実施形態１によるＴＦＴ基板１００の画素５０の構成を模式的に示す平面図である。 実施形態１によるＴＦＴ基板１００のＴＦＴ１０の構成を模式的に示す平面図である。 （ａ）〜（ｇ）は、半導体装置１００の製造工程を模式的に示す断面図である。 本発明の実施形態２によるＴＦＴ１０の構成を模式的に示す平面図である。 本発明の実施形態３によるＴＦＴ基板１００の画素５０の構成を模式的に示す平面図である。 本発明の実施形態４によるＴＦＴ基板１００の画素５０の構成を模式的に示す平面図である。 （ａ）は、本発明の実施形態５によるＴＦＴ基板１００の周辺回路９０の構成を表した回路図であり、（ｂ）は、周辺回路９０の構成を模式的に示した平面図である。 本発明による有機ＥＬ表示装置１００２の構成を模式的に示す断面図である。 （ａ）は、従来のＴＦＴ基板の概略を示す模式的な平面図であり、（ｂ）は、（ａ）のＴＦＴ基板における１個の画素を示す拡大平面図である。 図１２に示す従来のＴＦＴ基板におけるＴＦＴおよび端子部の断面図である。 従来の酸化物半導体ＴＦＴ３０１０の構成を模式的に表した平面図である。 ＴＦＴ３０１０の構成を模式的に表した平面図である。 （ａ）は、図１５におけるＴＦＴ３０１０のＡ−Ａ’断面の構成を、（ｂ）はＢ−Ｂ’断面の構成を、（ｃ）はＣ−Ｃ’断面の構成をそれぞれ表した図である。 ＴＦＴ３０１０の問題点を表した図であり、（ａ）は、ソース電極の下層に異なる厚さのチタン層および窒化チタン層を配置した場合のＴＦＴ３０１０の拡大写真であり、（ｂ）は、同様の配置による不良発生率を表したグラフ、（ｃ）はＴＦＴ３０１０の断面写真である。
以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明の半導体装置は、酸化物半導体ＴＦＴが形成されたＴＦＴ基板であり、各種表示装置や電子機器などのＴＦＴ基板を広く含むものとする。ただし、本実施形態の説明においては、半導体装置を、酸化物半導体ＴＦＴをスイッチング素子として備えた表示装置のＴＦＴ基板として説明する。
（実施形態１）
図１は、本発明の実施形態による液晶表示装置１０００の構成を模式的に示す斜視図である。
図１に示すように、液晶表示装置１０００は、液晶層を挟んで互いに対向するＴＦＴ基板（半導体装置）１００および対向基板２００と、ＴＦＴ基板１００および対向基板２００のそれぞれの外側に配置された偏光板２１０および２２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット２３０とを備えている。ＴＦＴ基板１００には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路２４０、および複数の信号線（データバスライン）を駆動する信号線駆動回路２５０が配置されている。走査線駆動回路２４０及び信号線駆動回路２５０は、ＴＦＴ基板１００の内部または外部に配置された制御回路２６０に接続されている。制御回路２６０による制御に応じて、走査線駆動回路２４０からＴＦＴのオン−オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路２５０から表示信号（画素電極への印加電圧）が、複数の信号線に供給される。
対向基板２００は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極に対向するように形成されている。共通電極と各画素電極との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。
図２は、ＴＦＴ基板１００の構成を模式的に示す平面図であり、図３は、ＴＦＴ基板１００の表示領域ＤＡの構成を模式的に示す平面図、図４は、ＴＦＴ基板１００の画素５０の構成を模式的に表した平面図である。
図２に示すように、ＴＦＴ基板１００は、表示部ＤＡと表示部ＤＡの外側に位置する周辺部ＦＡを有する。周辺部ＦＡには、走査線駆動回路２４０、信号線駆動回路２５０、電圧供給回路等の電気素子２５がＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で配置されている。また周辺部ＦＡには、ＴＦＴ、ダイオード等の電気素子が、表示部ＤＡのＴＦＴと同じ製造工程にて形成されている。また、周辺部ＦＡの外端部付近にはＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）等の外部素子を取り付けるための端子部３０が配置されている。
表示部ＤＡには、図３および図４に示すように、複数の画素５０がマトリックス状に配置されており、複数の走査線１６０と複数の信号線１５２とが互いに直交するように配置されている。走査線１６０の一部はＴＦＴ１０のゲート電極を構成する。複数の走査線１６０と複数の信号線１５２との交点それぞれの付近には、能動素子である薄膜トランジスタ（ＴＦＴ）１０が画素５０毎に形成されている。各画素５０には、ＴＦＴ１０のドレイン電極１８に電気的に接続された、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる画素電極１０９が配置されている。また、隣り合う２つの走査線１６０の間には補助容量線（Ｃｓラインとも呼ぶ）１６２が走査線１６０と平行に延びている。
各画素１０内には補助容量（Ｃｓ）６０が形成されており、補助容量線１６２の一部が補助容量６０の補助容量電極（下部電極）５２となっている。この補助容量電極５２と、補助容量対向電極（上部電極）５８と、両電極の間に配置された酸化物半導体層５５により補助容量６０が構成される。補助容量対向電極５８は、ＴＦＴ１０のドレイン電極１８に電気的に接続されている。
ゲート電極、走査線１６０、補助容量線１６２、および補助容量電極５２は、同一の材料によって、同一の工程で形成される。ソース電極１７、ドレイン電極１８、信号線１５２、補助容量対向電極５８は、同一の材料によって、同一の工程で形成される。ＴＦＴ１０の酸化物半導体層１５、および補助容量６０の酸化物半導体層５５は同一の材料によって、同一の工程で形成される。
図示してはいないが、表示領域ＤＡと周辺領域ＦＡとの境界には複数の接続配線が形成されている。各信号線１５２は、それに対応して形成された接続部を介して接続配線に電気的に接続されている。接続部によって、上層配線である信号線１５２が下層配線である接続配線に接続される。また、ＴＦＴ１０のドレイン電極１８は補助容量の上部電極である補助容量対向電極５８に接続されており、補助容量対向電極５８は層間絶縁層に形成されたコンタクトホールを介して画素電極１０９に接続されている。
また、周辺領域ＦＡ側には他の接続部が配置されている。周辺領域ＦＡの接続部において接続配線は周辺領域ＦＡの上層配線に接続され、上層配線は電気素子２５に接続される。また、下層配線である走査線１６０は、接続部によって周辺領域ＦＡの上層配線に接続された後、電気素子２５に接続される。電気素子２５と端子部３０とは複数の配線によって接続されている。
図５は、ＴＦＴ１０におけるゲート電極１２、酸化物半導体層１５、ソース電極１７、およびドレイン電極１８の配置関係を模式的に表した平面図である。
ＴＦＴ１０は、後に図６（ｇ）に示すように、ガラス基板等の基板１１の上に形成されたゲート電極１２と、ゲート電極１２の上に形成されたゲート絶縁層１３（単に「絶縁層１３」と呼ぶこともある）と、ゲート絶縁層１３の上に形成された酸化物半導体層１５と、酸化物半導体層１５の上にチャネル部を挟んで対向するように配置されたソース電極１７及びドレイン電極１８と、ソース電極１７及びドレイン電極１８の上に形成された保護層（パッシベーション層）１９とを備えている。
ソース電極１７は、例えばチタン（Ｔｉ）からなる下層ソース電極１７Ａの上に、アルミニウム（Ａｌ）からなる上層ソース電極１７Ｂが形成された２層構造を有する（図６（ｆ）参照）。ドレイン電極１８も、同様にチタンからなる下層ドレイン電極１８Ａの上に、アルミニウムからなる上層ドレイン電極１８Ｂが形成された２層構造を有する。ゲート電極１２は、チタン／アルミニウム／チタンの３層からなる。ゲート電極１２をチタン層と、その上に形成されたアルミニウム層からなる２層構成としてもよい。
図５に示すように、酸化物半導体層１５は、ゲート電極１２の一部を覆うように、その長手方向がゲート電極１２の延びる方向に直交するように配置されている。ＴＦＴ基板１００の基板面に垂直な方向から見た場合、ソース電極１７およびドレイン電極１８は、ゲート電極１２の縁と酸化物半導体層１５の縁とが交差する４つの部位（図中のＩＳの中心付近）を覆っている。
なお、ソース電極１７またはドレイン電極１８が、ゲート電極１２の縁と酸化物半導体層１５の縁とが交差する４つの部位のうちの少なくとも１つを覆うＴＦＴ１０の構成もあり得る。
次に、図６を参照しながらＴＦＴ基板１００の製造方法を説明する。
図６（ａ）〜（ｇ）は、ＴＦＴ基板１００の製造工程を示す模式的な断面図である。なお、ここでは、ＴＦＴ１００におけるＴＦＴ１０の部分の断面を用いて製造工程を示している。
工程（ａ）：
まず、基板１１の上にスパッタ法などにより、例えば、Ｔｉ層、Ａｌ層、Ｔｉ層をこの順に積層する。次に、積層した３層を公知のフォトリソグラフィ法およびウェットエッチング法を用いてパターニングして（第１マスク工程）、図６（ａ）に示すゲート電極１２を得る。このとき、図示しない走査線１６０および補助容量線１６２も同時に形成される。その後、残ったレジストの剥離および基板の洗浄が行われる。
工程（ｂ）：
次に、図６（ｂ）に示すように、基板１１の上に、ゲート電極１２を覆うようにゲート絶縁層１３を形成する。ゲート絶縁層１３は、シラン（ＳｉＨ4）と亜酸化窒素（Ｎ2Ｏ）の混合ガス、またはテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法によって厚さ２５０ｎｍ程度に積層された酸化シリコン（ＳｉＯ2）層である。ゲート絶縁層１３を窒化シリコン（ＳｉＮｘ）層と、その上に積層した酸化シリコン（ＳｉＯ2）層の２層構成としてもよい。
工程（ｃ）：
次に、ゲート絶縁層１３の上に酸化物半導体を積層する。酸化物半導体は、スパッタ法を用いて、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）を厚さ１０〜１００ｎｍ積層して形成される。その後、積層した酸化物半導体を、フォトリソグラフィ法、およびシュウ酸等を用いたウェットエッチング法でパターニングして（第２マスク工程）、図６（ｃ）に示すように、ＴＦＴ１０のチャネル層となる酸化物半導体層１５を得る。その後、残ったレジストの剥離および基板の洗浄が行われる。酸化物半導体には、ＩＧＺＯの代わりに他の種類の酸化物半導体膜を用いてもよい。
工程（ｄ）：
次に、図６（ｄ）に示すように、ゲート絶縁層１３の上に、酸化物半導体層１５を覆うように、スパッタ法により、Ｔｉ層８ＡおよびＡｌ層８Ｂをこの順番に積層する。Ｔｉ層８Ａの厚さは例えば３０ｎｍであり、Ａｌ層８Ｂの厚さは例えば２００ｎｍである。
工程（ｅ）：
次に、フォトリソグラフィ法およびウェットエッチング法によって、Ａｌ層８Ｂをパターニングして、図６（ｅ）に示すように、酸化物半導体層１５の上のＡｌ層８Ｂの一部を除去する（第３マスク工程）。エッチャントには酢酸とリン酸と硝酸の混合液が用いられる。ここで、Ｔｉ層８Ａがエッチストッパーの役割を果たすので、エッチングにより酸化物半導体層１５が除去されることはない。
また、このとき、基板面に垂直に見た場合、Ａｌ層８Ｂの端部が、ゲート電極１２の縁と酸化物半導体層１５の縁とが交差する４つの部位の外側に位置する。つまりＡｌ層８Ｂがこれら４つの部位を覆うように形成される。よって、たとえこれら４つの部分の上方に形成される層の段差付近において、エッチング液がＡｌ層８Ｂの端部からＴｉ層８Ａに浸透したとしても、侵入位置が酸化物半導体層１５から遠いため、酸化物半導体層１５を侵食することが防止される。
工程（ｆ）：
次に、ドライエッチング法によって、Ｔｉ層８Ａの露出部分、および酸化物半導体層１５の露出部分の上部を除去して、図６（ｆ）に示すように、２層構成のソース電極１７およびドレイン電極１８、並びにチャネル層を有する酸化物半導体層１５が完成する。エッチングガスには、四フッ化メタン（ＣＦ4）と酸素（Ｏ2）の混合ガス、塩素（Ｃｌ2）等が用いられる。
この工程において、ＴＦＴ基板１００の基板面に垂直な方向から見た場合、ソース電極１７およびドレイン電極１８は、ゲート電極１２の縁と酸化物半導体層１５の縁とが交差する４つの部位の全てを覆うように形成される。ソース電極１７およびドレイン電極１８を、ゲート電極１２の縁と酸化物半導体層１５の縁とが交差する４つの部位の少なくとも１つを覆うように形成してもよい。それによっても、本発明による効果の少なくとも一部を得ることができる。
工程（ｇ）：
次に、図６（ｇ）に示すように、基板１１の上に保護層（パッシベーション層）１９を形成して、ＴＦＴ１０が完成する。保護層１９は、シランと亜酸化窒素の混合ガス、またはテトラエトキシシランを用いたＣＶＤ法によって厚さ２５０ｎｍ程度に積層された酸化シリコン層である。
その後、図示を省略するが、保護層１９の上に層間絶縁層が形成され、層間絶縁層の上にＩＴＯ等の透明電極部材により画素電極１０９が形成される。画素電極１０９とドレイン電極１８は、層間絶縁層および保護層１９に形成されたコンタクトホールを介して電気的に接続されている。
本実施形態によれば、ＴＦＴのゲート電極１２の端部上方における層の段差部分がソース電極１７およびドレイン電極１８に覆われるため、ソース電極１７およびドレイン電極１８のエッチングに用いられるエッチング液の残渣が段差部分に残り難く、段差部分からエッチング液が染み込んで酸化物半導体層１５を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体ＴＦＴを提供することができる。
また、ＴＦＴのゲート電極１２の端部上方における層の段差部分の位置、および酸化物半導体層１５の端部位置がソース電極１７およびドレイン電極１８の端部から遠いため、エッチング液が酸化物半導体層１５に浸透し難く、酸化物半導体層１５を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体ＴＦＴを提供することができる。
また、アモルファスシリコンＴＦＴと基本的に同様の製造工程によって酸化物半導体ＴＦＴを形成することが可能であるので、酸化物半導体ＴＦＴを低コストで製造することができる。
次に、本発明による他の実施形態（実施形態２〜７）を説明する。
（実施形態２）
図７は、実施形態２によるＴＦＴ基板のＴＦＴ１０の構成を模式的に示す断面図である。以下に説明する以外のＴＦＴ基板の構成は、基本的に実施形態１のＴＦＴ基板１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
実施形態２のＴＦＴ１０は、ゲート電極１２と、ゲート電極１２の上に形成されたゲート絶縁層１３（図７においては図示を省略している）と、ゲート絶縁層１３の上に配置された酸化物半導体層１５と、酸化物半導体層１５の上に形成されたソース電極１７及びドレイン電極１８とを備えている。ＴＦＴ基板１００の基板面に垂直な方向から見た場合、酸化物半導体層１５は、ゲート電極１２の縁に交わることなく、ゲート電極１２の縁の内側に形成されている。つまり、酸化物半導体層１５は、ゲート電極１２からはみ出すことなく、その全てがゲート電極１２の上に形成されている。
実施形態２のＴＦＴ基板を製造する場合、実施形態１で説明した工程（ｃ）において、酸化物半導体層１５は、ＴＦＴ基板の基板面に垂直な方向から見た場合、ゲート電極１２の縁に交わることなく、ゲート電極１２の縁の内側に形成される。
本実施形態のＴＦＴ基板によれば、基板面に垂直に見た場合、酸化物半導体層１５がゲート電極１２からはみ出すことなく形成されるため、ゲート電極１２の縁の上部のゲート絶縁層１３の段差の上に酸化物半導体層１５が形成されることがない。よって、ソース電極１７およびドレイン電極１８の形成時において、ウェットエッチングのエッチング液が染み込んで酸化物半導体層１５を侵食することがない。
本実施形態によれば、酸化物半導体層１５は、ゲート絶縁層１３の平坦部上に形成され、ゲート絶縁層１３の縁の上部の段差部分の上に形成されることがない。よって、ソース電極１７およびドレイン電極１８の形成時において、ウェットエッチング時におけるエッチング液の染み込みが防止され、酸化物半導体層１５が侵食、除去されることがない。したがって、実施形態１のＴＦＴと同様、所望の特性を有するＴＦＴ１０を備えた信頼性の高いＴＦＴ基板を提供することが可能となる。
また、ＴＦＴ１０のゲート電極１２の端部上方における層の段差部分の位置、および酸化物半導体層１５の端部位置がソース電極１７およびドレイン電極１８の端部から遠いため、エッチング液が酸化物半導体層１５に浸透し難く、酸化物半導体層１５を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体ＴＦＴを提供することができる。
また、アモルファスシリコンＴＦＴと基本的に同様の製造工程によって酸化物半導体ＴＦＴを形成することが可能であるので、酸化物半導体ＴＦＴを低コストで製造することができる。
（実施形態３）
図８は、実施形態３によるＴＦＴ基板の画素５０の構成を模式的に示す断面図である。以下に説明する以外のＴＦＴ基板の構成は、基本的に実施形態１のＴＦＴ基板１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
実施形態３のＴＦＴ基板は、実施形態１で説明した構成のＴＦＴ１０を備えている。実施形態３のＴＦＴ基板に実施形態２の構成のＴＦＴ１０を適用してもよい。
実施形態３のＴＦＴ基板の補助容量６０は、補助容量電極５２と、補助容量電極５２の上に形成された酸化物半導体層５５と、酸化物半導体層５５の上に形成された補助容量対向電極５８とを備えている。ＴＦＴ基板の基板面に垂直な方向から見た場合、補助容量対向電極５８は、補助容量電極５２の縁と酸化物半導体層５５の縁とが交差する複数の部位の全てを覆っている。補助容量対向電極５８は、補助容量電極５２の縁と酸化物半導体層５５の縁とが交差する複数の部位の一部を覆っていてもよい。
実施形態３のＴＦＴ基板を製造する場合、実施形態１で説明した工程（ａ）において、基板１１の上に、ＴＦＴ１０のゲート電極１２と同じ材料によって、ゲート電極１２と同時に、補助容量電極５２が形成される。次に、工程（ｂ）において、ゲート絶縁層１３と同じ材料によって、ゲート絶縁層１３と同時に補助容量６０の絶縁層が形成される。その後、工程（ｃ）において、補助容量６０の酸化物半導体層５５が、ＴＦＴ１０の酸化物半導体層１５と同時に、同じ材料によって形成される。このとき、基板面に垂直な方向から見た場合、酸化物半導体層５５は、補助容量電極５２からはみ出すように形成される。
次に、工程（ｄ）〜（ｆ）において、酸化物半導体層５５の上に補助容量対向電極５８が、ＴＦＴ１０のソース電極１７およびドレイン電極１８と同時に、同じ方法、同じ材料によって形成される。このとき、補助容量対向電極５８は、補助容量電極５２の縁と酸化物半導体層５５の縁とが交差する複数の部位を覆うように形成される。
本実施形態によれば、補助容量電極５２の端部上方における層の段差部分が補助容量対向電極５８に覆われるため、補助容量対向電極５８のエッチングに用いられるエッチング液の残渣が段差部分に残り難く、段差部分からエッチング液が染み込んで酸化物半導体層５５を侵食することが防止される。よって、性能にばらつきの少ない高品質な補助容量を提供することができる。
また、補助容量電極５２の端部上方における層の段差部分の位置、および酸化物半導体層５５の端部位置が補助容量対向電極５８の端部から遠いため、エッチング液が酸化物半導体層５５に浸透し難く、酸化物半導体層５５を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体ＴＦＴを提供することができる。
（実施形態４）
図９は、実施形態４によるＴＦＴ基板の画素５０の構成を模式的に示す断面図である。以下に説明する以外のＴＦＴ基板の構成は、基本的に実施形態１のＴＦＴ基板１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
実施形態４のＴＦＴ基板は、実施形態１で説明した構成のＴＦＴ１０を備えている。実施形態４のＴＦＴ基板に実施形態２の構成のＴＦＴ１０を適用してもよい。
実施形態４のＴＦＴ基板の補助容量６０は、補助容量電極５２と、補助容量電極５２の上に形成された酸化物半導体層５５と、酸化物半導体層５５の上に形成された補助容量対向電極５８とを備えている。ＴＦＴ基板の基板面に垂直な方向から見た場合、酸化物半導体層５５は、補助容量電極５２の縁に交わることなく、補助容量電極５２の縁の内側に形成されている。つまり、酸化物半導体層５５は、補助容量電極５２からはみ出すことなく、その全てが補助容量電極５２の上に形成されている。補助容量対向電極５８は、酸化物半導体層５５の全てを覆うように形成されている。
実施形態４のＴＦＴ基板を製造する場合、実施形態１で説明した工程（ａ）において、基板１１の上に、ＴＦＴ１０のゲート電極１２と同じ材料によって、ゲート電極１２と同時に、補助容量電極５２が形成される。次に、工程（ｂ）において、ゲート絶縁層１３と同じ材料によって、ゲート絶縁層１３と同時に補助容量６０の絶縁層が形成される。その後、工程（ｃ）において、補助容量６０の酸化物半導体層５５が、ＴＦＴ１０の酸化物半導体層１５と同時に、同じ材料によって形成される。このとき、基板面に垂直な方向から見た場合、酸化物半導体層５５は、補助容量電極５２の内側に形成される。
次に、工程（ｄ）〜（ｆ）において、酸化物半導体層５５を覆うように補助容量対向電極５８が、ＴＦＴ１０のソース電極１７およびドレイン電極１８と同時に、同じ方法、同じ材料によって形成される。
本実施形態のＴＦＴ基板によれば、酸化物半導体層５５は、補助容量電極５２の上の絶縁層の平坦部に形成され、補助容量電極５２の縁の上部の絶縁層の段差の上に形成されることがない。よって、補助容量対向電極５８の形成時において、ウェットエッチング時におけるエッチング液の染み込みが防止され、酸化物半導体層５５が侵食、除去されることがない。したがって、所望の容量を確実に確保することができる補助容量６０を備えた信頼性の高いＴＦＴ基板を提供することが可能となる。
また、補助容量電極５２の端部上方における層の段差部分の位置、および酸化物半導体層５５の端部位置が補助容量対向電極５８の端部から遠いため、エッチング液が酸化物半導体層５５に浸透し難く、酸化物半導体層５５を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体ＴＦＴを提供することができる。
（実施形態５）
図１０は、実施形態５によるＴＦＴ基板の周辺回路９０を表した図であり、（ａ）は周辺回路９０の回路図、（ｂ）は周辺回路の構成を模式的に表した平面図である。
周辺回路９０は、図２に示した周辺領域ＦＡに形成されたＴＦＴ、ダイオード等を備えた素子である。本実施形態では、周辺回路９０をダイオードを備えた保護回路として説明する。以下に説明する以外のＴＦＴ基板の構成は、基本的に実施形態１のＴＦＴ基板１００と同じであるので、以下、異なる部分を中心に説明する。
実施形態５のＴＦＴ基板は、図２および図３を参照して説明したＴＦＴ基板１００に加えて、周辺回路９０（以下、保護回路９０とも呼ぶ）を備えている。保護回路９０は、信号線１５２と走査線１６０（またはこれら配線の延長線）が交差する領域付近に形成された２つのダイオード７０Ａおよび７０Ｂを有する。ダイオード７０Ａおよび７０Ｂの代わりに、トランジスタを備えた電気素子も周辺回路９０に含まれるものとする。
ダイオード７０Ａおよび７０Ｂは、それぞれ、ゲート電極１２と、ゲート電極１２の上に形成されたゲート絶縁層１３（図１０においては図示を省略している）と、ゲート絶縁層１３の上に配置された酸化物半導体層１５と、酸化物半導体層１５の上に形成されたソース電極１７及びドレイン電極１８とを備えている。
ダイオード７０Ａのゲート電極（ゲート端子）１２とドレイン電極（ドレイン端子）１８は走査線１６０に接続され、ソース電極（ソース端子）１７は信号線１５２に接続されている。ダイオード７０Ｂのゲート電極（ゲート端子）１２とドレイン電極（ドレイン端子）１８は信号線１５２に接続され、ソース電極（ソース端子）１７は走査線１６０に接続されている。このように、ダイオード７０Ａおよび７０Ｂは、走査線１６０と信号線１５２との間で、整流方向が互いに逆向きとなるように形成されている。なお、ダイオード７０Ａのドレイン電極１８およびダイオード７０Ｂのソース電極１７と走査線１６０とは絶縁層に形成されたコンタクトホールＣＨを介して接続されており、ダイオード７０Ｂのゲート電極１２と信号線１５２とは絶縁層に形成された他のコンタクトホールＣＨを介して接続されている。
保護回路９０においては、信号線１５２の電位に対して、走査線１６０が静電気等により正又は負に帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、走査線１６０が正に帯電した場合は、その正電荷を信号線１５２に逃がすように電流が流れる。これにより、帯電した走査線１６０に接続されているＴＦＴ１０の静電破壊又はしきい値電圧のシフトを防止することができる。また、走査線１６０と絶縁層を介して交差する他の配線との間における絶縁破壊も防止することができる。
実施形態１のＴＦＴ１０と同様、ＴＦＴ基板１００の基板面に垂直な方向から見た場合、ダイオード７０Ａおよび７０Ｂそれぞれのソース電極１７およびドレイン電極１８は、ゲート電極１２の縁と酸化物半導体層１５の縁とが交差する複数の部位を覆っている。
実施形態５のＴＦＴ基板を製造する場合、実施形態１で説明した工程（ａ）において、基板１１の上に、ＴＦＴ１０のゲート電極１２と同じ材料によって、ダイオード７０Ａおよび７０Ｂのゲート電極１２が形成される。次に、工程（ｂ）において、ゲート絶縁層１３と同じ材料によって、ダイオード７０Ａおよび７０Ｂの絶縁層が形成される。その後、工程（ｃ）において、ダイオード７０Ａおよび７０Ｂの酸化物半導体層１５が、ＴＦＴ１０の酸化物半導体層１５と同時に、同じ材料によって形成される。
次に、工程（ｄ）〜（ｆ）において、酸化物半導体層１５の上にソース電極１７およびドレイン電極１８が、ＴＦＴ１０のソース電極１７およびドレイン電極１８と同時に、同じ方法、同じ材料によって形成される。このとき、ソース電極１７およびドレイン電極１８は、ゲート電極１２の縁と酸化物半導体層１５の縁とが交差する複数の部位を覆うように形成される。
本実施形態によれば、周辺回路９０のゲート電極１２の端部上方における層の段差部分がソース電極１７およびドレイン電極１８に覆われるため、ソース電極１７およびドレイン電極１８のエッチングに用いられるエッチング液の残渣が段差部分に残り難く、段差部分からエッチング液が染み込んで酸化物半導体層１５を侵食することが防止される。よって、性能にばらつきの少ない高品質な周辺回路９０を提供することができる。
また、周辺回路９０のゲート電極１２の端部上方における層の段差部分の位置、および酸化物半導体層１５の端部位置がソース電極１７およびドレイン電極１８の端部から遠いため、エッチング液が酸化物半導体層１５に浸透し難く、酸化物半導体層１５を侵食することが防止される。よって、性能にばらつきの少ない高品質な周辺回路９０を提供することができる。
また、アモルファスシリコンＴＦＴと基本的に同様の製造工程によって周辺回路９０の電気素子を形成することが可能であるので、ＴＦＴ基板を低コストで製造することができる。
（実施形態６）
実施形態６のＴＦＴ基板は、実施形態５と同様、周辺領域に形成された周辺回路９０を備えている。本実施形態のＴＦＴ基板は、実施形態５のＴＦＴ基板とはダイオード７０Ａおよび７０Ｂの構成が異なるのみであり、他の部分の構成は実施形態５と同じである。以下、簡略化のため、図示を省略し、実施形態５と異なる部分を中心に説明する。
図７に示した実施形態２のＴＦＴ１０と同様、ＴＦＴ基板の基板面に垂直な方向から見た場合、ダイオード７０Ａおよび７０Ｂそれぞれの酸化物半導体層１５は、ゲート電極１２の上に、ゲート電極１２の縁と交わることなく、ゲート電極１２の縁の内側に形成されている。
実施形態６のＴＦＴ基板を製造する場合、実施形態１で説明した工程（ｃ）において、ダイオード７０Ａおよび７０Ｂの酸化物半導体層１５が、ＴＦＴ１０の酸化物半導体層１５と同時に、同じ材料によって形成される。このとき、ＴＦＴ基板の基板面に垂直な方向から見た場合、酸化物半導体層１５は、ゲート電極１２の縁の内側に形成されている。
本実施形態のＴＦＴ基板によれば、周辺回路９０の酸化物半導体層１５は絶縁層の平坦面の上に形成され、ゲート電極１２の縁の上部の絶縁層の段差の上に形成されることがない。よって、ソース電極１７およびドレイン電極１８の形成時において、ウェットエッチングのエッチング液が染み込んで酸化物半導体層１５を侵食することがない。したがって、所望の特性を確実に確保することができる周辺回路９０を備えた信頼性の高いＴＦＴ基板を提供することが可能となる。
また、周辺回路９０のゲート電極１２の端部上方における層の段差部分の位置、および酸化物半導体層１５の端部位置がソース電極１７およびドレイン電極１８の端部から遠いため、エッチング液が酸化物半導体層１５に浸透し難く、酸化物半導体層１５を侵食することが防止される。よって、性能にばらつきの少ない高品質な周辺回路９０を提供することができる。
また、アモルファスシリコンＴＦＴと基本的に同様の製造工程によって周辺回路９０の電気素子を形成することが可能であるので、ＴＦＴ基板を低コストで製造することができる。
（実施形態７）
次に、本発明の実施形態７による有機ＥＬ表示装置１００２を説明する。
図１１は、有機ＥＬ表示装置１００２（単に「表示装置１００２」とも呼ぶ）の構成を模式的に示す断面図である。図１１に示すように、表示装置１００２は、ＴＦＴ基板１４０と、ＴＦＴ基板１４０の上に設けられたホール輸送層１４４と、ホール輸送層１４４の上に設けられた発光層１４６と、発光層１４６の上に設けられた対向電極１４８を備えている。ホール輸送層１４４と発光層１４６は有機ＥＬ層を構成する。有機ＥＬ層は絶縁性突起１４７によって区分されており、区分された有機ＥＬ層が１つの画素の有機ＥＬ層となる。
ＴＦＴ基板１４０は、実施形態１から６の半導体装置（またはＴＦＴ基板）１００と基本的に同じ構成を有し得る。ＴＦＴ基板１４０は基板１０１の上に形成されたＴＦＴ１０を有している。ＴＦＴ基板１４０は、実施形態１から６にて説明した補助容量６０、周辺回路９０、電気素子２５、端子部３０を備えていてもよい。図１１に示すＴＦＴ基板１４０の一例においては、ＴＦＴ１０は基板１０１の上に形成されたゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、ソース電極１０６、およびドレイン電極１０５を備えている。さらに、ＴＦＴ基板１４０は、ＴＦＴ１０を覆って積層された層間絶縁層７４および層間絶縁層７４の上に形成された画素電極１０９を有している。画素電極１０９は、層間絶縁層７４に形成されたコンタクトホール内でドレイン電極１０５に接続されている。
ＴＦＴ基板１４０の平面構成は、図２及び図３に示したものと基本的に同じであり、ＴＦＴ１０の構成は、上述した実施形態のものと基本的に同じであるので、その説明を省略する。なお、ＴＦＴ基板１４０として、補助容量６０を有しない形態を用いてもよい。
画素電極１０９および対向電極１４８によって有機ＥＬ層に電圧が印加されると、ホール輸送層１４４を介して画素電極１０９から発生したホールが発光層１４６に送られる。また同時に、発光層１４６には対向電極１４８から発生した電子が移動し、そのようなホールと電子が再結合されることにより発光層１４６内で発光が起こる。発光層１４６での発光を、アクティブマトリクス基板であるＴＦＴ基板１４０を用いて画素毎に制御することにより、所望の表示がなされる。
ホール輸送層１４４、発光層１４６、および対向電極１４８の材料、ならびにこれらの層構造には、公知の材料および構造を用いてよい。ホール輸送層１４４と発光層１４６との間に、ホール注入効率を上げるために、ホール注入層を設けることもあり得る。光の出射効率を上げるとともに、有機ＥＬ層への高い電子注入効率を達成するため、対向電極１４８には、透過率が高く、且つ仕事関数の小さな材料を用いることが好ましい。
本実施形態の有機ＥＬ表示装置１００２は、そのＴＦＴ基板に実施形態１〜６で説明したＴＦＴ１０、補助容量６０、および周辺回路９０を用いているため、実施形態１〜６で説明したものと同様の効果を得ることができる。本実施形態によれば、高性能な表示を行うことができる有機ＥＬ表示装置１００２を製造効率よく提供することが可能となる。
本発明は、薄膜トランジスタを有する半導体装置、および薄膜トランジスタをＴＦＴ基板に備えた液晶表示装置、有機ＥＬ表示装置、電子インク表示装置等の表示装置に好適に用いられる。
１０ ＴＦＴ（薄膜トランジスタ）
１１ 基板
１２ ゲート電極
１３ ゲート絶縁層
１５ 酸化物半導体層
１７ ソース電極
１８ ドレイン電極
１９ 保護層
２５ 電気素子
３０ 端子部
５０ 画素
５２ Ｃｓ電極
５５ 酸化物半導体層
５８ Ｃｓ対向電極
６０ 補助容量
７０Ａ、７０Ｂ ダイオード
７４ 層間絶縁層
９０ 周辺回路
１００、１４０ ＴＦＴ基板（半導体装置）
１０２ ゲート電極
１０３ 絶縁層（ゲート絶縁層）
１０４ 酸化物半導体層
１０５ ドレイン電極
１０６ ソース電極
１０９ 画素電極
１５２ 信号線
１６０ 走査線
１６２ 補助容量線
２１０、２２０ 偏光板
２３０ バックライトユニット
２４０ 走査線駆動回路
２５０ 信号線駆動回路
２６０ 制御回路
１０００ 液晶表示装置
１００２ 有機ＥＬ表示装置

Claims (12)

  1. 画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板であって、
    前記補助容量の補助容量電極と、
    前記補助容量電極の上に形成された絶縁層と、
    前記絶縁層の上に配置された酸化物半導体層と、
    前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層の縁とが交差する複数の部位の少なくとも１つを覆っている、ＴＦＴ基板。
  2. 画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板であって、
    前記補助容量の補助容量電極と、
    前記補助容量電極の上に形成された絶縁層と、
    前記絶縁層の上に配置された酸化物半導体層と、
    前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成されている、ＴＦＴ基板。
  3. 前記薄膜トランジスタのゲート電極と、
    前記ゲート電極の上に形成されたゲート絶縁層と、
    前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、
    前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている、請求項１または２に記載のＴＦＴ基板。
  4. 前記薄膜トランジスタのゲート電極と、
    前記ゲート電極の上に形成されたゲート絶縁層と、
    前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、
    前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成されている、請求項１または２に記載のＴＦＴ基板。
  5. 前記補助容量対向電極がアルミニウムからなる層を含む、請求項１から４のいずれかに記載のＴＦＴ基板。
  6. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成されている請求項１から５のいずれかに記載のＴＦＴ基板。
  7. 画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板の製造方法であって、
    （Ａ）基板の上に前記補助容量の補助容量電極を形成する工程と、
    （Ｂ）前記補助容量電極の上に形成された絶縁層と、
    （Ｃ）前記絶縁層の上に酸化物半導体層を形成する工程と、
    （Ｄ）前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層とが交差する複数の部位の少なくとも１つを覆うように形成される、ＴＦＴ基板の製造方法。
  8. 画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のＴＦＴ基板の製造方法であって、
    （Ａ）基板の上に前記補助容量の補助容量電極を形成する工程と、
    （Ｂ）前記補助容量電極の上に形成された絶縁層と、
    （Ｃ）前記絶縁層の上に酸化物半導体層を形成する工程と、
    （Ｄ）前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成される、ＴＦＴ基板の製造方法。
  9. 前記工程（Ａ）において、前記薄膜トランジスタのゲート電極が形成され、
    前記工程（Ｃ）において、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、
    前記工程（Ｄ）において、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも１つを覆っている、請求項７または８に記載のＴＦＴ基板の製造方法。
  10. 前記工程（Ａ）において、前記薄膜トランジスタのゲート電極が形成され、
    前記工程（Ｃ）において、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、
    前記工程（Ｄ）において、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、
    前記ＴＦＴ基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成される、請求項７または８に記載のＴＦＴ基板の製造方法。
  11. 前記工程（Ｄ）が、前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、
    前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む、請求項７から１０のいずれかに記載のＴＦＴ基板の製造方法。
  12. 前記工程（Ｃ）において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成される請求項７から１１のいずれかに記載のＴＦＴ基板の製造方法。
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