KR101550801B1 - 데이터 신호 수신기, 이를 포함하는 송/수신 시스템 및 데이터 신호 수신 방법 - Google Patents
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Abstract
데이터 신호 수신기는 클럭 신호 필터, 하강 펄스 신호 생성부, 혼합부 및 샘플러를 포함한다. 클럭 신호 필터는 클럭 신호를 필터링하여 제1 필터링된 클럭 신호와 제2 필터링된 클럭 신호를 생성한다. 하강 펄스 신호 생성부는 제1 필터링된 클럭 신호에 기초하여 하강 펄스 신호를 생성한다. 혼합부는 데이터 신호 및 하강 펄스 신호를 혼합하여 혼합 데이터 신호를 생성한다. 샘플러는 혼합 데이터 신호를 제2 필터링된 클럭 신호에 응답하여 샘플링하여 복원 데이터 신호를 생성한다.
Description
본 발명은 데이터 신호 수신기에 관한 것으로서, 더욱 상세하게는 데이터 신호와 클럭 신호의 지터 연관성을 높인 데이터 신호 수신기, 이를 포함하는 송/수신 시스템 및 데이터 신호 수신 방법에 관한 것이다.
하나의 좋은 성능을 가지는 프로세서를 개발하는 것이 아닌, 여러 개의 저전력 프로세서를 개발하고 저전력 프로세서를 고속으로 연결하여 시스템의 성능을 높이는 방법이 현재 프로세서 시장의 개발 추세이다. 이에 따라, 프로세서와 프로세서 간, 프로세서와 메모리 간 및 프로세서와 주변 기기(Peripheral component) 간의 고속 송/수신 시스템(High speed transmitting/receiving system)의 개발이 요구된다.
송/수신 시스템은 내장형 클럭 구조(Embedded-Clock Architecture) 또는 포워딩된 클럭 구조(Forwarded-Clock Architecture)를 가질 수 있다. 포워딩된 클럭 구조는 소스 동기화 병렬 연결(Source Synchronous Parallel Link; SSPL) 구조라고도 불린다.
내장형 클럭 구조는 데이터 신호만을 채널을 통해 다른 칩으로 전송하기 때문에 클럭 신호를 위한 채널이 존재할 필요가 없으나, 데이터 신호로부터 클럭 신호를 복원하는 클럭 데이터 복원(Clock & Data Recovery; CDR) 회로를 필요로 한다. CDR 회로의 소모 전력과 처리 시간 때문에 내장형 클럭 구조는 칩 간의 고속 및 저전력 송/수신 시스템에 적합하지 않다.
소스 동기화 병렬 연결 구조는 데이터 신호와 클럭 신호를 모두 클럭 합성기(Clock synthesizer)로 동기화시켜 전송한다. 소스 동기화 병렬 연결 구조를 이용한 송/수신 시스템은 CDR 회로를 필요로 하지 않고 데이터 신호의 지터(Jitter)와 클럭 신호의 지터의 연관성(Correlation)이 크기 때문에 고속 및 저전력 송/수신이 가능하다.
소스 동기화 병렬 연결 구조의 성능을 제한하는 문제점으로 채널 상의 클럭 신호 지터의 증폭 현상, 클럭 분배 네트워크(Clock Distribution Network; CDN)에서 추가되는 연관성 없는 지터(Uncorrelated jitter) 발생 및 데이터 신호와 클럭 신호 간의 지연 시간 불일치(Latency mismatch)가 있다. 소스 동기화 병렬 연결 구조의 문제점을 해결하기 위해 지연 시간 제거(Latency rejection) 방법과 클럭 신호 지터 필터링(Clock signal jitter filtering) 방법이 제안되었다.
지연 시간 제거 방법은 지연 신호선(Delay line)을 통해 클럭 신호의 지연 시간만큼의 지연 시간을 데이터 신호에 인위적으로 부가해 주는 방법을 말한다. 지연 시간 제거 방법은 데이터 신호의 지연 시간과 클럭 신호의 지연 시간의 불일치를 줄이고, 데이터 신호와 클럭 신호의 지터 연관성을 높일 수 있는 장점을 가진다. 반면에 지연 시간 제거 방법은 지연 신호선의 길이에 비례하여 전력 노이즈로 인해 발생하는 지터(Power noise induced jitter)가 발생하고, 전력 소모가 증가하는 단점을 가진다.
클럭 신호 지터 필터링 방법은 전송된 클럭 신호에서 데이터 신호와의 연관성을 떨어뜨리는 고주파 지터(High frequency jitter) 성분을 필터링하는 방법을 말한다. 클럭 신호 지터 필터링 방법은 필터링 기능을 갖는 발진기를 이용하기 때문에 구현이 쉽고, 전력 소모량이 적은 장점을 가진다. 반면에 고주파 지터를 모두 제거할 수 없고, 고주파 지터가 위상 잡음(Phase noise)으로 대체되는 단점을 가진다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 지터 필터링(Jitter filtering)을 통해 중, 고주파 지터가 제거된 클럭 신호를 데이터 신호와 혼합하여 클럭 신호의 저주파 지터와 연관성이 높은 저주파 지터를 가지고, 중, 고주파 지터는 제거된 복원 데이터 신호를 생성하는 데이터 신호 수신기를 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 신호 수신기를 포함하는 송/수신 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 지터 필터링을 통해 중, 고주파 지터가 제거된 클럭 신호를 데이터 신호와 혼합하여 클럭 신호의 저주파 지터와 연관성이 높은 저주파 지터를 가지고, 중, 고주파 지터는 제거된 복원 데이터 신호를 생성하는 데이터 수신 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 데이터 신호 수신기는 클럭 신호 필터(Clock signal filter), 하강 펄스 신호 생성부(Falling pulse signal generator), 혼합부(Mixing unit) 및 샘플러(Sampler)를 포함한다. 상기 클럭 신호 필터는 클럭 신호를 필터링하여 제1 필터링된 클럭 신호와 제2 필터링된 클럭 신호를 생성한다. 상기 하강 펄스 신호 생성부는 상기 제1 필터링된 클럭 신호에 기초하여 하강 펄스 신호를 생성한다. 상기 혼합부는 데이터 신호 및 상기 하강 펄스 신호를 혼합하여 혼합 데이터 신호를 생성한다. 상기 샘플러는 상기 혼합 데이터 신호를 상기 제2 필터링된 클럭 신호에 응답하여 샘플링하여 복원 데이터 신호를 생성한다.
일 실시예에 있어서, 상기 데이터 신호는 정위상의 데이터 신호 및 역위상의 데이터 신호를 포함할 수 있다. 상기 클럭 신호는 정위상의 클럭 신호 및 역위상의 클럭 신호를 포함할 수 있다. 상기 제1 필터링된 클럭 신호는 정위상의 제1 필터링된 클럭 신호, 상기 정위상의 제1 필터링된 클럭 신호보다 위상이 90도 늦은 제1 직각 위상의 제1 필터링된 클럭 신호, 상기 정위상의 제1 필터링된 클럭 신호보다 위상이 180도 늦은 역위상의 제1 필터링된 클럭 신호 및 상기 정위상의 제1 필터링된 클럭 신호보다 위상이 90도 빠른 제2 직각 위상의 제1 필터링된 클럭 신호를 포함할 수 있다. 상기 제2 필터링된 클럭 신호는 정위상의 제2 필터링된 클럭 신호 및 역위상의 제2 필터링된 클럭 신호를 포함할 수 있다. 상기 하강 펄스 신호는 정위상의 하강 펄스 신호 및 역위상의 하강 펄스 신호를 포함할 수 있다. 상기 혼합 데이터 신호는 정위상의 혼합 데이터 신호 및 역위상의 혼합 데이터 신호를 포함할 수 있다. 상기 복원 데이터 신호는 정위상의 복원 데이터 신호 및 역위상의 복원 데이터 신호를 포함할 수 있다.
일 실시예에 있어서, 상기 클럭 신호 필터는 제1 위상 보간기, 제2 위상 보간기 및 주입 고정 발진기(Injection-locked oscillator; ILO)를 포함할 수 있다. 상기 제1 위상 보간기는 상기 피드백 신호에 기초하여 상기 클럭 신호의 위상을 보간하여 위상 보간된 클럭 신호를 생성할 수 있다. 상기 제2 위상 보간기는 디스큐(Deskew) 신호에 기초하여 상기 위상 보간된 클럭 신호의 위상을 보간하여 상기 제2 필터링된 클럭 신호를 생성할 수 있다. 상기 주입 고정 발진기는 상기 위상 보간된 클럭 신호에 기초하여 상기 제1 필터링된 클럭 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 주입 고정 발진기는 상기 위상 보간된 클럭 신호의 고주파 성분을 제거하는 저역 통과 필터로서 동작할 수 있다.
일 실시예에 있어서, 상기 하강 펄스 신호 생성부는 제1 배타적 논리합 게이트 및 제2 배타적 논리합 게이트를 포함할 수 있다. 상기 제1 배타적 논리합 게이트는 상기 정위상의 제1 필터링된 클럭 신호 및 상기 제1 직각 위상의 제1 필터링된 클럭 신호를 배타적 논리합(XOR) 연산하여 상기 정위상의 하강 펄스 신호를 생성할 수 있다. 상기 제2 배타적 논리합 게이트는 상기 역위상의 제1 필터링된 클럭 신호 및 상기 제2 직각 위상의 제1 필터링된 클럭 신호를 배타적 논리합 연산하여 상기 역위상의 하강 펄스 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 혼합부는 혼합기 및 버퍼를 포함할 수 있다. 상기 혼합기는 상기 정위상의 데이터 신호, 상기 역위상의 데이터 신호, 상기 정위상의 하강 펄스 신호 및 상기 역위상의 하강 펄스 신호를 혼합하여 정위상의 제1 신호 및 역위상의 제1 신호를 생성할 수 있다. 상기 버퍼는 상기 정위상의 제1 신호를 버퍼링하여 상기 정위상의 혼합 데이터 신호를 생성하고, 상기 역위상의 제1 신호를 버퍼링하여 상기 역위상의 혼합 데이터 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 혼합기는 상기 정위상의 하강 펄스 신호가 논리값 1을 가지는 경우, 상기 정위상의 제1 신호로서 상기 정위상의 데이터 신호를 출력하고, 상기 역위상의 제1 신호로서 상기 역위상의 데이터 신호를 출력하는 버퍼 모드로 동작할 수 있다. 상기 혼합기는 상기 정위상의 하강 펄스 신호가 논리값 0을 가지는 경우, 상기 정위상의 제1 신호 및 상기 역위상의 제1 신호로서 전원 전압과 접지 전압의 평균 값을 출력하는 혼합 모드로 동작할 수 있다.
일 실시예에 있어서, 상기 샘플러는 제1 레지스터 및 제2 레지스터를 포함할 수 있다. 상기 제1 레지스터는 상기 정위상의 제2 필터링된 클럭 신호의 에지에서의 상기 정위상의 혼합 데이터 신호 값을 상기 정위상의 복원 데이터 신호 값으로서 저장 및 출력할 수 있다. 상기 제2 레지스터는 상기 역위상의 제2 필터링된 클럭 신호의 에지에서의 상기 역위상의 혼합 데이터 신호 값을 상기 역위상의 복원 데이터 신호 값으로서 저장 및 출력할 수 있다.
일 실시예에 있어서, 상기 제1 레지스터는 상기 정위상의 제2 필터링된 클럭 신호의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서의 상기 정위상의 혼합 데이터 신호 값을 상기 정위상의 복원 데이터 신호 값으로서 저장 및 출력할 수 있다.
일 실시예에 있어서, 상기 제2 레지스터는 상기 역위상의 제2 필터링된 클럭 신호의 상승 에지 및 하강 에지에서의 상기 역위상의 혼합 데이터 신호 값을 상기 역위상의 복원 데이터 신호 값으로서 저장 및 출력할 수 있다.
일 실시예에 있어서, 상기 데이터 신호 수신기는 상기 데이터 신호를 지연시켜 생성한 지연 데이터 신호 및 상기 혼합 데이터 신호의 위상차에 상응하는 피드백 신호를 생성하는 교정기(Calibrator)를 더 포함할 수 있다.
일 실시예에 있어서, 상기 교정기는 지연부, 위상차 감지부 및 제어부를 포함할 수 있다. 상기 지연부는 상기 데이터 신호를 지연시켜 상기 지연 데이터 신호를 생성할 수 있다. 상기 위상차 감지부는 상기 지연 데이터 신호 및 상기 혼합 데이터 신호의 위상차를 나타내는 위상차 신호를 생성할 수 있다. 상기 제어부는 상기 위상차 신호에 상응하는 상기 피드백 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 클럭 신호 필터는 상기 피드백 신호에 기초하여 상기 제1 필터링된 클럭 신호의 위상 및 상기 제2 필터링된 클럭 신호의 위상을 각각 조절할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 송/수신 시스템은 데이터 신호 송신기, 클럭 신호 송신기, 데이터 신호 전송 채널, 클럭 신호 전송 채널 및 데이터 신호 수신기를 포함한다. 상기 데이터 신호 송신기는 위상 고정 루프(Phase-locked loop)의 출력 신호에 기초하여 제1 데이터 신호를 동기화하여 제2 데이터 신호를 생성한다. 상기 클럭 신호 송신기는 상기 위상 고정 루프의 출력 신호에 기초하여 제1 클럭 신호를 동기화하여 제2 클럭 신호를 생성한다. 상기 데이터 신호 전송 채널은 일 말단으로 상기 제2 데이터 신호를 입력 받아 타 말단으로 제3 데이터 신호를 출력한다. 상기 클럭 신호 전송 채널은 일 말단으로 상기 제2 클럭 신호를 입력 받아 타 말단으로 제3 클럭 신호를 출력한다. 상기 데이터 신호 수신기는 상기 제3 클럭 신호를 필터링하여 제1 필터링된 클럭 신호 및 제2 필터링된 클럭 신호를 생성하고, 상기 제1 필터링된 클럭 신호에 기초하여 생성한 하강 펄스 신호와 상기 제3 데이터 신호를 혼합하여 생성한 혼합 데이터 신호를 샘플링하여 복원 데이터 신호를 생성한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 데이터 신호 수신 방법은 클럭 신호를 필터링하여 제1 필터링된 클럭 신호 및 제2 필터링된 클럭 신호를 생성하는 단계, 상기 제1 필터링된 클럭 신호에 기초하여 하강 펄스 신호를 생성하는 단계, 데이터 신호와 상기 하강 펄스 신호를 혼합하여 혼합 데이터 신호를 생성하는 단계 및 상기 제2 필터링된 클럭 신호에 응답하여 상기 혼합 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하는 단계를 포함한다.
본 발명의 실시예들에 따른 데이터 신호 수신기는 지터 필터링을 통해 중, 고주파 지터가 제거된 클럭 신호를 데이터 신호와 혼합하여 클럭 신호의 저주파 지터와 연관성이 높은 저주파 지터를 가지고, 중, 고주파 지터는 제거된 데이터 신호를 생성할 수 있다. 상기 데이터 신호 수신기를 통해 칩 간의 고속 및 저전력 신호 송/수신이 가능하다.
도 1은 본 발명의 일 실시예에 따른 데이터 신호 수신기를 나타내는 블록도이다.
도 2는 도 1의 데이터 신호 수신기에 포함되는 클럭 신호 필터를 나타내는 블록도이다.
도 3은 도 2의 클럭 신호 필터에 포함되는 위상 선택기를 나타내는 블록도이다.
도 4는 도 2의 클럭 신호 필터에 포함되는 하위 위상 보간기를 나타내는 블록도이다.
도 5는 도 2의 클럭 신호 필터에 포함되는 제2 위상 보간기를 나타내는 블록도이다.
도 6은 도 2의 클럭 신호 필터에 포함되는 주입 고정 발진기를 나타내는 블록도이다.
도 7은 도 1의 데이터 신호 수신기에 포함되는 하강 펄스 신호 생성부를 나타내는 블록도이다.
도 8은 도 1의 데이터 신호 수신기에 포함되는 혼합부를 나타내는 블록도이다.
도 9는 도 8의 혼합부에 포함되는 혼합기를 나타내는 회로도이다.
도 10은 도 8의 혼합부의 동작을 나타내는 타이밍도이다.
도 11은 도 1의 데이터 신호 수신기에 포함되는 샘플러를 나타내는 블록도이다.
도 12는 도 1의 데이터 신호 수신기에 포함되는 교정기를 나타내는 블록도이다.
도 13a 내지 13c는 도 1의 데이터 신호 수신기의 교정 과정을 나타내는 타이밍도들이다.
도 14는 도 1의 데이터 신호 수신기의 동작을 나타내는 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 송/수신 시스템을 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 데이터 신호 수신 방법을 나타내는 순서도이다.
도 2는 도 1의 데이터 신호 수신기에 포함되는 클럭 신호 필터를 나타내는 블록도이다.
도 3은 도 2의 클럭 신호 필터에 포함되는 위상 선택기를 나타내는 블록도이다.
도 4는 도 2의 클럭 신호 필터에 포함되는 하위 위상 보간기를 나타내는 블록도이다.
도 5는 도 2의 클럭 신호 필터에 포함되는 제2 위상 보간기를 나타내는 블록도이다.
도 6은 도 2의 클럭 신호 필터에 포함되는 주입 고정 발진기를 나타내는 블록도이다.
도 7은 도 1의 데이터 신호 수신기에 포함되는 하강 펄스 신호 생성부를 나타내는 블록도이다.
도 8은 도 1의 데이터 신호 수신기에 포함되는 혼합부를 나타내는 블록도이다.
도 9는 도 8의 혼합부에 포함되는 혼합기를 나타내는 회로도이다.
도 10은 도 8의 혼합부의 동작을 나타내는 타이밍도이다.
도 11은 도 1의 데이터 신호 수신기에 포함되는 샘플러를 나타내는 블록도이다.
도 12는 도 1의 데이터 신호 수신기에 포함되는 교정기를 나타내는 블록도이다.
도 13a 내지 13c는 도 1의 데이터 신호 수신기의 교정 과정을 나타내는 타이밍도들이다.
도 14는 도 1의 데이터 신호 수신기의 동작을 나타내는 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 송/수신 시스템을 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 데이터 신호 수신 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 데이터 신호 수신기를 나타내는 블록도이다.
도 1을 참조하면, 데이터 신호 수신기(100)는 클럭 신호 필터(CSF; 200), 하강 펄스 신호 생성부(FPSG; 300), 혼합부(MU; 400) 및 샘플러(SAMPLER; 500)를 포함한다. 데이터 신호 수신기(100)는 교정기(CAL; 600)를 더 포함할 수 있다.
클럭 신호 필터(200)는 클럭 신호(CLK)를 필터링하여 제1 필터링된 클럭 신호(FCS1)와 제2 필터링된 클럭 신호(FCS2)를 생성한다. 하강 펄스 신호 생성부(300)는 제1 필터링된 클럭 신호(FCS1)에 기초하여 하강 펄스 신호(FPS)를 생성한다. 혼합부(400)는 데이터 신호(DS) 및 하강 펄스 신호(FPS)를 혼합하여 혼합 데이터 신호(MDS)를 생성한다. 샘플러(500)는 혼합 데이터 신호(MDS)를 제2 필터링된 클럭 신호(FCS2)에 응답하여 샘플링하여 복원 데이터 신호(RDS)를 생성한다. 교정기(600)는 데이터 신호(DS)를 지연시켜 생성한 지연 데이터 신호 및 혼합 데이터 신호(MDS)의 위상차에 상응하는 피드백 신호(FS)를 생성할 수 있다. 클럭 신호 필터(200)는 피드백 신호(FS)에 기초하여 제1 필터링된 클럭 신호(FCS1)의 위상 및 제2 필터링된 클럭 신호(FCS2)의 위상을 각각 조절할 수 있다.
클럭 신호 필터(200)에 대하여 도 2 내지 6을 참조하여 후술하고, 하강 펄스 신호 생성부(300)에 대하여 도 7을 참조하여 후술하고, 혼합부(400)에 대하여 도 8 내지 10을 참조하여 후술하고, 샘플러(500)에 대하여 도 11을 참조하여 후술하고, 교정기(600)에 대하여 도 12를 참조하여 후술한다.
도 2는 도 1의 데이터 신호 수신기에 포함되는 클럭 신호 필터를 나타내는 블록도이다.
도 2를 참조하면, 클럭 신호 필터(200)는 제1 위상 보간기(230), 제2 위상 보간기(240) 및 주입 고정 발진기(ILO; 260)를 포함할 수 있다. 제1 위상 보간기(230)는 위상 선택기(PS; 210) 및 하위 위상 보간기(SPI; 220)를 포함할 수 있다.
제1 위상 보간기(230)는 피드백 신호(FS)에 기초하여 클럭 신호(CLK)의 위상을 보간하여 위상 보간된 클럭 신호(PICS)를 생성할 수 있다. 위상 선택기(210)는 클럭 신호(CLK) 및 피드백 신호(FS)에 기초하여 선택된 위상의 클럭 신호(PSCS)를 생성할 수 있다. 하위 위상 보간기(220)는 선택된 위상의 클럭 신호(PSCS) 및 피드백 신호(FS)에 기초하여 위상 보간된 클럭 신호(PICS)를 생성할 수 있다. 제2 위상 보간기(240)는 디스큐 신호(DSK)에 기초하여 위상 보간된 클럭 신호(PICS)의 위상을 보간하여 제2 필터링된 클럭 신호(FCS2)를 생성할 수 있다. 주입 고정 발진기(260)는 위상 보간된 클럭 신호(PICS)에 기초하여 제1 필터링된 클럭 신호(FCS1)를 생성할 수 있다. 주입 고정 발진기(260)는 위상 보간된 클럭 신호(PICS)의 고주파 성분을 제거하는 저역 통과 필터로서 동작할 수 있다.
위상 선택기(210)에 대하여 도 3을 참조하여 후술하고, 하위 위상 보간기(220)에 대하여 도 4를 참조하여 후술하고, 제2 위상 보간기(240)에 대하여 도 5를 참조하여 후술하고, 주입 고정 발진기(260)에 대하여 도 6을 참조하여 후술한다.
도 3은 도 2의 클럭 신호 필터에 포함되는 위상 선택기를 나타내는 블록도이다.
도 3을 참조하면, 위상 선택기(210)는 제1 멀티플렉서(MUX1; 211), 제2 멀티플렉서(MUX2; 212), 제1 지연기(D1; 213) 및 제2 지연기(D2; 214)를 포함한다. 클럭 신호(CLK)는 정위상의 클럭 신호(CLKI) 및 역위상의 클럭 신호(CLKA)를 포함할 수 있다. 선택된 위상의 클럭 신호(PSCS)는 정위상의 선택 클럭 신호(ISI), 역위상의 선택 클럭 신호(ISA), 제1 직각 위상의 선택 클럭 신호(QSI) 및 제2 직각 위상의 선택 클럭 신호(QSA)를 포함할 수 있다.
제1 지연기(213)는 정위상의 클럭 신호(CLKI)보다 위상이 90도 늦은 제1 지연 클럭 신호(CLKID)를 생성한다. 제2 지연기(214)는 역위상의 클럭 신호(CLKA)보다 위상이 90도 늦은 제2 지연 클럭 신호(CLKAD)를 생성한다.
제1 멀티플렉서(211)는 피드백 신호(FS)에 응답하여 정위상의 클럭 신호(CLK1), 제1 지연 클럭 신호(CLKID), 역위상의 클럭 신호(CLKA) 및 제2 지연 클럭 신호(CLKAD) 중 하나를 정위상의 선택 클럭 신호(ISI)로서 출력할 수 있다. 제1 멀티플렉서(211)는 피드백 신호(FS)에 응답하여 정위상의 클럭 신호(CLK1), 제1 지연 클럭 신호(CLKID), 역위상의 클럭 신호(CLKA) 및 제2 지연 클럭 신호(CLKAD) 중 정위상의 선택 클럭 신호(ISI)와 위상이 반대인 신호를 역위상의 선택 클럭 신호(ISA)로 출력할 수 있다.
제2 멀티플렉서(212)는 피드백 신호(FS)에 응답하여 정위상의 클럭 신호(CLK1), 제1 지연 클럭 신호(CLKID), 역위상의 클럭 신호(CLKA) 및 제2 지연 클럭 신호(CLKAD) 중 정위상의 선택 클럭 신호(ISI)보다 위상이 90도 느린 신호를 제1 직각 위상의 선택 클럭 신호(QSI)로 출력할 수 있다. 제2 멀티플렉서(212)는 피드백 신호(FS)에 응답하여 정위상의 클럭 신호(CLK1), 제1 지연 클럭 신호(CLKID), 역위상의 클럭 신호(CLKA) 및 제2 지연 클럭 신호(CLKAD) 중 제1 직각 위상의 선택 클럭 신호(QSI)와 위상이 반대인 신호를 제2 직각 위상의 선택 클럭 신호(QSA)로 출력할 수 있다.
도 4는 도 2의 클럭 신호 필터에 포함되는 하위 위상 보간기를 나타내는 블록도이다.
도 4를 참조하면, 하위 위상 보간기(220)는 복수의 트랜지스터(211 내지 228) 및 복수의 전류원(231 내지 234)을 포함할 수 있다. 위상 보간된 클럭 신호(PICS)는 제1 내부 클럭 신호(C135I), 제2 내부 클럭 신호(C135A), 제3 내부 클럭 신호(C45I) 및 제4 내부 클럭 신호(C45A)를 포함할 수 있다.
제1 트랜지스터(221)의 소스와 제2 트랜지스터(222)의 소스는 제1 전류원(231)의 일 말단과 연결되어 있고, 제1 전류원(231)의 타 말단은 접지 단자(GND)와 연결된다. 제1 전류원(231)이 생성하는 전류의 크기는 피드백 신호(FS)의 상보적 신호(/FS)의 크기에 비례한다. 제3 트랜지스터(223)의 소스와 제4 트랜지스터(224)의 소스는 제2 전류원(232)의 일 말단과 연결되어 있고, 제2 전류원(232)의 타 말단은 접지 단자(GND)와 연결된다. 제2 전류원(232)이 생성하는 전류의 크기는 피드백 신호(FS)의 크기에 비례한다. 제5 트랜지스터(225)의 소스와 제6 트랜지스터(226)의 소스는 제3 전류원(233)의 일 말단과 연결되어 있고, 제3 전류원(233)의 타 말단은 접지 단자(GND)와 연결된다. 제3 전류원(233)이 생성하는 전류의 크기는 피드백 신호(FS)의 크기에 비례한다. 제7 트랜지스터(227)의 소스와 제8 트랜지스터(228)의 소스는 제4 전류원(234)의 일 말단과 연결되어 있고, 제4 전류원(234)의 타 말단은 접지 단자(GND)와 연결된다. 제4 전류원(234)이 생성하는 전류의 크기는 피드백 신호(FS)의 상보적 신호(/FS)의 크기에 비례한다.
제1 트랜지스터(221)의 게이트 및 제8 트랜지스터(228)의 게이트에는 정위상의 선택 클럭 신호(ISI)가 인가된다. 제2 트랜지스터(222)의 게이트 및 제7 트랜지스터(227)의 게이트에는 역위상의 선택 클럭 신호(ISA)가 인가된다. 제3 트랜지스터(223)의 게이트 및 제5 트랜지스터(225)의 게이트에는 제1 직각 위상의 선택 클럭 신호(QSI)가 인가된다. 제4 트랜지스터(224)의 게이트 및 제6 트랜지스터(226)의 게이트에는 제2 직각 위상의 선택 클럭 신호(QSA)가 인가된다.
제1 트랜지스터(221)의 드레인과 제3 트랜지스터(223)의 드레인은 제1 노드(235)와 연결된다. 제1 노드(235)에서 제1 내부 클럭 신호(C135I)가 출력된다. 제2 트랜지스터(222)의 드레인과 제4 트랜지스터(224)의 드레인은 제2 노드(236)와 연결된다. 제2 노드(236)에서 제2 내부 클럭 신호(C135A)가 출력된다. 제5 트랜지스터(225)의 드레인과 제7 트랜지스터(227)의 드레인은 제3 노드(237)와 연결된다. 제3 노드(237)에서 제3 내부 클럭 신호(C45I)가 출력된다. 제6 트랜지스터(226)의 드레인과 제8 트랜지스터(228)의 드레인은 제4 노드(238)와 연결된다. 제4 노드(238)에서 제4 내부 클럭 신호(C45I)가 출력된다.
정위상의 선택 클럭 신호(ISI)의 위상을 가지며 제1 트랜지스터(221)와 제1 전류원(231)을 통해 생성된 전류와 제1 직각 위상의 선택 클럭 신호(QSI)의 위상을 가지며 제3 트랜지스터(223)와 제2 전류원(232)을 통해 생성된 전류를 합하여 제1 내부 클럭 신호(C135I)가 생성된다. 제1 내부 클럭 신호(135I)는 피드백 신호(FS)의 크기에 의존하여 정위상의 선택 클럭 신호(ISI)의 위상의 반대 위상과 제1 직각 위상의 선택 클럭 신호(QSI)의 위상의 중간 위상을 가지게 된다. 제2 내부 클럭 신호(C135A), 제3 내부 클럭 신호(C45I) 및 제4 내부 클럭 신호(C45A)는 제1 내부 클럭 신호(C135I)에 대한 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.
제2 내부 클럭 신호(C135A)는 제1 내부 클럭 신호(C135I)와 위상이 반대이다. 제3 내부 클럭 신호(C45I)는 제1 내부 클럭 신호(C135I)보다 위상이 90도 빠르다. 제4 내부 클럭 신호(C45A)는 제1 내부 클럭 신호(C135I)보다 위상이 90도 느리다.
도 5는 도 2의 클럭 신호 필터에 포함되는 제2 위상 보간기를 나타내는 블록도이다.
도 5를 참조하면, 제2 위상 보간기(240)는 복수의 트랜지스터(241 내지 244) 및 복수의 전류원(251, 252)을 포함할 수 있다. 제2 필터링된 클럭 신호(FCS2)는 정위상의 제2 필터링된 클럭 신호(FCS2I) 및 역위상의 제2 필터링된 클럭 신호(FCS2A)를 포함할 수 있다.
제1 트랜지스터(241)의 소스와 제2 트랜지스터(242)의 소스는 제1 전류원(251)의 일 말단과 연결되어 있고, 제1 전류원(251)의 타 말단은 접지 단자(GND)와 연결된다. 제1 전류원(251)이 생성하는 전류의 크기는 디스큐 신호(DSK)의 상보적 신호(/DSK)의 크기에 비례한다. 제3 트랜지스터(243)의 소스와 제4 트랜지스터(244)의 소스는 제2 전류원(242)의 일 말단과 연결되어 있고, 제2 전류원(252)의 타 말단은 접지 단자(GND)와 연결된다. 제2 전류원(252)이 생성하는 전류의 크기는 디스큐 신호(DSK)의 크기에 비례한다.
제1 트랜지스터(241)의 게이트에는 제3 내부 클럭 신호(C45I)가 인가된다. 제2 트랜지스터(242)의 게이트에는 제4 내부 클럭 신호(C45A)가 인가된다. 제3 트랜지스터(243)의 게이트에는 제2 내부 클럭 신호(C135A)가 인가된다. 제4 트랜지스터(244)의 게이트에는 제1 내부 클럭 신호(C135I)가 인가된다.
제1 트랜지스터(241)의 드레인과 제3 트랜지스터(243)의 드레인은 제1 노드(253)와 연결된다. 제1 노드(253)에서 역위상의 제2 필터링된 클럭 신호(FCS2A)가 출력된다. 제2 트랜지스터(242)의 드레인과 제4 트랜지스터(244)의 드레인은 제2 노드(254)와 연결된다. 제2 노드(254)에서 정위상의 제2 필터링된 클럭 신호(FCS2I)가 출력된다.
제3 내부 클럭 신호(C45I)의 위상을 가지며 제1 트랜지스터(241)와 제1 전류원(251)을 통해 생성된 전류와 제4 내부 클럭 신호(C45A)의 위상을 가지며 제3 트랜지스터(243)와 제2 전류원(252)을 통해 생성된 전류를 합하여 역위상의 제2 필터링된 클럭 신호(FCS2A)가 생성된다. 역위상의 제2 필터링된 클럭 신호(FCS2A)는 디스큐 신호(DSK)의 크기에 의존하여 제3 내부 클럭 신호(C45I)의 위상의 반대 위상과 제2 내부 클럭 신호(C135A)의 위상의 중간 위상을 가지게 된다. 정위상의 제2 필터링된 클럭 신호(FCS2I)는 역위상의 제2 필터링된 클럭 신호(FCS2A)에 대한 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 6은 도 2의 클럭 신호 필터에 포함되는 주입 고정 발진기를 나타내는 블록도이다.
도 6을 참조하면, 주입 고정 발진기(260)는 복수의 지연기들(261 내지 264)을 포함할 수 있다. 제1 필터링된 클럭 신호(FCS1)는 정위상의 제1 필터링된 클럭 신호(C0I), 정위상의 제1 필터링된 클럭 신호(C0I)보다 위상이 90도 늦은 제1 직각 위상의 제1 필터링된 클럭 신호(C90I), 정위상의 제1 필터링된 클럭 신호(C0I)보다 위상이 180도 늦은 역위상의 제1 필터링된 클럭 신호(C0A) 및 정위상의 제1 필터링된 클럭 신호(C0I)보다 위상이 90도 빠른 제2 직각 위상의 제1 필터링된 클럭 신호(C90A)를 포함할 수 있다.
제1 노드(265)에 제1 내부 클럭 신호(C135I)가 인가된다. 제2 노드(266)에 제2 내부 클럭 신호(C135A)가 인가된다. 제5 노드(269)에 제4 내부 클럭 신호(C45A)가 인가된다. 제6 노드(270)에 제3 내부 클럭 신호(C45I)가 인가된다. 제3 노드(267)에서 역위상의 제1 필터링된 클럭 신호(C0A)가 출력된다. 제4 노드(268)에서 정위상의 제1 필터링된 클럭 신호(C0I)가 출력된다. 제7 노드(271)에서 제2 직각 위상의 제1 필터링된 클럭 신호(C90A)가 출력된다. 제8 노드(272)에서 제1 직각 위상의 제1 필터링된 클럭 신호(C90I)가 출력된다.
제1 지연기(261)는 제1 내부 클럭 신호(C135I)의 위상을 45도 지연시켜 역위상의 제1 필터링된 클럭 신호(C0A)를 출력한다. 제1 지연기(261)는 제2 내부 클럭 신호(C135A)의 위상을 45도 지연시켜 정위상의 제1 필터링된 클럭 신호(C0I)를 출력한다. 제2 지연기(262), 제3 지연기(263) 및 제4 지연기(264)는 제1 지연기(261)에 대한 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 7은 도 1의 데이터 신호 수신기에 포함되는 하강 펄스 신호 생성부를 나타내는 블록도이다.
도 7을 참조하면, 하강 펄스 신호(FPS)는 정위상의 하강 펄스 신호(FPSI) 및 역위상의 하강 펄스 신호(FPSA)를 포함할 수 있다.
하강 펄스 신호 생성부(300)는 제1 배타적 논리합 게이트(XOR1; 310) 및 제2 배타적 논리합 게이트(XOR2; 320)를 포함할 수 있다. 제1 배타적 논리합 게이트(310)는 정위상의 제1 필터링된 클럭 신호(C0I) 및 제1 직각 위상의 제1 필터링된 클럭 신호(C90I)를 배타적 논리합 연산하여 정위상의 하강 펄스 신호(FPSI)를 생성할 수 있다. 제2 배타적 논리합 게이트(320)는 역위상의 제1 필터링된 클럭 신호(C0A) 및 제2 직각 위상의 제1 필터링된 클럭 신호(C90A)를 배타적 논리합 연산하여 역위상의 하강 펄스 신호(FPSA)를 생성할 수 있다.
정위상의 하강 펄스 신호(FPSI) 및 역위상의 하강 펄스 신호(FPSA)의 파형을 도 14a 내지 14c를 참조하여 후술한다.
도 8은 도 1의 데이터 신호 수신기에 포함되는 혼합부를 나타내는 블록도이다.
도 8을 참조하면, 혼합부(400)는 혼합기(MIX; 410) 및 버퍼(BUF; 430)를 포함할 수 있다. 데이터 신호(DS)는 정위상의 데이터 신호(DSI) 및 역위상의 데이터 신호(DSA)를 포함할 수 있다. 혼합 데이터 신호(MDS)는 정위상의 혼합 데이터 신호(MDSI) 및 역위상의 혼합 데이터 신호(MDSA)를 포함할 수 있다.
혼합기(410)는 정위상의 데이터 신호(DSI), 역위상의 데이터 신호(DSA), 정위상의 하강 펄스 신호(FPSI) 및 역위상의 하강 펄스 신호(FPSA)를 혼합하여 정위상의 제1 신호(SIG1I) 및 역위상의 제1 신호(SIG1A)를 생성할 수 있다. 버퍼(430)는 정위상의 제1 신호(SIG1I)를 버퍼링하여 정위상의 혼합 데이터 신호(MDSI)를 생성하고, 역위상의 제1 신호(SIG1A)를 버퍼링하여 역위상의 혼합 데이터 신호(MDSA)를 생성할 수 있다.
혼합기(410)에 대하여 도 9 및 10을 참조하여 후술한다. 버퍼(430)는 통상의 버퍼와 동일한 구조이므로 버퍼(430)에 대한 설명은 생략한다.
도 9는 도 8의 혼합부에 포함되는 혼합기를 나타내는 회로도이다.
도 9를 참조하면, 혼합기(410)는 복수의 저항들(R1, R2), 복수의 트랜지스터들(411 내지 418) 및 전류원(419)을 포함한다.
제1 저항(R1)의 일 말단은 전원 전압 단자(VDD)와 연결되고, 타 말단은 제1 노드(421)와 연결된다. 제2 저항(R2)의 일 말단은 전원 전압 단자(VDD)와 연결되고, 타 말단은 제2 노드(422)와 연결된다. 제1 트랜지스터(411)의 드레인과 제2 트랜지스터(412)의 드레인은 제1 노드(421)와 연결된다. 제3 트랜지스터(413)의 드레인은 제2 노드(422)와 연결된다. 제1 트랜지스터(411)의 게이트는 전원 전압 단자(VDD)와 전기적으로 연결된다. 제2 트랜지스터(412)의 게이트에는 정위상의 하강 펄스 신호(FPSI)가 인가된다. 제3 트랜지스터(413)의 게이트에는 역위상의 하강 펄스 신호(FPSA)가 인가된다. 제1 트랜지스터(411)의 소스와 제2 트랜지스터(412)의 소스 및 제3 트랜지스터(413)의 소스는 제3 노드(423)와 전기적으로 연결된다. 제4 트랜지스터(414)의 드레인은 제1 노드(421)와 연결된다. 제5 트랜지스터(415)의 드레인과 제6 트랜지스터(416)의 드레인은 제2 노드(422)와 연결된다. 제4 트랜지스터(414)의 게이트에는 역위상의 하강 펄스 신호(FPSA)가 인가된다. 제5 트랜지스터(415)의 게이트에는 정위상의 하강 펄스 신호(FPSI)가 인가된다. 제6 트랜지스터(416)의 게이트는 전원 전압 단자(VDD)와 전기적으로 연결된다. 제4 트랜지스터(414)의 소스와 제5 트랜지스터(415)의 소스 및 제6 트랜지스터(416)의 소스는 제4 노드(424)와 전기적으로 연결된다. 제7 트랜지스터(417)의 소스와 제8 트랜지스터(418)의 소스는 전류원(419)의 일 말단과 연결되어 있고, 전류원(419)의 타 말단은 접지 단자(GND)와 연결된다. 제7 트랜지스터(417)의 게이트에는 정위상의 데이터 신호(DSI)가 인가된다. 제8 트랜지스터(418)의 게이트에는 역위상의 데이터 신호(DSA)가 인가된다. 제7 트랜지스터(417)의 드레인은 제3 노드(423)와 연결된다. 제8 트랜지스터(418)의 드레인은 제4 노드(424)와 연결된다. 제1 노드(421)에서 역위상의 제1 신호(SIG1A)가 출력되고, 제2 노드(422)에서 정위상의 제1 신호(SIG1I)가 출력된다.
정위상의 하강 펄스 신호(FPSI)가 논리값 1(전원 전압)을 가지고 역위상의 하강 펄스 신호(FPSA)가 논리값 0(접지 전압)을 가지는 경우, 제1 트랜지스터(411), 제2 트랜지스터(412), 제5 트랜지스터(415) 및 제6 트랜지스터(416)가 턴-온(Turn-on)되고, 제3 트랜지스터(413) 및 제4 트랜지스터(414)는 턴-오프(Turn-off)된다. 혼합기(410)는 정위상의 데이터 신호(DSI)가 논리값 1을 가지고, 역위상의 데이터 신호(DSA)가 논리값 0을 가지는 경우, 역위상의 제1 신호(SIG1A)로서 논리값 0을 출력하고 정위상의 제1 신호(SIG1I)로서 논리값 1을 출력한다. 혼합기(410)는 정위상의 데이터 신호(DSI)가 논리값 0을 가지고, 역위상의 데이터 신호(DSA)가 논리값 1을 가지는 경우, 역위상의 제1 신호(SIG1A)로서 논리값 1을 출력하고 정위상의 제1 신호(SIG1I)로서 논리값 0을 출력한다. 다시 말해, 혼합기(410)는 정위상의 제1 신호(SIG1I)로서 정위상의 데이터 신호(DSI)를 출력하고, 역위상의 제1 신호(SIG1A)로서 역위상의 데이터 신호(DSA)를 출력하는 버퍼 모드로 동작할 수 있다.
정위상의 하강 펄스 신호(FPSI)가 논리값 0을 가지고 역위상의 하강 펄스 신호(FPSA)가 논리값 1을 가지는 경우, 제1 트랜지스터(411), 제3 트랜지스터(413), 제4 트랜지스터(414) 및 제6 트랜지스터(416)가 턴-온되고, 제2 트랜지스터(412) 및 제5 트랜지스터(415)는 턴-오프된다. 이 경우, 제1 노드(421), 제2 노드(422), 제3 노드(423) 및 제4 노드(424)는 단락된다. 혼합기(410)는 정위상의 제1 신호(SIG1I) 및 역위상의 제1 신호(SIG1A)로서 전원 전압과 접지 전압의 평균 값을 출력하는 혼합 모드로 동작할 수 있다.
도 10은 도 8의 혼합부의 동작을 나타내는 타이밍도이다.
도 10을 참조하면, 제1 구간(441)에서는 정위상의 하강 펄스 신호(FPSI)가 논리값 0을 가지므로, 혼합기(410)는 혼합 모드로 동작한다. 정위상의 제1 신호(SIG1I)는 논리값 0에서 논리값 1/2(전원 전압과 접지 전압의 평균 값)를 향해 움직인다.
제2 구간(442)에서도 정위상의 하강 펄스 신호(FPSI)가 논리값 0을 가지므로, 혼합기(410)는 혼합 모드로 동작한다. 정위상의 제1 신호(SIG1I)는 논리값 1에서 논리값 1/2를 향해 움직인다.
결과적으로 혼합부(400)는 정위상의 데이터 신호(DSI)의 에지의 시점보다 정위상의 하강 펄스 신호(FPSI)가 논리값 0의 값을 가지는 신호 파형의 중앙 쪽으로 가까운 시점에 에지를 가지는 정위상의 혼합 데이터 신호(MDSI)를 생성한다. 정위상의 하강 펄스 신호(FPSI)가 논리값 1을 가지는 구간에서는 혼합기(410)는 정위상의 혼합 데이터 신호(MDSI)로서 정위상의 데이터 신호(DSI)를 출력한다.
혼합부(400)의 역위상의 하강 펄스 신호(FPSA), 역위상의 데이터 신호(DSA), 역위상의 제1 신호(SIG1A) 및 역위상의 혼합 데이터 신호(MDSI)의 파형은 위 설명을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 11은 도 1의 데이터 신호 수신기에 포함되는 샘플러를 나타내는 블록도이다.
도 11을 참조하면, 샘플러(500)는 제1 레지스터(510) 및 제2 레지스터(520)를 포함할 수 있다. 복원 데이터 신호(RDS)는 정위상의 복원 데이터 신호(RDSI) 및 역위상의 복원 데이터 신호(RDSA)를 포함할 수 있다.
제1 레지스터(510)는 정위상의 제2 필터링된 클럭 신호(FCS2I)의 에지에서의 정위상의 혼합 데이터 신호(MDSI) 값을 정위상의 복원 데이터 신호(RDSI) 값으로서 저장 및 출력할 수 있다. 제2 레지스터(520)는 역위상의 제2 필터링된 클럭 신호(FCS2A)의 에지에서의 역위상의 혼합 데이터 신호(MDSA) 값을 역위상의 복원 데이터 신호(RDSA) 값으로서 저장 및 출력할 수 있다.
제1 레지스터(510)는 정위상의 제2 필터링된 클럭 신호(FCS2I)의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서의 정위상의 혼합 데이터 신호(MDSI) 값을 정위상의 복원 데이터 신호(RDSI) 값으로서 저장 및 출력할 수 있다. 제2 레지스터(520)는 역위상의 제2 필터링된 클럭 신호(RCS2A)의 상승 에지 및 하강 에지에서의 역위상의 혼합 데이터 신호(MDSA) 값을 역위상의 복원 데이터 신호(RDSA) 값으로서 저장 및 출력할 수 있다.
도 12는 도 1의 데이터 신호 수신기에 포함되는 교정기를 나타내는 블록도이다.
도 12를 참조하면, 교정기(600)는 지연부(DELAY; 610), 위상차 감지부(PD; 620) 및 제어부(CTRL; 630)를 포함할 수 있다. 지연부(610)는 데이터 신호(DSI, DSA)를 지연시켜 지연 데이터 신호(DSBI, DSBA)를 생성할 수 있다. 위상차 감지부(620)는 지연 데이터 신호(DSBI, DSBA) 및 혼합 데이터 신호(MDSI, MDSA)의 위상차를 나타내는 위상차 신호(DIFF)를 생성할 수 있다. 제어부(630)는 위상차 신호(DIFF)에 상응하는 피드백 신호(FS)를 생성할 수 있다.
도 13a 내지 13c는 도 1의 데이터 신호 수신기의 교정 과정을 나타내는 타이밍도들이다.
도 13a는 교정을 수행하기 전의 데이터 신호 수신기(100)의 신호들을 나타내는 타이밍도이다.
도 13a를 참조하면, 하강 펄스 신호 생성부(300)는 정위상의 제1 필터링된 클럭 신호(C0I)와 제1 직각 위상의 제1 필터링된 클럭 신호(C90I)를 배타적 논리합 연산하여 정위상의 하강 펄스 신호(FPSI)를 생성한다.
더욱 자세하게는, 제1 시점(710a)에서 정위상의 제1 필터링된 클럭 신호(C0I)가 논리값 0에서 논리값 1로 변경되고 제1 직각 위상의 제1 필터링된 클럭 신호(C90I)가 논리값 0을 유지하므로, 정위상의 하강 펄스 신호(FPSI)는 논리값 0에서 논리값 1로 변경된다. 제2 시점(720a)에서 정위상의 제1 필터링된 클럭 신호(C0I)가 논리값 1을 유지하고 제1 직각 위상의 제1 필터링된 클럭 신호(C90I)가 논리값 0에서 논리값 1로 변경되므로, 정위상의 하강 펄스 신호(FPSI)는 논리값 1에서 논리값 0으로 변경된다. 제4 시점(740a)에서 정위상의 제1 필터링된 클럭 신호(C0I)가 논리값 1에서 논리값 0으로 변경되고 제1 직각 위상의 제1 필터링된 클럭 신호(C90I)가 논리값 1을 유지하므로, 정위상의 하강 펄스 신호(FPSI)는 논리값 0에서 논리값 1로 변경된다. 제5 시점(750a)에서 정위상의 제1 필터링된 클럭 신호(C0I)가 논리값 0을 유지하고 제1 직각 위상의 제1 필터링된 클럭 신호(C90I)가 논리값 1에서 논리값 0으로 변경되므로, 정위상의 하강 펄스 신호(FPSI)도 논리값 0에서 논리값 1로 변경된다.
혼합부(400)는 정위상의 하강 펄스 신호(FPSI)가 논리값 0을 갖는 신호 파형의 중간 시점(730a, 760a)에 정위상의 지연 데이터 신호(DSBI)와 정위상의 혼합 데이터 신호(MDSI)의 에지가 존재해야 혼합 성능을 최대화할 수 있다. 도 13a에서는 정위상의 지연 데이터 신호(DSBI)와 정위상의 혼합 데이터 신호(MDSI)가 동기화되지 않았다.
도 13a에서는 정위상의 혼합 데이터 신호(MDSI)와 정위상의 제2 필터링된 클럭 신호(FCS2I)의 위상차가 90도가 나지 않기 때문에, 샘플러(500)는 정위상의 제2 필터링된 클럭 신호(FCS2I)의 하강 에지가 존재하는 제1 시점(710a) 및 정위상의 제2 필터링된 클럭 신호(FCS2I)의 상승 에지가 존재하는 제4 시점(740a)에서 비교적 적은 타이밍 마진을 가지고 정위상의 혼합 데이터 신호(MDSI)를 샘플링하게 된다.
도 13b는 정위상의 지연 데이터 신호(DSBI)와 정위상의 혼합 데이터 신호(MDSI)의 교정을 수행한 후의 데이터 신호 수신기(100)의 신호들을 나타내는 타이밍도이다.
도 13b는 피드백 신호(FS)가 조절되어 정위상의 제1 필터링 클럭 신호(C0I), 제1 직각 위상의 제1 필터링된 클럭 신호(C90I), 정위상의 하강 펄스 신호(FPSI) 및 정위상의 혼합 데이터 신호(MDSI)가 정위상의 지연 데이터 신호(DSBI)와 정위상의 하강 펄스 신호(FPSI)에 기준하여 동기화된 경우를 나타낸다.
도 13b에서는 정위상의 혼합 데이터 신호(MDSI)와 정위상의 제2 필터링된 클럭 신호(FCS2I)의 위상차가 90도가 나지 않기 때문에, 샘플러(500)는 정위상의 제2 필터링된 클럭 신호(FCS2I)의 상승 에지가 존재하는 제1 시점(710b) 및 정위상의 제2 필터링된 클럭 신호(FCS2I)의 하강 에지가 존재하는 제2 시점(720b)에서 도 13a의 경우보다 적은 타이밍 마진을 가지고 정위상의 혼합 데이터 신호(MDSI)를 샘플링하게 된다.
도 13c는 정위상의 혼합 데이터 신호(MDSI)와 정위상의 제2 필터링된 클럭 신호(FCS2I)의 교정을 수행한 후의 데이터 신호 수신기(100)의 신호들을 나타내는 타이밍도이다.
도 13c는 피드백 신호(FS)가 조절되어 정위상의 제1 필터링 클럭 신호(C0I), 제1 직각 위상의 제1 필터링된 클럭 신호(C90I), 정위상의 하강 펄스 신호(FPSI) 및 정위상의 혼합 데이터 신호(MDSI)가 정위상의 지연 데이터 신호(DSBI)와 정위상의 하강 펄스 신호(FPSI)에 기준하여 동기화되고, 디스큐 신호(DSK)가 조절되어 정위상의 혼합 데이터 신호(MDSI)가 정위상의 제2 필터링된 클럭 신호(FCS2I)보다 위상이 90도 빠르도록 설정된 경우를 나타낸다.
샘플러(500)는 정위상의 제2 필터링된 클럭 신호(FCS2I)의 하강 에지가 존재하는 제1 시점(710c) 및 정위상의 제2 필터링된 클럭 신호(FCS2I)의 상승 에지가 존재하는 제2 시점(720c)에서 최대의 타이밍 마진을 가지고 정위상의 혼합 데이터 신호(MDSI)를 샘플링하게 된다.
역위상의 제1 필터링된 클럭 신호(C0A), 제2 직각 위상의 제1 필터링된 클럭 신호(C90A), 역위상의 하강 펄스 신호(FPSA), 역위상의 지연 데이터 신호(DSBA), 역위상의 혼합 데이터 신호(MDSI) 및 역위상의 제2 필터링된 클럭 신호(FCS2I)는 도 13a 내지 13c의 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 14는 도 1의 데이터 신호 수신기의 동작을 나타내는 타이밍도이다.
도 14(a)는 데이터 신호 수신기(100)가 정위상의 클럭 신호(CLKI)의 저주파 지터만을 정위상의 데이터 신호(DSI)에 혼합한 경우를 도시한다. 정위상의 클럭 신호(CLKI)의 저주파 지터는 클럭 신호 필터(200)에 의해서 제거되지 않기 때문에 정위상의 하강 펄스 신호(FPSI), 정위상의 혼합 데이터 신호(MDSI), 정위상의 제2 필터링된 클럭 신호(FCS2I) 및 정위상의 복원 데이터 신호(RDSI)까지 전파된다. 정위상의 제2 필터링된 클럭 신호(FCS2I)의 저주파 지터가 정위상의 복원 데이터 신호(RDSI)의 저주파 지터와 동일하고, 정위상의 복원 데이터 신호(RDSI)는 정위상 제2 필터링된 클럭 신호(FCS2I)보다 위상이 90도 빠르므로, 제1 셋업 시간 및 제1 홀드 시간은 0.5 UI(Unit interval)로 고정된다.
도 14(b)는 데이터 신호 수신기(100)가 정위상의 클럭 신호(CLKI)의 중대역 주파수 지터만을 정위상의 데이터 신호(DSI)에 혼합한 경우를 도시한다. 정위상의 클럭 신호(CLKI)의 중대역 주파수 지터는 클럭 신호 필터(200)에 의해서 제거되고, 정위상의 제2 필터링된 클럭 신호(FCS2I) 및 정위상의 복원 데이터 신호(RDSI)도 중대역 주파수 지터를 포함하지 않고, 정위상의 복원 데이터 신호(RDSI)는 정위상 제2 필터링된 클럭 신호(FCS2I)보다 위상이 90도 빠르므로, 제2 셋업 시간 및 제2 홀드 시간은 0.5 UI로 고정된다.
도 14(c)는 데이터 신호 수신기(100)가 정위상의 클럭 신호(CLK)의 고주파 지터만을 정위상 데이터 신호(DSI)에 혼합한 경우를 도시한다. 정위상의 클럭 신호(CLKI)의 고주파 지터는 클럭 신호 필터(200)에 의해서 제거되고, 정위상의 제2 필터링된 클럭 신호(FCS2I) 및 정위상의 복원 데이터 신호(RDSI)도 고주파 지터를 포함하지 않고, 정위상의 복원 데이터 신호(RDSI)는 정위상의 제2 필터링된 클럭 신호(FCS2I)보다 위상이 90도 빠르므로, 제3 셋업 시간 및 제3 홀드 시간은 0.5 UI로 고정된다.
도 15는 본 발명의 일 실시예에 따른 송/수신 시스템을 나타내는 블록도이다.
도 15를 참조하면, 송/수신 시스템(800)은 송신부(TX; 810), 데이터 신호 전송 채널(851, 852), 클럭 신호 전송 채널(861) 및 수신부(RX; 820)를 포함한다. 송신부(810)는 데이터 신호 송신기(811, 812), 위상 고정 루프(PLL; 814) 및 클럭 신호 송신기(814)를 포함한다. 수신부(820)는 데이터 신호 수신기(821, 822)를 포함한다.
데이터 신호 송신기(811, 812)는 위상 고정 루프(14)의 출력 신호(815)에 기초하여 제1 데이터 신호(830)를 동기화하여 제2 데이터 신호를 생성한다. 클럭 신호 송신기(814)는 위상 고정 루프(814)의 출력 신호(815)에 기초하여 제1 클럭 신호(840)를 동기화하여 제2 클럭 신호를 생성한다. 데이터 신호 전송 채널(851, 852)은 일 말단으로 상기 제2 데이터 신호를 입력 받아 타 말단으로 제3 데이터 신호를 출력한다. 클럭 신호 전송 채널(861)은 일 말단으로 상기 제2 클럭 신호를 입력 받아 타 말단으로 제3 클럭 신호를 출력한다. 데이터 신호 수신기(821, 822)는 상기 제3 클럭 신호를 필터링하여 제1 필터링된 클럭 신호 및 제2 필터링된 클럭 신호를 생성하고, 상기 제1 필터링된 클럭 신호에 기초하여 생성한 하강 펄스 신호와 상기 제3 데이터 신호를 혼합하여 생성한 혼합 데이터 신호를 샘플링하여 복원 데이터 신호를 생성한다.
데이터 신호 수신기(821, 822)에 대하여 도 1 내지 16을 참조하여 전술하였으므로 설명을 생략한다.
도 16은 본 발명의 일 실시예에 따른 데이터 신호 수신 방법을 나타내는 순서도이다.
도 16을 참조하면, 데이터 신호 수신 방법은 클럭 신호를 필터링하여 제1 필터링된 클럭 신호 및 제2 필터링된 클럭 신호를 생성하는 단계(S110), 상기 제1 필터링된 클럭 신호에 기초하여 하강 펄스 신호를 생성하는 단계(S120), 데이터 신호와 상기 하강 펄스 신호를 혼합하여 혼합 데이터 신호를 생성하는 단계(S130) 및 상기 제2 필터링된 클럭 신호에 응답하여 상기 혼합 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하는 단계(S140)를 포함한다.
상기 데이터 신호 수신 방법에 포함되는 모든 단계들(S110, S120, S130, S140)은 도 1 내지 16을 참조하여 전술하였으므로 설명을 생략한다.
본 발명은 데이터 신호와 클럭 신호를 채널을 통해 전송하는 모든 송/수신 시스템에 사용될 수 있다. 더욱 자세하게는, 본 발명은 프로세서(CPU)-메모리 간, 그래픽 프로세서(GPU)-메모리 간, 프로세서(CPU)-주변장치(Peripheral devices) 간 및 프로세서(CPU)-프로세서(CPU) 간의 신호 송/수신 시스템에 사용될 수 있다. 또한, 본 발명은 하이퍼 트랜스포트(Hyper transport) 송/수신 시스템, DDR(Double Data Rate) 송/수신 시스템 및 QPI(Quick Path Interface) 송/수신 시스템에 사용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (15)
- 클럭 신호를 필터링하여 제1 필터링된 클럭 신호와 제2 필터링된 클럭 신호를 생성하는 클럭 신호 필터(Clock signal filter);
상기 제1 필터링된 클럭 신호에 기초하여 하강 펄스 신호를 생성하는 하강 펄스 신호 생성부(Falling pulse signal generator);
데이터 신호 및 상기 하강 펄스 신호를 혼합하여 혼합 데이터 신호를 생성하는 혼합부(Mixing unit);
상기 데이터 신호를 지연시켜 생성한 지연 데이터 신호 및 상기 혼합 데이터 신호의 위상차에 상응하는 피드백 신호를 생성하는 교정기(Calibrator); 및
상기 혼합 데이터 신호를 상기 제2 필터링된 클럭 신호에 응답하여 샘플링하여 복원 데이터 신호를 생성하는 샘플러(Sampler)를 포함하는 데이터 신호 수신기. - 제1 항에 있어서,
상기 데이터 신호는 정위상의 데이터 신호 및 역위상의 데이터 신호를 포함하고,
상기 클럭 신호는 정위상의 클럭 신호 및 역위상의 클럭 신호를 포함하고,
상기 제1 필터링된 클럭 신호는 정위상의 제1 필터링된 클럭 신호, 상기 정위상의 제1 필터링된 클럭 신호보다 위상이 90도 늦은 제1 직각 위상의 제1 필터링된 클럭 신호, 상기 정위상의 제1 필터링된 클럭 신호보다 위상이 180도 늦은 역위상의 제1 필터링된 클럭 신호 및 상기 정위상의 제1 필터링된 클럭 신호보다 위상이 90도 빠른 제2 직각 위상의 제1 필터링된 클럭 신호를 포함하고,
상기 제2 필터링된 클럭 신호는 정위상의 제2 필터링된 클럭 신호 및 역위상의 제2 필터링된 클럭 신호를 포함하고,
상기 하강 펄스 신호는 정위상의 하강 펄스 신호 및 역위상의 하강 펄스 신호를 포함하고,
상기 혼합 데이터 신호는 정위상의 혼합 데이터 신호 및 역위상의 혼합 데이터 신호를 포함하고,
상기 복원 데이터 신호는 정위상의 복원 데이터 신호 및 역위상의 복원 데이터 신호를 포함하는 것을 특징으로 하는 데이터 신호 수신기. - 제2 항에 있어서,
상기 클럭 신호 필터는,
상기 피드백 신호에 기초하여 상기 클럭 신호의 위상을 보간하여 위상 보간된 클럭 신호를 생성하는 제1 위상 보간기;
디스큐(Deskew) 신호에 기초하여 상기 위상 보간된 클럭 신호의 위상을 보간하여 상기 제2 필터링된 클럭 신호를 생성하는 제2 위상 보간기; 및
상기 위상 보간된 클럭 신호에 기초하여 상기 제1 필터링된 클럭 신호를 생성하는 주입 고정 발진기(Injection-locked oscillator; ILO)를 포함하는 것을 특징으로 하는 데이터 신호 수신기. - 제3 항에 있어서,
상기 주입 고정 발진기는 상기 위상 보간된 클럭 신호의 고주파 성분을 제거하는 저역 통과 필터로서 동작하는 것을 특징으로 하는 데이터 신호 수신기. - 제2 항에 있어서,
상기 하강 펄스 신호 생성부는,
상기 정위상의 제1 필터링된 클럭 신호 및 상기 제1 직각 위상의 제1 필터링된 클럭 신호를 배타적 논리합(XOR) 연산하여 상기 정위상의 하강 펄스 신호를 생성하는 제1 배타적 논리합 게이트; 및
상기 역위상의 제1 필터링된 클럭 신호 및 상기 제2 직각 위상의 제1 필터링된 클럭 신호를 배타적 논리합 연산하여 상기 역위상의 하강 펄스 신호를 생성하는 제2 배타적 논리합 게이트를 포함하는 것을 특징으로 하는 데이터 신호 수신기. - 제2 항에 있어서, 상기 혼합부는,
상기 정위상의 데이터 신호, 상기 역위상의 데이터 신호, 상기 정위상의 하강 펄스 신호 및 상기 역위상의 하강 펄스 신호를 혼합하여 정위상의 제1 신호 및 역위상의 제1 신호를 생성하는 혼합기; 및
상기 정위상의 제1 신호를 버퍼링하여 상기 정위상의 혼합 데이터 신호를 생성하고, 상기 역위상의 제1 신호를 버퍼링하여 상기 역위상의 혼합 데이터 신호를 생성하는 버퍼를 포함하는 것을 특징으로 하는 데이터 신호 수신기. - 제6 항에 있어서, 상기 혼합기는
상기 정위상의 하강 펄스 신호가 논리값 1을 가지는 경우, 상기 정위상의 제1 신호로서 상기 정위상의 데이터 신호를 출력하고, 상기 역위상의 제1 신호로서 상기 역위상의 데이터 신호를 출력하는 버퍼 모드로 동작하고,
상기 정위상의 하강 펄스 신호가 논리값 0을 가지는 경우, 상기 정위상의 제1 신호 및 상기 역위상의 제1 신호로서 전원 전압과 접지 전압의 평균 값을 출력하는 혼합 모드로 동작하는 것을 특징으로 하는 데이터 신호 수신기. - 제2 항에 있어서,
상기 샘플러는,
상기 정위상의 제2 필터링된 클럭 신호의 에지에서의 상기 정위상의 혼합 데이터 신호 값을 상기 정위상의 복원 데이터 신호 값으로서 저장 및 출력하는 제1 레지스터; 및
상기 역위상의 제2 필터링된 클럭 신호의 에지에서의 상기 역위상의 혼합 데이터 신호 값을 상기 역위상의 복원 데이터 신호 값으로서 저장 및 출력하는 제2 레지스터를 포함하는 것을 특징으로 하는 데이터 신호 수신기. - 제8 항에 있어서,
상기 제1 레지스터는 상기 정위상의 제2 필터링된 클럭 신호의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서의 상기 정위상의 혼합 데이터 신호 값을 상기 정위상의 복원 데이터 신호 값으로서 저장 및 출력하는 것을 특징으로 하는 데이터 신호 수신기. - 제8 항에 있어서,
상기 제2 레지스터는 상기 역위상의 제2 필터링된 클럭 신호의 상승 에지 및 하강 에지에서의 상기 역위상의 혼합 데이터 신호 값을 상기 역위상의 복원 데이터 신호 값으로서 저장 및 출력하는 것을 특징으로 하는 데이터 신호 수신기. - 삭제
- 제1 항에 있어서,
상기 교정기는,
상기 데이터 신호를 지연시켜 상기 지연 데이터 신호를 생성하는 지연부;
상기 지연 데이터 신호 및 상기 혼합 데이터 신호의 위상차를 나타내는 위상차 신호를 생성하는 위상차 감지부; 및
상기 위상차 신호에 상응하는 상기 피드백 신호를 생성하는 제어부를 포함하는 것을 특징으로 하는 데이터 신호 수신기. - 제1 항에 있어서,
상기 클럭 신호 필터는,
상기 피드백 신호에 기초하여 상기 제1 필터링된 클럭 신호의 위상 및 상기 제2 필터링된 클럭 신호의 위상을 각각 조절하는 것을 특징으로 하는 데이터 신호 수신기. - 위상 고정 루프(Phase-locked loop)의 출력 신호에 기초하여 제1 데이터 신호를 동기화하여 제2 데이터 신호를 생성하는 데이터 신호 송신기;
상기 위상 고정 루프의 출력 신호에 기초하여 제1 클럭 신호를 동기화하여 제2 클럭 신호를 생성하는 클럭 신호 송신기;
일 말단으로 상기 제2 데이터 신호를 입력 받아 타 말단으로 제3 데이터 신호를 출력하는 데이터 신호 전송 채널;
일 말단으로 상기 제2 클럭 신호를 입력 받아 타 말단으로 제3 클럭 신호를 출력하는 클럭 신호 전송 채널; 및
상기 제3 클럭 신호를 필터링하여 제1 필터링된 클럭 신호 및 제2 필터링된 클럭 신호를 생성하고, 상기 제1 필터링된 클럭 신호에 기초하여 생성한 하강 펄스 신호와 상기 제3 데이터 신호를 혼합하여 생성한 혼합 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하는 데이터 신호 수신기를 포함하는 송/수신 시스템. - 클럭 신호를 필터링하여 제1 필터링된 클럭 신호 및 제2 필터링된 클럭 신호를 생성하는 단계;
상기 제1 필터링된 클럭 신호에 기초하여 하강 펄스 신호를 생성하는 단계;
데이터 신호와 상기 하강 펄스 신호를 혼합하여 혼합 데이터 신호를 생성하는 단계; 및
상기 제2 필터링된 클럭 신호에 응답하여 상기 혼합 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하는 단계를 포함하는 데이터 신호 수신 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |