WO2010146843A1 - フリップフロップ、半導体集積回路、半導体デバイスおよびブレードサーバ - Google Patents

フリップフロップ、半導体集積回路、半導体デバイスおよびブレードサーバ Download PDF

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WO2010146843A1
WO2010146843A1 PCT/JP2010/003983 JP2010003983W WO2010146843A1 WO 2010146843 A1 WO2010146843 A1 WO 2010146843A1 JP 2010003983 W JP2010003983 W JP 2010003983W WO 2010146843 A1 WO2010146843 A1 WO 2010146843A1
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WO
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flip
flop
clock
circuit
latch
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PCT/JP2010/003983
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Inventor
新保健一
鳥羽忠信
平野克典
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株式会社日立製作所
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    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/0033—Radiation hardening
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • H03K3/356173—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit with synchronous operation
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    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Definitions

  • the present invention relates to a semiconductor integrated circuit that uses a flip-flop as a component of a logic circuit, and more particularly to a semiconductor integrated circuit that uses a flip-flop resistant to soft errors.
  • a soft error caused by a logic circuit mainly includes a phenomenon in which 1-bit data (0/1) held in a flip-flop circuit or a latch circuit is inverted by the influence of radiation, and this is a single event upset. (Single Event Upset, hereinafter referred to as “SEU”).
  • Non-Patent Document 1 discloses a DICE (Dual Interlocked storage CEll) having a configuration in which a node that holds input data and a feedback loop are duplicated using a two-input type inverter that is divided into inputs as a latch circuit with high soft error tolerance. ) A latch circuit is disclosed.
  • Patent Document 1 states that “a feedback circuit composed of an inverting circuit and having two or more input terminals and an input terminal of the feedback circuit that is in phase with an input signal or the input signal in synchronization with a clock. An input circuit for inputting a signal, and the feedback circuit is predetermined for the input terminal only when the input signal or a signal in phase with the input signal is simultaneously input to two or more input terminals.
  • a latch circuit characterized in that positive feedback is provided by the number of amplification stages ” is disclosed.
  • Patent Document 2 has “an input terminal to which an input signal is input and a clock terminal to which a clock signal for writing the input signal is input, and holds and outputs the written input signal.
  • a plurality of master latches wherein the input terminals of the plurality of master latches are connected in common, and the input signal is maintained at one logic level for at least a rewrite period defined by a rising edge and a falling edge of the clock signal.
  • a plurality of master latches to which the input signals are written during the period ; a majority logic circuit having inputs connected to the outputs of the plurality of master latches; and an input connected to the output of the majority logic circuit and the majority logic
  • a slave latch having an output connected to an input of the circuit, and a falling edge of the clock signal Ri and only holding period defined by the rise, the output of the majority logic circuit is supplied to the input of the plurality of master latch, flip-flop circuit.
  • JP 2007-312104 A Japanese Patent No. 3930513
  • Non-Patent Document 1 uses a redundancy method, a flip-flop equipped with the latch circuit has a large circuit overhead.
  • a flip-flop equipped with the latch circuit when a flip-flop equipped with the latch circuit is applied to a semiconductor integrated circuit that uses a large amount of flip-flops, there is a problem that the circuit scale (area) increases and the manufacturing cost increases.
  • an increase in power consumption and heat generation accompanying an increase in circuit scale is also a problem.
  • the present invention provides a flip-flop with high soft error resistance that has a small circuit overhead and high resistance to soft errors, and a semiconductor integrated circuit using the flip-flop.
  • the flip-flop includes a plurality of latch circuits having different tolerances to soft errors, and a clock distribution unit that supplies a clock to the plurality of latch circuits.
  • the present invention it is possible to provide a high soft error resistant flip-flop having a small circuit overhead and high resistance to soft error, and a semiconductor integrated circuit using the flip-flop.
  • a flip-flop 100 shown in FIG. 13 includes two stages of latch circuits 101 and 102 connected in series, and a clock distribution unit 4 that supplies a clock to the latch circuit.
  • the latch circuit 101 at the front stage is called a master latch
  • the latch circuit 102 at the rear stage is called a slave latch.
  • the clock distribution unit 4 includes two inverters 51c. The two inverters 51c supply the clocks 4a (CK) and inverted clocks 4b (CKB) in phase with the master clock 7 (CLK) to the latch circuits 101 and 102, respectively.
  • the latch circuits 101 and 102 are circuits for holding input data and through-output according to the H / L level of the clock, and each of the two inverters 51a and 51b constituting a feedback loop circuit for holding data, Transmission gates (analog switches) 49a, 50a, 49b, and 50b for controlling input data capture and through output operations are configured.
  • the transmission gates 49a, 50a, 49b, 50b are configured by connecting an N-type MOS transistor and a P-type MOS transistor in parallel, and between the source and drain according to a clock connected to the gate electrodes of the two transistors. Operates as a switch that opens and closes the input / output path.
  • a clock 4a (CK) and an inverted clock 4b (CKB) are respectively supplied from the clock distribution unit 4 to the transmission gates 49a, 50a, 49b, and 50b.
  • the transmission gates 49a and 49b operate so that the clock 4a (CK) is turned off at the H level and turned on at the L level because the polarity of the connected clock is reversed.
  • FIG. 14 shows the master clock 7 (CLK), the input data 5 input from the input terminal D to the latch circuit 101 (master latch), the output data 101a (M) of the master latch, and the output terminal from the latch circuit 102 (slave latch).
  • CLK master clock 7
  • M the output data 101a
  • M the master clock
  • slave latch the slave latch
  • the transmission gates 49a and 49b are turned off and the transmission gates 50a and 50b are turned on as described above.
  • the master latch 101 latches (holds) the input data 5 that has been input at the moment when the clock becomes H level, and the inverter 51a. Is inverted and output as master latch output data 101a.
  • the slave latch 102 since the feedback loop path is cut off and the input path is turned on, the slave latch 102 inverts the output data 101a of the master latch by the inverter 51b and outputs it to the output terminal 6 through.
  • the point (2) is when the master clock 7 (CLK) changes from H level to L level.
  • the transmission gates 49a and 49b are turned on, the transmission gates 50a and 50b are turned off, and the slave latch 102 forms a feedback loop circuit.
  • the slave latch 102 latches the output data 101a of the master latch output from the master latch 101 at the moment when the clock becomes L level, and outputs it to the output terminal Q as the output data 6 of the flip-flop 100.
  • the master latch 101 inverts the input data 5 by the inverter 51a and outputs it as the master latch output data 101a in order to capture new data at the next rising edge of the clock. At this time, since the input path of the slave latch 102 is turned off, the output data 101 a of the master latch is not taken into the slave latch 102.
  • the time point (1) ′ is the timing at which the master clock 7 (CLK) changes from the L level to the H level again.
  • the master latch 101 latches (holds) the new data output as the master latch output data 101a at the time of (2).
  • the slave latch 102 inverts the output data 101a of the master latch latched by the master latch 101 by the inverter 51b and outputs it to the output terminal Q through.
  • the flip-flop 100 uses the master latch and the slave latch that alternately repeat the holding operation, takes in data at the rising (or falling) timing of the clock, and the data until the next rising (or falling) of the clock. The operation to hold is realized.
  • Example 1 Embodiment 1 of the present invention will be described below with reference to FIGS.
  • FIG. 1 shows an example of a basic configuration of the flip-flop according to the first embodiment of the present invention.
  • the flip-flop 1 is configured to include a high soft error tolerance latch circuit 2, a latch circuit 3, and a clock distribution unit 4 that are highly resistant to soft errors.
  • the high soft error tolerance latch circuit 2 is a master latch and latch circuit. 3 operates as a slave latch. At this time, the output data 2a from the high soft error tolerance latch circuit 2 (master latch) is input to the latch circuit 3 (slave latch).
  • FIG. 2 shows a clock waveform supplied to the flip-flop 1 shown in FIG.
  • the clock (CLK) 7 supplied to the flip-flop is generally used in a state where the duty (time ratio between the H level and the L level in one cycle of the clock signal) is 50%.
  • the clock duty variable unit 8 that can change the duty of the clock is provided outside the flip-flop 1.
  • the duty of the master clock 7 (CLK) is changed by the clock duty variable section 8 and the duty variable clock (DCLK) 9 is supplied to the flip-flop 1.
  • the duty variable clock (DCLK) 9 can take an arbitrary duty value.
  • FIG. 3 shows an example of a detailed circuit inside the flip-flop 1 (an internal circuit example of a high soft error tolerance latch circuit and a latch circuit).
  • a DICE latch circuit is assumed as the high soft error tolerance latch circuit 3 (master latch), and an ordinary latch circuit that is not high soft error tolerance is assumed as the latch circuit 2 (slave latch).
  • the high soft error tolerance latch circuit 2 includes transmission gates 10, 11, 12, and 13 and input-divided 2-input inverters 14, 15, 16, and 17.
  • the input to the high soft error immunity latch circuit 2 is divided into two systems. One input is connected to the gate of the pMOS of the inverter 14 and the gate of the nMOS of the inverter 15 through the transmission gate 10, and the other input is the transmission.
  • the gate 11 is connected to the nMOS of the inverter 14 and the pMOS gate of the inverter 15.
  • the output of the inverter 14 is connected to the nMOS of the inverter 16 and the gate of the pMOS of the inverter 17, and the output of the inverter 15 is connected to the pMOS of the inverter 16 and the nMOS gate of the inverter 17.
  • the output of the inverter 16 is connected to the pMOS of the inverter 14 and the gate of the nMOS of the inverter 15 via the transmission gate 12, and the output of the inverter 17 is also connected to the nMOS and the inverter of the inverter 14 via the transmission gate 13.
  • the latch circuit 3 includes transmission gates 18 and 19 and inverters 20 and 21.
  • a clock 4a (CK) and an inverted clock 4b (CKB) are connected to the transmission gates 10 to 13, 18, 19 as in FIG. 11 and 19 are turned on when the clock 4a (CK) is L level and the inverted clock 4b (CKB) is H level, and are turned off when the clock 4a (CK) is H level and the inverted clock 4b (CKB) is L level. It becomes.
  • the transmission gates 12, 13, and 18 operate so as to be turned on when the clock 4a (CK) is at the H level and the inverted clock 4b (CKB) is at the L level because the polarity of the connected clock is reversed.
  • the high soft error tolerance latch circuit 2 (master latch) 2 latches the input data 5 at the rising edge of the clock 4a (CK), and the time zone in which the clock 4a (CK) is at the H level remains as it is.
  • the master latch 2 holds data
  • the latch circuit 3 slave latch
  • the output of the inverter 16 is “0”, that is, correct before inversion. Recover to value.
  • the inverter 17 also receives an intermediate potential on the nMOS side, but the pMOS side is originally off, so that the nMOS is turned on at the intermediate potential and the correct value “0” is output.
  • SEU can be avoided except when two nodes are simultaneously reversed.
  • FIG. 4 shows an example of a detailed configuration of the clock duty variable unit 8, the master clock 7, the delayed clock 22 a, and the operation waveform of the duty variable clock 9.
  • the clock duty variable unit 8 includes a variable delay unit 22 (detailed configuration is shown in FIG. 5), a delay setting unit 24, and an OR element (OR gate) 23.
  • the variable delay unit 22 delays the master clock 7 (CLK) by the delay time amount Td, which is the delay time amount, and the delayed clock 22a (CLKd ) Is output.
  • the logical sum element 23 takes the logical sum of the master clock 7 (CLK) and the delayed clock 22a (CLKd) and outputs the duty variable clock 9 (DCLK).
  • FIG. 5 shows an example of the configuration of the variable delay unit 22.
  • the variable delay unit 22 includes a delay element 25 and a selector 26.
  • a plurality of delay elements 25 are provided as shown in FIG. 5, and there are a plurality of passage paths inside the variable delay unit 22.
  • the selector circuit 26 selects a passage route inside the variable delay unit 22 according to the input delay setting value 24a.
  • the delay time amount Td is variable depending on which passage route is selected, that is, how many delay elements 25 are passed.
  • the number of the delay elements 25 of the variable delay unit 22 may be an arbitrary number, and the passing path can be arbitrarily set according to the number of the delay elements 25.
  • FIG. 6 shows a soft error reduction effect by the flip-flop 1 according to the first embodiment of the present invention.
  • FIG. 6 shows a master clock 7 (CLK), output data 6a (1) from the conventional flip-flop 100 to the output terminal Q when SEU is generated, duty variable clock 9 (DCLK) input to the flip-flop 1, and SEU generation.
  • 8 shows output data 6b (2) from the flip-flop 1 of the first embodiment according to the present invention to the output terminal (Q ′).
  • the output data 6a of the waveform (1) is output data Q from a normal flip-flop 100 that is not resistant to a soft error when SEU occurs. Normal output data is L level, and error output when SEU occurs is indicated by H level.
  • the slave latch remains a normal latch circuit, and only the master latch is highly resistant to soft errors. Since it is only necessary to use a tolerant circuit, the circuit overhead can be reduced and the power consumption per flip-flop can be reduced as compared with a conventional high soft error tolerant flip-flop that enhances both latches.
  • the data holding time of the slave latch is shortened by the above configuration, the time width of the error (inverted) data output from the flip-flop when the SEU occurs in the slave latch is shortened, and the error occurs in the next-stage flip-flop. The effect of being latched can be reduced.
  • the high soft error tolerance latch circuit 2 is not limited to the DICE latch circuit, and a latch circuit with high soft error tolerance as described in Patent Document 1 may be used.
  • a latch circuit that is normally configured using a feedback loop circuit including two inverters is formed, and a long feedback loop is configured using four or more even number of inverters until data is latched.
  • a latch circuit is disclosed in which an erroneous latch (data inversion) does not occur with a short time noise pulse generated inside the latch due to the influence of radiation or the like by increasing the time of the above. Furthermore, by adopting a configuration in which data is input from a plurality of locations, deterioration of the operation speed due to a longer feedback loop is prevented.
  • the clock duty variable section 8 is not limited to the configuration shown in FIG. 4, and uses a circuit that can vary the clock frequency, such as a PLL (Phase Locked Loop) circuit or a DLL (Digital Locked Loop) circuit. It may be realized. These circuits have an effect that the frequency and duty of a generated clock hardly change even when the power supply voltage or the ambient temperature changes. Also, the variable range of the clock duty is limited by the performance of the latch circuit and the wiring delay time in the logic circuit, but here it is desirable that the range is such that all flip-flops operate normally.
  • FIG. 5 shows a method in which the selector 26 of the variable delay unit 22 selects a passage path based on the delay setting value 24a from the delay setting unit 24.
  • the delay setting unit 24 is changed to the variable delay unit 22. It may be built in.
  • the clock duty variable unit 8 is arranged outside the flip-flop 1, but the clock duty variable unit 8 may be arranged inside the flip-flop 1.
  • Example 2 The second embodiment of the present invention will be described below with reference to FIG.
  • FIG. 7 shows an example of the configuration of the flip-flop according to the second embodiment of the present invention.
  • the flip-flop 27 according to the second embodiment of the present invention includes a high soft error tolerance latch circuit 29, a latch circuit 28, and a clock distribution unit 4.
  • the high soft error tolerance latch circuit 29 is a slave latch,
  • the latch circuit 28 operates as a master latch.
  • a clock duty variable unit 8 is provided outside the flip-flop 27, and a duty variable clock for adjusting the duty of the master clock 7 (CLK) so that the data holding time on the side of the slave latch 29 having high soft error resistance is increased.
  • DCLK master clock 7
  • the flip-flop 27 operates based on the duty variable clock 9.
  • the master latch remains a normal latch circuit, and only the slave latch is highly resistant to soft errors. Since it is only necessary to use a tolerant circuit, the circuit overhead can be reduced and the power consumption per flip-flop can be reduced as compared with a conventional high soft error tolerant flip-flop that enhances both latches.
  • the data holding time of the slave latch is shortened by the above configuration, so that the time width of the error (inverted) data output from the flip-flop when the SEU occurs in the slave latch is shortened. Therefore, the influence of erroneous latching by the flip-flop at the next stage can be reduced.
  • FIG. 8 shows a configuration when the flip-flop according to the first embodiment of the present invention is applied to a semiconductor integrated circuit and a semiconductor device.
  • FIG. 8 shows an example of a semiconductor integrated circuit 33, a semiconductor device 34 on which the semiconductor integrated circuit 33 is mounted, and a circuit example of the logic circuit unit 31 included in the semiconductor integrated circuit 33.
  • the semiconductor integrated circuit 33 includes a logic circuit unit 31 and other peripheral circuits 32.
  • the semiconductor integrated circuit 33 is mounted in various types of packages, and is mounted as a semiconductor device 34 on a circuit board or the like.
  • the logic circuit unit 31 includes the flip-flop 1, the clock duty variable unit 8, and the combinational logic circuit 30.
  • the flip-flop 1 of the first embodiment is used as the flip-flop in the logic circuit unit 31, but the present invention is not limited to this.
  • a flip-flop having high soft error resistance may be used for some of the flip-flops, or the flip-flops of Embodiment 1 and Embodiment 2 may be used in combination.
  • the flip-flop 1 is supplied with a duty variable clock 9 (DCLK) in which the duty of the master clock is adjusted so that the data holding time in the latch circuit (master latch) having high soft error resistance is increased. This has the effect of reducing overhead, reducing power consumption, and reducing the effects of erroneous latching.
  • DCLK duty variable clock 9
  • the flip-flop 1 and the clock duty variable unit 8 described in the first embodiment, the second embodiment, and the like are mounted, so that the semiconductor integrated circuit is highly resistant to soft errors. 33 and the semiconductor device 34 can be realized. Further, the flip-flop 1 used in the semiconductor integrated circuit 33 has a smaller circuit overhead than the conventional high soft error resistant flip-flop, and the circuit scale of the clock duty variable unit 8 is also smaller than that of the entire semiconductor integrated circuit. Since it is negligibly small, the semiconductor integrated circuit 33 that is highly resistant to soft errors can be manufactured at a lower cost than conventional high soft error resistant flip-flops. Furthermore, since the circuit overhead is reduced, power consumption and heat generation can be reduced.
  • the logic circuit configuration of the semiconductor integrated circuit 33 is not limited to the above circuit configuration as long as it uses a flip-flop.
  • the semiconductor integrated circuit 33 is configured to supply the master clock 7 from the outside, but may be configured to include a clock generator inside the circuit.
  • the semiconductor device 35 includes a CPU, a microcomputer, a DSP, a memory IC using a flip-flop for a peripheral circuit, and the like as long as the logic circuit unit 31 uses a flip-flop.
  • Example 4 Embodiment 4 according to the present invention will be described below with reference to FIGS. 9 and 10 are modifications of the circuit configuration of the logic circuit unit 31 shown in FIG.
  • the logic circuit unit 31 in the semiconductor integrated circuit 33 is used in combination with the flip-flop 1 having high soft error resistance based on the first embodiment and the conventional flip-flop 100 having no soft error resistance. It is a configuration.
  • the high soft error resistance flip-flop 1 according to the first embodiment is applied to the flip-flop of the circuit that processes the input data A1 and B1, and the duty variable clock 9 (DCLK) is further supplied to soften the circuit. Reduces the error rate (SER: Soft Error Rate).
  • the normal master clock 7 is supplied to the high soft error tolerant flip-flop 35 applied to the circuit portion where the timing margin is small and the clock duty cannot be changed.
  • a conventional flip-flop 100 that is not resistant to soft errors is applied to the flip-flop of the circuit that processes the input data C1, and the master clock 7 (CLK) is supplied as the clock.
  • FIG. 10 shows a configuration in the case where flip-flops having different operating frequencies are used in combination based on the fourth embodiment. It has a clock duty variable section 37 that can output a plurality of duty variable clocks (DCLK1, DCLK2) having different frequencies, and can output two types of duty variable clocks 37a, 37b.
  • the clock duty variable unit 37 may be anything as long as it can output a plurality of clock frequencies, such as a PLL circuit.
  • the high soft error resistance flip-flop 1 according to the first embodiment is applied to the flip-flop of the circuit that processes the input data A1 and B1, and the duty variable clock 37a (DCLK1) is further supplied to soften the circuit.
  • the error rate can be reduced.
  • the high soft error resistant flip-flop 1 in the first embodiment is applied in the same manner as the circuits of the input data A1 and B1.
  • the supplied clock supplies the duty variable clock 41b (DCLK2) having a different frequency.
  • a conventional flip-flop 100 that is not resistant to soft errors is applied to the flip-flop of the circuit that processes the input data D1, and the master clock 7 (CLK) is supplied as the clock.
  • CLK master clock 7
  • the flip-flop in the logic circuit portion is used as a register circuit that holds data such as a set value in the logic circuit, in addition to the clock synchronous sequential circuit and the counter circuit.
  • the clock signal that always toggles In the case of a general register circuit, the clock signal that always toggles is not used, it operates using a single pulse clock signal only at the time of data writing / reading, and when the writing / reading operation ends, the clock signal is at either level. At standby. In particular, since the register circuit spends most of its time holding data as compared with the write operation, it is effective for the SEU to increase the durability of the latch used on the clock level side during standby. . For example, when a flip-flop of a type that operates at the rising edge of the clock is used for the register circuit, and the clock other than the write / read operation is at the L level, the slave latch that holds data when the clock is at the L level Higher resistance on the side becomes effective.
  • FIG. 11 is a modification of the circuit configuration of the logic circuit unit 31 shown in FIG.
  • FIG. 11 is an example of a logical configuration when a flip-flop based on the second embodiment is applied to a register circuit in the logic circuit unit 31 in the semiconductor integrated circuit 33 of FIG.
  • the high soft error resistance flip-flop 27 of the second embodiment is used for the register circuit that outputs the control signal 27a for masking the output of the data A1, B1, and C1 with the AND (logical product) gate 38.
  • the flip-flop 27 is supplied with control data 39 (CTRL) and a single clock signal 40 (WCLK) for writing. WCLK temporarily becomes H level when writing control data, but other operations are performed. Time is always at L level.
  • CTRL control data 39
  • WCLK single clock signal 40
  • the high soft error tolerant flip-flop 27 of the second embodiment data is always held on the slave latch side.
  • the slave latch is composed of a latch circuit with high soft error resistance, the SEU. Does not occur, and the soft error rate as the register circuit can be reduced.
  • FIG. 12 shows an example of the configuration of a blade server on which the semiconductor device of the third embodiment is mounted.
  • the blade server 48 is a server in which a plurality of servers are mounted in one housing. Specifically, the blade server 48 is configured by inserting a plurality of server boards 47 called blades into the housing.
  • the server board 47 mainly includes a CPU 42 for information processing, a memory 43 used as an external storage area of the CPU, an LSI 45 for external interface control, a clock generator 44 for generating a master clock on the board, a server An external connector 46 for connecting to the housing is configured on one board 41, and realizes the function of one server.
  • the CPU 42, the memory 43, the interface control LSI 45, and the like mounted on each server board 47 may be configured by the semiconductor device 34 based on the third embodiment. In this case, the same effect as that obtained by the third embodiment can be obtained.
  • the server needs to be operating constantly, and in particular, it is necessary to operate stably without any system down or malfunction in any operating situation.
  • the present invention to a semiconductor device that constitutes an apparatus that requires such reliability, it is possible to enhance resistance to soft errors in the entire apparatus and improve reliability. Further, since the circuit overhead in each semiconductor device is small, the power consumption of the entire apparatus can be reduced, and further, the amount of heat generated by the apparatus can be reduced.
  • the form in the present invention can be applied to an apparatus including a semiconductor device having a built-in flip-flop, such as an aircraft, a plant, an elevator, a railway, a heavy machine, an automobile, Devices such as measuring instruments that are equipped with a plurality of electronic control boards and that require reliability are also included.
  • a semiconductor device having a built-in flip-flop such as an aircraft, a plant, an elevator, a railway, a heavy machine, an automobile.
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Abstract

　ソフトエラーに対する耐性の異なる複数のラッチ回路と、前記複数のラッチ回路にクロックを供給するクロック分配部と、を備えたフリップフロップであって、前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップ。

Description

フリップフロップ、半導体集積回路、半導体デバイスおよびブレードサーバ
　本発明は、論理回路の構成要素としてフリップフロップを使用する半導体集積回路等に関し、特にソフトエラーに対して耐性を有するフリップフロップを使用する半導体集積回路等に関する。
　半導体集積回路の微細化および高集積化の急進に伴い、環境放射線（アルファ線や中性子線など）により発生するソフトエラーの影響が拡大している。特に近年では、従来のメモリセル起因のソフトエラーに加え、論理回路起因のソフトエラーの頻度の増加が問題になりつつある。論理回路起因のソフトエラーとしては、主に、フリップフロップ回路やラッチ回路で保持している１ビットのデータ（０／１）が、放射線の影響によって反転する現象があり、これをシングルイベントアップセット（Single Event Upset、以下、「ＳＥＵ」と記す）と呼ぶ。ＳＥＵによって発生したエラーデータが次段のフリップフロップで誤ラッチされたり、また、制御系の設定値を保持しているレジスタ回路などでＳＥＵが発生したりすると、回路は誤作動を起こすという問題がある。さらに、ＳＥＵを含むソフトエラーが発生した場合も、新たなデータが更新されたり、再起動等されたりすることによって正常に復帰してしまうため、ハードエラー（ハードウェアの固定故障）と異なりエラーの要因特定が困難であるといった問題もある。
　ソフトエラーの主要因である中性子線は、電荷を持たず物理的に遮蔽することが困難なため、半導体集積回路においては、放射線の影響を受けにくいデバイス構造や、多重化回路方式などによる対策が主流になっている。論理回路起因のソフトエラーについては、以下のようなソフトエラー耐性回路が提案されている。
　非特許文献１には、高ソフトエラー耐性のラッチ回路として、入力分割された２入力型のインバータを用いて、入力データを保持するノードとフィードバックループを二重化した構成を有するＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路が開示されている。
　特許文献１には、「反転回路から構成されており、２以上の入力端子を有するフィードバック回路と、前記フィードバック回路の前記入力端子に、クロックに同期して、入力信号又は前記入力信号と同相の信号を入力する入力回路と、を備え、前記フィードバック回路は、２以上の前記入力端子に、同時に前記入力信号又は前記入力信号と同相の信号が入力されたときのみ、前記入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路。」が開示されている。
　また、特許文献２には、「入力信号が入力される入力端子と、前記入力信号を書き込むためのクロック信号が入力されるクロック端子とを有し、書き込まれた前記入力信号を保持して出力する複数のマスタラッチであって、前記複数のマスタラッチの入力端子は共通接続され、前記入力信号は少なくとも前記クロック信号の立ち上がりと立ち下がりで規定される書き換え期間にわたって一方の論理レベルが維持され、前記書き換え期間中に前記入力信号が書き込まれる複数のマスタラッチと、前記複数のマスタラッチの出力に接続された入力を有する多数決論理回路と、前記多数決論理回路の出力に接続された入力を有し且つ前記多数決論理回路の入力に接続された出力を有する１つのスレーブラッチとを有し、前記クロック信号の立ち下がりと立ち上がりで規定される保持期間にのみ、前記多数決論理回路の出力が前記複数のマスタラッチの入力に供給される、フリップフロップ回路。」が開示されている。
特開２００７－３１２１０４号公報 特許第３９３０５１３号
T.Calin他 著「Upset Hardened Memory Design for Submicron CMOS Technology」IEEE Nuclear Science VOL43、No.6 Dec 1996
　非特許文献１に開示されたラッチ回路は冗長化手法を用いるため、当該ラッチ回路を搭載したフリップフロップは、１個あたりの回路オーバヘッドが大きくなる。その結果、フリップフロップを大量に使用する半導体集積回路に当該ラッチ回路の搭載されたフリップフロップを適用した場合、回路規模（面積）が増大し、製造コストが増加するという課題を有する。また、回路規模増加に伴う消費電力や発熱量の増加も問題となる。
　また、特許文献１に開示されたラッチ回路、および特許文献２に開示されたフリップフロップ回路のいずれについても非特許文献１に開示されたラッチ回路と同様、冗長化手法を用いるため、回路規模（面積）が増大し、製造コストの増加、および、回路規模増加に伴う消費電力や発熱量の増加といった同様の課題を有する。
  そこで本発明では、回路オーバヘッドが小さく、かつ、ソフトエラーへの耐性が高い、高ソフトエラー耐性のフリップフロップおよび、それを用いた半導体集積回路を提供する。
　本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次のとおりである。
ソフトエラーに対する耐性の異なる複数のラッチ回路と、前記複数のラッチ回路にクロックを供給するクロック分配部と、を備えたフリップフロップである。
（１）記載のフリップフロップであって、前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップである。
　本発明によれば、回路オーバヘッドが小さく、かつ、ソフトエラーへの耐性が高い、高ソフトエラー耐性のフリップフロップおよび、それを用いた半導体集積回路を提供することができる。
は、本発明に係る実施の形態１におけるフリップフロップの基本構成の一例を示す図である。 は、本発明に係る実施の形態１のフリップフロップに供給するクロック波形の一例を示す図である。 は、本発明に係る実施の形態１におけるフリップフロップの内部の詳細回路（高ソフトエラー耐性ラッチ回路およびラッチ回路の内部回路例）の一例を示す図である。 は、本発明に係る実施の形態１におけるクロックデューティ可変部の詳細な構成の一例と、動作波形クロックデューティ可変部の構成と動作波形の一例を示す図である。 は、本発明に係る実施の形態１における可変遅延部の構成の一例を示す図である。 は、本発明に係る実施の形態１におけるフリップフロップによるソフトエラー低減効果を示す図である。 は、本発明に係る実施の形態２におけるフリップフロップの構成の一例を示す図である。 は、本発明に係る実施の形態３における半導体集積回路および半導体デバイスを示す図である。 は、本発明に係る実施の形態４における半導体集積回路の論理回路構成の一例を示す図である。 は、本発明に係る実施の形態４における半導体集積回路の論理回路構成の変形例を示す図である。 は、本発明に係る実施の形態５における半導体集積回路の論理回路構成を一例を示す図である。 は、本発明に係る実施の形態６におけるブレードサーバーの構成の一例を示す図である。 は、従来のフリップフロップの基本回路構成を示す図である。 は、従来のフリップフロップの動作波形を示す図である。
　以下、本発明に係る実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。
　ここでまず始めに、図１３を用いて、本発明者等が本発明の前提として検討した従来のフリップフロップの基本構成の一例について説明する。
  図１３に示すフリップフロップ１００は、直列に接続された２段のラッチ回路１０１、１０２と、ラッチ回路にクロックを供給するクロック分配部４とを有して構成される。一般に、入力側から見て前段のラッチ回路１０１はマスタラッチ、後段のラッチ回路１０２はスレーブラッチと呼ばれる。
  クロック分配部４は、２個のインバータ５１cを有して構成される。２個のインバータ５１cはそれぞれ、マスタクロック７（ＣＬＫ）と同相のクロック４a（ＣＫ）と反転クロック４ｂ（ＣＫＢ）とをラッチ回路１０１、１０２に供給する。
  ラッチ回路１０１、１０２は、クロックのＨ／Ｌレベルに従って、入力データの保持とスルー出力を行う回路であり、それぞれデータを保持するためのフィードバックループ回路を構成する２個のインバータ５１a、５１bと、入力データの取り込みとスルー出力の動作を制御するためのトランスミッションゲート（アナログスイッチ）４９a、５０a、４９b、５０bとを有して構成される。
  トランスミッションゲート４９a、５０a、４９b、５０bは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが並列に接続された形で構成され、２つのトランジスタのゲート電極に接続されるクロックに従って、ソース-ドレイン間の入出力経路を開閉するスイッチとして動作する。
  トランスミッションゲート４９a、５０a、４９b、５０bには、それぞれクロック分配部４からクロック４ａ（ＣＫ）と反転クロック４ｂ（ＣＫＢ）とが供給され、図１３のトランスミッションゲート５０a、５０bでは、クロック４ａ（ＣＫ）がＨレベル（＝反転クロック４ｂ（ＣＫＢ）がＬレベル）の場合にオンとなり、クロック４ａ（ＣＫ）がＬレベル（＝反転クロック４ｂ（ＣＫＢ）がＨレベル）の場合にオフとなる。一方、トランスミッションゲート４９a、４９bは、接続されているクロックの極性が逆のため、クロック４ａ（ＣＫ）がＨレベルでオフ、Ｌレベルでオンするように動作する。
　次に、図１４を用いて、フリップフロップ１００の動作波形の一例を説明する。図１４は、マスタクロック７（ＣＬＫ）と、入力端子Ｄからラッチ回路１０１（マスタラッチ）に入力される入力データ５と、マスタラッチの出力データ１０１ａ（Ｍ）、ラッチ回路１０２（スレーブラッチ）から出力端子Ｑへの出力データ６の波形を示す。また、入力データ５とマスタラッチの出力データ１０１ａとの波形間にマスタラッチ１０１の動きを示し、マスタラッチの出力データ１０１ａと出力データ６との波形間にスレーブラッチ１０２の動きを示す。
  （１）の時点は、マスタクロック７（ＣＬＫ）がＬレベルからＨレベルに変化した場合である。（１）では、先述のようにトランスミッションゲート４９a、４９bはオフ、トランスミッションゲート５０a、５０bはオンとなる。このとき、マスタラッチ１０１は、データ入力の経路が切断され、フィードバックループ回路が形成されるため、クロックがＨレベルになった瞬間に、入力されていた入力データ５をラッチ（保持）し、インバータ５１aで反転してマスタラッチの出力データ１０１aとして出力する。一方、スレーブラッチ１０２は、フィードバックループの経路が切断され、入力経路がオンとなるため、マスタラッチの出力データ１０１ａをインバータ５１bで反転し、スルーで出力端子６へ出力する。
  （２）の時点は、マスタクロック７（ＣＬＫ）がＨレベルからＬレベルに変化した場合である。（２）では、トランスミッションゲート４９a、４９bはオン、トランスミッションゲート５０a、５０bはオフとなり、スレーブラッチ１０２でフィードバックループ回路が形成される。スレーブラッチ１０２はクロックがＬレベルになった瞬間にマスタラッチ１０１から出力されていたマスタラッチの出力データ１０１aをラッチし、フリップフロップ１００の出力データ６として出力端子Ｑに出力する。一方、マスタラッチ１０１は次のクロックの立ち上がりで新たなデータを取り込むために、入力データ５をインバータ５１aで反転してスルーでマスタラッチの出力データ１０１aとして出力しておく。このとき、スレーブラッチ１０２の入力経路がオフになっているのでマスタラッチの出力データ１０１ａがスレーブラッチ１０２に取り込まれることはない。
  （１）’の時点は、マスタクロック７（ＣＬＫ）が再度ＬレベルからＨレベルに変化したタイミングである。（１）’で、マスタラッチ１０１は、（２）の時点でマスタラッチの出力データ１０１aとして出力していた新たなデータをラッチ（保持）する。スレーブラッチ１０２はマスタラッチ１０１でラッチされたマスタラッチの出力データ１０１ａをインバータ５１bで反転して、スルーで出力端子Ｑへ出力する。このようにフリップフロップ１００は、交互に保持動作を繰り返すマスタラッチとスレーブラッチとを使用し、クロックの立ち上がり（または立ち下がり）のタイミングでデータを取り込み、次のクロックの立ち上がり（または立ち下がり）までデータを保持する動作を実現している。
（実施例１）
　以下、本発明に係る実施の形態１を図１～６を用いて説明する。
　図１に、本発明に係る実施の形態１におけるフリップフロップの基本構成の一例示す。フリップフロップ１は、ソフトエラーへの耐性が高い、高ソフトエラー耐性ラッチ回路２と、ラッチ回路３、クロック分配部４とを有して構成され、高ソフトエラー耐性ラッチ回路２がマスタラッチ、ラッチ回路３がスレーブラッチとして動作する。このとき、高ソフトエラー耐性ラッチ回路２（マスタラッチ）からの出力データ２aは、ラッチ回路３（スレーブラッチ）に入力される。
　図２に、図１に示すフリップフロップ１に供給するクロック波形を示す。
  通常、フリップフロップに供給されるクロックは（ＣＬＫ）７は、一般的にはデューティ（クロック信号の１周期におけるＨレベルとＬレベルの時間比）が５０％の状態で使用されるが、本発明に係る実施の形態１では、フリップフロップ１の外部に、クロックのデューティを変化させることのできるクロックデューティ可変部８を備える。このクロックデューティ可変部８でマスタクロック７（ＣＬＫ）のデューティを変化させ、デューティ可変クロック（ＤＣＬＫ）９をフリップフロップ１に供給する。このとき、デューティ可変クロック（ＤＣＬＫ）９は任意のデューティ値を取りうる。
　図３に、フリップフロップ１の内部の詳細回路（高ソフトエラー耐性ラッチ回路およびラッチ回路の内部回路例）の一例を示す。
  ここでは、高ソフトエラー耐性ラッチ回路３（マスタラッチ）としてＤＩＣＥラッチ回路を、ラッチ回路２（スレーブラッチ）として高ソフトエラー耐性でない普通のラッチ回路を仮定する。
  高ソフトエラー耐性ラッチ回路２は、トランスミッションゲート１０、１１、１２、１３と、入力分割された２入力型のインバータ１４、１５、１６、１７とを有して構成される。
  高ソフトエラー耐性ラッチ回路２への入力は２系統に分けられ、片方の入力は、トランスミッションゲート１０を介して、インバータ１４のｐＭＯＳとインバータ１５のｎＭＯＳのゲートに接続され、もう片方の入力はトランスミッションゲート１１を介してインバータ１４のｎＭＯＳとインバータ１５のｐＭＯＳのゲートに接続される。
  インバータ１４の出力はインバータ１６のｎＭＯＳとインバータ１７のｐＭＯＳのゲートに接続され、インバータ１５の出力はインバータ１６のｐＭＯＳとインバータ１７のｎＭＯＳのゲートに接続される。
  ここで、インバータ１６の出力はトランスミッションゲート１２を介して、インバータ１４のｐＭＯＳとインバータ１５のｎＭＯＳのゲートに接続され、さらに、インバータ１７の出力もトランスミッションゲート１３を介して、インバータ１４のｎＭＯＳとインバータ１５のｐＭＯＳのゲートに接続され、全体で２系統のフィードバックループが形成される。
  一方、ラッチ回路３は、トランスミッションゲート１８、１９と、インバータ２０、２１とを有して構成される。
  ここで、図示していないが、トランスミッションゲート１０乃至１３、１８、１９には、図１３と同様に、クロック４ａ（ＣＫ）と反転クロック４ｂ（ＣＫＢ）とが接続されており、トランスミッションゲート１０、１１、１９はクロック４a（ＣＫ）がＬレベル、反転クロック４b（ＣＫＢ）がＨレベルのときにオンとなり、クロック４a（ＣＫ）がＨレベル、反転クロック４b（ＣＫＢ）がＬレベルのときにオフとなる。一方、トランスミッションゲート１２、１３、１８は、接続されているクロックの極性が逆のため、クロック４a（ＣＫ）がＨレベル、反転クロック４b（ＣＫＢ）がＬレベルのときにオンとなるように動作する。
  そのため、図３に示す回路構成では、クロック４ａ（ＣＫ）の立ち上がりで高ソフトエラー耐性ラッチ回路２（マスタラッチ）２が入力データ５をラッチし、クロック４ａ（ＣＫ）がＨレベルの時間帯はそのままマスタラッチ２がデータを保持し、クロック４ａ（ＣＫ）がＬレベルの時間帯ではラッチ回路３（スレーブラッチ）がデータを保持するように動作する。
　次に、高ソフトエラー耐性ラッチ回路２においてＳＥＵが発生したときの回復動作について説明する。例えば、高ソフトエラー耐性ラッチ回路が“０”を保持しているときにインバータ１６の出力が“０”→“１”に反転してしまった場合、インバータ１４のｐＭＯＳとインバータ１５のｎＭＯＳのゲートに“１”が入力される。しかし、インバータ１４は、ｐＭＯＳ／ｎＭＯＳの両方がオフとなるため、出力はハイインピーダンス状態となり、しばらくの間はエラーになる前の状態の出力“１”を保つ（＝エラーをマスクする）ことができる。一方、インバータ１５は、ｐＭＯＳ／ｎＭＯＳの両方がオンとなるため、中間電位が出力されてしまう。しかし、中間電位でオンされるインバータ１６のｐＭＯＳの駆動力は、正常電圧でオンされているｎＭＯＳ側の駆動力に比べて小さいため、インバータ１６の出力は“０”となり、すなわち反転前の正しい値に回復する。インバータ１７もｎＭＯＳ側に中間電位が入力されるが、ｐＭＯＳ側がもともとオフのため、中間電位でｎＭＯＳがオンされて正しい値“０”が出力される。
  このように、２箇所のノードが同時に反転する場合を除いてＳＥＵを回避することができる。
　図４に、クロックデューティ可変部８の詳細な構成の一例と、マスタクロック７と、遅延させたクロック２２aと、デューティ可変クロック９の動作波形とを示す。
  クロックデューティ可変部８は、可変遅延部２２（詳細な構成は図５）と遅延設定部２４と、論理和素子（ＯＲゲート）２３とを有して構成される。
  可変遅延部２２は、遅延設定部２４により設定された遅延設定値２４aに基づいて、遅延する時間量である遅延時間量Ｔｄだけマスタクロック７（ＣＬＫ）を遅延させ、遅延させたクロック２２a（ＣＬＫd）を出力する。
  論理和素子２３は、マスタクロック７（ＣＬＫ）と遅延させたクロック２２a（ＣＬＫd）との論理和をとり、デューティ可変クロック９（ＤＣＬＫ）を出力する。
　図５に、可変遅延部２２の構成の一例を示す。
  可変遅延部２２は、遅延素子２５とセレクタ２６とを有して構成される。
  遅延素子２５は、図５に示すように複数設けられており、可変遅延部２２の内部の通過経路は複数存在する。
  セレクタ回路２６は、入力される遅延設定値２４aに従って、可変遅延部２２の内部の通過経路を選択する。
  遅延時間量Ｔdはどの通過経路を選択するか、つまり、遅延素子２５をいくつ通過数するか、により可変である。
  ここで、可変遅延部２２の遅延素子２５の個数は任意の個数で良く、通過経路も遅延素子２５の個数に応じて任意に設定することができる。
　図６に、本発明に係る実施の形態１におけるフリップフロップ１によるソフトエラー低減効果を示す。
  図６は、マスタクロック７（ＣＬＫ）、ＳＥＵ発生時の従来のフリップフロップ１００から出力端子Ｑへの出力データ６a（１）、フリップフロップ１に入力されるデューティ可変クロック９（ＤＣＬＫ）、ＳＥＵ発生時の本発明に係る実施の形態１のフリップフロップ１から出力端子（Ｑ’とする）への出力データ６b（２）を示している。
  波形（１）の出力データ６ａは、ＳＥＵが発生しときの、ソフトエラーに耐性を持たない通常のフリップフロップ１００からの出力データＱである。正常な出力データをＬレベルとし、ＳＥＵ発生時のエラー出力をＨレベルで示している。通常のフリップフロップでは、クロック１周期の間に、マスタラッチが保持している間（クロックがＨレベルの時）にエラーが発生する範囲ＳＥＵ（１）と、スレーブラッチが保持している間（クロックがＬレベルの時）にエラーが発生するＳＥＵ（２）の範囲が存在する。
　一方、本発明に係る実施の形態１におけるフリップフロップ１では、まず、マスタラッチを高ソフトエラー耐性のラッチ回路にすることでＳＥＵ（１）の範囲でのエラー出力を回避することができる。さらに、供給するクロックのデューティを調整し、ここではクロックのＨレベルの時間を長くし、エラーの発生しないＳＥＵ（１）の範囲を広げる（＝スレーブラッチ側で発生するＳＥＵ（２）の時間を狭める）ことで、フリップフロップ全体のソフトエラー率を低減することができる。
  以上のようにして、本発明に係る実施の形態１では高ソフトエラー耐性のフリップフロップ１を実現することができる。
  また、本発明に係る実施の形態１のフリップフロップ１では、２段のラッチ回路（マスタラッチとスレーブラッチ）のうち、スレーブラッチは通常のラッチ回路のままで、マスタラッチのみをソフトエラーに対して高耐性な回路にすればよいため、両方のラッチを高耐性化する従来の高ソフトエラー耐性フリップフロップと比較して、回路オーバヘッドを小さくでき、さらにフリップフロップ１個当たりの消費電力も低減できるという効果を有する。さらに、上記の構成によりスレーブラッチのデータ保持時間が短くなるため、スレーブラッチでＳＥＵが発生した場合にフリップフロップが出力するエラー（反転）データの時間幅が短くなり、次段のフリップフロップで誤ラッチされる影響を小さくすることができる。
　ここで、高ソフトエラー耐性ラッチ回路２としては、DICEラッチ回路に限られず特許文献１に記載したような高ソフトエラー耐性のラッチ回路を用いても良い。特許文献１には、通常は２個のインバータによるフィードバックループ回路を用いて構成されるラッチ回路を、４個以上の偶数個のインバータを使って長いフィードバックループを構成し、データがラッチされるまでの時間を長くすることで、放射線などの影響によってラッチ内部に発生する短い時間のノイズパルスでは誤ラッチ（データ反転）が起きないようにするラッチ回路が開示されている。さらに、複数箇所からデータを入力する構成にすることで、フィードバックループを長くしたことによる動作速度の劣化を防いでいる。また、フリップフロップについても、内部のマスタラッチとスレーブラッチに上記構成のラッチ回路を用いることで、複数ノードが同時に反転する場合を除き、ＳＥＵが発生しないため、高ソフトエラー耐性なフリップフロップを実現できる。
  また、クロックデューティ可変部８は、図４に示した構成に限らず、例えばＰＬＬ（Phase Locked Loop）回路や、ＤＬＬ（Digital Locked Loop）回路のように、クロックの周波数を可変できる回路を用いて実現しても良い。これらの回路は電源電圧や周囲温度が変化した場合でも、発生するクロックの周波数やディーティが変動しにくいという効果を有する。
  また、クロックのデューティの可変範囲については、ラッチ回路の性能や、論理回路での配線遅延時間によって限界があるが、ここでは全てのフリップフロップが正常に動作する範囲内とすることが望ましい。
　また、図５には、遅延設定部２４からの遅延設定値２４aに基づき可変遅延部２２のセレクタ２６が通過経路を選択する方法が示されているが、遅延設定部２４が可変遅延部２２に内蔵されていてもよい。
  また、図１では、クロックデューティ可変部８はフリップフロップ１の外部に配置されているが、クロックデューティ可変部８がフリップフロップ１の内部に配置されていてもよい。
（実施例２）
　以下、本発明に係る発明の実施の形態２を、図７を用いて説明する。
  図７は、本発明に係る実施の形態２のフリップフロップの構成の一例を示したものである。
  本発明に係る実施の形態２のフリップフロップ２７は、高ソフトエラー耐性ラッチ回路２９と、ラッチ回路２８、クロック分配部４とを有して構成され、高ソフトエラー耐性ラッチ回路２９がスレーブラッチ、ラッチ回路２８がマスタラッチとして動作する。
  さらに、フリップフロップ２７の外部にクロックデューティ可変部８を備え、高ソフトエラー耐性のスレーブラッチ２９の側でのデータ保持時間が長くなるようにマスタクロック７（ＣＬＫ）のデューティを調整するデューティ可変クロック（ＤＣＬＫ）９を生成し、さらに、フリップフロップ２７はそのデューティ可変クロック９に基づき動作する。以上のようにして、本発明に係る実施の形態２では高ソフトエラー耐性のフリップフロップを実現することができる。
　また、本発明に係る実施の形態１のフリップフロップ２７では、２段のラッチ回路（マスタラッチとスレーブラッチ）のうち、マスタラッチは通常のラッチ回路のままで、スレーブラッチのみをソフトエラーに対して高耐性な回路にすればよいため、両方のラッチを高耐性化する従来の高ソフトエラー耐性フリップフロップと比較して、回路オーバヘッドを小さくでき、さらにフリップフロップ１個当たりの消費電力も低減できるという効果を有する。
  さらに、実施の形態１と同様に、上記の構成によりスレーブラッチのデータ保持時間が短くなるため、スレーブラッチでＳＥＵが発生した場合にフリップフロップが出力するエラー（反転）データの時間幅が短くなり、次段のフリップフロップで誤ラッチされる影響を小さくすることができる。
（実施例３）
　以下、本発明に係る実施の形態３を、図８を用いて説明する。
  図８は、半導体集積回路および半導体デバイスに、本発明に係る実施の形態１のフリップフロップを適用した場合の構成を示したものである。
  図８には、半導体集積回路３３と、当該半導体集積回路３３が搭載された半導体デバイス３４と、当該半導体集積回路３３に含まれる論理回路部３１の回路例との一例を示す。
　半導体集積回路３３は、論理回路部３１とその他の周辺回路３２とを有して構成される。
  また、半導体集積回路３３は様々なタイプのパッケージに実装され、半導体デバイス３４として回路基板などに実装される。
　論理回路部３１は、フリップフロップ１と、クロックデューティ可変部８と、組合せ論理回路３０とを有して構成される。ここで、図８では論理回路部３１におけるフリップフロップとして、実施の形態１のフリップフロップ１を使用しているが、これに限られない。また、複数のフリップフロップのうち、一部のフリップフロップに高ソフトエラー耐性のフリップフロップを用いてもよく、実施の形態１と実施の形態２のフリップフロップを組み合わせて用いても良い。
  ここで、フリップフロップ１には、高ソフトエラー耐性のラッチ回路（マスタラッチ）でのデータ保持時間が長くなるようにマスタクロックのデューティを調整したデューティ可変クロック９（ＤＣＬＫ）を供給することで、回路オーバヘッドの低減、消費電力の低減、誤ラッチによる影響の低減を実現することができるという効果を有する。
　以上のように、半導体集積回路３３では、実施の形態１や実施の形態２等に示されたフリップフロップ１とクロックデューティ可変部８を搭載することで、ソフトエラーに対し高耐性な半導体集積回路３３および半導体デバイス３４を実現することができる。
  また、半導体集積回路３３で使用されるフリップフロップ１は、従来の高ソフトエラー耐性フリップフロップと比較して回路オーバヘッドが小さく、また、クロックデューティ可変部８の回路規模も半導体集積回路全体に比べると無視できるくらい小さいため、従来の高ソフトエラー耐性フリップフロップと比較しても、ソフトエラーに対し高耐性な半導体集積回路３３を低コストで製造することができる。さらに回路オーバヘッドが小さくなるために消費電力や発熱量を低減することができる。
  なお、半導体集積回路３３の論理回路構成は、フリップフロップを使用する回路であれば、上記回路構成に限るものではない。また、本半導体集積回路３３では、外部からマスタクロック７を供給する構成になっているが、回路内部にクロック発生部を備える構成でも良い。また、半導体デバイス３５とは、論理回路部３１でフリップフロップが使用されているものであれば、ＣＰＵや、マイクロコンピュータ、ＤＳＰ、周辺回路にフリップフロップを使用するメモリＩＣ等も含まれる。
（実施例４）
　以下、本発明に係る実施の形態４を、図９～１０を用いて説明する。
  図９および図１０は、図８に示した論理回路部３１の回路構成の変形例である。
　図９は、半導体集積回路３３内部の論理回路部３１に、実施の形態１を基本とする高ソフトエラー耐性のフリップフロップ１と、ソフトエラーに耐性の無い従来のフリップフロップ１００と、を併用した構成である。論理回路部３１では、入力データＡ１、Ｂ１を処理する回路のフリップフロップに、実施の形態１における高ソフトエラー耐性フリップフロップ１を適用し、さらにデューティ可変クロック９（ＤＣＬＫ）を供給することでソフトエラー発生率（ＳＥＲ：Soft Error Rate）の低減を実現する。
  但し、タイミングマージンが小さく、クロックのデューティが変えられない回路部分に適用された高ソフトエラー耐性フリップフロップ３５には、通常のマスタクロック７を供給する。
  さらに、入力データＣ１を処理する回路のフリップフロップには、ソフトエラーに耐性の無い従来のフリップフロップ１００を適用し、クロックはマスタクロック７（ＣＬＫ）を供給する。
　論理回路によって使用するフリップフロップと供給するクロックの種類を使い分けることで、高ソフトエラー耐性と論理規模を最適化した高ソフトエラー耐性の半導体集積回路３３および半導体デバイス３４を実現できる。
　図１０は、実施の形態４を基本とし、さらに動作周波数の異なるフリップフロップを併用する場合の構成を示したものである。周波数の異なる複数のデューティ可変クロック（ＤＣＬＫ１、ＤＣＬＫ２）を出力可能なクロックデューティ可変部３７を有し、２種類のデューティ可変クロック３７ａ、３７ｂを出力することができる。
  クロックデューティ可変部３７は、ＰＬＬ回路のように、複数のクロック周波数を出力可能な回路であれば何でも良い。
　論理回路部３１では、入力データＡ１、Ｂ１を処理する回路のフリップフロップに、実施の形態１における高ソフトエラー耐性フリップフロップ１を適用し、さらにデューティ可変クロック３７ａ（ＤＣＬＫ１）を供給することでソフトエラー発生率を低減することができる。
  ここで、入力データＣ１を処理する回路のフリップフロップ３６は、他のフリップフロップと動作周波数が異なるため、入力データＡ１、Ｂ１の回路と同じく実施の形態１における高ソフトエラー耐性フリップフロップ１を適用するが、供給するクロックは、別の周波数のデューティ可変クロック４１ｂ（ＤＣＬＫ２）を供給する。
  また、入力データＤ１を処理する回路のフリップフロップには、ソフトエラーに耐性の無い従来のフリップフロップ１００を適用し、クロックはマスタクロック７（ＣＬＫ）を供給する。
  論理回路によって使用するフリップフロップおよび供給クロックを使い分けることで、高ソフトエラー耐性と論理規模を最適化した高ソフトエラー耐性の半導体集積回路３３および半導体デバイス３４を実現できる。
（実施例５）
　以下、本発明に係る実施の形態５を、図１１を用いて説明する。
  論理回路部におけるフリップフロップは、クロック同期式の順序回路や、カウンタ回路のほかに、論理回路における設定値などのデータを保持するレジスタ回路としても使用される。一般的なレジスタ回路の場合、常時トグルするクロック信号は使わず、データの書き込み／読み出し時にだけ単発パルスのクロック信号を使って動作し、書き込み／読み出しの動作が終わるとクロック信号はどちらかのレベルで待機状態になる。
  特にレジスタ回路では、書き込み動作に比べてデータを保持している時間がほとんどであるため、ＳＥＵに対しては、待機時のクロックレベル側で使われているラッチの高耐性化が効果的となる。
  例えば、クロックの立ち上がりエッジで動作するタイプのフリップフロップをレジスタ回路に使用し、書き込み／読み出し動作以外の間のクロックはＬレベルである場合、クロックがＬレベルのときにデータが保持されるスレーブラッチ側の高耐性化が効果的となる。
　図１１は、図８に示した論理回路部３１の回路構成の変形例である。
  図１１は、図８の半導体集積回路３３内部の論理回路部３１に、実施の形態２を基本とするフリップフロップをレジスタ回路に適用した場合の論理構成の一例である。
  データＡ１、Ｂ１、Ｃ１の出力をＡＮＤ（論理積）ゲート３８でマスクするための制御信号２７ａを出力するレジスタ回路に、実施の形態２の高ソフトエラー耐性フリップフロップ２７を使用する。　　フリップフロップ２７には、制御データ３９（ＣＴＲＬ）と、書き込み用の単発クロック信号４０（ＷＣＬＫ）が入力されており、ＷＣＬＫは制御データを書き込む時に一時的にＨレベルになるが、それ以外の動作時は常にＬレベルとなる。この時、実施の形態２の高ソフトエラー耐性フリップフロップ２７では、常にスレーブラッチ側でデータが保持されることになるが、スレーブラッチは高ソフトエラー耐性のラッチ回路で構成されているため、ＳＥＵは発生せず、レジスタ回路としてのソフトエラー率を低減することができる。
　以上のように、常時クロックが供給されないレジスタ回路のフリップフロップに対しても、本発明の高耐性フリップフロップを適用することで、高ソフトエラー耐性の半導体集積回路３３および半導体デバイス３４を実現できる。
（実施例６）
　以下、本発明に係る実施の形態６を、図１２を用いて説明する。
  図１２に、実施の形態３の半導体デバイスを搭載したブレードサーバーの構成の一例を示す。
  ブレードサーバー４８とは、1つの筐体に複数台のサーバーを搭載させたものであり、具体的には、ブレードと呼ばれるサーバ基板４７を、筐体に複数枚挿すことで構成される。
  サーバー基板４７は、主に、情報処理用のＣＰＵ４２と、ＣＰＵの外部記憶領域として使用するメモリ４３と、外部インターフェース制御用のＬＳＩ４５と、基板上のマスタクロックを生成するクロック発生部４４と、サーバー筐体に接続するための外部コネクタ４６と、が１枚のボード４１の上に構成されており、１台のサーバーの機能を実現する。
  ここで、実施の形態６のブレードサーバー４８では、それぞれのサーバー基板４７に搭載されるＣＰＵ４２や、メモリ４３、インターフェース制御ＬＳＩ４５などを、実施の形態３を基本とした半導体デバイス３４で構成することができ、その場合には、実施の形態３により得られる効果と同様の効果を得ることができる。
　また、サーバーは常時稼働している必要があり、特にどんな動作状況でもシステムダウンや誤作動することなく安定して動作することが必要である。このような信頼性が要求される装置に対し、装置を構成する半導体デバイスに本発明を適用することにより、装置全体でのソフトエラーに対する耐性を強化し、信頼性を向上することができる。
  また、各半導体デバイスにおける回路オーバヘッドが小さいために、装置全体の消費電力も低減することができ、さらには装置の発熱量も低減できる。
  なお、本発明における形態は、上記ブレードサーバーなどの情報処理装置以外にも、フリップフロップが内蔵された半導体デバイスを搭載する装置に適用可能であり、航空機、プラント、エレベータ、鉄道、重機、自動車、計測器、など、複数の電子制御基板を搭載し、信頼性が要求されるような装置も含まれる。
　１・２７・３５・３６・３９・１００　フリップフロップ
　２・２９　高ソフトエラー耐性ラッチ回路
　３　ラッチ回路
　４　クロック分配部
　４ａ　クロック（ＣＫ）
　４ｂ　反転クロック（ＣＫＢ）
　５　入力データ（Ｄ）
　６　出力データ（Ｑ）
　７　マスタクロック（ＣＬＫ）
　８・３７　クロックデューティ可変部
　９　デューティ可変クロック（ＤＣＬＫ）
　１０～１３・１８・１９・４９・５０　トランスミッションゲート
　１４～１７　入力分割型２入力インバータ
　２０・２１・５１　インバータ
　２２　可変遅延部
　２２ａ　遅延クロック（ＣＬＫｄ）
　２３　ＯＲ（論理和）ゲート
　２４　遅延設定部
　２４ａ　遅延設定値
　２５　遅延素子
　２６　セレクタ
　３０　組合せ論理回路
　３１　論理回路部
　３２　周辺回路
　３３　半導体集積回路
　３４　半導体デバイス
　３７ａ　デューティ可変クロック（ＤＣＬＫ１）
　３７ｂ　デューティ可変クロック（ＤＣＬＫ２）
　３８　ＡＮＤ（論理積）ゲート
　４０　制御データ（ＣＴＲＬ）
　４１　書き込み用クロック（ＷＣＬＫ）
　４２　ＣＰＵ
　４３　メモリ
　４４　クロック発生回路
　４５　コネクタ
　４６　回路基板
　４７　サーバー基板
　４８　ブレードサーバー
　１０１ａ　中間データ（Ｍ）
　１０１・１０２　ラッチ回路

Claims (14)

  1. ソフトエラーに対する耐性の異なる複数のラッチ回路と、
    前記複数のラッチ回路にクロックを供給するクロック分配部と、
    を備えたフリップフロップ。
  2. 請求項１記載のフリップフロップであって、
    前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップ。
  3. 請求項２記載のフリップフロップであって、
    前記第一のラッチ回路は、インバータとトランスミッションゲートの組合せ回路を複数有する回路であることを特徴とするフリップフロップ。
  4. 請求項２または３に記載のフリップフロップであって、
    前記第二のラッチ回路は、インバータとトランスミッションゲートの組合せ回路を１つ有する回路であることを特徴とするフリップフロップ。
  5. 請求項２乃至４のいずれかに記載のフリップフロップであって、
    前記クロック分配部では、前記第一のラッチ回路および前記第二のラッチ回路の耐性に応じてデューティを変化させたクロックを送信することを特徴とするフリップフロップ。
  6. 請求項２乃至５のいずれかに記載のフリップフロップであって、
    前記クロック分配部では、前記第一のラッチ回路がＨｉｇｈとなる時間が前記第二のラッチ回路がＨｉｇｈとなる時間よりも長くなるように調整されたクロックを送信することを特徴とするフリップフロップ。
  7. 請求項２乃至６のいずれかに記載のフリップフロップであって、
    さらに、任意の遅延時間量だけ遅延させたクロックを前記クロック分配部に出力するクロックデューティ可変部を有することを特徴とするフリップフロップ。
  8. 請求項７記載のフリップフロップであって、
    前記クロックデューティ可変部は、任意の遅延時間量を設定する遅延設定部と前記遅延時間量に基づきマスタクロックを遅延させる可変遅延部と、前記マスタクロックと前記可変遅延部により遅延されたクロックとの論理和をとる論理和素子と、を有することを特徴とするフリップフロップ。
  9. 請求項２乃至８のいずれかに記載のフリップフロップであって、
    前記第一のラッチ回路がマスタラッチで、前記第二のラッチ回路がスレーブラッチであることを特徴とするフリップフロップ。
  10. 請求項２乃至８のいずれかに記載のフリップフロップであって、
    前記第一のラッチ回路がスレーブラッチで、前記第二のラッチ回路がマスタラッチであることを特徴とするフリップフロップ。
  11. 請求項７または８に記載のフリップフロップであって、
    前記クロックデューティ可変部は、複数の異なる周波数のクロックを出力することを特徴とするフリップフロップ。
  12. 請求項１乃至１１のいずれかに記載のフリップフロップを搭載した半導体集積回路。
  13. 請求項１２記載の半導体集積回路を搭載した半導体デバイス。
  14. 請求項１乃至１１のいずれかに記載のフリップフロップが複数搭載されたブレードサーバ。
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