JP5457727B2 - 半導体集積回路装置 - Google Patents
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Description
図1は本発明の第1の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。
図5は本発明の第2の実施の形態を示す回路図である。図5において図1と同一の構成要素には同一符号を付して説明を省略する。
図7は本発明の第3の実施の形態を示す回路図である。図7において図1と同一の構成要素には同一符号を付して説明を省略する。
図9は本発明の第4の実施の形態を示す回路図である。図9において図1と同一の構成要素には同一符号を付して説明を省略する。
┌───────┬────────┬───────┐
│ 回路 │ セル長[μm] │ 遅延[ps]│
├───────┼────────┼───────┤
│遅延回路11 │ 0.840 │ 255 │
├───────┼────────┼───────┤
│遅延回路55 │ 0.672 │ 229 │
├───────┼────────┼───────┤
│遅延回路12 │ 0.672 │ 322 │
└───────┴────────┴───────┘
この表1に示すように、第1及び第4の実施の形態における遅延回路12は、遅延回路11よりも小さいセル長で構成可能で、且つ遅延回路11よりも長い遅延時間を得ることができる。また、遅延回路12は、遅延回路55と同様のセル長で構成可能で、遅延回路55よりも長い遅延時間を得ることができることが分かる。
図11は本発明の第5の実施の形態を示す回路図である。図11において図9と同一の構成要素には同一符号を付して説明を省略する。
図15は遅延回路の変形例を示す回路図である。図15において図1と同一の構成要素には同一符号を付して説明を省略する。図15の遅延回路は、遅延回路12のトランジスタPT21,NT21,PT22,NT22を縦続接続したものである。なお、2段目以降のトランジスタの符号は図示を省略する。
Claims (5)
- 入力に基づいて充電点に充電を行う第1のトランジスタと前記入力に基づいて放電点から放電を行う第2のトランジスタとにより構成される第1のインバータと、
前記充電点と前記放電点との間に、ドレイン・ソース路が並列に設けられたP型の第3のトランジスタ及びN型の第4のトランジスタと、
前記充電点又は前記放電点の電位を反転させて前記第3及び第4のトランジスタのゲートに供給して、前記充電点又は前記放電点から前記入力の遅延信号を得る第2のインバータと
を具備したことを特徴とする半導体集積回路装置。 - 入力に基づいて充放電点に充電を行う第1のトランジスタと前記入力に基づいて前記充放電点から放電を行う第2のトランジスタとにより構成される第1のインバータと、
前記充放電点と出力端との間に、ドレイン・ソース路が並列に設けられたP型の第3のトランジスタ及びN型の第4のトランジスタと、
前記充放電点の電位を反転させて前記第3及び第4のトランジスタのゲートに供給して、前記出力端から前記入力の遅延信号を得る第2のインバータと
を具備したことを特徴とする半導体集積回路装置。 - 入力端と出力端との間に、ドレイン・ソース路が並列に設けられた一導電型の第3のトランジスタ及び他導電型の第4のトランジスタにより構成される放電回路と、
入力信号に基づいて、前記入力端に接続された充放電点に充電を行う第1のトランジスタと前記入力信号に基づいて前記充放電点から放電を行う第2のトランジスタとにより構成される第1のインバータと
前記入力端の電位を反転させて前記第3及び第4のトランジスタのゲートに供給する第2のインバータと
を備え、
前記出力端から前記入力端の電位を反転させた遅延信号を出力する
ことを特徴とする半導体集積回路装置。 - 状態保持ノードを充電する第1の充電経路と、
前記状態保持ノードの電荷を放電させる第1の放電経路と、
前記第1の充電経路又は前記第1の放電経路のいずれか一方を、前記入力及び前記遅延信号に基づく遷移期間に、データ信号に基づいて導通させるスイッチング部と
を具備したことを特徴とする請求項1乃至3のいずれか1つに記載の半導体集積回路装置。 - 前記第1及び第2のインバータは、いずれもP型のトランジスタとN型のトランジスタとによって構成され、
前記第1及び第2のインバータ中のP型のトランジスタと前記第3のトランジスタとは、第1のアクティブ領域に構成され、
前記第1及び第2のインバータ中のN型のトランジスタと前記第4のトランジスタとは、第2のアクティブ領域に構成される
ことを特徴とする請求項1又は2のいずれか一方に記載の半導体集積回路装置。
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