JP5369764B2 - 半導体装置 - Google Patents
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Description
(付記1)
複数の回路ユニットを有し、前記複数の回路ユニットの出力が他の回路ユニットの入力にフィードバックされ、2以上の入力端子を有するデータ保持回路と、
2以上のクロックにそれぞれ同期して、前記データ保持回路の前記2以上の入力端子に入力信号を入力する2以上の入力回路と、を備え、
前記データ保持回路は、前記2以上の入力端子に同時に前記入力信号が入力されかつ前記2以上のクロックが同時に変化した時のみ、前記2以上の入力端子に正帰還がかかることを特徴とするラッチ回路。(1)(図7)
(付記2)
前記回路ユニットは、反転回路であることを特徴とする付記1に記載のラッチ回路。(図7)
(付記3)
前記入力回路は、相補のクロック信号に応じて開閉するトランスファーゲートであることを特徴とする付記1または2に記載のラッチ回路。(図7)
(付記4)
前記入力回路は、相補のクロック信号に応じて動作する反転回路であることを特徴とする付記1から3のいずれかに記載のラッチ回路。(図11)
(付記5)
付記1から4のいずれかに記載のラッチ回路を2段直列に接続し、前段の前記2以上の入力回路と後段の前記2以上の入力回路とに、逆相の前記2以上のクロックを供給することを特徴とするフリップフロップ回路。(2)(図10)
(付記6)
クロック分配回路と、
前記クロック分配回路から供給されるクロックを分離して2以上の分離クロックを生成するクロック分離回路と、
付記1から4のいずれかに記載のラッチ回路と、を備え、
前記2以上の入力回路に、前記2以上の分離クロックが供給されることを特徴とする半導体装置。(3)(図6、図7)
(付記7)
前記クロック分離回路は、所定以上の電気容量がある前記クロック分配回路のノードに設けられることを特徴とする付記6に記載の半導体装置。(4)(図6、図7)
(付記8)
クロック分配回路と、
前記クロック分配回路から供給されるクロックを分離して2以上の分離クロックを生成するクロック分離回路と、
請求項5に記載のフリップフロップ回路と、を備え、
前段および後段の前記2以上の入力回路に、前記2以上の分離クロックが供給されることを特徴とする半導体装置。(5)(図6、図10)
(付記9)
前記クロック分離回路は、所定以上の電気容量がある前記クロック分配回路のノードに設けられることを特徴とする付記8に記載の半導体装置。
2 第2入力端子
3 出力端子
11 データ保持回路
22 クロック分配回路(クロックツリー)
IV1〜IV4、IV21〜IV24 反転回路(インバータ)
TG1、TG2、TG1A、TG2A、TG1B、TG2B トランスファーゲート
Claims (4)
- 複数の回路ユニットを有し、前記複数の回路ユニットの出力が他の回路ユニットの入力にフィードバックされ、第1入力端子及び第2入力端子を有するデータ保持回路と、
クロック信号を第1クロック信号と第2クロック信号に分離するクロック分離回路と、
前記第1クロック信号から第1分離クロック信号及び前記第1分離クロック信号と逆相の第2分離クロック信号を生成する第1クロック信号生成回路と、
前記第2クロック信号から第3分離クロック信号及び前記第3分離クロック信号と逆相の第4分離クロック信号を生成する第2クロック信号生成回路と、
前記第1分離クロック信号及び前記第2分離クロック信号により制御する第1トランスファーゲートと、
前記第3分離クロック信号及び前記第4分離クロック信号により制御する第2トランスファーゲートと、
入力データを第1入力データと第2入力データに分配する入力データ分配回路と、を備え、
前記第1入力データは前記第1トランスファーゲートに入力され、前記第2入力データは前記第2トランスファーゲートに入力され、前記第1入力データが前記第1トランスファーゲートを通過した第1通過データは前記第1入力端子に入力され、前記第2入力データが前記第2トランスファーゲートを通過した第2通過データは前記第2入力端子に入力され、
前記データ保持回路は、前記第1通過データの前記第1入力端子への入力と前記第2通過データの前記第2入力端子への入力が同時である時のみ、前記第1入力端子及び前記第2入力端子に正帰還がかかることを特徴とする半導体装置。 - フリップフロップ部と、クロック部と、入力データを第1入力データと第2入力データに分配する入力データ分配回路と、を備え、
前記フリップフロップ部は、2段直列に接続した第1および第2ラッチ回路を有し、
前記第1および第2ラッチ回路は、それぞれ、
第1および第2トランスファーゲートと、
複数の回路ユニットを有し、前記複数の回路ユニットの出力が他の回路ユニットの入力にフィードバックされ、前記第1および第2トランスファーゲートの出力が入力する2つの入力端子を有するデータ保持回路と、を有し、
前記第1および第2入力データが前記第1ラッチ回路の前記第1および第2トランスファーゲート入力し、前記第1ラッチ回路の逆相の2つの出力が前記第2ラッチ回路の前記第1および第2トランスファーゲート入力し、
前記クロック部は、
クロック信号を第1クロック信号と第2クロック信号に分離するクロック分離回路と、
前記第1クロック信号から第1分離クロック信号及び前記第1分離クロック信号と逆相の第2分離クロック信号を生成する第1クロック信号生成回路と、
前記第2クロック信号から第3分離クロック信号及び前記第3分離クロック信号と逆相の第4分離クロック信号を生成する第2クロック信号生成回路と、を有し、
前記第1ラッチ回路の前記第1トランスファーゲートおよび前記第2ラッチ回路の前記第1トランスファーゲートは、前記第1分離クロック信号および前記第2分離クロック信号により制御され、
前記第1ラッチ回路の前記第2トランスファーゲートおよび前記第2ラッチ回路の前記第2トランスファーゲートは、前記第3分離クロック信号および前記第4分離クロック信号により制御され、
前記第1ラッチ回路の前記第1トランスファーゲートおよび前記第2トランスファーゲートの開閉動作と、前記第2ラッチ回路の前記第1トランスファーゲートおよび前記第2トランスファーゲートの開閉動作は反対になることを特徴とする半導体装置。 - 前記半導体装置に前記クロック信号を供給するクロック分配回路をさらに有し、
前記クロック分離回路は、前記クロック分配回路に設けられた所定以上の電気容量を有する素子の出力から、前記第1クロック信号および第2クロック信号を分離することを特徴とする請求項1記載の半導体装置。 - 前記半導体装置に前記クロック信号を供給するクロック分配回路をさらに有し、
前記クロック分離回路は、前記クロック分配回路に設けられた所定以上の電気容量を有する素子の出力から、前記第1クロック信号および第2クロック信号を分離することを特徴とする請求項2記載の半導体装置。
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