WO2010011048A2 - 반도체 발광소자 및 그 제조방법 - Google Patents

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WO2010011048A2
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light emitting
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semiconductor light
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이상열
김성균
최희석
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엘지이노텍주식회사
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    • H—ELECTRICITY
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    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
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    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Definitions

  • the embodiment relates to a semiconductor light emitting device and a method of manufacturing the same.
  • Group III-V nitride semiconductors include optical devices including blue / green light emitting diodes (LEDs), high-speed switching devices such as metal semiconductor field effect transistors (MOSFETs) and hetero junction field effect transistors (HEMTs), and light sources for lighting or display devices. It has been applied to a variety of applications.
  • the light emitting device using the group III nitride semiconductor has a direct transition band gap corresponding to the region from visible light to ultraviolet light, and high efficiency light emission can be realized.
  • the nitride semiconductor is mainly used as a light emitting diode (LED) or a laser diode (LD), and research for improving a manufacturing process or light efficiency has been continued.
  • LED light emitting diode
  • LD laser diode
  • the embodiment provides a semiconductor light emitting device including a plurality of discontinuous melting points on at least one side of a substrate, and a method of manufacturing the same.
  • the embodiment provides a semiconductor light emitting device including a plurality of melting points having a predetermined interval on at least one side of the substrate and a method of manufacturing the same.
  • the embodiment provides a semiconductor light emitting device and a method of manufacturing the same, such that the melting point occupies less than 15% on at least one side of the substrate.
  • the embodiment provides a semiconductor light emitting device capable of forming a melting point in a discontinuous point form at any one of a side center, an upper end, and a lower end of a substrate, and a method of manufacturing the same.
  • the embodiment provides a semiconductor light emitting device and a method of manufacturing the same, which allow to form a discontinuous melting point and roughness diverged from the side of the substrate.
  • a semiconductor light emitting device includes a substrate including a plurality of discontinuous melting points on at least one side; And a light emitting structure including a plurality of compound semiconductor layers on the substrate.
  • a semiconductor light emitting device includes a substrate including a plurality of discontinuous melting points on at least one side; And a light emitting structure including a plurality of compound semiconductor layers on the substrate.
  • a semiconductor light emitting device may include: a substrate including a plurality of discontinuous melting points spaced at regular intervals on at least one side surface; And a plurality of compound semiconductor layers on the substrate.
  • a method of manufacturing a semiconductor light emitting device may include forming a light emitting structure including a plurality of compound semiconductor layers on a substrate; Irradiating laser light along the chip boundary line of the light emitting structure to discontinuously form a plurality of melting points within the substrate; And separating the individual chips along the chip boundary lines using the melting point of the substrate.
  • the embodiment can improve light extraction efficiency by forming roughness on at least one side of the substrate of the semiconductor light emitting device.
  • the embodiment forms a plurality of discontinuous melting points and cracks in the form of cracks on the side of the substrate, thereby improving the yield of the semiconductor light emitting device without damaging the light emitting structure.
  • the melting point of the side surface of the substrate is formed to be within 15%, it is not necessary to remove the melting point, thereby improving inconvenience in manufacturing process due to the removal of the melting point.
  • FIG. 1 is a side cross-sectional view illustrating a semiconductor light emitting device according to a first embodiment.
  • FIG. 2 to 8 are views illustrating a manufacturing process of a semiconductor light emitting device according to the first embodiment of FIG. 1.
  • FIG. 9 is a side cross-sectional view illustrating a process of manufacturing a semiconductor light emitting device according to the second embodiment.
  • FIG. 10 is a side cross-sectional view illustrating a process of manufacturing a semiconductor light emitting device according to a third embodiment.
  • FIG. 11 is a side cross-sectional view illustrating a process of manufacturing a semiconductor light emitting device according to a fourth embodiment.
  • each layer, region, pattern, or structure is described as being formed “on” or “under” a substrate, each layer (film), region, pad, or pattern. Where “on” and “under” include both “directly” and “indirectly”.
  • FIG. 1 is a side cross-sectional view of a semiconductor light emitting device according to an embodiment.
  • the semiconductor light emitting device 100 may include a substrate 110 and a light emitting structure 120.
  • the substrate 110 may include a light transmissive substrate such as sapphire substrate (Al 2 O 3 ) or glass.
  • the substrate 110 may be selected from the group consisting of GaN, SiC, ZnO, Si, GaP, GaAs, Ga 2 O 3 , a growth substrate, an insulating substrate, a conductive substrate, and the like.
  • the embodiment will be described as an example of the sapphire substrate.
  • an uneven pattern may be formed on an upper surface of the substrate 110.
  • At least one side surface 113 of the substrate 110 has a plurality of melting points 115 in the form of discrete points.
  • the melting point 115 may be formed on one side, both sides, or all sides of the substrate 110.
  • the plurality of melting points 115 are spaced apart at regular intervals T1 along the side surface 113 of the substrate 110 in the horizontal direction.
  • the interval T1 is preferably about 10um, and may be formed at a minimum of 7.5um and a maximum of 15um.
  • the melting point 115 may be formed at a predetermined height D1 or a depth at a lower end of the substrate 110.
  • the height D1 may be formed at a position of about 30% to about 70% of the lower end of the substrate relative to the thickness of the substrate 110.
  • the thickness of the substrate 110 may be 100 ⁇ 150um.
  • the area occupied by the plurality of melting points 115 in each side surface 113 of the substrate 110 may be formed within a range of 15% of the area of the side surface.
  • the area occupied by the melting point 115 may be formed within 4% of the total surface area of the semiconductor light emitting device 100.
  • the side surface 113 of the substrate 110 includes a roughness 117, and the roughness 117 is formed by branching to the melting point 115 formed on the side surface 113 of the substrate 110 in a crack shape. do.
  • the intervals of the plurality of roughnesses 117 may be formed at the same intervals as the intervals (eg, T1) of the melting points 115. It doesn't.
  • the roughness 117 may be branched in a crack form around some or all melting points of the melting point 115, and the branching directions may be the same or different.
  • the branching direction of the roughness 117 may be formed in an irregular direction with respect to the melting point 115, for example, may be formed in a vertical direction or / and an oblique direction, but is not limited thereto.
  • the shape or size of the roughness 117 may be the same or different from each other, and may be changed within the technical scope of the embodiment.
  • a plurality of group 2 to group 6 compound semiconductor layers may be formed in a pattern shape or a layer shape on the substrate 110.
  • a buffer layer and / or an undoped semiconductor layer may be formed on the substrate 110.
  • the buffer layer may be selected from Group III-V compound semiconductors such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and the lattice constant between the substrate and the compound semiconductor. Will reduce the difference.
  • the undoped semiconductor layer may be implemented as an undoped GaN-based semiconductor, but is not limited thereto.
  • the light emitting structure 120 is formed on the substrate 110.
  • the light emitting structure 120 may be formed of any one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction using a Group III-V compound semiconductor layer.
  • the light emitting structure 120 includes, for example, a first conductive semiconductor layer 121, an active layer 123, and a second conductive semiconductor layer 125.
  • the first conductive semiconductor layer 121 may be formed on the substrate 110.
  • the first conductive semiconductor layer 121 is a compound semiconductor of a Group III-V group element doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected.
  • the first conductive semiconductor layer 110 is an N-type semiconductor layer
  • the first conductive dopant includes an N-type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductive semiconductor layer 121 may function as an electrode contact layer, and may be formed as a single layer or a multilayer, but is not limited thereto.
  • the active layer 123 may be formed as a single quantum well structure or a multi quantum well structure.
  • the active layer 123 may be formed using a compound semiconductor material of Group III-V group elements, and a period of a well layer and a barrier layer, for example, In x Al y Ga (1-xy) N well layer / In a Al b Ga ( 1-ab) can be formed with a period of N barrier layer (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1, 0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1, 0 ⁇ a + b ⁇ 1).
  • an n-type dopant may be doped or not doped in the lower barrier layer of the active layer 123, and a dopant concentration different from a dopant concentration of another barrier layer may be formed in the uppermost barrier layer.
  • Can have A conductive cladding layer may be formed on or under the active layer 123, and the conductive cladding layer may be formed of an AlGaN-based semiconductor.
  • the second conductive semiconductor layer 125 is formed on the active layer 123.
  • the second conductive semiconductor layer 125 is a compound semiconductor of a Group III-V group element doped with a second conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected.
  • the second conductive semiconductor layer 125 is a P-type semiconductor layer
  • the second conductive dopant includes a P-type dopant such as Mg and Ze.
  • the second conductive semiconductor layer 125 may function as an electrode contact layer, and may be formed as a single layer or a multilayer, but is not limited thereto.
  • the first conductive semiconductor layer 121 may be a P-type semiconductor
  • the second conductive semiconductor layer 125 may be formed of an N-type semiconductor
  • a third conductive semiconductor layer (not shown), for example, an N-type semiconductor layer or a P-type semiconductor layer may be formed on the second conductive semiconductor layer 125.
  • the light emitting structure 120 may include at least one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction structure.
  • At least one layer of the light emitting structure 120 may be formed of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). But it is not limited thereto.
  • the light emitting structure 120 may have other semiconductor layers formed on or under the first conductive semiconductor layer 121, the active layer 123, and the second conductive semiconductor layer 125.
  • a second electrode layer may be formed on the second conductive semiconductor layer 125 or the third conductive semiconductor layer (not shown).
  • the second electrode layer includes ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), IrOx, RuOx, RuOx / And at least one of ITO, Ni / IrOx / Au, Ni / IrOx / Au / ITO, and metal oxides, but are not limited to these materials.
  • the second electrode layer may be formed of a material consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a selective combination thereof.
  • a first electrode 151 may be formed on the first conductive semiconductor layer 121, and a second electrode 153 may be formed on the second conductive semiconductor layer 125 or / and the second electrode layer. have.
  • the formation region of the first electrode 151 may be exposed in the first conductive semiconductor layer 121 by a mesa etching process.
  • the mesa etching method may be formed along the circumference of the light emitting structure 120, or may be performed to expose some semiconductor layers.
  • the plurality of melting points 115 formed on the side surface 113 of the substrate 110 may be formed to have a minimum size or a minimum area on the side surface of the substrate 110 to improve light extraction efficiency. That is, since the light is not transmitted at the melting point 115 without being transmitted, by forming the melting point 115 at a minimum ring size at the side surface 113 of the substrate 110, light absorption may be minimized, thereby external quantum efficiency. Can improve.
  • the roughness 117 formed around the melting point 115 of the substrate 110 changes the critical angle of incident light, so that the light incident to the roughness 117 can easily escape to the outside.
  • the melting point 115 formed on at least one side of the side surfaces 113 of the substrate 110 may be removed through dry or / and wet etching.
  • FIG. 2 to 8 illustrate a method of manufacturing a semiconductor light emitting device according to the embodiment.
  • a plurality of compound semiconductor layers may be formed on the substrate 110 by using a group 2 to group 6 compound semiconductor.
  • the growth equipment of the plurality of compound semiconductor layers may include an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, It can be formed by metal organic chemical vapor deposition (MOCVD) and the like, but is not limited to such equipment.
  • the substrate 110 may include a light transmissive substrate such as sapphire substrate (Al 2 O 3 ) or glass.
  • the substrate 110 may be selected from the group consisting of GaN, SiC, ZnO, Si, GaP, and GaAs, Ga 2 O 3 , a growth substrate, an insulating substrate, and a conductive substrate.
  • the embodiment will be described as an example of the sapphire substrate.
  • an uneven pattern may be formed on an upper surface of the substrate 110.
  • a plurality of group 2 to group 6 compound semiconductor layers may be formed in a pattern shape or a layer shape on the substrate 110.
  • a buffer layer and / or an undoped semiconductor layer may be formed on the substrate 110.
  • the buffer layer may be selected from Group III-V compound semiconductors such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and the lattice constant between the substrate and the compound semiconductor. Will reduce the difference.
  • the undoped semiconductor layer may be implemented as an undoped GaN-based semiconductor, but is not limited thereto.
  • the light emitting structure 120 is formed on the substrate 110.
  • the light emitting structure 120 may be formed of any one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction using a Group III-V compound semiconductor layer.
  • the light emitting structure 120 includes, for example, a first conductive semiconductor layer 121, an active layer 123, and a second conductive semiconductor layer 125.
  • the first conductive semiconductor layer 121 may be formed on the substrate 110.
  • the first conductive semiconductor layer 121 is a compound semiconductor of a Group III-V group element doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected.
  • the first conductive dopant includes an N-type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductive semiconductor layer 121 may function as an electrode contact layer, and may be formed as a single layer or a multilayer, but is not limited thereto.
  • the active layer 123 may be formed as a single quantum well structure or a multi quantum well structure.
  • the active layer 123 may be formed using a compound semiconductor material of Group III-V group elements, and a period of a well layer and a barrier layer, for example, In x Al y Ga (1-xy) N well layer / In a Al b Ga ( 1-ab) with a period of N barrier layer (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1, 0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1, 0 ⁇ a + b ⁇ 1) Can be formed.
  • an n-type dopant may be doped or not doped in the lower barrier layer of the active layer 123, and a dopant concentration different from a dopant concentration of another barrier layer may be formed in the uppermost barrier layer.
  • Can have A conductive cladding layer may be formed on or under the active layer 123, and the conductive cladding layer may be formed of an AlGaN-based semiconductor.
  • the second conductive semiconductor layer 125 is formed on the active layer 123.
  • the second conductive semiconductor layer 125 is a compound semiconductor of a Group III-V group element doped with a second conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected.
  • the second conductive semiconductor layer 125 is a P-type semiconductor layer
  • the second conductive dopant includes a P-type dopant such as Mg and Ze.
  • the second conductive semiconductor layer 125 may function as an electrode contact layer, and may be formed as a single layer or a multilayer, but is not limited thereto.
  • the first conductive semiconductor layer 121 may be a P-type semiconductor
  • the second conductive semiconductor layer 125 may be formed of an N-type semiconductor
  • a third conductive semiconductor layer (not shown), for example, an N-type semiconductor layer or a P-type semiconductor layer may be formed on the second conductive semiconductor layer 125.
  • the light emitting structure 120 may include at least one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction structure.
  • At least one layer of the light emitting structure 120 may be formed of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). But it is not limited thereto.
  • the light emitting structure 120 may have other semiconductor layers formed on or under the first conductive semiconductor layer 121, the active layer 123, and the second conductive semiconductor layer 125.
  • a second electrode layer may be formed on the second conductive semiconductor layer 125 or the third conductive semiconductor layer (not shown).
  • the first electrode layer includes ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), IrOx, RuOx, RuOx / It includes, but is not limited to, at least one of ITO, Ni / IrOx / Au, Ni / IrOx / Au / ITO, and metal oxides.
  • the second electrode layer may be formed of a conductive material including Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a combination thereof.
  • the second electrode layer may be formed before or after mesa etching, but is not limited thereto.
  • mesa etching is performed on the light emitting structure 120.
  • the mesa etching is etched to a predetermined depth from the upper side of the light emitting structure 120 along the boundary line of the individual chip (1CHIP), the etched region is formed with a separation groove 131.
  • the separation groove 131 may be formed to expose a portion of the first conductive semiconductor layer 121.
  • the separation groove 131 may not be formed.
  • FIG. 5 is a plan view illustrating an example of irradiation of laser light on a substrate back surface.
  • the laser light 140 is irradiated through the lower surface of the substrate 110.
  • the laser light 140 moves along the chip boundary line 133 from the bottom surface of the substrate 110.
  • a condensation point for focusing the laser light 140 on the inside of the substrate 110 is formed.
  • the polishing process may be performed.
  • the thickness of the substrate 110 for the laser processing may be about 100 to 150 ⁇ m.
  • the melting region may be defined as a melting point
  • the crack may be defined as roughness
  • the laser light 140 may include, for example, an Nd: YVO laser as a semiconductor laser, the wavelength is, for example, about 355 nm, the oscillation type uses, for example, a Q switch pulse, and the repetition frequency is, for example, about 30 kHz.
  • Speed may be set to, for example, 200 mm / sec or more. Here, the speed can be preferably set within the range of 200 ⁇ 450mm / sec.
  • FIG. 6 is a cross-sectional view taken along the line A-A of FIG. 5
  • FIG. 7 is a cross-sectional view taken along the line B-B of FIG. 5.
  • a plurality of light collecting points are formed in the inner center area of the substrate 110 by the laser light 140, and the light collecting points are formed of a plurality of melting points 115 in the form of points.
  • the height D1 of the light collecting point may be formed in an area of about 30% to 70% of the thickness of the substrate with respect to the lower end of the substrate 110.
  • the plurality of melting points 115 may be formed in the substrate 110 at regular intervals T1 along the chip boundary line 133. Since the plurality of melting points 115 are formed in a discontinuous point shape inside the substrate 110, debris does not occur around the melting point of the substrate 110.
  • the gap T1 of the melting point 115 may be formed to about 7.5 ⁇ 15um.
  • the interval T1 of 10 ⁇ m of the melting point 115 may be formed at the interval of the product of the repetition frequency 30 kHz of the laser light 140 and the speed 300 mm / sec.
  • the repetition frequency or / and speed may vary depending on the spacing of the plurality of melting points 115.
  • the region of the melting point 115 may be formed as the minimum area on the side surface of the substrate.
  • the laser beam 140 may be processed one or more times.
  • the number of irradiation times of the laser light 140 and the irradiation direction may be changed according to the thickness and characteristics of the substrate 110.
  • the laser light 140 may be irradiated along all chip boundary lines 133 or along a plurality of chip boundary lines. Accordingly, a plurality of melting points 115 may be formed in a discontinuous point shape in the horizontal direction on all sides or at least one side of the substrate 110 of each chip.
  • roughness 117 branched in a crack shape is formed around the substrate 110.
  • the roughness 117 may be formed in a crack shape at all melting points or some melting points.
  • the roughness 117 may have the same or different direction in which the branching to the center of each melting point 115 is different, and may be formed in different shapes or sizes.
  • the shape, size, and branching direction of the roughness 117 are not limited.
  • the chip when the melting point 115 is formed inside the substrate 110 along a chip boundary line, even if a relatively small force is applied along the chip boundary line, the chip may be separated in units of chips. Accordingly, the surface of the light emitting structure 120 or the bottom of the substrate can be easily separated by a chip unit without any damage.
  • At least one side surface 113 of the separated substrate 110 may have the melting point 115 arranged at a predetermined height D1 or at a predetermined interval T1.
  • An area occupied by the melting point 115 formed on the side surface 113 of the substrate 110 may be formed within 15% of the side surface area.
  • the area occupied by the melting point 115 may be formed within 4% of the surface area of the semiconductor light emitting device 100. Accordingly, absorption of light emitted from the light emitting structure 120 by the melting point 15 may be minimized at the side surface 113 of the substrate 110.
  • the roughness 117 formed on the side surface 113 of the substrate 110 may change the critical angle of the incident light, thereby improving external quantum efficiency.
  • the melting point 115 formed on the side surface 113 of the substrate 110 may not be removed. This process is complicated and can reduce the damage and yield of the light emitting structure.
  • the embodiment does not perform the melting point etching process, it is possible to prevent the light emitting structure 120 from being damaged and to improve the use yield.
  • the melting point 115 formed on the side surface 113 of the substrate 110 may be removed through a wet or / and dry etching process, which may remove the light absorption region.
  • the first electrode 151 may be formed on the first conductive semiconductor layer 121 and the second electrode 153 may be formed on the second conductive semiconductor layer 125.
  • the first electrode 151 and the second electrode 153 may be formed before the chip separation, but the order of forming the electrodes is not limited.
  • a plurality of melting points are formed discontinuously on the side surface of the substrate of the semiconductor light emitting device, thereby minimizing light absorption emitted from the light emitting structure.
  • the manufacturing process can be improved.
  • the external quantum efficiency may be improved by using roughness formed on the side surface of the substrate together with the melting point.
  • FIG. 9 is a side cross-sectional view illustrating a process of manufacturing a semiconductor light emitting device according to the second embodiment.
  • the same parts as in the first embodiment are referred to the first embodiment, and redundant description thereof will be omitted.
  • a plurality of discontinuous first melting points 115 are formed near the inner center of the substrate 110, roughness 117 is formed at the first melting point 115, and the substrate 110 is formed.
  • a plurality of second melting points 119 are discontinuous at a predetermined depth D2 at the lower end thereof.
  • the first melting point 115 and the second melting point 119 may be formed in a point shape at predetermined intervals T1 and T2, respectively.
  • An interval T1 of the plurality of first melting points 115 eg, 7.5 ⁇ m to 15 ⁇ m
  • an interval T2 of the plurality of second melting points 119 eg, 7.5 to 15 ⁇ m
  • the plurality of first melting points 115 may be formed in a discontinuous point shape, and then the plurality of second melting points 119 may be formed.
  • Roughness 117 may be formed in some or all of the plurality of first melting points 115, and roughness (not shown) may be formed in some or all of the plurality of second melting points 119.
  • the chip may be separated with less force by performing laser light processing on at least two different positions through the lower surface of the substrate 110.
  • FIG. 10 is a side cross-sectional view illustrating a process of manufacturing a semiconductor light emitting device according to a third embodiment.
  • the same parts as in the first embodiment will be described with reference to the first embodiment, and redundant description thereof will be omitted.
  • a plurality of third melting points 117A are formed in a discontinuous point shape at a predetermined depth D3 from the lower end of the substrate 110.
  • the plurality of third melting points 117A are formed at a predetermined interval (T3, for example, 7.5 to 15 ⁇ m) in a horizontal direction inside the substrate 110, and roughness is partially or entirely on the third melting points 117A. (Not shown) may be formed.
  • At least two circuits of laser light may be irradiated on the bottom surface of the substrate 110.
  • FIG. 11 is a side cross-sectional view illustrating a process of manufacturing a semiconductor light emitting device according to the fourth embodiment.
  • the same parts as in the first embodiment are referred to the first embodiment, and redundant description thereof will be omitted.
  • laser light may be irradiated on the light emitting structure 120 on the substrate 110.
  • a plurality of fourth melting points 115B are formed in a discontinuous point shape at a predetermined depth near the upper end of the substrate 110.
  • the plurality of fourth melting points 115B may be formed at a predetermined interval (for example, 7.5 to 15 ⁇ m) along the side surface of the substrate, and the number of irradiation of the laser light may include at least two times.
  • a roughness 117B branched in a crack form from the fourth melting point 115B may be formed in part or all of the fourth melting point 115B.
  • a fifth melting point (not shown) may be formed in the substrate 110 at the same position as that of the first embodiment.
  • the fifth melting point may be formed by irradiating laser light through a lower surface of the substrate or before forming the fourth melting point 115B.
  • the embodiment can improve light extraction efficiency by forming roughness on at least one side of the substrate of the semiconductor light emitting device.
  • the embodiment forms a plurality of discontinuous melting points and cracks in the form of cracks on the side of the substrate, thereby improving the yield of the semiconductor light emitting device without damaging the light emitting structure.
  • the embodiment forms a plurality of melting points in a region of 15% or less on the side surface of the substrate, and thus it is not necessary to remove the melting point, thereby improving the inconvenience in manufacturing.
  • the embodiment can provide a semiconductor light emitting device such as an LED.
  • the embodiment can improve the reliability according to the manufacturing process of the semiconductor light emitting device.
  • the embodiment can improve the light efficiency of the semiconductor light emitting device.
  • the embodiment may be applied to a light source packaging a semiconductor light emitting device in an illumination field, an indication field, a display field, and the like.

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다. 실시 예에 따른 반도체 적어도 한 측면에 불연속적인 복수의 용융점을 포함하는 기판; 및 상기 기판 위에 복수의 화합물 반도체층을 포함하는 발광 구조물을 포함한다.

Description

반도체 발광소자 및 그 제조방법
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
III-V족 질화물 반도체는 청색/녹색 발광 다이오드(LED)를 비롯한 광 소자, MOSFET(Metal Semiconductor Field Effect Transistor), HEMT(Hetero junction Field Effect Transistors) 등의 고속 스위칭 소자, 조명 또는 표시 장치의 광원 등으로 다양하게 응용되고 있다. 특히 III족 질화물 반도체를 이용한 발광소자는 가시광선에서 자외선까지의 영역에 대응하는 직접 천이형 밴드 갭을 갖고, 고효율 광 방출을 실현할 수 있다.
상기 질화물 반도체는 주로 LED(Light Emitting Diode) 또는 레이저 다이오드(LD)로 활용되고 있으며, 제조 공정이나 광 효율을 개선하기 위한 연구가 지속되고 있다.
실시 예는 기판의 적어도 한 측면에 불연속적인 복수의 용융점을 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판의 적어도 한 측면에 일정한 간격을 갖는 복수의 용융점을 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판의 적어도 한 측면에 용융점이 차지하는 면적이 15% 미만이 되도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판의 측면 센터, 상단, 하단 중 어느 한 부분에 용융점을 불연속적인 포인트 형태로 형성시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판 측면에 불연속적인 용융점과 이로부터 분기된 러프니스를 형성시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 적어도 한 측면에 불연속적인 복수의 용융점을 포함하는 기판; 및 상기 기판 위에 복수의 화합물 반도체층을 포함하는 발광 구조물을 포함한다. 하는 반도체 발광소자.
실시 예에 따른 반도체 발광소자는, 적어도 한 측면에 일정 간격으로 이격된 불연속인 복수의 용융점을 포함하는 기판; 및 상기 기판 위에 복수의 화합물 반도체층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 복수의 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계; 상기 발광 구조물의 칩 경계 라인을 따라 상기 기판에 레이저 광을 조사하여, 상기 기판 내부에 복수의 용융점을 불연속적으로 형성하는 단계; 및 상기 기판의 용융점을 이용하여 상기 칩 경계 라인을 따라 개별 칩으로 분리하는 단계를 포함한다.
실시 예는 반도체 발광 소자의 기판의 적어도 한 측면에 러프니스를 형성시켜 줌으로써, 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 기판 측면에 불연속적인 복수의 용융점과 크랙 형태의 러프니스를 형성시켜 줌으로써, 발광 구조물에 손상을 주지 않아 반도체 발광소자의 수율을 개선시켜 줄 수 있다.
실시 예는 기판 측면의 용융점이 15% 이내의 면적으로 형성됨으로써, 용융점을 제거하지 않아도 되므로, 용융점 제거에 따른 제조 공정상의 불편함을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2 내지 도 8은 도 1의 제1실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 9는 제2실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도이다.
도 10은 제3실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도이다.
도 11은 제4실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도이다.
이하, 실시 예에 따른 반도체 발광소자에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다. 이하, 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 기준은 도면을 참조하여 설명될 수 있으며, 또한 각 층의 두께는 일 예로 설명된 것이며, 도면의 두께로 한정되지는 않는다.
실시 예에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
도 1은 실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110) 및 발광 구조물(120)을 포함한다.
상기 기판(110)은 사파이어 기판(Al203) 또는 유리와 같은 투광성 기판을 포함할 수 있다. 또한 상기 기판(110)은 GaN, SiC, ZnO, Si, GaP, 그리고 GaAs, Ga203, 성장용 기판, 절연기판, 도전성 기판 등으로 이루어진 군에서 선택될 수 있다. 이하, 실시 예에서는 사파이어 기판의 예로 설명하기로 한다. 또한 상기 기판(110)의 상면에는 요철 패턴이 형성될 수도 있다.
상기 기판(110)의 적어도 한 측면(113)에는 복수의 용융점(115)이 불연속적인 포인트 형태로 형성된다. 상기 용융점(115)은 상기 기판(110)의 한 측면, 양 측면 또는 모든 측면에 형성될 수 있다. 상기 복수의 용융점(115)은 상기 기판(110)의 측면(113)을 따라 수평 방향으로 일정 간격(T1)을 갖고 이격된다. 여기서, 상기 간격(T1)은 바람직하게 10um 정도이며, 최소 7.5um의 간격, 최대 15um의 간격으로 형성될 수 있다.
상기 용융점(115)의 형성 위치는 상기 기판(110)의 하단에서 소정 높이(D1) 또는 깊이로 형성될 수 있다. 상기 높이 D1은 상기 기판(110)의 두께에 비해 상기 기판 하단 기준으로 30%~70% 정도의 위치에 형성될 수 있다. 여기서, 상기 기판(110)의 두께는 100~150um일 수 있다.
상기 기판(110)의 각 측면(113)에서 복수의 용융점(115)이 차지하는 면적은 그 측면의 면적 대비 15% 이내의 범위로 형성될 수 있다. 또한 상기 용융점(115)이 차지하는 면적은 상기 반도체 발광소자(100)의 전 표면적의 4% 이내의 범위로 형성될 수 있다.
상기 기판(110)의 측면(113)에는 러프니스(117)를 포함하며, 상기 러프니스(117)는 상기 기판(110)의 측면(113)에 형성된 용융점(115)에 크랙 형태로 분기되어 형성된다. 상기 각 용융점(115)에 러프니스(117)가 형성된 경우, 상기 복수의 러프니스(117)의 간격은 상기 용융점(115)의 간격(예: T1)과 같은 간격으로 형성될 수 있으며, 이에 한정하지는 않는다.
상기 러프니스(117)는 상기 용융점(115) 중 일부 용융점 또는 모든 용융점 주위에 크랙 형태로 분기될 수 있으며, 그 분기 방향은 서로 같거나 다를 수 있다.
상기 러프니스(117)의 분기 방향은 상기 용융점(115)를 기준으로 불규칙적인 방향으로 형성될 수 있으며, 예컨대 수직 방향 또는/및 사선 방향으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 러프니스(117)의 형상이나 크기는 서로 같거나 다를 수 있으며, 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 기판(110) 위에는 복수의 2족 내지 6족 화합물 반도체층이 패턴 형태 또는 층 형상으로 형성될 수 있다. 또한 상기 기판(110) 위에는 예컨대, 버퍼층 또는/및 언도프드 반도체층이 형성될 수 있다. 상기 버퍼층은 3족-5족 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, 상기 기판과 화합물 반도체 사이의 격자 상수의 차이를 줄여주게 된다. 상기 언도프드 반도체층은 undoped GaN계 반도체로 구현될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(110) 위에는 발광 구조물(120)이 형성된다. 상기 발광 구조물(120)은 3족-5족 화합물 반도체층을 이용하여 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 중 어느 하나로 형성될 수 있다.
상기 발광 구조물(120)는 예컨대, 제1도전형 반도체층(121), 활성층(123) 및 제2도전형 반도체층(125)을 포함한다.
상기 제1도전형 반도체층(121)은 상기 기판(110) 위에 형성될 수 있다. 상기 제 1도전형 반도체층(121)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(110)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(121)는 전극 접촉층으로 기능할 수 있으며, 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(123)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(123)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InxAlyGa(1-x-y)N 우물층/InaAlbGa(1-a-b)N 장벽층의 주기로 형성될 수 있다(0≤x≤1, 0≤y≤1, 0≤x+y≤1 , 0≤a≤1, 0≤b≤1, 0≤a+b≤1). 또한 상기 활성층(123)의 하부 장벽층에는 n형 도펀트가 도핑되거나 도핑되지 않을 수 있으며, 최상위 장벽층에는 다른 장벽층이 가지는 도펀트 농도와 다른 도펀트(예: n형 도펀트 또는 p형 도펀트) 농도를 가질 수 있다. 상기 활성층(123)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(123) 위에는 상기 제 2도전형 반도체층(125)이 형성된다. 상기 제 2도전형 반도체층(125)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(125)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(125)은 전극 접촉층으로 기능할 수 있으며, 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
또한 상기 발광 구조물(120)은 상기 제1도전형 반도체층(121)이 P형 반도체이고, 상기 제2도전형 반도체층(125)은 N형 반도체로 형성될 수 있다. 상기 제2도전형 반도체층(125) 위에는 제3도전형 반도체층(미도시) 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(120)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 발광 구조물(120)의 적어도 한 층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 발광 구조물(120)은 제 1도전형 반도체층(121), 활성층(123), 및 제 2도전형 반도체층(125)의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있다.
상기 제 2도전형 반도체층(125) 또는 제3도전형 반도체층(미도시) 위에는 제2전극층(미도시)이 형성될 수 있다. 상기 제2전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO 및 금속 산화물 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다. 또는 상기 제2전극층은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다.
상기 제1도전형 반도체층(121) 위에는 제1전극(151)이 형성될 수 있고, 상기 제2도전형 반도체층(125) 또는/및 제2전극층에는 제2전극(153)이 형성될 수 있다.
여기서, 상기 제1도전형 반도체층(121)은 메사 에칭 과정에 의해 상기 제1전극(151)의 형성 영역이 노출될 수 있다. 상기 메사 에칭 방식은 상기 발광 구조물(120)의 둘레를 따라 형성하거나, 일부 반도체층이 노출되도록 진행할 수 있다.
상기 기판(110)의 측면(113)에 형성된 복수의 용융점(115)은 상기 기판 측면에 최소한의 크기 또는 최소의 영역으로 형성됨으로써, 광 추출 효율을 개선시켜 줄 수 있다. 즉, 상기 용융점(115)에서는 광이 투과되지 않고 흡수되므로, 상기 기판(110)의 측면(113)에서 용융점(115)을 최소환의 크기로 형성함으로써, 광 흡수가 최소화될 수 있어, 외부 양자 효율을 개선시켜 줄 수 있다.
또한 상기 기판(110)의 용융점(115)의 주위에 형성된 러프니스(117)는 입사 광의 임계각을 변화시켜 줌으로써, 상기 러프니스(117)로 입사되는 광은 외부로 용이하게 빠져나갈 수 있게 된다.
실시 예는 상기 기판(110)의 측면(113) 중에서 적어도 한 측면에 형성된 용융점(115)은 건식 또는/및 습식 식각을 통해 제거될 수도 있다.
도 2내지 도 8은 실시 예에 따른 반도체 발광소자 제조방법을 나타낸 도면이다.
도 2를 참조하면, 기판(110) 위에는 2족 내지 6족 화합물 반도체를 이용하여 복수의 화합물 반도체층이 형성될 수 있다. 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110)은 사파이어 기판(Al203) 또는 유리와 같은 투광성 기판을 포함할 수 있다. 또한 상기 기판(110)은 GaN, SiC, ZnO, Si, GaP, 그리고 GaAs, Ga203, 성장용 기판, 절연 기판, 및 도전성 기판 등으로 이루어진 군에서 선택될 수 있다. 이하, 실시 예에서는 사파이어 기판의 예로 설명하기로 한다. 또한 상기 기판(110)의 상면에는 요철 패턴이 형성될 수도 있다.
상기 기판(110) 위에는 복수의 2족 내지 6족 화합물 반도체층이 패턴 형태 또는 층 형상으로 형성될 수 있다. 또한 상기 기판(110) 위에는 예컨대, 버퍼층 또는/및 언도프드 반도체층이 형성될 수 있다. 상기 버퍼층은 3족-5족 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, 상기 기판과 화합물 반도체 사이의 격자 상수의 차이를 줄여주게 된다. 상기 언도프드 반도체층은 undoped GaN계 반도체로 구현될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(110) 위에는 발광 구조물(120)이 형성된다. 상기 발광 구조물(120)은 3족-5족 화합물 반도체층을 이용하여 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 중 어느 하나로 형성될 수 있다.
상기 발광 구조물(120)는 예컨대, 제1도전형 반도체층(121), 활성층(123) 및 제2도전형 반도체층(125)을 포함한다.
상기 제1도전형 반도체층(121)은 상기 기판(110) 위에 형성될 수 있다. 상기 제 1도전형 반도체층(121)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(121)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(121)는 전극 접촉층으로 기능할 수 있으며, 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(123)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(123)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InxAlyGa(1-x-y)N 우물층/InaAlbGa(1-a-b)N 장벽층(0≤x≤1, 0≤y≤1, 0≤x+y≤1 , 0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 주기로 형성될 수 있다. 또한 상기 활성층(123)의 하부 장벽층에는 n형 도펀트가 도핑되거나 도핑되지 않을 수 있으며, 최상위 장벽층에는 다른 장벽층이 가지는 도펀트 농도와 다른 도펀트(예: n형 도펀트 또는 p형 도펀트) 농도를 가질 수 있다. 상기 활성층(123)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(123) 위에는 상기 제 2도전형 반도체층(125)이 형성된다. 상기 제 2도전형 반도체층(125)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(125)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(125)은 전극 접촉층으로 기능할 수 있으며, 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
또한 상기 발광 구조물(120)은 상기 제1도전형 반도체층(121)이 P형 반도체이고, 상기 제2도전형 반도체층(125)은 N형 반도체로 형성될 수 있다. 상기 제2도전형 반도체층(125) 위에는 제3도전형 반도체층(미도시) 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(120)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 발광 구조물(120)의 적어도 한 층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 발광 구조물(120)은 제 1도전형 반도체층(121), 활성층(123), 및 제 2도전형 반도체층(125)의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있다.
상기 제 2도전형 반도체층(125) 또는 제3도전형 반도체층(미도시) 위에는 제2전극층(미도시)이 형성될 수 있다. 상기 제1전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, 및 금속 산화물 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다. 또는 상기 제2전극층은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 도전성 물질 중에서 형성될 수 있다. 상기 제2전극층은 메사 에칭 전 또는 후에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 3을 참조하면, 상기 발광 구조물(120)에 대해 메사 에칭을 수행한다. 상기 메사 에칭은 개별 칩(1CHIP)의 경계 라인을 따라 상기 발광 구조물(120)의 상측부터 소정 깊이로 에칭되며, 상기 에칭된 영역은 분리 홈(131)으로 형성된다. 상기 분리 홈(131)은 상기 제1도전형 반도체층(121)의 일부가 노출되는 정도로 형성될 수 있다. 상기 분리 홈(131)은 형성하지 않을 수도 있다.
도 5는 기판 배면에서의 레이저 광의 조사 예를 나타낸 평면도이다.
도 4 및 도 5를 참조하면, 상기 기판(110)의 하면을 통해 레이저 광(140)이 조사된다. 상기 레이저 광(140)은 상기 기판(110)의 하면에서 칩 경계 라인(133)을 따라 조사되면서 이동된다. 상기 기판(110)의 하면을 통해 레이저 광이 조사되면 상기 기판(110)의 내부에 상기 레이저 광(140)이 포커싱되는 집광점이 형성된다. 여기서, 상기 기판(110)의 두께가 두꺼우면 폴리싱 공정을 수행할 수 있으며, 상기 레이저 가공을 위한 상기 기판(110)의 두께는 100~150um 정도이다.
상기 레이저 광(140)이 조사되면, 상기 기판(110)의 내부 집광 영역에서는 광 흡수에 의한 손상으로, 상기 기판 내부에 열 변형이 유기되어 용융되는 영역이 생기게 된다. 또한 일부 용융 영역은 그 주변에는 크랙이 형성될 수 있다.
상기 기판(110)의 하면에는 상기 레이저 광(140)이 거의 흡수되지 않기 때문에 용융되는 현상이 발생되지 않게 된다. 이하, 상기 용융 영역은 용융점으로 정의될 수 있으며, 상기 크랙은 러프니스로 정의될 수 있다.
상기 레이저 광(140)은 반도체 레이저로서 예컨대, Nd:YVO 레이저를 포함할 수 있으며, 파장은 예컨대, 355nm 정도이며, 발진 형태는 예컨대, Q스위치 펄스를 이용하고, 반복 주파수는 예컨대, 30kHz 정도이며, 속도는 예컨대, 200mm/sec 이상으로 설정될 수 있다. 여기서, 상기 속도는 바람직하게, 200~450mm/sec의 범위 내에서 설정될 수 있다.
도 6은 도 5의 A-A 단면도이고, 도 7은 도 5의 B-B 단면도이다.
도 4 내지 도 7을 참조하면, 상기 레이저 광(140)에 의해 상기 기판(110)의 내부 센터 영역에는 복수의 집광점이 형성되며, 상기 집광점은 포인트 형태의 복수의 용융점(115)으로 형성된다. 여기서, 상기 집광점의 높이(D1)는 상기 기판(110)의 하단을 기준으로 상기 기판 두께의 30%~70% 정도의 영역에 형성될 수 있다.
상기 복수의 용융점(115)은 상기 기판(110) 내부에 상기 칩 경계 라인(133)을 따라 일정한 간격(T1)으로 형성될 수 있다. 상기 기판(110)의 내부에 복수의 용융점(115)이 불연속적인 포인트 형태로 형성되기 때문에, 상기 기판(110)의 용융점 주변으로는 파편이 발생되지 않게 된다.
상기 용융점(115)의 간격(T1)은 7.5~15um 정도로 형성될 수 있다. 일 예로, 상기 용융점(115)의 간격(T1) 10um은 상기 레이저 광(140)의 반복 주파수 30kHz와 속도 300mm/sec의 곱의 간격으로 형성할 수 있다. 상기 복수의 용융점(115)의 간격에 따라 반복 주파수 또는/및 속도가 달라질 수 있다.
상기 기판(110)의 측면에는 상기 용융점(115)이 일정한 간격으로 형성됨으로써, 상기 용융점(115)의 영역은 상기 기판 측면에서 최소 영역으로 형성될 수 있다.
또한 상기 레이저 광(140)의 가공 공정은 1회 이상으로 실시될 수 있다. 여기서, 상기 레이저 광(140)의 조사 횟수 및 조사 방향(예: 기판 상면 또는 하면)은 기판(110)의 두께 및 특성에 따라 변경될 수 있다.
또한 상기 레이저 광(140)은 모든 칩 경계 라인(133)을 따라 조사될 수도 있고, 복수의 칩 경계 라인을 따라 조사될 수 있다. 이에 따라 각 칩의 기판(110)의 모든 측면 또는 적어도 한 측면에는 복수의 용융점(115)이 수평 방향으로 불연속적인 포인트 형태로 형성될 수 있다.
상기 기판(110)의 용융점(115)이 형성될 때, 그 주위에는 크랙 형상으로 분기된 러프니스(117)가 형성된다. 상기 러프니스(117)는 모든 용융점 또는 일부 용융점에 크랙 형상으로 형성될 수 있다. 또한 상기 각 러프니스(117)는 상기 각 용융점(115)의 중심으로 분기되는 방향이 같거나 다를 수 있으며, 서로 다른 형상 또는 크기로 형성될 수 있다. 상기 각 러프니스(117)의 형상, 크기, 분기 방향에 대해 한정하지는 않는다.
도 7 및 8을 참조하면, 칩 경계 라인을 따라 상기 기판(110)의 내부에 용융점(115)이 형성되면, 상기 칩 경계 라인을 따라 비교적 작은 힘을 가하더라도 칩 단위로 분리될 수 있다. 이에 따라 상기 발광 구조물(120)의 표면이나 기판 하단에 어떠한 손해 없이 칩 단위로 쉽게 분리시켜 줄 수 있다.
또한 상기 분리된 기판(110)의 적어도 한 측면(113)에는 상기 용융점(115)이 일정 간격(T1)을 갖고 소정 높이(D1) 또는 깊이로 배열된다. 상기 기판(110)의 측면(113)에 형성된 용융점(115)이 차지하는 면적은 그 측면 면적의 15% 이내로 형성될 수 있다. 또한 상기 용융점(115)이 차지하는 면적은 반도체 발광 소자(100)의 표 면적의 4% 이내로 형성될 수 있다. 이에 따라 상기 기판(110)의 측면(113)에서는 상기 용융점(15)에 의해 상기 발광 구조물(120)로부터 방출된 광의 흡수를 최소화할 수 있다. 또한 상기 기판(110)의 측면(113)에 형성된 러프니스(117)는 상기 입사 광의 임계각을 변화시켜 줄 수 있어, 외부 양자 효율을 개선시켜 줄 수 있다.
상기 기판(110)의 측면(113)에 형성된 용융점(115)은 제거하는 과정은 수행하지 않을 수 있다. 이러한 과정은 복잡하며, 발광 구조물의 손상과 수율을 저하시킬 수 있다.
실시 예는 상기 용융점 식각 공정을 수행하지 않으므로, 상기 발광 구조물(120)이 손상되는 것을 방지할 수 있고, 사용 수율을 개선시켜 줄 수 있다.
상기 기판(110)의 측면(113)에 형성된 용융점(115)은 습식 또는/및 건식 식각 공정을 통해 제거할 수도 있으며, 이는 광 흡수 영역을 제거할 수 있다.
상기 칩 경계 라인을 따라 칩이 분리되면 제1도전형 반도체층(121) 위에 제 1전극(151), 상기 제2도전형 반도체층(125) 위에 제2전극(153)을 형성할 수도 있다. 상기 제1전극(151) 및 제2전극(153)은 상기 칩 분리 전에 형성할 수도 있으며, 이러한 전극 형성 순서에 대해 한정하지는 않는다.
상기 제1실시 예는 반도체 발광 소자의 기판 측면에 복수의 용융점이 불연속적으로 형성됨으로써, 발광 구조물에서 방출된 광 흡수를 최소화할 수 있다. 또한 상기 기판 측면의 용융점을 제거하지 않아도 되므로, 제조공정이 개선될 수 있다. 또한 상기 기판의 측면에 상기 용융점과 함께 형성된 러프니스를 이용하여 외부 양자 효율을 개선시켜 줄 수 있다.
도 9는 제2실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도이다. 이러한 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 9를 참조하면, 기판(110)의 내부 센터 부근에는 불연속적인 복수의 제1용융점(115)이 형성되고, 상기 제1용융점(115)에는 러프니스(117)가 형성되며, 상기 기판(110)의 하단 부근에는 그 하단에서 소정 깊이(D2)로 불연속적인 복수의 제2용융점(119)이 형성된다. 상기 제1용융점(115) 및 제2용융점(119)은 각각 일정 간격(T1,T2)으로 포인트 형태로 형성될 수 있다. 상기 복수의 제1용융점(115)의 간격(T1, 예: 7.5um ~ 15um)과 상기 복수의 제2용융점(119)의 간격(T2, 예: 7.5~15um)은 서로 같거나 다를 수 있다.
상기 레이저 가공 순서는 상기 복수의 제1용융점(115)을 불연속적인 포인트 형태로 형성한 후 상기 복수의 제2용융점(119)을 형성할 수 있다. 상기 복수의 제1용융점(115) 중 일부 또는 전부에는 러프니스(117)가 형성될 수 있으며, 상기 복수의 제2용융점(119) 중 일부 또는 전부에는 미도시된 러프니스가 형성될 수도 있다.
이러한 제2실시 예는 기판(110)의 하면을 통해 레이저 광의 가공을 적어도 2회 정도 서로 다른 위치에 수행함으로써, 보다 적은 힘으로 상기 칩을 분리할 수 있다.
도 10은 제 3실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도이다. 이러한 제3실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 10을 참조하면, 상기 기판(110)의 하단 부근부터 소정 깊이(D3)에 복수의 제3용융점(117A)을 불연속적인 포인트 형태로 형성시켜 준다. 상기 복수의 제3용융점(117A)은 상기 기판(110)의 내부에 수평 방향으로 일정 간격(T3, 예: 7.5~15um)으로 형성되며, 상기 제3용융점(117A)의 일부 또는 전체에는 러프니스(미도시)가 형성될 수 있다. 상기 기판(110)의 하면에는 적어도 2회로 레이저 광을 조사할 수 있다.
도 11는 제4실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도이다. 이러한 제4실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 11을 참조하면, 레이저 광은 기판(110) 위의 발광 구조물(120) 상에서 조사될 수 있다. 상기 레이저 조사 과정에 의해 상기 기판(110)의 상단 부근에는 소정 깊이에 복수의 제4용융점(115B)이 불연속적인 포인트 형태로 형성된다. 상기 복수의 제4용융점(115B)은 상기 기판 측면을 따라 일정 간격(예: 7.5~15um)으로 형성될 수 있으며, 상기 레이저 광의 조사 횟수는 적어도 2회를 포함할 수 있다.
또한 상기 제4용융점(115B)의 일부 또는 전부에는 상기 제4용융점(115B)으로부터 크랙 형태로 분기된 러프니스(117B)가 형성될 수 있다.
여기서, 상기 기판(110)의 내부에는 상기 제1실시 예와 같은 위치에 제5용융점(미도시)을 형성할 수 있다. 상기 제5용융점은 기판 하면을 통해 레이저 광을 조사하여 형성하거나 상기 제4용융점(115B)을 형성하기 전에 형성될 수 있다.
실시 예는 반도체 발광 소자의 기판의 적어도 한 측면에 러프니스를 형성시켜 줌으로써, 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 기판 측면에 불연속적인 복수의 용융점과 크랙 형태의 러프니스를 형성시켜 줌으로써, 발광 구조물에 손상을 주지 않아 반도체 발광소자의 수율을 개선시켜 줄 수 있다.
실시 예는 기판 측면에 15% 이내의 영역으로 복수의 용융점을 형성시켜 줌으로써, 용융점을 제거하지 않아도 되므로, 용융점 제거에 따른 제조 공정상의 불편함을 개선시켜 줄 수 있다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명의 실시 예를 한정하는 것이 아니며, 본 발명의 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예는 LED와 같은 반도체 발광소자를 제공할 수 있다.
실시 예는 반도체 발광소자의 제조 과정에 따른 신뢰성을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 광 효율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자를 패키징한 광원을 조명 분야, 지시 분야, 표시 분야 등에 적용될 수 있다.

Claims (15)

  1. 적어도 한 측면에 불연속적인 복수의 용융점을 포함하는 기판; 및
    상기 기판 위에 복수의 화합물 반도체층을 포함하는 발광 구조물을 포함하는 반도체 발광소자.
  2. 제1항에 있어서, 상기 기판의 용융점은 양 측면 또는 모든 측면에 형성되는 반도체 발광소자.
  3. 제1항에 있어서, 상기 기판의 용융점 중 적어도 하나는 상기 용융점으로부터 크랙 형상으로 분기된 적어도 하나의 러프니스를 포함하는 반도체 발광소자.
  4. 제2항에 있어서, 상기 기판의 용융점은 불연속적인 포인트 형태로 형성되는 반도체 발광소자.
  5. 제1항에 있어서, 상기 기판의 측면에서의 용융점이 차지하는 면적은 그 측면의 면적 대비 15% 이내로 형성되는 반도체 발광소자.
  6. 제1항에 있어서, 상기 용융점은 상기 기판의 측면을 따라 7.5um~15um의 간격으로 형성되는 반도체 발광소자.
  7. 제1항에 있어서, 상기 기판은 투광성 재질이며, 그 두께는 100um~150um를 포함하는 반도체 발광소자.
  8. 제1항에 있어서, 상기 기판의 측면에 형성된 상기 용융점은 상기 기판의 측면 상단 또는 하단을 기준으로 30~70% 범위의 영역에 형성되는 반도체 발광소자.
  9. 제1항에 있어서, 상기 기판의 측면에 형성된 상기 용융점은 상기 기판의 측면의 하단 부근, 센터 부근 및 상단 부근 중 적어도 한 영역에 불연속적인 포인트 형태로 형성되는 반도체 발광소자.
  10. 제1항에 있어서, 상기 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 적어도 하나를 포함하는 반도체 발광소자.
  11. 제1항에 있어서, 상기 기판과 상기 발광 구조물 사이에 2족 내지 제6족 화합물 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
  12. 적어도 한 측면에 일정 간격으로 이격된 불연속인 복수의 용융점을 포함하는 기판; 및
    상기 기판 위에 복수의 화합물 반도체층을 포함하는 반도체 발광소자.
  13. 제12항에 있어서, 상기 기판은 상기 용융점이 양 측면 또는 모든 측면에 형성되며, 상기 용융점 중 일부 용융점에 불규칙적인 크랙을 포함하는 반도체 발광소자.
  14. 제12항에 있어서, 상기 기판의 측면에서의 복수의 용융점이 차지하는 면적은 그 측면의 면적 대비 15% 이내의 영역으로 형성되며,
    상기 용융점 간의 간격은 7.5um ~ 15um의 간격으로 형성되는 반도체 발광소자.
  15. 기판 위에 복수의 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계;
    상기 발광 구조물의 칩 경계 라인을 따라 상기 기판에 레이저 광을 조사하여, 상기 기판 내부에 복수의 용융점을 불연속적으로 형성하는 단계; 및
    상기 기판의 용융점을 이용하여 상기 칩 경계 라인을 따라 개별 칩으로 분리하는 단계를 포함하는 반도체 발광소자 제조방법.
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