WO2009104322A1 - 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路 - Google Patents

表示装置および表示装置の駆動方法ならびに走査信号線駆動回路 Download PDF

Info

Publication number
WO2009104322A1
WO2009104322A1 PCT/JP2008/071887 JP2008071887W WO2009104322A1 WO 2009104322 A1 WO2009104322 A1 WO 2009104322A1 JP 2008071887 W JP2008071887 W JP 2008071887W WO 2009104322 A1 WO2009104322 A1 WO 2009104322A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock
clock signal
pulse
signal
scanning
Prior art date
Application number
PCT/JP2008/071887
Other languages
English (en)
French (fr)
Inventor
彰太郎 金好
孝司 上野
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN2008801273028A priority Critical patent/CN101952875A/zh
Priority to US12/735,769 priority patent/US20100315403A1/en
Publication of WO2009104322A1 publication Critical patent/WO2009104322A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0242—Compensation of deficiencies in the appearance of colours

Definitions

  • the present invention relates to preliminary charging performed before each pixel of a display device is charged with a data signal.
  • the resolution of liquid crystal display devices has increased.
  • picture elements of the same color of RGB are along the direction in which the source line extends. Since they are arranged, a total of three source drivers are provided for each color of RGB. Since each source driver has 800 source outputs, the total number of source outputs is 2400. The number of gate outputs of the gate driver is 480.
  • FIG. 19B by arranging the pixels of the same color of RGB with the same resolution along the extending direction of the gate line, the number of gate outputs can be reduced as shown in FIG.
  • 480 ⁇ 3 which is three times a
  • the number of source drivers is one, which is one third of FIG. 19A.
  • the gate driver is monolithically formed on the panel. This is a so-called gate monolithic configuration.
  • a signal to the gate driver is supplied via a flexible printed circuit board (FPC) on which a source driver is mounted.
  • FPC flexible printed circuit board
  • the number of gate outputs and the number of source outputs are three times that of the configuration of FIG.
  • Drivers are not required to be externally attached and can be built at the same time as the display area.
  • the number of source drivers is reduced, which greatly contributes to cost reduction. Further, since the area of the FPC is reduced by reducing the number of source drivers, the cost for the FPC can be reduced and the cost can be significantly reduced as a whole.
  • FIG. 20 shows a configuration of a gate driver 101 which is an example of a first gate driver used in the panels of FIGS. 19A and 19B.
  • the gate driver 101 is provided only in one area with respect to the display area 102, and includes a shift register in which a plurality of shift register stages sr (sr0, sr1, sr2,...) Are connected in cascade.
  • Each shift register stage sr includes a set input terminal Qn ⁇ , an output terminal Gout, a reset input terminal Qn +, clock input terminals cka and ckb, and a clear terminal clr.
  • Shift register stage sri becomes the gate output Gi output to the i-th gate line.
  • a gate start pulse GSP is input to the set input terminal Qn ⁇ of the first shift register stage sr0, and the gate output Gi ⁇ 1 of the previous shift register stage sri ⁇ 1 is supplied to each of the second and subsequent shift register stages sri. Is entered. Further, the gate output Gi + 1 of the subsequent shift register stage sri + 1 is input to the reset input terminal Qn +.
  • the clock signal CKA is input to one of the clock input terminal cca and the clock input terminal ckb, and the clock signal CKB is input to the other, and the input destination of the clock signal CKA and the input destination of the clock signal CKB are switched between adjacent shift register stages sr. It is like that.
  • the clock signal CKA is input to the clock input terminal cka, and the clock signal CKB is input to the clock input terminal ckb.
  • the In the shift register stage sri where i is an odd number (i 1, 3, 5,...), the clock signal CKB is input to the clock input terminal cka, and the clock signal CKA is input to the clock input terminal ckb.
  • the clock signal CKA and the clock signal CKB are in a complementary relationship, and are, for example, opposite in phase.
  • a clear signal CLR is input to the clear terminal clr and is used to initialize the entire shift register.
  • the gate output Gi is sequentially output during the alternate clock pulse period of the clock signals CKA and CKB as shown in FIG.
  • FIG. 21 shows a configuration of a gate driver 201 which is an example of a second gate driver used in the panels of FIGS. 19 (a) and 19 (b).
  • the gate driver 201 includes a gate driver 201a and a gate driver 201b.
  • the gate driver 201a and the gate driver 201b are arranged so as to sandwich the display area 202.
  • a gate output Gi to be output to the gate line is generated.
  • the gate driver 201a includes a shift register in which a plurality of shift register stages sr (sr0, sr2, sr4,...) Are connected in cascade.
  • Each shift register stage sr includes a set input terminal Qn ⁇ , an output terminal Gout, a reset input terminal Qn +, clock input terminals cka and ckb, and a clear terminal clr.
  • a gate start pulse GSP1 is input to the set input terminal Qn ⁇ of the first shift register stage sr0, and the gate output Gi-2 of the previous shift register stage sri-2 is supplied to each of the second and subsequent shift register stages sri. Is entered. Further, the gate output Gi + 2 of the subsequent shift register stage sri + 2 is input to the reset input terminal Qn +.
  • the clock signal CKA is input to one of the clock input terminal cca and the clock input terminal ckb, and the clock signal CKB is input to the other, and the input destination of the clock signal CKA and the input destination of the clock signal CKB are switched between adjacent shift register stages sr. It is like that.
  • the clock signal CKA is input to the clock input terminal cka, and the clock signal CKB is input to the clock input terminal ckb.
  • the shift register stage sri of i 2, 6, 10,...
  • the clock signal CKB is input to the clock input terminal cka, and the clock signal CKA is input to the clock input terminal ckb.
  • the clock signal CKA and the clock signal CKB have a complementary relationship in phase.
  • a clear signal CLR is input to the clear terminal clr and is used to initialize the entire shift register.
  • the gate driver 201b includes a shift register in which a plurality of shift register stages sr (sr1, sr3, sr5,...) Are connected in cascade.
  • Each shift register stage sr includes a set input terminal Qn ⁇ , an output terminal Gout, a reset input terminal Qn +, clock input terminals cka and ckb, and a clear terminal clr.
  • a gate start pulse GSP2 is input to the set input terminal Qn ⁇ of the first shift register stage sr1, and the gate output Gi-2 of the previous shift register stage sri-2 is supplied to each of the second and subsequent shift register stages sri. Is entered. Further, the gate output Gi + 2 of the subsequent shift register stage sri + 2 is input to the reset input terminal Qn +.
  • the clock signal CKC is input to one of the clock input terminal cca and the clock input terminal ckb, and the clock signal CKD is input to the other, and the input destination of the clock signal CKA and the input destination of the clock signal CKB are switched between adjacent shift register stages sr. It is like that.
  • the clock signal CKC is input to the clock input terminal cka, and the clock signal CKD is input to the clock input terminal ckb.
  • the shift register stage sri of i 2, 6, 10,..., the clock signal CKD is input to the clock input terminal cka, and the clock signal CKC is input to the clock input terminal ckb.
  • the shift register stage sri of i 2, 6, 10,...
  • the clock signal CKC and the clock signal CKD are complementary in phase. Further, the clock signals CKC and CKD are configured such that the clock pulse periods do not overlap with each other of the clock signals CKA and CKB, and the clock pulse periods are switched in the order of CKA ⁇ CKC ⁇ CKB ⁇ CKD ⁇ CKA.
  • the clear signal CLR is input to the clear terminal clr.
  • the gate output Gi is sequentially output during alternate clock pulse periods of the clock signals CKA to CKD as shown in FIG.
  • the gate driver 101 is a gate driver driven by a so-called two-phase clock using two clock signals having a complementary phase relationship, and the gate driver 201 is also provided for each of the gate driver 201a and the gate driver 201b. Is a gate driver driven by a two-phase clock.
  • FIG. 24 shows the configuration of the shift register stage 221 (corresponding to the Jth line in the figure) described in Patent Document 1.
  • all transistors are n-channel transistors and can be used to form a gate driver monolithically on a panel.
  • the clocks ⁇ 1 and ⁇ 2 are two-phase clocks, and have complementary waveforms that are in opposite phases to each other as shown in FIG.
  • the pulse of the gate output of the stage of the (J-1) th row is input to the drain of the transistor Tp via the line 222, the transistor Tp is turned on and connected between the gate and source of the transistor T1.
  • the capacity Cb is charged.
  • the stray capacitance Cp formed between the drain and the node G has a bootstrap effect, but between the input terminal of the clock ⁇ 2 and the node G Is connected to the capacitor C2 having the same capacitance value as that of the floating capacitor Cp, the potential increase of the node G due to the floating capacitor Cp is offset.
  • the pulse of the clock ⁇ 1 increases the potential of the node D connected to the source of the transistor T1, and the increase in the potential of the node D is caused by the bootstrap effect of the capacitor Cb. Increase the potential.
  • the resistance value of the transistor T1 is rapidly lowered, and the pulse of the gate output of the J-th row is output to the node D.
  • the node D is connected to one end of a capacitor C1 as a load, and the other end of the capacitor C1 is connected to the ground 232.
  • the pulse of the next-stage gate output J + 1 is input to the gate of the transistor Td via the line 230, the transistor Td is turned on, and the potential at the point G is reset by the power supply V-.
  • the number of gate lines increases three times, so a data signal is written to each picture element.
  • One horizontal period or selection period that can be performed becomes very short. Therefore, it is effective to perform preliminary charging before writing the data signal to each pixel so that the data signal can be sufficiently written.
  • the method of FIG. 26 is a precharge method described in Patent Document 2.
  • the R picture element is precharged with the data signal of the R picture element to which the data signal is written before. For example, pre-charging is performed using the data signal of the same color picture element.
  • (A) is a scanning signal of the i-3th row in which R picture elements are arranged
  • (B) is a scanning signal of the i-2th row in which G picture elements are arranged
  • (C) is a B pixel.
  • (D) is the i-th row scanning signal in which R picture elements are arranged
  • (E) is the RGB data signals to be supplied to the j-column data signal lines.
  • (F) represents the potential of the pixel electrode in the i-th row and j-th column when pre-charging is not performed
  • (G) represents the potential of the pixel electrode in the i-th row and j-th column when performing pre-charging. .
  • the pre-charging of the picture elements in each row is performed by the data signal of the same color picture element three rows before.
  • the R picture element in the i-th row and j-th column is precharged by the data signal potential Vi-3 of the R picture element in the i-3th row and j-th column, and the main charge, that is, writing is performed by the data signal Vi. Is shown.
  • the main charging can be started from the potential close to the target potential by performing the preliminary charging using the data signal of the same color pixel having the data potential close to each other. As shown in FIG. 4, it is possible to write data signals sufficiently without reaching the target potential as shown in (F).
  • the gate output of each shift register stage is output during the pulse period of one of the two-phase clocks, so that it is separated by a multiple of 2 on the same data signal line.
  • the pulse having the same timing as the gate output of the row must be used for the preliminary charging.
  • a pulse having the same timing as the pulse of the gate output G0 can be used as a pixel charge pulse for precharging at any of the gate outputs G2, G4, G6,. Therefore, when RGB picture elements are alternately arranged along the direction in which the data signal line extends, if the data signal of the same color picture element is to be used for precharging, the gate output G0 is changed to the gate output G6.
  • the combination having the closest data signal potential is used.
  • the combination of the data signal potentials is the closest to using the data signals of 12 lines apart for the preliminary charging.
  • FIG. 27 shows an example in which the data signal 6 lines before is used for preliminary charging in the driving method of FIG. 22, and FIG. 28 shows an example in which the data signal 12 lines before is used for preliminary charging in the driving method of FIG. .
  • the same data signal line is in a state in which the data signal of a distant picture element must be used for preliminary charging even though the polarity of the data signal is uniform in each frame period.
  • the display image includes another display color area 251 in one display color area 252 as shown in FIG. If the image has a steep color change such as a window pattern, or if the image is a so-called killer pattern, the preliminary charging of the portion 252a of the region 252 near the boundary with the region 251 is completely different from the main charging. There is a significant problem that the operation is performed at different potentials in the region 251.
  • the present invention has been made in view of the above-described conventional problems, and its purpose is to provide a potential close to a data signal with respect to a panel in which three color picture elements are alternately arranged along the direction in which the data signal line extends. It is to realize a display device capable of performing preliminary charging, a display device driving method, and a scanning signal line driving circuit.
  • the display device of the present invention has the above-described data signal including one each of the first color picture element, the second color picture element, and the third color picture element on the same data signal line.
  • the first color picture element and the first color element are arranged such that array units arranged in a predetermined order along a line extending direction are repeatedly arranged along the data signal line extending direction.
  • a first clock signal and a second clock signal are supplied to a scanning signal line driver circuit. And the third clock signal are input, and the first clock signal, the second clock signal, and the third clock signal are such that the clock pulse of the first clock signal is the third clock signal.
  • the scanning signal line driving circuit sequentially inputs all clock pulses including the clock pulse of the first clock signal, the clock pulse of the second clock signal, and the clock pulse of the third clock signal.
  • the shift pulse input to one end of the scanning signal line driving circuit is shifted by one stage toward the other end, and each stage is supplied to the scanning signal line corresponding to the shift pulse shift input.
  • a shift register that outputs scanning pulses is provided.
  • the scanning signal line drive circuit uses the shift register to combine all clock pulses including the clock pulse of the first clock signal, the clock pulse of the second clock signal, and the clock pulse of the third clock signal.
  • the shift pulse is shifted by one stage corresponding to each of the sequential inputs, and each stage outputs a scan pulse to the scan signal line corresponding to the shift pulse shift input. Therefore, each of the scanning signal lines always outputs a scanning pulse corresponding to the input of a clock pulse of a predetermined clock signal among the first clock signal, the second clock signal, and the third clock signal.
  • a scan pulse is output in accordance with the input of the clock pulse of the clock signal.
  • the panel is an array configured such that the first color picture element, the second color picture element, and the third color picture element are arranged one by one in a predetermined order along the direction in which the data signal line extends. Since the unit is arranged so as to be repeated along the extending direction of the data signal line, considering the picture elements arranged along the same data signal line, the scanning signal lines of the same color picture elements are used. Scan pulses are output in response to input of clock pulses of the same clock signal.
  • the same color pixel as the pixel to be charged in accordance with the previously input shift pulse can be precharged using the data signal of the main charge. If the two shift pulses are separated by a time equal to the above period, the preliminary charging can be performed by the same color data signal three lines before. Therefore, the preliminary charging can be performed at a potential close to the data signal when the main charging is performed, rather than the conventional preliminary charging by the same color data signal 6 lines before.
  • the display device of the present invention has the above-described data signal including one each of the first color picture element, the second color picture element, and the third color picture element on the same data signal line.
  • the first color picture element and the first color element are arranged such that array units arranged in a predetermined order along a line extending direction are repeatedly arranged along the data signal line extending direction.
  • a display device including an active matrix panel in which two color picture elements and the third color picture element are connected a first scanning signal line driving circuit, a second scanning signal line driving circuit, Of the scanning signal lines connected to the first scanning signal line driving circuit and the scanning signal lines connected to the second scanning signal line driving circuit are arranged every other line.
  • the first group of scanning signal lines consisting of the scanning signal lines is the first scan line.
  • a second group of scanning signal lines which are connected to the signal line driving circuit and are composed of the remaining scanning signal lines arranged every other line are connected to the second scanning signal line driving circuit, and
  • a first clock signal, a second clock signal, and a third clock signal are input to one scanning signal line driver circuit, and a fourth clock signal and a fifth clock signal are input to the second scanning signal line driver circuit.
  • the clock pulse of the first clock signal appears next to the clock pulse of the sixth clock signal
  • the clock pulse of the fourth clock signal is the clock of the first clock signal.
  • a clock pulse of the second clock signal appears next to a clock pulse of the fourth clock signal
  • a clock pulse of the fifth clock signal becomes a clock pulse of the second clock signal.
  • the clock pulse of the third clock signal appears next to the clock pulse of the fifth clock signal
  • the clock pulse of the sixth clock signal follows the clock pulse of the third clock signal.
  • the first scanning signal line driver circuit has a clock pulse of the first clock signal, a clock pulse of the second clock signal, and a clock pulse of the third clock signal.
  • the first scanning signal line driving circuit is input from one end side in the scanning direction.
  • the first shift pulse is shifted by one step toward the other end side in the scanning direction, and each stage outputs a scanning pulse to the scanning signal line corresponding to the shift input of the first shift pulse.
  • 1 shift register, and the second scanning signal line driver circuit includes a clock pulse of the fourth clock signal, a clock pulse of the fifth clock signal, and a clock pulse of the sixth clock signal.
  • the second shift pulse input from the one end side in the scanning direction to the second scanning signal line driving circuit is supplied to the other end in the scanning direction corresponding to each sequential input of all the clock pulses.
  • Each stage is provided with a second shift register that outputs a scanning pulse to the scanning signal line corresponding to the shift input of the second shift pulse. It is characterized in that.
  • the first scanning signal line driving circuit uses the first shift register to generate the clock pulse of the first clock signal, the clock pulse of the second clock signal, and the clock pulse of the third clock signal.
  • the shift pulse is shifted one step at a time corresponding to each of the sequential input of all the clock pulses, and each stage applies a scan pulse to the scan signal line of the first group corresponding to the shift pulse shift input. Output. Therefore, each of the scanning signal lines always outputs a scanning pulse corresponding to the input of a clock pulse of a predetermined clock signal among the first clock signal, the second clock signal, and the third clock signal.
  • a scan pulse is output in accordance with the input of the clock pulse of the clock signal.
  • the panel is an array configured such that the first color picture element, the second color picture element, and the third color picture element are arranged one by one in a predetermined order along the direction in which the data signal line extends. Since the unit is arranged so as to be repeated along the extending direction of the data signal line, considering the picture elements arranged along the same data signal line, the scanning signal lines of the same color picture elements are used. Scan pulses are output in response to input of clock pulses of the same clock signal.
  • the second scanning signal line driver circuit uses the second shift register to combine all clocks including the clock pulse of the fourth clock signal, the clock pulse of the fifth clock signal, and the clock pulse of the sixth clock signal.
  • the shift pulse is shifted by one stage corresponding to each of the sequential pulse inputs, and each stage outputs a scan pulse to the scan signal line of the second group corresponding to the shift input of the shift pulse. Accordingly, each of the scanning signal lines always outputs a scanning pulse corresponding to the input of a clock pulse of a predetermined clock signal among the fourth clock signal, the fifth clock signal, and the sixth clock signal.
  • a scan pulse is output in accordance with the input of the clock pulse of the clock signal.
  • the panel is an array configured such that the first color picture element, the second color picture element, and the third color picture element are arranged one by one in a predetermined order along the direction in which the data signal line extends. Since the unit is arranged so as to be repeated along the extending direction of the data signal line, considering the picture elements arranged along the same data signal line, the scanning signal lines of the same color picture elements are used. Scan pulses are output in response to input of clock pulses of the same clock signal.
  • two first shift pulses separated by a multiple of the period of the first to third clock signals are input to the first shift register, and separated by a multiple of the period of the fourth to sixth clock signals.
  • a pixel that is charged in accordance with the shift pulse previously input in each of the first shift pulse and the second shift pulse Pixels of the same color can be precharged using the main charge data signal. If the two shift pulses are separated by a time equal to the above period, preliminary charging can be performed by the same color data signal six lines before. Therefore, the preliminary charging can be performed at a potential close to the data signal when the main charging is performed, rather than the conventional preliminary charging by the same color data signal before 12 lines.
  • the display device of the present invention is characterized in that the scanning signal line driving circuit is monolithically formed on the panel.
  • the display device of the present invention is characterized in that the first scanning signal line driving circuit and the second scanning signal line driving circuit are monolithically formed on the panel. Yes.
  • the display device of the present invention has the same polarity of the data signals of the pixels connected to the same data signal line within the same frame period, and is connected to the adjacent data signal line.
  • the picture elements are characterized in that the polarities of the data signals are different from each other.
  • the preliminary charging with the same color data signals separated by the minimum number of lines is performed with the same polarity. This is advantageous in that particularly good preliminary charging can be performed.
  • the picture elements connected to the same scanning signal line are mutually the first color picture element, the second color picture element, and the third color picture. It is a picture element of the same color of any one of the elements.
  • the display device of the present invention is configured so that adjacent picture elements connected to the same scanning signal line are the first color picture element, the second color picture element, and the third color. It is characterized by being different from each other.
  • the display device of the present invention is characterized in that the panel is formed using amorphous silicon.
  • the preliminary charging can be performed at a potential close to the data signal.
  • the display device of the present invention is characterized in that the panel is formed using polycrystalline silicon.
  • the preliminary charging can be performed at a potential close to the data signal.
  • the display device of the present invention is characterized in that, in order to solve the above-described problems, the panel is formed using CG silicon.
  • the display device of the present invention is characterized in that, in order to solve the above problems, the panel is formed using microcrystalline silicon.
  • the preliminary charging can be performed at a potential close to the data signal.
  • the display device driving method includes a first color pixel, a second color pixel, and a third color pixel on the same data signal line.
  • the pixel elements of the first color are arranged such that array units configured to be arranged in a predetermined order along the extending direction of the data signal lines are arranged repeatedly along the extending direction of the data signal lines.
  • the first clock signal, the second clock signal, and the third clock signal are input to the first clock signal, the second clock signal, and the third clock signal.
  • the clock pulse of the third clock signal is the third clock.
  • a clock pulse of the second clock signal appears next to a clock pulse of the first clock signal
  • a clock pulse of the third clock signal appears after the clock pulse of the signal.
  • the scanning signal line driver circuit has a timing that appears next to a clock pulse, and the scanning signal line driver circuit includes a clock pulse of the first clock signal, a clock pulse of the second clock signal, and a clock pulse of the third clock signal.
  • the shift pulse input from the one end side in the scanning direction to the scanning signal line driving circuit is shifted step by step toward the other end side in the scanning direction.
  • each stage performs a shift register operation for outputting a scanning pulse to the scanning signal line in response to the shift pulse shift input. It is characterized in.
  • the display device driving method includes a first color pixel, a second color pixel, and a third color pixel on the same data signal line.
  • the pixel elements of the first color are arranged such that array units configured to be arranged in a predetermined order along the extending direction of the data signal lines are arranged repeatedly along the extending direction of the data signal lines.
  • a display device having an active matrix type panel in which the second color picture element and the third color picture element are connected, the first scanning signal line driving circuit and the second scanning A signal line driving circuit, and one of the scanning signal lines connected to the first scanning signal line driving circuit and the scanning signal line connected to the second scanning signal line driving circuit is 1
  • the first group of scanning signal lines consisting of every other scanning signal line is A second group of scanning signal lines, which are connected to the first scanning signal line driving circuit and are composed of the remaining scanning signal lines arranged every other line, are connected to the second scanning signal line driving circuit.
  • a display device driving method for driving a display device wherein a first clock signal, a second clock signal, and a third clock signal are input to the first scanning signal line driver circuit,
  • the fourth clock signal, the fifth clock signal, and the sixth clock signal are input to the second scanning signal line driver circuit, and the first clock signal, the second clock signal, and the third clock signal are input.
  • the signal, the fourth clock signal, the fifth clock signal, and the sixth clock signal are such that a clock pulse of the first clock signal appears next to a clock pulse of the sixth clock signal, and 4th clock Of the first clock signal appears next to the clock pulse of the first clock signal, the clock pulse of the second clock signal appears after the clock pulse of the fourth clock signal, and A clock pulse appears after the clock pulse of the second clock signal, a clock pulse of the third clock signal appears after the clock pulse of the fifth clock signal, and a clock pulse of the sixth clock signal.
  • Has a timing that appears next to the clock pulse of the third clock signal and the first scanning signal line driver circuit generates the clock pulse of the first clock signal and the clock of the second clock signal.
  • the first shift pulse input from the one end side in the scanning direction to the first scanning signal line driving circuit is shifted step by step toward the other end side in the scanning direction, and each stage shifts the first shift pulse.
  • a first shift register operation for outputting a scanning pulse to the scanning signal line in response to the input is performed, and the second scanning signal line driving circuit includes the clock pulse of the fourth clock signal and the fifth clock signal.
  • input to the second scanning signal line driving circuit from the one end side in the scanning direction input to the sequential input of all clock pulses including the clock pulse of the signal and the clock pulse of the sixth clock signal.
  • the shifted second shift pulse is shifted by one step toward the other end side in the scanning direction, and each stage shifts to the scanning signal line corresponding to the shift input of the second shift pulse. It is characterized by performing a second shift register operation for outputting a pulse.
  • the scanning signal line driver circuit of the present invention receives the first clock signal, the second clock signal, and the third clock signal, and inputs the first clock signal and the second clock signal.
  • the clock signal of the first clock signal appears next to the clock pulse of the third clock signal
  • the clock pulse of the second clock signal is the first clock signal.
  • the clock pulse of the first clock signal has a timing that appears next to the clock pulse of the second clock signal and the clock pulse of the third clock signal appears next to the clock pulse of the second clock signal.
  • the shift pulse input from one end side in the scanning direction is shifted by one step toward the other end side in the scanning direction, and each stage scans the scanning signal line corresponding to the shift pulse shift input.
  • a shift register that outputs a pulse is provided.
  • FIG. 4 is a first timing chart illustrating the operation of the gate driver of the first liquid crystal display device according to the embodiment of the present invention.
  • FIG. 4 is a timing chart illustrating the operation of the gate driver of the second liquid crystal display device according to the embodiment of the present invention.
  • It is a circuit diagram which shows the structure of a shift register stage.
  • It is a circuit block diagram which shows the structure of a 1st liquid crystal display device, (a) shows the whole display device, (b) has shown the gate driver.
  • It is a figure explaining the preliminary
  • FIG. It is a figure explaining the preliminary
  • FIG. It is a figure explaining the preliminary
  • FIG. It is a figure explaining the preliminary
  • FIG. It is a figure explaining preliminary charge and main charge of the picture element of pattern 5.
  • FIG. It is a figure explaining preliminary charge and main charge of the picture element of pattern 6.
  • FIG. It is a figure explaining the preliminary
  • FIG. It is a figure explaining the preliminary
  • FIG. 21 is a timing chart illustrating a conventional technique and explaining an operation of the gate driver in FIG. 20.
  • FIG. 22 is a timing chart illustrating the prior art and explaining the operation of the gate driver in FIG. 21.
  • FIG. 25 is a timing chart illustrating a conventional technique and explaining an operation of the circuit in FIG. 24.
  • It is a timing chart which shows a prior art and explains operation
  • It is a figure which shows the prior art and shows the subject of a 1st gate driver.
  • Liquid crystal display device (display device) 5 Gate driver (scanning signal line drive circuit) 11 Liquid crystal display device (display device) 15a Gate driver (scanning signal line driving circuit, first scanning signal line driving circuit) 15b Gate driver (scanning signal line driving circuit, second scanning signal line driving circuit)
  • FIGS. 1 to 18 An embodiment of the present invention will be described with reference to FIGS. 1 to 18 as follows.
  • FIG. 4A shows the configuration of the first liquid crystal display device (display device) 1 according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a flexible printed circuit board 3, and a control board 4.
  • the display panel 2 includes a display region 2a, a plurality of gate lines (scanning signal lines) GL, a plurality of source lines (data signal lines) using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon or the like on a glass substrate. ) SL ... and an active matrix display panel in which a gate driver (scanning signal line driving circuit) 5 is built.
  • the display area 2a is an area in which a plurality of picture elements PIX ... are arranged in a matrix.
  • the picture element PIX includes a TFT 21, which is a picture element selection element, a liquid crystal capacitor CL, and an auxiliary capacitor Cs.
  • the gate of the TFT 21 is connected to the gate line GL, and the source of the TFT 21 is connected to the source line SL.
  • the liquid crystal capacitor CL and the auxiliary capacitor Cs are connected to the drain of the TFT 21.
  • any one of the colors constituting a three-color picture element such as RGB can be cited.
  • Each of these three-color picture elements will be referred to as a first-color picture element, a second-color picture element, and a third-color picture element.
  • the pixel units PIX are arranged so that the array units arranged in a row are repeated along the extending direction of the source line SL.
  • the plurality of gate lines GL are composed of gate lines GL0, GL1, GL2,... GLn, and are connected to the output of the gate driver 5, respectively.
  • the plurality of source lines SL are composed of source lines SL0, SL1, SL2,... SLm, and are connected to the output of the source driver 6 described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 5 is provided in a region adjacent to the display region 2a on one side of the display region 2a in the direction in which the gate lines GL extend, and sequentially applies a gate pulse (scanning) to each of the gate lines GL. Pulse).
  • the gate driver 5 is built monolithically with the display area 2 a in the display panel 2.
  • the flexible printed circuit board 3 includes a source driver 6.
  • the source driver 6 supplies a data signal to each of the source lines SL.
  • a source driver mounted on a panel such as the well-known COG (Chip On Glass) may be used.
  • the control board 4 is connected to the flexible printed board 3 and supplies necessary signals and power to the gate driver 5 and the source driver 6. Signals and power supplied from the control board 4 to the gate driver 5 are supplied from the display panel 2 to the gate driver 5 via the flexible printed board 3.
  • the liquid crystal display device 1 performs AC driving by the source line inversion method, and the data signal is the same polarity between the picture elements PIX connected to the same source line SL, and adjacent source lines. It is assumed that the polarities of the data signals of the connected picture elements PIX are opposite to each other between the SLs.
  • FIG. 4B shows the configuration of the gate driver 5.
  • the gate driver 5 includes a shift register in which a plurality of shift register stages SR (SR0, SR1, SR2,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ , an output terminal Gout, a reset input terminal Qn +, clock input terminals cka / ckb / ckc, and a clear terminal clr.
  • a clock signal (first clock signal) CKA, a clock signal (second clock signal) CKB, a clock signal (third clock signal) CKC, a clear signal CLR, a gate start pulse (shift pulse) GSP and Low power as a power source are supplied.
  • the Low power source may be a negative potential, a GND potential, or a positive potential, but is set to a negative potential here in order to ensure that the TFT is turned off.
  • Shift register stage SRi is the gate output Gi output to the i-th gate line.
  • a gate start pulse GSP is input to the set input terminal Qn ⁇ of the first shift register stage SR0 on one end side in the scanning direction, and the shift register stage SRi ⁇ of the previous stage is connected to each of the second and subsequent shift register stages SRi. 1 gate output Gi-1 is input. Further, the gate output Gi + 1 of the subsequent shift register stage SRi + 1 is input to the reset input terminal Qn +.
  • the clock signal CKA is supplied to the clock input terminal cka
  • the clock signal CKB is supplied to the clock input terminal ckb
  • the clock signal CKC is supplied to the clock input terminal ckc.
  • the clock signal CKB is supplied to the clock input terminal cka
  • the clock signal CKA is supplied to the clock input terminal ckb
  • the clock signal CKC is supplied to the clock input terminal ckc.
  • the clock signal CKC is supplied to the clock input terminal cka
  • the clock signal CKA is supplied to the clock input terminal ckb
  • the clock signal CKB is supplied to the clock input terminal ckc.
  • the clock signals CKA, CKB, and CKC have waveforms as shown in FIG.
  • the clock signals CKA, CKB, and CKC are configured such that their clock pulses do not overlap each other, the clock pulse of the clock signal CKA appears after the clock pulse of the clock signal CKB, and the clock pulse of the clock signal CKB is the clock signal.
  • the clock pulse of CKA appears next to the clock pulse of CKA, and the clock pulse of clock signal CKC has a timing of appearing next to the clock pulse of clock signal CKB.
  • the clear signal CLR is input to the clear terminal clr and is used to initialize the entire shift register.
  • FIG. 3 shows the configuration of the shift register stage SRi.
  • the shift register stage SRi includes transistors A, B, D, E, I, L, M, and N and a capacitor CAP1. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the output terminal Gout of the previous shift register stage SRi-1, and the source is connected to the gate of the transistor I, respectively.
  • the drain is connected to the clock input terminal cka, and the source is connected to the output terminal Gout of the shift register stage SRi. That is, the transistor I passes and blocks the clock signal input to the clock input terminal cka.
  • the capacitor CAP1 is connected between the gate and source of the transistor I. A node having the same potential as the gate of the transistor I is referred to as netA.
  • the gate is connected to the clock input terminal ckb, the drain is connected to the output terminal Gout of the shift register stage SRi, and the source is connected to the Low power source.
  • the gate is connected to the clock input terminal ckc, the drain is connected to the output terminal Gout of the shift register stage SRi, and the source is connected to the Low power source.
  • the gate is connected to the output terminal Gout of the next shift register stage SRi + 1, the drain is connected to the node netA, and the source is connected to the low power source.
  • the gate is connected to the output terminal Gout of the next shift register stage SRi + 1, the drain is connected to the output terminal Gout of the shift register stage SRi, and the source is connected to the Low power source.
  • the gate is connected to the clock input terminal cka, the drain is connected to the node netA, and the source is connected to the output terminal Gout of the shift register stage SRi.
  • the gate is connected to the clear terminal clr, the drain is connected to the node netA, and the source is connected to the low power source.
  • the pulses of the clear signal CLR are simultaneously input to the shift register stages SRi, whereby the transistor A is turned on and the potential of the node netA is initialized to the low power source. Thereafter, until the gate pulse is input from the output terminal Gout of the preceding shift register stage SRi-1, the transistor B remains in the OFF state, and therefore the clock signal CKA of FIG. 1 is applied to each of the clock input terminals cka, ckb, and cck. Each time a corresponding clock pulse of CKB / CKC is input, the transistors E, D, and M are sequentially turned on to refresh the node netA and the output terminal Gout of the shift register stage SRi to the low power supply potential.
  • the transistor B When the gate pulse input from the previous shift register stage SRi-1 is completed, the transistor B is turned off. Then, in order to cancel the holding of the charge due to the floating of the node netA and the output terminal Gout of the shift register stage SRi, the transistors L ⁇ N are applied by the gate pulse input from the output terminal Gout of the next shift register stage SRi + 1. Are turned on, and the node netA and the output terminal Gout of the shift register stage SRi are set to the low power supply potential.
  • the gate pulse input from the previous shift register stage SRi-1 shown in FIG. 3 is the gate start pulse GSP.
  • the gate start pulse GSP is composed of two pulses provided with two clock pulses in between, that is, two pulses separated by the period of the clock signals CKA to CKC. These pulses are synchronized with the clock pulse of the clock signal CKB.
  • the shift register stage SR0 When the gate start pulse GSP is input to the shift register stage SR0, the shift register stage SR0 outputs a gate output G0 having a gate pulse corresponding to the input of the clock pulse of the clock signal CKC.
  • the first gate pulse of the gate start pulse GSP is a pulse for precharging the picture elements PIX... Connected to the gate line GL0.
  • the signal prepared during the vertical blanking period is supplied to each source line SL as a signal for precharging. For example, there are the following two methods.
  • One is to store the digital data of the corresponding pixel in the previous frame and output it as a data signal of the polarity of the next frame at the time of preliminary charging of the gate line G0.
  • This is a method of ensuring the correlation of the data.
  • the digital data of the previous frame is stored in the picture elements PIX... Of the first three gate lines GL0 to GL2, and the preliminary charge is sequentially performed.
  • Another one is a method of precharging the pixels of the gate lines GL0 to GL2 with mask data supplied in the vertical blanking period.
  • each picture element PIX is precharged to mask data, and processing is easy because normal vertical blanking period data is used.
  • the first pulse of the gate start pulse GSP becomes a gate pulse of the gate output G0 and is simultaneously shifted to the shift register stage SR1, and from the shift register stage SR1 to the gate corresponding to the input of the clock pulse of the next clock signal CKA. It is output as a gate pulse of output G1.
  • the gate pulse of the gate output G1 is simultaneously shifted to the shift register stage SR2, and is output from the shift register stage SR2 as the gate pulse of the gate output G2 in response to the input of the clock pulse of the next clock signal CKB.
  • the second pulse of the gate start pulse GSP is input to the first shift register stage SR0, and the shift register corresponds to the input of the clock pulse of the next clock signal CKC.
  • a gate pulse for main charging is output from the stage SR0.
  • a data signal supplied to the picture elements PIX... Connected to the gate line GL0 is supplied to each source line SL.
  • the gate output G3 having the precharging gate pulse is output from the shift register stage SR3 toward the gate line GL3.
  • the picture elements PIX... Connected to the gate line GL3 have the same color as the picture elements PIX connected to the same source line SL and the gate line GL0. Suitable for
  • the picture element PIX ... connected to the gate line GL4 is precharged by the data signal of the picture element PIX ... connected to the gate line GL1, and the gate line is sent from the data signal of the picture element PIX ... connected to the gate line GL2.
  • Each pixel PIX is precharged by a data signal supplied to the previous three same color pixel PIX connected to the same source line SL. Will be done. Therefore, in the liquid crystal display device in which all gate lines are driven by one gate driver, as compared with the conventional precharge using the data signal supplied to the same color picture elements separated by six at the shortest as shown in FIG.
  • the preliminary charging can be performed at a potential close to the main charging.
  • the clock signals CKA to CKC are separated such that the interval between two pulses of the gate start pulse GSP is 5 clock pulses or 8 intervals. If the number is increased so as to be a multiple of the period, preliminary charging using data signals of picture elements of the same color that are more distant from each other, such as six or nine before, is possible.
  • FIG. 5A shows a configuration of the second liquid crystal display device (display device) 11 according to the present embodiment.
  • the liquid crystal display device 11 includes a display panel 12, a flexible printed circuit board 13, and a control board 14.
  • the display panel 12 includes a display region 12a, a plurality of gate lines (scanning signal lines) GL, a plurality of source lines (data signal lines) using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon, or the like on a glass substrate. ) SL ... and an active matrix display panel in which gate drivers (scanning signal line driving circuits) 15a and 15b are formed.
  • the display area 12a has the same configuration as the display area 2a of FIG.
  • the plurality of gate lines GL are composed of gate lines GL0, GL1, GL2,... GLn, and gate lines GL of the first group composed of gate lines GL0, GL2, GL4.
  • the plurality of source lines SL are composed of source lines SL0, SL1, SL2,... SLm, and are connected to the output of the source driver 6 described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 15a is provided on the display panel 12 in an area adjacent to the display area 12a on one side in the extending direction of the gate lines GL, and the first group of gate lines GL0, GL2, and GL4. .. Are sequentially supplied with gate pulses (scanning pulses).
  • the gate driver 15b is provided on the display panel 12 in an area adjacent to the display area 12a on the other side in the direction in which the gate lines GL extend, and the second group of gate lines GL1, GL3, GL5. .. Are sequentially supplied with gate pulses (scanning pulses).
  • These gate drivers 15a and 15b are built monolithically with the display area 12a in the display panel 12, and gate drivers called gate monolithic, gate driverless, panel built-in gate drivers, gate-in panels, etc. are all gate drivers. 15a and 15b.
  • the flexible printed circuit board 13 includes a source driver 16.
  • the source driver 16 supplies a data signal to each of the source lines SL.
  • a source driver mounted on a panel such as the well-known COG may be used.
  • the control board 14 is connected to the flexible printed board 13 and supplies necessary signals and power to the gate drivers 15a and 15b and the source driver 16. Signals and power supplied to the gate drivers 15 a and 15 b output from the control board 14 are supplied from the display panel 12 to the gate drivers 15 a and 15 b via the flexible printed board 13.
  • FIG. 5B shows the configuration of the gate drivers 15a and 15b.
  • the gate driver 15a includes a first shift register in which a plurality of shift register stages SR (SR0, SR2, SR4,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ , an output terminal Gout, a reset input terminal Qn +, clock input terminals cka / ckb / ckc, and a clear terminal clr.
  • a clock signal (first clock signal) CKA, a clock signal (second clock signal) CKB, a clock signal (third clock signal) CKC, a clear signal CLR, a gate start pulse (first clock signal) Shift pulse) GSP1 and Low power as a power source are supplied.
  • the Low power source may be a negative potential, a GND potential, or a positive potential, but is set to a negative potential here in order to ensure that the TFT is turned off.
  • a gate start pulse GSP1 is input to the set input terminal Qn ⁇ of the first shift register stage SR0 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to j includes a previous shift register stage.
  • the gate output Gi-2 of SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn +.
  • every second shift register stage SR has a clock signal CKA at the clock input terminal cka, a clock signal CKB at the clock input terminal ckb, and a clock signal CKC at the clock input terminal ckc.
  • the clock signal CKB is supplied to the clock input terminal cka
  • the clock signal CKA is supplied to the clock input terminal ckb
  • the clock signal is supplied to the clock input terminal ckc in the second shift register stage SR from the second shift register stage SR2.
  • Each CKC is input.
  • the clock signal CKC is supplied to the clock input terminal cka
  • the clock signal CKA is supplied to the clock input terminal ckb
  • the clock signal is supplied to the clock input terminal ckc in the second shift register stage SR from the third shift register stage SR4.
  • CKB is input respectively.
  • the clock signals CKA / CKB / CKC have waveforms as shown in FIG.
  • the clock signals CKA, CKB, and CKC do not overlap each other, and the clock pulse of the clock signal CKA appears one clock pulse after the clock pulse of the clock signal CKC.
  • the clock pulse of CKB appears one clock pulse after the clock pulse of the clock signal CKA, and the clock pulse of the clock signal CKC has a timing that appears one clock pulse after the clock pulse of the clock signal CKB. is doing.
  • the clear signal CLR is input to the clear terminal clr and is used to initialize the entire shift register.
  • the gate driver 15b includes a second shift register in which a plurality of shift register stages SR (SR1, SR3, SR5,...) Are cascaded.
  • Each shift register stage SR includes a set input terminal Qn ⁇ , an output terminal Gout, a reset input terminal Qn +, clock input terminals cka / ckb / ckc, and a clear terminal clr.
  • a clock signal (fourth clock signal) CKD, a clock signal (fifth clock signal) CKE, a clock signal (sixth clock signal) CKF, a clear signal CLR, a gate start pulse (second clock signal) Shift pulse) GSP2 and Low power as a power source are supplied.
  • the Low power source may be a negative potential, a GND potential, or a positive potential, but is set to a negative potential here in order to ensure that the TFT is turned off.
  • a gate start pulse GSP2 is input to the set input terminal Qn ⁇ of the first shift register stage SR1 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to k has a preceding shift register stage.
  • the gate output Gi-2 of SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn +.
  • every two shift register stages SR have a clock signal CKD at the clock input terminal cka, a clock signal CKE at the clock input terminal ckb, and a clock signal CKF at the clock input terminal ckc. , Respectively.
  • the clock signal CKE is supplied to the clock input terminal cka
  • the clock signal CKD is supplied to the clock input terminal ckb
  • the clock signal is supplied to the clock input terminal ckc.
  • CKF is input respectively.
  • the clock signal CKF is supplied to the clock input terminal cka
  • the clock signal CKD is supplied to the clock input terminal ckb
  • the clock signal is supplied to the clock input terminal ckc.
  • CKE is input respectively.
  • the clock signals CKD / CKE / CKF have waveforms as shown in FIG.
  • the clock signals CKD, CKE, and CKF are configured such that the clock pulses do not overlap each other, and the clock pulse of the clock signal CKD appears one clock pulse after the clock pulse of the clock signal CKF.
  • the clock pulse of CKE appears one clock pulse after the clock pulse of the clock signal CKD, and the clock pulse of the clock signal CKF has a timing that appears one clock pulse after the clock pulse of the clock signal CKE. is doing.
  • the clear signal CLR is input to the clear terminal clr and used to initialize the entire shift register.
  • the clock signals CKA, CKB, CKC, CKD, CKE, and CKF have a clock pulse of the clock signal CKA that appears after the clock pulse of the clock signal CKF, and the clock pulse of the clock signal CKD is clocked.
  • the clock pulse of the signal CKA appears after the clock pulse of the clock signal CKB
  • the clock pulse of the clock signal CKD appears after the clock pulse of the clock signal CKD
  • the clock pulse of the clock signal CKE appears after the clock pulse of the clock signal CKB
  • the clock pulse has a timing that appears after the clock pulse of the clock signal CKE
  • the clock pulse of the clock signal CKF appears after the clock pulse of the clock signal CKC.
  • each of the gate start pulses GSP1 and GSP2 includes two pulses provided with five clock pulses in between, that is, two pulses separated by the period of the clock signals CKA to CKF.
  • the pulse of the gate start pulse GSP1 is synchronized with the clock pulse of the clock signal CKC
  • the pulse of the gate start pulse GSP2 is synchronized with the clock pulse of the clock signal CKF.
  • the pulse of the gate start pulse GSP2 is delayed from the pulse of the gate start pulse GSP1, but it is necessary that the gate start pulses have a phase difference from each other in performing the precharge of the present embodiment. Basically, the same signal may be used.
  • the configuration of the shift register stage SR is the same as that of FIG.
  • Each of the gate drivers 15a and 15b independently operates on the same principle as that of the gate driver 5 of the liquid crystal display device 1, but as shown in FIG. 2, the gate for main charging from the gate driver 15a or 15b to the gate line GLi.
  • the gate output Gi is output, the gate output Gi + 6 for precharging to the gate line GLi + 6 is output from the same gate driver.
  • preliminary charging is performed using a data signal supplied to the previous six pixels connected to the same source line SL.
  • the preliminary charging can be performed at a potential close to the main charging.
  • the clock signals CKA to CKF are separated such that the interval between two pulses of the gate start pulse GSP is 11 clock pulses or 17 intervals. If the number is increased so as to be a multiple of the period, it is possible to perform pre-charging using data signals of pixels of the same color that are more distant from each other, such as 12 before and 18 before.
  • FIGS. 6 to 8 are comparative examples, and show the relationship between preliminary charging and main charging with respect to the arrangement of picture elements PIX of a liquid crystal display device in which source drivers are provided corresponding to RGB.
  • the picture elements connected to the same source line SL have the same color.
  • FIG. 6 (Pattern 1) shows a case where AC driving is performed by the gate line inversion method, and since the precharge can always use the data signal of the same color picture element, two picture elements separated by using a two-phase clock are used. Pre-charging is performed by the data signal.
  • FIG. 7 (Pattern 2) shows a case where AC driving is performed by the dot inversion method.
  • FIG. 8 shows a case where AC driving is performed by source line inversion, and data signals of picture elements of the same color can always be used for precharging, and picture elements connected to the same source line are data signals.
  • FIG. 8 shows a case where AC driving is performed by source line inversion, and data signals of picture elements of the same color can always be used for precharging, and picture elements connected to the same source line are data signals.
  • They are precharged with the data signal of one pixel apart, and in addition to using a two-phase clock, it is also possible to use only one clock to drive the gate driver. is there.
  • 9 to 13 show the relationship between the preliminary charging and the main charging when the driving by the three-phase clock of the present invention is applied.
  • FIG. 9 (pattern 4), picture elements PIX are connected to the same gate line GL in the order of R ⁇ G ⁇ B ⁇ R ⁇ ..., And R ⁇ B ⁇ G ⁇ R ⁇ .
  • the picture elements PIX... Are connected, and the present invention is applicable.
  • the picture elements PIX... Are AC-driven by the source line inversion method, so that preliminary charging can be performed by the data signal of the three previous picture elements PIX.
  • FIG. 10 pattern 5
  • the same color pixel PIX is connected to the same gate line GL
  • the pixel PIX is connected to the same source line SL in the order of R ⁇ B ⁇ G ⁇ R ⁇ .
  • the present invention is applicable.
  • FIG. 10 since the picture elements PIX... Are AC-driven by the source line inversion method, preliminary charging can be performed by the data signal of the three previous picture elements PIX.
  • FIG. 11 pattern 6
  • the same color pixel PIX is connected to the same gate line GL
  • the pixel PIX is connected to the same source line SL in the order of R ⁇ B ⁇ G ⁇ R ⁇ .
  • the present invention is applicable.
  • the picture elements PIX are inverted by the gate line every three gate lines GL and further the source lines are inverted, the AC drive is performed, so the data signals of the six previous pixel elements PIX are used. Pre-charging can be performed.
  • FIG. 12 (pattern 7), picture elements PIX are connected to the same gate line GL in the order of R ⁇ G ⁇ B ⁇ R ⁇ ..., And R ⁇ B ⁇ G ⁇ R ⁇ .
  • the picture elements PIX... Are connected, and the present invention is applicable.
  • FIG. 12 since the picture elements PIX... Are AC-driven by the dod inversion method, preliminary charging can be performed using the data signal of the six previous picture elements PIX.
  • the same color pixel PIX is connected to the same gate line GL, and the pixel PIX is connected to the same source line SL in the order of R ⁇ B ⁇ G ⁇ R ⁇ .
  • the present invention is applicable.
  • the picture elements PIX... Are AC-driven by the gate line inversion method, so that preliminary charging can be performed by the data signal of the six previous picture elements PIX.
  • precharge can be performed by the data signals of all six previous picture elements PIX. it can.
  • Table 1 summarizes how many pixels PIX can be precharged using the data signal of the previous pixel PIX for the above cases. Table 1 also shows the results when FIGS. 9 to 13 are driven by the conventional two-phase clock. The case of driving with one gate driver is described as one-side driving, and the case of driving with two gate drivers is described as double-sided driving.
  • the gate start pulses GSP, GSP1, and GSP2 are provided with two or more precharging pulses and a total of three or more pulses together with the main charging pulses. It can also be a gate start pulse.
  • preliminary charging is performed by the data signal of the same color and same polarity picture element three lines before, but the previous same color and same polarity such as six lines and nine lines before.
  • Pre-charging can be performed a plurality of times using the data signal of the pixel. In this way, even if it is not possible to obtain a sufficient charge period in one preliminary charge, a sufficient amount of charge can be obtained by performing the preliminary charge a plurality of times using data signals of the same color and same polarity picture elements. Can be expected.
  • a data signal having a reverse polarity is written in the previous frame by AC driving the display area 2a, it takes time to precharge in order to reverse the polarity in the current frame.
  • the ON resistance of the TFT increases, so that even in such a case, it takes time for the preliminary charging, and the preliminary charging is effective a plurality of times.
  • the plurality of precharges by the data signal of the same color and the same polarity picture element can be easily realized according to the configuration using three clock signals for each gate driver described in FIGS.
  • a data signal of another color picture element having the same polarity may be used.
  • the precharge for inverting the polarity by the data signal of the other color picture element of the same polarity such as 4 lines or 5 lines before is performed.
  • preliminary charging can be performed to a potential sufficiently close to the main charging.
  • the display quality can be improved by the above-described multiple preliminary charging. Further, such preliminary charging can be applied to the display area 2a of FIGS. 11 to 13 and to both one-side driving and both-side driving.
  • preliminary charging is performed at a potential close to the data signal with a simple configuration with respect to the panel in which the three color picture elements are alternately arranged along the direction in which the data signal line extends.
  • a display device that can be used can be realized.
  • the clock pulses do not overlap each other, it is obvious that the clock can be configured as a signal using only the input timing such as the rising timing of the clock pulse. They may overlap each other. Between the first clock signal and the fourth and sixth clock signals, between the second clock signal and the fourth and fifth clock signals, and between the third clock signal and the fifth and sixth clock signals. The same applies to between the two.
  • each of the gate drivers 5, 15a, and 15b is configured as an IC.
  • the same color picture element is connected to the same gate line, and the picture element is arranged in the order of R ⁇ G ⁇ B ⁇ R ⁇ . To drive.
  • FIG. 16 shows the configuration of the gate driver 151 in this case.
  • the gate driver 151 includes a first shift register 151a in which a plurality of shift register stages SR (SR0, SR2, SR4,...) Are connected in cascade, and a plurality of shift register stages SR (SR1, SR3, SR5,%) In cascade. And a connected second shift register 151b.
  • each shift register stage SR includes a set input terminal Boot, an output terminal Gout, a reset input terminal Reset, a clock input terminal cka / ckb, and a clear terminal clr. Since the clear terminal clr is the same as (b) in FIG. 4 and (b) in FIG. From the control board, a clock signal CKA / CKB, a gate start pulse GSP1, and a low potential side power supply are supplied.
  • the gate start pulse GSP1 is input to the set input terminal Boot of the first shift register stage SR0 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to j is preceded by the previous shift register stage SRi. -2 gate output Gi-2 is input. Further, the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Reset.
  • the clock signal CKA is input to the clock input terminal cka and the clock signal CKB is input to the clock input terminal ckb.
  • j is shifted from the second shift register stage SR2 to every other shift register stage (second stage) SR, the clock signal CKB is input to the clock input terminal cka and the clock signal is input to the clock input terminal ckb.
  • CKA is input.
  • the first stage and the second stage are alternately arranged in the first shift register 151a.
  • the clock signals CKA and CKB have waveforms as shown in FIG.
  • the clock signals CKA and CKB have a reverse phase relationship so that the clock pulses do not overlap each other, and the clock pulse of the clock signal CKA appears next to the clock pulse of the clock signal CKB, and the clock pulse of the clock signal CKB Has a timing that appears next to the clock pulse of the clock signal CKA.
  • each shift register stage SR includes a set input terminal Boot, an output terminal Gout, a reset input terminal Reset, a clock input terminal cka / ckb, and a clear terminal clr.
  • the clear terminal clr is not shown. From the control board, a clock signal CKC / CKD, a gate start pulse GSP2, and a low potential side power supply are supplied.
  • the output from is the gate output Gi output to the i-th gate line GLi.
  • the gate start pulse GSP2 is input to the set input terminal Boot of the first shift register stage SR1 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to k is preceded by the previous shift register stage SRi. -2 gate output Gi-2 is input. Further, the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Reset.
  • the clock signal CCK is input to the clock input terminal cka and the clock signal CKD is input to the clock input terminal ckb. Entered.
  • the shift register stage (fourth stage) SR which is every other stage from the second shift register stage SR3 with respect to k, the clock signal CKA is input to the clock input terminal cka and the clock signal to the clock input terminal ckb. CKD is input.
  • the third stage and the fourth stage are alternately arranged in the second shift register 151b.
  • the clock signals CKC and CKD have waveforms as shown in FIG.
  • the clock signals CKC and CKD have a reverse phase relationship so that the clock pulses do not overlap each other, and the clock pulse of the clock signal CKC appears next to the clock pulse of the clock signal CKD, and the clock pulse of the clock signal CKD Has a timing that appears next to the clock pulse of the clock signal CKC.
  • the clock signals CKA, CKB, CKC, and CKD appear such that the clock pulse of the clock signal CKA overlaps the pulse of the clock signal CKD, and the clock pulse of the clock signal CKC is clocked.
  • the pulse of the signal CKA appears with an overlap
  • the clock pulse of the clock signal CKB appears with an overlap after the pulse of the clock signal CCK
  • the clock pulse of the clock signal CKD follows the pulse of the clock signal CKB. And appearing with an overlap.
  • the gate start pulses GSP1 and GSP2 are preceded by the gate start pulse GSP1 and overlap each other.
  • the pulse of the gate start pulse GSP1 is synchronized with the clock pulse of the clock signal CKA
  • the pulse of the gate start pulse GSP2 is synchronized with the clock pulse of the clock signal CKC.
  • the configuration of the shift register stage SR is such that the clock input terminal ckc is removed from the configuration of FIG. 3 and the gate of the transistor M is connected to the clock input terminal ckb.
  • the gate signal is output to the gate line Gi using the four-phase clock signals CKA, CKB, CKC, and CKD.
  • Preliminary charging is performed according to the data signal used for charging, and main charging is performed in the second half.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope indicated in the claims. That is, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present invention.
  • the present invention can be applied to an EL display device.
  • the first clock signal, the second clock signal, and the third clock signal are input to the scanning signal line driver circuit, and the first clock signal and the first clock signal are input.
  • the clock pulse of the first clock signal appears next to the clock pulse of the third clock signal
  • the clock pulse of the second clock signal is the second clock signal.
  • the scanning signal line driving circuit has a timing that appears next to the clock pulse of the first clock signal and the clock pulse of the third clock signal appears after the clock pulse of the second clock signal. All clock pulses including the clock pulse of the first clock signal, the clock pulse of the second clock signal, and the clock pulse of the third clock signal are combined.
  • the shift pulse input to one end of the scanning signal line driving circuit is shifted by one step toward the other end corresponding to each sequential input, and each stage is scanned corresponding to the shift pulse shift input.
  • a shift register for outputting a scanning pulse to the signal line is provided.
  • the display device of the present invention includes the first scanning signal line driving circuit and the second scanning signal line driving circuit, and is connected to the first scanning signal line driving circuit.
  • a first group of scanning signal lines composed of every other scanning signal line is the first scanning signal line.
  • the second scanning signal line consisting of the remaining scanning signal lines is connected to the second scanning signal line driving circuit, and is connected to the second scanning signal line driving circuit.
  • a first clock signal, a second clock signal, and a third clock signal are input to the first scanning signal line driver circuit, and a fourth clock signal is input to the second scanning signal line driver circuit.
  • the first clock signal, the second clock signal, the third clock signal, the fourth clock signal, the fifth clock signal, and the sixth clock signal are the same as the first clock signal.
  • a clock pulse appears after the clock pulse of the sixth clock signal
  • a clock pulse of the fourth clock signal appears after the clock pulse of the first clock signal
  • a clock pulse of the second clock signal is an equivalent to the clock pulse of the third clock signal.
  • the first scanning signal line driver circuit has a clock pulse of the first clock signal, a clock pulse of the second clock signal, and a clock pulse of the third clock signal.
  • the first shift pulse input from the one end side in the scanning direction to the first scanning signal line driving circuit is sent to the other end in the scanning direction.
  • Each of the stages is provided with a first shift register that outputs a scanning pulse to the scanning signal line in response to a shift input of the first shift pulse.
  • the signal line driver circuit includes all clocks including the clock pulse of the fourth clock signal, the clock pulse of the fifth clock signal, and the clock pulse of the sixth clock signal.
  • the second shift pulse input from the one end side in the scanning direction to the second scanning signal line driving circuit is directed toward the other end side in the scanning direction.
  • Each stage is provided with a second shift register that shifts one stage at a time and outputs a scanning pulse to the scanning signal line corresponding to the shift input of the second shift pulse.
  • the present invention can be particularly suitably used for a liquid crystal display device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

　走査信号線駆動回路に、第１のクロック信号（ＣＫＡ）と第２のクロック信号（ＣＫＢ）と第３のクロック信号（ＣＫＣ）とからなる３相クロックが入力される表示装置であって、上記走査信号線駆動回路は、上記第１のクロック信号（ＣＫＡ）のクロックパルスと上記第２のクロック信号（ＣＫＢ）のクロックパルスと上記第３のクロック信号（ＣＫＣ）のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記走査信号線駆動回路に走査方向の一端側から入力されたシフトパルス（ＧＳＰ）を上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記シフトパルス（ＧＳＰ）のシフト入力に対応して走査信号線への走査パルス（Ｇ０～Ｇ６）を出力するシフトレジスタを備える。これにより、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる。

Description

表示装置および表示装置の駆動方法ならびに走査信号線駆動回路
　本発明は、表示装置の各絵素をデータ信号で充電する前に行う予備充電に関するものである。
　液晶表示装置の高精細化が進み、例えば図１９の（ａ）に示すようなＷＶＧＡモジュール（８００ＲＧＢ×４８０）を例に取ると、ＲＧＢの同色の絵素どうしがソースラインの延びる方向に沿って配置されていることからＲＧＢの各色ごとに設けられたソースドライバを合計３個備えている。各ソースドライバは８００個のソース出力を有しているので、ソース総出力数は２４００である。また、ゲートドライバのゲート出力数は４８０である。これに対して、図１９の（ｂ）に示すように、同じ解像度でありながらＲＧＢの同色の絵素どうしをゲートラインの延びる方向に沿って配置することにより、ゲート出力数を図１９の（ａ）の３倍である４８０×３にするとともにソースドライバを図１９の（ａ）の３分の１である１個とした液晶表示装置が提供されている。
　上記図１９の（ａ）の構成も、上記図１９の（ｂ）の構成も、ゲートドライバにはパネル上にモノリシックに作り込まれたものを使用する。これはいわゆるゲートモノリシックと呼ばれている構成である。この場合に、ゲートドライバへの信号は、ソースドライバが実装されたフレキシブルプリント基板（ＦＰＣ）を介して供給される。図１９の（ｂ）の構成は、図１９の（ａ）の構成に比べてゲート出力数が３倍、ソース出力数が１／３倍になるので、ゲートモノリシック化されていることにより、ゲートドライバは外付けが不要であって表示領域と同時に作り込みが可能になる上に、ソースドライバ数が削減されて、コストダウンに大きく寄与する。また、ソースドライバ数が減ることでＦＰＣの面積が小さくなることから、ＦＰＣに関するコストダウンも加わって、全体的に大幅なコストダウンが可能である。
　図２０に、図１９の（ａ）・（ｂ）のパネルに使用される第１のゲートドライバの例であるゲートドライバ１０１の構成を示す。
　ゲートドライバ１０１は、表示領域１０２に対して片側の領域にのみ設けられており、複数のシフトレジスタ段ｓｒ（ｓｒ０、ｓｒ１、ｓｒ２、…）が縦続接続されたシフトレジスタを備えている。各シフトレジスタ段ｓｒは、セット入力端子Ｑｎ－、出力端子Ｇｏｕｔ、リセット入力端子Ｑｎ＋、クロック入力端子ｃｋａ・ｃｋｂ、および、クリア端子ｃｌｒを備えている。
　ｉ番目（ｉ＝０、１、２、…）のシフトレジスタ段ｓｒｉの出力端子Ｇｏｕｔからの出力は、ｉ番目のゲートラインに出力されるゲート出力Ｇｉとなる。
　初段のシフトレジスタ段ｓｒ０のセット入力端子Ｑｎ－にはゲートスタートパルスＧＳＰが入力され、２段目以降のシフトレジスタ段ｓｒｉのそれぞれには、前段のシフトレジスタ段ｓｒｉ－１のゲート出力Ｇｉ－１が入力される。また、リセット入力端子Ｑｎ＋には後段のシフトレジスタ段ｓｒｉ＋１のゲート出力Ｇｉ＋１が入力される。
　クロック入力端子ｃｋａとクロック入力端子ｃｋｂとの一方にクロック信号ＣＫＡ、他方にクロック信号ＣＫＢが入力され、隣接するシフトレジスタ段ｓｒどうしでクロック信号ＣＫＡの入力先とクロック信号ＣＫＢの入力先とが入れ替わるようになっている。ここでは、ｉが偶数（ｉ＝０、２、４、…）のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ｃｋａにはクロック信号ＣＫＡが入力され、クロック入力端子ｃｋｂにはクロック信号ＣＫＢが入力される。ｉが奇数（ｉ＝１、３、５、…）のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ｃｋａにはクロック信号ＣＫＢが入力され、クロック入力端子ｃｋｂにはクロック信号ＣＫＡが入力される。クロック信号ＣＫＡとクロック信号ＣＫＢとは、図２２に示すように位相が相補の関係にあり、例えば互いに逆相である。クリア端子ｃｌｒにはクリア信号ＣＬＲが入力され、シフトレジスタ全体の初期化に用いられる。
　図２０のゲートドライバ１０１によれば、図２２に示すようにクロック信号ＣＫＡ・ＣＫＢの交互のクロックパルス期間に、ゲート出力Ｇｉが順次出力されていく。
　図２１に、図１９の（ａ）・（ｂ）のパネルに使用される第２のゲートドライバの例であるゲートドライバ２０１の構成を示す。
　ゲートドライバ２０１はゲートドライバ２０１ａとゲートドライバ２０１ｂとからなる。ゲートドライバ２０１ａとゲートドライバ２０１ｂとは、表示領域２０２を挟むように配置されている。ゲートドライバ２０１ａはｉが偶数（ｉ＝０、２、４、…）のゲートラインに出力するゲート出力Ｇｉを生成し、ゲートドライバ２０１ｂはｉが奇数（ｉ＝１、３、５、…）のゲートラインに出力するゲート出力Ｇｉを生成する。
　ゲートドライバ２０１ａは、複数のシフトレジスタ段ｓｒ（ｓｒ０、ｓｒ２、ｓｒ４、…）が縦続接続されたシフトレジスタを備えている。各シフトレジスタ段ｓｒは、セット入力端子Ｑｎ－、出力端子Ｇｏｕｔ、リセット入力端子Ｑｎ＋、クロック入力端子ｃｋａ・ｃｋｂ、および、クリア端子ｃｌｒを備えている。
　なお、以下には、ゲートドライバ２０１ａにゲートスタートパルスＧＳＰ１が供給され、ゲートドライバ２０１ｂにゲートスタートパルスＧＳＰ１とは異なるゲートスタートパルスＧＳＰ２が供給される例を記載するが、両ゲートスタートパルスは基本的には互いに同一信号でよい。
　初段のシフトレジスタ段ｓｒ０のセット入力端子Ｑｎ－にはゲートスタートパルスＧＳＰ１が入力され、２段目以降のシフトレジスタ段ｓｒｉのそれぞれには、前段のシフトレジスタ段ｓｒｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋には後段のシフトレジスタ段ｓｒｉ＋２のゲート出力Ｇｉ＋２が入力される。
　クロック入力端子ｃｋａとクロック入力端子ｃｋｂとの一方にクロック信号ＣＫＡ、他方にクロック信号ＣＫＢが入力され、隣接するシフトレジスタ段ｓｒどうしでクロック信号ＣＫＡの入力先とクロック信号ＣＫＢの入力先とが入れ替わるようになっている。ここでは、ｉ＝０、４、８、…のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ｃｋａにはクロック信号ＣＫＡが入力され、クロック入力端子ｃｋｂにはクロック信号ＣＫＢが入力される。ｉ＝２、６、１０、…のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ｃｋａにはクロック信号ＣＫＢが入力され、クロック入力端子ｃｋｂにはクロック信号ＣＫＡが入力される。クロック信号ＣＫＡとクロック信号ＣＫＢとは、図２３に示すように位相が相補の関係にある。クリア端子ｃｌｒにはクリア信号ＣＬＲが入力され、シフトレジスタ全体の初期化に用いられる。
　ゲートドライバ２０１ｂは、複数のシフトレジスタ段ｓｒ（ｓｒ１、ｓｒ３、ｓｒ５、…）が縦続接続されたシフトレジスタを備えている。各シフトレジスタ段ｓｒは、セット入力端子Ｑｎ－、出力端子Ｇｏｕｔ、リセット入力端子Ｑｎ＋、クロック入力端子ｃｋａ・ｃｋｂ、および、クリア端子ｃｌｒを備えている。
　初段のシフトレジスタ段ｓｒ１のセット入力端子Ｑｎ－にはゲートスタートパルスＧＳＰ２が入力され、２段目以降のシフトレジスタ段ｓｒｉのそれぞれには、前段のシフトレジスタ段ｓｒｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋には後段のシフトレジスタ段ｓｒｉ＋２のゲート出力Ｇｉ＋２が入力される。
　クロック入力端子ｃｋａとクロック入力端子ｃｋｂとの一方にクロック信号ＣＫＣ、他方にクロック信号ＣＫＤが入力され、隣接するシフトレジスタ段ｓｒどうしでクロック信号ＣＫＡの入力先とクロック信号ＣＫＢの入力先とが入れ替わるようになっている。ここでは、ｉ＝０、４、８、…のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ｃｋａにはクロック信号ＣＫＣが入力され、クロック入力端子ｃｋｂにはクロック信号ＣＫＤが入力される。ｉ＝２、６、１０、…のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ｃｋａにはクロック信号ＣＫＤが入力され、クロック入力端子ｃｋｂにはクロック信号ＣＫＣが入力される。クロック信号ＣＫＣとクロック信号ＣＫＤとは、図２３に示すように位相が相補の関係にある。また、クロック信号ＣＫＣ・ＣＫＤは、クロック信号ＣＫＡ・ＣＫＢのそれぞれともクロックパルス期間が重ならないようになっており、クロックパルス期間がＣＫＡ→ＣＫＣ→ＣＫＢ→ＣＫＤ→ＣＫＡの順に入れ替わる。クリア端子ｃｌｒには前記クリア信号ＣＬＲが入力される。
　図２１のゲートドライバ２０１によれば、図２３に示すようにクロック信号ＣＫＡ～ＣＫＤの交互のクロックパルス期間に、ゲート出力Ｇｉが順次出力されていく。
　上記ゲートドライバ１０１は、相補の位相関係にある２つのクロック信号を用いた、いわゆる２相クロックにより駆動されるゲートドライバであり、上記ゲートドライバ２０１も、ゲートドライバ２０１ａとゲートドライバ２０１ｂとのそれぞれについては２相クロックにより駆動されるゲートドライバである。
　次に、図２０のゲートドライバ１０１や図２１のゲートドライバ２０１のシフトレジスタ段ｓｒの構成例について説明する。
　図２４に、特許文献１に記載されたシフトレジスタ段２２１（図ではＪ行目に対応）の構成を示す。このシフトレジスタ段は、トランジスタが全てｎチャネル型で構成されており、ゲートドライバをパネルにモノリシックで形成するのに用いることが可能である。
　クロックφ１・φ２は２相クロックであり、それぞれ図２５に示すように互いに逆相の関係となる相補型の波形を有している。Ｊ－１行目の段のゲート出力のパルスがライン２２２を介してトランジスタＴｐのドレインに入力されると、トランジスタＴｐがＯＮ状態となって、トランジスタＴ１のゲートとソースとの間に接続された容量Ｃｂが充電されていく。クロック信号φ１のパルスがトランジスタＴ１のドレインに入力されると、当該ドレインとノードＧとの間に形成された浮遊容量Ｃｐがブートストラップ効果を奏すが、クロックφ２の入力端子とノードＧとの間に浮遊容量Ｃｐと同じ容量値を有する容量Ｃ２が接続されていることにより、浮遊容量ＣｐによるノードＧの電位上昇は相殺される。容量Ｃｂの充電によりトランジスタＴ１がＯＮ状態になると、クロックφ１のパルスがトランジスタＴ１のソースに接続されたノードＤの電位を上昇させ、このノードＤの電位上昇が容量Ｃｂのブートストラップ効果によりノードＧの電位を上昇させる。これによりトランジスタＴ１が急速に抵抗値を下げ、ノードＤにＪ行目の段のゲート出力のパルスが出力される。
　ノードＤは負荷としての容量Ｃ１の一端に接続されており、容量Ｃ１の他端は接地２３２に接続されている。次段のゲート出力Ｊ＋１のパルスがライン２３０を介してトランジスタＴｄのゲートに入力されると、トランジスタＴｄがＯＮ状態となり、点Ｇの電位は電源Ｖ－によりリセットされる。
日本国公表特許公報「特表平１０－５００２４３号公報（公表日：１９９８年１月６日）」 日本国公開特許公報「特開昭６０－１３４２９３号公報（公開日：１９８５年７月１７日）」
　前述した図１９の（ｂ）に示すような、同色の絵素がゲートラインの延びる方向に沿って並ぶパネルを有する液晶表示装置では、パネルが高精細であることに加えて、図１９の（ａ）に示すような同色の絵素がソースラインの延びる方向に沿って並ぶパネルを有する液晶表示装置に対して、ゲートライン数が３倍に増加するため、各絵素にデータ信号を書き込むことのできる１水平期間あるいは選択期間が非常に短くなる。従って、データ信号を十分に書き込むことができるように、各絵素にデータ信号を書き込む前に予備充電を行うことが有効である。
　絵素への予備充電の方法には、例えば図２６に示す方法がある。
　図２６の方法は特許文献２に記載された予備充電方法である。ＲＧＢの各絵素がデータ信号線の延びる方向（列方向）に沿って交互に並んでいるパネルにおいて、Ｒの絵素はその前にデータ信号を書き込むＲの絵素の当該データ信号で予備充電する、といったように、同色絵素のデータ信号を用いて予備充電を行う。
　（Ａ）はＲの絵素が並んでいるｉ－３行目の走査信号、（Ｂ）はＧの絵素が並んでいるｉ－２行目の走査信号、（Ｃ）はＢの絵素が並んでいるｉ－１行目の走査信号、（Ｄ）はＲの絵素が並んでいるｉ行目の走査信号、（Ｅ）はｊ列のデータ信号線に供給するＲＧＢの各データ信号、（Ｆ）は予備充電を行わない場合のｉ行ｊ列目の絵素電極の電位、（Ｇ）は上記予備充電を行う場合のｉ行ｊ列目の絵素電極の電位を表している。
　（Ａ）～（Ｄ）から分かるように、各行の絵素の予備充電は、３行前の同色の絵素のデータ信号によって行われる。（Ｅ）には、ｉ行ｊ列目のＲの絵素が、ｉ－３行ｊ列目のＲの絵素のデータ信号電位Ｖｉ－３によって予備充電され、データ信号Ｖｉによって本充電すなわち書き込みが行われている様子が示されている。
　このように、特許文献２では、データ電位の接近している同色絵素のデータ信号を用いて予備充電を行うことにより、本充電が目標電位に近い電位から開始可能となるので、（Ｇ）に示すように、（Ｆ）に示したような目標電位未達になることなく、十分にデータ信号を書き込むことが可能であるとしている。
　しかしながら、このような同色の絵素のデータ信号を用いた予備充電を、図２０や図２１の２相クロックを用いて動作するゲートドライバによって行おうとすると、以下のような問題が生じる。
　すなわち、図２２および図２３に示すように、各シフトレジスタ段のゲート出力は、２相クロックのうちの一方のクロックのパルス期間に出力されるため、同じデータ信号線上で２の倍数だけ離れた行のゲート出力と同じタイミングのパルスを予備充電に用いざるを得ないことである。例えば図２２においては、ゲート出力Ｇ０のパルスと同じタイミングのパルスは、ゲート出力Ｇ２・Ｇ４・Ｇ６・…のいずれかに、予備充電用の絵素選択パルスとして用いることができる。従って、ＲＧＢの絵素がデータ信号線の延びる方向に沿って交互に配置されている場合には、同色の絵素のデータ信号を予備充電に用いようとすると、ゲート出力Ｇ０を、ゲート出力Ｇ６を出力するゲートラインに対して予備充電用の絵素選択パルスとして用いるといったように、６ライン離れたラインのデータ信号を予備充電に用いるのが、最もデータ信号電位の近い組み合わせとなる。図２３では、１２ライン離れたラインのデータ信号を予備充電に用いるのが、最もデータ信号電位の近い組み合わせとなる。
　図２７に、図２２の駆動方法で６ライン前のデータ信号を予備充電に用いる例を示し、図２８に、図２３の駆動方法で１２ライン前のデータ信号を予備充電に用いる例を示した。両図とも、同一のデータ信号線では、各フレーム期間にデータ信号の極性が揃っているにも関わらず、遠い絵素のデータ信号を予備充電に用いざるを得ない状態である。
　また、このように遠い絵素のデータ信号を予備充電に用いざるを得ないと、図２９に示すように、表示画像が、ある表示色領域２５２の中に他の表示色領域２５１が包含されているウィンドウパターンのような色変化が急峻な画像である場合、いわゆるキラーパターンと呼ばれる画像である場合に、領域２５１との境界付近にある領域２５２の部分２５２ａの予備充電を、本充電と全く異なった領域２５１の電位で行うことになるといった顕著な不具合も発生する。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる表示装置、表示装置の駆動方法、および、走査信号線駆動回路を実現することにある。
　本発明の表示装置は、上記課題を解決するために、同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置において、走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有しており、上記走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記走査信号線駆動回路の一端に入力されたシフトパルスを他端へ向けて一段ずつシフトするとともに各段が上記シフトパルスのシフト入力に対応して走査信号線への走査パルスを出力するシフトレジスタを備えていることを特徴としている。
　上記の発明によれば、走査信号線駆動回路が、シフトレジスタにより第１のクロック信号のクロックパルスと第２のクロック信号のクロックパルスと第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、シフトパルスを一段ずつシフトするとともに、各段がシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する。従って、走査信号線のそれぞれは、常に、第１のクロック信号と第２のクロック信号と第３のクロック信号とのうちの所定のクロック信号のクロックパルスの入力に対応して走査パルスを出力される。
　第１のクロック信号のクロックパルスと第２のクロック信号のクロックパルスと第３のクロック信号のクロックパルスとは、現れる順序が上記したように決まっているので、走査信号線は２本おきに同じクロック信号のクロックパルスの入力に従って走査パルスを出力される。
　一方、パネルは、第１色の絵素と第２色の絵素と第３色の絵素とがデータ信号線の延びる方向に沿って１つずつ所定の順序で並ぶように構成されるアレイ単位が、データ信号線の延びる方向に沿って繰り返されるように配置される構成であるので、同じデータ信号線に沿って配置される絵素を考えると、同色の絵素どうしの走査信号線には、全て同じクロック信号のクロックパルスの入力に対応して走査パルスが出力される。
　従って、第１ないし第３のクロック信号の周期の倍数だけ離れた２つのシフトパルスをシフトレジスタに入力することにより、先に入力されたシフトパルスに従って本充電がなされる絵素と同色の絵素を当該本充電のデータ信号を用いて予備充電することができる。２つのシフトパルスを上記周期と等しい時間だけ離れたものとすれば、３ライン前の同色のデータ信号によって予備充電を行うことができる。従って、従来の６ライン前の同色のデータ信号による予備充電よりも、自身を本充電するときのデータ信号に近い電位で予備充電を行うことができる。
　また、このように３相クロックを用いたシフトレジスタでは、クロックパルスの３の倍数のタイミングで信号を生成する構成は簡単になる。
　以上により、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置において、第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、上記第１の走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、上記第２の走査信号線駆動回路に、第４のクロック信号と第５のクロック信号と第６のクロック信号とが入力され、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号と上記第５のクロック信号と上記第６のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第６のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第５のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第５のクロック信号のクロックパルスの次に現れ、上記第６のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れるタイミングを有しており、上記第１の走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第１の走査信号線駆動回路に走査方向の一端側から入力された第１のシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記第１のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第１のシフトレジスタを備えており、上記第２の走査信号線駆動回路は、上記第４のクロック信号のクロックパルスと上記第５のクロック信号のクロックパルスと上記第６のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第２の走査信号線駆動回路に上記走査方向の上記一端側から入力された第２のシフトパルスを上記走査方向の上記他端側へ向けて一段ずつシフトするとともに各段が上記第２のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第２のシフトレジスタを備えていることを特徴としている。
　上記の発明によれば、第１の走査信号線駆動回路が、第１のシフトレジスタにより第１のクロック信号のクロックパルスと第２のクロック信号のクロックパルスと第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、シフトパルスを一段ずつシフトするとともに、各段がシフトパルスのシフト入力に対応して第１のグループの走査信号線への走査パルスを出力する。従って、走査信号線のそれぞれは、常に、第１のクロック信号と第２のクロック信号と第３のクロック信号とのうちの所定のクロック信号のクロックパルスの入力に対応して走査パルスを出力される。
　第１のクロック信号のクロックパルスと第２のクロック信号のクロックパルスと第３のクロック信号のクロックパルスとは、現れる順序が上記したように決まっているので、走査信号線は２本おきに同じクロック信号のクロックパルスの入力に従って走査パルスを出力される。
　一方、パネルは、第１色の絵素と第２色の絵素と第３色の絵素とがデータ信号線の延びる方向に沿って１つずつ所定の順序で並ぶように構成されるアレイ単位が、データ信号線の延びる方向に沿って繰り返されるように配置される構成であるので、同じデータ信号線に沿って配置される絵素を考えると、同色の絵素どうしの走査信号線には、全て同じクロック信号のクロックパルスの入力に対応して走査パルスが出力される。
　一方、第２の走査信号線駆動回路が、第２のシフトレジスタにより第４のクロック信号のクロックパルスと第５のクロック信号のクロックパルスと第６のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、シフトパルスを一段ずつシフトするとともに、各段がシフトパルスのシフト入力に対応して第２のグループの走査信号線への走査パルスを出力する。従って、走査信号線のそれぞれは、常に、第４のクロック信号と第５のクロック信号と第６のクロック信号とのうちの所定のクロック信号のクロックパルスの入力に対応して走査パルスを出力される。
　第４のクロック信号のクロックパルスと第５のクロック信号のクロックパルスと第６のクロック信号のクロックパルスとは、現れる順序が上記したように決まっているので、走査信号線は２本おきに同じクロック信号のクロックパルスの入力に従って走査パルスを出力される。
　一方、パネルは、第１色の絵素と第２色の絵素と第３色の絵素とがデータ信号線の延びる方向に沿って１つずつ所定の順序で並ぶように構成されるアレイ単位が、データ信号線の延びる方向に沿って繰り返されるように配置される構成であるので、同じデータ信号線に沿って配置される絵素を考えると、同色の絵素どうしの走査信号線には、全て同じクロック信号のクロックパルスの入力に対応して走査パルスが出力される。
　従って、第１ないし第３のクロック信号の周期の倍数だけ離れた２つの第１のシフトパルスを第１のシフトレジスタに入力するとともに、第４ないし第６のクロック信号の周期の倍数だけ離れた２つの第２のシフトパルスを第２のシフトレジスタに入力することにより、第１のシフトパルスと第２のシフトパルスとのそれぞれにおいて先に入力されたシフトパルスに従って本充電がなされる絵素と同色の絵素を当該本充電のデータ信号を用いて予備充電することができる。２つのシフトパルスを上記周期と等しい時間だけ離れたものとすれば、６ライン前の同色のデータ信号によって予備充電を行うことができる。従って、従来の１２ライン前の同色のデータ信号による予備充電よりも、自身を本充電するときのデータ信号に近い電位で予備充電を行うことができる。
　また、このように３相クロックを用いたシフトレジスタでは、クロックパルスの６の倍数のタイミングで信号を生成する構成は簡単になる。
　以上により、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記走査信号線駆動回路は、上記パネルにモノリシックに形成されていることを特徴としている。
　上記の発明によれば、いわゆるゲートモノリシック化された表示装置において、データ信号に近い電位で予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とは、上記パネルにモノリシックに形成されていることを特徴としている。
　上記の発明によれば、いわゆるゲートモノリシック化された表示装置において、データ信号に近い電位で予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、同じフレーム期間内では、同じデータ信号線に接続された絵素どうしのデータ信号の極性は同一であり、隣接するデータ信号線に接続された絵素どうしではデータ信号の極性は互いに異なっていることを特徴としている。
　上記の発明によれば、同じデータ信号線に接続された絵素どうしのデータ信号の極性が同一であるので、上記の最小ライン数だけ離れた同色のデータ信号による予備充電を同極性で行うことができ、特に良好な予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、同じ走査信号線に接続された絵素は互いに、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とのうちのいずれか１つの同色の絵素であることを特徴としている。
　上記の発明によれば、同じ走査信号線に接続された絵素が互いに同色であるパネルにおいて、良好な予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、同じ走査信号線に接続された隣接する絵素どうしは、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とのうちの互いに異なる色の絵素であることを特徴としている。
　上記の発明によれば、同じ走査信号線に接続された隣接する絵素が互いに異なる色であるパネルにおいて、良好な予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルはアモルファスシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、アモルファスシリコンを用いた表示装置において、データ信号に近い電位で予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルは多結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、多結晶シリコンを用いた表示装置において、データ信号に近い電位で予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルはＣＧシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、ＣＧシリコンを用いた表示装置において、データ信号に近い電位で予備充電を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルは微結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、微結晶シリコンを用いた表示装置において、データ信号に近い電位で予備充電を行うことができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置を駆動する表示装置の駆動方法であって、走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とを入力し、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有しており、上記走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記走査信号線駆動回路に走査方向の一端側から入力されたシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記シフトパルスのシフト入力に対応して走査信号線への走査パルスを出力するシフトレジスタ動作を行うことを特徴としている。
　以上により、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる表示装置の駆動方法を実現することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置であって、第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されている表示装置を駆動する表示装置の駆動方法であって、上記第１の走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とを入力し、上記第２の走査信号線駆動回路に、第４のクロック信号と第５のクロック信号と第６のクロック信号とを入力し、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号と上記第５のクロック信号と上記第６のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第６のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第５のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第５のクロック信号のクロックパルスの次に現れ、上記第６のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れるタイミングを有しており、上記第１の走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第１の走査信号線駆動回路に走査方向の一端側から入力された第１のシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記第１のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第１のシフトレジスタ動作を行い、上記第２の走査信号線駆動回路は、上記第４のクロック信号のクロックパルスと上記第５のクロック信号のクロックパルスと上記第６のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第２の走査信号線駆動回路に上記走査方向の上記一端側から入力された第２のシフトパルスを上記走査方向の上記他端側へ向けて一段ずつシフトするとともに各段が上記第２のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第２のシフトレジスタ動作を行うことを特徴としている。
　以上により、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる表示装置の駆動方法を実現することができるという効果を奏する。
　本発明の走査信号線駆動回路は、上記課題を解決するために、第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有しており、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、走査方向の一端側から入力されたシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記シフトパルスのシフト入力に対応して走査信号線への走査パルスを出力するシフトレジスタを備えていることを特徴としている。
　以上により、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる走査信号線駆動回路を実現することができるという効果を奏する。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本発明の実施形態を示すものであり、第１の液晶表示装置のゲートドライバの動作を示す第１のタイミングチャートである。 本発明の実施形態を示すものであり、第２の液晶表示装置のゲートドライバの動作を示すタイミングチャートである。 シフトレジスタ段の構成を示す回路図である。 第１の液晶表示装置の構成を示す回路ブロック図であり、（ａ）は表示装置全体を示し、（ｂ）はゲートドライバを示している。 第２の液晶表示装置の構成を示す回路ブロック図であり、（ａ）は表示装置全体を示し、（ｂ）はゲートドライバを示している。 パターン１の絵素の予備充電および本充電を説明する図である。 パターン２の絵素の予備充電および本充電を説明する図である。 パターン３の絵素の予備充電および本充電を説明する図である。 パターン４の絵素の予備充電および本充電を説明する図である。 パターン５の絵素の予備充電および本充電を説明する図である。 パターン６の絵素の予備充電および本充電を説明する図である。 パターン７の絵素の予備充電および本充電を説明する図である。 パターン８の絵素の予備充電および本充電を説明する図である。 本発明の参考形態を示す波形図であり、（ａ）および（ｂ）はそれぞれ異なる予備充電および本充電の電力消費を説明する波形図である。 参考形態の絵素の配置パターンを示す図である。 参考形態のゲートドライバの構成を示す回路ブロック図である。 参考形態のシフトレジスタ段の構成を示す回路図である。 参考形態のゲートドライバの動作を示すタイミングチャートである。 パネルの絵素配置構成の従来技術を示すものであり、（ａ）および（ｂ）はそれぞれ異なる絵素配置構成を説明する図である。 従来技術を示すものであり、従来の第１のゲートドライバの構成を示す回路ブロック図である。 従来技術を示すものであり、従来の第２のゲートドライバの構成を示す回路ブロック図である。 従来技術を示すものであり、図２０のゲートドライバの動作を説明するタイミングチャートである。 従来技術を示すものであり、図２１のゲートドライバの動作を説明するタイミングチャートである。 従来技術を示すものであり、シフトレジスタ段の構成例を示す回路図である。 従来技術を示すものであり、図２４の回路の動作を説明するタイミングチャートである。 従来技術を示すものであり、他のゲートドライバの動作を説明するタイミングチャートである。 従来技術を示すものであり、第１のゲートドライバの課題を示す図である。 従来技術を示すものであり、第２のゲートドライバの課題を示す図である。 従来技術を示すものであり、ゲートドライバの課題を示す図である。
符号の説明
　１　　　　　液晶表示装置（表示装置）
　５　　　　　ゲートドライバ（走査信号線駆動回路）
　１１　　　　液晶表示装置（表示装置）
　１５ａ　　　ゲートドライバ（走査信号線駆動回路、第１の走査信号線駆動回路）
　１５ｂ　　　ゲートドライバ（走査信号線駆動回路、第２の走査信号線駆動回路）
　本発明の一実施形態について図１ないし図１８に基づいて説明すると以下の通りである。
　図４の（ａ）に、本実施形態に係る第１の液晶表示装置（表示装置）１の構成を示す。
　液晶表示装置１は、表示パネル２、フレキシブルプリント基板３、および、コントロール基板４を備えている。
　表示パネル２は、ガラス基板上にアモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて表示領域２ａ、複数のゲートライン（走査信号線）ＧＬ…、複数のソースライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）５が作り込まれたアクティブマトリクス型の表示パネルである。表示領域２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートラインＧＬに接続されており、ＴＦＴ２１のソースはソースラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　また、絵素ＰＩＸの表示色として、ＲＧＢなどの３色絵素を構成する色のいずれか１つが挙げられる。これら３色絵素のそれぞれを、第１色の絵素、第２色の絵素、第３色の絵素と称することとする。各色絵素の配置としては、後述の図１０に示すように、同じソースラインＳＬに、ソースラインＳＬの延びる方向に沿ってＲの絵素→Ｇの絵素→Ｂの絵素といった所定の順序で並ぶように構成されるアレイ単位が、ソースラインＳＬの延びる方向に沿って繰り返されるように各絵素ＰＩＸが接続された配置である。
　複数のゲートラインＧＬ…はゲートラインＧＬ０・ＧＬ１・ＧＬ２・…・ＧＬｎからなり、それぞれゲートドライバ５の出力に接続されている。複数のソースラインＳＬ…はソースラインＳＬ０・ＳＬ１・ＳＬ２・…・ＳＬｍからなり、それぞれ後述するソースドライバ６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ５は、表示パネル２上で表示領域２ａに対してゲートラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。このゲートドライバ５は、表示パネル２に表示領域２ａとモノリシックに作り込まれている。ゲートドライバを表示パネルにモノリシックに作り込む、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称される技術で形成されるゲートドライバは、全て本実施形態のゲートドライバ５として採用可能である。
　フレキシブルプリント基板３は、ソースドライバ６を備えている。ソースドライバ６はソースラインＳＬ…のそれぞれにデータ信号を供給する。なお、ソースドライバとして、広く知られているＣＯＧ(Chip On Glass)のようなパネル上に搭載されたものを用いてもよい。コントロール基板４はフレキシブルプリント基板３に接続されており、ゲートドライバ５およびソースドライバ６に必要な信号や電源を供給する。コントロール基板４から出力されたゲートドライバ５へ供給する信号および電源は、フレキシブルプリント基板３を介して表示パネル２上からゲートドライバ５へ供給される。
　また、ここでは、液晶表示装置１はソースライン反転方式による交流駆動を行うこととし、同じソースラインＳＬに接続された絵素ＰＩＸどうしの間ではデータ信号は同極性であって、隣接するソースラインＳＬどうしの間では、接続された絵素ＰＩＸのデータ信号の極性は互いに反対であるとする。
　図４の（ｂ）に、ゲートドライバ５の構成を示す。
　ゲートドライバ５は、複数のシフトレジスタ段ＳＲ（ＳＲ０、ＳＲ１、ＳＲ２、…）が縦続接続されたシフトレジスタを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－、出力端子Ｇｏｕｔ、リセット入力端子Ｑｎ＋、クロック入力端子ｃｋａ・ｃｋｂ・ｃｋｃ、および、クリア端子ｃｌｒを備えている。コントロール基板４からは、クロック信号（第１のクロック信号）ＣＫＡ、クロック信号（第２のクロック信号）ＣＫＢ、クロック信号（第３のクロック信号）ＣＫＣ、クリア信号ＣＬＲ、ゲートスタートパルス（シフトパルス）ＧＳＰ、および、電源としてのＬｏｗ電源が供給される。Ｌｏｗ電源は負電位でもよいし、ＧＮＤ電位でも、正電位でもよいが、ＴＦＴを確実にＯＦＦ状態とするためにここでは負電位とする。
　ｉ番目（ｉ＝０、１、２、…）のシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔからの出力は、ｉ番目のゲートラインに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ０のセット入力端子Ｑｎ－にはゲートスタートパルスＧＳＰが入力され、２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－１のゲート出力Ｇｉ－１が入力される。また、リセット入力端子Ｑｎ＋には後段のシフトレジスタ段ＳＲｉ＋１のゲート出力Ｇｉ＋１が入力される。
　初段のシフトレジスタ段ＳＲ０から２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＡが、クロック入力端子ｃｋｂにクロック信号ＣＫＢが、クロック入力端子ｃｋｃにクロック信号ＣＫＣが、それぞれ入力される。２段目のシフトレジスタ段ＳＲ１から２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＢが、クロック入力端子ｃｋｂにクロック信号ＣＫＡが、クロック入力端子ｃｋｃにクロック信号ＣＫＣが、それぞれ入力される。３段目のシフトレジスタ段ＳＲ２から２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＣが、クロック入力端子ｃｋｂにクロック信号ＣＫＡが、クロック入力端子ｃｋｃにクロック信号ＣＫＢが、それぞれ入力される。
　クロック信号ＣＫＡ・ＣＫＢ・ＣＫＣは、図１に示すような波形を有している。クロック信号ＣＫＡ・ＣＫＢ・ＣＫＣは、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫＡのクロックパルスはクロック信号ＣＫＢのクロックパルスの次に現れ、クロック信号ＣＫＢのクロックパルスはクロック信号ＣＫＡのクロックパルスの次に現れ、クロック信号ＣＫＣのクロックパルスはクロック信号ＣＫＢのクロックパルスの次に現れるタイミングを有している。
　クリア端子ｃｌｒにはクリア信号ＣＬＲが入力され、シフトレジスタ全体の初期化に用いられる。
　次に、図３にシフトレジスタ段ＳＲｉの構成を示す。
　シフトレジスタ段ＳＲｉは、トランジスタＡ・Ｂ・Ｄ・Ｅ・Ｉ・Ｌ・Ｍ・Ｎおよび容量ＣＡＰ１を備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＢにおいて、ゲートおよびドレインは前段のシフトレジスタ段ＳＲｉ－１の出力端子Ｇｏｕｔに、ソースはトランジスタＩのゲートに、それぞれ接続されている。トランジスタＩにおいて、ドレインはクロック入力端子ｃｋａに、ソースはシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔに、それぞれ接続されている。すなわち、トランジスタＩはクロック入力端子ｃｋａに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰ１は、トランジスタＩのゲートとソースとの間に接続されている。トランジスタＩのゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＤにおいて、ゲートはクロック入力端子ｃｋｂに、ドレインはシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔに、ソースはＬｏｗ電源に、それぞれ接続されている。トランジスタＭにおいて、ゲートはクロック入力端子ｃｋｃに、ドレインはシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔに、ソースはＬｏｗ電源に、それぞれ接続されている。
　トランジスタＬにおいて、ゲートは次段のシフトレジスタ段ＳＲｉ＋１の出力端子Ｇｏｕｔに、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源に、それぞれ接続されている。トランジスタＮにおいて、ゲートは次段のシフトレジスタ段ＳＲｉ＋１の出力端子Ｇｏｕｔに、ドレインはシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔに、ソースはＬｏｗ電源に、それぞれ接続されている。
　トランジスタＥにおいて、ゲートはクロック入力端子ｃｋａに、ドレインはノードｎｅｔＡに、ソースはシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔに、それぞれ接続されている。トランジスタＡにおいて、ゲートはクリア端子ｃｌｒに、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源に、それぞれ接続されている。
　次に、図３の構成のシフトレジスタ段ＳＲｉの動作について説明する。
　液晶表示装置１の表示開始時は、各シフトレジスタ段ＳＲｉに一斉にクリア信号ＣＬＲのパルスが入力されることにより、トランジスタＡがＯＮ状態となってノードｎｅｔＡの電位をＬｏｗ電源に初期化する。その後、前段のシフトレジスタ段ＳＲｉ－１の出力端子Ｇｏｕｔからゲートパルスが入力されるまではトランジスタＢがＯＦＦ状態を維持するため、クロック入力端子ｃｋａ・ｃｋｂ・ｃｋｃのそれぞれに図１のクロック信号ＣＫＡ・ＣＫＢ・ＣＫＣの該当するクロックパルスが入力されるたびに、順にトランジスタＥ・Ｄ・ＭがＯＮ状態となってノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧｏｕｔをＬｏｗ電源電位にリフレッシュする。
　そして前段のシフトレジスタ段ＳＲｉ－１の出力端子Ｇｏｕｔからゲートパルスが入力されると、トランジスタＢがＯＮ状態となり、容量ＣＡＰ１を充電する。容量ＣＡＰ１が次第に充電されることによりトランジスタＩがＯＮ状態になり、クロック入力端子ｃｋａから入力されたクロック信号がトランジスタＩのソースに現れるが、次にクロックパルスが入力された瞬間に容量ＣＡＰ１のブートストラップ効果によってノードｎｅｔＡの電位が急速に上昇し、入力されたクロックパルスがシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔに出力され、ゲートパルスとなる。
　前段のシフトレジスタ段ＳＲｉ－１からのゲートパルスの入力が終了すると、トランジスタＢがＯＦＦ状態となる。そして、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔがフローティングとなることによる電荷の保持を解除するために、次段のシフトレジスタ段ＳＲｉ＋１の出力端子Ｇｏｕｔから入力されるゲートパルスによってトランジスタＬ・ＮをＯＮ状態とし、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧｏｕｔをＬｏｗ電源電位とする。
　その後、再び前段のシフトレジスタ段ＳＲｉ－１の出力端子Ｇｏｕｔからゲートパルスが入力されるまでは、クロック入力端子ｃｋａ・ｃｋｂ・ｃｋｃのそれぞれに入力されるクロックパルスによって、トランジスタＥ・Ｄ・Ｍを順次ＯＮ状態とすることにより、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧｏｕｔをＬｏｗ電源電位にリフレッシュする。
　次に、上記説明を図１のタイミングチャートに当てはめて、液晶表示装置１における各絵素ＰＩＸの予備充電および本充電について説明する。
　初段のシフトレジスタ段ＳＲ０においては、図３に示した前段のシフトレジスタ段ＳＲｉ－１から入力されるゲートパルスは、ゲートスタートパルスＧＳＰである。ここでは、ゲートスタートパルスＧＳＰは、図１に示すように、間にクロックパルスを２つ分おいて設けられた２つのパルス、すなわちクロック信号ＣＫＡ～ＣＫＣの周期分だけ離れた２つのパルスで構成されており、これらのパルスはクロック信号ＣＫＢのクロックパルスに同期している。
　シフトレジスタ段ＳＲ０に上記ゲートスタートパルスＧＳＰが入力されると、シフトレジスタ段ＳＲ０はクロック信号ＣＫＣのクロックパルスの入力に対応してゲートパルスを有するゲート出力Ｇ０を出力する。ゲートスタートパルスＧＳＰの最初のゲートパルスはゲートラインＧＬ０に接続された絵素ＰＩＸ…の予備充電を行うためのパルスであるが、直前の表示絵素が存在しないことから、例えば前フレーム期間終了後の垂直帰線期間に用意した信号を予備充電用の信号として各ソースラインＳＬに供給する。この方法として例えば次の２通りがある。
　１つは、前フレームの該当絵素のデジタルデータをメモリしておき、ゲートラインＧ０の予備充電時にそれを次フレームの極性のデータ信号にして出力することで、予備充電時と本充電時とのデータの相関性を確保する方法である。この方法では、最初の３つのゲートラインＧＬ０～ＧＬ２の絵素ＰＩＸ…に対して前フレームのデジタルデータを記憶しておき、順次予備充電すればよく、表示品位に優れる。
　また他の１つは、垂直帰線期間に供給されるマスクデータによってゲートラインＧＬ０～ＧＬ２の絵素を予備充電する方法である。この方法では、各絵素ＰＩＸはマスクデータに予備充電され、通常の垂直帰線期間のデータを用いることから処理が容易である。
　このゲートスタートパルスＧＳＰの最初のパルスは、ゲート出力Ｇ０のゲートパルスとなって同時にシフトレジスタ段ＳＲ１にシフトされ、次のクロック信号ＣＫＡのクロックパルスの入力に対応して、シフトレジスタ段ＳＲ１からゲート出力Ｇ１のゲートパルスとして出力される。同様に、ゲート出力Ｇ１のゲートパルスは同時にシフトレジスタ段ＳＲ２にシフトされ、次のクロック信号ＣＫＢのクロックパルスの入力に対応して、シフトレジスタ段ＳＲ２からゲート出力Ｇ２のゲートパルスとして出力される。
　さらに、クロック信号ＣＫＢの上記クロックパルスに同期して、ゲートスタートパルスＧＳＰの２番目のパルスが初段のシフトレジスタ段ＳＲ０に入力され、次のクロック信号ＣＫＣのクロックパルスの入力に対応してシフトレジスタ段ＳＲ０から本充電用のゲートパルスが出力される。このとき、各ソースラインＳＬには、ゲートラインＧＬ０に接続された絵素ＰＩＸ…に供給するデータ信号が供給される。また、シフトレジスタ段ＳＲ０から本充電用のゲートパルスが出力されると同時に、シフトレジスタ段ＳＲ３からはゲートラインＧＬ３に向けて予備充電用のゲートパルスを有するゲート出力Ｇ３が出力される。ゲートラインＧＬ３に接続された絵素ＰＩＸ…には、ゲートラインＧＬ０に接続された絵素ＰＩＸ…のデータ信号によって予備充電が行われる。ここで、ゲートラインＧＬ３に接続された絵素ＰＩＸ…は、同じソースラインＳＬかつゲートラインＧＬ０に接続された絵素ＰＩＸと互いに同色であるので、それらのデータ信号は互いに電位が近く、予備充電に適している。
　こうして、ゲートラインＧＬ１に接続された絵素ＰＩＸ…のデータ信号によってゲートラインＧＬ４に接続された絵素ＰＩＸ…を予備充電し、ゲートラインＧＬ２に接続された絵素ＰＩＸ…のデータ信号によってゲートラインＧＬ５に接続された絵素ＰＩＸ…を予備充電し、…というように、各絵素ＰＩＸは、同じソースラインＳＬに接続された３つ前の同色の絵素ＰＩＸに供給するデータ信号によって予備充電が行われていく。従って、１つのゲートドライバで全ゲートラインを駆動する液晶表示装置において、従来の図２７に示したような、最短でも６つ離れた同色絵素に供給するデータ信号を用いた予備充電よりも、本充電に近い電位で予備充電を行うことができる。
　なお、液晶表示装置１において、ゲートスタートパルスＧＳＰの２つのパルス間の間隔を、間にクロックパルス５つ分おいたものや、８つ分おいたものなどのように、クロック信号ＣＫＡ～ＣＫＣの周期の倍数になるように増やせば、６つ前、９つ前といったように、距離がより大きく離れた同色の絵素のデータ信号を用いた予備充電も可能である。
　次に、図５の（ａ）に、本実施形態に係る第２の液晶表示装置（表示装置）１１の構成を示す。
　液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
　表示パネル１２は、ガラス基板上にアモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて表示領域１２ａ、複数のゲートライン（走査信号線）ＧＬ…、複数のソースライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５ａ・１５ｂが作り込まれたアクティブマトリクス型の表示パネルである。表示領域１２ａは、図４の（ａ）の表示領域２ａと同様の構成である。
　複数のゲートラインＧＬ…はゲートラインＧＬ０・ＧＬ１・ＧＬ２・…・ＧＬｎからなり、そのうち１つおきに配置されたゲートラインＧＬ０・ＧＬ２・ＧＬ４…からなる第１のグループのゲートラインＧＬ…はゲートドライバ（第１の走査信号線駆動回路）１５ａの出力に接続されており、残りの１つおきに配置されたゲートラインＧＬ１・ＧＬ３・ＧＬ５…からなる第２のグループのゲートラインＧＬ…はゲートドライバ（第２の走査信号線駆動回路）１５ｂの出力に接続されている。複数のソースラインＳＬ…はソースラインＳＬ０・ＳＬ１・ＳＬ２・…・ＳＬｍからなり、それぞれ後述するソースドライバ６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ１５ａは、表示パネル１２上で表示領域１２ａに対してゲートラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、第１のグループのゲートラインＧＬ０・ＧＬ２・ＧＬ４…のそれぞれに順次ゲートパルス（走査パルス）を供給する。ゲ－トドライバ１５ｂは、表示パネル１２上で表示領域１２ａに対してゲートラインＧＬ…の延びる方向の他方側に隣接する領域に設けられており、第２のグループのゲートラインＧＬ１・ＧＬ３・ＧＬ５…のそれぞれに順次ゲートパルス（走査パルス）を供給する。これらのゲートドライバ１５ａ・１５ｂは表示パネル１２に表示領域１２ａとモノリシックに作り込まれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５ａ・１５ｂに含まれ得る。
　フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースラインＳＬ…のそれぞれにデータ信号を供給する。なお、ソースドライバとして、広く知られているＣＯＧのようなパネル上に搭載されたものを用いてもよい。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５ａ・１５ｂおよびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５ａ・１５ｂへ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５ａ・１５ｂへ供給される。
　図５の（ｂ）に、ゲートドライバ１５ａ・１５ｂの構成を示す。
　ゲートドライバ１５ａは、複数のシフトレジスタ段ＳＲ（ＳＲ０、ＳＲ２、ＳＲ４、…）が縦続接続された第１のシフトレジスタを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－、出力端子Ｇｏｕｔ、リセット入力端子Ｑｎ＋、クロック入力端子ｃｋａ・ｃｋｂ・ｃｋｃ、および、クリア端子ｃｌｒを備えている。コントロール基板１４からは、クロック信号（第１のクロック信号）ＣＫＡ、クロック信号（第２のクロック信号）ＣＫＢ、クロック信号（第３のクロック信号）ＣＫＣ、クリア信号ＣＬＲ、ゲートスタートパルス（第１のシフトパルス）ＧＳＰ１、および、電源としてのＬｏｗ電源が供給される。Ｌｏｗ電源は負電位でもよいし、ＧＮＤ電位でも、正電位でもよいが、ＴＦＴを確実にＯＦＦ状態とするためにここでは負電位とする。
　第１のシフトレジスタ内においてｊ番目（ｊ＝１、２、３、…、ｉ＝０、２、４、…、ｊ＝ｉ／２＋１）に位置するシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔからの出力は、ｉ番目のゲートラインに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ０のセット入力端子Ｑｎ－にはゲートスタートパルスＧＳＰ１が入力され、ｊについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ０からｊについて２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＡが、クロック入力端子ｃｋｂにクロック信号ＣＫＢが、クロック入力端子ｃｋｃにクロック信号ＣＫＣが、それぞれ入力される。ｊについて２段目のシフトレジスタ段ＳＲ２から２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＢが、クロック入力端子ｃｋｂにクロック信号ＣＫＡが、クロック入力端子ｃｋｃにクロック信号ＣＫＣが、それぞれ入力される。ｊについて３段目のシフトレジスタ段ＳＲ４から２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＣが、クロック入力端子ｃｋｂにクロック信号ＣＫＡが、クロック入力端子ｃｋｃにクロック信号ＣＫＢが、それぞれ入力される。
　クロック信号ＣＫＡ・ＣＫＢ・ＣＫＣは、図２に示すような波形を有している。クロック信号ＣＫＡ・ＣＫＢ・ＣＫＣは、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫＡのクロックパルスはクロック信号ＣＫＣのクロックパルスの次にクロックパルス１つ分おいて現れ、クロック信号ＣＫＢのクロックパルスはクロック信号ＣＫＡのクロックパルスの次にクロックパルス１つ分おいて現れ、クロック信号ＣＫＣのクロックパルスはクロック信号ＣＫＢのクロックパルスの次にクロックパルス１つ分おいて現れるタイミングを有している。
　クリア端子ｃｌｒにはクリア信号ＣＬＲが入力され、シフトレジスタ全体の初期化に用いられる。
　ゲートドライバ１５ｂは、複数のシフトレジスタ段ＳＲ（ＳＲ１、ＳＲ３、ＳＲ５、…）が縦続接続された第２のシフトレジスタを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－、出力端子Ｇｏｕｔ、リセット入力端子Ｑｎ＋、クロック入力端子ｃｋａ・ｃｋｂ・ｃｋｃ、および、クリア端子ｃｌｒを備えている。コントロール基板１４からは、クロック信号（第４のクロック信号）ＣＫＤ、クロック信号（第５のクロック信号）ＣＫＥ、クロック信号（第６のクロック信号）ＣＫＦ、クリア信号ＣＬＲ、ゲートスタートパルス（第２のシフトパルス）ＧＳＰ２、および、電源としてのＬｏｗ電源が供給される。Ｌｏｗ電源は負電位でもよいし、ＧＮＤ電位でも、正電位でもよいが、ＴＦＴを確実にＯＦＦ状態とするためにここでは負電位とする。
　第２のシフトレジスタ内においてｋ番目（ｋ＝１、２、３、…、ｉ＝１、３、５、…、ｋ＝（ｉ＋１）／２）に位置するシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔからの出力は、ｉ番目のゲートラインに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ１のセット入力端子Ｑｎ－にはゲートスタートパルスＧＳＰ２が入力され、ｋについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ１からｋについて２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＤが、クロック入力端子ｃｋｂにクロック信号ＣＫＥが、クロック入力端子ｃｋｃにクロック信号ＣＫＦが、それぞれ入力される。ｋについて２段目のシフトレジスタ段ＳＲ３から２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＥが、クロック入力端子ｃｋｂにクロック信号ＣＫＤが、クロック入力端子ｃｋｃにクロック信号ＣＫＦが、それぞれ入力される。ｋについて３段目のシフトレジスタ段ＳＲ５から２段おきにあるシフトレジスタ段ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＦが、クロック入力端子ｃｋｂにクロック信号ＣＫＤが、クロック入力端子ｃｋｃにクロック信号ＣＫＥが、それぞれ入力される。
　クロック信号ＣＫＤ・ＣＫＥ・ＣＫＦは、図２に示すような波形を有している。クロック信号ＣＫＤ・ＣＫＥ・ＣＫＦは、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫＤのクロックパルスはクロック信号ＣＫＦのクロックパルスの次にクロックパルス１つ分おいて現れ、クロック信号ＣＫＥのクロックパルスはクロック信号ＣＫＤのクロックパルスの次にクロックパルス１つ分おいて現れ、クロック信号ＣＫＦのクロックパルスはクロック信号ＣＫＥのクロックパルスの次にクロックパルス１つ分おいて現れるタイミングを有している。
　クリア端子ｃｌｒには前記クリア信号ＣＬＲが入力され、シフトレジスタ全体の初期化に用いられる。
　また、図２に示すように、クロック信号ＣＫＡ・ＣＫＢ・ＣＫＣ・ＣＫＤ・ＣＫＥ・ＣＫＦは、クロック信号ＣＫＡのクロックパルスがクロック信号ＣＫＦのクロックパルスの次に現れ、クロック信号ＣＫＤのクロックパルスがクロック信号ＣＫＡのクロックパルスの次に現れ、クロック信号ＣＫＢのクロックパルスがクロック信号ＣＫＤのクロックパルスの次に現れ、クロック信号ＣＫＥのクロックパルスがクロック信号ＣＫＢのクロックパルスの次に現れ、クロック信号ＣＫＣのクロックパルスがクロック信号ＣＫＥのクロックパルスの次に現れ、クロック信号ＣＫＦのクロックパルスがクロック信号ＣＫＣのクロックパルスの次に現れるタイミングを有している。
　ゲートスタートパルスＧＳＰ１・ＧＳＰ２は、図２に示すように、それぞれ、間にクロックパルスを５つ分おいて設けられた２つのパルス、すなわちクロック信号ＣＫＡ～ＣＫＦの周期分だけ離れた２つのパルスで構成されており、ゲートスタートパルスＧＳＰ１のパルスはクロック信号ＣＫＣのクロックパルスに同期しており、ゲートスタートパルスＧＳＰ２のパルスはクロック信号ＣＫＦのクロックパルスに同期している。また、ここでは、ゲートスタートパルスＧＳＰ２のパルスはゲートスタートパルスＧＳＰ１のパルスよりも遅れているが、本実施形態の予備充電を行う上で両ゲートスタートパルスは互いに位相差を有している必要はなく、基本的に互いに同一信号でよい。
　シフトレジスタ段ＳＲの構成は図３のものと同じである。
　次に、液晶表示装置１１における各絵素ＰＩＸの予備充電および本充電について説明する。
　ゲートドライバ１５ａ・１５ｂのそれぞれは単独に、液晶表示装置１のゲートドライバ５と同じ原理で動作するが、図２に示すように、ゲートドライバ１５ａまたは１５ｂからゲートラインＧＬｉへの本充電用のゲート出力Ｇｉが出力されるときに、同じゲートドライバからゲートラインＧＬｉ＋６への予備充電用のゲート出力Ｇｉ＋６が出力される。この場合には、同じソースラインＳＬに接続された６つ前の絵素に供給するデータ信号を用いて予備充電が行われる。
　従って、２つのゲートドライバでゲートラインを交互に駆動する液晶表示装置において、従来の図２８に示したような、最短でも１２個離れた同色絵素に供給するデータ信号を用いた予備充電よりも、本充電に近い電位で予備充電を行うことができる。
　なお、液晶表示装置１１において、ゲートスタートパルスＧＳＰの２つのパルス間の間隔を、間にクロックパルス１１個分おいたものや、１７個分おいたものなどのように、クロック信号ＣＫＡ～ＣＫＦの周期の倍数になるように増やせば、１２個前、１８個前といったように、距離がより大きく離れた同色の絵素のデータ信号を用いた予備充電も可能である。
　次に、図６ないし図１３を用い、液晶表示装置１において、表示領域２ａにおける絵素ＰＩＸの種々の配置に対する本発明の適用効果を説明する。
　図６ないし図８は比較例であり、ソースドライバがＲＧＢのそれぞれに対応して設けられた液晶表示装置の絵素ＰＩＸの配置に対する予備充電と本充電との関係を示す。図６ないし図８の全てで、同じソースラインＳＬに接続された絵素どうしが同色である。図６（パターン１）はゲートライン反転方式により交流駆動を行う場合であり、予備充電は必ず同色の絵素のデータ信号を用いることができるため、２相クロックを用いて２つ離れた絵素のデータ信号により予備充電を行っている。図７（パターン２）はドット反転方式により交流駆動を行う場合であり、予備充電は必ず同色の絵素のデータ信号を用いることができるため、２相クロックを用いて２つ離れた絵素のデータ信号により予備充電を行っている。図８（パターン３）はソースライン反転により交流駆動を行う場合であり、予備充電は必ず同色の絵素のデータ信号を用いることができるとともに、同じソースラインに接続された絵素どうしはデータ信号が同極性であるので、１つ離れた絵素のデータ信号により予備充電を行っており、２相クロックを用いることができる他に、ゲートドライバを駆動するクロックは１つで済ますことも可能である。
　図９ないし図１３は、本発明の３相クロックによる駆動を適用した場合における予備充電と本充電との関係を示す。
　図９（パターン４）では、同じゲートラインＧＬにＲ→Ｇ→Ｂ→Ｒ→…の順で絵素ＰＩＸ…が接続され、同じソースラインＳＬにＲ→Ｂ→Ｇ→Ｒ→…の順で絵素ＰＩＸ…が接続されており、本発明が適用可能である。図９ではこの絵素ＰＩＸ…をソースライン反転方式により交流駆動しているので、３つ前の絵素ＰＩＸのデータ信号により予備充電を行うことができる。
　図１０（パターン５）では、同じゲートラインＧＬに同色の絵素ＰＩＸ…が接続され、同じソースラインＳＬにＲ→Ｂ→Ｇ→Ｒ→…の順で絵素ＰＩＸ…が接続されており、本発明が適用可能である。図１０ではこの絵素ＰＩＸ…をソースライン反転方式により交流駆動しているので、３つ前の絵素ＰＩＸのデータ信号により予備充電を行うことができる。
　図１１（パターン６）では、同じゲートラインＧＬに同色の絵素ＰＩＸ…が接続され、同じソースラインＳＬにＲ→Ｂ→Ｇ→Ｒ→…の順で絵素ＰＩＸ…が接続されており、本発明が適用可能である。図１１ではこの絵素ＰＩＸ…をゲートラインＧＬの３本ごとにゲートライン反転するとともに、さらにソースライン反転を行うことにより交流駆動を行っているので、６つ前の絵素ＰＩＸのデータ信号により予備充電を行うことができる。
　図１２（パターン７）では、同じゲートラインＧＬにＲ→Ｇ→Ｂ→Ｒ→…の順で絵素ＰＩＸ…が接続され、同じソースラインＳＬにＲ→Ｂ→Ｇ→Ｒ→…の順で絵素ＰＩＸ…が接続されており、本発明が適用可能である。図１２ではこの絵素ＰＩＸ…をドッド反転方式により交流駆動を行っているので、６つ前の絵素ＰＩＸのデータ信号により予備充電を行うことができる。
　図１３（パターン８）では、同じゲートラインＧＬに同色の絵素ＰＩＸ…が接続され、同じソースラインＳＬにＲ→Ｂ→Ｇ→Ｒ→…の順で絵素ＰＩＸ…が接続されており、本発明が適用可能である。図１３ではこの絵素ＰＩＸ…をゲートライン反転方式により交流駆動しているので、６つ前の絵素ＰＩＸのデータ信号により予備充電を行うことができる。
　また、図９ないし図１３の絵素ＰＩＸ…を、液晶表示装置１１のように２つのゲートドライバで駆動する場合には、全て６つ前の絵素ＰＩＸのデータ信号により予備充電を行うことができる。
　以上の場合について、各絵素ＰＩＸの予備充電を最小で何個前の絵素ＰＩＸのデータ信号を用いて行うことができるのかを、表１にまとめて示す。なお、表１には、図９ないし図１３を従来の２相クロックで駆動した場合の結果も併せて示す。１個のゲートドライバで駆動する場合を片側駆動、２個のゲートドライバで駆動する場合を両側駆動と記載している。
Figure JPOXMLDOC01-appb-T000001
　なお、図１の駆動および図２の駆動において、ゲートスタートパルスＧＳＰ・ＧＳＰ１・ＧＳＰ２に予備充電用のパルスを２つ以上設け、本充電用のパルスと併せて全部で３つ以上のパルスからなるゲートスタートパルスとすることもできる。
　例えば、図９や図１０の表示領域２ａにおいては、３ライン前の同色同極性絵素のデータ信号によって予備充電を行うが、さらに、６ライン前や９ライン前といった、より以前の同色同極性絵素のデータ信号をも用いて、予備充電を複数回行うようにすることができる。このようにすれば、１回の予備充電では十分に充電することのできる期間が得られなくとも、同色同極性絵素のデータ信号を用いて予備充電を複数回行うことにより、十分な充電量となることが期待できる。特に、表示領域２ａを交流駆動することにより、前フレームで逆極性のデータ信号が書き込まれていると、現フレームにおいて極性を反転させるために予備充電に時間がかかるため、複数回の予備充電は効果が大きい。また、極低温環境では、ＴＦＴのＯＮ抵抗が大きくなるため、このような場合にも予備充電に時間がかかることになり、上記複数回の予備充電が有効である。この同色同極性絵素のデータ信号による複数回の予備充電は、図４や図５で説明した、各ゲートドライバに３つのクロック信号を用いる構成によれば、容易に実現することができる。
　また、前フレームから極性を反転させるという目的に対しては、必ずしも同色同極性絵素のデータ信号を用いなくとも、同極性の他色絵素のデータ信号を用いればよい。例えば、３ライン前のデータ信号で最終の予備充電を終えるとすれば、４ライン前や５ライン前といった同極性の他色絵素のデータ信号によって極性を反転させるための予備充電を行っておけば、３ライン前では、十分に本充電に近い電位にまで予備充電を行うことができる。
　以上の複数回の予備充電により、表示品位を向上させることが可能である。また、このような予備充電は、図１１～図１３の表示領域２ａにも、また、片側駆動および両側駆動の両方にも適用可能である。
　以上のように、本実施形態によれば、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、簡単な構成で、データ信号に近い電位で予備充電を行うことができる表示装置を実現することができる。
　なお、上記例では第１のクロック信号と第２のクロック信号と第３のクロック信号との間で、また、第４のクロック信号と第５のクロック信号と第６のクロック信号との間で、クロックパルスが互いに重ならない例を挙げたが、これらクロック信号は、クロックパルスの立ち上がりタイミングなどの入力タイミングのみを用いる信号としても回路を構成可能であることは自明であるので、クロックパルスどうしが互いに重なっていてもよい。第１のクロック信号と第４・第６のクロック信号との間、第２のクロック信号と第４・第５のクロック信号との間、第３のクロック信号と第５・第６のクロック信号との間についても同様である。
　また、ゲートドライバ５・１５ａ・１５ｂのそれぞれを、ＩＣとして構成したものも可能である。
　次に、本発明の参考形態について説明する。
　本参考形態では、図１４の（ａ）に示すように予備充電および本充電を行うにあたり、クロックの立ち上がりおよび立ち下がり回数が多いことにより、充電効率の低下、電力消費が増加することを、図１４の（ｂ）のように予備充電と本充電とを続けて行うようにすることにより回避するものである。
　パネルとしては図１５のような、同じゲートラインに同色の絵素が接続されるとともに、同じソースラインにＲ→Ｇ→Ｂ→Ｒ→…の順に絵素が配置されたものをソースライン反転で駆動する。
　図１６に、この場合のゲートドライバ１５１の構成を示す。
　ゲートドライバ１５１は、複数のシフトレジスタ段ＳＲ（ＳＲ０、ＳＲ２、ＳＲ４、…）が縦続接続された第１のシフトレジスタ１５１ａと、複数のシフトレジスタ段ＳＲ（ＳＲ１、ＳＲ３、ＳＲ５、…）が縦続接続された第２のシフトレジスタ１５１ｂとを備えている。
　第１のシフトレジスタ１５１ａにおいて、各シフトレジスタ段ＳＲは、セット入力端子Ｂｏｏｔ、出力端子Ｇｏｕｔ、リセット入力端子Ｒｅｓｅｔ、クロック入力端子ｃｋａ・ｃｋｂ、および、クリア端子ｃｌｒを備えている。なお、クリア端子ｃｌｒについては図４の（ｂ）および図５の（ｂ）と同様であるので図示を省略する。コントロール基板からは、クロック信号ＣＫＡ・ＣＫＢ、ゲートスタートパルスＧＳＰ１、および、低電位側電源が供給される。
　第１のシフトレジスタ１５１ａ内においてｊ番目（ｊ＝１、２、３、…、ｉ＝０、２、４、…、ｊ＝ｉ／２＋１）に位置するシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ０のセット入力端子ＢｏｏｔにはゲートスタートパルスＧＳＰ１が入力され、ｊについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｒｅｓｅｔには後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ０からｊについて１段おきにあるシフトレジスタ段（第１の段）ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＡが入力されるとともに、クロック入力端子ｃｋｂにクロック信号ＣＫＢが入力される。ｊについて２段目のシフトレジスタ段ＳＲ２から１段おきにあるシフトレジスタ段（第２の段）ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＢが入力されるとともに、クロック入力端子ｃｋｂにクロック信号ＣＫＡが入力される。このように、第１のシフトレジスタ１５１ａ内では、第１の段と第２の段とが交互に並ぶ。
　クロック信号ＣＫＡ・ＣＫＢは、図１８に示すような波形を有している。クロック信号ＣＫＡ・ＣＫＢは、互いのクロックパルスが重ならないように逆相の関係になっているとともに、クロック信号ＣＫＡのクロックパルスはクロック信号ＣＫＢのクロックパルスの次に現れ、クロック信号ＣＫＢのクロックパルスはクロック信号ＣＫＡのクロックパルスの次に現れるタイミングを有している。
　また、第２のシフトレジスタ１５１ｂにおいて、各シフトレジスタ段ＳＲは、セット入力端子Ｂｏｏｔ、出力端子Ｇｏｕｔ、リセット入力端子Ｒｅｓｅｔ、クロック入力端子ｃｋａ・ｃｋｂ、および、クリア端子ｃｌｒを備えている。ここでも同様にクリア端子ｃｌｒの図示は省略されている。コントロール基板からは、クロック信号ＣＫＣ・ＣＫＤ、ゲートスタートパルスＧＳＰ２、および、低電位側電源が供給される。
　第２のシフトレジスタ１５１ｂ内においてｋ番目（ｋ＝１、２、３、…、ｉ＝１、３、５、…、ｋ＝（ｉ＋１）／２）に位置するシフトレジスタ段ＳＲｉの出力端子Ｇｏｕｔからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ１のセット入力端子ＢｏｏｔにはゲートスタートパルスＧＳＰ２が入力され、ｋについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｒｅｓｅｔには後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ１からｋについて１段おきにあるシフトレジスタ段（第３の段）ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＣが入力されるとともに、クロック入力端子ｃｋｂにクロック信号ＣＫＤが入力される。ｋについて２段目のシフトレジスタ段ＳＲ３から１段おきにあるシフトレジスタ段（第４の段）ＳＲにおいては、クロック入力端子ｃｋａにクロック信号ＣＫＡが入力されるとともに、クロック入力端子ｃｋｂにクロック信号ＣＫＤが入力される。このように、第２のシフトレジスタ１５１ｂ内では、第３の段と第４の段とが交互に並ぶ。
　クロック信号ＣＫＣ・ＣＫＤは、図１８に示すような波形を有している。クロック信号ＣＫＣ・ＣＫＤは、互いのクロックパルスが重ならないように逆相の関係になっているとともに、クロック信号ＣＫＣのクロックパルスはクロック信号ＣＫＤのクロックパルスの次に現れ、クロック信号ＣＫＤのクロックパルスはクロック信号ＣＫＣのクロックパルスの次に現れるタイミングを有している。
　また、図１８に示すように、クロック信号ＣＫＡ・ＣＫＢ・ＣＫＣ・ＣＫＤは、クロック信号ＣＫＡのクロックパルスがクロック信号ＣＫＤのパルスの次に重なりを有して現れ、クロック信号ＣＫＣのクロックパルスがクロック信号ＣＫＡのパルスの次に重なりを有して現れ、クロック信号ＣＫＢのクロックパルスがクロック信号ＣＫＣのパルスの次に重なりを有して現れ、クロック信号ＣＫＤのクロックパルスがクロック信号ＣＫＢのパルスの次に重なりを有して現れるタイミングを有している。
　ゲートスタートパルスＧＳＰ１・ＧＳＰ２は、図１８に示すように、ゲートスタートパルスＧＳＰ１を先行させ、互いに重なりを有しているパルスである。ゲートスタートパルスＧＳＰ１のパルスはクロック信号ＣＫＡのクロックパルスに同期しており、ゲートスタートパルスＧＳＰ２のパルスはクロック信号ＣＫＣのクロックパルスに同期している。
　シフトレジスタ段ＳＲの構成は、図１７のように、図３の構成からクロック入力端子ｃｋｃを取り除き、トランジスタＭのゲートをクロック入力端子ｃｋｂに接続した構成とする。
　これにより、図１８に示すタイミングチャートのように、クロック信号ＣＫＡ・ＣＫＢ・ＣＫＣ・ＣＫＤの４相クロックを用いてゲートラインＧｉにゲート出力を行い、ゲートパルスの前半で前ラインの絵素の本充電に用いているデータ信号によって予備充電を行い、後半で本充電を行う。
　これにより、ゲートラインの充放電回数が減少するため、充電効率が向上し、電力消費が削減される。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えばＥＬ表示装置にも適用可能である。
　本発明の表示装置は、以上のように、走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有しており、上記走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記走査信号線駆動回路の一端に入力されたシフトパルスを他端へ向けて一段ずつシフトするとともに各段が上記シフトパルスのシフト入力に対応して走査信号線への走査パルスを出力するシフトレジスタを備えている。
　また、本発明の表示装置は、以上のように、第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、上記第１の走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、上記第２の走査信号線駆動回路に、第４のクロック信号と第５のクロック信号と第６のクロック信号とが入力され、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号と上記第５のクロック信号と上記第６のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第６のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第５のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第５のクロック信号のクロックパルスの次に現れ、上記第６のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れるタイミングを有しており、上記第１の走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第１の走査信号線駆動回路に走査方向の一端側から入力された第１のシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記第１のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第１のシフトレジスタを備えており、上記第２の走査信号線駆動回路は、上記第４のクロック信号のクロックパルスと上記第５のクロック信号のクロックパルスと上記第６のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第２の走査信号線駆動回路に上記走査方向の上記一端側から入力された第２のシフトパルスを上記走査方向の上記他端側へ向けて一段ずつシフトするとともに各段が上記第２のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第２のシフトレジスタを備えている。
　以上により、３色絵素がデータ信号線の延びる方向に沿って交互に配置されるパネルに対して、データ信号に近い電位で予備充電を行うことができる表示装置を実現することができるという効果を奏する。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
　本発明は、液晶表示装置に特に好適に使用することができる。

Claims (14)

  1. 　同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置において、
    　走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有しており、
    　上記走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記走査信号線駆動回路に走査方向の一端側から入力されたシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記シフトパルスのシフト入力に対応して走査信号線への走査パルスを出力するシフトレジスタを備えていることを特徴とする表示装置。
  2. 　同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置において、
    　第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、
    　上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、
    　上記第１の走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、
    　上記第２の走査信号線駆動回路に、第４のクロック信号と第５のクロック信号と第６のクロック信号とが入力され、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号と上記第５のクロック信号と上記第６のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第６のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第５のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第５のクロック信号のクロックパルスの次に現れ、上記第６のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れるタイミングを有しており、
    　上記第１の走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第１の走査信号線駆動回路に走査方向の一端側から入力された第１のシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記第１のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第１のシフトレジスタを備えており、
    　上記第２の走査信号線駆動回路は、上記第４のクロック信号のクロックパルスと上記第５のクロック信号のクロックパルスと上記第６のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第２の走査信号線駆動回路に上記走査方向の上記一端側から入力された第２のシフトパルスを上記走査方向の上記他端側へ向けて一段ずつシフトするとともに各段が上記第２のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第２のシフトレジスタを備えていることを特徴とする表示装置。
  3. 　上記走査信号線駆動回路は、上記パネルにモノリシックに形成されていることを特徴とする請求の範囲第１項に記載の表示装置。
  4. 　上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とは、上記パネルにモノリシックに形成されていることを特徴とする請求の範囲第２項に記載の表示装置。
  5. 　同じフレーム期間内では、同じデータ信号線に接続された絵素どうしのデータ信号の極性は同一であり、隣接するデータ信号線に接続された絵素どうしではデータ信号の極性は互いに異なっていることを特徴とする請求の範囲第１項から第４項までのいずれか１項に記載の表示装置。
  6. 　同じ走査信号線に接続された絵素は互いに、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とのうちのいずれか１つの同色の絵素であることを特徴とする請求の範囲第１項から第５項までのいずれか１項に記載の表示装置。
  7. 　同じ走査信号線に接続された隣接する絵素どうしは、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とのうちの互いに異なる色の絵素であることを特徴とする請求の範囲第１項から第５項までのいずれか１項に記載の表示装置。
  8. 　上記パネルはアモルファスシリコンを用いて形成されていることを特徴とする請求の範囲第１項から第７項までのいずれか１項に記載の表示装置。
  9. 　上記パネルは多結晶シリコンを用いて形成されていることを特徴とする請求の範囲第１項から第７項までのいずれか１項に記載の表示装置。
  10. 　上記パネルはＣＧシリコンを用いて形成されていることを特徴とする請求の範囲第１項から第７項までのいずれか１項に記載の表示装置。
  11. 　上記パネルは微結晶シリコンを用いて形成されていることを特徴とする請求の範囲第１項から第７項までのいずれか１項に記載の表示装置。
  12. 　同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置を駆動する表示装置の駆動方法であって、
    　走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とを入力し、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有しており、
    　上記走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記走査信号線駆動回路に走査方向の一端側から入力されたシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記シフトパルスのシフト入力に対応して走査信号線への走査パルスを出力するシフトレジスタ動作を行うことを特徴とする表示装置の駆動方法。
  13. 　同じデータ信号線に、第１色の絵素と第２色の絵素と第３色の絵素とがそれぞれ１つずつ上記データ信号線の延びる方向に沿って所定の順序で並ぶように構成されるアレイ単位が、上記データ信号線の延びる方向に沿って繰り返された配置となるように、上記第１色の絵素と上記第２色の絵素と上記第３色の絵素とが接続されている、アクティブマトリクス型のパネルを備えた表示装置であって、
    　第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されている表示装置を駆動する表示装置の駆動方法であって、
    　上記第１の走査信号線駆動回路に、第１のクロック信号と第２のクロック信号と第３のクロック信号とを入力し、
    　上記第２の走査信号線駆動回路に、第４のクロック信号と第５のクロック信号と第６のクロック信号とを入力し、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号と上記第５のクロック信号と上記第６のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第６のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第５のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第５のクロック信号のクロックパルスの次に現れ、上記第６のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れるタイミングを有しており、
    　上記第１の走査信号線駆動回路は、上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第１の走査信号線駆動回路に走査方向の一端側から入力された第１のシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記第１のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第１のシフトレジスタ動作を行い、
    　上記第２の走査信号線駆動回路は、上記第４のクロック信号のクロックパルスと上記第５のクロック信号のクロックパルスと上記第６のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、上記第２の走査信号線駆動回路に上記走査方向の上記一端側から入力された第２のシフトパルスを上記走査方向の上記他端側へ向けて一段ずつシフトするとともに各段が上記第２のシフトパルスのシフト入力に対応して走査信号線への走査パルスを出力する第２のシフトレジスタ動作を行うことを特徴とする表示装置の駆動方法。
  14. 　第１のクロック信号と第２のクロック信号と第３のクロック信号とが入力され、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有しており、
    　上記第１のクロック信号のクロックパルスと上記第２のクロック信号のクロックパルスと上記第３のクロック信号のクロックパルスとを併せた全クロックパルスの順次入力のそれぞれに対応して、走査方向の一端側から入力されたシフトパルスを上記走査方向の他端側へ向けて一段ずつシフトするとともに各段が上記シフトパルスのシフト入力に対応して走査信号線への走査パルスを出力するシフトレジスタを備えていることを特徴とする走査信号線駆動回路。
PCT/JP2008/071887 2008-02-19 2008-12-02 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路 WO2009104322A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2008801273028A CN101952875A (zh) 2008-02-19 2008-12-02 显示装置、显示装置的驱动方法、以及扫描信号线驱动电路
US12/735,769 US20100315403A1 (en) 2008-02-19 2008-12-02 Display device, method for driving the display device, and scan signal line driving circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-037626 2008-02-19
JP2008037626 2008-02-19

Publications (1)

Publication Number Publication Date
WO2009104322A1 true WO2009104322A1 (ja) 2009-08-27

Family

ID=40985214

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/071887 WO2009104322A1 (ja) 2008-02-19 2008-12-02 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路

Country Status (3)

Country Link
US (1) US20100315403A1 (ja)
CN (1) CN101952875A (ja)
WO (1) WO2009104322A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011092944A1 (ja) * 2010-01-28 2011-08-04 シャープ株式会社 多原色表示装置
US20120081409A1 (en) * 2010-09-30 2012-04-05 Samsung Mobile Display Co. Ltd. Driver and display device including the same
WO2012169590A1 (ja) * 2011-06-10 2012-12-13 シャープ株式会社 シフトレジスタおよびそれを備えた表示装置
JP2012252318A (ja) * 2011-06-03 2012-12-20 Samsung Electronics Co Ltd 表示装置及びその駆動方法
KR20140042983A (ko) * 2012-09-28 2014-04-08 엘지디스플레이 주식회사 액정표시장치
CN106875918A (zh) * 2017-04-28 2017-06-20 厦门天马微电子有限公司 脉冲生成单元、阵列基板、显示装置、驱动电路和方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101753774B1 (ko) * 2010-10-22 2017-07-20 삼성디스플레이 주식회사 Ａｌｓ 드라이버 회로 및 이를 포함하는 액정표시장치
KR20120094722A (ko) * 2011-02-17 2012-08-27 삼성디스플레이 주식회사 화상 표시장치 및 그의 구동방법
CN102208177B (zh) * 2011-06-24 2013-04-24 深圳市华星光电技术有限公司 液晶显示装置及其信号驱动方法
CN102243853B (zh) * 2011-07-20 2013-06-05 深圳市华星光电技术有限公司 液晶显示装置及其信号驱动方法
CN102269904B (zh) * 2011-07-20 2013-09-18 深圳市华星光电技术有限公司 液晶显示装置及其信号驱动方法
US20130021315A1 (en) * 2011-07-20 2013-01-24 Shenzhen China Star Optoelectronics Technology Co., Ltd. Lcd device and signal driving method thereof
TWI438763B (zh) * 2011-10-21 2014-05-21 Au Optronics Corp 顯示面板及其閘極驅動電路
TWI437535B (zh) * 2011-12-16 2014-05-11 Au Optronics Corp 像素電路之驅動方法
KR101994452B1 (ko) * 2012-10-29 2019-09-25 엘지디스플레이 주식회사 액정표시패널
KR102028587B1 (ko) * 2012-10-30 2019-10-07 삼성디스플레이 주식회사 표시 장치
KR101721611B1 (ko) * 2013-04-30 2017-03-30 엘지디스플레이 주식회사 터치 패널 표시장치, 데이터 드라이버 및 터치 패널 표시장치의 구동방법
KR102061595B1 (ko) * 2013-05-28 2020-01-03 삼성디스플레이 주식회사 액정표시장치 및 그 구동방법
JPWO2014208123A1 (ja) * 2013-06-28 2017-02-23 シャープ株式会社 単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置
KR102096343B1 (ko) * 2013-08-05 2020-04-03 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
US9583063B2 (en) * 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
CN103927960B (zh) * 2013-12-30 2016-04-20 上海中航光电子有限公司 一种栅极驱动装置和显示装置
TWI530934B (zh) * 2014-05-14 2016-04-21 友達光電股份有限公司 液晶顯示器及其閘極放電控制電路
KR20160089028A (ko) 2015-01-16 2016-07-27 삼성디스플레이 주식회사 게이트 구동회로 및 그것을 포함하는 표시 장치
CN104810001B (zh) * 2015-05-14 2017-11-10 深圳市华星光电技术有限公司 一种液晶显示面板的驱动电路及驱动方法
US10235924B2 (en) * 2015-07-03 2019-03-19 Hisense Electric Co., Ltd. Liquid crystal display device and method
CN104916265B (zh) * 2015-07-03 2017-10-20 青岛海信电器股份有限公司 液晶显示处理方法、装置和设备
KR102364744B1 (ko) * 2015-08-20 2022-02-21 삼성디스플레이 주식회사 게이트 구동부, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법
US9575592B1 (en) * 2015-10-07 2017-02-21 Lg Display Co., Ltd. Display device with data line precharging at boundary between touch driving period and display driving period
KR102566782B1 (ko) * 2016-03-09 2023-08-16 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
CN106227651A (zh) * 2016-07-12 2016-12-14 南京百敖软件有限公司 基于gpio模块的固件调试***
CN106023947B (zh) * 2016-08-09 2018-09-07 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
CN106228942B (zh) * 2016-09-23 2018-05-15 南京华东电子信息科技股份有限公司 用于液晶显示器的栅极驱动电路
KR102643465B1 (ko) * 2017-01-17 2024-03-05 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
CN106652882B (zh) * 2017-03-17 2019-09-06 京东方科技集团股份有限公司 移位寄存器单元、阵列基板和显示装置
CN107507586B (zh) * 2017-08-25 2019-11-29 惠科股份有限公司 驱动装置及显示面板
US10769982B2 (en) * 2018-08-31 2020-09-08 Apple Inc. Alternate-logic head-to-head gate driver on array
CN109658889B (zh) * 2019-01-10 2021-02-12 惠科股份有限公司 一种驱动架构、显示面板及显示装置
CN109658869A (zh) 2019-01-30 2019-04-19 惠科股份有限公司 一种显示面板、驱动方法和显示装置
DE102019122474B9 (de) * 2019-08-21 2023-03-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Ansteuerverfahren und anzeigevorrichtung
KR20210085236A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 게이트 구동 회로, 및 이를 포함하는 영상 표시 장치
CN112530369B (zh) * 2020-12-25 2022-03-25 京东方科技集团股份有限公司 一种显示面板、显示装置以及驱动方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134293A (ja) * 1983-12-22 1985-07-17 シャープ株式会社 液晶表示装置の駆動方法
JPH06505605A (ja) * 1991-02-28 1994-06-23 トムソン−エルセーデー 液晶ディスプレイの選択線走査器として使用されるシフトレジスタ
JP2002313093A (ja) * 2001-04-13 2002-10-25 Toshiba Corp シフトレジスタ、駆動回路、電極基板及び平面表示装置
JP2004185684A (ja) * 2002-11-29 2004-07-02 Toshiba Matsushita Display Technology Co Ltd 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
JP2006331633A (ja) * 2005-05-26 2006-12-07 Lg Philips Lcd Co Ltd シフトレジスタとこれを用いた表示装置及びその駆動方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4651148A (en) * 1983-09-08 1987-03-17 Sharp Kabushiki Kaisha Liquid crystal display driving with switching transistors
US5313222A (en) * 1992-12-24 1994-05-17 Yuen Foong Yu H. K. Co., Ltd. Select driver circuit for an LCD display
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
US6919874B1 (en) * 1994-05-17 2005-07-19 Thales Avionics Lcd S.A. Shift register using M.I.S. transistors and supplementary column
FR2720185B1 (fr) * 1994-05-17 1996-07-05 Thomson Lcd Registre à décalage utilisant des transistors M.I.S. de même polarité.
US5434899A (en) * 1994-08-12 1995-07-18 Thomson Consumer Electronics, S.A. Phase clocked shift register with cross connecting between stages
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
US5701136A (en) * 1995-03-06 1997-12-23 Thomson Consumer Electronics S.A. Liquid crystal display driver with threshold voltage drift compensation
WO2003107314A2 (en) * 2002-06-01 2003-12-24 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
US6888604B2 (en) * 2002-08-14 2005-05-03 Samsung Electronics Co., Ltd. Liquid crystal display
TWI393093B (zh) * 2004-06-30 2013-04-11 Samsung Display Co Ltd 移位暫存器，具有該移位暫存器之顯示裝置，及其驅動方法
KR101166580B1 (ko) * 2004-12-31 2012-07-18 엘지디스플레이 주식회사 액정표시소자
CN100538794C (zh) * 2005-05-02 2009-09-09 株式会社半导体能源研究所 发光器件及其驱动方法、显示模块以及电子器具
JP4644087B2 (ja) * 2005-09-29 2011-03-02 株式会社 日立ディスプレイズ シフトレジスタ回路及びそれを用いた表示装置
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
KR101167663B1 (ko) * 2005-10-18 2012-07-23 삼성전자주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134293A (ja) * 1983-12-22 1985-07-17 シャープ株式会社 液晶表示装置の駆動方法
JPH06505605A (ja) * 1991-02-28 1994-06-23 トムソン−エルセーデー 液晶ディスプレイの選択線走査器として使用されるシフトレジスタ
JP2002313093A (ja) * 2001-04-13 2002-10-25 Toshiba Corp シフトレジスタ、駆動回路、電極基板及び平面表示装置
JP2004185684A (ja) * 2002-11-29 2004-07-02 Toshiba Matsushita Display Technology Co Ltd 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
JP2006331633A (ja) * 2005-05-26 2006-12-07 Lg Philips Lcd Co Ltd シフトレジスタとこれを用いた表示装置及びその駆動方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8922603B2 (en) 2010-01-28 2014-12-30 Sharp Kabushiki Kaisha Multi-primary color display device
WO2011092944A1 (ja) * 2010-01-28 2011-08-04 シャープ株式会社 多原色表示装置
US20120081409A1 (en) * 2010-09-30 2012-04-05 Samsung Mobile Display Co. Ltd. Driver and display device including the same
US9275580B2 (en) * 2010-09-30 2016-03-01 Samsung Display Co., Ltd. Driver and display device including the same
JP2012252318A (ja) * 2011-06-03 2012-12-20 Samsung Electronics Co Ltd 表示装置及びその駆動方法
WO2012169590A1 (ja) * 2011-06-10 2012-12-13 シャープ株式会社 シフトレジスタおよびそれを備えた表示装置
JP2014071451A (ja) * 2012-09-28 2014-04-21 Lg Display Co Ltd 液晶表示装置
KR20140042983A (ko) * 2012-09-28 2014-04-08 엘지디스플레이 주식회사 액정표시장치
US9123310B2 (en) 2012-09-28 2015-09-01 Lg Display Co., Ltd. Liquid crystal display device for improving the characteristics of gate drive voltage
US10115366B2 (en) 2012-09-28 2018-10-30 Lg Display Co., Ltd. Liquid crystal display device for improving the characteristics of gate drive voltage
KR102001890B1 (ko) * 2012-09-28 2019-07-22 엘지디스플레이 주식회사 액정표시장치
CN106875918A (zh) * 2017-04-28 2017-06-20 厦门天马微电子有限公司 脉冲生成单元、阵列基板、显示装置、驱动电路和方法
CN106875918B (zh) * 2017-04-28 2019-11-26 厦门天马微电子有限公司 脉冲生成单元、阵列基板、显示装置、驱动电路和方法

Also Published As

Publication number Publication date
CN101952875A (zh) 2011-01-19
US20100315403A1 (en) 2010-12-16

Similar Documents

Publication Publication Date Title
WO2009104322A1 (ja) 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路
US9330782B2 (en) Shift register and display device having the same
KR101337256B1 (ko) 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
US8704748B2 (en) Gate driving circuit having improved tolerance to gate voltage ripple and display device having the same
US9129576B2 (en) Gate driving waveform control
JP5404807B2 (ja) シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
JP4713246B2 (ja) 液晶表示素子
JP5483517B2 (ja) 液晶表示装置
US20100085348A1 (en) Display device and method of driving the same
JP2005018066A (ja) 液晶表示装置及びその駆動方法
US20070052658A1 (en) Driver for display apparatus and display apparatus including the same
US20100321372A1 (en) Display device and method for driving display
KR20080099534A (ko) 타이밍 컨트롤러, 액정 표시 장치 및 액정 표시 장치의구동 방법
JP2006331633A (ja) シフトレジスタとこれを用いた表示装置及びその駆動方法
JPH11119734A (ja) 液晶表示装置の駆動回路、及び液晶表示装置
KR20070013013A (ko) 표시 장치
JP4152627B2 (ja) ドット反転方式の液晶パネルの駆動方法及びその装置
WO2015033838A1 (ja) アクティブマトリクス基板、表示パネル及びそれを備えた表示装置
JP2003050568A (ja) マトリクス型画像表示装置
WO2012169590A1 (ja) シフトレジスタおよびそれを備えた表示装置
JPH11272226A (ja) データ信号線駆動回路及び画像表示装置
JP3661324B2 (ja) 画像表示装置、画像表示方法及び表示駆動装置並びにそれを用いた電子機器
JP2009025428A (ja) 画像表示装置及び画像表示装置の駆動方法
US20190044503A1 (en) Voltage generator and display device having the same
KR20070071703A (ko) 액정 패널용 하이브리드 게이트 드라이버

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880127302.8

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08872583

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12735769

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 08872583

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP