WO2008062688A1 - Dispositif de stockage semiconducteur non volatile et son procédé de fabrication - Google Patents

Dispositif de stockage semiconducteur non volatile et son procédé de fabrication Download PDF

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interlayer insulating
memory device
electrode wiring
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Takumi Mikawa
Takeshi Takagi
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Definitions

  • Nonvolatile semiconductor memory device and manufacturing method thereof are nonvolatile semiconductor memory devices and manufacturing method thereof.
  • the present invention relates to a cross-point type nonvolatile semiconductor memory device using a resistance change layer, and more particularly to a configuration in which a diode is inserted in series in a resistance change layer.
  • nonvolatile semiconductor memory devices using a ferroelectric as a capacitor element have already been used in many fields.
  • a resistance value is changed by application of electrical noise, and a nonvolatile semiconductor memory device (hereinafter referred to as a nonvolatile semiconductor memory device) using a material that keeps the state.
  • ReRAM is attracting attention for its consistency with normal semiconductor processes! /
  • This ReRAM consists of a transistor and a non-volatile storage unit connected to the drain of this transistor.
  • the memory unit is configured by sandwiching a resistance change layer in which the resistance is reversibly changed by current noise between the upper electrode and the lower electrode.
  • the resistance change layer includes nickel oxide film (NiO), vanadium oxide film (V O),
  • a film (WO) or a cobalt oxide film (CoO) is used.
  • Such transition metal acids WO or a cobalt oxide film (CoO) is used.
  • the chemical film shows a specific resistance value when a voltage or current exceeding the threshold value is applied, and the resistance value keeps the resistance value until a new voltage or current is applied.
  • the resistance value keeps the resistance value until a new voltage or current is applied.
  • it has the feature that it can be manufactured using the existing DRAM process as it is.
  • the above example also shows a cross-point type ReRAM using a force perovskite structure material composed of one transistor and one non-volatile memory unit! 2).
  • a striped lower electrode is formed on a substrate, and an active layer is formed on the entire surface to cover the lower electrode.
  • a resistance change layer whose resistance is reversibly changed by an electric pulse is used.
  • a striped upper electrode is formed perpendicular to the lower electrode. In this manner, the region where the lower electrode and the upper electrode intersect with each other with the active layer interposed therebetween is a memory portion, and the lower electrode and the upper electrode function as either a word line or a bit line, respectively.
  • the capacity can be increased.
  • the resistance change layer is used to avoid the influence of the resistance change layers of other rows and columns.
  • a diode is inserted in series.
  • bit lines arranged with a parallel interval, two or more word lines formed in a direction intersecting the bit line with a parallel interval, a bit line and a word
  • a substrate having a resistor structure formed on the bit line at a position where the lines intersect and a diode structure formed on the resistor structure so as to be in contact with the resistor structure and the word line;
  • a ReRAM provided is disclosed (for example, see Patent Document 3).
  • the unit cell structure can be a continuous stacked structure of one diode structure and one resistance structure, and an array cell structure can be easily realized. .
  • a memory plug is formed at an intersection of an X-direction conductive array line and a Y-direction conductive array line (for example, Patent Documents) 4).
  • This memory plug is composed of seven layers, and a composite metal oxide sandwiched between two electrode layers is a memory element, and a metal insulator metal (MIM) structure formed on this memory element is non-omic. Constituting an active element.
  • the memory cells are connected to the bit lines and isolation diodes, and the isolation diodes are further connected to individual words.
  • the configuration connected to the line is also shown (see eg patent document 6).
  • This isolation diode is formed as a Schottky metal-to-semiconductor diode, and the metal portion is shown to be preferably platinum (Pt)!
  • Patent Document 1 JP 2004-363604 A
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-68984
  • Patent Document 3 Japanese Patent Laid-Open No. 2006-140489
  • Patent Document 4 U.S. Pat.No. 6,753,561
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2003-197880
  • Patent Document 6 Japanese Patent Laid-Open No. 2003-273335
  • the force S describes the configuration of one diode and one resistor having a switching function, and the specific structure of the resistor and diode is also completely described. It has not been done.
  • the second example shows a cross-point configuration 1S In this example, diodes are connected in series, and the specific structure is completely described and suggested as above! /, Nare ,.
  • a resistance structure is formed on the lower electrode, a diode structure is formed on the resistance structure, and an upper electrode is formed on the diode structure.
  • This diode structure is composed of a p-type oxide made of NiO, TiO, etc.
  • variable resistance layer and the non-ohmic element having the MIM structure are formed in the memory plug, there is a problem that the manufacturing method is complicated. Furthermore, in this configuration, the current capacity cannot be increased because the non-ohmic element has the same shape as the variable resistance layer. For this reason, similarly to the above, there is a problem of inhibiting the stable operation of ReRAM.
  • the present invention solves the above-described conventional problems, and in a cross-point configuration combining a non-ohmic element and a resistance change layer, a sufficient current capacity can be secured and stable operation can be achieved.
  • An object of the present invention is to provide a non-volatile semiconductor memory device capable of performing the above.
  • a nonvolatile semiconductor memory device of the present invention is disposed on a substrate including a substrate, a stripe-shaped lower layer electrode wiring formed on the substrate, and a lower layer electrode wiring, Interlayer insulation layer with contact hole formed at the position facing the lower electrode wiring, variable resistance layer connected to the lower electrode wiring, and non-ohmic property formed on the variable resistance layer connected to the variable resistance layer
  • the non-ohmic element comprises a stacked structure of a plurality of semiconductor layers, a stacked structure of a metal electrode body layer and an insulator layer, or a stacked structure of a metal electrode body layer and a semiconductor layer.
  • One layer is embedded in the hole, and the semiconductor layer or insulator layer among the other layers in the layered structure has a larger area than the contact hole opening, and the interlayer insulation Formed on layer Configuration or Ranaru that is.
  • non-volatile semiconductor memory capable of simplifying the manufacturing process of a non-omic element, having small variations in element characteristics, good reproducibility, and ensuring sufficient current capacity A device can be realized.
  • a plurality of structural units may be stacked with the interlayer insulating layer, the resistance change layer, and the non-ohmic element as one structural unit.
  • the other layers of the stacked configuration constituting the non-ohmic element may be formed in a stripe shape intersecting the lower layer electrode wiring on the interlayer insulating layer.
  • this metal electrode body layer can be used as a part of the upper electrode wiring, so that the manufacturing process can be further simplified.
  • a stripe-shaped upper layer electrode wiring connected to the non-ohmic element on the non-omic element and intersecting with the lower layer electrode wiring may be further included.
  • an upper layer electrode wiring independently of the non-ohmic element, so that an optimum material can be selected for each.
  • electrical connection between the upper electrode wiring and the active element is also performed. It can be done easily.
  • the non-ohmic element is a MIM diode having a three-layer structure including an insulator layer and a metal electrode body layer sandwiching the insulator layer, on the resistance change layer side.
  • a metal electrode layer is embedded in the contact hole.
  • the non-ohmic element includes a p-type semiconductor layer and an n-type semiconductor layer.
  • the non-ohmic element is a Schottky diode having a two-layer structure including a semiconductor layer and a metal electrode body layer, and the metal electrode body layer is a contact hole. It may be embedded in the cable.
  • the Schottky diode configuration since majority carriers are dominant, the current capacity can be increased and high-speed operation can be performed.
  • the method for manufacturing a nonvolatile semiconductor memory device of the present invention includes a step of forming a stripe-shaped lower layer electrode wiring on a substrate, and a step of forming an interlayer insulating layer on the substrate including the lower layer electrode wiring.
  • a step of forming a contact hole at a position facing the lower layer electrode wiring of the interlayer insulating layer, a step of embedding a variable resistance layer in the contact hole leaving a part of the surface side of the interlayer insulating layer, and a contact A step of further embedding at least one layer of the laminated structure constituting the non-ohmic element on the surface side of the hole, and another layer of the laminated structure constituting the non-omic element as an interlayer insulating layer And a step of forming at least an area larger than the contact hole opening.
  • the step of embedding the variable resistance layer in the contact hole includes forming a first deposited film made of the same material as the variable resistance layer in the contact hole and on the interlayer insulating layer, Removing a first deposited film covering the surface of the insulating layer,
  • the step of further embedding at least one layer of the laminated structure constituting the non-ohmic element on the surface side of the contact hole is performed by removing a part of the first deposited film in the contact hole, Forming a recess formed by the first deposited film, forming a second deposited film made of the same material as the first layer in the recess and on the interlayer insulating layer, and a second on the interlayer insulating layer. And a step of removing the deposited film.
  • the other layer of the above-described stacked structure constituting the non-ohmic element may be formed in a stripe shape intersecting the lower layer electrode wiring on the interlayer insulating layer. Good. By setting it as such a method, the pattern formation process of the other layer of the said laminated structure can be made easy.
  • the metal electrode body layer is formed as another layer, the metal electrode body layer can be used as a part of the upper electrode wiring, so that the manufacturing process can be further simplified.
  • a stripe-shaped upper layer electrode wiring connected to the non-omic element and intersecting the lower layer electrode wiring may be further formed.
  • the nonvolatile semiconductor memory device of the present invention has a cross-point configuration in which a non-ohmic element is provided in series with respect to each variable resistance layer, and / or at least of the layers constituting the non-ohmic element. Since one layer is embedded in the contact hole, it has a great effect that the current capacity can be increased and the characteristics of the non-ohmic element can be stabilized while simplifying the manufacturing process.
  • FIG. 1 (a) is a plan view for explaining the configuration of a nonvolatile semiconductor memory device according to a first embodiment of the present invention, and FIG. It is sectional drawing which looked at the cross section from the arrow direction.
  • FIG. 2 (a) is a plan view of a partially enlarged view of the main part for showing the configuration of the storage unit and the non-ohmic element of the nonvolatile semiconductor memory device in the first embodiment. (b) is a cross-sectional view of the cross section taken along line 2A-2A as viewed from the direction of the arrow.
  • FIG. 3 is a block diagram illustrating a schematic circuit configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 4 shows a process for forming a non-volatile semiconductor memory device according to the first embodiment until an interlayer insulating layer is formed on a substrate on which an active element is formed, and further a contact hole is formed. It is a figure which shows this process.
  • Fig. 4 (a) is a cross-sectional view of the state where the interlayer insulating layer is formed
  • Fig. 4 (b) is a plan view of the state where the contact hole is formed
  • Fig. 4 (c) is shown in Fig. 4 (b).
  • FIG. 3A is a cross-sectional view of the cross section taken along the line 3A viewed from the direction of the arrow.
  • FIG. 5 is a diagram showing a process of embedding the resistance change layer and the buried electrode in the contact hole in the method for manufacturing the nonvolatile semiconductor memory device of the first embodiment.
  • Fig. 5 (a) is a cross-sectional view of a state where a resistance thin film layer to be a resistance change layer is formed
  • Fig. 5 (b) is a cross-sectional view of a state where the resistance thin film layer on the interlayer insulating layer is removed by CMP.
  • Fig. 5 (c) is a cross-sectional view of the state where the resistance change layer in the contact hole is further removed by further overpolishing
  • Fig. 5 (d) is a state in which an electrode thin film layer to be a buried electrode is formed. It is a sectional view
  • FIG. 6 is a diagram showing a state in which a variable resistance layer and a buried electrode are embedded in a contact hole in the method for manufacturing a nonvolatile semiconductor memory device according to the first embodiment.
  • Fig. 6 (a) is a plan view
  • Fig. 6 (b) is a cross-sectional view of the 4A-4A line shown in (a) as seen from the direction of the arrow.
  • FIG. 7 is a diagram showing a state in which an insulator layer and an upper electrode are formed in the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 7 (a) is a plan view
  • FIG. 7 (b) is a cross-sectional view of the cross section taken along line 4-4-4 shown in FIG. 7 (a) from the direction of the arrow.
  • FIG. 8 shows a manufacturing method of a variation of the nonvolatile semiconductor memory device in the first embodiment.
  • FIG. 5 is a diagram illustrating a process of embedding and forming a resistance change layer in a contact hole provided in an interlayer insulating layer.
  • Fig. 8 (a) is a cross-sectional view of a state where contact holes are formed
  • Fig. 8 (b) is a cross-sectional view of a state where a resistance thin film layer to be a resistance change layer is formed
  • Fig. 8 (c) is a view of CMP.
  • FIG. 8D is a cross-sectional view in a state where the resistance thin film layer on the interlayer insulating layer is removed
  • FIG. 8D is a cross-sectional view in a state where a part of the variable resistance layer in the contact hole is further overpolished.
  • FIG. 9 shows a manufacturing method of a modification of the nonvolatile semiconductor memory device of the first embodiment, in which a variable resistance layer and an embedded electrode are embedded in a contact hole, and an insulator layer and an upper electrode are formed.
  • FIG. 10 is a diagram showing a process until a trench for embedding a metal layer in an interlayer insulating layer is formed.
  • Fig. 9 (a) is a diagram of the state where an electrode thin film layer to be a buried electrode is formed
  • Fig. 9 (b) is a cross-sectional view of the state where the electrode thin film layer on the interlayer insulating layer is removed by CMP.
  • FIG. 9 (c) is a sectional view in a state where an interlayer insulating layer is further formed
  • FIG. 9 (d) is a sectional view in a state where a groove is formed in the interlayer insulating layer.
  • FIG. 10 is a diagram illustrating a method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment, in which an insulating layer and an upper electrode are embedded in a groove.
  • Fig. 10 (a) is a cross-sectional view of an insulating thin film layer as an insulator layer and an electrode thin film layer as an upper electrode formed on an inter-layer insulating layer including a groove, and Fig. 10 (b) is obtained by CMP.
  • FIG. 3 is a cross-sectional view showing a state where an electrode thin film layer and an insulating thin film layer on an interlayer insulating layer are removed and embedded in a groove.
  • FIG. 11 is a cross-sectional view for explaining the configuration of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing a configuration of a storage unit and a non-ohmic element which are main parts of the nonvolatile semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing a configuration of a storage unit and a non-ohmic element which are main parts of the nonvolatile semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 14 is a diagram showing a configuration of a storage unit and a non-ohmic element, which are the main parts of the nonvolatile semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 14 (a) is a plan view
  • FIG. 14 (b) is a cross-sectional view taken along the line 14A-14A from the direction of the arrow.
  • Storage unit (first storage unit)
  • Non-omic element first non-omic element
  • Insulating protective layer (first interlayer insulating layer)
  • Second storage unit (storage unit) Second variable resistance layer
  • Second non-omic element (non-ohmic element) Second insulator layer
  • FIG. 1A and 1B are diagrams for explaining the configuration of the nonvolatile semiconductor memory device 10 according to the first embodiment of the present invention.
  • FIG. 1A is a plan view
  • FIG. 1B is a cross section taken along the line 1A-1A in the direction of the arrows. A cross-sectional view seen from above is shown.
  • a part of the uppermost insulating protective film is notched for easy understanding.
  • 2 is a partial enlarged view of the main part for showing the configuration of the storage unit 17 and the non-ohmic element 20, where (a) is a plan view and (b) is a cross-sectional view taken along line 2A-2A. It is.
  • the nonvolatile semiconductor memory device 10 of the present embodiment is arranged on a substrate 11 including a substrate 11, a stripe-shaped lower electrode wiring 15 formed on the substrate 11, and a lower electrode wiring 15.
  • An interlayer insulating layer 16 having a contact hole formed at a position facing the lower electrode wiring 15, a resistance change layer 18 buried in the contact hole and connected to the lower electrode wiring 15, and a resistance change layer 18 And a non-ohmic element 20 formed on the resistance change layer 18.
  • the non-ohmic element 20 in the present embodiment is a MIM diode having a three-layer structure including an embedded electrode 19, which is a metal electrode body layer, an upper electrode 22, and an insulator layer 21.
  • a buried electrode 19 which is one layer, that is, a metal electrode body layer, is embedded in the contact hole.
  • the other layers of the above-described laminated structure, that is, the insulator layer 21 and the upper electrode 22 have a shape (area) larger than the opening of the contact hole, and are formed on the interlayer insulating layer 16.
  • the insulator layer 21 and the upper electrode 22 are formed on the interlayer insulating layer in a stripe shape intersecting the lower electrode wiring 15, and the upper electrode
  • the pole 22 forms a part of the upper layer electrode wiring.
  • the memory portion 17 is configured by the resistance change layer 18, the lower electrode wiring 15 a in a region connected to the resistance change layer 18, and the buried electrode 19.
  • the MIM diode that is the non-ohmic element 20 is configured by a three-layered structure including the embedded electrode 19, the insulator layer 21, and the upper electrode 22. As shown in FIG. 1, the insulator layer 21 and the upper electrode 22 extend outside the region where the memory portion 17 and the non-ohmic element 20 are formed in a matrix, and the upper electrode 22 It is connected to the upper layer electrode wiring 27 outside this matrix region. In the matrix region, the upper electrode 22 also functions as an upper electrode wiring.
  • the active element 12 is a force S indicating a transistor composed of a source region 12a, a drain region 12b, a gate insulating film 12c, and a gate electrode 12d, and a memory circuit such as a DRAM generally including only these active elements 12. The necessary elements are included.
  • the lower layer electrode wiring 15 and the upper layer electrode wiring 27 are composed of the memory unit 17 and the non-ohmic element.
  • the active element 12 is connected in a region different from the matrix region in which 20 is formed. That is, in FIG. 1, the lower electrode wiring 15 is connected to the source region 12a of the active element 12 through the buried conductors 24 and 25 and the semiconductor electrode wiring 26. The upper electrode wiring 27 is also connected to another active element (not shown) via the embedded conductor 28 in the same manner.
  • the lower electrode wiring 15 can be easily formed by forming a film by sputtering using, for example, a Ti—Al—N alloy, Cu or A1, and performing an exposure process and an etching process.
  • the resistance change layer 18 included in the memory unit 17 is composed of titanium oxide, vanadium oxide, cobalt oxide, nickel oxide, zinc oxide, and niobium oxide film.
  • a transition metal oxide such as, for example, may be formed by a sputtering method or the like. Such a transition metal oxide material exhibits a specific resistance value when a voltage or current exceeding a threshold value is applied, and the resistance value is newly increased to a certain magnitude of the voltage or current. Until is applied, the resistance value is maintained.
  • an insulating oxide material can be used. Specifically, silicon oxide (SiO) or ozone (O 2) by CVD and tetraethoxysilane (TEOS)
  • TEOS-SiO film formed by the CVD method using a silicon nitride (SiN) film.
  • SiN silicon nitride
  • SiCN silicon carbonitride
  • SiOC silicon carbonation
  • SiOF silicon fluorine oxide
  • the non-ohmic element 20 for example, tantalum (Ta), aluminum (A1), or a combination thereof is used as the embedded electrode 19 and the upper electrode 22, and silicon nitride ( MIM diodes with a stacked structure of SiN) can be used.
  • the force that can use Ti and Cr as well as A1 as the electrode increases the wiring resistance, so it is desirable to form a thin film of A1 or Cu.
  • FIG. 3 is a block diagram illustrating a schematic circuit configuration of the nonvolatile semiconductor memory device 10 of the present embodiment.
  • the storage unit 17 and the non-ohmic element 20 are connected in series, one end of the storage unit 17 is connected to the lower electrode wiring 15, and one end of the non-omic element 20 is connected to the upper electrode wiring 27. It is connected.
  • the lower layer electrode wiring 15 is connected to the bit line decoder 6 and the read circuit 7.
  • the upper layer electrode wiring 27 is connected to the word line decoder 5.
  • the lower layer electrode wiring 15 is a bit line and the upper layer electrode wiring 27 is a word line, which are arranged in a matrix.
  • the peripheral circuit is constituted by the bit line decoder 6, the word line decoder 5, and the read circuit 7, and these peripheral circuits are constituted by an active element 12 made of, for example, a MOSFET.
  • FIG. 4 is a diagram showing a process from forming up to the interlayer insulating layer 16 on the substrate 11 on which the active element 12 is formed, and further forming the contact hole 29.
  • FIG. 4A shows the interlayer insulation. Sectional view with layer 16 formed, (b) is a plan view with contact hole 29 formed, (c) is a sectional view taken along line 4A-4A shown in (b) from the direction of the arrow It is. All cross-sectional views shown in Figs. 5 to 10, including the cross-sectional view of (a), are shown as cross sections taken along line 4A-4A.
  • FIG. 5 to 10 All cross-sectional views shown in Figs. 5 to 10, including the cross-sectional view of (a), are shown as cross sections taken along line 4A-4A.
  • FIG. 5 is a diagram showing a process of embedding the resistance change layer 18 and the buried electrode 19 in the contact hole 29, and (a) is a cross-sectional view of the state in which the resistance thin film layer 181 that becomes the resistance change layer is formed. (b) is a cross-sectional view of the state in which the resistive thin film layer 181 on the interlayer insulating layer 16 is removed by CMP, and (c) is a cross-section of the state in which the resistance change layer 18 in the contact hole 29 is partially removed by further overpolishing.
  • FIG. 4D is a cross-sectional view showing a state in which an electrode thin film layer 191 to be a buried electrode 19 is formed.
  • Fig. 6 is a view showing a state in which the resistance change layer 18 and the buried electrode 19 are embedded in the contact hole 29, where (a) is a plan view and (b) is a cross section taken along the line 4A-4A. It is sectional drawing seen from the arrow direction.
  • FIG. 7 is a view showing a state in which the insulator layer 21 and the upper electrode 22 are formed, (a) is a plan view, and (b) is a cross-sectional view.
  • a lower electrode wiring 15 and a plurality of active elements 12, semiconductor electrode wirings 26 and semiconductor interlayer insulating layers 13 and 14 are formed on a substrate 11 formed thereon.
  • An interlayer insulating layer 16 is formed.
  • aluminum has been mainly used for the semiconductor electrode wiring 26, but recently, copper which can realize low resistance even when miniaturized is mainly used.
  • a fluorine-containing oxide for example, SiOF
  • a carbon-containing nitride for example, SiCN
  • an organic resin material for example, for reducing parasitic capacitance between wirings.
  • Polyimide polyimide
  • copper can be used as the semiconductor electrode wiring 26, and SiOF, which is a fluorine-containing oxide, can be used as the semiconductor interlayer insulating layers 13 and 14, for example.
  • the lower electrode wiring 15 is embedded in the semiconductor interlayer insulating layer 14, it can be formed as follows. That is, a stripe-shaped groove for embedding the lower electrode wiring 15 in the semiconductor interlayer insulating layer 14 and a contact hole for connecting to the semiconductor electrode wiring 26 are formed. These can be easily formed by using the technology used in general semiconductor processes! After forming such trenches and contact holes, a conductor film to be the lower electrode wiring 15 is formed, and then, for example, CMP is performed to form the lower electrode wiring 15 having a shape as shown in FIG. can do.
  • the lower layer electrode wiring 15 may be Cu, Al, Ti, for example. -Use Al alloy or laminated structure of these.
  • an interlayer insulating layer 16 made of TEOS—SiO is formed on the substrate 11 including the lower electrode wiring 15 by using, for example, the CVD method.
  • Various materials can be used for the interlayer insulating layer 16 as described above.
  • contact holes 29 are formed in the interlayer insulating layer 16 on the lower electrode wiring 15 at a constant arrangement pitch.
  • the contact hole 29 has an outer shape smaller than the width of the lower electrode wiring 15. In the figure, it may be a quadrilateral force circle, an ellipse, or another shape.
  • Such a contact hole 29 can be formed by a general semiconductor process, and a detailed description thereof will be omitted.
  • a resistance thin film layer 181 (first deposited film) to be the resistance change layer 18 is formed on the interlayer insulating layer 16 including the contact hole 29.
  • Fe 2 O which is the same material as the resistance change layer 18, is sputtered in the contact hole 29 and on the interlayer insulating layer 16.
  • the resistive thin film layer 181 is formed by depositing by a notching method.
  • the film forming method is not limited to the sputtering method, and a CVD method, an ALD method, or the like may be used.
  • contact polishing is further performed by further overpolishing.
  • a part of the resistance change layer 18 in 29 is removed.
  • a recess formed by the contact hole 29 and the resistance change layer 18 (remaining portion of the first deposited film) as shown in FIG. 5C can be formed.
  • a part of the resistance change layer 18 can be removed by an amount (recess amount) that can enter the polishing contact force 29 of the CMP polishing pad force. Therefore, the use of CMP overpolish technology is advantageous because it makes it easier to control the depth of the recess.
  • an electrode thin film layer 191 (second deposited film) to be the buried electrode 19 is formed.
  • the electrode thin film layer 191 is a part of the storage unit 17 and also a part of the non-ohmic element 20, and the material of the electrode thin film layer 191 is the storage unit 17 A1 of the same material as that of a part of and a part of the non-omic element 20 was used.
  • the A1 material of the electrode thin film layer 191 is deposited in the recess and on the interlayer insulating layer 16 as shown in FIG. 5 (d).
  • an insulator layer 21 and an upper electrode 22 are laminated so as to be connected to the embedded electrode 19.
  • the insulating layer 21 and the upper electrode 22 have a shape (area) larger than the opening of the contact hole 29 on the interlayer insulating layer 16 and a stripe shape intersecting with the lower electrode wiring 15.
  • aluminum (A1) is used as the embedded electrode 19 and the upper electrode 22
  • SiN is used as the insulator layer 21. SiN can be easily formed by forming it with a sputtering method and having a good insulating property and a dense thin film.
  • Equation (1) the symbols in equation (1) are the S: MIM diode area (or MSM diode area), n: carrier density, ⁇ : mobility, q: electron charge, d: insulator layer Thickness (semiconductor layer thickness for MS M diode), E: trap depth, k: Boltzmann constant, T: absolute temperature, ⁇ : dielectric constant of vacuum, ⁇ : insulator layer (semiconductor for MSM diode) Layer).
  • the current flowing through the MIM diode is equal to the area of the MIM diode. Proportional.
  • the thickness of the insulator layer 21 is increased, the current becomes difficult to flow. Therefore, in order to obtain a large current capacity at a low voltage, it is required to form the insulator layer 21 thin.
  • the insulating layer 21 is formed thin, the insulating layer 21 The pressure resistance of the device itself may be lowered.
  • the insulator layer 21 is thinly formed, in the conventional MIM diode manufacturing method (see, for example, US6034882 and US7265000), in the process of manufacturing the MIM diode V, the outer periphery of the insulator layer 21 It is considered that the upper and lower electrodes of the MIM diode may come into contact with each other due to the electrode material adhering to the region, making it easier to leak. That is, according to the publication, a memory plug incorporating a MIM diode is manufactured by removing a solid multilayer film using an appropriate mask. Therefore, when the insulator layer 21 is thinly formed, if the conventional MIM diode manufacturing method is used, the electrode material removed from the multilayer film adheres to the MIM diode. There is concern about electrical contact between the electrodes.
  • the embedded electrode 19 is completely embedded in the contact hole 29, and the surface is obtained by performing CMP and CMP. Can be processed very smoothly.
  • the insulator layer 21 is formed on such a smooth surface, a dense and continuous film can be obtained even if the film thickness is reduced. Therefore, even if the insulator layer 21 is formed thin, it is possible to appropriately ensure the withstand voltage of the insulator layer 21 itself. Further, since the embedded electrode 19 is entirely covered with the insulator layer 21, the phenomenon that the embedded electrode 19 and the upper electrode 22 are in contact with each other in the outer peripheral region of the insulator layer 21 does not leak.
  • the current path flowing through the non-ohmic element is formed to spread outside the area of the buried electrode.
  • the upper layer electrode wiring 27 is formed so that the memory unit 17 and the MIM diode as the non-ohmic element 20 are connected to the upper electrode 22 outside the region formed in a matrix shape.
  • the same material as that of the lower electrode wiring 15 can be used.
  • an embedded conductor 28 is also formed at the same time, and is connected to a semiconductor electrode wiring (not shown) via the embedded conductor 28, and an active element provided at a position not shown. Electrically connect to
  • the nonvolatile semiconductor memory device 10 as shown in FIG. 1 can be manufactured.
  • tantalum oxide (TaO), alumina (AIO), or titaure (TiO) may be used.
  • TaO any method such as a method of directly forming a TaO film by a dry thermal oxidation method, a wet thermal oxidation method, a plasma oxidation method, or a reactive sputtering method after forming a Ta film, for example. Good.
  • FIGS. 8 to 10 a manufacturing method according to a modification of the present embodiment will be described with reference to FIGS. 8 to 10.
  • FIGS. 8 to 10 only the structure above the interlayer insulating layer 14 is shown to simplify the drawing.
  • FIG. 8 is a diagram showing a process of embedding and forming a variable resistance layer in the contact hole 29 provided in the interlayer insulating layer 30.
  • FIG. 8A is a cross-sectional view of the state where the contact hole 29 is formed, and FIG. A cross-sectional view of the state in which the resistance thin film layer 181 to be the resistance change layer 18 is formed.
  • (C) is a cross-sectional view of the state in which the resistance thin film layer 181 on the inter-layer insulating layer 30 is removed by CMP. Is a sectional view showing a state in which the resistance change layer 18 in the contact hole 29 is partially removed.
  • FIG. 9 shows a groove 32 for embedding the variable resistance layer 18 and the buried electrode 19 in the contact hole 29 and embedding the insulator layer 34 and the upper electrode 35 in the interlayer insulating layer 31.
  • A is a diagram showing a state in which an electrode thin film layer 191 to be an embedded electrode 19 is formed
  • (b) is a diagram showing a process of forming an electrode thin film layer 191 on the interlayer insulating layer 30 by CMP.
  • C is a cross-sectional view with the interlayer insulating layer 31 further formed
  • FIG. 3 is a sectional view showing a state in which a groove 32 is formed in the interlayer insulating layer 31.
  • FIG. 10 is a diagram showing a process of embedding and forming the insulator layer 34 and the upper electrode 35 in the groove 32.
  • FIG. 10 (a) shows the insulating thin film layer 341 and the upper electrode 35 to be the insulator layer 34. A cross-sectional view of the state in which the electrode thin film layer 351 to be formed on the interlayer insulating layer 31 including the groove 32 is shown, (b) shows the electrode thin film layer 351 and the insulating thin film layer 341 formed on the interlayer insulating layer 31 by CMP.
  • FIG. 4 is a cross-sectional view showing a state in which it is removed and embedded in a groove 32.
  • a first insulating layer 30a made of TEOS-SiO and this TEOS- are formed on a substrate (not shown) including the lower electrode wiring 15 by using, for example, a CVD method.
  • the first insulating layer 30a and the second insulating layer 30b constitute an interlayer insulating layer 30.
  • the second insulating layer 30b acts as a stopper in the CMP process. By forming the second insulating layer 30b, the CMP process can be easily and reliably performed.
  • contact holes 29 are then formed in the interlayer insulating layer 30 on the lower electrode wiring 15 at a constant arrangement pitch.
  • the contact hole 29 has an outer shape smaller than the width of the lower electrode wiring 15 and is the same as the manufacturing process and shape described in FIGS.
  • a resistance thin film layer 181 (first deposited film) to be the resistance change layer 18 is formed on the interlayer insulating layer 30 including the contact hole 29. Also in the present embodiment, Fe 2 O was formed as the variable resistance layer 18 by sputtering. As a film formation method
  • the CVD method or the ALD method which is not limited to sputtering, may be used.
  • the resistance thin film layer 181 on the interlayer insulating layer 30 is removed by using a CMP process, and the resistance change layer 18 is embedded in the contact hole 29.
  • the second insulating layer 30b is provided in the interlayer insulating layer 30, the second insulating layer 30b effectively acts as a stagger, and the interlayer insulating layer 30 is hardly polished and is a resistive thin film layer. Only 181 can be removed reliably.
  • contact polishing is further performed by overpolishing.
  • a part of the resistance change layer 18 in 29 is removed. Even during this over-polishing, the interlayer insulating layer 30 is hardly polished by providing the second insulating layer 30b. As a method of removing a part of the resistance change layer 18 in this way, only over polishing is used. There is no way to etch back.
  • an electrode thin film layer 191 (second deposited film) to be the buried electrode 19 is formed on the interlayer insulating layer 30 including the contact hole 29.
  • the electrode thin film layer 191 is a part of the storage unit 17 and a part of the non-ohmic component 20, and A1 is used.
  • the electrode thin film layer 191 on the interlayer insulating layer 30 is removed using a CMP process, and a buried electrode 19 is buried in the contact hole 29. Also in this case, since the second insulating layer 30b is provided in the interlayer insulating layer 30, the second insulating layer 30b effectively acts as a stagger, and the interlayer insulating layer 30 is hardly polished, and the electrode thin film Only layer 191 can be reliably removed.
  • an interlayer insulating layer 31 is further formed on the interlayer insulating layer 30 including the embedded electrode 19.
  • This interlayer insulating layer 31 is formed to have a thickness necessary for embedding the insulating layer 34 and the upper electrode 35.
  • TEOS-SiO may be used as a material thereof. It is also possible to use an interlayer insulating material that is generally used! Further, like the interlayer insulating layer 30, a two-layer structure in which a hard insulating layer is formed as an upper layer may be employed.
  • a stripe-shaped groove 32 is formed so that the embedded electrode 19 is exposed and intersects with the lower electrode wiring 15.
  • This processing can be performed by a general semiconductor process, for example, dry etching.
  • an insulating thin film layer 341 to be the insulator layer 34 and an electrode thin film layer 351 to be the upper electrode 35 are formed on the interlayer insulating layer 31 including the groove 32.
  • the materials described in this embodiment can be used in the same manner.
  • an electrode thin film layer on the interlayer insulating layer 31 is formed by a CMP process.
  • the resistance change layer 18, the lower electrode wiring 15a in the region sandwiching the resistance change layer 18, and the embedded electrode 19 constitute the storage unit 17, and the embedded electrode 19, the insulator layer 34, and the upper electrode 35
  • an insulating protective layer (not shown) for protecting the upper electrode is formed. This Thus, it is possible to manufacture a nonvolatile semiconductor memory device by the manufacturing method according to the modification of this embodiment.
  • the insulator layer 34 and the upper electrode 35 are embedded in the interlayer insulating layer 31, the memory unit 17 and the non-ohmic element 33 are provided. Furthermore, when laminating, the laminating process can be easily performed.
  • the insulator layer having a substantially U-shaped cross section so as to cover the lower surface and both side surfaces of the upper electrode 35 34 is arranged.
  • the insulating layer 34 may be provided with a barrier film function, which may be beneficial.
  • FIG. 11 is a cross-sectional view for explaining the configuration of the nonvolatile semiconductor memory device 40 according to the second embodiment of the present invention.
  • This nonvolatile semiconductor memory device 40 has the basic configuration of the nonvolatile semiconductor memory device 10 of the first embodiment shown in FIG. 1, and includes an interlayer insulating layer and a resistance embedded in a contact hole of this interlayer insulating layer. It consists of a change layer and a non-ohmic element as one constituent unit, and two additional layers of this constituent unit on the basic structure. By stacking in this way, a larger-capacity nonvolatile semiconductor memory device can be realized.
  • the configuration of the nonvolatile semiconductor memory device 40 of the present embodiment will be briefly described.
  • the insulator layer 21 and the upper electrode 22 are outside the region where the memory portion 17 and the non-ohmic element 20 are formed in a matrix.
  • the upper electrode wiring 27 is connected.
  • the upper layer electrode wiring 27 is provided so as to extend also on the upper electrode 22 in the matrix area! The same applies to the second and third tiers! /.
  • the first level is labeled with the first level
  • the second level is labeled with the second level
  • the third level is labeled with the third level.
  • a second interlayer insulating layer 47 is further formed on the first interlayer insulating layer 23 including the first upper layer electrode wiring 27.
  • the second interlayer insulating layer 47 is provided with a contact hole at a position corresponding to the first memory portion 17, and the second resistance change layer 42 and the second embedded electrode 43 are embedded in the contact hole. Has been.
  • a second insulator layer 45, a second upper electrode 46, and a second upper electrode wiring 49 are formed in a stripe shape that is connected to the second embedded electrode 43 and intersects the first upper electrode wiring 27. Further, a third interlayer insulating layer 48 is formed so as to embed these.
  • a fourth interlayer insulating layer 52 is formed on the second upper layer electrode wiring 49 and the third interlayer insulating layer 48.
  • the fourth interlayer insulating layer 52 is provided with a contact hole at a position corresponding to the first memory portion 17 and the second memory portion 41, and the third resistance change layer 54 and the third buried electrode are formed in the contact hole.
  • 55 is embedded.
  • a third insulator layer 57, a third upper electrode 58, and a third upper layer electrode wiring 59 are formed in a stripe shape that is connected to the third embedded electrode 55 and intersects the second upper layer electrode wiring 49.
  • an insulating protective layer 60 is formed to protect them by embedding them.
  • the second resistance change layer 42, the first upper layer electrode wiring 27a in the region sandwiching the second resistance change layer 42, and the second embedded electrode 43 constitute the second storage unit 41.
  • the second embedded electrode 43, the second insulator layer 45, and the second upper electrode 46 constitute a second non-ohmic element 44.
  • the third memory change section 54 is configured by the third resistance change layer 54, the second upper electrode wiring 49a and the third embedded electrode 55 in a region sandwiching the third resistance change layer 54.
  • the third embedded electrode 55, the third insulator layer 57, and the third upper electrode 58 constitute a third non-ohmic element 56.
  • the lower layer electrode wiring 15 is connected to the source region 12a of the active element 12 through the buried conductors 24 and 25 and the semiconductor electrode wiring 26.
  • the first upper layer electrode wiring 27 is connected to another active element (not shown) via a buried conductor (not shown) and a semiconductor electrode wiring (not shown).
  • the second upper layer electrode wiring 49 is connected to the source region 12 a of another active element 12 through the semiconductor electrode wiring 26 with the buried conductors 24, 25, 50, 51.
  • the third upper layer electrode wiring 59 has a buried conductor (not shown) and a semiconductor electrode wiring (not shown). Connected to another active element (not shown) via!
  • Lower-layer electrode wiring 15 and first upper-layer electrode wiring 27 in the first stage are either bit lines or word lines, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG. 3, respectively. Is done.
  • the first upper-layer electrode wiring 27 and the second upper-layer electrode wiring 49 are either bit lines or word lines, respectively, and are connected to the bit line decoder and the word line decoder of the circuit shown in FIG. The However, if the first upper layer electrode wiring 27 is configured in the first stage, a bit line is also configured in the second stage, and the second upper layer electrode wiring 49 is not connected to the word line. Designed to compose.
  • the third upper layer electrode wiring 59 is designed to form a bit line.
  • the non-omic elements 20 are individually provided for the storage units 17, 41, 53 provided in the respective stages. 44, 56 are provided, the writing and reading of the storage units 17, 33, 45 provided in the respective stages can be performed stably and reliably.
  • the manufacturing process of the nonvolatile semiconductor memory device 40 having such a multistage storage unit and a non-ohmic element is basically described in the nonvolatile semiconductor memory device 10 of the first embodiment as V. You can repeat the two kinds of manufacturing processes!
  • FIG. 12 is a cross-sectional view showing the configuration of the storage unit 75 and the non-ohmic element 78 which are the main parts of the nonvolatile semiconductor storage device 70 which is particularly useful for the third embodiment of the present invention.
  • the lower layer electrode wiring 71 has at least two layers, and the lower wiring 72 (described later) is formed in the resistance change layer 76 on the surface side connected to the resistance change layer 76.
  • the connection electrode 73 a conductive material that does not easily diffuse the metal component constituting the electrode and does not oxidize or reduce the resistance change layer 76 is used.
  • a lower wiring 72 is formed using a conductor material generally used in a semiconductor process, for example, A1 or Cu.
  • connection electrode 77 is provided between the resistance change layer 76 and the embedded electrode 79.
  • connection electrodes 73 and 77 are, for example, platinum (Pt), titanium nitride (TiN) or A conductive material such as tantalum nitride (TaN) can be used.
  • a semiconductor layer 80, an upper electrode 81, and a connection electrode 82 are formed in a stripe shape connected to the buried electrode 79 and intersecting the lower electrode wiring 71.
  • the connection electrode 82 may be extended to the outside of the matrix region, and the force connection electrode 82 connected to the upper layer electrode wiring (not shown) may function as the upper layer electrode wiring. Since other configurations are the same as those of the nonvolatile semiconductor memory device 10 according to the first embodiment, description thereof is omitted.
  • the memory portion 75 is configured by the resistance change layer 76, the connection electrode 73a in the region sandwiching the resistance change layer 76, and the connection electrode 77 formed to be embedded.
  • the embedded electrode 79 which is a metal electrode body layer, the upper electrode 81, and the semiconductor layer 80 constitute a non-ohmic element 78 made of an MSM diode.
  • a buried electrode 79 that is a metal electrode body layer is buried in the contact hole.
  • a buried electrode 79 and an upper electrode 81 are formed of A1 as the non-omic element 78, and a nitrogen-deficient silicon nitride (SiN) film is formed as the semiconductor layer 80.
  • SiN silicon nitride
  • a SiN film having such semiconductor characteristics is, for example, a reactive spa in a nitrogen gas atmosphere using a Si target.
  • the chamber pressure may be 0.1 lPa to ip a and the Ar / N flow rate may be 18 sccm / 2 sccm at room temperature.
  • the embedded electrode 79 and the upper electrode 81 may be formed of Pt that is connected by A1.
  • a current density of 2.5 X 10 3 A / cm 2 can be obtained by applying a voltage of 1.6 V, and 0.8 V current density of 5 X 10 2A / cm 2 is obtained by the voltage application. Therefore, when these voltages were used as a reference, the on / off ratio was 5, and it was confirmed that they could be used satisfactorily as a non-ohmic element of a nonvolatile semiconductor memory device.
  • connection electrodes 73 and 77 are provided on both surfaces of the resistance change layer 76, but these are not necessarily required.
  • the connection electrodes 73 and 77 may become unnecessary depending on the material selection of the resistance change layer 76.
  • the configuration similar to that of the nonvolatile semiconductor memory device 10 of the first embodiment may be adopted.
  • FIG. 13 is a cross-sectional view showing the configuration of the storage unit 93 and the non-ohmic element 96 which are the main parts of the nonvolatile semiconductor storage device 90, which focuses on the fourth embodiment of the present invention.
  • the nonvolatile semiconductor memory device 90 according to the present embodiment is characterized in that the non-ohmic element 96 is configured by a pn junction diode having a stacked configuration of a p-type semiconductor layer 97 and an n-type semiconductor layer 98.
  • the present embodiment is characterized in that the p-type semiconductor layer 97 constituting the non-ohmic element 96 is buried in the contact hole together with the buried electrode 95.
  • an n-type semiconductor layer 98 may be embedded together with the embedded electrode 95.
  • the storage unit 93 is composed of a resistance change layer 94, a lower electrode wiring 91a in a region sandwiching the resistance change layer 94, and a buried electrode 95.
  • the lower electrode wiring 91, the interlayer insulating layer 92, and the upper electrode 99 The configuration is the same as that of the nonvolatile semiconductor memory device 10 of the first embodiment. It is to be noted that the upper electrode 99 is connected to an upper electrode wiring (not shown) outside the matrix region as in the nonvolatile semiconductor memory device 10.
  • a p-type semiconductor material for constituting such a pn junction diode for example, selected from Zn 0, CdO, SnO, TiO, CeO, Fe 2 O, WO, and Ta 2 O
  • Type doped silicon and n type doped silicon can also be used.
  • the present invention has been described with reference to the MIM diode described in the first embodiment, the MSM diode described in the second embodiment, or the third embodiment.
  • a Schottky diode in which a semiconductor layer and a buried electrode or a semiconductor layer and an upper electrode form a Schottky connection may be used instead of only a pn junction type diode.
  • the configuration of the nonvolatile semiconductor memory device in this case may be the same as that of the nonvolatile semiconductor memory device 10 shown in FIG. 1 or the nonvolatile semiconductor memory device 70 shown in FIG.
  • the non-ohmic element is a Schottky diode having a laminated structure of two layers of a semiconductor layer and a metal electrode body layer
  • this Schottky diode may be used to have a configuration similar to that of the non-volatile semiconductor memory device 40 having a stacked configuration as shown in FIG. Is possible.
  • the non-ohmic element is a Schottky diode
  • the following effects can be obtained.
  • a Schottky diode is a majority carrier element, which enables high-speed access without accumulation of minority carriers.
  • the diode configuration is simplified and the manufacturing process can be simplified.
  • pn junctions have a problem of changes in characteristics due to temperature, but Schottky junctions are stable with respect to temperature, so that restrictions on heating conditions during the manufacturing process can be expanded.
  • the forward threshold of the diode is high (about 0.5 V), but for example, in a Schottky diode having an interface between titanium silicide and n-type silicon, Since the direction threshold voltage is 0.2 V, it is possible to suppress disturbance during reading and writing.
  • FIG. 14 is a diagram showing the configuration of the storage unit 103 and the non-ohmic element 106, which are the main parts of the nonvolatile semiconductor storage device 100, which is useful for the fifth embodiment of the present invention, and (a) is a plan view. (B) is a cross-sectional view of the cross section taken along the line 14A-14A from the direction of the arrow.
  • the nonvolatile semiconductor memory device 100 of the present embodiment has the same basic configuration as the nonvolatile semiconductor memory device 10 of the first embodiment, but the insulator layer 107 that constitutes the non-ohmic element 106.
  • the upper electrode 108 and the upper electrode 108 are formed separately for each storage unit 103. Therefore, the upper electrode wiring 110 is formed in a stripe shape that is connected to the upper electrode 108 and intersects with the lower electrode wiring 101 on the interlayer insulating layer 109 formed so as to embed the non-ohmic element 106. /!
  • the upper layer electrode wiring 11 can be provided independently of the non-ohmic element 106, so that an optimum material can be selected for each. Further, it is possible to simplify the process of connecting the upper layer electrode wiring 110 to an active element (not shown) through a buried conductor (not shown) in a contact hole provided outside the matrix region.
  • the storage unit 103 includes a resistance change layer 104, a lower electrode wiring 101 a and a buried electrode 105 in a region sandwiching the resistance change layer 104.
  • the element 106 is composed of a MIM diode composed of a buried electrode 105, which is a metal electrode body layer, an upper electrode 108, and an insulator layer 107.
  • the non-ohmic element 106 is a MIM diode, the diode area can be increased and the insulating layer 107 can be formed thin. Therefore, it is possible to reduce the characteristic variation as well as increase the current capacity.
  • the non-ohmic element 106 is not limited to the MIM diode. If a semiconductor layer is used instead of the insulator layer 107, any of an MSM diode, a pn junction type diode, and a Schottky junction diode can be used. A configuration is also possible. Also, the non-volatile semiconductor memory devices of the third embodiment to the fifth embodiment can also have a stacked configuration like the non-volatile semiconductor memory device of the second embodiment.
  • the non-ohmic element 106 is provided separately for each storage unit 103, but a plurality of elements may be separated together.
  • the force with which the resistance change layer is embedded in the contact hole is merely an example until it gets tired.
  • the resistance change layer may be arranged outside the contact hole by configuring the surface layer portion of the lower electrode wiring as a resistance change layer.
  • the resistance change layer and the non-ohmic element may be electrically connected using an appropriate conductor embedded in the contact hole.
  • the nonvolatile semiconductor memory device of the present invention can increase the current capacity while simplifying the manufacturing method, and in addition to variation in characteristics of the non-omic element and stabilization of the withstand voltage. This is useful in various electronic device fields that use a volatile memory device.

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Description

明 細 書
不揮発性半導体記憶装置およびその製造方法
技術分野
[0001] 本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関 し、特にダイオードを抵抗変化層に直列に揷入する構成に関する。
背景技術
[0002] 近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデー タを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に 行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置 は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる 不揮発性記憶装置に対して、電気的ノ ルスの印加によって抵抗値が変化し、その状 態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、 ReRAMとよぶ）が 、通常の半導体プロセスとの整合性を取りやす!/、とレ、う点で注目されて!/、る。
[0003] 例えば、 1つのトランジスタと 1つの記憶部とで構成される ReRAMにおいて、既存 の DRAM工程をそのまま使用可能とするための装置構成が示されている（例えば、 特許文献 1参照）。この ReRAMは、トランジスタとこのトランジスタのドレインに連結さ れている不揮発性の記憶部からなる。そして、この記憶部は、上部電極と下部電極の 間に電流ノ ルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成され ている。抵抗変化層としては、ニッケル酸化膜 (NiO)、バナジウム酸化膜 (V O )、亜
2 5 鉛酸化膜 (ΖηΟ)、ニオブ酸化膜 (Nb O )、チタン酸化膜 (TiO )、タングステン酸化
2 5 2
膜 (WO )またはコバルト酸化膜 (CoO)等が用いられている。このような遷移金属酸
3
化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵 抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけるこ とが知られており、かつ既存の DRAM工程をそのまま使用して作製できるという特徴 を有している。
[0004] 上記例は 1つのトランジスタと 1つの不揮発性記憶部の構成からなる力 ぺロブス力 イト構造材料を用いたクロスポイント型の ReRAMも示されて!/、る（例えば、特許文献 2参照）。この ReRAMは、基板の上にストライプ状の下部電極が形成され、下部電 極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パル スによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上に は、下部電極に直交してストライプ状の上部電極が形成されている。このように、ァク ティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、 下部電極と上部電極はそれぞれワード線またはビット線のいずれ力、として機能する。 このようなクロスポイント型構成とすることで、大容量化を実現できるとしてレ、る。
[0005] クロスポイント型の ReRAMの場合には、クロスした交点に形成されている抵抗変化 層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗 変化層に対して直列にダイオードを揷入することが行われている。
[0006] 例えば、相互並行した間隔をもって配列された 2以上のビット線と、相互並行した間 隔をもって、上記ビット線と交差する方向に形成された 2以上のワード線と、ビット線お よびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この 抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード 構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成 された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構 造体上に形成された上部電極と、を備えた ReRAMが開示されている（例えば、特許 文献 3参照)。
[0007] このような構成とすることで、単位セル構造が 1つのダイオード構造体と 1つの抵抗 構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することがで さるとしている。
[0008] また、クロスポイント型構成の ReRAMにおいて、 X方向の導電アレイラインと、 Y方 向の導電アレイラインとの交点部分にメモリプラグが形成された構成も示されている（ 例えば、特許文献 4参照）。このメモリプラグは 7層から構成されており、 2層の電極層 に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上に形成された金属 絶縁物 金属（MIM)構造が非ォーミック性素子を構成している。
[0009] なお、 MRAM等においてもクロスポイント型構成が用いられており、同様な課題に 対して種々の検討がなされている。例えば、ワード線、抵抗変化層パターン、半導体 層パターンおよびビット線が積層された構成にお!/、て、抵抗変化層パターンと半導 体層パターンまたは半藤体層パターンとビット線がショットキーダイオードを形成する ようにした構成も示されて!/、る (例えば、特許文献 5参照）。
[0010] あるいは、複数のワード線と、複数のビット線と、メモリセルの抵抗***点アレイとを 有する MRAMにおいて、メモリセルはビット線と分離ダイオードに接続され、分離ダ ィオードはさらに個々のワード線に接続された構成も示されている（例えば、特許文 献 6参照）。この分離ダイオードとしては、ショットキー金属一半導体ダイオードとして 形成され、金属部分はプラチナ (Pt)が好適であることが示されて!/、る。
特許文献 1 :特開 2004— 363604号公報
特許文献 2：特開 2003— 68984号公報
特許文献 3：特開 2006— 140489号公報
特許文献 4 :米国特許第 6, 753, 561号明細書
特許文献 5：特開 2003— 197880号公報
特許文献 6：特開 2003— 273335号公報
発明の開示
発明が解決しょうとする課題
[0011] 上記第 1の例には、スイッチング機能を有する 1つのダイオードと 1つの抵抗体との 構成も記述されている力 S、抵抗体とダイオードとの具体的な構造についてはまったく 記載も示唆もされていない。さらに、第 2の例にはクロスポイント構成が示されている 1S この例においてはダイオードを直列に接続することや、その具体的構造について は上記と同様にまったく記載も示唆もされて!/、なレ、。
[0012] これらに対して、第 3の例では、下部電極上に抵抗構造体を形成し、さらにこの抵 抗構造体上にダイオード構造体を形成し、ダイオード構造体上に上部電極を形成す る構成が示されており、このダイオード構造体は NiOや TiO等からなる p型酸化物と
2
n型酸化物とで形成することが示されている。し力、しながら、この第 3の例に記載され て!/、るダイオード構造体は抵抗構造体と同じ外形寸法で形成されてレ、るので、ダイォ ード構造体の電流容量を大きくすることが困難である。ダイオードの電流容量が小さ いと、書き込みに必要な電流を充分流すことができなぐ ReRAMの安定な作動を阻 害するという課題を有する。
[0013] また、第 4の例では、メモリプラグ内に、抵抗変化層と MIM構造の非ォーミック性素 子のすべてを形成しているので、製造方法が複雑となる課題を有している。さらに、こ の構成では、非ォーミック性素子が抵抗変化層と同じ形状とされているので電流容量 を大きくすることもできない。このため、上記と同様に ReRAMの安定な作動を阻害す るという課題を有している。
[0014] 本発明は、上記従来の課題を解決するもので、非ォーミック性素子と抵抗変化層と を組み合わせたクロスポイント型構成にお!/、て充分な電流容量を確保でき、安定な 作動が可能な不揮発性半導体記憶装置を提供することを目的とする。
課題を解決するための手段
[0015] 上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、この基 板上に形成されたストライプ形状の下層電極配線と、下層電極配線を含む基板上に 配され、下層電極配線と対向している位置にコンタクトホールが形成された層間絶縁 層と、下層電極配線に接続する抵抗変化層と、抵抗変化層と接続し、抵抗変化層上 に形成された非ォーミック性素子と、を備え、非ォーミック性素子は複数層の半導体 層の積層構成、金属電極体層と絶縁体層との積層構成または金属電極体層と半導 体層との積層構成からなり、コンタクトホール中に上記積層構成のいずれ力、 1層が埋 め込み形成され、かつ積層構成のその他の層の内の半導体層もしくは絶縁体層はコ ンタクトホールの開口より大きな面積を有し、層間絶縁層上に形成されている構成か らなる。
[0016] このような構成とすることにより、非ォーミック性素子の製造工程を簡略化できるだけ でなぐ素子特性のバラツキが小さぐ再現性が良好で、かつ充分な電流容量を確保 できる不揮発性半導体記憶装置を実現できる。
[0017] また、上記構成において、層間絶縁層、抵抗変化層および非ォーミック性素子を 1 つの構成単位として、構成単位を複数個、積層してもよい。
[0018] このような構成とすることにより、非ォーミック性素子の素子特性のバラツキが小さく
、再現性が良好で、かつ充分な電流容量を確保しながら、非常に大容量の記憶部を 有する不揮発性半導体記憶装置を実現できる。 [0019] また、上記構成において、非ォーミック性素子を構成する積層構成のその他の層が 、層間絶縁層上において下層電極配線に対して交差するストライプ形状に形成され ていてもよい。このような構成とすることにより、上記積層構成のその他の層のパター ン形成を容易にできる。また、その他の層として金属電極体層を有する場合には、こ の金属電極体層を上層電極配線の一部として用いることもできるので、製造工程をさ らに簡略化できる。
[0020] また、上記構成において、非ォーミック性素子上で非ォーミック性素子に接続し、下 層電極配線に交差するストライプ形状の上層電極配線をさらに有するようにしてもよ い。このような構成とすることにより、非ォーミック性素子とは独立して上層電極配線を 設けること力 Sできるので、それぞれ最適な材料を選択することができる。また、例えば トランジスタ等の能動素子を含む半導体回路が形成されたシリコン単結晶基板上に 抵抗変化層と非ォーミック性素子を形成する場合に、上層電極配線と上記能動素子 との電気的な接続も容易に行うことができる。
[0021] また、上記構成において、非ォーミック性素子が、絶縁体層と、この絶縁体層を挟 む金属電極体層との 3層の積層構成からなる MIMダイオードであり、抵抗変化層側 の金属電極体層がコンタクトホール中に埋め込み形成されてレ、てもよ!/、。ある!/、は、 非ォーミック性素子が、半導体層と、この半導体層を挟む金属電極体層との 3層の積 層構成からなる MSMダイオードであり、抵抗変化層側の金属電極体層がコンタクト ホール中に埋め込み形成されて!/、てもよ!/、。
[0022] このような構成とすることにより、大きな電流容量を有し、かつ特性バラツキの小さな 非ォーミック性素子が容易に得られる。
[0023] また、上記構成において、非ォーミック性素子が、 p型半導体層と n型半導体層との
2層の積層構成からなる pn接合ダイオードであり、 p型半導体層または n型半導体層 力 Sコンタクトホール中に埋め込まれていてもよい。このような構成とすることにより、ダイ オードの整流特性を利用することで、読み込みや書き込み時のクロストークをさらに 低減すること力 Sできる。また、そのための回路構成も簡略化できる。
[0024] また、上記構成において、非ォーミック性素子が、半導体層と金属電極体層との 2 層の積層構成からなるショットキーダイオードであり、金属電極体層がコンタクトホー ル中に埋め込まれていてもよい。このようなショットキーダイオード構成の場合には、 多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことが できる。
[0025] また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状 の下層電極配線を形成する工程と、下層電極配線を含む基板上に層間絶縁層を形 成する工程と、層間絶縁層の下層電極配線と対向する位置にコンタクトホールを形 成する工程と、層間絶縁層の表面側の一部を残して、コンタクトホール中に抵抗変化 層を埋め込み形成する工程と、コンタクトホールの表面側に、非ォーミック性素子を 構成する積層構成のうちの少なくとも 1層をさらに埋め込み形成する工程と、非ォーミ ック性素子を構成する積層構成のうちのその他の層を層間絶縁層上に、少なくともコ ンタクトホールの開口より大きな面積に形成する工程と、を含む方法からなる。
[0026] このような方法とすることにより、非ォーミック性素子を構成する積層構成の少なくと も 1層をコンタクトホールに埋め込み、層間絶縁層と同一平面で、かつ非常に平滑な 表面とすることができるので、非ォーミック性素子の界面状態を良好にできる。この結 果、電界集中等による耐圧の低下やそのバラツキを抑制でき、かつ電流容量を大き くすること力 Sでさる。
また、上記方法において、 コンタクトホール中に前記抵抗変化層を埋め込み形成 する工程は、コンタクトホール内および層間絶縁層上に、抵抗変化層と同一材料から なる第 1堆積膜を形成する工程と、層間絶縁層の表面を覆う第 1堆積膜を除去する 工程と、を含み、
コンタクトホールの表面側に、非ォーミック性素子を構成する積層構成のうちの少な くとも 1層をさらに埋め込み形成する工程は、コンタクトホール中の第 1堆積膜の一部 を除去して、コンタクトホールおよび第 1堆積膜により形作られる凹部を形成する工程 と、凹部内および層間絶縁層上に、上述の 1層と同一材料からなる第 2堆積膜を形成 する工程と、層間絶縁層上の第 2堆積膜を除去する工程と、を含む方法としてもよい
[0027] このような方法とすることにより、抵抗変化層と、非ォーミック性素子を構成する積層 構成のうちの 1層とを、それぞれ確実にコンタクトホール中に埋め込み形成することが できる。
[0028] また、上記方法におレ、て、層間絶縁層を形成する工程から非ォーミック性素子を構 成する積層構成のうちのその他の層を層間絶縁層上に形成する工程までを、さらに 繰り返して形成し、抵抗変化層と非ォーミック性素子とを積層する方法としてもよい。 このような方法とすることにより、さらに大容量の記憶部を有する不揮発性半導体記 憶装置を実現できる。
[0029] また、上記方法において、非ォーミック性素子を構成する上記積層構成のうちのそ の他の層を、層間絶縁層上において下層電極配線に対して交差するストライプ形状 に形成する方法としてもよい。このような方法とすることにより、上記積層構成のその 他の層のパターン形成工程を容易にできる。また、その他の層として金属電極体層 を含めて形成する場合には、この金属電極体層を上層電極配線の一部として用いる こともできるので、製造工程をさらに簡略化できる。
[0030] また、上記方法において、非ォーミック性素子上で、この非ォーミック性素子に接続 し、下層電極配線に交差するストライプ形状の上層電極配線をさらに形成する方法と してもよい。このような方法とすることにより、非ォーミック性素子とは独立して上層電 極配線を設けることができるので、それぞれ最適な材料を選択し、それぞれに適合し たプロセスを行うこと力 Sできる。また、例えばトランジスタ等の能動素子を含む半導体 回路が形成されたシリコン単結晶基板を用レ、る場合には、上層電極配線と上記能動 素子との電気的な接続も容易に行うことができる。
[0031] 本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好 適な実施態様の詳細な説明から明らかにされる。
発明の効果
[0032] 本発明の不揮発性半導体記憶装置は、それぞれの抵抗変化層に対して直列に非 ォーミック性素子を設けるクロスポイント構成にお!/、て、非ォーミック性素子を構成す る層の少なくとも 1層をコンタクトホール中に埋め込み形成したので、製造工程を簡略 化しながら電流容量を大きぐかつ非ォーミック性素子の特性を安定化できるという大 きな効果を奏する。
図面の簡単な説明 [図 1]図 1 (a)は本発明の第 1の実施の形態にかかる不揮発性半導体記憶装置の構 成を説明する平面図であり、図 1 (b)は 1 A— 1 A線の断面を矢印方向から見た断面 図である。
[図 2]図 2 (a)は第 1の実施の形態における不揮発性半導体記憶装置の記憶部と非 ォーミック性素子の構成を示すための要部の部分拡大図の平面図であり、図 2 (b)は 2A— 2A線の断面を矢印方向から見た断面図である。
[図 3]図 3は第 1の実施の形態の不揮発性半導体記憶装置の概略の回路構成を説 明するブロック図である。
[図 4]図 4は第 1の実施の形態の不揮発性半導体記憶装置の製造方法において、能 動素子が形成された基板上に層間絶縁層までを形成し、さらにコンタクトホールを形 成するまでの工程を示す図である。図 4 (a)は層間絶縁層を形成した状態の断面図 であり、図 4 (b)はコンタクトホールを形成した状態の平面図であり、図 4 (c)は図 4 (b) に示す 3A— 3A線の断面を矢印方向から見た断面図である。
[図 5]図 5は第 1の実施の形態の不揮発性半導体記憶装置の製造方法において、抵 抗変化層と埋め込み電極とをコンタクトホールに埋め込む工程を示す図である。図 5 (a)は抵抗変化層となる抵抗薄膜層を形成した状態の断面図であり、図 5 (b)は CM Pにより層間絶縁層上の抵抗薄膜層を除去した状態の断面図であり、図 5 (c)はさら にオーバポリッシュしてコンタクトホール中の抵抗変化層を一部除去した状態の断面 図であり、図 5 (d)は埋め込み電極となる電極薄膜層を形成した状態の断面図である
[図 6]図 6は、第 1の実施の形態の不揮発性半導体記憶装置の製造方法において、 コンタクトホール中に抵抗変化層と埋め込み電極を埋め込み形成した状態の図であ る。図 6 (a)は平面図であり、図 6 (b)は（a)に示す 4A—4A線の断面を矢印方向から 見た断面図である。
[図 7]図 7は、第 1の実施の形態の不揮発性半導体記憶装置の製造方法において、 絶縁体層と上部電極とを形成した状態の図である。図 7 (a)は平面図であり、図 7 (b) は図 7 (a)に示す 4Α— 4Α線の断面を矢印方向から見た断面図である。
[図 8]図 8は、第 1の実施の形態の不揮発性半導体記憶装置の変形例の製造方法で あって、層間絶縁層に設けたコンタクトホールに抵抗変化層を埋め込み形成するェ 程を示す図である。図 8 (a)はコンタクトホールを形成した状態の断面図であり、図 8 ( b)は抵抗変化層となる抵抗薄膜層を形成した状態の断面図であり、図 8 (c)は CMP により層間絶縁層上の抵抗薄膜層を除去した状態の断面図であり、図 8 (d)はさらに オーバポリッシュしてコンタクトホール中の抵抗変化層を一部除去した状態の断面図 である。
園 9]図 9、第 1の実施の形態の不揮発性半導体記憶装置の変形例の製造方法であ つて、コンタクトホール中に抵抗変化層と埋め込み電極を埋め込み形成し、絶縁体層 と上部電極とを層間絶縁層中に埋め込み形成するための溝を形成するまでの工程 を示す図である。図 9 (a)は埋め込み電極となる電極薄膜層を形成した状態の図であ り、図 9 (b)は CMPにより層間絶縁層上の電極薄膜層を除去した状態の断面図であ り、図 9 (c)はさらに層間絶縁層を形成した状態の断面図であり、図 9 (d)はこの層間 絶縁層に溝を形成した状態の断面図である。
園 10]図 10は、第 1の実施の形態の不揮発性半導体記憶装置の変形例の製造方法 であって、溝中に絶縁体層と上部電極とを埋め込み形成する工程を示す図である。 図 10 (a)は絶縁体層となる絶縁薄膜層と上部電極となる電極薄膜層とを溝を含む層 間絶縁層上に形成した状態の断面図であり、図 10 (b)は CMPにより層間絶縁層上 の電極薄膜層と絶縁薄膜層とを除去して溝中に埋め込んだ状態の断面図である。 園 11]図 11は、本発明の第 2の実施の形態の不揮発性半導体記憶装置の構成を説 明するための断面図である。
園 12]図 12は、本発明の第 3の実施の形態にかかる不揮発性半導体記憶装置の要 部である記憶部と非ォーミック性素子の構成を示す断面図である。
園 13]図 13は、本発明の第 4の実施の形態にかかる不揮発性半導体記憶装置の要 部である記憶部と非ォーミック性素子の構成を示す断面図である。
園 14]図 14は、本発明の第 5の実施の形態にかかる不揮発性半導体記憶装置の要 部である記憶部と非ォーミック性素子の構成を示す図である。図 14 (a)は平面図で あり、図 14 (b)は 14A—14A線での断面を矢印方向から見た断面図である。
符号の説明 ワード線デコーダ
ビット線デコーダ
読み出し回路
, 40, 70, 90, 100 不揮発性半導体記憶装置 (ReRAM) 基板
能動素子
a ソース領域
b ドレイン領域
c ゲート絶縁膜
d ゲート電極
, 14 半導体層間絶縁層
, 15a, 71 , 91 , 91a, 101 , 101a 下層電極酉己線
, 30, 31 , 92, 109 層間絶縁層
記憶部（第 1記憶部）
, 76, 94, 104 抵抗変化層
, 79, 95, 105 埋め込み電極（金属電極体層）
非ォーミック性素子（第 1非ォーミック性素子）
, 34, 107 絶縁体層
, 35, 81 , 99, 108 上部電極
絶縁保護層（第 1層間絶縁層）
, 25, 28, 50, 51 埋め込み導体
半導体電極配線
, 27a 上層電極配線 (第 1上層電極配線）
コンタクトホーノレ
a 第 1絶縁層
b 第 2絶縁層
溝
第 2記憶部（記憶部） 第 2抵抗変化層
第 2埋め込み電極
第 2非ォーミック性素子（非ォ一ミック性素子) 第 2絶縁体層
第 2上部電極
第 2層間絶縁層
第 3層間絶縁層
, 49a 第 2上層電極配線
第 4層間絶縁層
第 3記憶部（記憶部）
第 3抵抗変化層
第 3埋め込み電極
第 3非ォーミック性素子（非ォ一ミック性素子) 第 3絶縁体層
第 3上部電極
第 3上層電極配線
絶縁保護層
記憶部
下部配線
, 73a, 77, 82 接続電極
, 93, 103 記憶部
, 96, 106 非ォーミック性素子
半導体層
p型半導体層
n型半導体層
0 上層電極配線
1 抵抗薄膜層
1 , 351 電極薄膜層 341 絶縁薄膜層
発明を実施するための最良の形態
[0035] 以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
[0036] 以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要 素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや 記憶部等の形状については模式的なものであり、その個数等についても図示しやす い個数としている。
[0037] (第 1の実施の形態）
図 1は、本発明の第 1の実施の形態にかかる不揮発性半導体記憶装置 10の構成 を説明する図で、（a)は平面図、（b)は 1A— 1A線に沿う断面を矢印方向から見た断 面図を示す。なお、図 1 (a)の平面図においては、理解しやすくするために最上層の 絶縁保護膜の一部を切り欠いて示している。また、図 2は、記憶部 17と非ォーミック 性素子 20の構成を示すための要部の部分拡大図で、（a)は平面図、（b)は 2A— 2 A線に沿った断面図である。
[0038] 本実施の形態の不揮発性半導体記憶装置 10は、基板 11と、この基板 11上に形成 されたストライプ形状の下層電極配線 15と、下層電極配線 15を含む基板 11上に配 され、下層電極配線 15と対向している位置にコンタクトホールが形成された層間絶縁 層 16と、このコンタクトホール中に埋め込まれ、下層電極配線 15に接続する抵抗変 化層 18と、抵抗変化層 18と接続し、抵抗変化層 18上に形成された非ォーミック性素 子 20とを備えている。
[0039] そして、上記非ォーミック性素子 20は、本実施の形態では金属電極体層である埋 め込み電極 19と上部電極 22と絶縁体層 21との 3層の積層構成からなる MIMダイォ ードであり、コンタクトホール中に上記積層構成のいずれ力、 1層、すなわち金属電極 体層である埋め込み電極 19がコンタクトホール中に埋め込み形成されている。また、 上記積層構成のその他の層、すなわち絶縁体層 21と上部電極 22とは、コンタクトホ ールの開口より大きな形状（面積）を有し、かつ層間絶縁層 16上に形成されている。
[0040] さらに、本実施の形態の場合には、上記絶縁体層 21と上部電極 22とが下層電極 配線 15に対して交差するストライプ形状で層間絶縁層上に形成されており、上部電 極 22は上層電極配線の一部を構成している。そして、抵抗変化層 18と、この抵抗変 化層 18に接続している領域の下層電極配線 15aと、埋め込み電極 19とにより記憶 部 17を構成している。抵抗変化層 18としては、鉄を含む酸化物、例えば四酸化三鉄 (Fe O )が抵抗変化特性の安定性や作製の再現性等の面から好ましい。また、埋め
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込み電極 19、絶縁体層 21および上部電極 22との 3層の積層構成で非ォーミック性 素子 20である MIMダイオードを構成している。なお、図 1に示すように、絶縁体層 21 と上部電極 22とは、記憶部 17と非ォーミック性素子 20とがマトリクス状に形成された 領域外まで延在されており、上部電極 22はこのマトリクス領域外で上層電極配線 27 に接続している。また、マトリクス領域内では、上部電極 22が上層電極配線としても 機能している。
[0041] さらに、本実施の形態においては、基板 11としてシリコン単結晶基板を用いてトラン ジスタ等の能動素子 12を集積した半導体回路を有する。図 1では、能動素子 12は、 ソース領域 12a、ドレイン領域 12b、ゲート絶縁膜 12cおよびゲート電極 12dからなる トランジスタを示している力 S、これらの能動素子 12だけでなぐ一般に DRAM等のメ モリ回路に必要な素子を含む。
[0042] 下層電極配線 15および上層電極配線 27は、記憶部 17および非ォーミック性素子
20が形成されたマトリクス領域とは異なる領域において能動素子 12にそれぞれ接続 されている。すなわち、図 1においては、下層電極配線 15は、埋め込み導体 24、 25 および半導体電極配線 26を介して能動素子 12のソース領域 12aに接続されている 。なお、上層電極配線 27についても、埋め込み導体 28を介して同様に別の能動素 子（図示せず）に接続されて!/、る。
[0043] 下層電極配線 15は、例えば Ti— Al— N合金、 Cuあるいは A1を用いてスパッタリン グにより成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。ま た、記憶部 17を構成する抵抗変化層 18は、上記した鉄酸化物である四酸化三鉄だ けでなぐ酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、二 ォブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。この ような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定 の抵抗値を示し、その抵抗値は新たに一定の大きさのノ ルス電圧またはノ ルス電流 が印加されるまでは、その抵抗値を維持しつづける。
[0044] また、層間絶縁層 16としては、絶縁性の酸化物材料を用いることができる。具体的 には、 CVD法による酸化シリコン（SiO)やオゾン（O )とテトラエトキシシラン (TEOS)
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を用いて CVD法により形成した TEOS— SiO膜ある!/、はシリコン窒化（SiN)膜を用 いること力 Sできる。さらに、低誘電率材料であるシリコン炭窒化（SiCN)膜やシリコン 炭酸化（SiOC)膜ある!/、はシリコンフッ素酸化（SiOF)膜等を用いてもよ!/、。
[0045] 次に、非ォーミック性素子 20としては、例えば埋め込み電極 19、上部電極 22として 、タンタル (Ta)、アルミニウム（A1)、あるいはこれらの組み合わせを用い、絶縁体層 2 1として窒化シリコン（SiN)を積層した構成の MIMダイオードを用いることができる。 なお、電極としては A1だけでなぐ Tiや Crを用いることもできる力 これらを用いる場 合には配線抵抗が大きくなるため、さらに A1や Cu等からなる薄膜を積層形成するこ とが望ましい。
[0046] 図 3は、本実施の形態の不揮発性半導体記憶装置 10の概略の回路構成を説明す るブロック図である。図 1に示すように、記憶部 17と非ォーミック性素子 20とが直列に 接続され、記憶部 17の一端が下層電極配線 15に接続され、非ォーミック性素子 20 の一端が上層電極配線 27に接続されている。下層電極配線 15は、ビット線デコーダ 6および読み出し回路 7に接続されている。また、上層電極配線 27は、ワード線デコ ーダ 5に接続されている。このように、下層電極配線 15がビット線で、上層電極配線 2 7がワード線となり、これらがマトリクス状に配置されている。さらに、ビット線デコーダ 6 、ワード線デコーダ 5および読み出し回路 7で周辺回路が構成される力 S、これらの周 辺回路は例えば MOSFETからなる能動素子 12により構成されている。
[0047] 次に、図 4から図 7を用いて本実施の形態の不揮発性半導体記憶装置 10の製造 方法について説明する。
[0048] 図 4は、能動素子 12が形成された基板 11上に、層間絶縁層 16までを形成し、さら にコンタクトホール 29を形成するまでの工程を示す図で、（a)は層間絶縁層 16を形 成した状態の断面図、（b)はコンタクトホール 29を形成した状態の平面図、（c)は (b) に示す 4A— 4A線での断面を矢印方向から見た断面図である。なお、（a)の断面図 を含め、図 5から図 10に示す断面図はすべて 4A—4A線断面で示している。 [0049] 図 5は、抵抗変化層 18と埋め込み電極 19とをコンタクトホール 29に埋め込む工程 を示す図で、（a)は抵抗変化層となる抵抗薄膜層 181を形成した状態の断面図、 (b) は CMPにより層間絶縁層 16上の抵抗薄膜層 181を除去した状態の断面図、（c)は さらにオーバポリッシュしてコンタクトホール 29中の抵抗変化層 18を一部除去した状 態の断面図、（d)は埋め込み電極 19となる電極薄膜層 191を形成した状態の断面 図である。
[0050] 図 6は、コンタクトホール 29中に、抵抗変化層 18と埋め込み電極 19を埋め込み形 成した状態の図で、（a)は平面図、（b)は 4A— 4A線での断面を矢印方向から見た 断面図である。
[0051] さらに、図 7は、絶縁体層 21と上部電極 22とを形成した状態の図で、（a)は平面図 、（b)は断面図である。
[0052] まず、図 4 (a)に示すように、複数の能動素子 12、半導体電極配線 26および半導 体層間絶縁層 13、 14が形成されている基板 11上に、下層電極配線 15と層間絶縁 層 16を形成する。半導体電極配線 26については、従来はアルミニウムが主に用いら れていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられている。ま た、半導体層間絶縁層 13、 14についても、配線間の寄生容量の低減のためにフッ 素含有酸化物（例えば、 SiOF)やカーボン含有窒化物（例えば、 SiCN)あるいは有 機樹脂材料 (例えば、ポリイミド）が用いられている。本実施の形態の場合にも、半導 体電極配線 26としては、例えば銅を用い、半導体層間絶縁層 13、 14としては、例え ばフッ素含有酸化物である SiOFを用いることができる。
[0053] なお、下層電極配線 15は、半導体層間絶縁層 14中に埋め込み形成されているが 、これは以下のようにすれば形成できる。すなわち、半導体層間絶縁層 14に下層電 極配線 15を埋め込むためのストライプ形状の溝と半導体電極配線 26に接続するた めのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用 いられて!/、る技術を用いれば容易に形成することができる。このような溝とコンタクトホ ールを形成後、下層電極配線 15となる導体膜を形成した後、例えば CMPを行うこと で、図 4 (a)に示すような形状の下層電極配線 15を形成することができる。なお、下 層電極配線 15としては、上記した Ti— Al— N合金材料以外に、例えば Cu、 Al、 Ti —Al合金またはこれらの積層構成を用いてもょレ、。
[0054] 次に、図 4 (a)に示すように、この下層電極配線 15を含む基板 11上に、例えば CV D法を用いて TEOS— SiOからなる層間絶縁層 16を形成する。なお、この層間絶縁 層 16としては、先述したように種々の材料を用いることができる。
[0055] さらに、その後、図 4 (b)、（c)に示すように、下層電極配線 15上の層間絶縁層 16 に一定の配列ピッチでコンタクトホール 29を形成する。このコンタクトホール 29は、図 4 (b)からわかるように、下層電極配線 15の幅より小さな外形としている。なお、図で は四角形状としている力 円形状でも楕円形状でも、あるいはさらに他の形状であつ てもよい。このようなコンタクトホール 29は、一般的な半導体プロセスにより形成するこ とができるので、詳細な説明は省略する。
[0056] 次に、図 5 (a)に示すように、コンタクトホール 29を含む層間絶縁層 16上に、抵抗 変化層 18となる抵抗薄膜層 181 (第 1堆積膜)を形成する。本実施の形態では、抵抗 変化層 18と同一材料の Fe Oを、コンタクトホール 29内および層間絶縁層 16上にス
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ノ クタリング法により堆積して、抵抗薄膜層 181は形成されている。なお、成膜方法と しては、スパッタリング法に限らず、 CVD法や ALD法等を用いてもよい。
[0057] 次に、図 5 (b)に示すように、 CMPプロセスを用いて層間絶縁層 16の表面を覆う抵 抗薄膜層 181のみを除去してコンタクトホール 29中に抵抗変化層 18を埋め込み形 成する。
[0058] その後、図 5 (c)に示すように、さらにオーバポリッシュを行うことで、コンタクトホール
29中の抵抗変化層 18の一部を除去する。これにより、図 5 (c)の如ぐコンタクトホー ル 29および抵抗変化層 18 (第 1堆積膜の残部）により形作られる凹部を形成すること ができる。この CMPのオーバポリッシュ技術によれば、 CMPの研磨パッド力 Sコンタク トホール 29中に入り込める量（リセス量）分だけ、抵抗変化層 18の一部を除去できる 。よって、 CMPのオーバポリッシュ技術を用いると、凹部の深さ制御が容易となり好 都合である。
[0059] なお、このように抵抗変化層 18の一部を除去する方法としては、オーバポリッシュだ けでなく抵抗変化層 18をエッチバックする方法でもよ!/、。
[0060] 次に、図 5 (d)に示すように、コンタクトホール 29 (凹部）を含めて層間絶縁層 16上 に、埋め込み電極 19となる電極薄膜層 191 (第 2堆積膜)を形成する。この電極薄膜 層 191は、本実施の形態では、記憶部 17の一部で、かつ非ォーミック性素子 20の 一部ともなるもので、当該電極薄膜層 191の材料としては、これらの記憶部 17の一部 および非ォーミック性素子 20の一部と同一材料の A1を用いた。なお、この電極薄膜 層 191の A1材料は、図 5(d)に示す如ぐ凹部内および層間絶縁層 16上に堆積され ている。
[0061] 次に、図 6に示すように、 CMPプロセスを用いて層間絶縁層 16の表面を覆う電極 薄膜層 191のみを除去して、コンタクトホール 29中に埋め込み電極 19を埋め込み形 成する。
[0062] 次に、図 7に示すように、埋め込み電極 19に接続するように絶縁体層 21と上部電 極 22とを積層形成する。この場合に、これらの絶縁体層 21と上部電極 22とは層間絶 縁層 16上に、少なくともコンタクトホール 29の開口より大きな形状（面積）で、かつ下 層電極配線 15と交差するストライプ形状に形成する。本実施の形態では、埋め込み 電極 19、上部電極 22としてアルミニウム（A1)、絶縁体層 21として SiNを用いた。 Si Nはスパッタリング法により形成することで、良好な絶縁性を有し、かつ緻密な薄膜を 容易に形成できる。このようにして形成された非ォーミック性素子 20である MIMダイ オードを流れる電流 (I)は（式 1)により得られる。なお、下記の（式 1)は、後述（第 3の 実施の形態）の金属一半導体 金属（MSM)ダイオードを用いた場合であっても成 り立つ。但し、ここでは、 MSMダイオードを用いた場合の詳細な説明は省略する。
[0063] I = S- a -V-exp( /3 -^V) (1)
ここで、 α = (η· μ -q-d) exp (— E/kT)
Figure imgf000019_0001
なお、式（1)の記号は、それぞれ、 S:MIMダイオードの面積（または MSMダイォ ードの面積）、 n:キャリア密度、 μ：移動度、 q:電子の電荷、 d:絶縁体層の厚み（MS Mダイオードの場合は半導体層の厚み）、 E:トラップ深さ、 k:ボルツマン定数、 T:絶 対温度、 ε ：真空の誘電率、 ε ：絶縁体層（MSMダイオードの場合は半導体層） の光学的な比誘電率を指す。
(式 1)からわかるように、 MIMダイオードを流れる電流は、 MIMダイオードの面積に 比例する。また、電流は、絶縁体層 21の厚みを厚くすると、流れ難くなる。したがって 、低電圧で大きな電流容量を得るためには、絶縁体層 21を薄く形成することが要求 される。し力、しながら、従来の構成のようにコンタクトホール中に抵抗変化層と非ォー ミック性素子とをすベて埋め込み形成する方式では、絶縁体層 21を薄く形成すると、 絶縁体層 21自体の耐圧が低くなる場合がある。
[0064] また、絶縁体層 21を薄く形成すると、従来の MIMダイオードの製造方法 (例えば、 US6034882号や US7265000号参照）では、 MIMダイオードの製造の過程にお V、て、絶縁体層の外周領域での電極材料付着による MIMダイオードの上下の電極 同士が接触してリークしやすくなる場合があると考えられる。つまり、同公報によれば 、 MIMダイオードを内蔵するメモリプラグは、ベタ状に形成された多層膜を適宜のマ スクを用いて一括除去することにより製造されている。よって、絶縁体層 21を薄く形成 した場合には、従来の MIMダイオードの製造方法を用いると、このような多層膜から 除去された電極材料の MIMダイオードへの付着による、 MIMダイオードにおける上 下の電極同士の電気的な接触が懸念される。
[0065] これに対して、本実施の形態の場合には、図 6に示すように埋め込み電極 19はコン タクトホール 29中に完全に埋め込まれており、し力、も CMPを行うことで表面を非常に 平滑に加工することができる。このような平滑な面上に絶縁体層 21を形成した場合に は、その膜厚を薄くしても緻密で連続した膜を得ることができる。よって、絶縁体層 21 を薄く形成しても、絶縁体層 21自体の耐圧を適切に確保できる。さらに、埋め込み電 極 19は絶縁体層 21により全体が覆われるので、絶縁体層 21の外周領域で埋め込 み電極 19と上部電極 22とが接触してリークする現象も生じない。更に上部電極 22は 、埋め込み電極 19より外側にも配されているので、非ォーミック素子に流れる電流パ スは、埋め込み電極の面積より外側に広がって形成される。この場合、コンタクト 29 中の埋め込み電極 19から絶縁体層 21の方向に、電界による電気力線が広がるので 、 MIMダイオードの実効面積は、全ての層がコンタクトホール中に埋め込まれた従 来の MIMダイオードの面積に比べて大きくなる。したがって、従来に比べて大きな電 流容量で、かつ特性ばらつきの小さ!/、MIMダイオード構成からなる非ォーミック性素 子 20を得ること力 Sできる。 [0066] 上層電極配線 27は、記憶部 17と非ォーミック性素子 20である MIMダイオードとが マトリクス状に形成された領域外で上部電極 22に接続するように形成されているが、 この上層電極配線 27についても、下部電極配線 15と同様な材料を用いることができ る。そして、この上層電極配線 27を形成するときに、埋め込み導体 28も同時に形成 し、この埋め込み導体 28を介して半導体電極配線（図示せず）に接続し、図示しない 位置に設けられている能動素子に電気的に接続する。
[0067] この後、上部電極 22および上層電極配線 27を覆う絶縁保護層 23を形成すること で、図 1に示すような不揮発性半導体記憶装置 10を製造することができる。
[0068] なお、本実施の形態では、絶縁体層 21として SiNを用いる MIMダイオードの場合 について説明したが、本発明はこれに限定されない。例えば、酸化タンタル (TaO)、 アルミナ (AIO)あるいはチタユア (TiO)を用いてもよい。 TaOを用いる場合には、例 えば Ta膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるい は反応性スパッタリング方式により直接 TaO膜を形成する方法等、いずれの方法で あよい。
[0069] 次に、図 8から図 10を用いて、本実施の形態の変形例の製造方法について説明す る。なお、図 8から図 10においては、図面の簡単化のために層間絶縁層 14から上部 の構成のみを示している。
[0070] 図 8は、層間絶縁層 30に設けたコンタクトホール 29に抵抗変化層を埋め込み形成 する工程を示す図で、（a)はコンタクトホール 29を形成した状態の断面図、（b)は抵 抗変化層 18となる抵抗薄膜層 181を形成した状態の断面図、（c)は CMPにより層 間絶縁層 30上の抵抗薄膜層 181を除去した状態の断面図、（d)はさらにオーバポリ ッシュしてコンタクトホール 29中の抵抗変化層 18を一部除去した状態の断面図であ
[0071] 図 9は、コンタクトホール 29中に、抵抗変化層 18と埋め込み電極 19を埋め込み形 成し、絶縁体層 34と上部電極 35とを層間絶縁層 31中に埋め込み形成するための溝 32を形成するまでの工程を示す図で、（a)は埋め込み電極 19となる電極薄膜層 19 1を形成した状態の図で、（b)は CMPにより層間絶縁層 30上の電極薄膜層 191を 除去した状態の断面図、（c)はさらに層間絶縁層 31を形成した状態の断面図、 (d) はこの層間絶縁層 31に溝 32を形成した状態の断面図である。
[0072] さらに、図 10は、溝 32中に絶縁体層 34と上部電極 35とを埋め込み形成する工程 を示す図で、 (a)は絶縁体層 34となる絶縁薄膜層 341と上部電極 35となる電極薄膜 層 351とを溝 32を含む層間絶縁層 31上に形成した状態の断面図、（b)は CMPによ り層間絶縁層 31上の電極薄膜層 351と絶縁薄膜層 341とを除去して溝 32中に埋め 込んだ状態の断面図である。
[0073] まず、図 8 (a)に示すように、下層電極配線 15を含む基板（図示せず）上に、例えば CVD法を用いて TEOS - SiOからなる第 1絶縁層 30aとこの TEOS - SiOよりも硬 質の、例えば SiONからなる第 2絶縁層 30bを形成する。この第 1絶縁層 30aと第 2絶 縁層 30bとにより層間絶縁層 30を構成している。第 2絶縁層 30bは、 CMPプロセス におけるストッパとして作用し、この第 2絶縁層 30bを形成することで、 CMPプロセス を容易に、かつ確実に行うことができる。さらに、その後、下層電極配線 15上の層間 絶縁層 30に一定の配列ピッチでコンタクトホール 29を形成する。このコンタクトホー ル 29は、下層電極配線 15の幅より小さな外形としており、図 4から図 7で説明した製 造工程および形状と同じである。
[0074] 次に、図 8 (b)に示すように、コンタクトホール 29を含む層間絶縁層 30上に、抵抗 変化層 18となる抵抗薄膜層 181 (第 1堆積膜)を形成する。本実施の形態においても 、抵抗変化層 18として Fe Oをスパッタリングにより形成した。なお、成膜方法として
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は、スパッタリングだけでなぐ CVD法や ALD法等を用いてもよい。
[0075] 次に、図 8 (c)に示すように、 CMPプロセスを用いて層間絶縁層 30上の抵抗薄膜 層 181を除去してコンタクトホール 29中に抵抗変化層 18を埋め込み形成する。この 場合に、層間絶縁層 30には、第 2絶縁層 30bが設けられているので、この第 2絶縁 層 30bがストツバとして有効に作用し、層間絶縁層 30はほとんど研磨されずに抵抗 薄膜層 181のみを確実に除去することができる。
[0076] その後、図 8 (d)に示すように、さらにオーバポリッシュを行うことで、コンタクトホール
29中の抵抗変化層 18の一部を除去する。このオーバポリッシュ時においても、第 2 絶縁層 30bを設けていることで層間絶縁層 30はほとんど研磨されることがない。なお 、このように抵抗変化層 18の一部を除去する方法としては、オーバポリッシュだけで なくエッチバックする方法でもよレ、。
[0077] 次に、図 9 (a)に示すように、コンタクトホール 29を含めて層間絶縁層 30上に、埋め 込み電極 19となる電極薄膜層 191 (第 2堆積膜)を形成する。この電極薄膜層 191 は、本実施の形態では記憶部 17の一部で、かつ非ォーミック成素子 20の一部ともな るもので、 A1を用いた。
[0078] 次に、図 9 (b)に示すように、 CMPプロセスを用いて層間絶縁層 30上の電極薄膜 層 191を除去して、コンタクトホール 29中に埋め込み電極 19を埋め込み形成する。 この場合にも、層間絶縁層 30には、第 2絶縁層 30bが設けられているので、この第 2 絶縁層 30bがストツバとして有効に作用し、層間絶縁層 30はほとんど研磨されずに 電極薄膜層 191のみを確実に除去することができる。
[0079] 次に、図 9 (c)に示すように、埋め込み電極 19を含めた層間絶縁層 30上に、さらに 層間絶縁層 31を形成する。この層間絶縁層 31は、絶縁体層 34と上部電極 35とを埋 め込むために必要な厚みに形成し、その材料としては TEOS— SiOを用いてもよ!/ヽ し、その他半導体装置にぉレ、て一般的に用いられて!/、る層間絶縁材料を用いてもよ い。さらに、層間絶縁層 30と同じように、硬質の絶縁層を上層に形成する 2層構成と してもよい。
[0080] 次に、図 9 (d)に示すように、埋め込み電極 19が露出し、かつ下層電極配線 15に 交差するストライプ形状の溝 32を形成する。この加工は一般的な半導体プロセス、例 えばドライエッチングにより行うことができる。
[0081] 次に、図 10 (a)に示すように、溝 32を含む層間絶縁層 31上に、絶縁体層 34となる 絶縁薄膜層 341と上部電極 35となる電極薄膜層 351とを形成する。これらの材料と しては、本実施の形態で説明した材料を同じように用いることができる。
[0082] 次に、図 10 (b)に示すように、 CMPプロセスにより層間絶縁層 31上の電極薄膜層
351と絶縁薄膜層 341とを除去して溝 32中に絶縁体層 34と上部電極 35とを埋め込 む。このような工程により、抵抗変化層 18と、この抵抗変化層 18を挟む領域の下層 電極配線 15aと埋め込み電極 19とにより記憶部 17が構成され、埋め込み電極 19、 絶縁体層 34および上部電極 35により非ォーミック性素子 33が構成される。さらに、 その後、上部電極を保護するための絶縁保護層（図示せず）を形成する。これにより 、本実施の形態の変形例の製造方法による不揮発性半導体記憶装置を作製するこ と力 Sできる。
[0083] 上記のような製造方法により作製した不揮発性半導体記憶装置は、絶縁体層 34と 上部電極 35とが層間絶縁層 31中に埋め込まれるので、記憶部 17と非ォーミック性 素子 33とをさらに積層する場合に、その積層工程を容易に行うことができる。
[0084] なお、本変形例の不揮発性半導体記憶装置では、図 10 (b)に示すように、上部電 極 35の下面および両側面を覆うように、略 U字状断面を有する絶縁体層 34が配され ている。このため、層間絶縁層 31の絶縁材料や上部電極 35の金属材料の選択如何 によっては、この絶縁体層 34にバリア膜の機能を持たせることができて有益な場合が ある。
[0085] (第 2の実施の形態）
図 11は、本発明の第 2の実施の形態の不揮発性半導体記憶装置 40の構成を説 明するための断面図である。この不揮発性半導体記憶装置 40は、図 1に示す第 1の 実施の形態の不揮発性半導体記憶装置 10を基本構成としており、層間絶縁層、こ の層間絶縁層のコンタクトホール中に埋め込まれた抵抗変化層および非ォーミック 性素子を 1つの構成単位として、この構成単位をこの基本構成の上にさらに 2層積層 した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記 憶装置を実現することができる。
[0086] 以下、本実施の形態の不揮発性半導体記憶装置 40の構成を簡単に説明する。な お、図 1に示す不揮発性半導体記憶装置 10の場合には、絶縁体層 21と上部電極 2 2とは、記憶部 17と非ォーミック性素子 20とがマトリクス状に形成された領域外で上 層電極配線 27に接続する構成としている。一方、本実施の形態の不揮発性半導体 記憶装置 40では、上層電極配線 27がマトリクス領域内の上部電極 22上にも延在し て設けられて!/、るが、これにつ!/、ては第 2段目および第 3段目に付!/、ても同じである 。また、この不揮発性半導体記憶装置 40では、記憶部と非ォーミック性素子とがそれ ぞれ 3段ずつ積層されているので、第 1段目、第 2段目および第 3段目のそれぞれの 構成要件を理解しやすくするために、第 1段目については第 1、第 2段目については 第 2、第 3段目については第 3を付して区別して表記する。 [0087] 第 1上層電極配線 27を含む第 1層間絶縁層 23上に、さらに第 2層間絶縁層 47が 形成されている。この第 2層間絶縁層 47には、第 1記憶部 17に対応する位置にそれ ぞれコンタクトホールが設けられ、このコンタクトホール中に第 2抵抗変化層 42と第 2 埋め込み電極 43とが埋め込み形成されている。そして、この第 2埋め込み電極 43に 接続し、第 1上層電極配線 27に交差するストライプ形状に第 2絶縁体層 45、第 2上 部電極 46および第 2上層電極配線 49が形成されている。さらに、これらを埋め込む ように第 3層間絶縁層 48が形成されている。
[0088] 第 2上層電極配線 49と第 3層間絶縁層 48上に第 4層間絶縁層 52が形成されてい る。この第 4層間絶縁層 52には、第 1記憶部 17および第 2記憶部 41に対応する位置 にコンタクトホールが設けられ、このコンタクトホール中に第 3抵抗変化層 54と第 3埋 め込み電極 55とが埋め込み形成されている。そして、この第 3埋め込み電極 55に接 続し、第 2上層電極配線 49に交差するストライプ形状に第 3絶縁体層 57、第 3上部 電極 58および第 3上層電極配線 59が形成されている。さらに、これらを埋め込み保 護するために絶縁保護層 60が形成されている。
[0089] なお、第 2抵抗変化層 42、この第 2抵抗変化層 42を挟む領域の第 1上層電極配線 27aおよび第 2埋め込み電極 43で第 2記憶部 41を構成している。また、第 2埋め込 み電極 43、第 2絶縁体層 45および第 2上部電極 46で第 2非ォーミック性素子 44を 構成している。さらに、第 3抵抗変化層 54、この第 3抵抗変化層 54を挟む領域の第 2 上層電極配線 49aおよび第 3埋め込み電極 55で第 3記憶部 53を構成して!/、る。また 、第 3埋め込み電極 55、第 3絶縁体層 57および第 3上部電極 58で第 3非ォーミック 性素子 56を構成している。
[0090] また、下層電極配線 15は、埋め込み導体 24、 25と半導体電極配線 26を介して能 動素子 12のソース領域 12aに接続している。また、第 1上層電極配線 27についても 同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能 動素子（図示せず）に接続されている。さらに、第 2上層電極配線 49は、図 11に示す ように埋め込み導体 24、 25、 50、 51とは半導体電極配線 26を介して別の能動素子 12のソース領域 12aに接続されている。また、第 3上層電極配線 59についても、第 1 上層電極配線 27と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず） とを介して別の能動素子（図示せず）に接続されて!/、る。
[0091] 第 1段目の下層電極配線 15と第 1上層電極配線 27とは、それぞれビット線とワード 線のいずれかとなり、図 3に示す回路のビット線デコーダとワード線デコーダにそれぞ れ接続される。また、第 1上層電極配線 27と第 2上層電極配線 49とは、同様にそれ ぞれビット線とワード線のいずれかとなり、図 3に示す回路のビット線デコーダとワード 線デコーダにそれぞれ接続される。ただし、第 1段目において、第 1上層電極配線 27 力 'ット線を構成している場合には、第 2段目においてもビット線を構成し、第 2上層 電極配線 49はワード線を構成するように設計されている。さらに、第 2上層電極配線 49がワード線を構成する場合には、第 3上層電極配線 59はビット線を構成するように 設計されている。
[0092] 以上のように、本実施の形態の不揮発性半導体記憶装置 40の場合には、それぞ れの段に設けた記憶部 17、 41、 53に対して個別にそれぞれ非ォーミック性素子 20 、 44、 56が設けられているので、それぞれの段に設けられている記憶部 17、 33、 45 の書き込みと読み出しを安定に、かつ確実に行うことができる。
[0093] このような多段構成の記憶部と非ォーミック性素子を有する不揮発性半導体記憶 装置 40の製造工程は、基本的には第 1の形態の不揮発性半導体記憶装置 10にお V、て説明した 2種類の製造工程の!/、ずれかを繰り返せばよ!/、。
[0094] (第 3の実施の形態）
図 12は、本発明の第 3の実施の形態に力、かる不揮発性半導体記憶装置 70の要部 である記憶部 75と非ォーミック性素子 78の構成を示す断面図である。本実施の形態 の不揮発性半導体記憶装置 70は、下層電極配線 71が少なくとも 2層構成からなり、 抵抗変化層 76に接続する面側には、抵抗変化層 76中に、下部配線 72 (後述）を構 成する金属成分が拡散し難ぐしかも抵抗変化層 76を酸化、還元しないような導体 材料を接続電極 73として用いている。そして、この接続電極 73の下部には、半導体 プロセスにおいて一般的に用いられている、例えば A1または Cuからなる導体材料を 用いて下部配線 72が形成されて!/、る。
[0095] また、抵抗変化層 76と埋め込み電極 79との間にも、同様に接続電極 77が設けら れている。これらの接続電極 73、 77は、例えば白金（Pt)、窒化チタン (TiN)あるい は窒化タンタル (TaN)等の導体材料を用いることができる。さらに、埋め込み電極 79 に接続し、下層電極配線 71に交差するストライプ形状に半導体層 80、上部電極 81 および接続電極 82が形成されている。この接続電極 82はマトリクス領域外まで延在 されて上層電極配線（図示せず）に接続されている力 接続電極 82を上層電極配線 として機能するようにしてもよい。その他の構成については、第 1の実施の形態の不 揮発性半導体記憶装置 10と同じであるので説明を省略する。
[0096] このような構成において、抵抗変化層 76、この抵抗変化層 76を挟む領域の接続電 極 73aおよび埋め込み形成された接続電極 77で記憶部 75を構成している。また、金 属電極体層である埋め込み電極 79と上部電極 81および半導体層 80とで MSMダイ オードからなる非ォーミック性素子 78を構成している。そして、金属電極体層である 埋め込み電極 79がコンタクトホール中に埋め込み形成されている。
[0097] 本実施の形態の場合には、この非ォーミック性素子 78として、埋め込み電極 79と 上部電極 81を A1で形成し、半導体層 80として窒素欠損型シリコン窒化（SiN )膜を
X
用いた MSMダイオードからなることが特徴である。なお、このような半導体特性を有 する SiN膜は、例えば Siターゲットを用いた窒素ガス雰囲気中でのリアクティブスパ
X
ッタリングにより形成することができる。例えば、室温条件で、チャンバ一の圧力を 0. lPa〜ipaとし、 Ar/N流量を 18sccm/2sccmとして作製すればよい。
2
[0098] また、埋め込み電極 79と上部電極 81を A1でなぐ Ptで形成してもよい。半導体特 性を有する SiNを上記の条件で、かつ 16nmの厚みで作製した場合には、 1. 6Vの 電圧印加で 2. 5 X 103A/cm2の電流密度が得られ、 0. 8Vの電圧印加では 5 X 10 2A/cm2の電流密度が得られた。したがって、これらの電圧を基準として用いる場合 には、オン/オフ比は 5となり、不揮発性半導体記憶装置の非ォーミック性素子とし て充分使用可能であることが確認できた。
[0099] なお、本実施の形態では、抵抗変化層 76の両面に接続電極 73、 77を設けたが、 これらは必ずしも必須ではない。例えば、抵抗変化層 76の材料選択により、接続電 極 73、 77が不要になる場合があり、この場合、第 1の実施の形態の不揮発性半導体 記憶装置 10と同様な構成としてもよい。
[0100] (第 4の実施の形態） 図 13は、本発明の第 4の実施の形態に力、かる不揮発性半導体記憶装置 90の要部 である記憶部 93と非ォーミック性素子 96の構成を示す断面図である。本実施の形態 の不揮発性半導体記憶装置 90は、非ォーミック性素子 96が p型半導体層 97と n型 半導体層 98との積層構成からなる pn接合ダイオードにより構成されていることが特 徴である。さらに、本実施の形態の場合には、非ォーミック性素子 96を構成する p型 半導体層 97が埋め込み電極 95とともにコンタクトホールに埋め込まれている点に特 徴を有している。なお、 p型半導体層 97に代えて、 n型半導体層 98を埋め込み電極 95とともに埋め込み形成してもよい。
[0101] 記憶部 93は、抵抗変化層 94、この抵抗変化層 94を挟む領域の下層電極配線 91 aおよび埋め込み電極 95により構成されており、下層電極配線 91、層間絶縁層 92 および上部電極 99については、第 1の実施の形態の不揮発性半導体記憶装置 10と 同様な構成である。なお、上部電極 99はマトリクス領域外で上層電極配線（図示せ ず）に接続していることについても不揮発性半導体記憶装置 10と同様である。
[0102] このような pn接合ダイオードを構成するための p型半導体材料としては、例えば Zn 0、 CdO、 SnO、 TiO、 CeO、 Fe O、 WO、 Ta Oから選択
2 2 2 3 4 3 2 5
されたいずれかの材料を用い、 n型半導体材料としては、例えば Fe 〇、 Ni〇、 C
(l -y)
o〇、 Cu〇、 MnO力ら選択されたいずれかの材料を用いることができる。さらに、 p
2 2
型にドープしたシリコンと n型にドープしたシリコンを用いることもできる。
[0103] なお、本発明は、非ォーミック性素子が第 1の実施の形態で説明した MIMダイォ ード、第 2の実施の形態で説明した MSMダイオードあるいは第 3の実施の形態で説 明した pn接合型ダイオードだけでなぐ例えば半導体層と埋め込み電極または半導 体層と上部電極とでショットキー接続を構成するショットキーダイオードであってもよい 。この場合の不揮発性半導体記憶装置の構成としては、図 1に示す不揮発性半導体 記憶装置 10あるいは図 12に示す不揮発性半導体記憶装置 70と同じような構成とす ればよい。但し、非ォーミック性素子が、半導体層と金属電極体層との 2層の積層構 成からなるショットキーダイオードの場合、金属電極体層である埋め込み電極をコンタ タトホール中に埋め込む必要がある。なお、このショットキーダイオードを用いて、図 1 1に示すような積層構成の不揮発性半導体記憶装置 40と同じような構成とすることも 可能である。
[0104] 非ォーミック性素子をショットキーダイオードとした場合には、以下のような効果を得 ること力 Sできる。第 1に、ショットキーダイオードは pn接合ダイオードと異なり、多数キヤ リア素子であるから、少数キャリアの蓄積ということがなぐ高速アクセスが可能になる 。第 2に、 pn接合を形成する必要がないので、ダイオード構成が簡単になり、かつそ の製造工程も簡略化できる。第 3に、 pn接合は温度による特性変化が問題となるが、 ショットキー接合は温度に対して安定であるので、製造工程時の加熱条件等につい ての制約を広げることができる。
[0105] さらに、例えば pn接合ダイオードを用いる場合には、ダイオードの順方向閾値は高 い（約 0. 5V)が、例えばチタンシリサイドと n型シリコンとの界面を有するショットキー ダイオードにおいては、順方向の閾値電圧は 0. 2Vとなるので、読み出しや書き込み 時のディスターブを抑制することが可能となる。
[0106] (第 5の実施の形態）
図 14は、本発明の第 5の実施の形態に力、かる不揮発性半導体記憶装置 100の要 部である記憶部 103と非ォーミック性素子 106の構成を示す図で、（a)は平面図、（b )は 14A—14A線の断面を矢印方向から見た断面図である。本実施の形態の不揮 発性半導体記憶装置 100は、第 1の実施の形態の不揮発性半導体記憶装置 10と基 本構成は同じであるが、非ォーミック性素子 106を構成する絶縁体層 107と上部電 極 108が、それぞれの記憶部 103ごとに分離して形成されていることが特徴である。 このため、上層電極配線 110は、この非ォーミック性素子 106を埋め込むように形成 された層間絶縁層 109上で、上部電極 108に接続し、かつ下層電極配線 101に交 差するストライプ形状に形成されて!/、る。
[0107] このような構成とすることにより、非ォーミック性素子 106とは独立して上層電極配線 11を設けることができるので、それぞれ最適な材料を選択することができる。また、上 層電極配線 110をマトリクス領域外に設けたコンタクトホール中の埋め込み導体（図 示せず）を介して能動素子（図示せず）に接続する工程を簡略化できる。
[0108] なお、記憶部 103は、抵抗変化層 104、この抵抗変化層 104を挟む領域の下層電 極配線 101aおよび埋め込み電極 105により構成されている。そして、非ォーミック性 素子 106は、金属電極体層である埋め込み電極 105と上部電極 108および絶縁体 層 107により構成された MIMダイオードからなる。このように非ォーミック性素子 106 を MIMダイオードとした場合には、ダイオード面積を大きぐかつ絶縁体層 107を薄 く形成すること力できる。したがって、電流容量を大きくすることができるだけでなぐ 特性ばらつきを低減することも可能となる。
[0109] さらに、非ォーミック性素子 106としては MIMダイオードに限定されず、絶縁体層 1 07の代わりに半導体層を用いれば、 MSMダイオード、 pn接合型ダイオードあるい はショットキー接合ダイオードのいずれの構成とすることも可能である。また、第 3の実 施の形態から第 5の実施の形態の不揮発性半導体記憶装置においても、第 2の実施 の形態の不揮発性半導体記憶装置のように積層構成とすることもできる。
[0110] なお、本実施の形態では、非ォーミック性素子 106を記憶部 103ごとに分離して設 けたが、複数個ずつまとめて分離してもよい。
[0111] 上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態の創出が なされ得る。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実 行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神 を逸脱することなぐその構造及び/又は機能の詳細を実質的に変更できる。
[0112] 例えば、以上に例示した各実施形態では、抵抗変化層がコンタクトホール中に埋め 込まれている力 これは飽くまで一例に過ぎない。ここでは、図示を省略するが、下層 電極配線の表層部分を抵抗変化層として構成することにより、抵抗変化層をコンタク トホールの外側に配置してもよい。そして、この場合、抵抗変化層と非ォーミック素子 との間は、コンタクトホール中に埋め込み形成された適宜の導電体を用いて電気的 な接続を行えばよい。
産業上の利用可能性
[0113] 本発明の不揮発性半導体記憶装置は、製造方法を簡略化しながら、かつ非ォーミ ック性素子の特性ばらつきや耐圧の安定化に加えて電流容量を大きくすることができ るので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。

Claims

請求の範囲
[1] 基板と、
前記基板上に形成されたストライプ形状の下層電極配線と、
前記下層電極配線を含む前記基板上に配され、前記下層電極配線と対向してレヽ る位置にコンタクトホールが形成された層間絶縁層と、
前記下層電極配線に接続する抵抗変化層と、
前記抵抗変化層と接続し、前記抵抗変化層上に形成された非ォーミック性素子と、 を備え、
前記非ォーミック性素子は、複数層の半導体層の積層構成、金属電極体層と絶縁 体層との積層構成、または、金属電極体層と半導体層との積層構成からなり、前記コ ンタクトホール中に前記積層構成のいずれ力、 1層が埋め込み形成され、かつ前記積 層構成のその他の層の内の半導体層もしくは絶縁体層は、前記コンタクトホールの 開口より大きな面積を有し、前記層間絶縁層上に形成されていることを特徴とする不 揮発性半導体記憶装置。
[2] 前記層間絶縁層、前記抵抗変化層および前記非ォーミック性素子を 1つの構成単 位として、前記構成単位を複数個、積層したことを特徴とする請求項 1に記載の不揮 発性半導体記憶装置。
[3] 前記非ォーミック性素子を構成する前記積層構成の前記その他の層が、前記層間 絶縁層上において前記下層電極配線に対して交差するストライプ形状に形成されて いることを特徴とする請求項 1または請求項 2に記載の不揮発性半導体記憶装置。
[4] 前記非ォーミック性素子上で前記非ォーミック性素子に接続し、前記下層電極配 線に交差するストライプ形状の上層電極配線をさらに有することを特徴とする請求項 1から請求項 3までのいずれか 1項に記載の不揮発性半導体記憶装置。
[5] 前記非ォーミック性素子が、絶縁体層と、前記絶縁体層を挟む金属電極体層との 3 層の積層構成からなる MIMダイオードであり、前記抵抗変化層側の前記金属電極 体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項 1 から請求項 4までのいずれか 1項に記載の不揮発性半導体記憶装置。
[6] 前記非ォーミック性素子が、半導体層と、前記半導体層を挟む金属電極体層との 3 層の積層構成からなる MSMダイオードであり、前記抵抗変化層側の前記金属電極 体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項 1 から請求項 4までのいずれか 1項に記載の不揮発性半導体記憶装置。
[7] 前記非ォーミック性素子が、 p型半導体層と n型半導体層との 2層の積層構成から なる pn接合ダイオードであり、前記 p型半導体層または前記 n型半導体層が前記コン タクトホール中に埋め込まれていることを特徴とする請求項 1から請求項 4までのいず れか 1項に記載の不揮発性半導体記憶装置。
[8] 前記非ォーミック性素子が、半導体層と金属電極体層との 2層の積層構成からなる ショットキーダイオードであり、前記金属電極体層が前記コンタクトホール中に埋め込 まれていることを特徴とする請求項 1から請求項 4までのいずれか 1項に記載の不揮 発性半導体記憶装置。
[9] 基板上にストライプ形状の下層電極配線を形成する工程と、
前記下層電極配線を含む前記基板上に層間絶縁層を形成する工程と、 前記層間絶縁層の前記下層電極配線と対向する位置にコンタクトホールを形成す る工程と、
前記層間絶縁層の表面側の一部を残して、前記コンタクトホール中に前記抵抗変 化層を埋め込み形成する工程と、
前記コンタクトホールの表面側に、非ォーミック性素子を構成する積層構成のうちの 少なくとも 1層をさらに埋め込み形成する工程と、
前記非ォーミック性素子を構成する前記積層構成のうちのその他の層を前記層間 絶縁層上に、少なくとも前記コンタクトホールの開口より大きな面積に形成する工程と 、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
[10] 前記コンタクトホール中に前記抵抗変化層を埋め込み形成する工程は、前記コンタ タトホール内および前記層間絶縁層上に、前記抵抗変化層と同一材料からなる第 1 堆積膜を形成する工程と、前記層間絶縁層の表面を覆う前記第 1堆積膜を除去する 工程と、を含み、
前記コンタクトホールの表面側に前記非ォーミック性素子を構成する積層構成のう ちの 1層をさらに埋め込み形成する工程は、前記コンタクトホール中の前記第 1堆積 膜の一部を除去して、前記コンタクトホールおよび前記第 1堆積膜により形作られる 凹部を形成する工程と、前記凹部内および前記層間絶縁層上に、前記 1層と同一材 料からなる第 2堆積膜を形成する工程と、前記層間絶縁層の表面を覆う前記第 2堆 積膜を除去する工程と、を含むことを特徴とする請求項 9に記載の不揮発性半導体 記憶装置の製造方法。
[11] 請求項 9または請求項 10に記載の各工程を、複数回繰り返すことにより、前記抵抗 変化層と前記非ォーミック性素子とを積層することを特徴とする不揮発性半導体記憶 装置の製造方法。
[12] 前記非ォーミック性素子を構成する前記積層構成のうちの前記その他の層を、前 記層間絶縁層上において前記下層電極配線に対して交差するストライプ形状に形 成することを特徴とする請求項 9から請求項 11までのいずれ力、 1項に記載の不揮発 性半導体記憶装置の製造方法。
[13] 前記非ォーミック性素子上で前記非ォーミック性素子に接続し、前記下層電極配 線に交差するストライプ形状の上層電極配線をさらに形成することを特徴とする請求 項 9から請求項 11までのいずれか 1項に記載の不揮発性半導体記憶装置の製造方 法。
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