JP4733233B2 - 電流抑制素子の製造方法 - Google Patents

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Description

本発明は、高集積化および高速化に適した不揮発性記憶素子に用いる電流抑制素子、それを用いた記憶素子、記憶素子をマトリクス状に配設してなる記憶装置、および、その電流抑制素子の製造方法に関し、特に、極性の異なる電気パルスを印加してデータを書き込む、不揮発性記憶素子に用いる電流抑制素子、それを用いた記憶素子、記憶素子をマトリクス状に配設してなる記憶装置、および、そのような電流抑制素子の製造方法に関する。
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される不揮発性記憶装置の大規模化、高集積化、高速化が急速に進んでおり、またその用途も急速に拡大している。
その中でも、不揮発性の抵抗変化素子を記憶素子として利用してそれをマトリクス状に配設する形態の記憶装置が提案され、3次元メモリとしてさらなる大規模化、高集積化、高速化が期待されている。
この抵抗変化素子は、主として金属酸化物からなる材料により構成される薄膜を有している。この薄膜に電気パルスを印加すると、その電気抵抗値が変化し、かつ、その変化した後の電気抵抗値が保存される。従って、この薄膜の高抵抗状態と低抵抗状態とを、それぞれ、例えば2値データの“1”と“0”とに対応させると、抵抗変化素子に2値データを記憶させることが可能になる。尚、抵抗変化素子の薄膜に印加する電気パルスの電流密度や、電気パルスの印加により発生する電界の大きさは、薄膜の物理的な状態を変化させるには十分であり、かつ、薄膜を破壊しない程度であればよい。
また、2値をとる抵抗変化素子においては、同一の極性で異なる電圧の電気パルスを印加することにより抵抗値が変化する抵抗変化素子(いわゆるユニポーラ型)と異なる極性の電気パルスの印加により抵抗値が変化する抵抗変化素子(いわゆるバイポーラ型)がある。一般的に、ユニポーラ型抵抗変化素子は、低抵抗状態から高抵抗状態にする(いわゆるリセット)時に、高抵抗状態から低抵抗状態にする(いわゆるセット)時より書き込み時間を要する特性を有する。一方、バイポーラ型抵抗変化素子では、セット/リセット時ともに短い時間で書き込みが可能である。
このような、抵抗変化素子が、それぞれ互いに接触せずに直交する複数のワード線と複数のビット線との各々の立体交差部に複数配設されてなる記憶装置(いわゆる、クロスポイント型の記憶装置)においては、ある抵抗変化素子にデータを書き込む際に、迂回電流により他の抵抗変化素子の電気抵抗値が変化してしまうという障害(以下、この障害を「書き込みディスターブ」という)が発生する場合がある。そのため、このようなクロスポイント型の記憶装置を構成する場合には、書き込みディスターブの発生を防止するための格別な構成を別途設ける必要がある。
ユニポーラ型抵抗変化素子においては、同一の極性の電気パルスにより抵抗変化素子に抵抗変化を起こすことができるので、p−n接合ダイオードやショットキーダイオードのような単極性の電流抑制素子(1つの電圧の極性の電圧範囲において高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有する)を抵抗変化素子に直列に配置することにより、書き込みディスターブの発生を防止できる。
このような書き込みディスターブの発生を防止することが可能な記憶装置として、記憶素子が抵抗変化素子とショットキーダイオード(電流抑制素子)との直列回路により構成されている記憶装置が開示されている(例えば、特許文献1参照)。
かかる提案された記憶装置では、データを書き込むべき記憶素子(選択記憶素子)以外の記憶素子において、抵抗変化素子への迂回電流がショットキーダイオードにより阻止される。これにより、クロスポイント型の記憶装置において、書き込みディスターブの発生が防止される。ここで、この提案された記憶装置では、抵抗変化素子へのデータの書き込みは、同じ極性の電気パルスを抵抗変化素子に印加することにより行われる。従って、抵抗変化素子に対して直列に接続されたショットキーダイオードによりデータの書き込みが阻害されることはない。
一方、バイポーラ型抵抗変化素子を用いる場合、抵抗変化素子に対して書き込みに双極性の電気パルスを用いるため、双極性の電流抑制素子(正/負の極性の電圧範囲において、それぞれ高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有する)を抵抗変化素子に直列に配置する必要がある。このような特性を備える素子としては、例えば、MIMダイオード(Metal−Insulator−Metal;金属−絶縁体−金属の意味)、MSMダイオード(Metal−Semiconductor−Metal;金属−半導体−金属の意味)、或いは、バリスタ等の二端子素子が知られている。
図25(a)および(b)は電流抑制素子の電流−電圧特性を模式的に示す特性図であって、図25(a)はMIM、MSM、あるいはバリスタ等の双極性の電流抑制素子の電圧−電流特性図であり、図25(b)はショットキーダイオードの電圧−電流特性図である。
図25(b)に示すように、ショットキーダイオードは、非線形の電気抵抗特性を示すものの、その電流−電圧特性は印加電圧の極性に対して全く対称ではない。
これに対して、図25(a)に示すように、MIMダイオード、MSMダイオード、バリスタ等の二端子素子は、非線形の電気抵抗特性を示し、かつ、その電流−電圧特性は印加電圧の極性に対して実質的に対称となる。即ち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点0に対して実質的に点対称となる。また、これらの二端子素子では、印加電圧が第1の臨界電圧(範囲Aの下限電圧)以下でありかつ第2の臨界電圧(範囲Bの上限電圧)以上である範囲(つまり、範囲C)では電気抵抗が非常に高く、その一方で、第1の臨界電圧を超えるか、または、第2の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、これらの二端子素子は、印加電圧が第1の臨界電圧を超えるか第2の臨界電圧を下回る場合に大電流が流れるという、非線形の電気抵抗特性を有している。
従って、これらを双極性の電流抑制素子として利用すれば、セット/リセットにおいて共に高速動作が可能なバイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置において、書き込みディスターブの発生を回避することが可能となる。
ところで、抵抗変化型の記憶装置においては、抵抗変化素子へのデータの書き込み時、抵抗変化素子に電気パルスを印加することによりその電気抵抗値を変化させて、抵抗変化素子の状態を高抵抗状態或いは低抵抗状態とするためには、抵抗変化素子の材料やその構成等にも大きく依存するが、通常は、抵抗変化素子に比較的大きな電流を流す必要がある。例えば、抵抗変化素子を備える記憶装置の動作において、バリスタを用いて抵抗変化素子へのデータの書き込み時に30000A/cm2以上の電流密度で電流を流すことが開示されている(例えば、特許文献2参照)。近年、抵抗変化素子へのデータの書き込み時に必要な電流の低減に向けて種々の検討がなされた結果、現在では、抵抗変化素子へのデータの書き込み時に必要な電流の電流密度として必ずしも30000A/cm2以上が要求されるわけではないと考えられているが、それでも、抵抗変化素子へのデータの書き込み時には10000乃至数万A/cm2という、かなり大きな電流が概して必要である。
特開2004−319587号公報 特開2006−203098号公報
先行特許文献で示されたように、高速で動作可能なバイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置を実現するためには、上述した双極性の電流抑制素子が必要であるが、記憶装置が備える抵抗変化素子へのデータの書き込み時、抵抗変化素子に電気パルスを印加することによりその電気抵抗値を変化させて、抵抗変化素子の状態を高抵抗状態或いは低抵抗状態とするためには、抵抗変化素子の材料やその構成等にも大きく依存するが、通常は、抵抗変化素子に大きな電流を流す必要がある。
この観点に基づけば、MIMダイオードは絶縁膜を電極間にはさんだ構造で、あまり大きな電流は流すことができないという課題がある。また、バリスタは電極間にはさまれた材料の結晶粒界の特性により整流特性を得るため、積層構造の多層メモリ等に適用した場合、電流抑制素子特性にばらつきが発生するという課題がある。これに対して、MSMダイオードは金属電極間に半導体をはさんだ構造であり、MIMダイオードより高い電流供給能力が期待でき、また結晶粒界等の特性を使用しないので、製造工程中の熱履歴等に左右されにくくばらつきの少ない電流抑制素子を得ることが期待できる。しかしながら、MSMダイオードに関しては大きな電流を流すという観点からの検討は過去殆どなく、いわゆるシリコン半導体の製造プロセスと親和性のある(例えば、シリコン半導体の製造プロセスにおいて過去に使用実績のある)材料系で構成された二端子素子で、10000A/cm2以上の電流を供給できるMSMダイオードは報告されていない。
上述のような従来の課題に対し、発明者らは、SiNxを電極間に挟んだ構造のMSMダイオードが大電流を流す電流抑制素子として利用可能であることを見い出した。ここで、SiNxは、いわゆる窒化シリコンのことであり、xの値は窒化の程度(シリコンに対する窒素の組成比)を示しているが、SiNxの電気伝導特性は窒素組成比xによって大きく変化する。具体的には、いわゆる化学量論組成(x=1.33、つまりSi34)では絶縁体であるが、これより窒素の比率を小さくすると(即ち、窒素組成比xを小さくすると)SiNxは次第に半導体として振舞うようになる。そのため、MSMダイオードとして機能させるためには、窒素組成比xを適切に制御することが必要である。
また、MSMダイオードの電気特性にはSiNxの膜厚も影響する。試作したMSMダイオードの評価結果からは、MSMダイオードの両端に加える電圧が同一の場合、窒素組成比xが同じであれば、SiNxの膜厚が薄い方が、MSMダイオードにより多くの電流が流れる傾向が見られており、所望の特性を有するMSMダイオードを作成するためには、窒素組成比xに加えてSiNxの膜厚をも適切に設定することが必要である。
本発明は、上記課題を解決するためになされたものであって、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能で、データを問題無く書き込み可能な電流抑制素子の製造方法を提供することを目的とする。特に、電流抑制素子をSiNxを電極間にはさんだ構造のMSMダイオードで構成した場合の構造(金属電極間に挟まれたSiNxの組成および膜厚)を有する電流抑制素子の製造方法を提供することを目的としている。
上記課題を解決するために、本発明に係る電流抑制素子の製造方法は、第1の電極と、第2の電極と、前記第1の電極および前記第2の電極間に挟まれたSiNxにより構成される電流抑制層とを備え、極性が正および負の電気パルスの印加時に流れる電流を抑制する電流抑制素子の製造方法であって、前記電流抑制層の膜厚dおよび窒素組成比xを決定する設計ステップと、前記設計ステップで決定された膜厚dおよび窒素組成比xに従って前記電流抑制素子を製造する製造ステップとを含み、前記設計ステップは、前記電流抑制素子に流すべき電流の最低の電流密度Jmin(A/cm2)、前記電流抑制素子が遮断状態にあるときに前記電流抑制素子に流れる電流として許容できる最大の電流密度Joff(A/cm2)、および、前記電流抑制素子の両端にかかる電圧の最大値V0(ボルト)を取得する取得ステップと、前記取得ステップで取得された前記電流密度Jmin、前記電流密度Joff、および、前記V0を用いて、下記の式()および式()を満足する範囲にある膜厚dおよび窒素組成比xを決定する決定ステップとを含む。
(ln(Jmin(Cexp(αd)exp(βx))-1)/γ)2≦V0 ・・(
(ln(Joff(Cexp(αd)exp(βx))-1)/γ)2
−(ln(Jmin(Cexp(αd)exp(βx))-1)/γ)2/2≧0 ・・(
但し、
C=7.46×10-2、α=−6.25×10-1、β=−11.7、γ=9.76
ここで、上記式(1)の左辺は、電流抑制素子に流れる電流の電流密度を10000A/cm 2 とするために電流抑制素子の両端にかけるべき電圧を表している。よって、上記式(1)の不等式は、電流抑制素子に流れる電流の電流密度を10000A/cm 2 とするために電流抑制素子の両端にかけるべき電圧がその最大値V 0 以下となる条件、言い換えると、電流抑制素子の両端にかける電圧が最大値V 0 以下であっても、10000A/cm 2 の電流密度の電流が電流抑制素子に流れることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。なお、10000A/cm 2 は、この電流抑制素子と直列に接続される抵抗変化素子へのデータの書き込み時に必要な電流の最低の電流密度(J min (A/cm 2 ))の一例である。
一方、上記式(2)の左辺の第1項は、電流抑制素子に流れる電流の電流密度を1000A/cm 2 とするために電流抑制素子の両端にかけるべき電圧を表しており、式(2)の左辺の第2項は、電流抑制素子に流れる電流の電流密度を10000A/cm 2 とするために電流抑制素子の両端にかけるべき電圧の1/2を表している。ここで、1000A/cm 2 は、非選択の(遮断状態にある)電流抑制素子に流れる電流として許容できる最大の電流密度(J off (A/cm 2 ))の一例であり、選択された(導通状態にある)電流抑制素子に流れる電流(10000A/cm 2 )の1/10としている。なお、クロスポイント型の記憶装置では、非選択の電流抑制素子の両端にかかる電圧は、選択された電流抑制素子の両端にかかる電圧の1/2とすること好ましいことが分かっている。よって、上記式(2)の不等式は、非選択状態にある電流抑制素子に流れる電流の電流密度が選択状態にある電流抑制素子に流れる電流の電流密度の1/10以下となることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。
かかる構成とすることにより、第1の電極と第2の電極に隣接する電流抑制層との間に形成される電位障壁による整流性を得ることができ、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、選択された抵抗変化素子には抵抗変化に必要な電流を流すことが可能で、かつ非選択の抵抗変化素子には抵抗変化に必要な電流を流さない特性を有する電流抑制素子を製造することが可能になる。
本発明に係る電流抑制素子の製造方法は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能で、データを問題無く書き込み可能な電流抑制素子の製造方法を提供することができるという効果を奏する。
図1は、抵抗変化材料に酸化タンタルを用いた抵抗変化素子の電流−電圧特性を測定した結果を示す特性図である。 図2は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。 図3は、窒素ガスの流量比を変化させて成膜した複数のSiNx膜における窒素組成比xをラザフォード後方散乱分光法により測定した結果を示す相関図である。 図4は、SiNxからなる膜厚20nmの電流抑制層と白金(Pt)からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性図である。 図5は、SiNxからなる膜厚10nmの電流抑制層と窒化タンタル(TaN)からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性図である。 図6は、SiNxからなる膜厚10nmの電流抑制層とタングステン(W)からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性図である。 図7は、DCマグネトロンスパッタ法で成膜したWのX線回折パターンを示すグラフである。 図8(a)はWの膜のSEM観察写真による断面写真であり、図8(b)はWの膜のSEM観察写真による斜め上方向から見た上面写真である。 図9(a)はWの膜のSEM観察写真による断面写真であり、図9(b)はWの膜のSEM観察写真による斜め上方向から見た上面写真である。 図10(a)はWの膜のSEM観察写真による断面写真であり、図10(b)はWの膜のSEM観察写真による斜め上方向から見た上面写真である。 図11(a)はWの膜のSEM観察写真による断面写真であり、図11(b)はWの膜のSEM観察写真による斜め上方向から見た上面写真である。 図12は、4種類のWの膜の抵抗率を測定した結果を示す特性図である。 図13(a)および(b)は、SiNxからなる膜厚10nmの電流抑制層とWからなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフであって、図13(a)はx=0.3の場合の特性グラフであり、図13(b)はx=0.6の場合の特性図である。 図14(a)および(b)は、SiNxからなる電流抑制層とTaNあるいはWからなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフであり、図14(a)は、電極材料がTaNで、電流抑制層であるSiNxの窒素組成比xおよび膜厚を変えたサンプルに関するデータを示す特性図であり、図14(b)は、電極材料がTaNあるいはWで、電流抑制層であるSiNxの窒素組成比xを変えたサンプルに関するデータを示す特性図である。 図15は、式(5)のAとSiNxからなる電流抑制層の膜厚dの関係を示す特性図である。 図16は、SiNxからなる電流抑制層とTaNあるいはWからなる一対の電極とを備える電流抑制素子の電流−電圧特性の測定値と式(7)による計算値を示す特性図である。 図17は、式(8)および式(11)を同時に満足する膜厚dと窒素組成比xの組み合わせを示した特性図である。 図18は、式(9)および式(12)を同時に満足する膜厚dと窒素組成比xの組み合わせを示した特性図である。 図19は、式(10)および式(13)を同時に満足する膜厚dと窒素組成比xの組み合わせを示した特性図である。 図20は、式(8)および式(11)を同時に満足する膜厚dと窒素組成比xの組み合わせを示した特性図である。 図21は、式(8)および式(11)を同時に満足する膜厚dと窒素組成比xの組み合わせを示した特性図である。 図22(a)は、本発明の実施の形態に係る電流抑制素子を備える記憶装置の構成を模式的に示すブロック図であり、図22(b)は、その記憶装置が備える記憶素子の等価回路である。 図23は、本発明の実施の形態に係る電流抑制素子の電流−電圧特性を模式的に示す特性図である。 図24は、本発明の実施の形態に係る書き込み電圧の印加動作を示す模式図である。 図25(a)および(b)は、電流抑制素子の電流−電圧特性を模式的に示す特性図であって、図25(a)はバリスタ等の二端子素子の特性図であり、図25(b)はショットキーダイオードの特性図である。 図26は、本発明に係る電流抑制素子の製造方法の全体工程を示すフローチャートである。 図27は、図26における設計ステップS10の詳細な工程を示すフローチャートである。 図28は、図26における製造ステップS20の詳細な工程を示すフローチャートである。
最初に、本実施の形態に係る記憶素子を構成する抵抗変化素子の構成について詳細に説明する。
抵抗変化素子は、対向する一対の電極の間に抵抗変化材料からなる薄膜(以下、この薄膜を「抵抗変化薄膜」という)が配設され構成されている。この抵抗変化薄膜に所定の電気パルスを印加すると、所定の低抵抗状態(以下、この状態を単に「低抵抗状態」という)と所定の高抵抗状態(以下、この状態を単に「高抵抗状態」という)との間で、抵抗変化薄膜の状態が遷移する。ここで、この抵抗変化薄膜は、所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。本実施の形態では、この低抵抗状態と高抵抗状態とに、各々、2値データの“0”および“1”の何れか一方および他方が割り当てられており、抵抗変化薄膜の状態を低抵抗状態と高抵抗状態との間で遷移させるために、極性の異なる電気パルスを印加する。このような、抵抗変化薄膜を構成するための抵抗変化材料としては、ペロブスカイト型の金属酸化物や、典型金属または遷移金属の酸化物等を用いることができる。
具体的には、抵抗変化薄膜を構成するための抵抗変化材料としては、Pr(1-x)CaxMnO3(0<x<1)、TiO2、NiOx(x>0)、ZrOx(x>0)、FeOx(x>0)、CuxO(x>0)、AlOx(0<x<1.5)、TaOx(0<x<2.5)等や、これらの置換体、または、これらの混合物や積層構造物等が挙げられる。勿論、抵抗変化材料は、これらの抵抗変化材料に限定されることはない。
次に、本発明の実施の形態に係る記憶素子を構成する抵抗変化素子の製造方法について説明する。
抵抗変化素子を形成する場合には、所定の基板の主面上に電極(以下、この電極を「下部電極」という)、抵抗変化薄膜、下部電極と対をなす電極(以下、この電極を「上部電極」という)を、この順に形成する。先ず、下部電極の成膜であるが、成膜条件は、使用する電極材料等によって変わるが、例えば、白金(Pt)を下部電極の材料に用いる場合はDCマグネトロンスパッタ法を用い、成膜の際の圧力を0.5Paとし、DCパワーを200Wとし、アルゴン(Ar)流量を6sccmとし、厚さが20〜100nmとなるよう成膜時間を調節する。なお、下部電極の成膜方法はスパッタ法に限定されるものではなく、いわゆる化学気相堆積法(CVD法)やスピンコート法等を使用してもよいことを付記しておく。
次に、下部電極の主面上に、抵抗変化薄膜を形成する。この成膜方法も、使用する抵抗変化薄膜の材料によって変わるが、例えば、酸化タンタル(TaOx)を抵抗変化薄膜の材料に用いる場合は、RFマグネトロンスパッタ法を用い、タンタル(Ta)ターゲットをArと酸素の混合雰囲気の下で反応性スパッタリングすることによりTaOx薄膜を形成する。具体的には、圧力を0.2〜5Paとし、基板温度を20〜400℃とし、酸素の流量比を0.1〜10%とし、RFパワーを150〜300Wとした上で、TaOx膜の厚さが1〜300nmとなるよう成膜時間を調節する。なお、抵抗変化薄膜の成膜方法はスパッタ法に限定されるものではなく、いわゆるCVD法やスピンコート法等を使用してもよい。
最後に、抵抗変化薄膜の主面上に、上部電極をスパッタ法により形成する。ここで、上部電極の成膜条件は、使用する電極材料等によって変わるが、例えば、Ptを上部電極の材料に用いる場合には、下部電極の成膜時と同様にしてDCマグネトロンスパッタ法を用い、成膜の際の圧力を0.5Paとし、DCパワーを200Wとし、Ar流量を6sccmとし、厚さが20〜100nmとなるよう成膜時間を調節する。なお、上部電極の成膜方法はスパッタ法に限定されるものではなく、いわゆるCVD法やスピンコート法等を使用してもよいことを付記しておく。
図1は、抵抗変化材料に膜厚50nmのTaOxを用いた、電極面積が0.5μm2の抵抗変化素子の電流−電圧特性である。本実験では、基板の主面上に窒化タンタル(TaN)、TaOx、Ptをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィおよびドライエッチングを適用することにより、抵抗変化素子を作成し、これを測定対象とした。図1の測定では、抵抗変化素子に加える電圧を0Vから−1.8V(この時の特性は矢印1側の曲線)、−1.8Vから0V(この時の特性は矢印2側の曲線)、0Vから+1.3V(この時の特性は矢印3側の曲線)、+1.3Vから0V(この時の特性は矢印4側の曲線)の順に変化させた。図1では、抵抗変化素子の抵抗が変化することに伴う電流値の変化が、抵抗変化素子に加える電圧が約−0.8V(この時の特性は矢印1側の曲線)、および約+0.9V(この時の特性は矢印3側の曲線)のところで見られるが、抵抗変化の際に実際に抵抗変化素子に流れる電流としては最大80μA程度である。80μAは、抵抗変化素子の電極面積を1μm2と仮定した場合に、8000A/cm2に相当することから、抵抗変化素子へのデータの書き込み時に必要な電流の電流密度(Jmin(A/cm2))としては、10000A/cm2以上は必要であり、より好ましくは30000A/cm2以上は必要であり、さらにより好ましくは50000A/cm2以上は必要であると考えられる。つまり、電流抑制素子に流すべき電流の最低の電流密度Jmin(A/cm2)は、10000A/cm2であり、より好ましくは30000A/cm2であり、さらにより好ましくは50000A/cm2である。
次に、本実施の形態に係る電流抑制素子の特徴的な構成について詳細に説明する。
本実施の形態において、電流抑制素子は、対向する一対の電極の間に電流抑制層を配設することにより構成している。この構成は、先に述べたMIMダイオード或いはMSMダイオードの構成と同じ構成である。そして、本実施の形態に係る電流抑制素子は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称となる。そのため、本実施の形態に係る電流抑制素子によれば、極性の異なる電気パルスを印加する場合でも、書き込みディスターブの発生を防止することが可能になる。
また、本実施の形態に係る電流抑制素子の電流−電圧特性は、電極と電極に隣接する電流抑制層との間に形成される電位障壁に大きく依存し、この電位障壁により整流性が生じるため、非線形の電気抵抗特性が得られる。本実施の形態では、かかる特性を有効に利用しながら、電位障壁の高さをある程度以下の高さに抑制することにより、大電流を流すことができる電流抑制素子を提供する構成について説明する。
以下、本実施の形態に係る電流抑制素子の具体的な構成について、図面を参照しながら詳細に説明する。
図2は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。
図2に示すように、電流抑制素子2は、第1の電極32と、第2の電極31と、これらの第1および第2の電極32、31の間に配設された電流抑制層33とにより構成されている。ここで、第1および第2の電極32,31は、Al、Cu、Ti、W、Pt、Ir、Cr、Ni、Nb等の金属や、これらの金属の混合物(合金)或いは積層構造物により構成される。
或いは、これらの第1および第2の電極32、31は、TiN、TiW、TaN、TaSi2、TaSiN、TiAlN、NbN、WN、WSi2、WSiN、RuO2、In23、SnO2、IrO2等の導電性を有する化合物、または、これらの導電性を有する化合物の混合物或いは積層構造物により構成される。勿論、第1および第2の電極32、31を構成する材料は、これらの材料に限定されるわけではなく、電流抑制層33との間で形成される電位障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。
そして、本実施の形態では、電流抑制層33がSiNx(0<x≦0.85)により構成されている。
SiNxのようなシリコン化合物は、四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成し、このテトラヘドラル系アモルファス半導体は基本的には単結晶シリコンやゲルマニウムの構造に近い構造を有しているため、シリコン以外の元素を導入することによる構造の違いが物性に反映され易いという特徴を有している。このため、シリコン化合物を電流抑制層33に適用すれば、シリコン化合物の構造制御作用により電流抑制層33の物性を制御することが容易となる。従って、これにより、第1の電極32および第2の電極31との間に形成される電位障壁の制御がより一層容易となるという効果が得られる。
特に、SiNxを電流抑制層33として使用すると、SiNx中の窒素の組成を変化させることにより禁制帯幅を連続的に変化させることが可能であるため、第1の電極32および第2の電極31とこれらに隣接する電流抑制層33との間に形成される電位障壁の大きさが制御可能となり、より一層好ましい。
更に、SiNxは、半導体の製造工程において極一般的に使用されるシリコンおよび窒素をその成分として有しており、現在の半導体の製造工程において広く使用されている。このため、SiNxの導入に起因する新たな不純物汚染の発生はなく、半導体製造ラインの保守保全上好都合である。また、加工面では、成膜或いはエッチング等に関して既存の設備の転用が容易であり、加工条件についても、既存の成膜或いはエッチング条件の転用で対応可能であるという利点を有する。
さて、極性の異なる電気パルスを印加してデータを確実に書き込み可能なクロスポイント型の記憶装置を構成するためには、電流抑制素子が「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」でありかつ「抵抗変化素子へのデータ書き込み時に必要な電流密度の電流を流すことができる素子」であることが求められる。また、記憶素子の微細化或いは高集積化といった観点からは、電流抑制素子の微細化が可能であり、かつ、特性のばらつきが小さいことが望ましい。
かかる観点に基づくと、電流抑制素子として適用可能な二端子素子(例えば、MIMダイオード、MSMダイオード、バリスタ等)の内、MIMダイオードは、絶縁体を金属間に挟んだ構造を有するため、大電流を定常的に流す用途には基本的に不向きであると考えられる。また、バリスタは、その特性が結晶粒界に起因することが知られているが、結晶の粒径分布の相違に基づく特性ばらつきが原理的に発生するため、微細化時の動作特性ばらつきが不可避となり、この点において電流抑制素子としては好ましくないと考えられる。また、MSMダイオードは、アモルファス半導体を使用する場合には半導体の構造に起因する特性ばらつきは原理的に発生しにくいと考えられるため、微細化時の動作特性ばらつきを回避することができるが、大電流を定常的に流す用途には報告がなされていない。
電流抑制層33にSiNxを適用する場合、先に述べたように、電流抑制層33の電気伝導特性は窒素組成比xによって大きく変化する。具体的には、いわゆる化学量論組成(x=1.33、つまりSi34)では絶縁体であるが、これより窒素の比率を小さくすると(即ち、窒素組成比xを小さくすると)SiNxは次第に半導体として振舞うようになる。そのため、窒素組成比xを適切に制御することにより、電流抑制層33を有する電流抑制素子2をMSMダイオードとして機能させることが可能となる。ここで、MSMダイオードは、印加電圧が第1の臨界電圧(図25(a)の範囲Aの下限電圧)以下でありかつ第2の臨界電圧(図25(a)の範囲Bの上限電圧)以上である範囲(つまり、図25(a)の範囲C)では電気抵抗が非常に高く、第1の臨界電圧を超えるか、または、第2の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、MSMダイオードは、印加電圧が第1の臨界電圧を超えるか第2の臨界電圧を下回る場合に大電流が流れる(以下、この大電流が流れる状態を「導通状態」という)という、非線形の電気抵抗特性を有している。本実施の形態では、このようなMSMダイオードの電気抵抗特性を有する電流抑制素子2を抵抗変化素子1に直列に接続することにより、迂回電流を確実に抑制する。
本願の発明者らは、鋭意検討の結果、SiNxにおける窒素組成比x、およびSiNxからなる電流抑制層の膜厚を所定の範囲内の値に制御することにより、MSMダイオードの導通状態に流すことができる電流密度を十分に大きくし、かつ、非導通状態における電流密度を十分に小さくすることが可能な電流抑制素子2の製造が可能であることを見い出した。尚、このSiNxにおける適切な窒素組成比x、およびSiNxからなる電流抑制層の適切な膜厚については、後に詳細に説明する。
次に、本発明の実施の形態に係る電流抑制素子の製造方法について説明する。
電流抑制素子を製造する場合には、先ず、所定の基板の主面上に第1の電極32を形成する(後述する図28におけるステップS21)。第1の電極32の成膜条件は、使用する電極材料等によって変わるが、例えば、タングステン(W)を下部電極の材料に用いる場合はDCマグネトロンスパッタ法を用い、基板温度を20〜25℃、Ar流量を50sccm、DCパワーを200〜300W、成膜時の圧力を0.4〜0.8Paに設定し、厚さが20〜100nmとなるよう成膜時間を調節する。
次に、第1の電極32の主面上に、電流抑制層33としてのSiNx膜を形成する(後述する図28におけるステップS22)。この成膜の際には、例えば、多結晶シリコンターゲットをArと窒素との混合ガス雰囲気の下でスパッタする手法(いわゆる、反応性スパッタ法)を用いる。そして、典型的な成膜条件として、圧力を0.08〜2Paとし、基板温度を20〜300℃とし、窒素ガスの流量比(Arと窒素との総流量に対する窒素の流量の比率)を0〜40%とし、DCパワーを100〜1300Wとした上で、SiNx膜の厚さが5〜20nmとなるよう成膜時間を調節する。
最後に、電流抑制層33の主面上に、第2の電極31として例えばWを形成する(後述する図28におけるステップS23)。Wの成膜にはDCマグネトロンスパッタ法を用い、基板温度を20〜25℃、Ar流量を50sccm、DCパワーを200〜300W、成膜時の圧力を0.4〜0.8Paに設定し、厚さが20〜100nmとなるよう成膜時間を調節する。
本実施の形態において、SiNx膜における窒素組成比xは、多結晶シリコンからなるターゲットをスパッタリングする条件(Arと窒素とのガス流量比等)を変えることにより、適宜変化させることが可能である。
図3は、窒素ガスの流量比を変化させて成膜した複数のSiNx膜における窒素組成比xをラザフォード後方散乱分光法により測定した結果を示す相関グラフである。図3において、横軸は窒素ガスの流量比(Arと窒素との総流量に対する窒素の流量の比率)を示し、縦軸はSiNx膜におけるx値を示している。なお、図3には、2種類のDCスパッタ成膜装置(以下、装置A、および装置Bと称する)を用いて成膜したSiNx膜に関するデータを示している。ここで、装置Aでは直径150mmの多結晶シリコンターゲットを用い、圧力を0.4Pa、基板温度を20℃、DCパワーを300Wと設定して成膜した試料の測定結果を示している。また、装置Bでは直径300mmの多結晶シリコンターゲットを用い、総ガス流量を15sccm(このときの圧力は約0.08〜0.1Paであった)、基板温度を20℃、DCパワーを1000〜1300Wと設定して成膜した試料の測定結果を示している。
図3に示すように、装置Aおよび装置Bのいずれの成膜装置を使用した場合も、窒素ガスの流量比を0%から40%まで連続的に変化させることにより、SiNx膜における窒素組成比xを連続的に変化させることが可能となる。このように、SiNx膜における窒素の組成を窒素ガスの流量比により変化させることで、禁制帯幅を連続的に変化させることが可能となる。これにより、第1の電極32および第2の電極31とこれらに隣接する電流抑制層33との間に形成される電位障壁の大きさを適切に制御することが可能となる。そして、これにより、電流抑制素子2にMSMダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能となる。
以下、SiNxにおける適切な窒素組成比xの検討内容について説明する。
図4は、SiNxからなる膜厚20nmの電流抑制層と、白金(Pt)からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図4において、横軸は電流抑制素子への印加電圧を示し、縦軸は電流抑制素子に流れる電流値を示している。
この実験においては、基板の主面上にPt薄膜、SiNx薄膜をこの順でスパッタ法により成膜した後、直径100μmの円孔を有するメタルマスクを介してPt薄膜をスパッタ法により成膜することで、電流抑制素子2を形成した。ここで、SiNx薄膜は、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタすることにより成膜した。又、SiNx薄膜における窒素組成比xは、スパッタ条件(アルゴンと窒素とのガス流量比等)を変えることにより変化させた。又、SiNx薄膜における窒素組成比xは、ラザフォード後方散乱分光法により求めた。尚、図4に示すように、この実験では、スパッタ条件を変えることにより、窒素組成比xが異なる4種類のSiNx薄膜を作成した。ここで、窒素組成比xは、それぞれ0.52、0.67、0.85、1.38であった。なお、本実験では、電流抑制素子を構成する電極の大きさが直径100μmの円孔を有するメタルマスクにより規定される関係上、10000A/cm2程度の電流を実際に流すために必要となる電流が数A程度となり、一般的な測定系(通常、測定に使用している測定系)では測定不能な領域となるため、電流密度が500A/cm2である場合を基準としてデータの比較を行なっている。
図4に示すように、第1および第2の電極32、31にPtを用い、電流抑制層33をSiNxにより構成した電流抑制素子2は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称な素子となることが判明した。又、電流抑制層33にSiNxを適用する場合には、窒素組成比xが大きくなるに連れて第1および第2の電極32、31とこれらに隣接する電流抑制層33との間に形成される電位障壁が大きくなることに対応して、導通状態となる電圧が大きくなることが判明した。更には、窒素組成比xが0.85までの場合は、第1の電極32と第2の電極31との間に印加される電圧が4V未満であっても電流密度が500A/cm2を優に超え、これに電圧を更に印加することにより更に大きな電流密度が得られることが図4より推察された。しかしながら、窒素組成比xが1.38である場合には、印加電圧が5Vであっても導通状態とはならず、更に印加電圧を高くすると、導通状態となる前に電流抑制素子2そのものが破壊されてしまうことが判明した。これは、窒素組成比xを大きくすることにより電流抑制層33の禁制帯幅が著しく大きくなり、その結果として、電流抑制層33が絶縁体となってしまったことを示している。従って、電流抑制層33にSiNxを適用する場合には、窒素組成比xは0を超え0.85以下であることが好ましいことが判明した。この構成を採る場合、電流抑制層33は半導体として機能し、電流抑制素子2はMSMダイオードとして機能する。
図4に示した、電流抑制層33をSiNxにより構成した電流抑制素子2の電圧−電流特性は、電極にPt以外の材料を用いた場合でも同様の特性となる。
図5は、SiNxからなる膜厚10nmの電流抑制層と窒化タンタル(TaN)からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図5では、SiNxにおける窒素組成比xが0.3、0.7、0.8である場合の電流−電圧特性を示している。又、図5では、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。
本実験では、基板の主面上にTaN、SiNx、TaNをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィおよびドライエッチングを適用することにより、電極面積が1平方ミクロンメートルの電流抑制素子2を作成し、これを測定対象とした。
図5に示すように、SiNxにおける窒素組成比xを0.3から0.7とすることで、MSMダイオードの電気抵抗特性と同様の電気抵抗特性を示しながら、導通状態となる電圧が3V程度大きくなり、かつ、何れの場合も10000A/cm2(上述した最低の電流密度Jmin(A/cm2)の一例)を超える大きな電流密度を実現できることが判明した。ここで、Ptを電極とする電流抑制素子の電流−電圧特性を示す図4と比較して分かるように、TaNを電極とする電流抑制素子では、Ptを電極とする電流抑制素子よりも極めて大きな電流密度の電流を流すことができる。よって、TaNは、SiNxを電流抑制層とする電流抑制素子の好ましい電極材料の一つである。
その一方で、図5に示すように、SiNxにおける窒素組成比xを0.8とすると、印加電圧が約6.3Vである場合には約3000A/cm2程度の大きな電流密度の電流を流すことが可能であるが、印加電圧を更に上昇させると電流抑制素子2が破壊(短絡)することが判明した。この現象は、いわゆる化学量論組成では基本的に絶縁体であるSiNxの絶縁体的な特性が現出したためであると考えられ、更に大きな電流密度の電流を流すことが必要な場合には、窒素組成比xを0.8よりも小さくすることが好ましいことを示している。従って、窒化タンタル(TaN)からなる一対の電極を備える電流抑制素子を構成する場合、例えば10000A/cm2を超える大きな電流密度を実現するためには、窒素組成比xを0.7以下とすることが好ましい。
図6は、SiNxからなる膜厚10nmの電流抑制層とタングステン(W)からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図6では、SiNxにおける窒素組成比xが0.3、0.45、0.6である場合の電流−電圧特性を示している。又、図6でも、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。
本実験では、基板の主面上にW、SiNx、Wをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィおよびドライエッチングを適用することにより、電極面積が1平方ミクロンメートルの電流抑制素子2を作成し、これを測定対象とした。
図6に示すように、Wを電極材料に用いた場合も、TaNを電極材料に用いた場合と同様に、SiNxにおける窒素組成比xを0.3から0.6とすることで、MSMダイオードの電気抵抗特性と同様の電気抵抗特性を示しながら、導通状態となる電圧が1.2V程度大きくなり、かつ、何れの場合も10000A/cm2(上述した最低の電流密度Jmin(A/cm2)の一例)を超える大きな電流密度を実現できることが判明した。また、電極材料がTaNとWの場合を比較すると、SiNxにおける窒素組成比x、およびSiNxの窒素組成比xが同一の場合、電流抑制素子の電流−電圧特性は、電極材料がTaNの場合の方が同一電圧における電流値がほんの少し大きいが、殆ど変わらない電流−電圧特性を示す。従って、タングステン(W)からなる一対の電極を備える電流抑制素子を構成する場合でも、10000A/cm2を超える大きな電流密度を実現するためには、電極材料がTaNの場合と同様に、窒素組成比xを0.7以下とすることが好ましいと考えられる。
ここで、電極材料にタングステンを適用した場合の、電流抑制素子特性の電極材料依存性について説明する。
図7は、DCマグネトロンスパッタ法で成膜したタングステン(W)のX線回折パターンを示しており、X線を入射角度1度でタングステン薄膜のサンプルに入射させ、ディテクタの角度(θ、入射X線の延長線からディテクタまでの角度)を変化させた際の、X線回折強度を示している。サンプルは、WターゲットをArガス雰囲気の下でスパッタリングすることにより、Wを成膜した。また、成膜条件としては、基板温度を20〜25℃、Ar流量を50sccm、DCパワーを200〜300Wとした上で、圧力が0.4Pa、0.8Pa、2Pa、4Paの4条件について試料を作成した。
図7を見ると、成膜時の圧力によってWの膜の構造が異なることがわかる。成膜時の圧力が0.4Paあるいは0.8Paの時には、X線回折パターンにα−タングステン(α−W)に起因するピーク群(図中に『↓(下向き矢印)』で示した40.3°および73.2°の2つのピーク)が見られ、この事実から、Wはbcc(体心立方格子)構造を有するα−Wからなる薄膜となっているものと考えられる。一方、成膜時の圧力が2Paあるいは4Paの場合は、α−Wに起因するピーク群が小さくなるか、あるいは消失すると共に、A15構造を有するβ−タングステン(β−W)に起因するピーク群(図中に『↓』で示した35.5°、39.9°、43.9°、75.2°の4つのピーク)が現れ、これらが大きくなっていることから、主としてβ−WからなるWの薄膜が形成されていると考えられる。
ここでは、X線回折法によりα−Wとβ−Wの存在を解析したが、透過型電子顕微鏡による電子線回折パターンでも解析は可能である。
図8(a)、(b)、図9(a)、(b)、図10(a)、(b)、図11(a)、(b)は、上に記した4条件で成膜した、膜厚が約50nmのWの膜のSEM写真である。図8(a)、図9(a)、図10(a)、図11(a)は、Wの成膜時の圧力がそれぞれ0.4Pa、0.8Pa、2Pa、4Paの時の、Wの膜の断面のSEM観察時に撮影した写真であり、図8(b)、図9(b)、図10(b)、図11(b)は、Wの成膜時の圧力がそれぞれ0.4Pa、0.8Pa、2Pa、4Paの時の、Wの膜の表面を斜め上方向からSEM観察した際に撮影した写真である。なお、図8〜図11では、図中でWの膜を『←W』で示している。これらの写真を見ると、図9と同様に、成膜時の圧力によってWの膜の構造が異なることがわかる。成膜時の圧力が0.4Pa(図8)あるいは0.8Pa(図9)の時(すなわち、α−Wの時)には、Wは稠密な膜構造を有し、その表面は平滑であることが観察される。一方、成膜時の圧力が2Pa(図10)あるいは4Pa(図11)の時には、Wの膜は柱状構造をとり、その表面には凹凸が見られる。
図12には、これら4種類のWの膜の抵抗率を測定した結果を示しているが、図7あるいは図8〜図11で見られるような構造的な変化を反映して、Wの膜の抵抗率は成膜時の圧力によって異なることがわかる。すなわち、図12に示したように、成膜時の圧力が0.4Paあるいは0.8Paの時(すなわち、α−Wの時)には、抵抗率は2×10-2mΩcm程度であるのに対し、成膜時の圧力が2Paの場合の抵抗率は4×10-1mΩcm、圧力4Paの時には、抵抗率は2mΩcmとなっている。
図13(a)および図13(b)は、SiNxからなる膜厚10nmの電流抑制層とWからなる一対の電極とを備える電流抑制素子の電流−電圧特性を0.25V毎に測定した結果を示す特性グラフであり、横軸は電流抑制素子への印加電圧を示し、縦軸は電流抑制素子に流れる電流の絶対値を示している。ここで、図13(a)は、SiNxにおける窒素組成比xが0.3、図13(b)は、SiNxにおける窒素組成比xが0.6である場合の電流−電圧特性を示しており、Wの成膜については上に記した4条件(圧力=0.4Pa、0.8Pa、2Pa、4Pa)を用いている。なお、電流抑制素子2の作成方法については図6で測定対象とした電流抑制素子の作成方法と同様である。W電極の成膜時の圧力が0.8Paの場合は、W電極の成膜時の圧力が0.4Paの場合と殆ど同じ電流−電圧特性を示していることから、電極材料がα−Wである電流抑制素子は電流抑制素子として良好な電流−電圧特性を示し、かつ、図6で既に見たように10000A/cm2を超える大きな電流密度を実現できることがわかる。一方、W電極の成膜時の圧力が2Paあるいは4Paの(すなわち、電極材料が主としてβ−Wで構成される)場合は、電流抑制層を構成するSiNxにおける窒素組成比xにかかわらず、電流抑制素子への印加電圧が±0.5Vの時点で既に非常に大きな電流が流れている。したがって、印加電圧の正負にかかわらず、電極間の漏洩電流が極めて大きい電流抑制素子になっており、W電極の成膜時の圧力が0.4Paあるいは0.8Paの時のような電流−電圧特性を示さない。これは、図8〜図11で見られるようなW膜の表面状態の相違等に起因して、W電極の成膜時の圧力が2Paあるいは4Paの(すなわち、電極材料が主としてβ−Wで構成される)場合には、窒素組成比xにかかわらず、電流抑制層を構成するSiNxとW電極との間に電位障壁が形成されていないためと考えられる。従って、電極材料としてWを使用することを考えた場合、電極材料の抵抗率がより低く、電流抑制素子に適用した時に良好な電流−電圧特性を示し、かつ、10000A/cm2(上述した最低の電流密度Jmin(A/cm2)の一例)を超える大きな電流密度を実現可能である、α−Wを選択することが好ましい。つまり、α−Wは、SiNxを電流抑制層とする電流抑制素子の好ましい電極材料の一つである。
なお、熱力学的な観点から見ると、α−Wの方がβ−Wより安定であり、β−Wは高温で体積変化(収縮)を伴ってα−Wに変わるため、電極材料としてWを使用する場合、α−Wを選択することは電流抑制素子の信頼性の観点からも好ましいと考えられる。
なお、α−Wを形成する方法としては、先に述べたようにスパッタ法が適用可能であるが、これに限定されるものではなく、いわゆるCVD法等を使用してもよい。また、α−Wを形成する方法としてスパッタ法を適用する場合は、先の実験結果より、Wターゲットを圧力0.8Pa以下のArガス雰囲気の下でスパッタリングすればよい。
次に、電流抑制素子の特性に対する、SiNxにおける窒素組成比xとSiNxの膜厚の関係について説明する。本願の電流抑制素子(MSMダイオード)の場合、電気伝導機構としては電極(TaN、W、等)から電流抑制層(SiNx)へ向けて放出される電流(熱電子放出電流、あるいはショットキー電流と呼ばれる)を考えればよい。ショットキー電流は、電極を構成する材料の仕事関数に依存するが、実際に金属から放出される電子に対する電位障壁は、放出された電子(負電荷を有する)と、金属中に残された同電荷量の正電荷に起因する、クーロン静電引力(鏡像力と呼ばれることがある)の影響を受ける。この鏡像力を考慮して、電流抑制素子の両端に加えられる電圧(以下、Vとする)と、電流抑制素子を流れる電流(以下、Jとする)との関係を計算すると、ln(J)は(V)1/2に比例するという関係が導かれる(具体的な式の導出については、例えば、非特許文献1である岩本光正編、EE Text 電気電子材料工学、オーム社、2004を参照)。実際、図14(a)および図14(b)は縦軸を電流抑制素子に流れる電流、横軸を電流抑制素子の両端に加えられる電圧の平方根にとり、電極材料がTaNあるいはWの種々のMSMダイオードの電流−電圧特性を片対数グラフで書き直したものである。図14(a)は、電極材料がTaNで、電流抑制層であるSiNxの窒素組成比xおよび膜厚を変えたサンプルに関するデータである。個々の、窒素組成比x、膜厚dについては、図14(a)の右に記述した通りである。また、図14(b)は、電極材料がTaNあるいはWで、電流抑制層であるSiNxの窒素組成比xを変えたサンプルに関するデータである。個々の電極材料、窒素組成比xについては、図14(b)の右に記述した通りである。膜厚dは全て10nmとした。
図14(a)および(b)から明らかなように、いずれも傾きがほぼ等しい直線となっており、電極材料によらず、上記した、ln(J)は(V)1/2に比例するとの関係が成立していることを示唆している。以上より、電流抑制素子を流れる電流Jは式(5)のような形で表すことができることになる。
J=Aexp(γ(V)1/2) ・・(5)
ここで、γは電流抑制層であるSiNxの窒素組成比xや、SiNxの膜厚には依存しない定数であり、また、Aは電流抑制素子の両端に加えられる電圧Vに依存しない定数である。
次に、電流抑制層の膜厚(以下、dとする)の効果について考える。ショットキー電流は、電極と電流抑制層との間で形成された接合における障壁(ショットキー障壁と呼ばれる)の高さに依存する。障壁の高さは、電極を構成する材料の仕事関数や電流抑制層の電子親和力、あるいは電極と電極抑制層の界面に存在する界面準位等が通常支配的であり、従って、電流抑制層の膜厚dとショットキー電流との関係は自明ではない。ここで、式(5)を見ると、式(5)の右辺の定数A以外の項は、MSMダイオードの電流−電圧特性のV依存性を示しているため、膜厚dの効果は定数Aに現れると考えられる。そこで、ショットキー電流と電流抑制層の膜厚dとの関係を実験的に求めるため、電流抑制層であるSiNxの膜厚を5nm、10nm、15nmと変化させた電流抑制素子(窒素組成比xは0.3あるいは0.45の2種類)について、それらの電流−電圧特性が式(5)で近似できるとして、定数Aと定数γを最小二乗法により計算し、膜厚dと定数Aの関係を図示したものが図15である。図15を見ると、ln(A)は膜厚dに比例し、かつ、電流抑制層であるSiNxの窒素組成比xを変化させても図15に示した直線の傾きがほぼ等しいことから、電流抑制素子を流れる電流Jを表わす式(5)は、以下の式(6)のように書き換えることができる。
J=Bexp(αd)exp(γ(V)1/2) ・・(6)
ここで、αは電流抑制層であるSiNxの窒素組成比xや、SiNxの膜厚dには依存しない定数であり、また、Bは電流抑制素子の両端に加えられる電圧Vや、SiNxの膜厚dには依存しない定数である。
さて、本発明では電流抑制層にSiNxを用いており、すでに述べたように、SiNxの窒素組成比xを変化させることにより禁制帯幅を連続的に変化させ、これにより電位障壁の大きさを制御することができる。SiNxに起因する電位障壁の窒素組成比x依存性は、SiNxの光学バンドギャップが窒素組成比xにほぼ比例する(例えば、非特許文献2であるR. Karcher et al, Physical Review B, vol. 30, page 1896-1910, 1984を参照)ことから、SiNxに起因する電位障壁も窒素組成比xにほぼ比例すると考えられ、従って流れる電流は、xの指数関数に比例すると考えられる。
以上の検討の結果、発明者らは、電流抑制素子を流れる電流Jを式(7)のように表すことができることを見い出した。
J=Cexp(αd)exp(βx)exp(γ(V)1/2) ・・(7)
但し、C、α、β、γは定数
図14(a)および(b)に示す電流抑制素子の電流−電圧特性の実測値を用い、式(7)の定数C、α、β、γを最小二乗法により計算すると、C=7.46×10-2、α=−6.25×10-1、β=−11.7、γ=9.76となり、これらの値を用いて、電流抑制素子の電流−電圧特性を計算することが可能である。なお、式(7)において、膜厚dの単位はナノメートル(nm)、Vの単位はボルト(V)、Jの単位はA/cm2である。
図16は、図14(a)および(b)で示した電流抑制素子の電流−電圧特性の実測値のいくつかを、式(7)による計算値と併せて図示したものであるが(ちなみに、図16の横軸は電圧であり、電圧の平方根ではない)、よい一致が見られており、式(7)が電流抑制素子の電流−電圧特性を表わすものと考えてよい。
既に示したように、SiNxを電流抑制層として用いた電流抑制素子は、その電流−電圧特性は窒素組成比xおよび電流抑制層の膜厚に依存し、これらを適切に選択することにより所望の(より好ましい)特性を得ることが可能となる。抵抗変化素子へのデータの書き込み時に必要な特性、という観点で考えると、データ書き込み時に10000A/cm2(最低の電流密度Jmin(A/cm2)の一例)以上の電流密度の電流を流すことができることがより好ましい。抵抗変化素子の両端にかかる電圧の最大値をV0ボルトとすると、式(7)より、窒素組成比xと膜厚dとの関係は以下のようになる。
(ln(10000(Cexp(αd)exp(βx))-1)/γ)2≦V0 ・・(8)
(ln(30000(Cexp(αd)exp(βx))-1)/γ)2≦V0 ・・(9)
(ln(50000(Cexp(αd)exp(βx))-1)/γ)2≦V0 ・・(10)
式(8)は電流抑制素子に流れる電流の電流密度が10000A/cm2の場合の関係式である。ここで、上記式(8)の左辺は、上記式(7)を電圧Vについて解いて得られる値、つまり、電流抑制素子に流れる電流の電流密度Jmin(A/cm2)を10000A/cm2とするために電流抑制素子の両端にかけるべき電圧を表している。よって、上記式(8)の不等式は、電流抑制素子に流れる電流の電流密度を10000A/cm2とするために電流抑制素子の両端にかけるべき電圧がその最大値V0以下となる条件、言い換えると、電流抑制素子の両端にかける電圧が最大値V0以下であっても、10000A/cm2の電流密度Jmin(A/cm2)の電流が電流抑制素子に流れることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。
式(9)は電流抑制素子に流れる電流の電流密度が30000A/cm2の場合の関係式(特許文献2に記載されている条件に対応)である。つまり、式(9)は、電流抑制素子の両端にかける電圧が最大値V0以下であっても、30000A/cm2の電流密度Jmin(A/cm2)の電流が電流抑制素子に流れることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。
式(10)は電流抑制素子に流れる電流の電流密度が50000A/cm2の場合の関係式である。つまり、式(10)は、電流抑制素子の両端にかける電圧が最大値V0以下であっても、50000A/cm2の電流密度Jmin(A/cm2)の電流が電流抑制素子に流れることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。
図17、図18、図19にそれぞれ式(8)、式(9)、式(10)をV0=5Vの場合についてプロットしたものを示す。それぞれの図における、SiNxの膜厚方向の上限の線が、各式における等号の場合の線である。
式(6)から式(7)へ、あるいは式(7)から式(8)へ移るにつれ、電流抑制素子に流れる電流密度がより大きい条件となっており、記憶装置の回路設計上の自由度を得るという観点からは、余裕のある、より好ましい条件であるが、一方、記憶装置の製造プロセスの設計自由度という観点からは、より厳しい条件となっていることがわかる。いずれにせよ、使用する抵抗変化素子の特性や動作条件等に応じて、適切な窒素組成比xと膜厚dを設定することが必要である。
また、電流抑制素子の電気抵抗特性の非線形性の観点で考えると、データ書き込み、およびデータ読み出しの際に、選択素子以外の素子にかかる電圧以下では電流抑制素子は遮断状態(電流抑制素子に流れる電流が非常に小さい状態)である。選択素子以外の素子にかかる電圧の最大値は、データ書き込み時に選択素子にかかる電圧の半分であり、従って、この電圧がかかった時、電流抑制素子は遮断状態となる。遮断状態においては、電流抑制素子を流れる電流は小さいこと(あるいは、電流抑制素子が導通状態に流れる電流との差が大きいこと)が望ましく、また、遮断状態において電流抑制素子に流れる電流は、抵抗変化素子が高抵抗状態の場合に流れる電流と比較して、少なくとも同程度あるいはそれ以下であることが(データ読み出し時に、高抵抗状態と低抵抗状態を判別するためには)必要である。
ここで、図1を見ると、抵抗変化素子が高抵抗状態の場合に流れる電流は、例えば矢印1側の曲線で0Vから約−0.8Vまで、および矢印4側の曲線で0Vから約+0.5Vまでに現れており、また、抵抗変化素子が低抵抗状態の場合に流れる電流は、例えば矢印3側の曲線で0Vから約+0.9Vまで、および矢印2側の曲線で約−0.6Vから0Vに現れていることから、高抵抗状態の場合と低抵抗状態の場合に流れる電流の差を電圧±0.5Vの点で見ると(電圧−0.5V〜+0.5Vの領域では、高抵抗状態、低抵抗状態の両方とも電流―電圧特性がほぼ直線とみなせるため、±0.5Vの点で検討した)、高抵抗状態の場合に流れる電流は低抵抗状態に流れる場合の電流の約1/4〜1/5となっていることが読み取れる。従って、遮断状態において電流抑制素子に流れる電流は、抵抗変化素子が低抵抗状態の場合に流れる電流と比較して、少なくともその約1/4〜1/5であることが必要であり、素子のばらつき等までを勘案すると、1/10以下であることが望ましく、より望ましくは1/30以下であり、さらにより望ましくは1/50以下である。
以上のことから考えて、電流抑制素子に、データ書き込み時に選択素子以外の素子にかかる電圧(すなわち、データ書き込み時に選択素子にかかる電圧の半分であり、このとき電流抑制素子は遮断状態である)がかかった時に電流抑制素子を流れる電流は、電流抑制素子に、データ書き込み時に選択素子にかかる電圧を加えた時に電流抑制素子を流れる電流(データ書き込み時に流れる電流であり、抵抗変化素子が低抵抗状態の時に記憶素子を流れる電流より大きい)より一桁以上小さいことが要求される。つまり、電流抑制素子が遮断状態にあるときに電流抑制素子に流れる電流として許容できる最大の電流密度Joff(A/cm2)は、電流抑制素子に流すべき電流の最低の電流密度Jmin(A/cm2)の1/10、より好ましくは1/30、さらにより好ましくは1/50である。
これを、式(7)を用いて窒素組成比xと膜厚dとの関係で書くと、以下のようになる:
(ln(1000(Cexp(αd)exp(βx))-1)/γ)2
−(ln(10000(Cexp(αd)exp(βx))-1)/γ)2/2≧0 ・・(11)
(ln(1000(Cexp(αd)exp(βx))-1)/γ)2
−(ln(30000(Cexp(αd)exp(βx))-1)/γ)2/2≧0 ・・(12)
(ln(1000(Cexp(αd)exp(βx))-1)/γ)2
−(ln(50000(Cexp(αd)exp(βx))-1)/γ)2/2≧0 ・・(13)
式(11)は、非選択素子にかかる電圧、つまり、データ書き込み時の選択素子にかかる電圧の半分である電圧が、電流抑制素子を流れる電流の電流密度が1000A/cm2(データ書き込み時に選択素子にかかる電圧を加えた時に電流抑制素子を流れる電流の電流密度(10000A/cm2)より一桁小さく、このとき電流抑制素子は遮断状態である)であるような、電流抑制素子の両端に印加される電圧以下であることを示す。つまり、式(11)は、非選択状態にある電流抑制素子に流れる電流の電流密度Joff(A/cm2)が選択状態にある電流抑制素子に流れる電流の電流密度Jmin(A/cm2)の1/10以下となることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。
式(12)は電流抑制素子に流れる電流の電流密度が30000A/cm2(抵抗変化素子の抵抗変化に30000A/cm2が必要な場合)で、かつ、データ書き込み時に選択素子にかかる電圧の半分がかかった時に電流抑制素子を流れる電流の電流密度が1000A/cm2以下の場合の関係式である。つまり、式(12)は、非選択状態にある電流抑制素子に流れる電流の電流密度Joff(A/cm2)が選択状態にある電流抑制素子に流れる電流の電流密度Jmin(A/cm2)の1/30以下となることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。
式(13)は電流抑制素子に流れる電流の電流密度が50000A/cm2で、かつ、データ書き込み時に選択素子にかかる電圧の半分がかかった時に電流抑制素子を流れる電流の電流密度が1000A/cm2以下の場合の関係式である。つまり、式(13)は、非選択状態にある電流抑制素子に流れる電流の電流密度Joff(A/cm2)が選択状態にある電流抑制素子に流れる電流の電流密度Jmin(A/cm2)の1/50以下となることを保証する条件(膜厚dと窒素組成比xが満たすべき関係)を示している。
図17、図18、図19にそれぞれ式(11)、式(12)、式(13)をプロットしたものを示す。それぞれの図における、SiNxの膜厚方向の下限の線が、各式における等号の場合の線である。
式(11)から式(12)へ、あるいは式(12)から式(13)へ移るにつれ、電流抑制素子に流れる電流密度がより大きく、かつ、遮断状態において電流抑制素子を流れる電流と、電流抑制素子が導通状態に流れる電流との差がより大きい条件になっているため、記憶装置の回路設計上の自由度を得るという観点からは、余裕のある、より好ましい条件であるが、一方、記憶装置の製造プロセスの設計自由度という観点からは、より厳しい条件となっていることがわかる。いずれにせよ、使用する抵抗変化素子の特性や動作条件等に応じて、適切な窒素組成比xと膜厚dを設定することが必要である。
図17は、式(8)および式(11)を満足する膜厚dと窒素組成比xの組み合わせの範囲を示したもので、図中の2本の斜線で囲まれる領域(斜め破線で図示)内の点は、式(8)および式(11)を満足する。なお、図17で、電流抑制素子にかかる電圧(V0)は5Vとして計算した。SiNxの範囲は、0<x≦0.85、SiNxの膜厚dは、0<dである。ここで、電流抑制素子を実際に試作・評価し、式(8)および式(11)を満足することを実験的に確認した膜厚dと窒素組成比xの組み合わせについては、図中に黒四角で示している。
また、図18は式(9)および式(12)を満足する膜厚dと窒素組成比xの組み合わせの範囲を図示したもので、図中の2本の斜線で囲まれる領域(斜め破線で図示)内の点は、式(9)、式(12)、0<x≦0.85、および0<dを満足する。なお、図18で、電流抑制素子にかかる電圧(V0)は5Vとして計算した。ここで、電流抑制素子を実際に試作・評価し、式(9)および式(12)を満足することを実験的に確認した膜厚dと窒素組成比xの組み合わせについては、図中に黒四角で示し、逆に式(9)と式(12)とを同時には満足しないことを、実際に試作した電流抑制素子の評価により確認した膜厚dと窒素組成比xの組み合わせについては、同じ図中に白三角で示している。
同様に、図19は式(10)および式(13)を満足する膜厚dと窒素組成比xの組み合わせの範囲を図示したもので、図中の2本の斜線で囲まれる領域(斜め破線で図示)内の点は、式(10)、式(13)、0<x≦0.85、および0<dを満足する。なお、図19で、電流抑制素子にかかる電圧(V0)は5Vとして計算した。ここで、電流抑制素子を実際に試作・評価し、式(10)および式(13)を満足することを実験的に確認した膜厚dと窒素組成比xの組み合わせについては、図中に黒四角で示し、逆に式(10)と式(13)とを同時には満足しないことを、実際に試作した電流抑制素子の評価により確認した膜厚dと窒素組成比xの組み合わせについては、同じ図中に白三角で示している。
図18および図19は、電流抑制素子に好適な膜厚dと窒素組成比xの組み合わせの範囲を、式(7)を基にして作成した式(9)と式(12)、あるいは式(10)と式(13)を用いて図示したものであり、実際に試作した数種の電流抑制素子の評価結果との一致が見られることは、式(7)の妥当性、さらには、式(7)を基に作成された式(8)〜(13)の妥当性を示唆するものと考えられる。
図20は、電流抑制素子にかかる電圧(V0)を4Vとした場合に、式(8)および式(11)を満足する膜厚dと窒素組成比xの組み合わせの範囲を示したもので、図中の2本の斜線で囲まれる領域(斜め破線で図示)内の点は、式(8)および式(11)を満足する。ここで、電流抑制素子を実際に試作・評価し、式(8)および式(11)を満足することを確認した膜厚dと窒素組成比xの組み合わせについては、図中に黒四角で示している。
また、図21は、電流抑制素子にかかる電圧(V0)を6Vとした場合に、式(8)および式(11)を満足する膜厚dと窒素組成比xの組み合わせの範囲を示したもので、図中の2本の斜線で囲まれる領域(斜め破線で図示)内の点は、式(8)および式(11)を満足する。ここで、電流抑制素子を実際に試作・評価し、式(8)および式(11)を満足することを確認した膜厚dと窒素組成比xの組み合わせについては、図中に黒四角で示している。
以上の図17〜図21に示された膜厚dと窒素組成比xの組み合わせを電流抑制層に適用し、この適用した電流抑制層を備えた電流抑制素子や、この電流抑制素子と抵抗変化素子とを備えた記憶素子、さらにはこの記憶素子を用いた記憶装置を構成すれば、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能で、データを問題無く書き込み可能な電流抑制素子、記憶素子および記憶装置を提供することが可能となる。
また、図17〜図21に図示された膜厚dと窒素組成比xの組み合わせに、膜厚dが5nm以上という制限を加えることにより、トンネル効果に起因する電流抑制素子の漏洩電流発生を十分防止できるため、電流抑制素子の特性を安定化させた記憶素子および記憶装置の提供が可能となる。
図22(a)は、本発明の実施の形態に係る記憶素子を備える記憶装置の構成を模式的に示すブロック図である。尚、図22(a)では、本発明を説明するために必要となる構成要素のみを図示し、その他の構成要素は図示を省略している。
図22(a)に示すように、本実施の形態に係る記憶装置21は、いわゆるクロスポイント型の記憶装置である。この記憶装置21は、記憶素子アレイ20と、記憶素子アレイ20を駆動するための周辺回路(例えば、ビット線デコーダ4、読み出し回路5、ワード線デコーダ6、7)とを備えている。
ここで、実際の記憶素子アレイは、通常、複数のビット線と複数のワード線とを有しているが、本明細書では、図22(a)に示すように、記憶素子アレイの構成を容易に理解可能とするため、4本のビット線BL0〜BL3と4本のワード線WL0〜WL3とを備える記憶素子アレイ20を例示する。
本実施の形態に係る記憶素子アレイ20では、4本のビット線BL0〜BL3と、4本のワード線WL0〜WL3とが、互いに直角に立体交差するように配設されている。そして、これらの4本のビット線BL0〜BL3と4本のワード線WL0〜WL3との立体交差部11の各々には、記憶素子3(いわゆる、メモリセル)が配設されている。換言すれば、本実施の形態に係る記憶素子アレイ20では、記憶素子3が4行4列のマトリクス状に配設されている。ここで、記憶素子3の各々は、図22(b)の等価回路に示されるように、抵抗変化素子1と、この抵抗変化素子1に対して直列に接続された電流抑制素子2との直列回路により構成されている。そして、この直列回路の一端および他端が、各々、その立体交差部11に対応するビット線BLn(BL0〜BL3)およびワード線WLn(WL0〜WL3)に接続されている。
そして、図22(a)に示すように、4本のビット線BL0〜BL3の一端が、ビット線デコーダ4に接続されている。また、ビット線BL0〜BL3の他端が、読み出し回路5に接続されている。一方、4本のワード線WL0〜WL3の両端が、ワード線デコーダ6、7に接続されている。
かかる記憶装置21では、ビット線デコーダ4が、制御器(図示せず)からの指令に応じて、ビット線BL0〜BL3の中から少なくも一つを選択する。また、ワード線デコーダ6、7は、制御器からの指令に応じて、ワード線WL0〜WL3の中から少なくとも一つを選択する。そして、ビット線デコーダ4とワード線デコーダ6、7とは、制御器からの指令がデータの書き込み(以下、単に「書き込み」という)であるか、或いは、データの読み出し(以下、単に「読み出し」という)であるかに応じて、ビット線BL0〜BL3における選択されたビット線とワード線WL0〜WL3における選択されたワード線との間に、その電圧が所定の書き込み電圧Vwである電気パルス(正確には、電圧パルス)、または、その電圧が所定の読み出し電圧Vrである電気パルス(正確には、電圧パルス)が印加される。一方、読み出し時、読み出し回路5は、ビット線BL0〜BL3における選択されたビット線に流れる電流値を検出して、選択された記憶素子3に記憶されたデータを読み出し、これを制御器に向けて出力する。ここで、図22(a)に示すビット線デコーダ4、読み出し回路5、ワード線デコーダ6、7等の周辺回路は、例えば、MOSFETにより構成される。また、記憶装置21は、通常、半導体の製造プロセスにより作製される。
尚、本実施の形態では、電流抑制素子2を構成する第1の電極32および第2の電極31(図2参照)は、各々、抵抗変化素子1の一方の電極(図示せず)およびワード線WL0〜WL3の何れかに接続されている。一方、抵抗変化素子1の他方の電極(図示せず)は、ビット線BL0〜BL3の何れかに接続されている。しかし、このような形態に限定されることはなく、例えば、電流抑制素子2の第1の電極32(または、第2の電極31)を抵抗変化素子1の一方の電極と共用とする構成としてもよい。
次に、本実施の形態に係る記憶装置のより具体的な動作について、図面を参照しながら詳細に説明する。
図23は、本発明の実施の形態に係る電流抑制素子の電圧−電流特性を模式的に示す特性図である。尚、図23において、Vwは書き込み電圧を示しており、Vrは読み出し電圧を示している。
図23に示す電流抑制素子2の電圧−電流特性において、書き込み電圧Vwは、その絶対値が臨界電圧(範囲Aの下限電圧および範囲Bの上限電圧)の絶対値以上であって、抵抗変化素子1の状態を低抵抗状態と高抵抗状態との間で遷移させるために十分な電圧でありかつ抵抗変化素子1を破壊しない絶対値を有する電圧に設定される。本実施の形態では、書き込み電圧Vwは、範囲Aの上限電圧および範囲Bの下限電圧とされている。ここで、抵抗変化素子1の状態は、例えば、正の電気パルスを印加すると低抵抗状態から高抵抗状態に遷移し、負の電気パルスを印加すると高抵抗状態から低抵抗状態に遷移する。
一方、図23に示す電流抑制素子2の電圧−電流特性において、読み出し電圧Vrは、その絶対値が臨界電圧の絶対値以上であって、抵抗変化素子1の状態を低抵抗状態と高抵抗状態との間で遷移させない絶対値を有する電圧に設定される。具体的には、本実施の形態では、読み出し電圧Vrは、図23に示す範囲Aおよび範囲Bに含まれる所定の電圧に設定される。
さて、図22(a)に示す記憶装置21は、図示されない制御器によりその動作が制御される。即ち、この制御器から書き込み指令が記憶装置21に入力されると、ビット線デコーダ4は、書き込み指令により指定されたアドレスのビット線BL0〜BL3の何れかを選択する。一方、ワード線デコーダ6、7は、書き込み指令により指定されたアドレスのワード線WL0〜WL3の何れかを選択する。これにより、書き込むべき記憶素子3が選択される。そして、ビット線デコーダ4とワード線デコーダ6、7とは、協働して、選択されたビット線BL0〜BL3の何れかとワード線WL0〜WL3の何れかとの間に、書き込み指令により指定されたデータ(ここでは“1”または“0”)に対応する書き込み電圧Vwの電気パルスを印加する。これにより、書き込み指令により指定されたアドレスの記憶素子3に、指定されたデータが書き込まれる。尚、書き込み電圧Vwの具体的な印加動作については、後に詳細に説明する。
一方、上述の制御器から読み出し指令が記憶装置21に入力されると、ビット線デコーダ4は、読み出し指令により指定されたアドレスのビット線BL0〜BL3の何れかを選択する。一方、ワード線デコーダ6、7は、読み出し指令により指定されたアドレスのワード線WL0〜WL3の何れかを選択する。これにより、読み出すべき記憶素子3が選択される。そして、ビット線デコーダ4とワード線デコーダ6、7とは、協働して、選択されたビット線BL0〜BL3の何れかとワード線WL0〜WL3の何れかとの間に、所定の読み出し電圧Vrの電気パルスを印加する。すると、読み出し回路5は、選択されたビット線BL0〜BL3の何れかに流れる電流を検出して、その検出した電流に基づき、選択された記憶素子3に記憶されているデータの値が“1”であるか“0”であるかを検知する。そして、読み出し回路5は、この検知した“1”または“0”の値を読み出しデータとして制御器に向け出力する。尚、読み出し電圧Vrの具体的な印加動作については、後に説明する。
以下、書き込み電圧Vwの具体的な印加動作、および、読み出し電圧Vrの印加動作について、図面を参照しながら説明する。
図24は、本発明の実施の形態に係る書き込み電圧の具体的な印加動作を示す模式図である。尚、以下の説明では、ビット線BL1とワード線WL1との立体交差部に位置する記憶素子3が選択され、この選択された記憶素子3(以下、「選択素子」という。この選択素子は、図22(a)に示す一つの記憶素子3に相当する)にデータを書き込む場合の動作を例に挙げて説明する。
図24において、縦線は、左から順に、ビット線BL0、BL1、BL2、BL3を表している。そして、それらのビット線の上端には、各ビット線に印加される電圧値が記載されている。一方、横線は、上から順に、ワード線WL0、WL1、WL2、WL3を表している。そして、それらのワード線の左端には、各ワード線に印加される電圧値が記載されている。
さて、図24では、この4行4列の記憶素子アレイを構成する、ビット線BL0〜BL3とワード線WL0〜WL3との各立体交差部に位置する各記憶素子3の両端における電圧差の絶対値が、縦線および横線の各交点に図形により示されている。従って、これを見れば、選択素子(ビット線BL1とワード線WL1との立体交差部11に位置する記憶素子3)以外の記憶素子3の両端における電位差の絶対値は全てVw/2または0となっており、よって、選択素子へのデータの書き込み時に選択素子以外へのデータの書き込みは行われないことが分かる。
具体的には、本実施の形態では、ビット線デコーダ4が、選択素子に接続するビット線BL1に書き込み電圧Vwを印加する。又、ワード線デコーダ7が、選択素子に接続するワード線WL1に電圧0を印加する。これにより、選択素子である記憶素子3の電流抑制素子2が導通状態となる。すると、抵抗変化素子1にはその抵抗状態の遷移に十分な電流が流れ、その結果、抵抗変化素子1の抵抗値が高抵抗状態或いは低抵抗状態に遷移する。
一方、ビット線BL1は共通するが、ワード線WL1は共通しない列方向の他の記憶素子3(即ち、ビット線BL1と、ワード線WL0、WL2、WL3との各立体交差部11に位置する記憶素子3)は、ビット線およびワード線の内、ビット線のみが選択された形態となることから、半選択素子(BL選択)と呼ばれる。そして、これらの半選択素子(BL選択)に接続するビット線BL1にはビット線デコーダ4により選択素子と同様に書き込み電圧Vwが印加されるが、ワード線群(ワード線WL0、WL2、WL3)にはワード線デコーダ6、7がVw/2の電圧を印加する。これにより、半選択素子(BL選択)の両端における電位差をVw/2とする。
又、ワード線WL1は共通するが、ビット線BL1は共通しない行方向の他の記憶素子3(即ち、ワード線WL1とビット線BL0、BL2、BL3との立体交差部11に位置する記憶素子3)は、ビット線およびワード線の内、ワード線のみが選択された形態となるので、半選択素子(WL選択)と呼ばれる。そして、これらの半選択素子(WL選択)に接続するワード線WL1にはワード線デコーダ7により選択素子と同様に電圧0が印加されるが、ビット線群(ビット線BL0、BL2、BL3)にはビット線デコーダ4がVw/2の電圧を印加する。これにより、半選択素子(WL選択)の両端における電位差をVw/2とする。
本実施の形態では、半選択素子の両端に印加されるVw/2の電位差では、電流抑制素子2が遮断状態(電流抑制素子2に流れる電流が非常に小さい状態)となるよう設計される。そのため、半選択素子の抵抗変化素子1には電流が殆ど流れない。従って、半選択素子の抵抗変化素子1へのデータの書き込みは行われない。逆に言えば、本実施の形態では、半選択素子の両端に印加されるVw/2の電位差では抵抗変化素子1に非常に小さい電流しか流れないように書き込み電圧Vwが設定されており、これにより、半選択素子におけるデータの書き込みが防止される。
又、非選択素子(即ち、ビット線BL0、BL2、BL3とワード線WL0、WL2、WL3との立体交差部11に位置する記憶素子3)の各々には、その両端にVw/2の電圧が印加されるので、記憶素子3の両端に電位差は生じない。従って、これらの非選択素子では、抵抗変化素子1へのデータの書き込みは行われない。これにより、半選択素子および非選択素子においてはデータの書き込みが行われず、選択素子のみにデータの書き込みを行うことが可能になる。即ち、書き込みディスターブを防止することが可能になる。
尚、データの読み出し動作の際、選択素子のビット線BL1には読み出し電圧Vrが、ワード線WL1には電圧0が、各々印加される。又、この際、非選択素子には、データの書き込み動作の場合と同様にして、Vr/2の電圧が印加される。つまり、図23における書き込み電圧Vwを読み出し電圧Vrに置き換える。これにより、選択された記憶素子3からデータが読み出される。
以上、本発明によれば、記憶素子へのデータの書き込みの際、データを書き込むべき抵抗変化素子には大きな絶対値の電圧が印加され、それ以外の抵抗変化素子には小さな絶対値の電圧が印加されるよう電気パルスの電圧を設定すると、データを書き込むべき抵抗変化素子には大電流が流れ、それ以外の抵抗変化素子には電流が流れないようになる。従って、金属酸化物材料を用いて抵抗変化素子を構成する場合でも、選択された記憶素子にはデータが確実に書き込まれ、それ以外の記憶素子にはデータは書き込まれない。
しかも、本発明に係る電流抑制素子は、極性が正および負の何れの印加電圧に対してもMIMダイオードやバリスタ等の電気抵抗特性と同様の電気抵抗特性を示すので、異なる極性の書き込み電気パルスを用いても、迂回電流が確実に抑制される。これにより、記憶装置における書き込みディスターブの発生が確実に防止される。
更には、本発明によれば、電流抑制素子を半導体の製造プロセスおよびその製造設備を用いて製造することができるので、電流抑制素子を微細化することが容易になると共に、高品質の電流抑制素子を製造することが可能になる。これにより、極性の異なる電気パルスを印加してデータを書き込む記憶素子およびそれをマトリクス状に配設してなる記憶装置の小型化および高品質化が実現される。
以上、本発明に係る電流抑制素子、記憶素子および記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。たとえば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態も本発明に含まれる。
また、本発明は、電流抑制素子2、記憶素子3および記憶装置21として実現できるだけでなく、それら電流抑制素子2、記憶素子3および記憶装置21の製造方法として実現することもできる。
以下、図26〜図28を用いて本発明に係る電流抑制素子2の製造方法について説明する。
図26は、本発明に係る電流抑制素子2の製造方法の全体工程を示すフローチャートである。この製造方法は、第1の電極32と、第2の電極31と、第1の電極32および第2の電極31間に挟まれたSiNxにより構成される電流抑制層33とを備え(図2参照)、極性が正および負の電気パルスの印加時に流れる電流を抑制する電流抑制素子2の製造方法であって、電流抑制層33の膜厚dおよび窒素組成比xを決定する設計ステップS10と、その設計ステップS10で決定された膜厚dおよび窒素組成比xに従って電流抑制素子2を製造する製造ステップS20とを含む。
図27は、図26における設計ステップS10の詳細な工程を示すフローチャートである。設計ステップS10では、まず、電流抑制素子2に流すべき電流の最低の電流密度Jmin(A/cm2)、電流抑制素子2が遮断状態にあるときに電流抑制素子2に流れる電流として許容できる最大の電流密度Joff(A/cm2)、および、電流抑制素子2の両端にかかる電圧の最大値V0(ボルト)を要求仕様として取得または決定し(取得ステップS11)、次に、取得または決定した電流密度Jmin、電流密度Joff、および、V0を用いて、下記の式(14)および式(15)を満足する範囲にある膜厚dおよび窒素組成比xを決定する(決定ステップS12)。
(ln(Jmin(Cexp(αd)exp(βx))-1)/γ)2≦V0 ・・(14)
(ln(Joff(Cexp(αd)exp(βx))-1)/γ)2
−(ln(Jmin(Cexp(αd)exp(βx))-1)/γ)2/2≧0 ・・(15)
但し、
C=7.46×10-2、α=−6.25×10-1、β=−11.7、γ=9.76
なお、決定ステップS12では、例えば、膜厚dとして、5nm以上、かつ、窒素組成比xとして、0<x≦0.85を満足する膜厚dおよび窒素組成比xを決定する。
図28は、図26における製造ステップS20の詳細な工程を示すフローチャートである。製造ステップS12では、まず、基板30上に、窒化タンタルあるいはα−タングステンを含む第1の電極32を形成し(S21)、次に、形成した第1の電極32上に、設計ステップS10で決定された膜厚dおよび窒素組成比xをもつSiNx膜(電流抑制層33)を形成し(S22)、形成したSiNx膜(電流抑制層33)上に、窒化タンタルあるいはα−タングステンを含む第2の電極31を形成する(S23)。なお、各ステップS21〜S23の詳細(温度、圧力等の製造条件)は、既に、「電流抑制素子の製造方法」として説明した通りである。
このように、本発明に係る電流抑制素子の製造方法によれば、設計ステップにおいて、電流抑制素子に流すべき最低の電流密度を保証し(式12参照)、かつ、遮断状態における電流密度が許容される値より小さくなること保証する(式13参照)ための、電流抑制層33の膜厚dおよび窒素組成比xを決定しておき、製造ステップにおいて、決定された膜厚dおよび窒素組成比xに従って電流抑制素子を製造する。よって、このようにして製造された電流抑制素子と抵抗変化素子とを接続したメモリセルでは、書き込み対象として選択されたときにデータが確実に書き込まれ、選択されないときにはデータが書き込まれないことが保証され、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ、抵抗変化素子に大電流を流すことが可能で、データを問題無く書き込むことができるメモリ装置が実現される。
本発明に係る電流抑制素子、および本発明に係る電流抑制素子と抵抗変化素子とを用いた記憶素子は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能で、書き込みディスターブが発生することなくデータを問題無く書き込み可能な記憶素子およびそれに用いられる電流抑制素子として、産業上の利用可能性を十分に有している。
1 抵抗変化素子
2 電流抑制素子
3 記憶素子
4 ビット線デコーダ
5 読み出し回路
6、7 ワード線デコーダ
11 立体交差部
20 記憶素子アレイ
21 記憶装置
30 基板
31 第2の電極
32 第1の電極
33 電流抑制層
WL0〜WL3 ワード線
BL0〜BL3 ビット線

Claims (3)

  1. 第1の電極と、第2の電極と、前記第1の電極および前記第2の電極間に挟まれたSiNxにより構成される電流抑制層とを備え、極性が正および負の電気パルスの印加時に流れる電流を抑制する電流抑制素子の製造方法であって、
    前記電流抑制層の膜厚dおよび窒素組成比xを決定する設計ステップと、
    前記設計ステップで決定された膜厚dおよび窒素組成比xに従って前記電流抑制素子を製造する製造ステップとを含み、
    前記設計ステップは、
    前記電流抑制素子に流すべき電流の最低の電流密度Jmin(A/cm2)、前記電流抑制素子が遮断状態にあるときに前記電流抑制素子に流れる電流として許容できる最大の電流密度Joff(A/cm2)、および、前記電流抑制素子の両端にかかる電圧の最大値V0(ボルト)を取得する取得ステップと、
    前記取得ステップで取得された前記電流密度Jmin、前記電流密度Joff、および、前記V0を用いて、下記の式()および式()を満足する範囲にある膜厚dおよび窒素組成比xを決定する決定ステップとを含む電流抑制素子の製造方法。
    (ln(Jmin(Cexp(αd)exp(βx))-1)/γ)2≦V0 ・・(
    (ln(Joff(Cexp(αd)exp(βx))-1)/γ)2
    −(ln(Jmin(Cexp(αd)exp(βx))-1)/γ)2/2≧0 ・・(
    但し、
    C=7.46×10-2、α=−6.25×10-1、β=−11.7、γ=9.76
  2. 前記決定ステップでは、前記膜厚dとして、5nm以上、かつ、前記窒素組成比xとして、0<x≦0.85を満足する膜厚dおよび窒素組成比xを決定する請求項に記載の電流抑制素子の製造方法。
  3. 前記製造ステップは、
    基板上に、窒化タンタルあるいはα−タングステンを含む前記第1の電極を形成するステップと、
    前記第1の電極上に、前記設計ステップで決定された膜厚dおよび窒素組成比xをもつSiNx膜を形成するステップと、
    前記SiNx膜上に、窒化タンタルあるいはα−タングステンを含む前記第2の電極を形成するステップとを含む請求項または記載の電流抑制素子の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
KR101097435B1 (ko) 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) * 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8995171B2 (en) 2012-04-04 2015-03-31 Panasonic Intellectual Property Management Co., Ltd. Designing method of non-volatile memory device, manufacturing method of non-volatile memory device, and non-volatile memory device
KR102127137B1 (ko) 2013-12-03 2020-06-26 삼성전자주식회사 셀 트랜지스터들의 계면 상태를 제어하여 센싱 마진을 보상할 수 있는 저항성 메모리 장치
US10020415B2 (en) * 2016-01-12 2018-07-10 National University Of Singapore Device incorporating an oxide film and method of fabricating the same
US10504962B2 (en) * 2016-03-28 2019-12-10 Intel Corporation Unipolar current switching in perpendicular magnetic tunnel junction (pMTJ) devices through reduced bipolar coercivity
US11823738B2 (en) 2021-12-02 2023-11-21 Winbond Electronics Corp. Resistive memory apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04253024A (ja) * 1991-01-30 1992-09-08 Seiko Instr Inc 電気光学装置
JPH0618937A (ja) * 1992-07-06 1994-01-28 Nec Corp 非線形抵抗素子
WO2008062688A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif de stockage semiconducteur non volatile et son procédé de fabrication

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6194086A (ja) 1984-10-16 1986-05-12 セイコーインスツルメンツ株式会社 液晶表示装置
JPH0617956B2 (ja) 1985-01-29 1994-03-09 セイコー電子工業株式会社 液晶表示装置の製造方法
JPS61174589A (ja) 1985-01-29 1986-08-06 セイコーインスツルメンツ株式会社 液晶表示装置の製造方法
JP2004319587A (ja) 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP2006319083A (ja) 2005-05-12 2006-11-24 Sanyo Epson Imaging Devices Corp 非線形素子および電気光学装置
US20070015348A1 (en) * 2005-07-18 2007-01-18 Sharp Laboratories Of America, Inc. Crosspoint resistor memory device with back-to-back Schottky diodes
US7446010B2 (en) * 2005-07-18 2008-11-04 Sharp Laboratories Of America, Inc. Metal/semiconductor/metal (MSM) back-to-back Schottky diode
US7303971B2 (en) * 2005-07-18 2007-12-04 Sharp Laboratories Of America, Inc. MSM binary switch memory device
EP2077580B1 (en) * 2006-11-17 2011-11-30 Panasonic Corporation Nonvolatile memory element, nonvolatile memory device, nonvolatile semiconductor device, and method for manufacturing nonvolatile memory element
US20100061142A1 (en) * 2007-03-22 2010-03-11 Koji Arita Memory element and memory apparatus
JP4252624B2 (ja) * 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
JP4253024B2 (ja) 2007-06-14 2009-04-08 昌一 手島 波形パターンデータから製品の良品・不良品の検査のための特徴を抽出する方法及びプログラム
KR101326077B1 (ko) * 2007-08-24 2013-11-07 삼성전자주식회사 저항성 메모리 소자
KR101390340B1 (ko) * 2007-09-11 2014-05-07 삼성전자주식회사 다중 레벨 메모리 장치 및 그 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04253024A (ja) * 1991-01-30 1992-09-08 Seiko Instr Inc 電気光学装置
JPH0618937A (ja) * 1992-07-06 1994-01-28 Nec Corp 非線形抵抗素子
WO2008062688A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif de stockage semiconducteur non volatile et son procédé de fabrication

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