WO2008004437A1 - Élément semi-conducteur émettant de la lumière et procédé de fabrication de celui-ci - Google Patents

Élément semi-conducteur émettant de la lumière et procédé de fabrication de celui-ci Download PDF

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semiconductor light
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substrate
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Yoshitaka Kinoshita
Hidenori Kamei
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Panasonic Corporation
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Definitions

  • the present invention relates to a semiconductor light emitting device and a method for manufacturing the same, and more particularly to a semiconductor light emitting device formed on a substrate having a defect concentration region with a high crystal defect density and a method for manufacturing the same.
  • a semiconductor light emitting device includes a semiconductor layer having at least an n-type layer, a light emitting layer, and a p-type layer formed on a wafer.
  • the wafer on which the semiconductor layer is formed preferably has good crystallinity free from crystal defects.
  • a method for reducing crystal defects in a wafer a method of forming a region called a crystal defect region (core) in a wafer is known.
  • the core is a region having a higher density of crystal defects than other regions formed so as to penetrate the wafer.
  • crystal defects can be concentrated on the core.
  • concentrating crystal defects in the core a region with good crystallinity without crystal defects is formed around the core. If a semiconductor layer of a semiconductor light emitting device is formed on a region with good crystallinity excluding the core of the wafer, a light emitting device having excellent characteristics can be realized.
  • Patent Document 1 discloses a nitride compound semiconductor light-emitting device formed by using a gallium nitride (GaN) -powered wafer in which a plurality of cores are periodically formed.
  • the nitride compound light-emitting device described in Patent Document 1 uses a wafer in which a plurality of cores are periodically arranged and a region having good crystallinity is formed between the cores.
  • a ridge stripe in a region where the crystallinity of the wafer is good, a semiconductor light emitting device using a semiconductor layer with good crystallinity is realized.
  • the electrode away from the core current is prevented from flowing through the core. This prevents an increase in leakage current caused by the core.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-229638
  • the present invention solves the above-described conventional problems, and can realize a semiconductor light-emitting device that suppresses bad electrical characteristics of the semiconductor light-emitting device due to a defect concentration region without reducing the production efficiency.
  • the purpose is to do.
  • a semiconductor light emitting device has a structure in which one electrode is formed in a region above a crystal defect region (core) on a semiconductor layer.
  • the semiconductor light emitting device includes a substrate having a defect concentration region having a crystal defect density higher than that of other regions, a semiconductor layer formed on the substrate, and a defect concentration region.
  • the semiconductor light emitting device of the present invention since the first electrode is formed on the defect concentration region, the current flowing from the second electrode to the first electrode is generated from the entire second electrode. It flows through the semiconductor layer to the first electrode. Accordingly, since no current flows through the defect concentration region in the substrate, the occurrence of leakage current in the defect concentration region is prevented. As a result, even if the substrate includes a defect concentration region, the electrical characteristics of the semiconductor light emitting device are hardly adversely affected. Further, the defect concentration area is not wasted.
  • the semiconductor layer includes an n-type layer, a light-emitting layer, and a P-type layer sequentially formed from the substrate side, the first electrode is formed on the n-type layer, The second electrode is formed on the p-type layer!
  • the defect concentration region may be formed at the peripheral portion of the substrate or at the central portion of the substrate.
  • the peripheral edge of the substrate is preferably a corner of the substrate.
  • the substrate is preferably cut out from Ueno in which defect concentration regions are periodically arranged! /.
  • a plurality of defect concentration regions are periodically arranged. Preparing a lined wafer, forming a semiconductor layer on the wafer, forming a first electrode on the defect concentration region, and forming a second electrode on the semiconductor layer And a step of performing.
  • the method for manufacturing a semiconductor light emitting device of the present invention uses a wafer in which a plurality of defect concentration regions are periodically arranged, so that the first electrode can be easily aligned. Therefore, production efficiency is improved. In addition, the number of semiconductor light emitting devices obtained from one wafer can be improved.
  • the semiconductor light-emitting device can realize a semiconductor light-emitting device that suppresses the bad electrical characteristics of the semiconductor light-emitting device due to the defect concentration region without reducing the production efficiency.
  • FIG. 1 (a) and (b) show a semiconductor light emitting device according to a first embodiment of the present invention, (a) is a plan view, and (b) is an lb-lb line.
  • FIG. 1 (a) is a plan view, and (b) is an lb-lb line.
  • FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor light emitting element according to the first embodiment of the present invention in the order of steps.
  • FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor light emitting element according to the first embodiment of the present invention in the order of steps.
  • FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor light emitting device according to the first embodiment of the present invention in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the semiconductor light emitting element according to the first embodiment of the present invention in the order of steps.
  • FIG. 6 (a) and (b) show a semiconductor light emitting device according to a second embodiment of the present invention, (a) is a plan view, and (b) is VIb-VIb of (a). It is sectional drawing in a line.
  • FIG. 1A and 1B show the semiconductor light emitting device according to the first embodiment, where FIG. 1A shows a planar configuration, and FIG. 1B shows a cross-sectional configuration along the lb — lb line in FIG. Yes.
  • the semiconductor light emitting device of the first embodiment is formed on a substrate 11 having a defect concentration region (core) 11a in which crystal defects are concentrated as compared with other regions.
  • the substrate 11 is a single crystal substrate having a nitride-based semiconductor power such as gallium nitride (GaN), having a side length of 1000 ⁇ m and a thickness of 300 ⁇ m. It is a rectangular parallelepiped.
  • the core 11a penetrates the substrate 11 in the thickness direction, and is formed at the corner of the substrate in this embodiment. It is.
  • a semiconductor layer 12 is formed on the substrate 11.
  • the semiconductor layer 12 includes an n-type layer 121, a light emitting layer 122, and a p-type layer 123, which are sequentially stacked from the substrate 11 side.
  • the n-type layer 121 has an n-type conductivity because it has GaN or aluminum gallium nitride (A1 GaN) with a thickness of 0.5 ⁇ to 10 / ⁇ m. It is also possible to provide a buffer layer having the same strength as GaN or indium gallium nitride (InGaN) between the n-type layer 121 and the substrate 11! ,.
  • GaN or aluminum gallium nitride (A1 GaN) with a thickness of 0.5 ⁇ to 10 / ⁇ m. It is also possible to provide a buffer layer having the same strength as GaN or indium gallium nitride (InGaN) between the n-type layer 121 and the substrate 11! ,.
  • the light emitting layer 122 has a well layer made of InGaN or the like having a thickness of 0.001 ⁇ m to 0.005 ⁇ m and a GaN isotropic force having a thickness of 0.005 / ⁇ ⁇ to 0.02 m. It has a multi-quantum well structure in which barrier layers are alternately stacked. Note that an n-type semiconductor layer containing indium (In) may be inserted between the light-emitting layer 122 and the n-type layer 121 or in the n-type layer 121.
  • the p-type layer 123 is made of AlGaN or GaN having a thickness of 0.05 ⁇ m to 1 ⁇ m and has p-type conductivity.
  • a portion of the semiconductor layer 12 formed on the core 11a is a defect concentration portion 12a where crystal defects are concentrated more than other portions.
  • the p-type layer 123, the light emitting layer 122, and the n-type layer 121 are partially removed to form a recess portion that exposes the n-type layer 121. Has been.
  • n-side electrode (first electrode) 13 is formed on the exposed portion of the n-type layer 121, and a p-side electrode (second electrode) 14 is formed on the P-type layer 123 which is a mesa portion. Is formed. Therefore, the n-side electrode 13 is formed in a region above the core 1 la of the semiconductor substrate 11 in the semiconductor layer 12. On the other hand, the p-side electrode 14 is formed in a region of the semiconductor layer 12 other than the upper side of the core 11a.
  • the n-side electrode 13 of the present embodiment has an n-contact electrode and an n-bonding electrode formed sequentially from the n-type layer 121 side.
  • the n-contact electrode may be a single-layer film such as platinum (Pt), nickel (Ni), coronalet (Co), aluminum (A1) or titanium (Ti), or a multilayer film made of these.
  • the bonding electrode may be gold (Au) or A1. In particular, it is preferable to use Au as the outermost layer from the viewpoint of bonding properties.
  • Ti is used for the n contact electrode and Au is used for the n bonding electrode. It is also possible to insert a barrier layer such as platinum (Pt) between the n contact electrode and the n bonding electrode!
  • the p-side electrode 14 of the present embodiment includes a p-contact electrode, a reflective electrode, and a p-bonding electrode that are sequentially formed from the p-type layer 123 side.
  • the p-contact electrode is preferably formed of rhodium (Rh), silver (Ag), an Ag alloy, or the like having a high reflectance in order to reflect light from the light emitting layer 122 toward the substrate 11.
  • the thickness of the reflective electrode should be 0. Ol ⁇ mO.
  • the p bonding electrode may be made of Au or A1.
  • the p-bonding electrode has a laminated structure of Ti and Au.
  • the p-side electrode 14 may have a transparent electrode structure.
  • the light generated in the light emitting layer can be extracted from the P-side electrode 14 side.
  • a transparent film such as indium stannate (ITO) to be a p-contact electrode is formed on almost the entire surface of the p-type layer 123, and a p-bonding electrode (pad electrode) is partially formed thereon.
  • ITO indium stannate
  • a p-bonding electrode pad electrode
  • Ti or Rh should be used for the first layer, and Au for the second layer.
  • the current force flowing from the p-side electrode 14 to the n-side electrode 13 does not flow through the core 11a in the substrate 11, and the entire force of the p-side electrode 14 is also the p-type layer 123, the light-emitting layer 12 It flows to the n-side electrode 13 through the 2 and n-type layers 121. Therefore, since the generation of leakage current in the core 11a can be prevented, even if the substrate 11 includes the core 11a, it functions without adversely affecting the electrical characteristics.
  • the semiconductor light emitting device is formed so that the core 11 a is positioned on the peripheral edge of the substrate 11.
  • the n-side electrode 13 is disposed on the peripheral edge of the semiconductor layer 12. Therefore, the area of the light emitting layer 122 that must be removed to form the region for forming the n-side electrode 13 is very small. As a result, it is possible to ensure a wide light emitting area and to achieve high luminance.
  • the n-side electrode 13 is Since the semiconductor layer 12 is formed at the corners, if the planar shape of the substrate 11 is rectangular, a large light emitting area can be secured and high luminance can be achieved.
  • a wafer 15 made of GaN is prepared.
  • the wafer 15 has a plurality of cores 11a formed periodically.
  • an n-type layer 121, a light emitting layer 122, and a p-type layer 123 are sequentially epitaxially grown on the wafer 15 to form an epitaxial layer 16 that becomes the semiconductor layer 12.
  • the portion formed on the core 1 la in the epitaxial layer 16 becomes a defect concentration portion 12a in which crystal defects are concentrated as compared with other portions.
  • SiO 2 silicon oxide
  • CVD chemical vapor deposition
  • sputtering method a sputtering method
  • vacuum evaporation method Lithography
  • the SiO film is patterned to form an SiO mask pattern 171.
  • an SiO mask pattern 171 In this case,
  • An SiO mask pattern 171 is formed so that the depressed portion 12a is exposed.
  • the reactive ion etching (RIE) method is used to increase the crystal growth surface force of the epitaxial layer 16, the p-type layer 123, the light-emitting layer 122, and the n-type layer.
  • RIE reactive ion etching
  • Mask pattern 171 is removed by etching.
  • a resist pattern 172 covering at least the concave portion and its periphery is formed.
  • the p-side electrode material 141 is deposited on almost the entire surface of the wafer using the resist pattern 172 as a mask.
  • the p-side electrode 14 is formed by lifting off the resist pattern.
  • the back side surface of the wafer 15 is ground and polished. In this grinding and polishing, the back surface of the wafer 15 is turned up by placing the crystal growth surface side down on the ceramic disk 182 coated with the wax 181. Then, the back side of the wafer 15 is polished to a surface having a predetermined thickness and surface roughness by a polishing apparatus. Thereby, dicing of the wafer 15 can be performed stably.
  • the polished wafer 15 is attached to the adhesive sheet 19 and scribed by laser scribing. Then, as shown in FIG. 5 (b), it is separated into a predetermined chip shape by breaking. Depending on the size of the tip, grinding and polishing can be omitted. In order to remove deposits generated during chip separation, acid cleaning and pure water cleaning are performed as necessary. Thereby, a semiconductor light emitting device in which the n-side electrode 13 is formed on the upper side of the core 11a can be realized.
  • the n side can be easily aligned with the position of the core 11a.
  • the position where the electrode 13 is formed can be determined. Therefore, as many semiconductor light emitting devices 10 as possible can be manufactured within the limited size of the wafer 15.
  • FIG. 6A and 6B show a semiconductor light emitting device according to the second embodiment, where FIG. 6A shows a planar configuration, and FIG. 6B shows a cross-sectional configuration taken along line VIb-VIb in FIG. Yes.
  • FIG. 6 the same components as those in FIG.
  • the core 11 a is formed almost in the center of the substrate 11.
  • the n-side electrode 13 is disposed at the center of the semiconductor layer 12.
  • the current from the p-side electrode 14 flows from the entire p-side electrode 14 through the p-type layer 123, the light emitting layer 122, and the n-type layer 121 to the n-side electrode 13 at the center of the semiconductor layer 12. . Therefore, the light emitting element of this embodiment has a good current spread and a driving voltage is reduced. Note that the core 11a does not have to be located completely in the center of the substrate.
  • the n-side electrode 13 since the core 11a is formed in a columnar shape, the n-side electrode 13 has a circular shape that is slightly larger than the core 11a. n-side electrode 13 is core 1 In the case of a circular shape having the same size as la, since all the current flowing through the n-side electrode 13 passes through the core 11a, the drive voltage rises. In the semiconductor light emitting device of this embodiment, the n-side electrode 13 has a circular shape larger than that of the core 11a. Therefore, the current force from the p-type layer 123 flows to the n-side electrode 23 without passing through the S core 11a. As a result, high current diffusivity can be ensured.
  • the size of the n-side electrode 13 is preferably determined as appropriate for the core 11a.
  • the area of the p-side electrode 14 can be increased, and a larger area can be secured as a light emitting region.
  • the n-side electrode 13 has a circular shape, it may have a polygonal shape including a square shape or a hexagonal shape. Further, the shape of the core 11a is not limited to a cylindrical shape.
  • the n-side electrode 13 is formed on the n-type layer 121.
  • the substrate 11 is exposed in the recess and directly on the substrate 11. It may be formed.
  • the n-side electrode 13 and the core 11a are displaced, and a part of the core 11a is covered with the n-side electrode 13. There is no problem even if it is not.
  • the semiconductor light-emitting device of the present invention can realize a semiconductor light-emitting device that suppresses the deterioration of the electrical characteristics of the semiconductor light-emitting device due to the defect concentration region without reducing the production efficiency, and particularly has a high crystal defect density. It is useful as a semiconductor light emitting device formed on a substrate having a defect concentration region, a manufacturing method thereof, and the like.

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Description

明 細 書
半導体発光素子及び製造方法
技術分野
[0001] 本発明は、半導体発光素子及びその製造方法に関し、特に結晶欠陥密度が高い 欠陥集中領域を有する基板に形成された半導体発光素子及びその製造方法に関 する。
背景技術
[0002] 半導体発光素子は、ウェハの上に形成された少なくとも n型層、発光層及び p型層 を有する半導体層を備えている。半導体層を形成するウェハは結晶欠陥がなぐ良 好な結晶性を有していることが好ましい。ウェハの結晶欠陥を低減する方法として、ゥ ハに結晶欠陥領域 (コア）と呼ばれる領域を形成する方法が知られている。コアは、 ウェハを貫通するように形成された、他の領域よりも結晶欠陥の密度が高い領域であ る。ウェハにコアを形成することにより、コアに結晶欠陥を集中させることができる。コ ァに結晶欠陥が集中することにより、コアの周辺には結晶欠陥がなぐ結晶性が良好 な領域が形成される。ウェハのコアを除ぐ結晶性が良好な領域の上に半導体発光 素子の半導体層を形成すれば、特性が優れた発光素子を実現できる。
[0003] 例えば、複数のコアが周期的に形成された窒化ガリウム（GaN)力 なるウェハを用 Vヽて形成した窒化物化合物半導体発光素子が特許文献 1に記載されて!ヽる。特許 文献 1に記載された窒化物化合物発光素子は、複数のコアが周期的に配列され、コ ァの間に良好な結晶性を有する領域が形成されたウェハを用いている。ウェハの結 晶性が良好な領域にリッジストライプを形成することにより、結晶性が良好な半導体層 を利用した半導体発光素子を実現している。また、コアを避けて電極を形成すること により、コアに電流が流れることを防止している。これにより、コアによって生じるリーク 電流の増大を防止している。
特許文献 1：特開 2003 - 229638号公報
発明の開示
発明が解決しょうとする課題 [0004] し力しながら、コアを避けて電極を形成した場合には、コアの部分が全く無駄になり 一枚のウェハから得られる半導体発光素子の数が低下し、生産効率が低下するとい う問題が生じる。
[0005] 本発明は、前記従来の問題を解決し、生産効率を低下させることなぐ欠陥集中領 域による半導体発光素子の電気的特性の悪ィ匕を抑えた半導体発光素子を実現でき るようにすることを目的とする。
課題を解決するための手段
[0006] 前記の目的を達成するため、本発明は半導体発光素子を、一方の電極が半導体 層の上における結晶欠陥領域 (コア）の上側の領域に形成されている構成とする。
[0007] 具体的に、本発明に係る半導体発光素子は、他の領域よりも結晶欠陥密度が高い 欠陥集中領域を有する基板と、基板の上に形成された半導体層と、欠陥集中領域の 上に形成された第 1の電極と、半導体層の上に形成された第 2の電極とを備えている ことを特徴とする。
[0008] 本発明の半導体発光素子によれば、第 1の電極が欠陥集中領域の上に形成され ているため、第 2の電極から第 1の電極へ流れる電流は、第 2の電極全体から半導体 層を通過して第 1の電極へ流れる。従って、基板内の欠陥集中領域を電流が流れな いので、欠陥集中領域におけるリーク電流の発生が防止される。その結果、基板が 欠陥集中領域を含んでいても、半導体発光素子の電気的特性はほとんど悪影響を 受けることがない。また、欠陥集中領域が無駄になることがない。
[0009] 本発明の半導体発光素子において、半導体層は、基板側から順次形成された n型 層、発光層及び P型層を含み、第 1の電極は n型層の上に形成され、第 2の電極は、 p型層の上に形成されて!、てもよ!、。
[0010] 本発明の半導体発光素子において、欠陥集中領域は、基板の周縁部に形成され ていても、基板の中央部に形成されていてもよい。この場合に、基板の周縁部は、基 板の角部であることが好ましい。
[0011] 本発明の半導体発光装置において、基板は、欠陥集中領域が周期的に配列され たウエノ、から切り出されたものであることが好まし!/、。
[0012] 本発明に係る半導体発光素子の製造方法は、複数の欠陥集中領域が周期的に配 列されたウェハを準備する工程と、ウェハの上に半導体層を形成する工程と、欠陥集 中領域の上に第 1の電極を形成する工程と、半導体層の上に第 2の電極を形成する 工程とを備えて 、ることを特徴とする。
[0013] 本発明の半導体発光素子の製造方法は、複数の欠陥集中領域が周期的に配列さ れたウェハを用いるため、第 1の電極の位置合わせが容易である。従って、生産効率 が向上する。また、一枚のウェハから得られる半導体発光素子の数を向上させること ができる。
発明の効果
[0014] 本発明に係る半導体発光素子は、生産効率を低下させることなぐ欠陥集中領域 による半導体発光素子の電気的特性の悪ィ匕を抑えた半導体発光素子を実現できる
図面の簡単な説明
[0015] [図 1]図 1 (a)及び (b)は本発明の第 1の実施形態に係る半導体発光素子を示し、 (a) は平面図であり、 (b)は lb—lb線における断面図である。
[図 2]図 2は本発明の第 1の実施形態に係る半導体発光素子の製造方法を工程順に 示す断面図である。
[図 3]図 3は本発明の第 1の実施形態に係る半導体発光素子の製造方法を工程順に 示す断面図である。
[図 4]図 4は本発明の第 1の実施形態に係る半導体発光素子の製造方法を工程順に 示す断面図である。
[図 5]図 5は本発明の第 1の実施形態に係る半導体発光素子の製造方法を工程順に 示す断面図である。
[図 6]図 6 (a)及び (b)は本発明の第 2の実施形態に係る半導体発光素子を示し、 (a) は平面図であり、 (b)は（a)の VIb— VIb線における断面図である。
符号の説明
[0016] 10 半導体発光素子
11 基板
11 半導体基板 11a コア
12 半導体層
12a 欠陥集中部
13 n側電極
14 P側電極
15 ウェハ
15 ウェハ
16 ェピタキシャル層
19 粘着シート
23 n側電極
121 n型層
122 発光層
123 P型層
141 P側電極材料
171 マスクノ ターン
172 レジストノ ターン
181 ワックス
182 セラミック円盤
発明を実施するための最良の形態
[0017] (第 1の実施形態）
本発明の第 1の実施形態について図面を参照して説明する。図 1 (a)及び (b)は第 1の実施形態に係る半導体発光素子であり、（a)は平面構成を示し、（b)は (a)の lb — lb線における断面構成を示している。
[0018] 図 1に示すように第 1の実施形態の半導体発光素子は、他の領域と比べて結晶欠 陥が集中した欠陥集中領域 (コア） 11aを有する基板 11の上に形成されている。本実 施形態にぉ 、て、基板 11は窒化ガリウム (GaN)等の窒化物系半導体力もなる単結 晶基板であり、 1辺の長さが 1000 μ mで、厚さが 300 μ mの直方体状である。コア 11 aは基板 11を厚さ方向に貫通しており、本実施形態においては基板の角部に形成さ れている。
[0019] 基板 11の上には、半導体層 12が形成されている。半導体層 12は、基板 11側から 順次積層された n型層 121、発光層 122及び p型層 123を有して 、る。
[0020] n型層 121は、厚さが 0. 5 πι〜10 /ζ mの GaN又は窒化アルミニウムガリウム（A1 GaN)等力もなり、 n型の導電性を有している。なお、 n型層 121と基板 11との間に G aN又は窒化インジウムガリウム（InGaN)等力 なるバッファ層を設けてもよ！、。
[0021] 発光層 122は、厚さが 0. 001 μ m〜0. 005 μ mの InGaN等からなる井戸層と、厚 さが 0. 005 /ζ πι〜0. 02 mの GaN等力 なる障壁層とが交互に積層された多重量 子井戸構造を有している。なお、発光層 122と n型層 121の間又は n型層 121の層内 にインジウム (In)を含む n型半導体層を挿入してもよ 、。
[0022] p型層 123は、厚さが 0. 05 μ m〜l μ mの AlGaN又は GaN等からなり、 p型の導 電性を有している。
[0023] 半導体層 12のコア 11aの上に形成された部分は、他の部分よりも結晶欠陥が集中 した欠陥集中部 12aとなっている。本実施形態の半導体発光素子は、欠陥集中部 1 2aを含む領域において、 p型層 123、発光層 122及び n型層 121の一部が除去され 、 n型層 121を露出するリセス部が形成されている。
[0024] n型層 121における露出部分の上には n側電極 (第 1の電極） 13が形成され、メサ 部である P型層 123の上には p側電極 (第 2の電極） 14が形成されている。従って、 n 側電極 13は、半導体層 12における半導体基板 11のコア 1 laの上側の領域に形成 されている。一方、 p側電極 14は、半導体層 12におけるコア 11aの上側以外の領域 に形成されている。
[0025] 本実施形態の n側電極 13は、 n型層 121側から順次形成された、 nコンタクト電極と nボンディング電極とを有している。 nコンタクト電極は、白金（Pt)、ニッケル（Ni)、コ ノ レト（Co)、アルミニウム (A1)若しくはチタン (Ti)等の単層膜又はこれらからなる多 層膜を用いればよい。 nボンディング電極は、金 (Au)又は A1等を用いればよい。特 にボンディング性の観点から最外層を Auとすることが好ま 、。本実施形態にお!ヽ ては nコンタクト電極に Ti、 nボンディング電極に Auを用いた。なお、 nコンタクト電極 と nボンディング電極の間に白金（Pt)等のバリア層を挿入してもよ!/、。 [0026] 本実施形態の p側電極 14は、 p型層 123側から順次形成された、 pコンタクト電極と 、反射電極と、 pボンディング電極とを有している。 pコンタクト電極は、膜厚 0. 001 μ m程度の Ptとすることにより、コンタクト抵抗を抑えつつ、高透過率を維持することが 可能となる。反射電極は、発光層 122からの光を基板 11側へ反射するために高反射 率のロジウム (Rh)若しくは銀 (Ag)又は Ag合金等により形成することが好ま 、。ま た、反射電極の膜厚は光を反射させるために、 0. Ol ^ m-O. とすること力 子 ましい。 pボンディング電極は、 Au又は A1等を用いればよい。 pコンタクト電極及び反 射電極との密着性の点から、 Au又は A1等と Ti、クロム（Cr)、モリブデン (Mo)若しく はタングステン (W)等の単層膜又はこれらカゝらなる多層膜とを積層してもよい。なお、 最外層はボンディング性の観点から Auとすることが好ま 、。本実施形態にお！、て は、 pボンディング電極は Tiと Auとの積層構造とした。以上のような構成とすることに より、発光層において発生した光を p側電極により反射して、基板 11側から取り出す ことができる。
[0027] p側電極 14は、透明電極構造としてもよい。この場合には、発光層において発生し た光を P側電極 14側から取り出すことができる。この場合、 p型層 123のほぼ全面に p コンタクト電極となるインジウムスズ酸ィ匕物 (ITO)等の透明膜を形成し、この上に部分 的に pボンディング電極 (パッド電極）を形成する。 pボンディング電極は 1層目に Ti又 は Rhを用い、 2層目に Auを用いればよい。
[0028] 本実施形態に係る半導体発光素子は、 p側電極 14から n側電極 13へ流れる電流 力 基板 11内のコア 11aを流れることなく p側電極 14全体力も p型層 123、発光層 12 2及び n型層 121を通過して n側電極 13へ流れる。従って、コア 11aにおけるリーク電 流の発生を防止することができるので、基板 11がコア 11aを含んでいても、電気的特 性に悪影響を与えることなく機能する。
[0029] また、本実施形態に係る半導体発光素子は、基板 11の周縁部にコア 11aが位置 するように形成している。このため、 n側電極 13が半導体層 12の周縁部に配置される 。従って、 n側電極 13を形成する領域を形成するために除去しなければならない発 光層 122の面積は僅かである。その結果、発光面積を広く確保することが可能となり 、高輝度化を図ることができる。特に本実施形態の半導体発光素子は n側電極 13が 半導体層 12の角部に形成されて!ヽるため、基板 11の平面形状を方形状にすれば、 広い発光面積を確保し、高輝度化を図ることができる。
[0030] 以下に、第 1の実施形態に係る半導体発光素子の製造方法について図面を参照 して説明する。図 2〜5は本実施形態の半導体発光素子の製造方法を工程順に示し ている。
[0031] まず、図 2 (a)に示すように、 GaNからなるウェハ 15を準備する。ウェハ 15は、周期 的に形成された複数のコア 11aを有している。続いて、ウェハ 15の上に n型層 121、 発光層 122及び p型層 123を順次ェピタキシャル成長し、半導体層 12となるェピタキ シャル層 16を形成する。ェピタキシャル層 16におけるコア 1 laの上に形成された部 分は、他の部分と比べて結晶欠陥が集中した欠陥集中部 12aとなる。さらに、化学気 相堆積 (CVD)法、スパッタ法又は真空蒸着法等を用いて、厚さが 0. 5 m程度の 酸化シリコン (SiO )膜をェピタキシャル層 16の上に形成した後、フォトリソグラフィを
2
用いて SiO膜をパターニングし、 SiOマスクパターン 171を形成する。この際に、欠
2 2
陥集中部 12aが露出するように SiOマスクパターン 171を形成する。
2
[0032] 次に、図 2 (b)に示すように、反応性イオンエッチング (RIE)法を用いて、ェピタキシ ャル層 16の結晶成長面力 p型層 123、発光層 122及び n型層 121の一部を除去す ることにより欠陥集中部を含む領域に凹部を形成する。凹部を形成した後、 SiO
2マス クパターン 171をエッチングにより除去する。
[0033] 次に、図 2 (c)に示すように、少なくとも凹部及びその周囲を覆うレジストパターン 17 2を形成する。
[0034] 次に、図 2 (d)に示すように、レジストパターン 172をマスクとして p側電極材料 141 をウェハ上のほぼ全面に蒸着する。
[0035] 次に、図 3 (a)に示すように、レジストパターンをリフトオフすることにより、 p側電極 14 を形成する。
[0036] 次に、図 3 (b)に示すように、凹部を露出するレジストパターンを形成した後、 n型電 極材料をウェハ上のほぼ全面に蒸着した後、レジストパターンをリフトオフすることに より n側電極 13を形成する。なお、 p側電極 14と n側電極 13とを形成する順序は逆に してちよい。 [0037] 次に、図 4 (a)及び (b)に示すようにして、ウェハ 15の裏側面の研削及び研磨を行 う。この研削及び研磨は、ワックス 181が塗布されたセラミック円盤 182に結晶成長面 側を下に配置することで、ウェハ 15の裏側面を上にする。そしてウェハ 15の裏面側 を研磨装置で、所定の厚み及び表面粗さの面に研磨する。これにより、ウェハ 15の ダイシングを安定して行うことが可能なる。
[0038] 次に、図 5 (a)に示すように、研磨が終了したウェハ 15を粘着シート 19に貼り付けレ ーザスクライブによりスクライビングを行う。そして図 5 (b)に示すようにブレイキングに より所定のチップ形状に分離する。チップのサイズによっては研削及び研磨を省略す ることも可能である。チップ分離の際に発生した付着物を除去するために必要に応じ て酸洗浄及び純水洗浄を行う。これにより、コア 11aの上側に n側電極 13が形成され た半導体発光素子が実現できる。
[0039] このように、半導体層 12となるェピタキシャル層 16を形成するウェハ 15として、コア 11aが周期的に形成されているものを用いることにより、コア 11aの位置に合わせて 容易に n側電極 13を形成する位置を決定することができる。従って、限られたウェハ 15のサイズの中で、できるだけ多くの半導体発光素子 10を製造することができる。
[0040] (第 2の実施形態）
以下に、本発明の第 2の実施形態について図面を参照して説明する。図 6 (a)及び (b)は第 2の実施形態に係る半導体発光素子であり、（a)は平面構成を示し、（b)は（ a)の VIb— VIb線における断面構成を示している。図 6において図 1と同一の構成要 素には同一の符号を附すことにより説明を省略する。
[0041] 図 6に示すように、本実施形態の半導体発光素子は、コア 11aが基板 11のほぼ中 央に形成されている。これにより、 n側電極 13が半導体層 12の中央部に配置される こと〖こなる。これにより、 p側電極 14からの電流は、 p側電極 14全体から p型層 123、 発光層 122及び n型層 121を通過して半導体層 12の中央部にある n側電極 13へと 流れる。従って、本実施形態の発光素子は電流の広がりが良好となり、駆動電圧が 低減する。なお、コア 11aは基板の完全に中央に位置している必要はない。
[0042] 本実施形態に係る半導体発光素子は、コア 11aが円柱状に形成されているため、 n 側電極 13の形状をコア 11aよりも一回り大きい円形状としている。 n側電極 13をコア 1 laと同じ大きさの円形状とした場合には、 n側電極 13に流れる全ての電流がコア 11a を通過するため、駆動電圧が上昇してしまう。本実施形態の半導体発光素子は n側 電極 13の形状をコア 11aよりも大きな円形状としているため、 p型層 123からの電流 力 Sコア 11aを通過することなく n側電極 23に流れる。これにより、高い電流拡散性を確 保できる。しかし、 n側電極 13を大きくし過ぎると、発光領域が減少するため、 n側電 極 13の大きさはコア 11aに対して適宜決定することが好ましい。これにより、 p側電極 14の面積を広げ、発光領域となる面積をより大きく確保することが可能となる。なお、 n側電極 13を円形状としたが、方形状又は六角形状をはじめとする多角形状等とし てもよい。また、コア 11aの形状も円柱状に限らない。
[0043] 第 1の実施形態及び第 2の実施形態において、 n側電極 13は n型層 121の上に形 成されているが、リセス部において基板 11を露出させ、基板 11の上に直接形成して もよい。また、 n側電極 13とコア 11aとが完全に重なるように形成した例を示した力 n 側電極 13とコア 11aとがずれており、コア 11aの一部が n側電極 13に覆われていなく ても問題ない。
産業上の利用可能性
[0044] 本発明の半導体発光素子は、生産効率を低下させることなぐ欠陥集中領域による 半導体発光素子の電気的特性の悪ィ匕を抑えた半導体発光素子を実現でき、特に結 晶欠陥密度が高い欠陥集中領域を有する基板に形成された半導体発光素子及び その製造方法等として有用である。

Claims

請求の範囲
[1] 他の領域よりも結晶欠陥密度が高い欠陥集中領域を有する基板と、
前記基板の上に形成された半導体層と、
前記欠陥集中領域の上に形成された第 1の電極と、
前記半導体層の上に形成された第 2の電極とを備えていることを特徴とする半導体 発光素子。
[2] 前記半導体層は、前記基板側から順次形成された n型層、発光層及び p型層を含 み、
前記第 1の電極は前記 n型層の上に形成され、
前記第 2の電極は、前記 p型層の上に形成されていることを特徴とする請求項 1に 記載の半導体発光素子。
[3] 前記欠陥集中領域は、前記基板の周縁部に形成されていることを特徴とする請求 項 1に記載の半導体発光素子。
[4] 前記基板の周縁部は、前記基板の角部であることを特徴とする請求項 3に記載の 半導体発光素子。
[5] 前記欠陥集中領域は、前記基板の中央部に形成されていることを特徴とする請求 項 1に記載の半導体発光装置。
[6] 前記基板は、前記欠陥集中領域が周期的に配列されたウェハから切り出されたも のであることを特徴とする請求項 1から 5のいずれか 1項に記載の半導体発光装置。
[7] 複数の欠陥集中領域が周期的に配列されたウェハを準備する工程と、
前記ゥヱハの上に半導体層を形成する工程と、
前記欠陥集中領域の上に第 1の電極を形成する工程と、
前記半導体層の上に第 2の電極を形成する工程とを備えていることを特徴とする半 導体発光素子の製造方法。
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