JP6354932B2 - 発振回路、発振器、電子機器および移動体 - Google Patents

発振回路、発振器、電子機器および移動体 Download PDF

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Description

本発明は、発振回路、発振器、電子機器および移動体に関する。
近年、シリアルインターフェースを備えた発振器が用いられることがある。このような発振器では、発振器内のレジスターをシリアルインターフェースで操作することで、例えばＰＬＬ（phase locked loop）の逓倍数設定等を変更して出力周波数を変えるといった使い方が可能である。
例えば非特許文献１には、出力周波数を設定するパラメーターをアドレス１４〜１８のレジスターに記憶すること、アドレス１３５、１３７のレジスターに所定のデータを書くことで出力周波数を変更するタイミングを制御できることが書かれている（非特許文献１の１８ページ参照）。
特開平０５−２８４０２１号公報 特開２００６−５４８９号公報 特開２０１３−９８８７２号公報
"Ｓｉ５７０ データ・シート"、［online］、シリコン・ラボラトリーズ社（Silicon Laboratories）、［平成２５年９月３０日検索］、インターネット＜URL：http://www.silabs.com/Support%20Documents/TechnicalDocs/si570.pdf＞
ここで、発振器が例えば網同期を構成する装置に用いられる場合、変調帯域を高める必要がある。網同期は各装置のクロックを高精度かつ素早く一致させる必要があるため、これを構成する発振器には高い変調帯域が必要とされる。
変調帯域を高めるには、パラレルインターフェースを用いたり、アナログ信号を用いたりする方法もある。しかし、パラレルインターフェースを用いると発振器の端子数が多くなり小型化の要請に反する。また、アナログ信号を用いると、アナログ素子の経年変化や温度による特性変化に基づく周波数偏差等の問題が生じるため、各装置のクロックを高精度に一致させることが困難になる。そこで、シリアルインターフェースを用いて、かつ変調帯域を高めることが好ましい。
発振器がシリアルインターフェースを用いる場合、出力周波数を変更するのに必要な送信データを減らすことで、変調帯域を高めることができる。例えば、特許文献１および特許文献２の発明は、ＰＬＬの設定を符号化することで送信情報量を抑える。しかし、これらの発明では、符号化による送信データ量の圧縮のために、ＰＬＬの状態設定数、すなわち出力周波数を決定する分周比の組み合わせの数を限定している。分周比の組み合わせの限定は、クロックを高精度に一致させることを困難にするため、特許文献１または特許文献２に開示された技術を適用しても、網同期に適した発振器を実現することは難しい。
また、特許文献３の発振器は、公称周波数に対する比率をシリアルインターフェース経
由で設定することで出力周波数を調整する。特許文献３の発振器は、使用範囲に応じて可変幅を設定し、その可変幅の中で、特許文献１および特許文献２の発明と比べて高精度な周波数の設定が可能である。しかし、例えば電源投入時に周波数調整が実行されることを想定しており（特許文献３の００２９段落）連続的な周波数変更が困難である。例えば、公称周波数に対する比率を記憶する第２のレジスターは、高精度に周波数の設定を行う要請に応えるため３つのアドレスに分割されており（特許文献３の図４）、周波数を変更するためには、３つのアドレスすべての情報を書き換える必要があるため、変調帯域を低くする要因となる。
本発明は、以上の事を鑑みてなされたものであり、本発明のいくつかの態様によれば、出力周波数を高い変調帯域で高精度に調整でき、かつ出力周波数の変更のタイミングを調整可能な発振回路、発振器、電子機器および移動体を提供することができる。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。
［適用例１］
本適用例に係る発振回路は、発振素子を発振させて発振信号を生成する発振回路であって、前記発振信号の周波数を設定する周波数設定データと、前記周波数設定データに基づいて前記発振信号の周波数を変更するタイミングを与える周波数変更データと、をシリアル転送によって受け取る通信部と、前記通信部が受け取った前記周波数設定データ、前記周波数変更データが記憶されるレジスターと、を含み、前記周波数設定データが記憶されるレジスターのアドレスと、前記周波数変更データが記憶されるレジスターのアドレスとが、連続している。
本適用例に係る発振回路によれば、周波数設定データが記憶されるレジスターと、周波数変更データが記憶されるレジスターのアドレスとが連続している。例えばＩ２Ｃを用いたシリアル通信では、マスターが連続してデータを送るとスレーブでアドレスが自動的にインクリメントされるので、連続したアドレスのレジスターに連続書き込みが可能である。本適用例に係る発振回路がＩ２Ｃのスレーブである場合、周波数設定データをレジスターに記憶した後、新たにアドレス設定を要求することなく、周波数変更データをレジスターに記憶できる。途中でアドレス設定を要求しないため、発振信号の周波数を設定するのに必要な転送データの量を減らすことができ、変調帯域を高めることができる。また、デジタル信号を用いており、周波数設定データのビット長を調整することで高精度な出力周波数の調整が可能である。また、周波数変更データを用いることで、出力周波数の変更のタイミングを調整可能であり、周波数変更データの一部が変更された状態で意図しない周波数の発振信号が出力されるという問題も生じない。
［適用例２］
本適用例に係る発振回路は、発振素子を発振させて発振信号を生成する発振回路であって、前記発振信号の周波数を設定する周波数設定データを、シリアル転送によって受け取る通信部と、前記通信部が受け取った前記周波数設定データを、前記シリアル転送の転送単位で分割して記憶するレジスターと、を含み、前記周波数設定データが記憶されるレジスターのうち、所定のアドレスのレジスターへ前記周波数設定データが書き込まれることによって、前記周波数設定データに基づいて前記発振信号の周波数が変更される。
本適用例に係る発振回路によれば、周波数変更データが記憶されるレジスターのうち、所定のアドレスのレジスターへ前記周波数設定データが書き込まれることで発振信号の周波数が変更されるので、シリアル転送の転送順によって出力周波数の変更のタイミングを
調整可能である。例えば、周波数変更データが記憶されるレジスターのうちアドレスが最も大きいものを上記の所定のアドレスとすれば、本適用例に係る発振回路がＩ２Ｃのスレーブである場合、アドレスの自動インクリメントによって、全ての周波数設定データが書き込まれてから出力周波数が変更されることになる。そのため、周波数変更データの一部が変更された状態で意図しない周波数の発振信号が出力されるという問題も生じない。また、デジタル信号を用いており、周波数設定データのビット長を調整することで高精度な出力周波数の調整が可能である。そして、出力周波数の変更のタイミングを指示する専用のデータを転送する必要がないので、発振信号の周波数を設定するのに受け取るデータを減らすことができ、変調帯域を高めることができる。
［適用例３］
上記適用例に係る発振回路において、前記通信部は、第１設定データおよび第２設定データを含む前記周波数設定データを受け取り、前記発振信号の変更前の周波数と変更後の周波数との差が、前記第１設定データと前記第２設定データとを乗じた値で与えられてもよい。
［適用例４］
上記適用例に係る発振回路において、前記通信部は、第１設定データおよび第２設定データを含む前記周波数設定データを受け取り、前記発振信号の変更前の周波数と変更後の周波数との差が、前記第１設定データと前記第２設定データとを乗じた値で与えられ、前記所定のアドレスのレジスターは、前記第１設定データが記憶されるレジスターであってもよい。
本適用例に係る発振回路によれば、周波数設定データは変更前後の周波数の差を表すものであり、第１設定データと前記第２設定データとを含む。そのため、周波数設定データによって、出力周波数を定める計算式のパラメーターをすべて指定する場合と比べて、発振信号の周波数を設定するのに受け取るデータをさらに減らすことができ、変調帯域を高めることができる。
このとき、第１設定データが記憶されるレジスターのアドレスを、上記の所定のアドレスとすれば、出力周波数の変更のタイミングを指示する専用のデータを転送する必要がないので、さらに発振信号の周波数を設定するのに受け取るデータを減らして変調帯域を高めることができる。
［適用例５］
上記適用例に係る発振回路において、前記第２設定データは、前記第１設定データのシフト量を定めるデータであってもよい。
本適用例に係る発振回路によれば、第１設定データと前記第２設定データとの乗算を、乗算器でなくビットシフターで実現できるので、回路規模の増大を抑え、小型の発振回路を実現できる。
［適用例６］
本適用例に係る発振器は、前記適用例に係る発振回路と、前記発振素子と、を含む。
［適用例７］
本適用例に係る電子機器は、前記適用例に係る発振回路、または前記適用例に係る発振器を含む。
［適用例８］
本適用例に係る移動体は、前記適用例に係る発振回路、または前記適用例に係る発振器を含む。
本適用例に係る発振器、電子機器、移動体によれば、上記適用例に係る発振回路を含むので、その出力周波数を高い変調帯域で高精度に調整でき、かつ出力周波数の変更のタイミングを調整可能である。そのため、所望の周波数を直ちに得られる発振器、電子機器および移動体を提供することができる。
第１実施形態の発振回路を含む発振器のブロック図。 第１実施形態の発振回路のレジスターマップを例示する図。 第１実施形態の発振回路との通信手順を例示する図。 第２実施形態の発振回路を含む発振器のブロック図。 第２実施形態の発振回路のレジスターマップを例示する図。 第２実施形態の発振回路との通信手順を例示する図。 第３実施形態の発振回路を含む発振器のブロック図。 第３実施形態の発振回路のレジスターマップを例示する図。 第３実施形態の発振回路との通信手順を例示する図。 第４実施形態の発振回路を含む発振器のブロック図。 第４実施形態の発振回路のレジスターマップを例示する図。 第４実施形態の発振回路との通信手順を例示する図。 電子機器の機能ブロック図。 電子機器の一例であるジッタクリーナーのブロック図。 電子機器のＣＰＵが行うシリアル通信のフローチャート。 電子機器のＣＰＵが行う別のシリアル通信のフローチャート。 移動体の一例を示す図。 比較例の発振回路のレジスターマップを例示する図。 比較例の発振回路との通信手順を例示する図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．発振回路、発振器
１．１．第１実施形態
１．１．１．全体構成について
図１は、第１実施形態の発振回路１２を含む発振器２００のブロック図である。発振回路１２は、発振素子を発振させて発振信号１２４を生成する発振部２２０と、発振部２２０から発振信号１２４を受け取って所定の出力形式に変換して出力する出力部２２１と、外部とのシリアル通信を行う通信部２２２と、シリアル通信によって外部から更新可能なレジスターを含む記憶部２２３と、を含む。
本実施形態では、発振素子としてはＡＴカットの水晶振動子２６を用いているが、これに限定されるものではなく、例えばＳＣカットの水晶振動子、音叉型水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振子、その他の圧電振動子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。
発振回路１２は発振器２００の一部を構成する。発振器２００としては、ＳＰＸＯ(simple packaged crystal oscillator:水晶発振器)、ＴＣＸＯ（temperature compensated c
rystal oscillator：温度補償型発振器）、ＶＣＸＯ（voltage-controlled crystal oscillator：電圧制御型発振器）、ＯＣＸＯ（oven-controlled crystal oscillator：恒温型発振器）といった圧電発振器（水晶発振器等）や、ＳＡＷ発振器、シリコン発振器、原子発振器等が挙げられる。本実施形態の発振回路１２は、ＳＰＸＯの一部を構成するとして説明する。ここで、発振器２００と発振回路１２の構成要素の違いは水晶振動子２６だけであり、発振回路１２と水晶振動子２６とを備えたものが発振器２００である。以下では特に断ることなく、発振器２００についての説明をもって、発振回路１２の説明とすることがある。
図１のように、発振回路１２は集積回路（Integrated Circuit、ＩＣ）化されて、水晶振動子２６と接続するための端子Ｔ１、Ｔ２を備えていてもよい。図１では、端子Ｔ１側の入力信号をＸＩ、端子Ｔ２側の出力信号をＸＯとしている。発振回路１２は、発振信号１２４を差動出力するための端子Ｔ３、Ｔ４を備えていてもよい。ここで、端子Ｔ３側の非反転出力信号をＯＵＴＰ、端子Ｔ４側の反転出力信号をＯＵＴＮとする。発振回路１２は、それぞれ電源電圧ＶＣＣ、接地電圧ＧＮＤを供給するための端子Ｔ５、Ｔ６を備えていてもよい。発振回路１２は、２線式のシリアルインターフェースの端子Ｔ７、Ｔ８を備えていてもよい。本実施形態ではシリアルインターフェースの方式としてＩ２Ｃ（Inter-Integrated Circuit）を用いており、端子Ｔ７側のシリアルデータをＳＤＡ、端子Ｔ８側のシリアルクロックをＳＣＬとする。
なお、発振回路１２は水晶振動子２６を含めて一体化されて、パッケージングされた発振器２００を構成してもよい。また、シリアルインターフェースの方式としては、連続したデータ書き込みの場合にアドレスを自動でインクリメントする（またはデクリメントする）ものであれば、Ｉ２Ｃ以外の方式が用いられてもよい。このとき、２線式のシリアルインターフェースに限らず、１線式、または３線式以上のシリアルインターフェースが用いられてもよい。また、本実施形態では、発振信号１２４を差動出力しているが、シングルエンド出力であってもよい。
１．１．２．発振部および出力部について
発振部２２０は、水晶振動子２６を発振させて基発振信号１２２（発振信号１２４の基となる信号）を生成するメイン回路部と、フラクショナルＮ−ＰＬＬ（図１のｆｐｌｌ）と、デルタシグマ変調器１２２０と、フラクショナルＮ−ＰＬＬから受け取った信号を分周して発振信号１２４として出力する出力分周器ＯＤを含む。
メイン回路部は、アナログ反転増幅器として機能する帰還抵抗２８を備えたインバーター２４と、容量素子４３、４４とが、図１のように接続されて構成されている。インバーター２４の入力側、出力側は、それぞれ端子Ｔ１、Ｔ２を介して水晶振動子２６と接続されており、水晶振動子２６を発振させて基発振信号１２２を生成する。
フラクショナルＮ−ＰＬＬ（図１のｆｐｌｌ）は、ＶＣＯ１２１４の出力を分周する分周器１２１５の分周比を切り替えることにより、平均的には整数のＮＩＮＴとＮＩＮＴ＋１との間の小数である分周比を実現するＰＬＬである。フラクショナルＮ−ＰＬＬはＰＦＤ１２１１（Phase Frequency Detector：位相周波数比較器）、ＣＰ１２１２（Charge Pump：チャージポンプ）、ＬＰＦ１２１３（Low-Pass Filter：ローパスフィルター）、ＶＣＯ１２１４（Voltage-Controlled Oscillator：電圧制御発振器）、分周器１２１５を含む。また、デルタシグマ変調器１２２０は、分周器１２１５の分周比の切り替えを指示する信号を生成する。
ＰＦＤ１２１１は、基準信号として基発振信号１２２を受け取り、分周器１２１５から受け取る帰還信号との位相差を検出し、位相差に応じてＵＰ信号、ＤＯＷＮ信号を出力す
る。ＣＰ１２１２は、ＵＰ信号、ＤＯＷＮ信号に応じた値の電流を出力する。ＬＰＦ１２１３は、その電流から高周波雑音成分を取り除き、電圧に変換する事でＶＣＯ１２１４を制御する。ＶＣＯ１２１４はＬＰＦ１２１３から出力される制御用電圧に応じて出力周波数を変化させる。分周器１２１５はＶＣＯ１２１４の出力信号を分周してＰＦＤ１２１１へ帰還信号として出力する。
デルタシグマ変調器１２２０は、分周比の設定により、分周器１２１５における分周比を、ＮＩＮＴとＮＩＮＴ＋１とで時間的に切り替える。基準信号（基発振信号１２２）の周波数をＦＲＥＦ、分周比の整数部分をＮＩＮＴ、分数部分（小数点以下の部分）をＮＦＲＡＣ／２ｍとすると、ＶＣＯ１２１４の出力信号の周波数ＦＶＣＯは、以下の式（１）で表される。
Figure 0006354932
 なお、“ｍ”はＮＦＲＡＣのビット数であり、ＮＦＲＡＣ／２ｍは１未満の値となる。例えば、ＮＦＲＡＣは２４ビット（ｍ＝２４）の値であってもよい。また、ＮＩＮＴは例えば６ビットの値であってもよい。
また、デルタシグマ変調器１２２０を用いることによって、非周期的に分周比を切り替えることができるため、切り替えの周期に応じた固有のスプリアスであるフラクショナルスプリアスが生じ難いという利点がある。なお、デルタシグマ変調器１２２０に代えてアキュムレータを用いるアキュムレータ型のフラクショナルＮ−ＰＬＬが使用されてもよい。
出力分周器ＯＤは、フラクショナルＮ−ＰＬＬから受け取った信号を分周して発振信号１２４として出力する。出力分周器ＯＤの分周比をＯＤＩＶとすると、発振信号１２４の周波数ＦＯは、以下の式（２）で表される。
Figure 0006354932
出力部２２１は、発振信号１２４を出力バッファーＯＢＵＦによって差動信号に変換して出力する。本実施形態の発振回路１２は、端子Ｔ３から非反転出力信号ＯＵＴＰを、端子Ｔ４から反転出力信号ＯＵＴＮを出力する。
１．１．３．通信部および記憶部について
上記のように、発振信号１２４の周波数ＦＯは、式（２）のパラメーターであるＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶによって変化させることができる。このことは、発振回路１２で様々な周波数の発振信号１２４を生成することを可能にし、ユーザーにとって使い勝手のよい発振回路１２を提供する。ここで、端子の数を大きく増加させることなく、これらのパラメーターを更新するために、本実施形態の発振回路１２ではシリアルインターフェースの方式として２線式のシリアル通信であるＩ２Ｃを用いる。発振回路１２は、Ｉ２Ｃを用いた通信で、１つのスレーブとして扱われる。
通信部２２２は、受け取ったシリアルデータをパラレルに変換し、また、発振回路１２
から出力するデータをシリアルデータに変換する。図１のように、通信部２２２は式（２）のパラメーターを受け取ると、記憶部２２３に出力し、レジスターの値を更新する。記憶部２２３には、ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶのそれぞれを記憶するレジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶが含まれている。なお、上記のパラメーターのＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶは、本発明の周波数設定データに対応する。
ここで、発振信号１２４の周波数ＦＯを高精度に調整するため、ＮＦＲＡＣは例えば２４ビットといった、Ｉ２Ｃの転送単位（８ビット）よりも大きいビット数を有する。そのため、ＮＦＲＡＣは複数回に分けて転送される必要がある。また、ＮＩＮＴ、ＯＤＩＶについてもＮＦＲＡＣと同時に転送することができず、別途転送する必要がある。そのため、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶの値を更新する過程で、以前のパラメーターと新しいパラメーターとが混在する状態が生じる。
仮に、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶの値がそのままデルタシグマ変調器１２２０、出力分周器ＯＤで用いられるとする。このとき、発振回路１２の動作中に発振信号１２４の周波数ＦＯを変更すると、以前のパラメーターと新しいパラメーターとが混在する状態が生じるため、意図しない周波数の発振信号１２４が出力される可能性がある。これは、発振回路１２の非反転出力信号ＯＵＴＰ、反転出力信号ＯＵＴＮをクロックとして用いるシステム全体の動作を不安定にする可能性があるため、回避しなければならない。
そこで、記憶部２２３は、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶとは別に、ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶのそれぞれを記憶する同名のレジスター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）を含み、これらのレジスターの値がデルタシグマ変調器１２２０、出力分周器ＯＤで用いられる。レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶは、変更されたパラメーター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）を一時的に記憶する。そして、適切なタイミングでレジスターＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶが、それぞれレジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶの値を受け取る。適切なタイミングとは、変更されたパラメーターの全てが、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶに書かれた後である。
記憶部２２３は、ＮＥＷＦを記憶する同名のレジスター（ＮＥＷＦ）を有する。ＮＥＷＦは例えば１ビットの信号であって、ＮＥＷＦが“０”から“１”へと変化した場合に、レジスターＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶはそれぞれレジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶの値を受け取る。つまり、Ｉ２Ｃのマスター（例えば、発振回路１２の外部のＣＰＵ）は、変更するパラメーターの全てをレジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶに書いた後で、値が“０”であったレジスターＮＥＷＦに“１”を書くことで、意図しない周波数の発振信号１２４が出力されることを回避できる。したがって、発振回路１２は、例えば十分大きなビットを有するＮＦＲＡＣといったパラメーターを用いて出力周波数（発振信号１２４またはその差動信号の周波数）を高精度に調整でき、かつ出力周波数の変更のタイミングをＮＥＷＦによって調整可能である。なお、ＮＥＷＦは、本発明の周波数変更データに対応する。また、図１では回路の図示を省略しているが、レジスターＮＥＷＦの値は“１”に変化して、レジスターＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶはそれぞれレジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶの値を受け取る動作が完了すると、“０”に戻るものとする。
１．１．４．比較例のレジスターアドレス
発振回路１２が、例えば網同期を構成する装置に用いられる場合、高精度に周波数が連続的に指定できるのと同時に、その変調帯域を高める必要がある。例えば、必要とされる変調帯域が４ｋＨｚの場合、１秒間に４０００回、出力周波数を調整する必要がある。Ｉ
２ＣのシリアルクロックＳＣＬは、例えば４００ｋＨｚであるから、周波数の設定（周波数の変更）に必要なパラメーターの転送量を減らして変調帯域を高める必要がある。
ここで、本実施形態の発振回路１２と対比するために比較例の発振器について説明する。比較例の発振器は、本実施形態の発振回路１２と同じ構成であるが、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶ、ＮＥＷＦがマッピングされているアドレスに違いがある。
図１８は、比較例の発振回路のレジスターマップを示す図である。レジスターＵ＿ＯＤＩＶは、アドレスが１０であるレジスター名“Ｆｒｅｑ００”の下位４ビットに割り当てられている。レジスターＵ＿ＮＩＮＴは、アドレスが１１であるレジスター名“Ｆｒｅｑ０１”の下位６ビットに割り当てられている。レジスターＵ＿ＮＦＲＡＣは、転送単位である８ビットで分割されて、アドレスが１２、１３、１４（それぞれ、レジスター名は“Ｆｒｅｑ０２”、“Ｆｒｅｑ０３”、“Ｆｒｅｑ０４”）に割り当てられている。具体的には、レジスターＵ＿ＮＦＲＡＣのビット２３〜１６はアドレス１２に、ビット１５〜８はアドレス１３に、ビット７〜０はアドレス１４に割り当てられている。
ここで、比較例の発振回路では、レジスターＮＥＷＦは、アドレスが１００であるレジスター名“ＳｙｓＣｔｒｌ”のｂｉｔ２に割り当てられている。つまり、アドレスに関して、レジスターＮＥＷＦは、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶと不連続にマッピングされている。
Ｉ２Ｃを用いたシリアル通信では、マスター（例えばＣＰＵ）が連続してデータを送るとスレーブ（例えば比較例の発振回路、本実施形態の発振回路１２）でアドレスが自動的にインクリメントされるので連続書き込みが可能である。しかし、アドレスが不連続であるレジスターに書き込みを行う場合には、再度レジスターのアドレスを指定する手順が必要になる。
図１９は、比較例の発振回路との通信手順を示す図である。この例で、マスターは、ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶの全てを変更し、ＮＥＷＦを“０”から“１”へと変化させて出力周波数に反映させる。図１９のように、マスターは、まずスタートコンディション（図１９のＳ）にすることで通信を開始する。スタートコンディションは、シリアルクロックＳＣＬがハイレベルの時に、シリアルデータＳＤＡをハイレベルからローレベルに遷移させる状態である。
マスターは、比較例の発振回路を指定する７ビットのスレーブアドレスおよびライト信号（図１９のＷ）を出力する。正しいスレーブアドレスを指定している場合には、比較例の発振回路はＡＣＫ信号（図１９のＡ）を出力する。その後、マスターは、ライトするレジスターのアドレスのうち最も小さいものを指定し（図１９の例では“１０”、すなわち“Ｆｒｅｑ００”のアドレス）、その後“Ｆｒｅｑ００”から“Ｆｒｅｑ０４”のデータ（図１９のデータ（Ｆｒｅｑ００）〜データ（Ｆｒｅｑ０４））を連続して出力する。なお、比較例の発振回路は、８ビットのレジスターアドレスやデータを受け取る毎にＡＣＫ信号を出力する。比較例の発振回路は、内部でレジスターアドレスを自動的にインクリメントして、アドレス１０〜１４のレジスターのデータを更新する。
次に、マスターは、ＮＥＷＦを“０”から“１”へと変化させて、更新されたパラメーターを出力周波数に反映させる必要がある。しかし、レジスターＮＥＷＦは、“Ｆｒｅｑ０４”とアドレスが連続していない“ＳｙｓＣｔｒｌ”に割り当てられているため、マスターは、ストップコンディション（図１９のＰ）にして、この通信を一度停止させる必要がある。なお、ストップコンディションは、シリアルクロックＳＣＬがハイレベルの時に
、シリアルデータＳＤＡをローレベルからハイレベルに遷移させる状態である。
そして、マスターは、再びスタートコンディションにすることで通信を開始し、７ビットのスレーブアドレスおよびライト信号を出力した後に、“ＳｙｓＣｔｒｌ”のアドレスである１００を指定する（図１９のレジスターアドレス（１００））。そして、レジスターＮＥＷＦが“１”となるようにデータを出力する（図１９のデータ（ＳｙｓＣｔｒｌ））。
比較例の発振回路では、マスターがストップコンディションで一度通信を停止して、その後に再開する必要があった。また、スレーブアドレスやレジスターアドレスを２回指定する必要があり、重複する部分（図１９のＲＰで示す部分）が存在する。
１．１．５．本実施形態のレジスターアドレス
一方、図２は本実施形態の発振回路１２のレジスターマップを示す図である。なお、図１８と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２のレジスターマップは、比較例とは異なり、レジスターＮＥＷＦが割り当てられている“ＳｙｓＣｔｒｌ”のアドレスが１５である。つまり、レジスターＮＥＷＦは、レジスターＵ＿ＮＦＲＡＣと連続してマッピングされている。
なお、レジスターＮＥＷＦは、本実施形態のように自動的にアドレスがインクリメントされるシリアル通信を用いる場合には、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶがマッピングされている最後のアドレスの次にマッピングする。別の実施形態として、自動的にアドレスがデクリメントされるシリアル通信を用いる場合には、レジスターＮＥＷＦは、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶがマッピングされている最初のアドレスの１つ前にマッピングする。
また、式（２）のようにＮＦＲＡＣは小数部分を調整するパラメーターであって、ＮＦＲＡＣのＬＳＢ（Least Significant Bit）は、出力周波数のおおまかな調整を行う場合でも、微調整を行う場合でも変更される可能性が高い。そのため、ＮＦＲＡＣのＬＳＢを記憶するレジスター（図２の“Ｆｒｅｑ０４”）と“ＳｙｓＣｔｒｌ”のアドレスを連続させることが好ましい。例えば、出力周波数の微調整を行う場合に、“Ｆｒｅｑ０４”だけが変更されることがある。この場合でも、連続書き込みによって出力周波数を更新することが可能であり、マスターが通信を停止、再開して“ＳｙｓＣｔｒｌ”のアドレスを指定する必要はない。
図３は、本実施形態の発振回路１２との通信手順を示す図である。なお、図１９と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２では、比較例とは異なり、マスターが“ＳｙｓＣｔｒｌ”のアドレスを再度指定する必要はなく、自動インクリメント機能により“ＳｙｓＣｔｒｌ”まで連続してデータを書くことができる。図３に示すように、マスターは、データ（Ｆｒｅｑ０４）に続いて直ちにデータ（ＳｙｓＣｔｒｌ）を出力すればよい。このとき、比較例の通信手順で必要であった重複する部分（図１９のＲＰで示す部分）を省略することが可能になり、データの転送量を少なくして、出力周波数を変更するのに必要な通信時間を短縮できる。よって、本実施形態の発振回路１２では変調帯域を高めることができる。なお、図３は一例であり、マスターはデータ（Ｆｒｅｑ００）〜データ（Ｆｒｅｑ０４）の全てを出力する必要はなく、例えば図１５を参照して後述するように、データ（Ｆｒｅｑ０２）〜データ（Ｆｒｅｑ０４）やデータ（Ｆｒｅｑ０３）〜データ（Ｆｒｅｑ０４）などのように連続したアドレスのデータで、アドレスの大きい方の一部のデータを出力してもよい。
以上のように、本実施形態の発振回路１２は、例えば十分大きなビットを有するＮＦＲ
ＡＣといったパラメーターを用いて出力周波数を高精度に調整でき、かつ出力周波数の変更のタイミングをＮＥＷＦによって調整可能であり、ＮＥＷＦを上記のパラメーターと連続するアドレスとすることでデータの転送量を少なくして、変調帯域を高めることができる。
１．２．第２実施形態
図４は、第２実施形態の発振回路１２を含む発振器２００のブロック図である。図１と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２は、第１実施形態の発振回路１２と異なり、出力周波数の変更のタイミングをＮＥＷＦによらずに調整するので、記憶部２２３はレジスターＮＥＷＦを含まない。また、マスターはＮＥＷＦを送信する必要がないため、第１実施形態の発振回路１２よりもデータの転送量をさらに少なくできる。よって、本実施形態の発振回路１２では変調帯域をさらに高めることができる。
本実施形態の発振回路１２は、アドレス１４（本発明の所定のアドレスに対応）のレジスター“Ｆｒｅｑ０４”に、ＮＦＲＡＣのＬＳＢを含むデータ（ＮＦＲＡＣ［７：０］）が書かれた場合に、レジスターＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶがそれぞれレジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶの値を受け取り、新たなパラメーターを反映した出力周波数が得られる。
本実施形態の発振回路１２は、レジスター“Ｆｒｅｑ０４”が第１実施形態におけるレジスターＮＥＷＦの機能を兼ねる。よって、第１実施形態の発振回路１２よりもデータの転送量をさらに少なくでき、変調帯域をさらに高めることができる。
ここで、本実施形態の発振回路１２は、シリアル転送の転送順によって出力周波数の変更のタイミングを調整するものである。よって、意図しない周波数の発振信号が出力されないようにするために、変更するデータの最後でＮＦＲＡＣ［７：０］を書く必要がある。したがって、本実施形態のように自動的にアドレスがインクリメントされるシリアル通信を用いる場合には、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶがマッピングされている最後のアドレスが、第１実施形態におけるレジスターＮＥＷＦの機能を兼ねるようにしなければならない。
図５は本実施形態の発振回路１２のレジスターマップを示す図である。なお、図２、図１８と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２は、第１実施形態の発振回路１２と異なり、レジスターＮＥＷＦを含まない。また、レジスターＵ＿ＮＩＮＴ、Ｕ＿ＮＦＲＡＣ、Ｕ＿ＯＤＩＶがマッピングされている最後のアドレスは１４であり、対応するレジスター“Ｆｒｅｑ０４”にＮＦＲＡＣ［７：０］を書くことで新たなパラメーターに従う周波数に変更される。つまり、“Ｆｒｅｑ０４”が第１実施形態におけるレジスターＮＥＷＦの機能を兼ねる。
図６は、本実施形態の発振回路１２との通信手順を示す図である。なお、図３、図１９と同じ要素については同じ符号を付しており説明を省略する。図６のように、本実施形態の発振回路１２では、第１実施形態と比べて、マスターが“データ（ＳｙｓＣｔｒｌ）”を出力しないので、データの転送量をさらに少なくして、出力周波数を変更するのに必要な通信時間を短縮できる。よって、本実施形態の発振回路１２は変調帯域をさらに高めることができる。
なお、本実施形態の発振回路１２では、仮にＮＦＲＡＣ［７：０］については変更がないとしても、マスターは最後にデータ（Ｆｒｅｑ０４）を出力する必要がある。また、図６は一例であり、マスターはデータ（Ｆｒｅｑ００）〜データ（Ｆｒｅｑ０３）の全てを
出力する必要はなく、一部だけを出力してもよい。また、データ（Ｆｒｅｑ００）〜データ（Ｆｒｅｑ０３）を出力することなく、データ（Ｆｒｅｑ０４）だけを出力してもよい。
１．３．第３実施形態
図７は、第３実施形態の発振回路１２を含む発振器２００のブロック図である。図１、図４と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２は、第１実施形態、第２実施形態の発振回路１２と異なり、マスターは、現在の出力周波数との差を与えるパラメーターであるＣＯＥＦとＡＤＳＵＢを指定する。そして、本実施形態の発振回路１２は演算部２２４を含み、演算部２２４がＣＯＥＦとＡＤＳＵＢから、新たな周波数を定めるパラメーター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）を計算して出力する。よって、マスターは、周波数設定データとしては、ＣＯＥＦおよびＡＤＳＵＢの少なくとも一方を出力すればよいため、第１実施形態、第２実施形態の発振回路１２よりもデータの転送量をさらに少なくできる。よって、本実施形態の発振回路１２では変調帯域をさらに高めることができる。
第１実施形態、第２実施形態では、マスターが式（２）に基づいて、所望する出力周波数から必要なパラメーター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）を計算して出力していた。このとき、高精度に調整できるようにするため、ＮＦＲＡＣは例えば２４ビットといった、Ｉ２Ｃの転送単位（８ビット）よりも大きいビット数を有していた。よって、ＮＦＲＡＣだけでも複数回の転送が必要であった。
本実施形態の発振回路１２では、マスターが現在の出力周波数との差を与えるパラメーターであるＣＯＥＦとＡＤＳＵＢを指定する。本実施形態の発振回路１２では、新しい周波数（本発明の「変更後の周波数」に対応）を現在の出力周波数（本発明の「変更前の周波数」に対応）との差で表すので、ＣＯＥＦとＡＤＳＵＢのビット数を小さくできる。ＣＯＥＦとＡＤＳＵＢは、例えばそれぞれ８ビットの値であってもよい。特に、ＡＤＳＵＢのビット数はＩ２Ｃの１回の転送ビット数と同じ８ビットであることが、変調帯域の高速化と高精度の周波数設定の両立にとって望ましい。このとき、ＡＤＳＵＢは例えば−１２８〜＋１２７の間の整数をとり、ＣＯＥＦはその係数である。後述するように、現在の出力周波数との差はＡＤＳＵＢとＣＯＥＦとを乗じたものになる。例えば、大きく周波数を変化させる場合（粗い調整を行う場合）にＣＯＥＦは大きな値（例えば１２８）に設定され、周波数をそれほど変化させない場合（微調整を行う場合）にＣＯＥＦは小さな値（例えば１）に設定される。なお、ＡＤＳＵＢおよびＣＯＥＦは本発明の周波数設定データに対応する。そして、ＡＤＳＵＢは本発明の第１設定データに対応し、ＣＯＥＦは本発明の第２設定データに対応する。
マスターは、ＣＯＥＦをあらかじめ設定しておき、ＡＤＳＵＢを指定することで出力周波数を調整する。つまり、粗い調整を行う段階では、ＣＯＥＦを大きな値に設定しておきＡＤＳＵＢを調整量に応じて変更し、微調整を行う段階では、ＣＯＥＦを小さな値に設定しておきＡＤＳＵＢを調整量に応じて変更する。つまり、第１実施形態、第２実施形態のパラメーター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）に代えて、マスターはＡＤＳＵＢを出力する。なお、マスターは必要に応じてＣＯＥＦを変更してもよい。また、マスターはＮＥＷＦも出力するが、ＮＥＷＦは第１実施形態と同じであり説明を省略する。
記憶部２２３は、ＣＯＥＦ、ＡＤＳＵＢ、ＮＥＷＦのそれぞれを記憶する同名のレジスター（ＣＯＥＦ、ＡＤＳＵＢ、ＮＥＷＦ）を含み、レジスターＣＯＥＦ、ＡＤＳＵＢの値が演算部２２４で用いられる。
演算部２２４は、乗算部２３０、加算部２３１、パラメーター計算部２３２を含む。乗
算部２３０は、レジスターＣＯＥＦ、ＡＤＳＵＢの値を乗じて、新しい出力周波数と現在の出力周波数との差（以下、差分値とする）を計算する。ここで、本実施形態のＣＯＥＦは２のべき乗の指数部の値であって、ＡＤＳＵＢのシフト量を定める。よって、乗算部２３０は乗算器であってもよいが、ＣＯＥＦを２のべき乗の指数に限定すれば、ビットシフターで実現可能である。このとき、乗算器を用いる場合と比べて、乗算部２３０の回路規模の増大を抑えることができ、小型の発振回路１２を実現できる。
加算部２３１は、現在のレジスターＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶの値と、乗算部２３０で計算された差分値から、新しい出力周波数を求める。加算部２３１は、例えば加算器を含んで構成されてもよい。そして、パラメーター計算部２３２は、新しい出力周波数を実現するパラメーター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）を計算する。そして、第１実施形態と同じようにレジスターＮＥＷＦに“１”が書かれると、レジスターＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶは、それぞれ新しい出力周波数を実現するパラメーター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）をパラメーター計算部２３２から受け取り、発振信号１２４の周波数が変化することになる。
図８は、本実施形態の発振回路１２のレジスターマップを示す図である。なお、図２、図５、図１８と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２では、レジスターＣＯＥＦは、アドレスが１０であるレジスター名“Ｆｒｅｑ１０”に割り当てられている。レジスターＡＤＳＵＢは、アドレスが１４であるレジスター名“Ｆｒｅｑ１１”に割り当てられている。レジスターＮＥＷＦは、第１実施形態と同じように、アドレスが１５であるレジスター名“ＳｙｓＣｔｒｌ”のｂｉｔ２に割り当てられている。
ここで、上記のとおり、ＣＯＥＦは値が頻繁に変わるものではなく、例えば粗い調整を行う段階では１２８に、微調整を行う段階では１に設定される。そのため、本実施形態のように“Ｆｒｅｑ１０”と“Ｆｒｅｑ１１”のアドレスは不連続でもよい。なお、別の実施形態として、“Ｆｒｅｑ１０”のアドレスを１３として“Ｆｒｅｑ１１”と連続するようにしてもよい。
図９は、本実施形態の発振回路１２との通信手順を示す図である。なお、図３、図６、図１９と同じ要素については同じ符号を付しており説明を省略する。第１実施形態がデータ（Ｆｒｅｑ００）〜データ（Ｆｒｅｑ０４）を出力しているのに対し、本実施形態の発振回路１２では、データ（Ｆｒｅｑ１１）だけを出力している。そのため、第１実施形態と比べても、データの転送量を少なくして、出力周波数を変更するのに必要な通信時間を短縮できる。よって、本実施形態の発振回路１２では変調帯域をさらに高めることができる。
１．４．第４実施形態
図１０は、第４実施形態の発振回路１２を含む発振器２００のブロック図である。図１、図４、図７と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２は、第３実施形態の発振回路１２と異なり、出力周波数の変更のタイミングをＮＥＷＦによらずに調整するので、記憶部２２３はレジスターＮＥＷＦを含まない。また、マスターはＮＥＷＦを送信する必要がないため、第３実施形態の発振回路１２よりもデータの転送量をさらに少なくできる。よって、本実施形態の発振回路１２では変調帯域をさらに高めることができる。
本実施形態の発振回路１２は、アドレス１４（本発明の所定のアドレスに対応）のレジスター“Ｆｒｅｑ１１”にＡＤＳＵＢ［７：０］が書かれた場合に、レジスターＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶのそれぞれに演算部２２４が算出した新たなパラメーターが書か
れ、これらを反映した出力周波数が得られる。
本実施形態の発振回路１２は、レジスター“Ｆｒｅｑ１１”が第３実施形態におけるレジスターＮＥＷＦの機能を兼ねる。よって、第３実施形態の発振回路１２よりもデータの転送量をさらに少なくでき、変調帯域をさらに高めることができる。
図１１は本実施形態の発振回路１２のレジスターマップを示す図である。なお、図２、図５、図８、図１８と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路１２は、第３実施形態の発振回路１２と異なり、レジスターＮＥＷＦを含まない。そして、上記のように、“Ｆｒｅｑ１１”が第３実施形態におけるレジスターＮＥＷＦの機能を兼ねる。
図１２は、本実施形態の発振回路１２との通信手順を示す図である。なお、図３、図６、図９、図１９と同じ要素については同じ符号を付しており説明を省略する。図１２のように、本実施形態の発振回路１２では、第３実施形態と比べて、マスターが“データ（ＳｙｓＣｔｒｌ）”を出力しないので、データの転送量をさらに少なくして、出力周波数を変更するのに必要な通信時間を短縮できる。よって、本実施形態の発振回路１２では変調帯域をさらに高めることができる。
２．電子機器
本実施形態の電子機器３００について、図１３〜図１６を用いて説明する。なお、図１〜図１２、図１８、図１９と同じ要素については同じ番号、符号を付しており説明を省略する。
図１３は、電子機器３００の機能ブロック図である。電子機器３００は、発振回路１２と水晶振動子２６とを含む発振器２００、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、電子機器３００は、図１３の構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
発振器２００は、クロックパルスをＣＰＵ３２０だけでなく各部に供給する（図示は省略）。なお、発振器２００は、発振回路１２と水晶振動子２６とが一体化されてパッケージングされていてもよい。
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振回路１２が出力するクロックパルスを用いて各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。
そして、音出力部３８０は、スピーカー等の音を出力する装置である。
上記の通り、発振器２００が含む発振回路１２は、出力周波数を高い変調帯域で高精度に調整でき、かつ出力周波数の変更のタイミングを調整可能である。そのため、所望の周波数を直ちに得られる電子機器３００を実現できる。
電子機器３００としては種々のものが考えられる。例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）、ジッタクリーナー等が挙げられる。
図１４は、電子機器３００の一例であるジッタクリーナー３００Ａのブロック図である。なお、図１３と同じ要素には同じ符号を付しており説明を省略する。ジッタクリーナー３００Ａは、基準信号と完全に同期したクロック（図１４の出力信号）を生成する。図１４のように、ジッタクリーナー３００Ａは、デジタル制御発振器（Digital Controlled Oscillator、図１４のＤＣＯ２００Ａ）、位相比較器２、コントローラー３、分周器（図１４のＤＩＶ５）を含む。また、図１４の例のように、ジッタクリーナー３００Ａは、上位ネットワーク機器６、メモリー７、バックアップ電源８を含んでいてもよい。ＤＣＯ２００Ａは、上記の発振回路１２と発振素子とを含む発振器２００に対応する。
位相比較器２は、ＤＣＯ２００Ａの出力信号と基準信号との位相差もしくは周波数差を検出しデジタル信号として出力する。例えば、ジッタクリーナー３００Ａは、上位ネットワークの基準信号を得て、網同期を構成する装置として用いられてもよい。
コントローラー３は、位相比較器２の出力信号に基づいて出力信号の周波数を調整する上記のパラメーターを生成する。コントローラー３は、生成したパラメーター（例えばＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）を、シリアルクロックＳＣＬ、シリアルデータＳＤＡを用いて、ＤＣＯ２００Ａに出力する。
コントローラー３は、ＣＰＵ３２０と、このＣＰＵ３２０が実行するプログラムを記録したＲＯＭ３４０とを備えていてもよい。ＣＰＵ３２０は、上記プログラムに従って動作することにより、制御電圧データ、パラメーターを生成する処理のほか、これらをメモリー７に記憶させてもよいし、メモリー７に保存されている制御電圧データ、パラメーター
を起動時、電源復旧時等に読み込む処理を行ってもよい。
ＤＩＶ５は、ＤＣＯ２００Ａから出力され位相比較器２に入力される出力信号の周波数を分周する。上位ネットワーク機器６は、ネットワークから信号を受信し、位相比較器２に基準信号を出力する。メモリー７は、コントローラー３に接続され、随時書き換え可能なＳＲＡＭ等で構成されていてもよい。バックアップ電源８は、メモリー７が記憶されたデータを失わないように設けられる電源である。
図１５はＣＰＵ３２０が行うシリアル通信の例を表すフローチャートである。ここでは、ＤＣＯ２００Ａは第１実施形態の発振回路１２を含むとする。また、ＤＣＯ２００Ａの出力信号の周波数を調整するために、ＣＰＵ３２０が式（２）の小数部分を調整するパラメーターであるＮＦＲＡＣを変更する場合を想定する。つまり、ＮＩＮＴ、ＯＤＩＶは、変更されないものとする。しかし、この場合でも、ＮＦＲＡＣは転送単位よりも大きいビット数を有しているため、ＣＰＵ３２０は不要な転送をなるべく減らして変調帯域を高めるように制御する必要がある。
ＣＰＵ３２０は、現在のパラメーター（ＮＩＮＴ、ＮＦＲＡＣ、ＯＤＩＶ）と位相比較器２からの位相差に応じて、新しいパラメーターを算出する（Ｓ１０）。ここで、ＣＰＵ３２０が変更するパラメーターはＮＦＲＡＣだけであったとする。ＣＰＵ３２０は、新しいＮＦＲＡＣについて転送単位（８ビット）ごとに、すなわちＮＦＲＡＣを記憶するレジスターごとに、変更の有無を判定する。なお、ＣＰＵ３２０は、レジスターのアドレスの小さい順に判定を行う。
まず、ＣＰＵ３２０は、レジスター“Ｆｒｅｑ０２”（図２参照）に記憶されるＮＦＲＡＣ［２３：１６］の値に違いが生じるか否かを判定する（Ｓ２０）。ＮＦＲＡＣ［２３：１６］の値に違いが生じる場合には（Ｓ２０Ｙ）、ＣＰＵ３２０は、レジスターアドレス（図３参照）を１２にして送信し（Ｓ２２）、ステップＳ４０に進む。
ＮＦＲＡＣ［２３：１６］の値に違いが生じない場合、すなわちレジスター“Ｆｒｅｑ０２”の変更が不要の場合には（Ｓ２０Ｎ）、ＣＰＵ３２０は、レジスター“Ｆｒｅｑ０３”（図２参照）に記憶されるＮＦＲＡＣ［１５：８］の値に違いが生じるか否かを判定する（Ｓ３０）。ＮＦＲＡＣ［１５：８］の値に違いが生じる場合には（Ｓ３０Ｙ）、ＣＰＵ３２０は、レジスターアドレスを１３にして送信し（Ｓ３２）、ステップＳ４０に進む。
ＮＦＲＡＣ［１５：８］の値に違いが生じない場合、すなわちレジスター“Ｆｒｅｑ０３”の変更が不要の場合には（Ｓ３０Ｎ）、レジスターアドレスを１４にして送信し（Ｓ３２）、ステップＳ４０に進む。このような分岐処理を行うことで、ＣＰＵ３２０は不要な転送を減らせるので、変調帯域を高めることが可能である。
そして、ＣＰＵ３２０は、新しいパラメーター、すなわち新しいＮＦＲＡＣをバイト単位で送信する（Ｓ４０）。新しいＮＦＲＡＣがレジスターＵ＿ＮＦＲＡＣ（図１参照）に記憶された後で、ＣＰＵ３２０は、新しいパラメーター（新しいＮＦＲＡＣ）に基づく出力周波数に変更させる（Ｓ４２）。具体的には、ＣＰＵ３２０はレジスターＮＥＷＦ（図１参照）に“１”を書く。そして、Ｓ１０〜Ｓ４２が繰り返し行われる。
図１６はＣＰＵ３２０が行う別のシリアル通信の例を表すフローチャートである。ここでは、ＤＣＯ２００Ａは第３実施形態の発振回路１２を含むとする。ＣＰＵ３２０は、現在のパラメーター（ＣＯＥＦ、ＡＤＳＵＢ）に基づく現在の出力周波数（現在の周波数設定値）と、調整後（パラメーター変更後）に出力させたい所望の周波数（目標周波数設定
値）との差（差分値）を算出する（Ｓ１１０）。
そして、ＣＰＵ３２０は、今回算出した差分値（以下、現在の差分値）と、例えばメモリー７に記憶しておいた前回算出した差分値（以下、前回の差分値）とを比較して、桁数が同じであるかを判定する（Ｓ１２０）。ここで、ＣＯＥＦはＡＤＳＵＢの係数を指定するものであり、差分値はＣＯＥＦとＡＤＳＵＢとを乗じて表される。よって、前回の差分値の桁数と現在の差分値の桁数とが同じであれば、同じ係数を用いることができるので、ＣＯＥＦの値を変更する必要がない。
つまり、ＣＰＵ３２０は、前回の差分値の桁数と現在の差分値の桁数とが同じであれば（Ｓ１２０Ｙ）、現在の差分値に基づいてＡＤＳＵＢを算出して（Ｓ１４２）、ＡＤＳＵＢだけを送信する（Ｓ１４４）。しかし、前回の差分値の桁数と現在の差分値の桁数とが同じでなければ（Ｓ１２０Ｎ）、ＣＰＵ３２０は、現在の差分値に基づいてＣＯＥＦの算出（Ｓ１３０）、ＡＤＳＵＢの算出（Ｓ１３２）を行い、ＣＯＥＦおよびＡＤＳＵＢを送信する（Ｓ１３４）。
ステップＳ１３４またはＳ１４４の後で、ＣＰＵ３２０は、新しいパラメーターに基づく出力周波数に変更させる（Ｓ１５０）。具体的には、ＣＰＵ３２０はレジスターＮＥＷＦ（図７参照）に“１”を書く。そして、Ｓ１１０〜Ｓ１５０が繰り返し行われる。
ＤＣＯ２００Ａが含む発振回路１２は、出力周波数を高い変調帯域で高精度に調整でき、かつ出力周波数の変更のタイミングを調整可能である。そのため、ＣＰＵ３２０が図１５、図１６のフローチャートに従う制御を行うことで、所望の周波数を直ちに得られるジッタクリーナー３００Ａを実現できる。
３．移動体
本実施形態の移動体４００について、図１７を用いて説明する。図１７は、本実施形態の移動体４００の一例を示す図（上面図）である。図１７に示す移動体４００は、発振回路４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０、４３０、４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体４００は、図１７の構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
発振回路４１０は、上記の発振回路１２に対応し、不図示の水晶振動子２６と接続されて使用されるが、発振器２００に置き換えてもよい。その他の構成要素の詳細な説明は省略するが、移動体４００の移動に必要な制御を行うため高い信頼性が要求される。例えば、バッテリー４５０の他に、バックアップ用バッテリー４６０を備えることで信頼性を高めている。
発振回路４１０が出力するクロックパルスについても、高信頼性のために、所望の周波数に直ちに調整可能である必要がある。発振回路４１０は、発振回路１２を含むことで、高精度な調整を素早く行うことが可能である。よって、信頼性の高い移動体４００を実現できる。
このような移動体４００としては種々のものが考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
４．その他
本発明は、上記の実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
２ 位相比較器、３ コントローラー、５ ＤＩＶ（分周器）、６ 上位ネットワーク機器、７ メモリー、８ バックアップ電源、１２ 発振回路、２４ インバーター、２６
水晶振動子、２８ 帰還抵抗、４３ 容量素子、４４ 容量素子、１２２ 基発振信号、１２４ 発振信号、２００ 発振器、２２０ 発振部、２２１ 出力部、２２２ 通信部、２２３ 記憶部、２２４ 演算部、２３０ 乗算部、２３１ 加算部、２３２ パラメーター計算部、３００ 電子機器、３００Ａ ジッタクリーナー、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、３８０ 音出力部、４００ 移動体、４１０ 発振回路、４２０ コントローラー、４３０
コントローラー、４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー、１２１１ ＰＦＤ、１２１２ ＣＰ、１２１３ ＬＰＦ、１２１４ ＶＣＯ、１２１５ 分周器、１２２０ デルタシグマ変調器、ＧＮＤ 接地電圧、ＯＢＵＦ
出力バッファー、ＯＤ 出力分周器、ＯＵＴＮ 反転出力信号、ＯＵＴＰ 非反転出力信号、ＳＣＬ シリアルクロック、ＳＤＡ シリアルデータ、Ｔ１〜Ｔ８ 端子、ＶＣ 電圧制御信号、ＶＣＣ 電源電圧

Claims (8)

  1. 発振素子を発振させて発振信号を生成する発振回路であって、
    前記発振信号の周波数を設定する周波数設定データと、前記周波数設定データに基づいて前記発振信号の周波数を変更するタイミングを与える周波数変更データと、をシリアル転送によって受け取る通信部と、
    前記通信部が受け取った前記周波数設定データ、前記周波数変更データが記憶される第１のレジスターと、
    前記第１のレジスターに記憶された前記周波数変更データの値に応じて、前記第１のレジスターから前記周波数設定データを受け取る第２のレジスターと、を含み、
    前記第１のレジスターにおいて、前記周波数設定データが記憶されるレジスターのアドレスと、前記周波数変更データが記憶されるレジスターのアドレスとが、連続している発振回路。
  2. 発振素子を発振させて発振信号を生成する発振回路であって、
    前記発振信号の周波数を設定する周波数設定データを、シリアル転送によって受け取る通信部と、
    前記通信部が受け取った前記周波数設定データを、前記シリアル転送の転送単位で分割して記憶するレジスターと、を含み、
    前記周波数設定データが記憶されるレジスターのうち、最後のアドレスのレジスターへ前記周波数設定データが書き込まれることによって、前記周波数設定データに基づいて前記発振信号の周波数が変更される発振回路。
  3. 前記通信部は、
    第１設定データおよび第２設定データを含む前記周波数設定データを受け取り、
    前記発振信号の変更前の周波数と変更後の周波数との差が、前記第１設定データと前記第２設定データとを乗じた値で与えられる請求項１に記載の発振回路。
  4. 前記通信部は、
    第１設定データおよび第２設定データを含む前記周波数設定データを受け取り、
    前記発振信号の変更前の周波数と変更後の周波数との差が、前記第１設定データと前記第２設定データとを乗じた値で与えられ、
    前記最後のアドレスのレジスターは、前記第１設定データが記憶されるレジスターである請求項２に記載の発振回路。
  5. 前記第２設定データは、
    前記第１設定データのシフト量を定めるデータである請求項３または４に記載の発振回路。
  6. 請求項１から５のいずれか１項に記載の発振回路と、
    前記発振素子と、
    を含む発振器。
  7. 請求項１から５のいずれか１項に記載の発振回路、または請求項６に記載の発振器
    を含む電子機器。
  8. 請求項１から５のいずれか１項に記載の発振回路、または請求項６に記載の発振器
    を含む移動体。
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