JP3395529B2 - 周波数シンセサイザ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特に無線通信シス
テム等の送受信装置に用いられるダイレクトディジタル
シンセサイザを有する周波数シンセサイザに関するもの
である。

【０００２】

【従来の技術】図３９に、例えば１９８１年５月に開催
されたIEEE 35th. Ann. Frequency control Symposium
の論文集のP.406からP.414に掲載されたA.L.Bramble■D
irect Digital Frequency Synthesis■や米国特許US496
5533号等に示されたダイレクトディジタルシンセサイザ
（Direct Digital Synthesizer、以下「ＤＤＳ」とい
う。）を適用した位相同期ループ（Phase Locked Loo
p、以下「ＰＬＬ」という。）構成の従来の周波数シン
セサイザの構成例を示す。

【０００３】図３９において、１１は基準クロック、１
２はＤＤＳであり、１ｉはＤＤＳ１２と基準クロック１
１とからなる第１の周波数シンセサイザとしての基準発
振器である。また２１は位相比較器、２２はループフィ
ルタ、２３は電圧制御発振器（ＶＣＯ）、２４は可変分
周器であり、２は位相比較器２１、ループフィルタ２
２、電圧制御発振器２３および可変分周器２４とからな
る第２の周波数シンセサイザとしてのＰＬＬである。な
お、図中、ｆckは基準クロックの出力周波数、ｆdはＤ
ＤＳ１２の出力周波数、ｆrは位相比較器２１の入力周
波数、ｆoutはＰＬＬ２の出力周波数である。図３９に
示す従来の構成によるシンセサイザにおいては、可変分
周器２４によりＮ分周されたＶＣＯ２３の出力波と、Ｄ
ＤＳ１２を有する基準発振器１の出力波との位相差がな
くなるよう、すなわちそれら出力波の周波数が一致する
ようにＰＬＬ２が動作して出力周波数ｆoutで出力す
る。

【０００４】図４０に、図３９に示すＤＤＳ１２の構成
を示す。図４０において、１２ａは位相アキュームレー
タ、１２ｂはメモリ、１２ｃはＤ−Ａ変換器、１２ｄは
フィルタである。このＤＤＳ１２では，位相アキューム
レータ１２ａが入力したＬビット長の周波数設定データ
ｋを累算し、位相データφに変換して出力する。メモリ
１２ｂには正弦波の振幅データsinφが格納されてお
り、位相データφにしたがってsinφが出力され、Ｄ−
Ａ変換器１２ｃでアナログ波形に変換される。以上のデ
ィジタル演算は、基準クロック１１に同期して実施さ
れ、Ｄ−Ａ変換器１２ｄの出力波に含まれる基準クロッ
ク１１成分や高調波成分等のスプリアス成分は、フィル
タ１２ｄで除去される。

【０００５】図４１に、ＤＤＳ１２の他の構成例を示
す。この図４１に示すＤＤＳ１２では、高周波数分解能
とした場合における図４０に示すＤＤＳ１２のメモリ１
２ｂの大容量化を避けるため、メモリ１２ｂの代わりに
CORDICアルゴリズム等を利用したsinφ演算回路１２ｅ
を設け、ディジタル演算でsinφを求めるものである。
図４０と図４１に示すＤＤＳ１２の出力周波数ｆdは、
一般に、次式で与えられる。

【０００６】 ｆd＝ｋ・ｆck／２^L ・・・（１） ただし、ｆckは基準クロック１１の出力周波数、ＬはＤ
ＤＳ１２の周波数設定パラメータｋのビット数である。

【０００７】また、図３９に示す構成によるＰＬＬ構成
の周波数シンセサイザにおいては、その出力周波数であ
るＰＬＬ２の出力周波数ｆoutは、可変分周器２４によ
りＮ分周されたＶＣＯ２３の出力波と、ＤＤＳ１２を有
する基準発振器１の出力波との周波数が一致するように
制御しているため、ＤＤＳ１２の出力周波数ｆdのＮ倍
（Ｎ・ｆd）となる。このため、以上のように構成され
た周波数シンセサイザにおいては、変換数設定パラメー
タＮに基づく可変分周器２４の分周数Ｎの変更によっ
て、出力周波数ｆoutをｆdの間隔で周波数を切り換える
ことができる一方、ＤＤＳ１２の周波数設定パラメータ
ｋの変更によって、出力周波数ｆoutを（Ｎ・ｆck／
２^L）の間隔で周波数を切り換えることもできる。

【０００８】また、ＤＤＳ１２の出力周波数ｆdを示す
式（１）からも明からなように、このＤＤＳ１２では周
波数設定パラメータｋのワード長を多ビット化すること
により、他の特性の劣化をきたさずに容易に高周波数分
解能が得られる。従って、ＤＤＳ１２を有する基準発振
器１をＰＬＬ２に用いると、ＤＤＳ１２の周波数設定パ
ラメータｋの切り換えにより、出力周波数の細かな周波
数設定が可能となる。

【０００９】図４２に、ＤＤＳ１２を適用したＰＬＬ構
成の周波数シンセサイザのさらに他の構成例を示す。図
４２において、１３は基準発振器１ｊ内でＤＤＳ１２の
後段に設けられた分周数Ｒが固定の可変分周器であり、
他の構成は図３９に示すものと同一なので同一符号を付
して説明は省略する。この図４２に示す構成による周波
数シンセサイザにおいては、可変分周器２４によりＮ分
周されたＶＣＯ２３の出力周波数ｆoutと、可変分周器
１３’でＲ分周されたＤＤＳ１２の出力周波数ｆdであ
るｆrとが一致するようＰＬＬ２が動作する。一般に低
価格で市販されているＰＬＬシンセサイザ用ＩＣには、
このように基準発振器１ｉ内に可変分周器１３’が設け
られている場合が多く、このようなＩＣの適用に適す
る。

【００１０】図４３に、ＤＤＳを適用したＰＬＬ構成の
周波数シンセサイザのさらに他の構成例を示す（特開平
５−６７９６９号公報、特願平６−２３５３７９号公報
等参照。）。図４３において、１４は局部発振器、１５
はミクサ、１６は帯域通過フィルタ（ＢＰＦ）、１７は
増幅器（ＡＭＰ）であり、新たに基準発振器１ｋ内のＤ
ＤＳ１２の後段に設けられたものである。なお、他の構
成は図３９に示すものと同一なので同一符号を付して説
明は省略する。図４３に示す構成による周波数シンセサ
イザにおいては、可変分周器２４によりＮ分周されたＶ
ＣＯ２３の出力周波数ｆoutと、ＤＤＳ１２の出力周波
数ｆdをミクサ１５で高周波に周波数変換したｆrとが一
致するようにＰＬＬ２が動作している。このため、この
ようにミクサ１５を設けた構成では、図３９に示す構成
と比較してＤＤＳ１２の出力周波数ｆdが低周波でよい
という特長を有しており、ＤＤＳ１２の低消費電力動作
が可能である。

【００１１】

【発明が解決しようとする課題】ところで、以上説明し
た図３９〜図４３に示す従来の周波数シンセサイザで
は、ＤＤＳ１２を基準発振器として用いて、ＤＤＳ１２
により周波数シンセサイザの出力周波数を変更するよう
にしていたため、周波数シンセサイザの搬送波近傍の位
相雑音や周波数の切り換え時間等の特性を劣化させるこ
となく、容易に狭いチャネルの周波数間隔を得ることが
できる、という利点があった。

【００１２】しかしながら、ＤＤＳ１２はディジタル演
算により正弦波を生成して出力するため、その出力周波
数によっては量子化誤差等に起因して通信に悪影響等を
与える所定レベル以上の高レベルスプリアス（以下、
「高スプリアス」という。）を発生して出力する場合が
ある。この場合、高スプリアスがＰＬＬ２の出力帯域内
に生じると、ＰＬＬ２内で高スプリアスを除去できず、
ＰＬＬ２が出力する搬送波中に高スプリアスが出力され
てしまい、通信品質や周波数選択度が劣化する、という
問題があった。

【００１３】以下、この問題点を図を参照しながら式等
により詳細に説明する。図４４に、ＤＤＳ１２の出力ス
ペクトルの一例を示す。図４４では、横軸にＰＬＬ２の
出力波であるキャリア（搬送波）からの離調周波数（Ｍ
Ｈｚ）をとり、縦軸に振幅（dBc）をとっており、ＤＤ
Ｓ１２の出力波近傍に多数のスプリアスが存在している
ことがわかる。このため、このスプリアスが周波数シン
セサイザの搬送波近傍に存在する場合には、このスプリ
アスは図３９等に示すＰＬＬ２の通過帯域内で２０LOG
₁₀Ｎ（dB）だけ増幅される。よって、図３９においてＤ
ＤＳ１２のスプリアスレベルをＳＰdds（dBc）、シンセ
サイザ出力のスプリアスレベルをＳＰout（dBc）とする
と、これらの関係は次式（２）で与えられることにな
る。 ＳＰout＝２０・LOG₁₀（ｆout／ｆr）＋ＳＰdds ＝２０・LOG₁₀（Ｎ）＋ＳＰdds ・・・（２） ここで、ｆｒはＰＬＬ２への入力周波数である位相比較
周波数、ＮはＰＬＬ２の可変分周器２４の分周数であ
る。

【００１４】ところで、一般にＤＤＳ１２の出力周波数
に含まれるスプリアスは、ＤＤＳ１２の出力周波数ｆd
のm次の高調波周波数m・ｆdと、ＤＤＳ１２の基準クロ
ック１１の出力周波数ｆckのｎ次の高調波周波数ｎ・ｆ
ckとの混合によるものと考えられる。このため、スプリ
アスの周波数をｆdds（Hz）とすると、ｆddsは次式
（３）で与えられることになり、この場合の次数ｍをス
プリアスの次数ｍという。 ｆdds＝｜m・ｆd−ｎ・ｆck｜ ＝｜m・（ｋ・ｆck）／２^L−ｎ・ｆck｜ ＝｜m・ｋ／２^L−ｎ｜・ｆck ・・・（３）

【００１５】このため、このような構成のシンセサイザ
では、スプリアスレベルの高い低次のスプリアスの周波
数ｆddsがＤＤＳ１２の出力周波数ｆdの近傍に存在、す
なわちｆdds≒ｆdとなり、高スプリアスの周波数がＰＬ
Ｌ２の出力搬送波の周波数近傍になると、ＰＬＬ２がこ
の周波数ｆｄ近傍を基準周波数として使用して逓倍等す
るので、図４５（a）および（b）に示すようにフィルタ
やＰＬＬ２でＤＤＳ１２のスプリアスを抑制できず、高
レベルな高スプリアスまで出力してしまい、高スプリア
スの出力によって通信品質や周波数選択度を劣化させて
いた。

【００１６】図４６に、ＤＤＳ１２の出力周波数ｆdの
高調波の次数mに対するＳＰddsの一例を示す。図４６で
は、横軸にその高調波のｍをとり、縦軸にＤＤＳ１２の
出力波に含まれるスプリアスのレベルＳＰddsをとって
おり、ＤＤＳ１２を構成するＤ−Ａ変換器５２（図４４
および図４５参照。）の非線形性や過渡応答等の要因が
支配的な比較的低次の領域では、スプリアスレベルＳＰ
ddsが高レベルであることがわかる。従って、このよう
な高レベルとなる低次の次数mのスプリアスがＰＬＬ２
の出力帯域内に生じると，非常に高レベルなスプリアス
が出力され、通信品質や周波数選択度を劣化させること
がわかる。

【００１７】このため、ＰＬＬ２の出力中に高スプリア
スが含まれないようにするためには、ＰＬＬ２から出力
させようとする出力周波数ｆoutに応じて基準発振器１
ｉ等やＰＬＬ２に対し分周数設定パラメータや周波数設
定パラメータ等の各設定パラメータを設定する必要があ
る。しかし、前記従来の周波数シンセサイザでは、図３
９や図４２、図４３に示すように、設定パラメータを２
同調形、すなわち基準発振器およびＰＬＬ２にそれぞれ
１つずつ設定パラメータを設定するように設計していた
ため、目標とする出力周波数ｆoutが出力されるように
一方の設定パラメータを決めてしまうと、必然的に他方
の設定パラメータが決まってしまうが、一般にこのよう
な構成の周波数シンセサイザでは基準発振器１ｉ等のＤ
ＤＳ１２では周波数の微設定を行う一方、ＰＬＬ２では
周波数変換の粗調整を行なっており、ＰＬＬ２へ設定す
る分周数設定パラメータが基準発振器へ設定する設定パ
ラメータと比較して非常に粗い値をとるようにしていた
ので、ＰＬＬ２が高スプリアスを含まずに目標とする出
力周波数ｆoutを出力するように２つの設定パラメータ
を決定することは、非常に手間および時間がかかる、と
いう問題もあった。

【００１８】本発明は前記のような問題点を解決するた
めになされたもので、各設定パラメータの設定に手間が
かからずに低スプリアス化を図ることにより、通信品質
や周波数選択度の劣化を防止することができる周波数シ
ンセサイザを提供することを目的とする。

【課題を解決するための手段】

【００１９】

【００２０】前記課題を解決するため本発明では、第２
の周波数シンセサイザから出力させるべき出力周波数に
対応したデータを入力する入力手段と、前記入力手段が
入力した前記データに基づき前記第２の周波数シンセサ
イザの変換数設定パラメータを求める第１の変換数設定
パラメータ演算手段と、前記入力手段が入力した前記デ
ータおよび前記第１の変換数設定パラメータ演算手段が
求めた変換数設定パラメータに基づいて前記周波数変換
器の変換数設定パラメータを求める第２の変換数設定パ
ラメータ演算手段と、前記入力手段が入力した前記デー
タ、前記第１の変換数設定パラメータ演算手段が求めた
変換数設定パラメータおよび前記第２の変換数設定パラ
メータ演算手段が求めた変換数設定パラメータに基づい
て前記ダイレクトディジタルシンセサイザの周波数設定
パラメータを求める周波数設定パラメータ演算手段と、
前記第１の変換数設定パラメータ演算手段が求めた変換
数設定パラメータ、前記第２のパラメータ演算手段が求
めた変換数設定パラメータおよび前記周波数設定パラメ
ータ演算手段が求めた周波数設定パラメータをそれぞれ
前記第２の周波数シンセサイザ、前記周波数変換器およ
び前記ダイレクトディジタルシンセサイザに設定するパ
ラメータ設定手段とを具備するものである。

【００２１】また、本発明では、周波数設定パラメータ
演算手段が周波数設定パラメータを求めた際、その周波
数設定パラメータが第２の周波数シンセサイザの出力帯
域内でダイレクトディジタルシンセサイザから所定レベ
ル以上のスプリアスを出力するものであるか否かを判定
するパラメータ判定手段と、前記パラメータ判定手段に
よって周波数設定パラメータが前記スプリアスを出力す
るものであると判定された場合には、前記スプリアスが
第２の周波数シンセサイザの出力帯域内に含まれないよ
うに変換数設定パラメータおよび周波数設定パラメータ
を変更してパラメータ設定手段に出力するパラメータ変
更手段とをさらに具備するものである。

【００２２】また、本発明では、ダイレクトディジタル
シンセサイザに設定すべき周波数設定パラメータ毎にダ
イレクトディジタルシンセサイザの出力中に現われる所
定レベル以上のスプリアスが第２の周波数シンセサイザ
から出力されるか否かの判定情報を予め記憶した記憶手
段をさらに具備し、パラメータ判定手段は、周波数設定
パラメータが第２の周波数シンセサイザの出力帯域内で
ダイレクトディジタルシンセサイザから所定レベル以上
のスプリアスを出力するものであるか否かを判定する場
合、前記記憶手段から前記周波数設定パラメータに対応
した前記判定情報を読み出して当該判定情報に基づき判
定するものである。

【００２３】また、本発明では、ダイレクトディジタル
シンセサイザの周波数設定パラメータをアドレスとし
て、その各アドレスが示す各データ格納領域に各アドレ
スである前記周波数設定パラメータに基づいてダイレク
トディジタルシンセサイザの出力中に現われる所定レベ
ル以上のスプリアスが第２の周波数シンセサイザから出
力されるか否かの判定情報を予め記憶した記憶手段をさ
らに具備し、パラメータ判定手段は、周波数設定パラメ
ータが第２の周波数シンセサイザの出力帯域内でダイレ
クトディジタルシンセサイザから所定レベル以上のスプ
リアスを出力するものであるか否かを判定する場合、前
記周波数設定パラメータをアドレスとして前記記憶手段
にアクセスして前記判定情報を読み出し、当該判定情報
に基づき判定するものである。

【００２４】また、本発明では、ダイレクトディジタル
シンセサイザの周波数設定パラメータの上位所定ビット
をアドレスとして、その各アドレスが示す各データ格納
領域に各アドレスを上位所定ビットした前記周波数設定
パラメータに基づいてダイレクトディジタルシンセサイ
ザの出力中に現われる所定レベル以上のスプリアスが第
２の周波数シンセサイザから出力されるか否かの判定情
報を予め記憶した記憶手段をさらに具備し、パラメータ
判定手段は、周波数設定パラメータが第２の周波数シン
セサイザの出力帯域内でダイレクトディジタルシンセサ
イザから所定レベル以上のスプリアスを出力するもので
あるか否かを判定する場合、前記周波数設定パラメータ
の上位所定ビットをアドレスとして前記記憶手段にアク
セスして前記判定情報を読み出し、当該判定情報に基づ
き判定するものである。

【００２５】また、本発明では、ダイレクトディジタル
シンセサイザが第２の周波数シンセサイザの出力帯域内
で所定レベル以上のスプリアスを出力する場合における
当該ダイレクトディジタルシンセサイザの周波数設定パ
ラメータの範囲を予め記憶した記憶手段をさらに具備
し、パラメータ判定手段は、周波数設定パラメータが第
２の周波数シンセサイザの出力帯域内でダイレクトディ
ジタルシンセサイザから所定レベル以上のスプリアスを
出力するものであるか否かを判定する場合、前記記憶手
段から前記周波数設定パラメータの範囲を読み出し、そ
の読み出した周波数設定パラメータの範囲に周波数設定
パラメータが属するか否かにより判定するものである。

【００２６】また、本発明では、ダイレクトディジタル
シンセサイザが第２の周波数シンセサイザの出力帯域内
で出力する所定レベル以上のスプリアスの次数を予め記
憶した記憶手段をさらに具備し、パラメータ判定手段
は、周波数設定パラメータが第２の周波数シンセサイザ
の出力帯域内でダイレクトディジタルシンセサイザから
所定レベル以上のスプリアスを出力するものであるか否
かを判定する場合、前記記憶手段から前記スプリアスの
次数を読み出して、その読み出した前記スプリアスの次
数および前記周波数設定パラメータに基づいて前記ダイ
レクトディジタルシンセサイザの出力中に含まれる所定
レベル以上のスプリアスの周波数を求め、その求めた所
定レベル以上のスプリアスの周波数が第２の周波数シン
セサイザから出力されるか否かにより判定するものであ
る。

【００２７】また、本発明では、パラメータ判定手段
は、ダイレクトディジタルシンセサイザの出力周波数の
変化幅が狭く、所定レベル以上のスプリアスの現われる
前記ダイレクトディジタルシンセサイザの周波数設定パ
ラメータの範囲がほぼ所定周期となり、かつ、ダイレク
トディジタルシンセサイザの出力中に現われる所定レベ
ル以上のスプリアスの次数が特定の次数に限定される場
合には、周波数設定パラメータが第２の周波数シンセサ
イザの出力帯域内でダイレクトディジタルシンセサイザ
から所定レベル以上のスプリアスを出力するものである
か否かを判定する場合、前記特定の次数に基づいて前記
周波数設定パラメータの範囲の所定周期を求め、その求
めた所定周期毎の前記周波数設定パラメータの範囲に前
記周波数設定パラメータが属するか否かにより判定する
ものである。

【００２８】また、本発明では、ダイレクトディジタル
シンセサイザの出力周波数が掃引するように当該ダイレ
クトディジタルシンセサイザの周波数設定パラメータを
調整するパラメータ調整手段と、ダイレクトディジタル
シンセサイザの出力中に現われる所定レベル以上のスプ
リアスの次数を予め記憶した記憶手段と、をさらに具備
し、パラメータ判定手段は、周波数設定パラメータが第
２の周波数シンセサイザの出力帯域内でダイレクトディ
ジタルシンセサイザから所定レベル以上のスプリアスを
出力するものであるか否かを判定する場合、前記パラメ
ータ調整手段の調整により前記ダイレクトディジタルセ
ンサの出力中に現われる所定レベル以上のスプリアスの
次数の範囲を求めると共に、前記記憶手段から前記スプ
リアスの次数を読み出し、その読み出したスプリアスの
次数が前記次数の範囲に属するか否かにより判定するも
のである。

【００２９】また、本発明では、パラメータ変更手段
は、所定レベル以上のスプリアスが第２の周波数シンセ
サイザの出力帯域内に含まれないように変換数設定パラ
メータおよび周波数設定パラメータを変更する場合、第
２の周波数シンセサイザの変換数設定パラメータおよび
周波数変換器の変換数設定パラメータのうち少なくとも
一方を所定量だけ増減すると共に、その少なくとも一方
を増減した変換数設定パラメータに基づいてダイレクト
ディジタルシンセサイザの周波数設定パラメータを変更
するものである。

【００３０】また、本発明では、第２の周波数シンセサ
イザの変換数設定パラメータ、周波数変換器の変換数設
定パラメータおよび前記ダイレクトディジタルシンセサ
イザの周波数設定パラメータに対応させて、各周波数設
定パラメータが第２の周波数シンセサイザの出力帯域内
でダイレクトディジタルシンセサイザから所定レベル以
上のスプリアスを出力しないような第２の周波数シンセ
サイザの変換数設定パラメータおよび周波数変換器の変
換数設定パラメータのうちの少なくとも一方の増減量を
予め記憶した記憶手段をさらに具備し、パラメータ変更
手段は、所定レベル以上のスプリアスが第２の周波数シ
ンセサイザの出力帯域内に含まれないように前記変換数
設定パラメータおよび周波数設定パラメータを変更する
場合、前記第２の周波数シンセサイザの変換数設定パラ
メータ、前記周波数変換器の変換数設定パラメータおよ
び前記ダイレクトディジタルシンセサイザの周波数設定
パラメータに対応した前記増減量を前記記憶手段から読
み出し、その増減量に基づいて前記変換数設定パラメー
タのうち少なくとも一方を増減すると共に、その少なく
とも一方を増減した変換数設定パラメータに基づいてダ
イレクトディジタルシンセサイザの周波数設定パラメー
タを変更するものである。

【００３１】また、本発明では、基準クロックに同期し
て周波数設定パラメータに基づいた周波数で出力するダ
イレクトディジタルシンセサイザを有する第１の周波数
シンセサイザと、前記ダイレクトディジタルシンセサイ
ザの出力周波数を変換数設定パラメータに基づいて変換
して出力する周波数変換器と、前記周波数変換器の出力
周波数を変換数設定パラメータに基づいて変換して出力
する第２の周波数シンセサイザと、前記第２の周波数シ
ンセサイザから出力させるべき出力周波数に対応したデ
ータをアドレスとして入力する入力手段と、前記第２の
周波数シンセサイザから出力させるべき出力周波数に対
応したデータをアドレスとして、その各アドレスが示す
各データ格納領域にダイレクトディジタルシンセサイザ
の出力中に現われる所定レベル以上のスプリアスが前記
第２の周波数シンセサイザの出力帯域内に含まれずに、
前記第２の周波数シンセサイザが前記出力周波数で出力
するような前記ダイレクトディジタルシンセサイザの周
波数設定パラメータ、前記周波数変換器の変換数設定パ
ラメータおよび前記第２の周波数シンセサイザの変換数
設定パラメータを予め記憶しておき、前記入力手段によ
って前記アドレスが入力した場合、そのアドレスに対応
した前記ダイレクトディジタルシンセサイザの周波数設
定パラメータ、前記周波数変換器の変換数設定パラメー
タおよび前記第２の周波数シンセサイザの変換数設定パ
ラメータをそれぞれ前記ダイレクトディジタルシンセサ
イザ、前記周波数変換器および前記第２の周波数シンセ
サイザに出力する記憶手段とを具備するものである。

【００３２】また、本発明では、第１の周波数シンセサ
イザは、周波数変換器として、ダイレクトディジタルシ
ンセサイザの出力周波数を変換数設定パラメータに基づ
いて分周する可変分周器を有するものである。

【００３３】また、本発明では、第１の周波数シンセサ
イザは、周波数変換器として、ダイレクトディジタルシ
ンセサイザの出力周波数を他の信号周波数と混合して出
力する周波数混合器と、その周波数混合器の出力周波数
を変換数設定パラメータに基づいて分周する可変分周器
とを有するものである。

【００３４】また、本発明では、第１の周波数シンセサ
イザは、周波数変換器として、ダイレクトディジタルシ
ンセサイザの出力周波数を変換数設定パラメータに基づ
いて分周する可変分周器と、その可変分周器の出力周波
数を他の信号周波数と混合して出力する周波数混合器と
を有するものである。

【００３５】また、本発明では、第１の周波数シンセサ
イザは、周波数変換器として、ダイレクトディジタルシ
ンセサイザの後段に、前段の出力周波数を変換数設定パ
ラメータに基づいて分周する直列接続された複数台の可
変分周器を有するものである。

【００３６】また、本発明では、第１の周波数シンセサ
イザは、周波数変換器として、ダイレクトディジタルシ
ンセサイザの後段に、前段の出力周波数を変換数設定パ
ラメータに基づいて分周する直列接続された複数台の可
変分周器と、前記複数台の各可変分周器の間に前段の可
変分周器の出力周波数を他の信号周波数と混合して出力
する周波数混合器とを有するものである。

【００３７】また、本発明では、第１の周波数シンセサ
イザは、周波数変換器として、基準クロックを変換数設
定パラメータに基づき分周してダイレクトディジタルシ
ンセサイザに入力させる第１の可変分周器と、ダイレク
トディジタルシンセサイザの出力周波数を他の信号周波
数と混合して出力する周波数混合器と、前記他の信号周
波数を分周設定パラメータに基づいて分周して前記周波
数混合器に入力する第２の可変分周器とを有するもので
ある。

【００３８】また、本発明では、第２の周波数シンセサ
イザは、前記第１の周波数シンセサイザの出力周波数を
変換数設定パラメータに基づいて変換して第２の周波数
シンセサイザから出力させるべき出力周波数に対応した
データとして出力する際、その出力周波数を前記変換数
設定パラメータに基づいて可変分周器が分周した周波数
と前記第１の周波数シンセサイザの出力周波数とが一致
するようにして出力する位相同期ループであるものであ
る。

【００３９】

【発明の実施の形態】

実施の形態１．以下、本発明に係る周波数シンセサイザ
の実施の形態１を図面を参照して説明する。

【００４０】図１に、この実施の形態１による周波数シ
ンセサイザの構成を示す。なお、この図１において図４
２等に示す従来のものと同一のものには同一符号を付し
て説明する。図１において、この実施の形態１による周
波数シンセサイザは、第１の周波数シンセサイザである
基準発振器１と、第２の周波数シンセサイザであるＰＬ
Ｌ２とからなり、基準発振器１は、周波数ｆckのクロッ
ク信号を出力する基準クロック１１と、このクロック信
号に同期して周波数設定パラメータｋに基づいた周波数
ｆdを出力するＤＤＳ１２と、ＤＤＳ１２の出力周波数
ｆdを分周数である変換数設定パラメータ（以下、「分
周数設定パラメータ」という。）Ｒで分周する可変分周
器１３とを有している一方、ＰＬＬ２は、位相比較器２
１と、ループフィルタ２２と、電圧制御発振器（ＶＣ
Ｏ）２３と、電圧制御発振器（ＶＣＯ）２３の出力周波
数ｆoutを分周数設定パラメータＮで分周する可変分周
器２４とを有している。

【００４１】そして、この実施の形態１による周波数シ
ンセサイザは、基準発振器１内のＤＤＳ１２の周波数設
定パラメータｋが外部からの設定により設定可能である
と共に、ＰＬＬ２内の可変分周器２４の分周数設定パラ
メータＮが同様に設定可能であるだけでなく、基準発振
器１内の可変分周器１３の分周数設定パラメータＲも同
様に設定可能にして、３つの各設定パラメータがＰＬＬ
２の出力周波数ｆoutに応じて設定可能な３同調形にし
たことを特徴としている。なお、図１中、ＬはＤＤＳ１
２の周波数設定パラメータｋのビット数、ｆrは可変分
周器１３の出力周波数でＰＬＬ２の入力周波数でもあ
る。

【００４２】ここで、ＤＤＳ１２の出力周波数ｆdは式
（１）に示すように表わされるので、図１に示す実施の
形態１の周波数シンセサイザの出力周波数ｆoutは、次
式（４）で与えられる。 ｆout＝ｆd・Ｎ／Ｒ ＝Ｎ・ｋ・ｆck／(Ｒ・２^L) ・・・（４） つまり、周波数シンセサイザの出力周波数ｆoutは、こ
の式(４)に示すように、３つの設定パラメータｋ，Ｒ，
Ｎの値により決まることを示している。なお、パラメー
タｋ，Ｒ，Ｎは、それぞれに設定の自由度があるため一
義的には決まらないものである。

【００４３】次に、この実施の形態１による周波数シン
セサイザの動作を説明すると、ＰＬＬ２から出力させよ
うとする出力周波数ｆoutに応じて基準発振器１および
ＰＬＬ２に設定パラメータを設定する際には、ＰＬＬ２
の出力周波数ｆoutに応じてＰＬＬ２の出力帯域内でＤ
ＤＳ１２が所定レベル以上の高スプリアスを出力しない
ような周波数設定パラメータｋを適当に選択するが、Ｄ
ＤＳ１２の周波数設定パラメータｋ、可変分周器２４の
分周数設定パラメータＮ、可変分周器１３の分周数設定
パラメータＲの３つのパラメータが設定可能であるの
で、ＰＬＬ２から出力させるべき出力周波数ｆout及び
選択した周波数設定パラメータｋが式（４）を満足する
ように、分周数設定パラメータＮおよび分周数設定パラ
メータＲの双方を調整する。

【００４４】従って、この実施の形態１による周波数シ
ンセサイザによれば、ＰＬＬ２の出力周波数ｆoutに応
じてＰＬＬ２の出力帯域内でＤＤＳ１２が高スプリアス
を出力しないような周波数設定パラメータｋを選択する
場合、分周数設定パラメータＮおよび分周数設定パラメ
ータＲの双方を調整できるので、低スプリアスを図る際
の周波数設定パラメータｋの選択範囲が広がると共に、
可変分周器の台数は増えるが各可変分周器１３，２４の
分周数設定パラメータである分周数Ｒ，Ｎの範囲はそれ
ほど大きいものを必要としないので低コストな部品選択
が可能になり、全体として低コストで周波数パラメータ
の設定の自由度を向上させることが可能になる。なお、
この実施の形態１の説明では、ＰＬＬ２の出力周波数ｆ
outに応じて分周数設定パラメータＲを設定可能な可変
分周器１３を基準発振器１に１台設けて説明したが、本
発明では、このような可変分周器を基準発振器１内に２
台以上設けてもよく、またＰＬＬ２内に１台若しくは複
数台設けたり、基準発振器１およびＰＬＬ２外に１台若
しくは複数台設けるようにしてもよく、要は、出力周波
数ｆoutに応じて設定できる周波数シンセサイザ内の設
定パラメータの数が３以上となればよい。

【００４５】実施の形態２．この実施の形態２による周
波数シンセサイザでは、実施の形態１における高スプリ
アスが出力されないような最適な設定パラメータｋ，
Ｒ，Ｎの設定を容易かつ自動的に行えるようにしたもの
である。図２に、この実施の形態２による周波数シンセ
サイザの構成を示す。なお、この図２において図１に示
す実施の形態１と同一のものには同一符号を付して説明
する。

【００４６】図２において、この実施の形態２による周
波数シンセサイザは、基準クロック１１、ＤＤＳ１２及
び可変分周器２４からなる基準発振器１と、位相比較器
２１、ループフィルタ２２、電圧制御発振器（ＶＣＯ）
２３、電圧制御発振器（ＶＣＯ）２３および可変分周器
２４からなるＰＬＬ２とを有すると共に、パラメータ演
算処理部３と、入力手段４とを有することを特徴として
いる。入力手段４は、スイッチや、テンキー、キーボー
ド等からなるもので、ここではパラメータ演算処理部３
へＰＬＬ２の出力周波数ｆout、可変分周器１３の出力
周波数ｆrおよびＤＤＳ１２の出力周波数ｆdのそれぞれ
に対応した出力周波数データＤout 、Ｄｒ、Ｄｄを入力
するように構成されている。パラメータ演算処理部３
は、その構成は次の図２で説明するものとして、その機
能を説明しておくと、入力手段４から各出力周波数デー
タＤout、Ｄｒ、Ｄｄが入力されると、ＤＤＳ１２の出
力中に現われる所定レベル以上のスプリアスがＰＬＬ２
から出力されず、かつ、入力したＤoutに対応した出力
周波数ｆoutがＰＬＬ２から出力されるように、可変分
周器２４の分周数Ｎである分周数設定パラメータＮ、可
変分周器１３の分周数Ｒである分周数設定パラメータ
Ｒ、およびＤＤＳ１２の周波数設定パラメータｋを求め
て、その求めた各設定パラメータｋ，Ｒ，Ｎをそれぞれ
可変分周器２４、可変分周器１３およびＤＤＳ１２に設
定するものである。なお、図１中、ｆckは基準クロック
１１の出力周波数、ｆrは可変分周器１３の出力周波数
でＰＬＬ２の入力周波数でもあり、ＬはＤＤＳ１２の周
波数設定パラメータｋのビット数である。

【００４７】図３に、この実施の形態２のパラメータ演
算処理部３の構成を示す。図において、３１１は第１の
変換数設定パラメータ演算手段、３１２は第２の変換数
設定パラメータ演算手段、３１３は周波数設定パラメー
タ演算手段、３１４はパラメータ判定手段、３１５はパ
ラメータ変更手段、３１６はパラメータ設定手段、３１
はこれらの手段３１１〜３１６からなるパラメータ演算
設定部である。また、３２は後述する判定フラグテーブ
ルＴが格納されたメモリ、３３は指定された周波数設定
パラメータｋに対応した判定フラグをメモリ３２に格納
された判定フラグテーブルＴから読出す判定フラグ読出
部である。

【００４８】図４に、メモリ３２に格納された判定フラ
グテーブルＴの内容を示す。図において、この判定フラ
グテーブルＴには、０〜２^L−１のＤＤＳ１２の周波数
設定パラメータｋ毎に、各周波数設定パラメータｋがス
プリアスレベルの高い特定の周波数設定パラメータｋs
に該当するか否かを０または１で示す判定フラグｈが予
め格納されている。なお、Ｌは、ＤＤＳ１２へ出力する
周波数設定パラメータｋのビット数である。ここで、こ
の判定フラグhは、次式（５）の値をとるものとする h＝１(ｋ≠ｋs) h＝０(ｋ＝ｋs) ・・・（５) なお、高スプリアスとなる特定の周波数設定パラメータ
ｋsは、s＝１、・・・、pのｐ個あるものとする。

【００４９】次に、以上のように構成された実施の形態
２による周波数シンセサイザの動作を図面を参照して説
明する。図５に、この実施の形態２による周波数シンセ
サイザの動作を示す。まず、この実施の形態２の周波数
シンセサイザでは、入力手段４がＰＬＬ２から出力させ
るべき出力周波数ｆoutに対応したデータＤoutや、可変
分周器１３の出力周波数ｆrに対応した任意のＤｒおよ
びＤＤＳ１２の出力周波数ｆdに対応した任意のＤdをパ
ラメータ演算設定部３１へそれぞれ入力する（ステップ
Ｓ１０）。すると、パラメータ演算設定部３１では、入
力手段４が入力したこれらデータＤout、ＤｒおよびＤd
を第１の変換数設定パラメータ演算手段３１１、第２の
変換数設定パラメータ演算手段３１２、周波数設定パラ
メータ演算手段３１３が受けて、ＰＬＬ２の可変分周器
２４の分周数Ｎ、基準発振器１の可変分周器１３の分周
数ＲおよびＤＤＳ１２の設定周波数ｋを、この順、すな
わちＰＬＬ２からデータＤoutに対応した出力周波数ｆo
utが出力されるように可変分周器２４のところから逆算
して求める（ステップＳ２０〜５０）。

【００５０】具体的に説明すると、まず、第１の変換数
設定パラメータ演算手段３１１が可変分周器２４の分周
数Ｎを設定する分周数設定パラメータＮを例えば次式
（６）で求める（ステップＳ２０）。 Ｎ＝int［Ｄout／Ｄｒ］または、Ｎ＝round［Ｄout／Ｄｒ］ ・・・（６） ここでround［］は［］内の小数点以下の値を四捨五入
する関数、int［］は［］内の小数点以下の値を切り捨
てる関数である。このような関数を用いたのは、この実
施の形態２による周波数シンセサイザでは、各設定パラ
メータｋ，Ｒ，Ｎは、整数値しかとらないようにしてい
るからであり、他の関数により代替することは勿論可能
で、また各設定パラメータｋ，Ｒ，Ｎが整数値以外をと
るのであれば、整数値以外をとるような関数でも良い。

【００５１】次に、第２の変換数設定パラメータ演算手
段３１２が、その分周数Ｎおよび入力データＤｒを用い
て、データＤoutに対応した出力周波数ｆoutおよび分周
数Ｎの場合に、可変分周器１３から出力されるべき出力
周波数に対応したＤｒ■を次式（７）で求める（ステッ
プＳ３０）。 Ｄｒ■＝Ｄout／Ｎ ・・・（７）

【００５２】ここで、可変分周器１３に設定すべき分周
数設定パラメータＲも整数値をとるので、第２の変換数
設定パラメータ演算手段３１２は、Ｄｒ■およびＤdか
ら可変分周器１３の分周数設定パラメータＲを次式
（８）で求めることにする（ステップＳ４０）。 Ｒ＝int［Ｄｒ■／Ｄd］または、Ｒ＝round［Ｄｒ■／Ｄd］ ・・・（８）

【００５３】そして、最後に周波数設定パラメータ演算
手段３１３がＤＤＳ１２に設定すべき周波数設定パラメ
ータｋを求めるが、このｋも整数値をとるので、Ｄou
t、ＲおよびＮからＤＤＳ１２の周波数設定パラメータ
ｋを式（４）に基づく次式（９）で求めて、パラメータ
判定手段３１４へ出力する（ステップＳ５０）。 ｋ＝int［(Ｄout・Ｒ・２^L)／(Ｄck・Ｎ）］または、 ｋ＝round［(Ｄout・Ｒ・２^L)／(Ｄck・Ｎ）］ ・・・（９） ここで、LはＤＤＳ１２へ設定する周波数設定パラメー
タｋのビット数、ＤckはＤＤＳ１２のクロック周波数ｆ
ckに相当するデータである。なお、LおよびＤckは、デ
ータとして予めパラメータ演算処理部３内に格納されて
いてもよいし、また外部から入力するようにしてもよ
い。

【００５４】パラメータ判定手段３１４は、周波数設定
パラメータ演算手段３１３から周波数設定パラメータｋ
を受けると、その周波数設定パラメータｋを判定フラグ
読出部３３へ送り、判定フラグ読出部３３に図３に示す
メモリ３２の判定フラグテーブルＴからその周波数設定
パラメータｋに対応した判定フラグhを読み出させて、
その判定フラグｈに基づき周波数設定パラメータｋがス
プリアスの高い特定周波数設定パラメータｋsに該当し
ないか否か、すなわちｋ≠ｋsであるか否かを判定する
（ステップＳ６０）。

【００５５】その結果、読み出した判定フラグｈが１で
あり、ｋ≠ｋs、すなわち周波数設定パラメータｋがス
プリアスの高い特定周波数設定パラメータｋsに該当し
ないものであると判定した場合には（ステップＳ６０
“ＹＥＳ”）、パラメータ判定手段３１４は、その判定
結果をパラメータ変更手段３１４へ出力する。すると、
パラメータ変更手段３１５は、演算により求められた各
設定パラメータｋ，Ｒ，Ｎを変更せずにパラメータ設定
手段３１５へ送り、パラメータ設定手段３１６がその求
められた設定パラメータｋ、Ｒ，ＮをそのままＤＤＳ１
２、可変分周器１３および可変分周器２４にそれぞれ出
力して設定する（ステップＳ７０）。これに対し、読み
出した判定フラグｈが０であり、ｋ＝ｋs、すなわち周
波数設定パラメータｋがスプリアスの高い特定周波数設
定パラメータｋsに該当するものであると判断した場合
には（ステップＳ６０“ＮＯ”）、パラメータ判定手段
３１４は、その判定結果をパラメータ変更手段３１４へ
出力する。すると、パラメータ変更手段３１５は、ｋ≠
ｋsになるまで（ステップＳ６０“ＹＥＳ”）、次の図
６で詳述する設定パラメータｋ、Ｒ，Ｎの変更処理を繰
返し（ステップＳ８０）、ｋ≠ｋsになったら（ステッ
プＳ６０“ＹＥＳ”）、その各設定パラメータｋ，Ｒ，
Ｎをパラメータ設定手段３１６へ送り、パラメータ設定
手段３１６はその各設定パラメータｋ，Ｒ，ＮをＤＤＳ
１２、可変分周器１３および可変分周器２４にそれぞれ
出力して設定するようにする（ステップＳ７０）。

【００５６】次に、図５のステップ８０に示すパラメー
タ変更手段３１５における各設定パラメータｋ、Ｒ，Ｎ
の変更処理を詳細に説明する。図６に、図５のステップ
８０に示す設定パラメータｋ、Ｒ，Ｎの変更処理を示
す。この変更処理では、パラメータ変更手段３１５は、
前記ステップ１０の処理で入力したＰＬＬ２から出力さ
せるべき出力周波数に対応したデータＤoutおよびステ
ップ２０〜５０の処理で求めた各設定パラメータｋ，
Ｒ，Ｎのうち、まずＲおよびＮを次式（１０）にしたが
って修正する（ステップＳ８１０，Ｓ８２０)。

【００５７】 Ｎ＝Ｎ＋α Ｒ＝Ｒ＋β ・・・(１０) ここで、αはＮの増分、βはＲの増分であり、αとβを
パラメータ演算処理部３内に予め格納するようにしてお
く。なお、この実施の形態２では、ＲおよびＮの両方を
変更しているが、Ｎだけ、あるいはＲだけの一方を増減
等することにより変更するようにしてもよい。

【００５８】そして、前記のようにして変更した新たな
ＲおよびＮを、式(９)に代入して新たな設定パラメータ
ｋを求める（ステップＳ８３０）。このようにして設定
パラメータｋ、ＲおよびＮを再演算してその値を変更し
たら、図５のステップＳ６０の処理に戻り、設定パラメ
ータｋの再判定を行い、ｋ≠ｋsとなるまでパラメータ
Ｎ，Ｒをα、βだけ増加させながら設定パラメータｋ，
Ｒ，Ｎの再演算を繰り返して行なうようにする。

【００５９】従って、この実施の形態２による周波数シ
ンセサイザによれば、入力手段４によってＰＬＬ２から
出力させるべき出力周波数ｆoutに対応したデータＤout
等をパラメータ演算処理部３へ入力すれば、パラメータ
演算処理部３が自動的にパラメータｋ，Ｒ，Ｎを演算し
て可変分周器２４，１３およびＤＤＳ１２に設定するの
で、ＰＬＬ２から出力させるべき出力周波数ｆoutに応
じた設定パラメータｋ，Ｒ，Ｎの設定作業が容易にな
る。

【００６０】また、この実施の形態２による周波数シン
セサイザでは、設定パラメータｋ，Ｒ，Ｎを演算した
際、設定パラメータｋの値を予め記憶しておいたスプリ
アスレベルの高いｋsと比較して、ｋ≠ｋsとなるまで繰
り返し設定パラメータｋ，Ｒ，Ｎを再演算し、ｋ≠ｋs
を満足する設定パラメータｋ，Ｒ，Ｎを出力するようし
ているため、スプリアスレベルが高いｋsの使用を自動
的に回避して、ＤＤＳ１２の出力中に現われる高スプリ
アスをＰＬＬ２の出力帯域外に遠ざけることができる。
このため、ＰＬＬ２から高スプリアスは出力されなくな
るので、低スプリアス化を図ることが可能になる。

【００６１】さらに、この実施の形態２による周波数シ
ンセサイザでは、設定パラメータｋがスプリアスレベル
の高いｋsに該当するか否かの判定結果を予めメモリ３
２に記憶しておくようにしたため、設定パラメータｋが
ｋsに該当するか否かを計算により判定する場合と比較
して、ｋの判定に要する時間、すなわち各設定パラメー
タの変更に要する時間の短縮化を図ることができ、周波
数切り換え速度を速める効果がある。

【００６２】なお、以上説明した実施の形態２による周
波数シンセサイザでは、入力手段４が前記３つの各出力
周波数データＤout、Ｄｒ、Ｄｄを入力するものとして
説明したが、本発明では、入力手段４は少なくともＰＬ
Ｌ２から出力させるべき出力周波数ｆoutを示す出力周
波数データＤoutを入力すれば十分で、他の出力周波数
データＤｒ、Ｄｄは必ず入力する必要のあるものではな
い。つまり、ＰＬＬ２から出力させるべき出力周波数ｆ
outに対応したデータＤoutは外部より入力して指示する
必要があるが、ＤｒおよびＤdは任意の値でよいので、
予めパラメータ演算設定部３１が初期値として固定の値
等を設定ないし記憶するようにしていてもよい。

【００６３】また、この実施の形態２による周波数シン
セサイザでは、予めメモリ３２に設定パラメータｋがス
プリアスレベルの高いｋsに該当するか否かの判定結果
を判定フラグテーブルＴとして格納するように説明した
が、本発明では、このような判定フラグテーブルＴを格
納したメモリ３２を設けずに、演算式等によりその周波
数設定パラメータｋがＰＬＬ２の出力帯域内でＤＤＳ１
２から所定レベル以上のスプリアスを出力するものであ
るか否かを判定するようにしてもよい。

【００６４】また、この実施の形態２による周波数シン
セサイザでは、基準発振器１内に１台の可変分周器１３
を有するものとして説明したが、基準発振器１内外に複
数台の可変分周器１３を有するようにしてもこの実施の
形態２は適用可能である。

【００６５】図７に、基準発振器１内に複数台の可変分
周器を有する周波数シンセサイザに適用した実施の形態
２による周波数シンセサイザの構成を示す。この図に示
す周波数シンセサイザでは、基準発振器１ａがＮ台の可
変分周器１３r1〜１３rnを有しており、入力手段４ａが
データＤout、Ｄdの他に各可変分周器１３r1〜１３rnの
各出力周波数に対応したデータＤr1〜Ｄrnをパラメータ
演算処理部３ａへ入力するものとする。

【００６６】このため、パラメータ演算処理部３ａは、
入力手段４ａからデータＤout、Ｄdと共に各可変分周器
１３r1〜１３rnの各出力周波数に対応したデータＤr1〜
Ｄrnが入力すると、ＰＬＬ２の可変分周器２４の次に、
可変分周器１３rn、可変分周器１３rnー1、・・・、可変
分周器１３r2、可変分周器１３r1という順に分周設定パ
ラメータを求めていき、最後にＤＤＳ１２の周波数設定
パラメータを求めるようにする。すると、前記図１に示
す構成の場合と同様にＰＬＬ２の可変分周器２４や基準
発振器１ａ内の複数台の可変分周器１３r1〜１３rn、Ｄ
ＤＳ１２に各設定パラメータを出力することが可能とな
る。

【００６７】さらに、この実施の形態２による周波数シ
ンセサイザでは、パラメータ演算処理部３を構成する第
１の変換数設定パラメータ演算手段３１１、第２の変換
数設定パラメータ演算手段３１２、周波数設定パラメー
タ演算手段３１３、パラメータ判定手段３１４、パラメ
ータ変更手段３１５、パラメータ設定手段３１６からな
るパラメータ演算設定部３１や、判定フラグ読出部３３
の構成については具体的に述べていないが、論理回路に
よるハードウェアによって達成しても、ＤＳＰやＣＰＵ
等によるソフトウェアをベースとした処理によって達成
してもどちらでもよく、上記の機能を達成できるもので
あればよい。

【００６８】実施の形態３．この実施の形態３による周
波数シンセサイザは、前記実施の形態２と同様にスプリ
アスレベルが高くなる特定の周波数設定パラメータｋs
を避けるよう設定パラメータｋ，Ｒ，Ｎを再演算ないし
変更するが、前記実施の形態２とはパラメータ演算処理
部の構成が異なり、メモリにおける判定フラグｈの記憶
方法を変えて、パラメータ演算処理部３内の判定フラグ
読出部３３の構成を不要にしたものである。このため、
この実施の形態３による周波数シンセサイザでは、パラ
メータ演算処理部の構成とメモリにおける判定フラグｈ
の記憶方法以外は前記実施の形態２と同様なので、前記
実施の形態２の構成図やフローチャートを用いて説明す
る。

【００６９】図８に、この実施の形態３のパラメータ演
算処理部３ａの構成を示す。図において、３１は実施の
形態２と同様のパラメータ演算設定部、３２ａは次の図
９に示す方法で判定フラグｈが記憶されたメモリであ
る。

【００７０】図９に、この実施の形態３のメモリ３２ａ
の内容を示す。このメモリ３２ａには、図に示すよう
に、ＤＤＳ１２のＬビットの周波数設定パラメータｋを
アドレスとして、その各アドレスが示すデータ格納領域
に各アドレスである前記周波数設定パラメータｋに基づ
くＤＤＳ１２の出力が高スプリアスを含むか否かの判別
フラグｈが予め記憶されている。具体的には、ＤＤＳ１
２の周波数設定パラメータｋが、メモリ３２ａの５ビッ
トのアドレスとして、00000、00001、・・・、01010、
・・・、２^L−１というように表されており、そのアド
レスが示す格納領域には０または１で表わされた判定フ
ラグｈが格納されている。なお、Ｌは、ＤＤＳ１２へ出
力する周波数設定パラメータｋのビット数である。

【００７１】次に、この実施の形態３による周波数シン
セサイザの動作を説明する。まず、この実施の形態３で
は、前記実施の形態２と同様に、入力手段４がＰＬＬ２
から出力させるべき出力周波数ｆoutに対応したデータ
Ｄoutを入力すると、パラメータ演算設定部３１が図５
のステップ１０から５０までの処理により各設定パラメ
ータｋ，Ｒ，Ｎを求め、ステップ６０の処理でその求め
た設定パラメータｋがスプリアスレベルの高い特定周波
数設定パラメータｋsに該当しないか否かを判定するた
め、その設定パラメータｋを出力する。すると、この実
施の形態３では、この設定パラメータｋがアドレスとし
てメモリ３２ａへ入力するので、メモリ３２ａはそのア
ドレスに格納された設定パラメータｋに対応した判定フ
ラグｈをパラメータ演算設定部３１へ出力して、パラメ
ータ演算設定部３１はその判定フラグｈに基づいて前記
実施の形態２と同様に判定する。

【００７２】具体的には、演算により求めたＤＤＳ１２
の周波数設定パラメータｋが例えばｋ＝01011である場
合には、メモリ３２ａのアドレス01011番地にアクセス
するので、図９に示すようにアドレス01011番地に格納
された０の判別フラグｈを読み出すことになる。このた
め、この場合には、０の判別フラグｈにより求めた設定
パラメータｋがスプリアスの高い特定周波数設定パラメ
ータｋsに該当することを示しているので、図５のステ
ップＳ６０でＮＯと判定され、ステップＳ８０の処理に
移行し、図６に示すステップＳ８０の処理を行って、各
設定パラメータｋ，Ｒ，Ｎの再演算を行うようにする。

【００７３】従って、この実施の形態３による周波数シ
ンセサイザによれば、実施の形態２と同様に、外部より
出力周波数ｆout等をパラメータ演算処理部３ａへ入力
すれば、パラメータ演算処理部３ａが各設定パラメータ
ｋ，Ｒ，Ｎを自動的に求めてＤＤＳ１２や可変分周器２
４，１３へ設定するので、設定パラメータｋ，Ｒ，Ｎの
設定に手間がかからなくなると共に、各設定パラメータ
ｋ，Ｒ，Ｎを求めた際には、設定パラメータｋがスプリ
アスレベルが高い特定周波数設定パラメータｋsと一致
するか否かを判定して、特定周波数設定パラメータｋs
を出力することを未然に回避できるため、周波数シンセ
サイザの低スプリアス化を図ることができる。

【００７４】また、この実施の形態３による周波数シン
セサイザでは、ＤＤＳ１２の周波数設定パラメータｋを
アドレスとしてその各アドレスが示すデータ格納領域に
各周波数設定パラメータｋが特定周波数設定パラメータ
ｋsに該当しないか否かの判別フラグｈを記憶するよう
したので、各設定パラメータｋ，Ｒ，Ｎを求めた際には
その設定パラメータｋをアドレスとしてその判定フラグ
ｈを読み出すことができ、前記実施の形態２の場合と比
較して、判定フラグ読出部３３の構成が不要になり、構
成が簡単になると共に、設定パラメータｋの判定に要す
る時間を短縮できる。その結果、この実施の形態３によ
れば、実施の形態２の場合より、各設定パラメータの変
更に要する時間の短縮化を図ることができ、周波数シン
セサイザの周波数切換え速度を速めることが可能にな
る。

【００７５】なお、この実施の形態３による周波数シン
セサイザでは、メモリ３２ａに周波数設定パラメータｋ
の全て０〜２^L−1の判定フラグｈを登録して説明した
が、本発明では、例えば周波数設定パラメータｋを実際
に使用する範囲に限って登録するようにしてもよい。こ
のようにすれば、メモリ３２ａの容量の増大を防止する
ことができる。

【００７６】また、この実施の形態３による周波数シン
セサイザでは、パラメータ演算設定部３１の構成につい
ては具体的に述べていないが、前記実施の形態２の場合
と同様、論理回路によるハードウェアであっても、ＤＳ
ＰやＣＰＵ等によるソフトウェアをベースとした処理で
あってもよく、上記の如く機能するものであればよい。
このことは、以下に説明する実施の形態についても同様
である。

【００７７】実施の形態４．この実施の形態４による周
波数シンセサイザは、前記実施の形態３のメモリ３２ａ
の容量が増えないように改良したものである。つまり、
ＤＤＳ１２の周波数設定パラメータｋのビット長Ｌを例
えば３２ビットとした場合、実施の形態３ではこの周波
数設定パラメータｋをメモリ３２ａのアドレスとしてい
るので、メモリ３２ａに約４．３Gビットの容量が必要
となり現実的ではないので、この実施の形態４では、メ
モリのアドレスを間引くように構成したものである。こ
のため、この実施の形態４による周波数シンセサイザ
は、前記実施の形態２，２とはパラメータ演算処理部の
構成が異なるだけであるので、パラメータ演算処理部の
構成および動作を主に説明する。

【００７８】図１０に、この実施の形態４のパラメータ
演算処理部３ｂの構成を示す。図において、３１は前記
実施の形態と同様のパラメータ演算設定部、３２ｂは次
の図１１に示すように実施の形態３の場合よりも大幅に
記憶容量を削減して判定フラグｈを格納したメモリ、３
４は設定パラメータ演算設定部３１から出力されたＤＤ
Ｓ１２の周波数設定パラメータｋの下位ビットを打切っ
てメモリ３２ｂへ出力する下位ビット打切り部３４であ
る。

【００７９】図１１に、実施の形態４のメモリ３２ｂの
記憶内容を示す。このメモリ３２ｂには、図に示すよう
に、ＤＤＳ１２の周波数設定パラメータｋを例えば５ビ
ットで表わした場合、その上位４ビットをメモリのアド
レスとして、その各アドレスが示すデータ格納領域に
は、各アドレスを上位４ビットする周波数設定パラメー
タｋに基づくＤＤＳ１２の出力が高スプリアスを含むか
否かの判別フラグｈが予め記憶されている。なお、ここ
では設定パラメータｋの５ビットのうち上位４ビットを
アドレスとして使用し、最下位ビットのみを打切るよう
にしているので、メモリ３２ｂの容量は前記実施の形態
３の場合より、１／２となる。

【００８０】次に、この実施の形態４による周波数シン
セサイザの動作を説明する。まず、この実施の形態４に
よる周波数シンセサイザでは、前記実施の形態３と同様
に、入力手段４がＰＬＬ２から出力させるべき出力周波
数ｆoutに対応したデータＤoutをパラメータ演算処理部
３ｂへ入力すると、パラメータ演算処理部３のパラメー
タ演算設定部３１が図５のステップ１０から５０までの
処理により各設定パラメータｋ，Ｒ，Ｎを求め、ステッ
プ６０の処理で設定パラメータｋがスプリアスレベルの
高い特定周波数設定パラメータｋsに該当しないか否か
を判定するため設定パラメータｋを下位ビット打切り部
３４へ出力する。

【００８１】下位ビット打切り部３４は、設定パラメー
タｋが入力すると、設定パラメータｋの上位４ビット未
満の下位ビットを打切ってメモリ３２ｂへ出力する。メ
モリ３２ｂは、設定パラメータｋの上位４ビットがアド
レスとして入力するので、設定パラメータｋの上位４ビ
ットに対応した判定フラグｈをパラメータ演算設定部３
１へ出力し、パラメータ演算設定部３１は、この判定フ
ラグｈに基づいて設定パラメータｋがスプリアスレベル
の高い特定周波数設定パラメータｋsに該当しないか否
かを判定する。

【００８２】具体的には、演算により求めたＤＤＳ１２
の周波数設定パラメータｋが例えばｋ＝10110あるいは1
0111である場合には、その上位４ビットが1011であるの
で、図１１に示すようにメモリ３２ｂのアドレス1011番
地に格納された０の判別フラグｈを出力する。このた
め、この場合、パラメータ演算設定部３１は、０の判別
フラグｈにより求めた設定パラメータｋがスプリアスの
高い特定周波数設定パラメータｋsに該当することを示
しているので、図５のステップＳ６０でＮＯと判定さ
れ、ステップＳ８０の処理に移行し、図６に示すステッ
プＳ８０の処理を行って、各設定パラメータｋ，Ｒ，Ｎ
の再演算を行うようにする。

【００８３】従って、この実施の形態４による周波数シ
ンセサイザによれば、前記実施の形態２，２と同様に、
ＰＬＬ２から出力させるべき出力周波数ｆoutに対応し
たデータＤout等をパラメータ演算処理部３ｂへ入力す
れば、パラメータ演算処理部３ｂが各設定パラメータ
ｋ，Ｒ，Ｎを自動的に求めて設定するので、設定パラメ
ータｋ，Ｒ，Ｎの設定に手間がかからなくなると共に、
各設定パラメータｋ，Ｒ，Ｎを求めた際、設定パラメー
タｋがスプリアスレベルが高い特定周波数設定パラメー
タｋsと一致するか否かを判定して、特定周波数設定パ
ラメータｋsを出力することを未然に回避するようにし
たので、周波数シンセサイザの低スプリアス化を図るこ
とができる。

【００８４】また、この実施の形態４による周波数シン
セサイザでは、ＤＤＳ１２の周波数設定パラメータｋの
上位所定ビットをアドレスとし、その各アドレスが示す
データ格納領域にそのアドレスを上位所定ビットとする
各周波数設定パラメータｋが特定周波数設定パラメータ
ｋsに該当しないか否かの判別フラグｈを記憶するよう
したので、前記実施の形態３と同様にｋの判定に要する
時間等を短縮できると共に、実施の形態３の場合よりメ
モリ３２ｂの容量を削減することが可能となる。具体的
に説明すると、周波数設定パラメータｋを例えば３２ビ
ットの高分解能とすると、メモリ３２ｂの容量は約４.
３Gビットとなるが、これを例えば１６ビットの１／２
に間引くとすると、約６６ｋビットで済むことになる。
その結果、メモリの容量削減により、低コストのメモリ
を使用できるため、製造コストの低減化を図ることがで
きる。

【００８５】実施の形態５．この実施の形態５による周
波数シンセサイザによる周波数シンセサイザは、前記実
施の形態４と同様に、前記実施の形態３の場合より設定
パラメータｋの判定のためのメモリ容量を削減するよう
に構成したものであるが、前記実施の形態３のように周
波数設定パラメータｋを間引いてアドレスとし、メモリ
に周波数設定パラメータｋに対する判定フラグhを予め
格納するのではなく、スプリアスレベルの高くなる特定
周波数設定パラメータｋsの範囲を予めメモリに格納
し、その範囲により求めた周波数設定パラメータｋがｋ
sに該当しないか否かを判定することを特徴とするもの
である。このため、この実施の形態５による周波数シン
セサイザは、前記実施の形態２〜３とは、パラメータ演
算処理部の構成が異なるだけであるので、パラメータ演
算処理部の構成および動作を主に説明する。

【００８６】図１２に、この実施の形態５のパラメータ
演算処理部３ｃの構成を示す。図において、３１は前記
実施の形態と同様のパラメータ演算設定部、３２ｃはス
プリアスが高レベルとなるＤＤＳの特定周波数設定パラ
メータｋsの範囲が格納されたメモリ、３５はメモリ３
２ｃに格納された特定周波数設定パラメータｋsに基づ
いて周波数設定パラメータｋがｋsに該当しないか否か
を判定してその判定結果を判定フラグｈとして出力する
判定フラグ出力部である。

【００８７】図１３に、実施の形態５のメモリ３２ｃの
記憶内容を示す。このメモリ３２ｃには、アドレスｉ
（ｉ＝０，１，２，・・・）に対応して特定周波数設定
パラメータｋsの範囲毎に各範囲における特定周波数設
定パラメータｋsの下限値ａｉおよび上限値ｂｉが低い
ほうから順に格納されている。なお、ここでは、特定周
波数設定パラメータｋsを図に示すように７ビットで表
わしている。

【００８８】次に、この実施の形態５による周波数シン
セサイザの動作を図面を参照して説明する。図１４に、
判定フラグ出力部３５における判定フラグ出力までの処
理手順を示す。なお、この処理に入る前に、この実施の
形態５による周波数シンセサイザでは、前記各実施の形
態の場合と同様に、パラメータ演算設定部３１に入力手
段４によりＤout，Ｄr，Ｄdが入力されて、各設定パラ
メータｋ，Ｒ，Ｎが求められており、周波数設定パラメ
ータｋが判定フラグ出力部３５へ出力されているものと
する。

【００８９】まず、判定フラグ出力部３５は、パラメー
タ演算設定部３１より周波数設定パラメータｋを受ける
と、メモリ３２ｃにアクセスして、アドレスｉ（初期値
はｉ＝０とする。)の特定周波数設定パラメータｋsの範
囲の下限値ａiと上限値ｂｉを読み出して（ステップＳ
６１０）、その下限値ａiと上限値ｂｉとの間に設定パ
ラメータｋが属するか否かを判断する（ステップＳ６１
２）。ここで、この判断の結果、ａi≦ｋ≦ｂi、すなわ
ち下限値ａiと上限値ｂｉとの間に設定パラメータｋが
属すると判断された場合には（ステップＳ６１２“ＹＥ
Ｓ”）、その設定パラメータｋはスプリアスレベルの高
いｋsであるということなので、前記各実施の形態と同
様に判定フラグを０に設定し（ステップＳ６１４）、０
の判定フラグｈをパラメータ演算設定部３１へ出力する
（ステップＳ６７０）。

【００９０】これに対し、ｋ＜ａiまたはｋ＞ｂi、すな
わち下限値ａiと上限値ｂｉとの間に設定パラメータｋ
が属していないと判断された場合には（ステップＳ６１
２“ＮＯ”）、続いてパラメータｋの値がａｉおよびｂ
ｉの値より小さいか否かを判断し（ステップＳ６１
６）、パラメータｋの値がａｉおよびｂｉの値より小さ
くなければ（ステップＳ６１６“ＮＯ”）、設定パラメ
ータｋが高レベルとなるスプリアスの範囲に属するか否
かの判定はまだ終了していないため、ｉを+１インクリ
メントして（ステップＳ６１８）、再度、前記ステップ
Ｓ６１０〜６１６の処理を行なうようにする。一方、パ
ラメータｋの値がａｉおよびｂｉの値より小さくなった
と判断した場合には（ステップＳ６１６“ＹＥＳ”）、
設定パラメータｋが高レベルとなるスプリアスの範囲に
属するか否かの判定が終了したことを示しており、しか
も特定周波数設定パラメータｋsに該当しないというこ
となので、判定フラグｈを１に設定し（ステップＳ６２
０）、１のパラメータｈをパラメータ演算設定部３１へ
出力する（ステップＳ６２２）。

【００９１】従って、この実施の形態５による周波数シ
ンセサイザによれば、前記実施の形態２〜５と同様に、
ＰＬＬ２から出力させるべき出力周波数ｆoutに対応し
たデータＤout等をパラメータ演算処理部３ｃへ入力す
れば、パラメータ演算処理部３ｃがそのＤout等に応じ
て各設定パラメータｋ，Ｒ，Ｎを自動的に求めてＤＤＳ
１２等に設定するので、設定パラメータｋ，Ｒ，Ｎの設
定に手間がかからなくなると共に、各設定パラメータ
ｋ，Ｒ，Ｎを求めた際、設定パラメータｋがスプリアス
レベルが高い特定周波数設定パラメータｋsと一致する
か否かを判定して、スプリアスの高い特定周波数設定パ
ラメータｋsをＤＤＳ１２に出力することを未然に回避
するようにしたので、周波数シンセサイザの低スプリア
ス化を図ることができる。

【００９２】また、この実施の形態５による周波数シン
セサイザでは、メモリ３２ｃにスプリアスの高い特定周
波数設定パラメータｋsの範囲を格納するようにしたの
で、実施の形態２〜４の場合よりメモリ３２ｃの容量を
削減することが可能となる。その結果、メモリ容量の削
減により低コストのメモリを使用できるため、製造コス
トの低減化を図ることができる。

【００９３】実施の形態６．この実施の形態６による周
波数シンセサイザは、前記実施の形態４，５と同様に設
定パラメータｋの判定のためのメモリ容量を削減するよ
うに構成したものであるが、より大幅にメモリの容量を
削減するため、ＤＤＳ１２がＰＬＬ２の出力帯域内で出
力する所定レベル以上のスプリアスの次数を予めメモリ
に記憶しておき、その次数に基づき求めた周波数設定パ
ラメータｋがｋsに該当しないか否かを判定することを
特徴とするものである。このため、この実施の形態６に
よる周波数シンセサイザは、前記実施の形態２〜５と
は、パラメータ演算処理部の構成が異なるだけであるの
で、パラメータ演算処理部の構成および動作を主に説明
する。

【００９４】図１５に、この実施の形態６のパラメータ
演算処理部３ｄの構成を示す。図において、３１は前記
実施の形態と同様のパラメータ演算設定部、３２ｄは次
の図１６に示すようにＰＬＬ２の出力帯域内でＤＤＳ１
２が出力する所定レベル以上の高スプリアスの次数ｍを
予め記憶したメモリ、３５ａはメモリ３２に記憶された
高スプリアスの次数ｍに基づいて周波数設定パラメータ
ｋがスプリアスレベルの高い特定周波数設定パラメータ
ｋsに該当しないか否かを判定してその判定結果を判定
フラグｈとして出力する判定フラグ出力部である。

【００９５】図１６に、この実施の形態６のメモリ３２
ｄの記憶内容を示す。このメモリ３２ｄには、メモリ３
２ｄのアドレス（ｉ＝０，１，２・・・，ｑ）毎にＤＤ
Ｓ１２の出力中に現われる所定レベル以上の高スプリア
スの次数ｍiが、２，３，４，・・・というように予め
登録されている。ここで、スプリアスの次数ｍによりス
プリアスが高レベルとなるか否かを判定できる点につい
て説明すると、一般に、ＤＤＳ１２の出力周波数ｆd
と、高スプリアスの周波数ｆddsとがほぼ等しいｆd≒ｆ
ddsとなる特定のｆdでは、ＰＬＬ２やフィルタ等でその
高スプリアスを抑制ないし除去できない。ところで、高
スプリアスの周波数ｆddsは、式(３)で示したように、
ｆdds＝｜m・ｆdーｎ・ｆck｜で与えられ、しかもスプ
リアスの次数mに対するスプリアスレベルＳＰddsは図４
６に示す通りであり、スプリアスレベルＳＰddsの高い
スプリアスの次数ｍは、次数の低い特定の次数mに限ら
れることが分かる。このため、この実施の形態６による
周波数シンセサイザでは、ＤＤＳ１２の出力中に含まれ
るスプリアスが高レベルとなる特定の次数mの値のみを
メモリ３２ｄに格納するようにしたものである。

【００９６】次に、この実施の形態６の判定フラグ出力
部３５における判定原理を説明する。まず、ＰＬＬ２か
ら最終的に高スプリアスが出力されないためには、スプ
リアスレベルの高い次数ｍのスプリアスの周波数ｆdds
が、ＰＬＬ２の出力周波数帯域内に存在しないようにす
ればよいため、次式（１１）を満足しないようにすれば
よい。

【００９７】 ｜ｆdds−ｆd｜<Δｆpll ・・・(１１) （ただし、ΔｆpllはＰＬＬ２の出力周波数帯域であ
る。) この式(１１)に、式(３)を代入すると、

【００９８】 ｜(m±１)ｋ／２^L−ｎ｜<Δｆpll／ｆck ・・・(１２) となる。また，考慮しなければならない高スプリアスの
周波数ｆddsは、一般的に基本クロック１１の出力周波
数ｆckの１／２以下である。従って、ｆddsは次式（１
３）となる。

【００９９】 ｆdds＝｜m・ｆd−ｎ・ｆck｜<０.５ｆck ＝｜m・ｋ／２^L−ｎ｜<０.５ ・・・(１３) そして、この式(１３)を、基本クロック１１の出力波ｆ
ckの高調波次数ｎについて解くと次式（１４）となる。

【０１００】 m・ｋ／２^L−０.５＜ｎ＜m・ｋ／２^L＋０.５ ・・・(１４) ここで、次数ｎは整数であるため、式(１４)は次式（１
５）となる。

【０１０１】 ｎ＝round［ｋ・m／２^L］ ・・・(１５) この式(１５)を式(１２)に代入すると、ＤＤＳ１２の周
波数設定パラメータｋの判定式は次式（１６）の通りと
なる。

【０１０２】 ｜(m±１)ｋ／２^L−round［ｋ・m／２^L］｜<Δｆpll／ｆck ・・・(１６) 従って、設定パラメータｋが式(１６)を満たす場合に
は、ＰＬＬ２から高スプリアスが出力されることにな
る。このため、２^Lの値と、Δｆpll／ｆckの値とを予め
記憶しておけば、スプリアスの次数mより周波数設定パ
ラメータｋの判定が可能となる。

【０１０３】次に、この実施の形態６による周波数シン
セサイザの動作を図面を参照して説明する。図１７に、
この実施の形態６の判定フラグ出力部３５における判定
フラグ出力までの処理手順を示す。なお、この処理に入
る前に、この実施の形態６による周波数シンセサイザで
は、前記各実施の形態と同様に、入力手段４によってパ
ラメータ演算設定部３１にＤout，Ｄr，Ｄdが入力され
て、各設定パラメータｋ，Ｒ，Ｎが求められており、周
波数設定パラメータｋが判定フラグ出力部３５ａへ出力
されているものとする。

【０１０４】まず、判定フラグ出力部３５ａでは、パラ
メータ演算設定部３１から周波数設定パラメータｋが入
力すると（ステップＳ６３０）、メモリ３２ｄにアクセ
スしてアドレスｉ（初期値はｉ＝０とする。)のスプリ
アスの高レベルな次数ｍiを読み出し（ステップＳ６３
２）、ｋおよびｍiを式(１６）に代入して、Δｆpll／
ｆckと比較する（ステップＳ６３４）。その結果、｜
(ｍi±１)ｋ／２^L−round［ｋ・ｍi／２^L］｜<Δｆpll
／ｆckとなる場合には（ステップＳ６３４“ＹＥ
Ｓ”）、このスプリアスの次数ｍｉではＰＬＬ２から高
スプリアスが出力されることを示しているので、判定フ
ラグｈとして０を設定して（ステップＳ６３６）、この
判定フラグｈ＝０をパラメータ演算設定部３１に出力す
る（ステップＳ６４４）。

【０１０５】これに対し、｜(ｍi±１)ｋ／２^L−round
［ｋ・ｍi／２^L］｜≧Δｆpll／ｆckとなる場合には
（ステップＳ６３４“ＮＯ”）、このスプリアスの次数
ｍｉではＰＬＬ２から高スプリアスが出力されないこと
を示しているので、続いてまだ判定してない次数ｍｉが
あるか否かを判断するため、続いて今判断した次数ｍｉ
のアドレスｉがその最大値ｑより小さいか否かを判断す
る（ステップＳ６３８）。そして、アドレスｉがその最
大値ｑより小さい場合には（ステップＳ６３８“ＹＥ
Ｓ”）、未判定のスプリアスの次数ｍｉが残っていると
いうことなので、アドレスｉをインクリメントして（ス
テップＳ６４０）、新たなアドレスｉに基づいて前記ス
テップＳ６３２、Ｓ６３４の処理を行なうようにする一
方、アドレスｉがその最大値ｑに等しくなった場合には
（ステップＳ６３８“ＮＯ”）、メモリ３２ｄに格納さ
れた全ての次数ｍｉについて判定が終了し、しかもその
全ての次数ｍｉにおいてＰＬＬ２から高スプリアスが出
力されないということを示しているので、判定フラグと
して１を設定し（ステップＳ６４２）、その判定フラグ
ｈ＝１をパラメータ演算設定部３１に出力する（ステッ
プＳ６４４）。

【０１０６】従って、この実施の形態６による周波数シ
ンセサイザによれば、前記実施の形態２〜５と同様に、
入力手段４によってＰＬＬ２から出力させるべき出力周
波数ｆoutに対応したデータＤout等をパラメータ演算処
理部３ｄに入力すれば、パラメータ演算処理部３ｄが各
設定パラメータｋ，Ｒ，Ｎを自動的に求めてＤＤＳ１２
等に設定するので、設定パラメータｋ，Ｒ，Ｎの設定に
手間がかからなくなると共に、各設定パラメータｋ，
Ｒ，Ｎを求めた際、設定パラメータｋがスプリアスレベ
ルが高い特定周波数設定パラメータｋsと一致するか否
かを判定して、スプリアスの高い特定周波数設定パラメ
ータｋsをＤＤＳ１２に出力することを未然に回避する
ようにしたので、周波数シンセサイザの低スプリアス化
を図ることができる。

【０１０７】また、この実施の形態６による周波数シン
セサイザでは、メモリ３２ｄにＤＤＳ１２の出力中に現
われる高スプリアスの次数を格納して、この次数に基づ
き周波数設定パラメータの判定を行なうようにしたの
で、実施の形態２〜５の場合と比較してメモリ３２ｄの
容量を大幅に削減することが可能となる。その結果、メ
モリ容量の削減により低コストのメモリを使用できるた
め、製造コストの低減化を図ることができる。特に、こ
のような高スプリアスが出力されるスプリアスの次数m
の数は、図４６にも示したように非常に限られているた
め、通常はそのようなスプリアスの次数ｍを記憶するた
めの専用のメモリを設ける必要がなく、他のメモリの空
領域等に格納すれば十分であるので、専用メモリを設け
ないことによる製造コストの低減化が可能になる。

【０１０８】実施の形態７．実施の形態７による周波数
シンセサイザは、本出願の発明者らが発表した電子情報
通信学会MW９４−１５６「周波数変換器を用いた２同調
形低スプリアスＤＤＳ駆動ＰＬＬシンセサイザ」に掲載
されているように、ＤＤＳの出力周波数ｆdの変化幅Δ
ｆdが狭いシンセサイザ（前記文献ではΔｆd／ｆck＝
０.０４%）の場合におけるＤＤＳへの周波数設定パラメ
ータｋがスプリアスレベルの高くなるｋsに該当しない
か否かの判定を簡略化して構成したものである。このた
め、この実施の形態７による周波数シンセサイザでは、
前記実施の形態２〜６とは、パラメータ演算処理部３の
構成が異なるだけであるので、パラメータ演算処理部３
の構成および動作を主に説明する。

【０１０９】図１８に、この実施の形態７のパラメータ
演算処理部３ｅの構成を示す。図において、３１は前記
各実施の形態と同様のパラメータ演算設定部、３５ｂは
パラメータ演算設定部３１が判定のため出力した設定パ
ラメータｋに基づいてその設定パラメータｋが高スプリ
アスを出力する特定周波数設定パラメータｋsに該当し
ないか否かを判定して、その判定結果を判定フラグｈと
して出力する判定フラグ出力部である。

【０１１０】次に、この実施の形態７の判定フラグ出力
部３５ｂにおける判定原理を説明する。まず、ＤＤＳ１
２の出力周波数ｆdの変化幅Δｆdがごく狭い場合におけ
る、ＤＤＳ１２の周波数設定パラメータｋと、スプリア
スが高レベルとなるＤＤＳ１２の特定周波数設定パラメ
ータｋsとの関係を説明する。図４４や前記実施の形態
６でも説明したように、スプリアスが高レベルとなるの
は、スプリアスの次数が特定の次数mのときである。そ
の上、ＤＤＳ１２の出力周波数ｆdの変化幅Δｆdをさら
に狭帯域に限定すると、スプリアスが高レベルとなる次
数m(以下、ｍsという。)はさらに限定される。このた
め、まず、ｍsが１つであると仮定して、その特定の次
数ｍsにおけるスプリアスの周波数ｆddsがＤＤＳ１２の
出力周波数ｆd近傍となる、すなわちｆd ≒ｆddsとなる
場合におけるｋsを、式（３）や式（１）を参照して求
めると以下の通りとなり、次式（１７）で表わせる。

【０１１１】 ｆd≒ｆdds ｆd≒｜ｍs・ｆd−ｎ・ｆck｜ ｋs・ｆck／２^L≒｜ｍs・ｋs・ｆck／２^L−ｎ・ｆck｜ ｋs≒｜ｍs・ｋs−ｎ・２^L｜ ｋs≒２^L・ｎ／(ｍs±１) ・・・(１７）

【０１１２】図１９（ａ），（ｂ）に、周波数設定パラ
メータｋにおける特定周波数設定パラメータｋｓの現れ
方を示す。（ａ）は、次数ｍsが任意の場合におけるｋs
の現れ方を示しており、図に示すように基準クロック１
１の出力波ｆckの高調波次数ｎ毎に２つのｋs＝２^L・
(ｎ／ｍs±１)が現われることを示している。尚、ｋs近
傍においては、スプリアスはＰＬＬ２の通過帯域Δｆpl
l以内となり、ＰＬＬ２から出力されてしまうものであ
る。（ｂ）は、ｍs>>１の場合のｋsの現れ方を示してお
り、（ｂ）の場合はｍs>>１であるので、（ａ）に示す
場合とは異なり、２^L・Ｎ／(ｍs+１)≒２^L・Ｎ(／ｍs−
１)とみなせ、２^L・Ｎ／(ｍs±１)は１点とみなせる。
このときのスプリアスが高レベルとなる周波数設定パラ
メータｋの範囲をΔｋzとすると、（ｂ）に示すように
Δｋzは周期ｋpdで現れ、このｋpdは次式で与えられ
る。

【０１１３】 ｋpd＝２^L／ｍs （ただし、ｍs>>１とする。) ・・・(１８) この式(１８)を式(１７)に代入して、ｍsを消去する
と、次数ｎは、次式（１９）となる。 ｎ＝int［ｋ／ｋpd］ ・・・(１９) 次に、ｋがΔｋz内に存在、すなわち高スプリアスが出
力されるためのｋの条件式は次式（２０）で与えられ
る。

【０１１４】 ｜ｋ−ｎ・ｋpd｜＜Δｋz／２ ・・・(２０) 次に、式(１８)と式(１９)とを、この式(２０)に代入す
ると、高スプリアスが出力されるためのｋの条件式（２
０）は、次式（２１）で与えられることになる。

【０１１５】 int［ｍs・ｋ／２^L］・２^L／ｍs−Δｋz／２≦ｋ≦int［ｍs・ｋ／２^L］・２^L／ ｍs+Δｋz／２ ・・・（２１）

【０１１６】次に、この実施の形態７による周波数シン
セサイザの動作を図面を参照して説明する。図２０に、
この実施の形態７の判定フラグ出力部３５ｂにおける判
定フラグ出力までの処理手順を示す。なお、この処理に
入る前に、前記各実施の形態と同様に、パラメータ演算
設定部３１にＤｏｕｔ，Ｄr，Ｄdが入力されて、各設定
パラメータｋ，Ｒ，Ｎが求められており、周波数設定パ
ラメータｋが判定フラグ出力部３５へ出力されているも
のとする。

【０１１７】まず、判定フラグ出力部３５ｂは、パラメ
ータ演算設定部３１から周波数設定パラメータｋが入力
すると（ステップＳ６５０）、特定次数ｍsを式(１８)
に代入してｋpdを求め（ステップＳ６５２）、続いてそ
のｋおよびｋpdを式(１９)に代入してｎを計算する（ス
テップＳ６５４）。次に、ｋ、Δｋzおよびｍsを式(２
１)に代入して、その式（２１）を満足するか否か、す
なわちｋがΔｋz内に存在し、高スプリアスが出力され
るか否かを判断する（ステップＳ６５６）。

【０１１８】その結果、int［ｍs・ｋ／２^L］・２^L／ｍ
s−Δｋz／２≦ｋ≦int［ｍs・ｋ／２^L］・２^L／ｍs＋
Δｋz／２であると判断された場合には（ステップＳ６
５６“ＹＥＳ”）、ｋがΔｋz内に存在して、この設定
パラメータｋでは高スプリアスがＰＬＬ２から出力され
るということを示しているので、判定フラグｈとして０
を設定し（ステップＳ６５８）、判定フラグｈ＝０をパ
ラメータ演算設定部３１へ出力する（ステップＳ６６
２）。

【０１１９】これに対し、int［ｍs・ｋ／２^L］・２^L／
ｍs−Δｋz／２＞ｋあるいはｋ＞int［ｍs・ｋ／２^L］
・２^L／ｍs＋Δｋz／２と判断された場合には（ステッ
プＳ６５６“ＮＯ”）、ｋがΔｋz内に存在しておら
ず、この設定パラメータｋでは高スプリアスがＰＬＬ２
から出力されないことを示しているので、判定フラグｈ
として１を設定し（ステップＳ６６０）、判定フラグｈ
＝１をパラメータ演算設定部３１へ出力する（ステップ
Ｓ６６２）。

【０１２０】従って、この実施の形態７による周波数シ
ンセサイザによれば、前記実施の形態２〜６と同様に、
入力手段４によってＰＬＬ２から出力させるべき出力周
波数ｆoutに対応したデータＤout等をパラメータ演算処
理部３ｅへ入力すれば、パラメータ演算処理部３ｅが各
設定パラメータｋ，Ｒ，Ｎを自動的に求めてＤＤＳ１２
等に設定するので、設定パラメータｋ，Ｒ，Ｎの設定に
手間がかからなくなると共に、各設定パラメータｋ，
Ｒ，Ｎを求めた際、設定パラメータｋがスプリアスレベ
ルが高い特定周波数設定パラメータｋsと一致するか否
かを判定して、スプリアスの高い特定周波数設定パラメ
ータｋsをＤＤＳ１２に出力することを未然に回避する
ようにしたので、周波数シンセサイザの低スプリアス化
を図ることができる。

【０１２１】特に、この実施の形態７による周波数シン
セサイザでは、ＤＤＳ１２の出力周波数ｆdの変化幅Δ
ｆdを狭帯域に限定しているので、高スプリアスの次数
ｍおよび特定周波数設定パラメータｋsがさらに限定さ
れるので、判定フラグｈや次数ｍを記憶するためのメモ
リを設けることなく、判定フラグ出力部３５ｂのみで周
波数設定パラメータｋの判定を行うことができ、前記実
施の形態２〜６の場合と比較してメモリが不要となる点
で、より大幅に製造コストの低減化を図ることができ
る。

【０１２２】なお、この実施の形態７の説明では、高ス
プリアスが出力されるスプリアスの次数ｍの数を一つと
して説明したが、複数あっても前記と同様の効果を奏す
る。

【０１２３】実施の形態８．前記実施の形態２〜７で
は、ＤＤＳ１２の出力周波数をいったん決定した場合に
は、その後その出力周波数を固定にした場合の周波数設
定パラメータｋ等の決定方法およびその構成等について
示してきた。これに対し、この実施の形態８による周波
数シンセサイザでは、先に本出願人が出願をした特願平
6-23579号公報に示す周波数シンセサイザのように、周
波数シンセサイザを無線通信システムの送受信装置等に
使用する際、受信装置側の受信周波数に送信周波数を合
わせるための自動周波数制御装置（以下、「ＡＦＣ」と
いう。）を加え、いったんこによる周波数シンセサイザ
の出力周波数ｆoutを決定した後でも、ＡＦＣによりＤ
ＤＳの出力周波数のみを掃引させて微調整するように構
成したものである。

【０１２４】図２１に、この実施の形態８による周波数
シンセサイザの構成を示す。図２１からもわかるよう
に、この実施の形態８による周波数シンセサイザの構成
は、前記実施の形態と同様の基準発振器１とパラメータ
演算処理部３ｆとの間に、ＡＦＣ５と、パラメータ演算
処理部３からの周波数設定パラメータｋにＡＦＣ５の出
力を加算する加算器６とを追加したものである。

【０１２５】ＡＦＣ５は、前述の通り無線通信装置（図
示せず。）等において、対向する無線装置の受信周波数
と自局の送信周波数とを一致するように送信ないしは受
信周波数の微調を行うもので、この実施の形態８では、
加算器６を介しＤＤＳ１２に設定すべき周波数設定パラ
メータｋを変えることによりＤＤＳ１２の出力周波数ｆ
dを微調するように構成されている。なお、図２に示す
実施の形態２の構成と同一のものには同一符号を付して
説明する。

【０１２６】図２２に、この実施の形態８のパラメータ
演算処理部３ｆの構成を示す。図において、３１は前記
実施の形態と同様のパラメータ演算設定部、３２ｆはＤ
ＤＳ１２の出力中に現われる高スプリアスの次数ｍが予
め記憶されたメモリ、３５ｃはそのメモリ３２ｆに記憶
されたスプリアスの次数ｍに基づき周波数設定パラメー
タｋがスプリアスレベルの高いｋsに該当しないか否か
を判定してその判定結果を判定フラグｈとして出力する
判定フラグ出力部である。

【０１２７】ここで、この実施の形態８の判定フラグ出
力部３５における周波数設定パラメータｋがｋsに該当
しないか否かの判定原理を説明しておく。まず、ＡＦＣ
５等により掃引するＤＤＳ１２の周波数設定パラメータ
ｋの最大掃引幅をΔｋとした場合、ｋmin(＝ｋ−Δｋ／
２)からｋmax(＝ｋ+Δｋ／２)の範囲内において高レベ
ルとなるスプリアスの周波数ｆddsとＤＤＳ１２の出力
周波数ｆdとが近接するｆd≒ｆddsとなる場合のｆdの条
件は、次式（２２）で与えられる。

【０１２８】 ｋmin・ｆck／２^L＜ｆd＜ｋmax・ｆck／２^L ・・・(２２) 次に、ｆddsについての式(３)においてｆddsをｆdに置
き換えてこの式(２２)に代入して、スプリアスの次数m
についての条件式で表すと次式（２３）となる。

【０１２９】 ｎ・２^L／ｋmax±１＜m＜ｎ・２^L／ｋmin±１ ・・・(２３) ここで、mは整数であるので、この点を考慮すると式
（２３）は、次式（２４）となる。

【０１３０】 int［ｎ・２^L／ｋmax±１］＜m＜round［０.５＋ｎ・２^L／ｋmin±１］ ・・・(２４) よって、この式(２４)を満足するスプリアスの次数mで
スプリアスが高レベルとなる場合は、ＡＦＣ５により周
波数設定パラメータｋをｋminからｋmaxの範囲で変化さ
せると、ＤＤＳ１２の出力中に高スプリアスの現われる
ので、高スプリアスの次数でこの式（２４）を満足する
ものがあるか否かにより、周波数設定パラメータｋがｋ
sに該当するか否かの判定が可能となる。

【０１３１】図２３に、この実施の形態８のメモリ３２
ｆの記憶内容を示す。このメモリ３２ｆの記憶内容は、
図１６に示す実施の形態６に示すものと同一で、メモリ
３２ｆのアドレス（ｉ＝０，１，２・・・，ｑ）毎にＤ
ＤＳ１２の出力中に所定レベル以上の高スプリアスの次
数ｍiが、２，３，４，・・・というように予め登録さ
れている。

【０１３２】次に、この実施の形態８による周波数シン
セサイザの動作を図面を参照して説明する。図２４に、
この実施の形態８の判定フラグ出力部３５ｃにおける判
定フラグ出力までの処理手順を示す。なお、この処理に
入る前に、この実施の形態８では、前記各実施の形態と
同様に、パラメータ演算設定部３１にＤout等がパラメ
ータ演算設定部３１へ入力して、各設定パラメータｋ，
Ｒ，Ｎが求められており、周波数設定パラメータｋが判
定フラグ出力部３５へ出力されているものとする。ま
ず、判定フラグ出力部３５ｃは、パラメータ演算設定部
３１からの周波数設定パラメータｋが入力すると（ステ
ップＳ６７０）、ＡＦＣ５の制御によるＤＤＳ１２の周
波数設定パラメータｋの最大掃引幅Δｋに基づいてｋmi
nおよびｋmaxを求める（ステップＳ６７２）。ここでΔ
ｋは予め判定フラグ出力部３５ｃ等に登録されているも
のとする。

【０１３３】次に、判定フラグ出力部３５ｃは、メモリ
３２ｆのアドレスｉ（初期値は０)に基づいてスプリア
スの次数ｍiを読み出すと共に（ステップＳ６７４）、
基準クロック１１の出力波ｆckの高調波次数ｎをｎ＝０
に設定し（ステップＳ６７６）、読み出したスプリアス
の次数ｍiが式（２４）、すなわちint［ｎ・２^L／ｋmax
±１］＜ｍi＜round［０.５+ｎ・２^L／ｋmin±１］を満
足するか否かを判定する（ステップＳ６７８）。

【０１３４】ここで、読み出したスプリアスの次数ｍi
が式（２４）を満足すると判定した場合には（ステップ
Ｓ６７８“ＹＥＳ”）、ＡＦＣ５により周波数設定パラ
メータｋをｋminからｋmaxの範囲で変化させると、ＤＤ
Ｓ１２の出力中に高スプリアスの現われることを示して
いるので、判定フラグｈとして高スプリアスが出力され
ることを示す０を設定して（ステップＳ６８０）、判定
フラグｈ＝０をパラメータ演算設定部３１へ出力する
（ステップＳ６９２）。

【０１３５】これに対し、読み出したスプリアスの次数
ｍiが式（２４）を満足していないと判定した場合には
（ステップＳ６７８“ＮＯ”）、続いてｍi≦round
［０.５+ｎ・２^L／ｋmin±１］あるいはｍi≦int［ｎ・
２^L／ｋmax±１］であるか否かを判定し（ステップＳ６
８２）、ｍi≧round［０.５+ｎ・２^L／ｋmin±１］およ
びｍi≧int［ｎ・２^L／ｋmax±１］の場合には（ステッ
プＳ６８２“ＮＯ”）、ｎの値を変えて再判定を行なう
ため、ｎ＝ｎ+１として（ステップＳ６８４）、ステッ
プＳ６７８の処理に戻り、新たなｎの値で再度スプリア
スの次数ｍiが式（２４）を満足しているか否かを判定
する。

【０１３６】その一方、ｍi≦round［０.５+ｎ・２^L／
ｋmin±１］あるいはｍi≦int［ｎ・２^L／ｋmax±１］
である場合には（ステップＳ６８２“ＹＥＳ”）、式
(２４)を満たすｍiおよびｎがないということなので、
全てのスプリアスの次数ｍiについて判定が終了したか
否かを判定するため、続いてアドレスｉがその最大値ｑ
より小さいか否かを判定し（ステップＳ６８６）、アド
レスｉがその最大値ｑより小さい場合には（ステップＳ
６８６“ＹＥＳ”）、アドレスｉを＋１インクリメント
して（ステップＳ６８８）、ステップＳ６７４に戻り、
新たなアドレスｉに基づいてメモリ３２ｆから次のスプ
リアスの次数ｍiを読み出して前述と同様の処理を行な
う。これに対し、アドレスｉがその最大値ｑと等しい場
合には（ステップＳ６８６“ＹＥＳ”）、全てのｍｉお
よびｎについてｍiが式（２４）を満足していないとい
うことになるので、判定フラグｈとして高スプリアスが
出力されないことを示す１を設定して（ステップＳ６９
０）、判定フラグｈ＝１をパラメータ演算設定部３１へ
出力する（ステップＳ６９２）。

【０１３７】従って、この実施の形態８による周波数シ
ンセサイザによれば、前記実施の形態２〜７と同様に、
ＰＬＬ２から出力させるべき出力周波数ｆoutに対応し
たデータＤout等をパラメータ演算処理部３ｆへ入力す
れば、パラメータ演算処理部３ｆが各設定パラメータ
ｋ，Ｒ，Ｎを自動的に求めてＤＤＳ１２等に設定するの
で、設定パラメータｋ，Ｒ，Ｎの設定に手間がかからな
くなると共に、各設定パラメータｋ，Ｒ，Ｎを求めた
際、設定パラメータｋがスプリアスレベルが高い特定周
波数設定パラメータｋsと一致するか否かを判定して、
スプリアスの高い周波数設定パラメータｋsをＤＤＳ１
２に出力することを未然に回避するようにしたので、周
波数シンセサイザの低スプリアス化を図ることができ
る。

【０１３８】また、この実施の形態８による周波数シン
セサイザでは、前記実施の形態６と同様に、メモリ３２
ｆにＤＤＳ１２の出力中に現われる高スプリアスの次数
ｍのみを格納して、この次数ｍに基づき周波数設定パラ
メータｋの判定を行なうようにしたので、実施の形態２
〜５の場合と比較してメモリ３２ｆの容量を大幅に削減
することが可能となる。その結果、前記実施の形態６と
同様に、メモリ容量の削減により、低コストのメモリを
使用できるため、製造コストの低減化を図ることができ
ることになる。

【０１３９】実施の形態９．この実施の形態９による周
波数シンセサイザは、前記実施の形態２に対し図５に示
すステップＳ８０の設定パラメータｋ，Ｒ，Ｎの再演算
処理を簡略化したもので、メモリに予めパラメータＲ，
Ｎの最適な増加量を記憶しておき、メモリを用いてｋ、
ＲおよびＮの解を簡易に得るするように構成したもので
ある。このため、この実施の形態９による周波数シンセ
サイザでは、パラメータ演算処理部以外の構成は図１に
示す実施の形態２の構成とほぼ同じであるので、パラメ
ータ演算処理部の構成やそのパラメータ再演算処理等を
図示して説明するものとする。

【０１４０】図２５に、この実施の形態９のパラメータ
演算処理部３ｇの構成を示す。図において、３１ａはパ
ラメータ演算設定部、３２ｇは前記実施の形態３のメモ
リ３２ａと同様に周波数設定パラメータｋ毎にそのｋが
高スプリアスが出力されるｋsに該当するか否かの判定
フラグｈを予め格納したメモリ、３６はパラメータＲ，
Ｎの最適な増加量α，βを後述するように予め記憶した
メモリである。

【０１４１】図２６に、この実施の形態９のメモリ３６
の記憶内容を示す。図２６に示すように、このメモリ３
６では、アドレスを１５ビットで表現すると共に、５ビ
ットの設定パラメータｋ，Ｒ，Ｎをそれぞれそのメモリ
３５の上位アドレス、中位アドレス、下位アドレスに対
応させて、各設定パラメータｋ，Ｒ，Ｎの組み合わせ毎
にその各設定パラメータｋ，Ｒ，Ｎに最適な、すなわち
その設定パラメータｋの場合そのｋとｋsとが一致しな
くなるようなＲとＮの増加量α，βが予め格納されてい
る。例えば、設定パラメータｋ，Ｒ，Ｎがそれぞれ0001
0、00010、00010の場合には、そのパラメータＲ，Ｎの
最適な増加量α、βとして、00010、00010が対応してい
ることになる。以下、設定パラメータｋ，Ｒ，Ｎに対応
したパラメータＲ，Ｎの最適な増加量α、βをα(ｋ，
Ｒ，Ｎ)、β(ｋ，Ｒ，Ｎ）で表わす。

【０１４２】次に、この実施の形態９による周波数シン
セサイザの動作を図面を参照して説明する。

【０１４３】図２７に、パラメータ演算設定部３１ａの
パラメータ変更手段３１５ａにおけるパラメータ再演算
処理を示す。なお、この実施の形態９による周波数シン
セサイザでも、この図２７に示すパラメータ演算処理を
開始するまでは、前記実施の形態２等と同様に、図５に
示すステップＳ１０〜５０の処理で設定パラメータｋ，
Ｒ，Ｎを求め、次のステップＳ６０でその求めた設定パ
ラメータｋがスプリアスの高レベルなｋsであるか否か
の判定を行なって（ステップＳ６０“ＮＯ”）、その判
定の結果、ｋ＝ｋsと判定され、この図２７に示すパラ
メータ再演算処理を開始するものとする。

【０１４４】まず、ｋ＝ｋsとなりこのパラメータ再演
算処理が開始すると、パラメータ変更手段３１５ａは、
まず、図５のステップ２０〜５０の処理で求めた設定パ
ラメータｋ，Ｒ，Ｎをそれぞれ上位アドレス、中位アド
レスおよび下位アドレスとしたアドレスでメモリ３６に
アクセスして、その設定パラメータｋ，Ｒ，Ｎに対応し
たパラメータＲ，Ｎの増加量α(ｋ，Ｒ，Ｎ)およびβ
(ｋ，Ｒ，Ｎ)を読み出す（ステップＳ８４０）。そし
て、読み出した増加量α(ｋ，Ｒ，Ｎ)およびβ(ｋ，
Ｒ，Ｎ)を次式（２５）に示すようにパラメータＲ，Ｎ
にそれぞれ加算して、パラメータＲ，Ｎを変更する（ス
テップＳ８５０，８６０)。

【０１４５】 Ｒ＝Ｒ＋α(ｋ，Ｒ，Ｎ） Ｎ＝Ｎ＋β（ｋ，Ｒ，Ｎ) ・・・(２５)

【０１４６】次に、この式(２５)に示すように変更され
たＲおよびＮを、実施の形態２の場合と同様に、式(８)
に代入して、設定パラメータｋを次式（２６）のように
再演算する（ステップＳ８７０）。

【０１４７】 ｋ＝int［(Ｒ・Ｄout・２^L)／(ｆck・Ｎ）］または、 ｋ＝round［(Ｒ・Ｄout・２^L)／(ｆck・Ｎ）］ ・・・(２６) このようにして設定パラメータｋ、ＲおよびＮが再演算
されて変更されるが、ＲおよびＮはｋ≠ｋsとなるよう
なα(ｋ，Ｒ，Ｎ)およびβ(ｋ，Ｒ，Ｎ)により変更さ
れ、ｋはｋ≠ｋsとなるので、図５に示す実施の形態２
の場合とは異なり、ステップＳ６０の設定パラメータｋ
の判定処理に戻らず、ステップＳ７０のパラメータｋ，
Ｒ，Ｎの出力設定処理に直接移行する。

【０１４８】従って、この実施の形態９による周波数シ
ンセサイザによれば、前記実施の形態２〜８と同様に、
ＰＬＬ２から出力すべき出力周波数ｆoutに対応したデ
ータＤout等をパラメータ演算処理部３ｇへ入力すれ
ば、パラメータ演算処理部３ｇは各設定パラメータｋ，
Ｒ，Ｎを自動的に求めてＤＤＳ１２等に設定するので、
設定パラメータｋ，Ｒ，Ｎの設定に手間がかからなくな
ると共に、各設定パラメータｋ，Ｒ，Ｎを求めた際、設
定パラメータｋがスプリアスレベルが高い特定周波数設
定パラメータｋsと一致するか否かを判定して、スプリ
アスの高い特定周波数設定パラメータｋsをＤＤＳ１２
に出力することを未然に回避するようにしたので、周波
数シンセサイザの低スプリアス化を図ることができる等
の効果が得られる。

【０１４９】また、この実施の形態９による周波数シン
セサイザでは、予めメモリ３６にパラメータＲ，Ｎの最
適な、すなわち設定パラメータｋとｋsとが一致せず、
高スプリアスがＰＬＬ２から出力されないようなパラメ
ータＲ，Ｎの増加量α，βを予め記憶しておき、設定パ
ラメータｋとｋsとが一致した場合には、その記憶して
おいた最適な増加量α，βに基づき設定パラメータｋ，
Ｒ，Ｎを変更するようにしたので、設定パラメータｋ，
Ｒ，Ｎの変更は１度しか行わなくて済み、設定パラメー
タｋ，Ｒ，Ｎの変更に要する時間の短縮化を図ることが
できる。その結果、周波数シンセサイザの周波数切り換
え速度を速める効果がある。

【０１５０】なお、この実施の形態９による周波数シン
セサイザでは、ＲおよびＮの両方を変更しているが、Ｎ
あるいはＲの一方の最適な増減量を予め記憶しておき、
その一方を増減等することにより変更するようにしても
よい。

【０１５１】実施の形態１０．前記実施の形態２〜９で
は、パラメータ演算処理部３は、ＰＬＬ２から出力させ
るべき出力周波数ｆoutに対応したデータＤoutの他に、
可変分周器１３の出力周波数ｆｒに対応したデータＤｒ
や、ＤＤＳ１２の出力周波数ｆｄに対応したデータＤd
を入力して、それらの各設定パラメータｋ，Ｒ，Ｎを演
算すると共に、設定パラメータｋが高スプリアスの出力
されるｋsと一致する場合にはさらに各設定パラメータ
ｋ，Ｒ，Ｎの再演算を行って、ｋがｋsと一致しなくな
った場合に各設定パラメータｋ，Ｒ，Ｎを出力するよう
にしているが、これではパラメータ演算処理部において
は必然的に設定パラメータｋ，Ｒ，Ｎの演算及び再演算
による演算時間の長時間化と回路の複雑化が問題とな
る。そこで、この実施の形態１０による周波数シンセサ
イザでは、パラメータ演算処理部の代わりにメモリを用
いることにより係る問題を解決するものである。

【０１５２】図２８に、この実施の形態１０による周波
数シンセサイザの構成を示す。図２８において、１は基
準発振器、２はＰＬＬ、４ｂはＰＬＬ２から出力させる
べき出力周波数ｆoutに対応したデータＤoutのみを入力
する入力手段、７は次の図２９に示すようにその出力周
波数ｆoutに対応したデータＤoutに対応した設定パラメ
ータｋ，Ｒ，Ｎを予め記憶したメモリである。なお、図
２８において、図１の構成と同一のものには同一符号を
付して説明は省略する。

【０１５３】図２９に、この実施の形態１０のメモリ７
の記憶内容を示す。このメモリ７には、図に示すよう
に、５ビットで表わされたＰＬＬ２の出力周波数ｆout
に対応したデータＤoutをアドレスとして、各出力周波
数ｆoutに対応したデータＤout毎に高スプリアスが出力
されないように考慮された設定パラメータｋ，Ｒ，Ｎの
値が格納されている。なお、各設定パラメータｋ，Ｒ，
Ｎの値は、図２８に示す周波数シンセサイザの構成等に
基づいて各出力周波数ｆoutに対応したデータＤoutに対
応させて予め求めたものである。

【０１５４】次に、この実施の形態１０による周波数シ
ンセサイザの動作を図面を参照して説明する。図３０
に、この実施の形態１０による周波数シンセサイザの動
作を示す。まず、入力手段４がＰＬＬ２から出力させる
べき出力周波数ｆoutに対応したデータＤoutをメモリ７
へ入力すると（ステップＳ１００）、メモリ７からその
データＤoutをアドレスとした、すなわちそのデータＤo
utに対応した設定パラメータｋ，Ｒ，Ｎが読出され（ス
テップＳ１１０）、読み出された設定パラメータｋ，
Ｒ，Ｎはそれぞれ基準発振器１のＤＤＳ１２および可変
分周器１３、ＰＬＬ２の可変分周器２４に出力されて設
定される（ステップＳ１２０）。

【０１５５】ここで、この設定パラメータｋ，Ｒ，Ｎ
は、予め周波数シンセサイザの構成等に基づいてＰＬＬ
２から出力させるべき出力周波数ｆoutに対応したデー
タＤout毎に高スプリアスが出力されないように求めた
ものであるので、周波数シンセサイザは、このような設
定パラメータｋ，Ｒ，Ｎが設定されると、ＰＬＬ２から
高スプリアスを出力させずに、入力したＤoutを出力周
波数ｆoutとして出力することになる。

【０１５６】従って、この実施の形態１０による周波数
シンセサイザによれば、ＰＬＬ２から出力させるべき出
力周波数ｆoutに対応したデータＤout毎に高スプリアス
が出力されない設定パラメータｋ，Ｒ，Ｎを予めメモリ
７に記憶し、入力手段４がその出力周波数ｆoutに対応
したデータＤoutを入力した場合には、そのＤoutに対応
した設定パラメータｋ，Ｒ，Ｎが出力されるようにした
ので、周波数シンセサイザ内部でＤout等に対応した設
定パラメータｋ，Ｒ，Ｎの演算や、設定パラメータｋの
判定および設定パラメータｋ、ＲおよびＮの変更のため
の再演算を行なう必要がなくなる。

【０１５７】このため、この実施の形態１０による周波
数シンセサイザによれば、実施の形態２〜９の場合とは
異なり、ＤＳＰやＣＰＵ等で構成するパラメータ演算設
定部３の構成が不要となり、構成が簡単になると共に、
設定パラメータｋ，Ｒ，Ｎの変更に要する時間も不要と
なるので、パラメータ設定のための時間の短縮化を図る
ことができる。その結果、周波数シンセサイザの周波数
切り換え速度を速めることが可能になる。

【０１５８】なお、以上の説明では、基準発振器１内に
１台の可変分周器１３を有する周波数シンセサイザを想
定して、メモリ７にはその１台の可変分周器１３に対応
したパラメータＲを１つ格納して説明したが、本発明で
は、図７に示すように基準発振器１内に可変分周器１３
がｎ台あってもよく、その場合メモリ７にはｋ、Ｎおよ
びＲ1〜Ｒnのパラメータを予め格納するようにすればよ
い。

【０１５９】実施の形態１１．この実施の形態１１によ
る周波数シンセサイザは、基準発振器内のＤＤＳと可変
分周器との間にミクサ等の周波数混合器を設けることに
より前記実施の形態２〜１０とは基準発振器の構成を変
えて、実施の形態２〜１０より低スプリアス化を図った
もので、前記実施の形態２〜１０による周波数シンセサ
イザに適用可能である。以下、この実施の形態１１の基
準発振器を実施の形態２の基準発振器に適用したものと
して説明する。なお、この実施の形態１１では、実施の
形態２との基準発振器の構成の違いにより、設定パラメ
ータｋ、ＲおよびＮの演算式、および設定パラメータ
ｋ、ＲおよびＮの再演算式が異なるので、これらの式の
相違点を中心に説明するものとする。

【０１６０】図３１に、この実施の形態１１による周波
数シンセサイザの構成を示す。なお、この実施の形態１
１による周波数シンセサイザでは、基準発振器１ａ以外
のＰＬＬ２、パラメータ演算処理部３および入力手段４
の構成は前記実施の形態２の構成と同じなので、同一符
号を付して説明は省略する。実施の形態１１の基準発振
器１ａは、前記実施の形態２と同様に、基準クロック１
１と、ＤＤＳ１２と、可変分周器１３とを有していると
共に、さらにＤＤＳ１２と可変分周器１３との間に、Ｄ
ＤＳ１２の出力周波数ｆdと局部発振器の１４の発振周
波数とを混合するミクサ１５と、その混合出力から不要
波を除去するＢＰＦ１６と、増幅器（ＡＭＰ）１７とを
有している。また、可変分周器１３の後段に可変分周器
１３の高調波を抑制するＢＰＦ１８を設けている。な
お、図中、ｆ１は可変分周器１３への入力周波数であ
り、ｆxoは局部発振器１４の出力周波数である。

【０１６１】次に、この実施の形態１１の基準発振器１
ａによれば実施の形態２〜１０より低スプリアス化が図
れる点を数式により説明する。まず、前記実施の形態２
の構成では、ＤＤＳ１２のスプリアスレベルをＳＰdds
(dBc)とすると、ＰＬＬ２から最終的に出力されるシン
セサイザ出力のスプリアスレベルＳＰoutは次式（２
７）の通りとなる。

【０１６２】 ＳＰout＝２０・LOG₁₀(ｆout／ｆd)＋ＳＰdds（dBc） ・・・（２７）

【０１６３】これに対し、この実施の形態１１では、Ｐ
ＬＬ２から最終的に出力されるシンセサイザ出力のスプ
リアスレベルＳＰoutは、可変分周器１３の入力周波数
をｆ１とすると、次式（２８）の通りとなる。

【０１６４】 ＳＰout＝２０・LOG₁₀(ｆout／ｆ１)＋ＳＰdds（dBc） ・・・（２８） 従って、この式(２８)より、ミクサ１５による周波数変
換によってｆ１>>ｆｄにしたものとすると、２０・ＬＯ
Ｇ_１０（ｆout／ｆd)>>２０・LOG₁₀(ｆout／ｆ１)とな
るので、この実施の形態１１による周波数シンセサイザ
のスプリアスレベルＳＰoutのほうが低スプリアス化さ
れることが分かる。

【０１６５】次に、この実施の形態１１におけるパラメ
ータ演算処理部３のパラメータ設定動作は、前記実施の
形態２と同様に図５に示す手順で動作するので省略し
て、ここでは実施の形態２とは基準発振器１の構成を変
更したことによる設定パラメータｋ，Ｒ，Ｎの算出式の
変更箇所を説明する。

【０１６６】まず、この実施の形態１１の場合、分周数
であるパラメータＲ，Ｎは、実施の形態２の式(５)およ
び式(７)より同様に求められる。次に、設定パラメータ
ｋを求めるため、まず、Ｄout、ＲおよびＮからＤ■dを
次式（２９）で求める。

【０１６７】 Ｄ■d＝Ｄout・Ｒ／Ｎ ・・・（２９)

【０１６８】この式(２９)から、入力すべきＤＤＳ１２
の出力周波数ｆdに対応した出力周波数データＤｄは、
次式（３０）で求めることができる。

【０１６９】 Ｄｄ＝｜Ｄxo−Ｄ■d｜ ・・・（３０) ここで、Ｄxoは局部発振器１４の出力周波数ｆxoに対応
した出力周波数データであり、データとしてパラメータ
演算処理部３に予め与えられているものである。

【０１７０】このため、この実施の形態１１では、ＤＤ
Ｓ１２の周波数設定パラメータｋは、実施の形態２の場
合の式(８)と異なり、次式（３１）で与えられることに
なリ、式（８）で与えられる実施の形態２の場合と比較
して、設定パラメータｋの設定の自由度が高まったこと
が分かる。

【０１７１】 ｋ＝int［（２^L／Ｄck）・｜（Ｄout・Ｒ／Ｎ）−Ｄxo｜］または、 ｋ＝round［（２^L／Ｄck）・｜（Ｄout・Ｒ／Ｎ）−Ｄxo｜］ ・・・（３１）

【０１７２】なお、設定パラメータｋ，Ｒ，Ｎの再演算
による変更の方法は、前記実施の形態２と同様であリ、
まずパラメータＲ，Ｎにそれぞれα，βを加算すること
によりパラメータＲ，Ｎを変更し、変更後のパラメータ
Ｒ，Ｎを式（３１）に代入することにより設定パラメー
タｋを変更するようにする。

【０１７３】従って、この実施の形態１１による周波数
シンセサイザによれば、ミクサ１５等を基準発振器１内
のＤＤＳ１２と可変分周器１３との間に追加することに
より、実施の形態２の場合よりもＤＤＳ１２の周波数設
定パラメータｋの設定の自由度が高まるので、高レベル
のスプリアスを避けるための各設定パラメータｋ，Ｒ，
Ｎの設定が容易となる。

【０１７４】なお、以上の説明では、図３１に示すよう
に基準発振器１ａ内にミクサ１５の局部発振器１４と、
ＤＤＳ１２の基準クロック１１とをそれぞれ設けて説明
したが、図３２に示すように基準発振器１ｂ内の発振器
を基準クロック１１のみとし、基準クロック１１の出力
をＤＤＳ１２とミクサ１５とで使用するようにしても良
い。このようにした場合、基準発振器１ｂ内に局部発振
器１４を設ける必要がなく、発振器の個数を減らすこと
ができるので、図３１に示す場合より低コスト化を図る
ことができる。

【０１７５】実施の形態１２．この実施の形態１２によ
る周波数シンセサイザは、前記実施の形態１１と同様に
前記実施の形態２〜１０とは基準発振器の構成を変え
て、実施の形態２〜１０より低スプリアス化を図ったも
ので、前記実施の形態２〜１０による周波数シンセサイ
ザに適用可能なものである。以下、この実施の形態１２
による周波数シンセサイザの基準発振器の構成を、実施
の形態２の基準発振器に適用したものとして説明する。
なお、この実施の形態１２による周波数シンセサイザで
は、実施の形態２との基準発振器の構成の違いにより、
設定パラメータｋ、ＲおよびＮの演算式、および設定パ
ラメータｋ、ＲおよびＮの再演算式が異なるので、この
相違点を中心に説明するものとする。

【０１７６】図３３に、この実施の形態１２による周波
数シンセサイザの構成を示す。なお、この実施の形態１
２では、基準発振器１ｃ以外のＰＬＬ２、パラメータ演
算処理部３および入力手段４の構成は、前記実施の形態
２の構成と同じなので、同一符号を付して説明は省略す
る。実施の形態１２の基準発振器１ｃは、基準クロック
１１と、ＤＤＳ１２と、可変分周器１３とを有している
と共に、さらに可変分周器１３の後段に、可変分周器１
３の高調波を抑制するＢＰＦ１８と、ＢＰＦ１８を介し
た可変分周器１３の出力周波数ｆdivと局部発振器の１
５の発振周波数ｆxoとを混合して周波数変換を行なうミ
クサ１６と、その混合出力から不要波を除去するＢＰＦ
１６と、増幅器（ＡＭＰ）１７と直列に有している。

【０１７７】次に、この実施の形態１２の基準発振器１
ｃによれば実施の形態２〜１０よりも低スプリアス化が
図れる点を数式により説明する。まず、前記実施の形態
２の構成では、ＤＤＳ１２のスプリアスレベルをＳＰdd
s(dBc)とすると、ＰＬＬ２から最終的に出力されるシン
セサイザ出力のスプリアスレベルＳＰoutは式（２７）
で与えられた。

【０１７８】これに対し、この実施の形態１２による周
波数シンセサイザでは、ＰＬＬ２から最終的に出力され
るシンセサイザ出力のスプリアスレベルＳＰoutは、ミ
クサ１５の出力周波数をｆｒとすると、次式（３２）と
なる。

【０１７９】 ＳＰout＝２０・LOG₁₀(ｆout／Ｒ・ｆｒ)＋ＳＰdds（dBc） ・・・（３２） 従って、この式(３２)より、可変分周器１３の後段に設
けたミクサ１５等による周波数変換によってｆｒ>>ｆd
に変換したとすると、２０・LOG₁₀(ｆout／ｆd)>>２０
・LOG₁₀(ｆout／Ｒ・ｆｒ)となるので、実施の形態２の
スプリアスレベルＳＰoutより、この実施の形態１２の
スプリアスレベルＳＰoutのほうが低スプリアス化され
ることが分かる。

【０１８０】次に、この実施の形態１２におけるパラメ
ータ演算処理部３のパラメータ設定動作は、前記実施の
形態２と同様に図５に示す手順で動作するので省略し
て、ここでは実施の形態２とは基準発振器１の構成を変
更したことによる設定パラメータｋ，Ｒ，Ｎの算出式の
変更箇所を説明する。まず、この実施の形態１２の場
合、分周数であるパラメータＮおよびＤ■rは、実施の
形態２の式(５)および式(６)より同様に求められる。次
に、可変分周器１３の出力周波数ｆdivに相当するＤdiv
を次式（３３）で求める。

【０１８１】 Ｄdiv＝｜Ｄ■r−Ｄxo｜ ・・・(３３) また、パラメータＲは、実施の形態２の式(７)で与えら
れるので、ＤＤＳ１２の周波数設定パラメータｋは、実
施の形態２の式(８)と異なり、次式（３４）で与えられ
ることになリ、式（８）で与えられる実施の形態２の場
合と比較して、設定パラメータｋの設定の自由度が高ま
ったことが分かる。

【０１８２】 ｋ＝int［（２^L・Ｒ／Ｄck）・｜（Ｄout／Ｎ）−Ｄxo｜］または、 ｋ＝round［（２^L・Ｒ／Ｄck）・｜（Ｄout／Ｎ）−Ｄxo｜］ ・・・(３４)

【０１８３】なお、設定パラメータｋ，Ｒ，Ｎの再演算
による変更の方法は、前記実施の形態２と同様であリ、
まずパラメータＲ，Ｎにそれぞれα，βを加算すること
によりパラメータＲ，Ｎを変更し、変更後のパラメータ
Ｒ，Ｎを式（３４）に代入することにより設定パラメー
タｋを変更するようにする。

【０１８４】従って、この実施の形態１２による周波数
シンセサイザによれば、ミクサ１６等を基準発振器１内
の可変分周器１３の後段に追加して、ＤＤＳ１２の出力
を周波数分周し、さらにミクサ１６でアップコンバ−ジ
ョンするように基準発振器１ｃを構成したので、ＤＤＳ
１２の高スプリアスを抑制できるだけでなく、実施の形
態２の場合よりもＤＤＳ１２の消費電力を低減できると
共に、ＤＤＳ１２の周波数設定パラメータｋの設定の自
由度が高まり、高レベルのスプリアスを避けるための各
設定パラメータｋ，Ｒ，Ｎの設定が容易となる。

【０１８５】また、ミクサ１６等を基準発振器１内の可
変分周器１３の後段に追加しているので、ＤＤＳ１２の
動作周波数を高めることなく、ＰＬＬ２への入力周波数
を高めることができるので、ＰＬＬ２の周波数逓倍数を
低減できる効果もある。

【０１８６】なお、以上の説明では、図３３に示すよう
に基準発振器１ｃ内にミクサ１６の局部発振器１５と、
ＤＤＳ１２の基準クロック１１とをそれぞれ設けて説明
したが、図３４に示すように基準発振器１ｄ内の発振器
を基準クロック１１のみとし、基準クロック１１の出力
をＤＤＳ１２とミクサ１５とで使用するようにしても良
い。このようにした場合、基準発振器１ｄ内に局部発振
器１４を設ける必要がなく、発振器の個数を減らすこと
ができるので、図３３に示す場合より低コスト化を図る
ことができる。

【０１８７】実施の形態１３．この実施の形態１３によ
る周波数シンセサイザは、前記実施の形態１１，１２と
同様に前記実施の形態２〜１０とは基準発振器の構成を
変えて、実施の形態２〜１０より低スプリアス化を図っ
たもので、前記実施の形態２〜１０による周波数シンセ
サイザに適用可能である。以下、この実施の形態１３に
よる周波数シンセサイザの基準発振器の構成を実施の形
態２の基準発振器に適用したものとして説明する。な
お、この実施の形態１３による周波数シンセサイザで
は、実施の形態２との基準発振器１の構成の違いによ
り、設定パラメータｋ、ＲおよびＮの演算式、および設
定パラメータｋ、ＲおよびＮの再演算式が異なるってく
るので、この相違点を中心に説明するものとする。

【０１８８】図３５に、この実施の形態１３による周波
数シンセサイザの構成を示す。なお、この実施の形態１
３による周波数シンセサイザでは、基準発振器１ｅ以外
のＰＬＬ２、パラメータ演算処理部３および入力手段４
の構成は前記実施の形態２の構成と同じなので、同一符
号を付して説明は省略する。実施の形態１３の基準発振
器１ｅは、基準クロック１１と、ＤＤＳ１２と、２台の
可変分周器１３r1，１３r2とを有していると共に、さら
に可変分周器１３r1と可変分周器１３r2との間に、可変
分周器１３r1の高調波を抑制するＢＰＦ１８ａと、ＢＰ
Ｆ１８ａを介した可変分周器１３r1の出力周波数と局部
発振器の１４の発振周波数ｆxoとを混合して周波数変換
を行なうミクサ１５と、ミクサ１５の混合出力から不要
波を除去するＢＰＦ１６と、増幅器（ＡＭＰ）１７とを
有している。また、可変分周器１３r2の後段には、可変
分周器１３r2の高調波を抑制するＢＰＦ１８ｂを有して
いる。なお、図中、ｆxoは局部発振器１５の出力周波
数、ｆ2は可変分周器１３r2への入力周波数である。ま
た、ＢＰＦ１８ａ，１８ｂは、低域通過フィルタであっ
てもよい。

【０１８９】次に、この実施の形態１２による周波数シ
ンセサイザの基準発振器１ｅによれば実施の形態２〜１
０よりも低スプリアス化が図れる点を数式により説明す
る。

【０１９０】まず、実施の形態２の構成では、ＤＤＳ１
２のスプリアスレベルをＳＰdds(dBc)とすると最終的に
出力されるシンセサイザ出力のスプリアスレベルＳＰou
tは式(２７)で与えられた。

【０１９１】これに対し、この実施の形態１３による周
波数シンセサイザの構成では、シンセサイザ出力のスプ
リアスレベルＳＰoutは次式（３５）となる。

【０１９２】 ＳＰout＝２０・LOG₁₀{ｆout／(Ｒ・｜ｆxo±ｆ2｜)}＋ＳＰdds（dBc） ・・・（３５） 従って、この式(３５)より、可変分周器１３r1，１３r2
の間に設けたミクサ１５等の周波数変換によってＲ・｜
ｆxo±ｆ2｜>>ｆdに変換したとすると、２０・LOG₁₀(ｆ
out／ｆd)>>２０・LOG₁₀{ｆout／(Ｒ・｜ｆxo±ｆ2｜)}
となるので、実施の形態２よりこの実施の形態１３のス
プリアスレベルＳＰoutのほうが低スプリアス化される
ことが分かる。

【０１９３】次に、この実施の形態１３におけるパラメ
ータ演算処理部３のパラメータ設定動作は、前記実施の
形態２と同様に図５に示す手順で動作するので省略し
て、ここでは実施の形態２とは基準発振器１ｅの構成を
変更したことによる設定パラメータｋ，Ｒ，Ｎの算出式
の変更箇所を説明する。まず、この実施の形態１３の場
合、ＰＬＬ２の可変分周器２４の分周数であるパラメー
タＮおよびＤ■rは実施の形態２の式(５)および式(６)
より求められる。次に、可変分周器１３r2の分周数であ
るパラメータＲ2は次式（３６）で求められる。

【０１９４】 Ｒ2＝int［Ｄ■r／Ｄ2］または、Ｒ2＝round［Ｄ■r／Ｄ2］ ・・・(３６) ここで、Ｄ2はｆ2に相当するデータである。更に、Ｒ2
を用いて、Ｄ2を再計算してＤ■2を求めると、次式（３
７）の通りとなる。

【０１９５】 Ｄ■2＝Ｄ■r／Ｒ2 ・・・(３７) このため、可変分周器１３r1の分周数であるパラメータ
Ｒ1は次式（３８）で求められる。

【０１９６】 Ｒ1＝int［Ｄ■2／Ｄd］または、Ｒ1＝round［Ｄ■2／Ｄd］ ・・・(３８)

【０１９７】このため、ＤＤＳ１２の周波数設定パラメ
ータｋは、実施の形態２の場合の式(８)とは異なり、次
式（３９）で与えられることになリ、式（８）で与えら
れる実施の形態２の場合と比較して、設定パラメータｋ
の設定の自由度が高まったことが分かる。

【０１９８】 ｋ＝int［（２^L・Ｒ1／Ｄck）・｜（Ｄout・Ｒ2／Ｎ）−Ｄxo｜］または、 ｋ＝round［（２^L・Ｒ1／Ｄck）・｜（Ｄout・Ｒ2／Ｎ）−Ｄxo｜］ ・・・(３９)

【０１９９】なお、設定パラメータｋ，Ｒ，Ｎの再演算
による変更の方法は、前記実施の形態２と同様であリ、
まずパラメータＲ，Ｎにそれぞれα，βを加算すること
によりパラメータＲ，Ｎを変更し、変更後のパラメータ
Ｒ，Ｎを式（３９）に代入することにより設定パラメー
タｋを変更するようにする。

【０２００】従って、この実施の形態１３による周波数
シンセサイザによれば、可変分周器１３r1，１３r2を２
台設け、その可変分周器１３r1，１３r2の間にミクサ１
５等を設けて、ＤＤＳ１２の出力を周波数分周して、ミ
クサ１６でアップコンバ−ジョンし、さらに周波数分周
するように基準発振器１ｅを構成したので、ＤＤＳ１２
の高スプリアスを抑制できるだけでなく、実施の形態１
２の場合よりもＤＤＳ１２の消費電力を低減できると共
に、ＤＤＳ１２の周波数設定パラメータｋの設定の自由
度が高まり、高レベルのスプリアスを避けるための各設
定パラメータｋ，Ｒ，Ｎの設定が容易となる。また、Ｄ
ＤＳ１２の動作周波数を高めることなく、ＰＬＬ２への
入力周波数を高めることができるので、ＰＬＬ２の周波
数逓倍数を低減できる効果もある。

【０２０１】なお、以上の説明では、図３５に示すよう
に基準発振器１ｅ内にミクサ１５の局部発振器１４と、
ＤＤＳ１２の基準クロック１１とをそれぞれ設けて説明
したが、図３６に示すように基準発振器１ｆ内の発振器
を基準クロック１１のみとし、基準クロック１１の出力
をＤＤＳ１２とミクサ１５とで使用するようにしても良
い。このようにした場合、基準発振器１ｆ内に局部発振
器１４を設ける必要がなく、発振器の個数を減らすこと
ができるので、図３５に示す場合より低コスト化を図る
ことができる。

【０２０２】実施の形態１４．この実施の形態１４によ
る周波数シンセサイザは、前記実施の形態１２，１３と
同様に、前記実施の形態１〜１０とは基準発振器の構成
を変えて、実施の形態２〜１０より低スプリアス化を図
ったもので、前記実施の形態２〜１０の周波数シンセサ
イザに適用可能である。以下、この実施の形態１４によ
る周波数シンセサイザの基準発振器の構成を実施の形態
２の基準発振器に適用したものとして説明する。

【０２０３】なお、この実施の形態１４による周波数シ
ンセサイザでは、実施の形態２と基準発振器の構成の違
いにより、設定パラメータｋ、ＲおよびＮの演算式、お
よび設定パラメータｋ、ＲおよびＮの再演算式が異なる
ので、この相違点を中心に説明するものとする。

【０２０４】図３７に、この実施の形態１４による周波
数シンセサイザの構成を示す。なお、この実施の形態１
４では、基準発振器１ｇ以外のＰＬＬ２およびパラメー
タ演算処理部３の構成は前記実施の形態２の構成と同じ
なので、同一符号を付してそれらの説明は省略する。実
施の形態１４の基準発振器１ｇは、ＤＤＳ１２の後段
に、ＤＤＳ１２の出力周波数ｆｄを混合変換するミクサ
１５と、ミクサ１５の出力中に含まれる不要波を抑制す
るＢＰＦ１６と、増幅器１７とを直列に設けて、増幅器
１７の出力周波数をＰＬＬ２の入力周波数ｆｒとすると
共に、基準クロック１１の出力波を分周数設定パラメー
タＲ1に基づいて分周してＤＤＳ１２の基準クロックと
する可変分周器１３r1と、局部発振器１４の出力波を分
周設定パラメータＲ2に基づいて分周してミクサ１５へ
出力する可変分周器１３r2とを有している。

【０２０５】次に、この実施の形態１４におけるパラメ
ータ演算処理部３のパラメータ設定動作は、前記実施の
形態２と同様に図５に示す手順で動作するので省略し
て、ここでは実施の形態２とは基準発振器の構成を変更
したことによる設定パラメータｋ，Ｒ，Ｎの算出式の変
更箇所を説明する。まず、この実施の形態１４の場合、
ＰＬＬ２の可変分周器２４の分周数ＮおよびＤ■rは、
実施の形態２の式(５)および式(６)より求められる。次
に、基準発振器１ｆの可変分周器１３r2の分周数である
パラメータＲ2は，次式（４０）で求められる。

【０２０６】 Ｒ2＝int［｜Ｄ■r−Ｄｄ｜／Ｄ2］または、 Ｒ2＝round［｜Ｄ■r−Ｄｄ｜／Ｄ2］ ・・・(４０) 次に、可変分周器１３r1aの分周数であるパラメータＲ1
は、次式（４１）で求められる。

【０２０７】 Ｒ1＝int［Ｄck／Ｄ■ck］または、 Ｒ1＝round［Ｄck／Ｄ■ck］ ・・・(４１) ここで、Ｄckは基準クロックｆckに相当するデータであ
り、Ｄ■ckは可変分周器１３aの出力周波数に相当する
データである。なお、Ｄ■ckは予めパラメータ演算処理
部３に格納されているものとする。

【０２０８】その結果、ＤＤＳ１２の周波数設定パラメ
ータｋは、実施の形態２の式(８)と異なり、次式（４
２）で与えられることになり、式（８）で与えられる実
施の形態２の場合と比較して、設定パラメータｋの設定
の自由度が高まったことが分かる。

【０２０９】 ｋ＝int［（２^L・Ｒ1／Ｄck）・｜（Ｄout／Ｎ）−Ｄxo／Ｒ2｜］または、 ｋ＝round［（２^L・Ｒ1／Ｄck）・｜（Ｄout／Ｎ）−Ｄxo／Ｒ2｜］ ・・・（４２）

【０２１０】なお、設定パラメータｋ，Ｒ，Ｎの再演算
による変更の方法は、前記実施の形態２と同様であリ、
まずパラメータＲ，Ｎにそれぞれα，βを加算すること
によりパラメータＲ，Ｎを変更し、変更後のパラメータ
Ｒ，Ｎを式（４２）に代入することにより設定パラメー
タｋを変更するようにする。

【０２１１】従って、この実施の形態１４による周波数
シンセサイザによれば、基準発振器１ｇ内にミクサ１５
を設けるだけでなく、基準クロック１１とＤＤＳ１２と
の間に可変分周器１３r1を設けると共に、局部発振器１
４とミクサ１５との間にも可変分周器１３r2を設けるよ
うにしたため、ＤＤＳ１２の高スプリアスを抑制できる
だけでなく、実施の形態１２の場合よりもＤＤＳ１２の
消費電力を低減できると共に、ＤＤＳ１２の周波数設定
パラメータｋの設定の自由度が高まり、高レベルのスプ
リアスを避けるための各設定パラメータｋ，Ｒ，Ｎの設
定が容易となる。また、ＤＤＳ１２の動作周波数を高め
ることなく、ＰＬＬ２への入力周波数を高めることがで
きるので、ＰＬＬ２の周波数逓倍数を低減できる効果も
ある。

【０２１２】なお、以上の説明では、図３７に示すよう
に基準発振器１ｇ内にミクサ１５の局部発振器１４と、
ＤＤＳ１２の基準クロック１１とをそれぞれ設けて説明
したが、図３８に示すように基準発振器１ｈ内の発振器
を基準クロック１１のみとし、基準クロック１１の出力
をＤＤＳ１２とミクサ１５とで使用するようにしても良
い。このようにした場合、基準発振器１ｈ内に局部発振
器１４を設ける必要がなく、発振器の個数を減らすこと
ができるので、図３７に示す場合より低コスト化を図る
ことができる。

【０２１３】

【０２１４】

【発明の効果】以上説明したように、 本発明に係る周波
数シンセサイザによれば、第２の周波数シンセサイザか
ら出力させるべき出力周波数に対応したデータを入力す
れば、そのデータに基づいて第２の周波数シンセサイザ
や、第１の周波数シンセサイザの周波数変換器やＤＤＳ
に設定すべき各パラメータが演算されて設定されるの
で、出力周波数ｆoutに応じたパラメータの設定作業が
容易になる。

【０２１５】また、本発明では、周波数設定パラメータ
を求めた際、その周波数設定パラメータが第２の周波数
シンセサイザの出力帯域内でダイレクトディジタルシン
セサイザから所定レベル以上の高スプリアスを出力する
ものであるか否かを判定し、高スプリアスを出力するも
のであると判定した場合には、高スプリアスが出力され
ないように変換数設定パラメータおよび周波数設定パラ
メータを変更してから設定するようにしたので、第２の
周波数シンセサイザから高スプリアスの出力される可能
性の高い周波数設定パラメータの使用を自動的に回避し
て、ＤＤＳ出力中に現われる高スプリアスを第２の周波
数シンセサイザの出力帯域外に遠ざけることができ、低
スプリアス化を図ることが可能になる。

【０２１６】また、本発明では、ＤＤＳに設定すべき周
波数設定パラメータ毎にＤＤＳ出力中に現われる高スプ
リアスが第２の周波数シンセサイザから出力されるか否
かの判定情報を予め記憶しておき、周波数設定パラメー
タが第２の周波数シンセサイザの出力帯域内でダイレク
トディジタルシンセサイザから所定レベル以上の高スプ
リアスを出力するものであるか否かを判定する場合に
は、その判定情報に基づいて判定するようにしたので、
計算等により判定する場合と比較して高速に判定するこ
とができ、各設定パラメータの変更に要する時間の短縮
化を図ることができ、周波数切り換え速度を速める効果
がある。

【０２１７】また、本発明では、ＤＤＳの周波数設定パ
ラメータをアドレスとして、その各アドレスが示す各デ
ータ格納領域に各周波数設定パラメータに基づいてＤＤ
Ｓ出力中に現われる高スプリアスが第２の周波数シンセ
サイザから出力されるか否かの判定情報を予め記憶する
ようにしたので、請求項４記載の発明の場合よりも高速
に判定することができる。

【０２１８】また、本発明では、ＤＤＳの周波数設定パ
ラメータの上位所定ビットをアドレスとして、その各ア
ドレスが示す各データ格納領域に各アドレスを上位所定
ビットした周波数設定パラメータに基づいてＤＤＳ出力
中に現われる高スプリアスが第２の周波数シンセサイザ
から出力されるか否かの判定情報を予め記憶するように
したので、請求項５記載の発明の場合よりもその記憶容
量を削減でき、低コストのメモリを使用できるため、コ
ストを削減することができる。

【０２１９】また、本発明では、ＤＤＳ出力中に現われ
る高スプリアスが第２の周波数シンセサイザから出力さ
れる場合の当該ダイレクトディジタルシンセサイザの周
波数設定パラメータの範囲を予め記憶しておき、その範
囲に属するか否かにより第２の周波数シンセサイザから
高スプリアスが出力されるか否かを判定するようにした
ので、請求項４〜６の場合よりもさらに記憶容量を削減
でき、低コストのメモリを使用できるため、よりコスト
を削減することができる。

【０２２０】また、本発明では、ＤＤＳ出力中に高スプ
リアスの現われる当該スプリアスの次数を予め記憶して
おき、そのスプリアスの次数および周波数設定パラメー
タに基づいてＤＤＳの出力中に含まれる高スプリアスの
周波数を求め、その求めた高スプリアスの周波数が第２
の周波数シンセサイザから出力されるか否かにより高ス
プリアスが出力されるか否かを判定するようにしたの
で、請求項４〜７の場合よりもさらに記憶容量を削減で
き、低コストのメモリを使用できるため、よりコストを
削減することができる。

【０２２１】また、本発明では、ＤＤＳの出力周波数の
変化幅が狭く、高スプリアスの現われる前記ＤＤＳの周
波数設定パラメータの範囲がほぼ所定周期となり、か
つ、ＤＤＳ出力中に現われる所定レベル以上の高スプリ
アスの次数が特定の次数に限定される場合において、そ
の特定の次数に基づいて周波数設定パラメータの範囲の
所定周期を求め、その求めた所定周期毎の周波数設定パ
ラメータの範囲に周波数設定パラメータが属するか否か
により高スプリアスが出力されるか否かを判定するよう
にしたので、判定フラグやＤＤＳのスプリアスの次数を
記憶するためのメモリが不要となり、前記請求項４〜８
の場合よりもさらに製造コストの低減化を図ることがで
きる。

【０２２２】また、本発明では、ＤＤＳの出力周波数が
掃引するよう当該ＤＤＳ周波数設定パラメータを自動周
波数制御装置（ＡＦＣ）等により調整すると共に、ＤＤ
Ｓ出力中に現われる高スプリアスの次数を予め記憶して
おき、前記パラメータ調整手段の調整により前記ダイレ
クトディジタルセンサの出力中に現われる高スプリアス
の次数の範囲を求めると共に、前記記憶手段から前記ス
プリアスの次数を読み出し、その読み出したスプリアス
の次数が前記次数の範囲に属するか否かにより高スプリ
アスが出力されるか否かを判定するようにしたので、本
装置と共にＡＦＣ等を無線機等の送受信装置に使用した
場合でも高スプリアス化を防止することが可能になる。

【０２２３】また、本発明では、高スプリアスが第２の
周波数シンセサイザから出力されないように各設定パラ
メータを変更する場合、第２の周波数シンセサイザの変
換数設定パラメータおよび周波数変換器の変換数設定パ
ラメータのうち少なくとも一方を所定量だけ増減すると
共に、その少なくとも一方を増減した変換数設定パラメ
ータに基づいて分解能の大きいＤＤＳの周波数設定パラ
メータを変更するようにしたので、出力すべき出力周波
数に対応し、かつ、高スプリアスが出力されないような
各パラメータの値に容易に変更することが可能になる。

【０２２４】また、本発明では、第２の周波数シンセサ
イザの変換数設定パラメータ、周波数変換器の変換数設
定パラメータおよびＤＤＳの周波数設定パラメータに対
応させて、各周波数設定パラメータが第２の周波数シン
セサイザの出力帯域内でダイレクトディジタルシンセサ
イザから所定レベル以上のスプリアスを出力しないよう
な第２の周波数シンセサイザおよび周波数変換器の変換
数設定パラメータのうちの少なくとも一方の増減量を予
め記憶しておき、各設定パラメータを変更する場合に
は、各設定パラメータに対応した前記増減量を読み出し
て、その増減量に基づいて変換数設定パラメータのうち
少なくとも一方を増減すると共に、その少なくとも一方
を増減した変換数設定パラメータに基づいてＤＤＳの周
波数設定パラメータを変更するようにしたので、一回の
変更で所定レベル以上のスプリアスを出力しないような
周波数設定パラメータに変更でき、請求項１１の場合よ
りも高速に各設定パラメータを変更することができる。

【０２２５】また、本発明では、第２の周波数シンセサ
イザから出力させるべき出力周波数に対応したデータを
アドレスとして、その各アドレスが示す各データ格納領
域にＤＤＳ出力中に現われる高スプリアスが第２の周波
数シンセサイザから出力されず、そのデータに対応した
出力周波数で第２の周波数シンセサイザが出力するよう
なＤＤＳの周波数設定パラメータ、周波数変換器および
第２の周波数シンセサイザの変換数設定パラメータを予
め求めて記憶しておき、第２の周波数シンセサイザから
出力させるべき出力周波数に対応したデータがアドレス
として入力した場合には、そのアドレスに対応した周波
数設定パラメータおよび変換数設定パラメータをそれぞ
れＤＤＳ、周波数変換器および第２の周波数シンセサイ
ザに出力するようにしたので、シンセサイザ内部で各設
定パラメータの演算や判定および変更処理が必要がなく
なり、構成が簡単になると共に、パラメータ設定のため
の時間の短縮化を図ることができる。その結果、周波数
シンセサイザの周波数切り換え速度を格段に速めること
が可能になる。

【０２２６】また、本発明では、第１の周波数シンセサ
イザ内に周波数変換器として、ＤＤＳの出力周波数を分
周する可変分周器を複数台設けたり、あるいはその可変
分周器と周波数混合器とを組み合わせて設けるようにし
たので、複数台の可変分周器や周波数混合器の組み合わ
せにより、ＤＤＳの出力周波数をさらにアップコンバ−
ジョンできるので、ＤＤＳの動作周波数を高めることな
く、ＰＬＬ等の第２の周波数シンセサイザの入力周波数
を高めることができ、第２の周波数シンセサイザにおけ
る周波数逓倍数を低減することができる。また、複数の
可変分周器を用いるため周波数の設定の自由度がより増
加する。

【図面の簡単な説明】

【図１】 実施の形態１の構成を示す構成図である。

【図２】 実施の形態２の構成を示す構成図である。

【図３】 実施の形態２のパラメータ演算処理部３の構
成を示す構成図である。

【図４】 実施の形態２のメモリ３２に格納された判定
フラグテーブルＴの内容を示す図である。

【図５】 実施の形態２よる周波数シンセサイザの動作
を示すフローチャートである。

【図６】 図５のステップ８０に示す設定パラメータ
ｋ、Ｒ，Ｎの変更処理を示すフローチャートである。

【図７】 基準発振器内に複数台の可変分周器を有する
周波数シンセサイザに適用した実施の形態２構成図であ
る。

【図８】 実施の形態３のパラメータ演算処理部３の構
成を示す図である。

【図９】 実施の形態３のメモリ３２の内容を示す図で
ある。

【図１０】 実施の形態４のパラメータ演算処理部３の
構成を示す図である。

【図１１】 実施の形態４のメモリ３２の記憶内容を示
す図である。

【図１２】 実施の形態５のパラメータ演算処理部３の
構成を示す図である。

【図１３】 実施の形態５のメモリ３２の記憶内容を示
すずである。

【図１４】 判定フラグ出力部３５における判定フラグ
出力までの処理手順を示すフローチャートである。

【図１５】 実施の形態６のパラメータ演算処理部３の
構成を示す図である。

【図１６】 実施の形態６のメモリ３２の記憶内容を示
す図である。

【図１７】 実施の形態６の判定フラグ出力部３５にお
ける判定フラグ出力までの処理手順を示すフローチャー
トである。

【図１８】 実施の形態７のパラメータ演算処理部３の
構成を示すフローチャートである。

【図１９】 （ａ），（ｂ）、それぞれ周波数設定パラ
メータｋにおける特定周波数設定パラメータｋsの現れ
方を示す図である。

【図２０】 実施の形態７の判定フラグ出力部３５にお
ける判定フラグ出力までの処理手順を示すフローチャー
ト。

【図２１】 実施の形態８の周波数シンセサイザの構成
を示す図である。

【図２２】 実施の形態８のパラメータ演算処理部３の
構成を示す図である。

【図２３】 実施の形態８のメモリ３２の記憶内容を示
す図である。

【図２４】 実施の形態８の判定フラグ出力部３５にお
ける判定フラグ出力までの処理手順を示すフローチャー
トである。

【図２５】 実施の形態９のパラメータ演算処理部３の
構成を示す図である。

【図２６】 実施の形態９のメモリ３６の記憶内容を示
す図である。

【図２７】 パラメータ演算設定部３１におけるパラメ
ータ再演算処理を示すフローチャートである。

【図２８】 実施の形態１０の構成を示す図である。

【図２９】 実施の形態１０のメモリ７の記憶内容を示
す図である。

【図３０】 実施の形態１０の動作を示すフローチャー
ト。

【図３１】 実施の形態１１の構成を示す図である。

【図３２】 実施の形態１１の他の構成を示す図であ
る。

【図３３】 実施の形態１２の構成を示す図である。

【図３４】 実施の形態１２の他の構成を示す図であ
る。

【図３５】 実施の形態１３の構成を示す図である。

【図３６】 実施の形態１３の他の構成を示す図であ
る。

【図３７】 実施の形態１４の構成を示す図である。

【図３８】 実施の形態１４の他の構成を示す図であ
る。

【図３９】 従来の周波数シンセサイザを示す構成図で
ある。

【図４０】 従来のＤＤＳを示す構成図である。

【図４１】 従来のＤＤＳを示す他の構成図である。

【図４２】 従来の周波数シンセサイザを示す他の構成
図である。

【図４３】 従来の周波数シンセサイザを示す他の構成
図である。

【図４４】 ＤＤＳの出力スペクトルを示す図である。

【図４５】 （ａ），（ｂ）それぞれ抑制できないＤＤ
Ｓのスプリアスのスペクトルの説明図である。

【図４６】 ＤＤＳの出力周波数ｆdの高調波の次数mに
対するスプリアスレベルＳＰddsを示す図である。

【符号の説明】

１ 基準発振器（第１の周波数シンセサイザ），１１
基準クロック、１２ＤＤＳ、１３ 可変分周器（周波数
変換器）、１４ 局部発振器、１５ ミクサ（周波数混
合器）、１６ 帯域通過フィルタ（ＢＰＦ）、１７ 増
幅器（ＡＭＰ）、１８ 帯域通過フィルタ（ＢＰＦ）、
２ ＰＬＬ（位相同期ループ）、２１位相比較器、２２
ループフィルタ、２３ 電圧制御発振器（ＶＣＯ）、
２４可変分周器（周波数変換器）、３ パラメータ演算
処理部、３１パラメータ演算設定部、３１１ 第１の変
換数設定パラメータ演算手段、３１２ 第２の変換数設
定パラメータ演算手段、３１３ 周波数設定パラメータ
演算手段、３１４パラメータ変更手段、３１５ パラメ
ータ設定手段、３２ メモリ（記憶手段）、３３ パラ
メータ判定手段、３４ 下位ビット打切り部、３６ メ
モリ（記憶手段）、４ 入力手段、５ ＡＦＣ（パラメ
ータ調整手段）、６ 加算器、７メモリ（記憶手段）

フロントページの続き (72)発明者 土井 正幸 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (72)発明者 飯田 明夫 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平８−97744（ＪＰ，Ａ) 特開 平８−307259（ＪＰ，Ａ) 特開 平９−23158（ＪＰ，Ａ) 特開 平５−336181（ＪＰ，Ａ) 特開 平９−18335（ＪＰ，Ａ) 特開 平９−18336（ＪＰ，Ａ) 特表 平５−507818（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/23

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】 基準クロックに同期して周波数設定パラ
   メータに基づいた周波数で出力するダイレクトディジタ
   ルシンセサイザを有する第１の周波数シンセサイザと、 前記ダイレクトディジタルシンセサイザの出力周波数を
   変換数設定パラメータに基づいて変換して出力する周波
   数変換器と、 前記周波数変換器の出力周波数を変換数設定パラメータ
   に基づいて変換して出力する第２の周波数シンセサイザ
   と、を具備し、 前記第２の周波数シンセサイザの出力周波数に応じて前
   記ダイレクトディジタルシンセサイザの周波数設定パラ
   メータ、前記周波数変換器の変換数設定パラメータおよ
   び前記第２の周波数シンセサイザの変換数設定パラメー
   タが設定可能である周波数シンセサイザにおいて、 前記 第２の周波数シンセサイザから出力させるべき出力
   周波数に対応したデータを入力する入力手段と、 前記入力手段が入力した前記データに基づき前記第２の
   周波数シンセサイザの変換数設定パラメータを求める第
   １の変換数設定パラメータ演算手段と、 前記入力手段が入力した前記データおよび前記第１の変
   換数設定パラメータ演算手段が求めた変換数設定パラメ
   ータに基づいて前記周波数変換器の変換数設定パラメー
   タを求める第２の変換数設定パラメータ演算手段と、 前記入力手段が入力した前記データ、前記第１の変換数
   設定パラメータ演算手段が求めた変換数設定パラメータ
   および前記第２の変換数設定パラメータ演算手段が求め
   た変換数設定パラメータに基づいて前記ダイレクトディ
   ジタルシンセサイザの周波数設定パラメータを求める周
   波数設定パラメータ演算手段と、 前記第１の変換数設定パラメータ演算手段が求めた変換
   数設定パラメータ、前記第２のパラメータ演算手段が求
   めた変換数設定パラメータおよび前記周波数設定パラメ
   ータ演算手段が求めた周波数設定パラメータをそれぞれ
   前記第２の周波数シンセサイザ、前記周波数変換器およ
   び前記ダイレクトディジタルシンセサイザに設定するパ
   ラメータ設定手段と、 をさらに具備することを特徴とする周波数シンセサイ
   ザ。
2. 【請求項２】 周波数設定パラメータ演算手段が周波数
   設定パラメータを求めた際、その周波数設定パラメータ
   が第２の周波数シンセサイザの出力帯域内でダイレクト
   ディジタルシンセサイザから所定レベル以上のスプリア
   スを出力するものであるか否かを判定するパラメータ判
   定手段と、 前記パラメータ判定手段によって周波数設定パラメータ
   が前記スプリアスを出力するものであると判定された場
   合には、前記スプリアスが第２の周波数シンセサイザの
   出力帯域内に含まれないように変換数設定パラメータお
   よび周波数設定パラメータを変更してパラメータ設定手
   段に出力するパラメータ変更手段と、 をさらに具備することを特徴とする請求項１記載の周波
   数シンセサイザ。
3. 【請求項３】 ダイレクトディジタルシンセサイザに設
   定すべき周波数設定パラメータ毎にダイレクトディジタ
   ルシンセサイザの出力中に現われる所定レベル以上のス
   プリアスが第２の周波数シンセサイザから出力されるか
   否かの判定情報を予め記憶した記憶手段をさらに具備
   し、 パラメータ判定手段は、周波数設定パラメータが第２の
   周波数シンセサイザの出力帯域内でダイレクトディジタ
   ルシンセサイザから所定レベル以上のスプリアスを出力
   するものであるか否かを判定する場合、前記記憶手段か
   ら前記周波数設定パラメータに対応した前記判定情報を
   読み出して当該判定情報に基づき判定することを特徴と
   する請求項２記載の周波数シンセサイザ。
4. 【請求項４】 ダイレクトディジタルシンセサイザの周
   波数設定パラメータをアドレスとして、その各アドレス
   が示す各データ格納領域に各アドレスである前記周波数
   設定パラメータが第２の周波数シンセサイザの出力帯域
   内でダイレクトディジタルシンセサイザから所定レベル
   以上のスプリアスを出力するものであるか否かの判定情
   報を予め記憶した記憶手段をさらに具備し、 パラメータ判定手段は、周波数設定パラメータが第２の
   周波数シンセサイザの出力帯域内でダイレクトディジタ
   ルシンセサイザから所定レベル以上のスプリアスを出力
   するものであるか否かを判定する場合、前記周波数設定
   パラメータをアドレスとして前記記憶手段にアクセスし
   て前記判定情報を読み出し、当該判定情報に基づき判定
   することを特徴とする請求項２記載の周波数シンセサイ
   ザ。
5. 【請求項５】 ダイレクトディジタルシンセサイザの周
   波数設定パラメータの上位所定ビットをアドレスとし
   て、その各アドレスが示す各データ格納領域に各アドレ
   スを上位所定ビットした前記周波数設定パラメータが第
   ２の周波数シンセサイザの出力帯域内でダイレクトディ
   ジタルシンセサイザから所定レベル以上のスプリアスを
   出力するものであるか否かの判定情報を予め記憶した記
   憶手段をさらに具備し、 パラメータ判定手段は、周波数設定パラメータが第２の
   周波数シンセサイザの出力帯域内でダイレクトディジタ
   ルシンセサイザから所定レベル以上のスプリアスを出力
   するものであるか否かを判定する場合、前記周波数設定
   パラメータの上位所定ビットをアドレスとして前記記憶
   手段にアクセスして前記判定情報を読み出し、当該判定
   情報に基づき判定することを特徴とする請求項２記載の
   周波数シンセサイザ。
6. 【請求項６】 ダイレクトディジタルシンセサイザが第
   ２の周波数シンセサイザの出力帯域内で所定レベル以上
   のスプリアスを出力する場合における当該ダイレクトデ
   ィジタルシンセサイザの周波数設定パラメータの範囲を
   予め記憶した記憶手段をさらに具備し、 パラメータ判定手段は、周波数設定パラメータが第２の
   周波数シンセサイザの出力帯域内でダイレクトディジタ
   ルシンセサイザから所定レベル以上のスプリアスを出力
   するものであるか否かを判定する場合、前記記憶手段か
   ら前記周波数設定パラメータの範囲を読み出し、その読
   み出した周波数設定パラメータの範囲に周波数設定パラ
   メータが属するか否かにより判定することを特徴とする
   請求項２記載の周波数シンセサイザ。
7. 【請求項７】 ダイレクトディジタルシンセサイザが第
   ２の周波数シンセサイザの出力帯域内で出力する所定レ
   ベル以上のスプリアスの次数を予め記憶した記憶手段を
   さらに具備し、 パラメータ判定手段は、周波数設定パラメータが第２の
   周波数シンセサイザの出力帯域内でダイレクトディジタ
   ルシンセサイザから所定レベル以上のスプリアスを出力
   するものであるか否かを判定する場合、前記記憶手段か
   ら前記スプリアスの次数を読み出して、その読み出した
   前記スプリアスの次数および前記周波数設定パラメータ
   に基づいて前記ダイレクトディジタルシンセサイザの出
   力中に含まれる所定レベル以上のスプリアスの周波数を
   求め、その求めた所定レベル以上のスプリアスの周波数
   が第２の周波数シンセサイザから出力されるか否かによ
   り判定する、ことを特徴とする請求項２記載の周波数シ
   ンセサイザ。
8. 【請求項８】 パラメータ判定手段は、ダイレクトディ
   ジタルシンセサイザの出力周波数の変化幅が狭く、所定
   レベル以上のスプリアスの現われる前記ダイレクトディ
   ジタルシンセサイザの周波数設定パラメータの範囲がほ
   ぼ所定周期となり、かつ、ダイレクトディジタルシンセ
   サイザの出力中に現われる所定レベル以上のスプリアス
   の次数が特定の次数に限定される場合には、周波数設定
   パラメータが第２の周波数シンセサイザの出力帯域内で
   ダイレクトディジタルシンセサイザから所定レベル以上
   のスプリアスを出力するものであるか否かを判定する場
   合、前記特定の次数に基づいて前記周波数設定パラメー
   タの範囲の所定周期を求め、その求めた所定周期毎の前
   記周波数設定パラメータの範囲に前記周波数設定パラメ
   ータが属するか否かにより判定することを特徴とする請
   求項２記載の周波数シンセサイザ。
9. 【請求項９】 ダイレクトディジタルシンセサイザの出
   力周波数が掃引するように当該ダイレクトディジタルシ
   ンセサイザの周波数設定パラメータを調整するパラメー
   タ調整手段と、ダイレクトディジタルシンセサイザの出
   力中に現われる所定レベル以上のスプリアスの次数を予
   め記憶した記憶手段と、をさらに具備し、 パラメータ判定手段は、周波数設定パラメータが第２の
   周波数シンセサイザの出力帯域内でダイレクトディジタ
   ルシンセサイザから所定レベル以上のスプリアスを出力
   するものであるか否かを判定する場合、前記パラメータ
   調整手段の調整により前記ダイレクトディジタルセンサ
   の出力中に現われる所定レベル以上のスプリアスの次数
   の範囲を求めると共に、前記記憶手段から前記スプリア
   スの次数を読み出し、その読み出したスプリアスの次数
   が前記次数の範囲に属するか否かにより判定することを
   特徴とする請求項２記載の周波数シンセサイザ。
10. 【請求項１０】 パラメータ変更手段は、所定レベル以
    上のスプリアスが第２の周波数シンセサイザの出力帯域
    内に含まれないように変換数設定パラメータおよび周波
    数設定パラメータを変更する場合、第２の周波数シンセ
    サイザの変換数設定パラメータおよび周波数変換器の変
    換数設定パラメータのうち少なくとも一方を所定量だけ
    増減すると共に、その少なくとも一方を増減した変換数
    設定パラメータに基づいてダイレクトディジタルシンセ
    サイザの周波数設定パラメータを変更する、ことを特徴
    とする請求項２記載の周波数シンセサイザ。
11. 【請求項１１】 第２の周波数シンセサイザの変換数設
    定パラメータ、周波数変換器の変換数設定パラメータお
    よび前記ダイレクトディジタルシンセサイザの周波数設
    定パラメータに対応させて、各周波数設定パラメータが
    第２の周波数シンセサイザの出力帯域内でダイレクトデ
    ィジタルシンセサイザから所定レベル以上のスプリアス
    を出力しないような第２の周波数シンセサイザの変換数
    設定パラメータおよび周波数変換器の変換数設定パラメ
    ータのうちの少なくとも一方の増減量を予め記憶した記
    憶手段をさらに具備し、 パラメータ変更手段は、所定レベル以上のスプリアスが
    第２の周波数シンセサイザの出力帯域内に含まれないよ
    うに前記変換数設定パラメータおよび周波数設定パラメ
    ータを変更する場合、前記第２の周波数シンセサイザの
    変換数設定パラメータ、前記周波数変換器の変換数設定
    パラメータおよび前記ダイレクトディジタルシンセサイ
    ザの周波数設定パラメータに対応した前記増減量を前記
    記憶手段から読み出し、その増減量に基づいて前記変換
    数設定パラメータのうち少なくとも一方を増減すると共
    に、その少なくとも一方を増減した変換数設定パラメー
    タに基づいてダイレクトディジタルシンセサイザの周波
    数設定パラメータを変更する、ことを特徴とする請求項
    ２記載の周波数シンセサイザ。
12. 【請求項１２】 基準クロックに同期して周波数設定パ
    ラメータに基づいた周波数で出力するダイレクトディジ
    タルシンセサイザを有する第１の周波数シンセサイザ
    と、 前記ダイレクトディジタルシンセサイザの出力周波数を
    変換数設定パラメータに基づいて変換して出力する周波
    数変換器と、 前記周波数変換器の出力周波数を変換数設定パラメータ
    に基づいて変換して出力する第２の周波数シンセサイザ
    と、 前記第２の周波数シンセサイザから出力させるべき出力
    周波数に対応したデータをアドレスとして入力する入力
    手段と、 前記第２の周波数シンセサイザから出力させるべき出力
    周波数に対応したデータをアドレスとして、その各アド
    レスが示す各データ格納領域にダイレクトディジタルシ
    ンセサイザの出力中に現われる所定レベル以上のスプリ
    アスが前記第２の周波数シンセサイザの出力帯域内に含
    まれずに、前記第２の周波数シンセサイザが前記出力周
    波数で出力するような前記ダイレクトディジタルシンセ
    サイザの周波数設定パラメータ、前記周波数変換器の変
    換数設定パラメータおよび前記第２の周波数シンセサイ
    ザの変換数設定パラメータを予め記憶しておき、前記入
    力手段によって前記アドレスが入力した場合、そのアド
    レスに対応した前記ダイレクトディジタルシンセサイザ
    の周波数設定パラメータ、前記周波数変換器の変換数設
    定パラメータおよび前記第２の周波数シンセサイザの変
    換数設定パラメータをそれぞれ前記ダイレクトディジタ
    ルシンセサイザ、前記周波数変換器および前記第２の周
    波数シンセサイザに出力する記憶手段と、 を具備することを特徴とする周波数シンセサイザ。
13. 【請求項１３】 第１の周波数シンセサイザは、周波数
    変換器として、ダイレクトディジタルシンセサイザの出
    力周波数を変換数設定パラメータに基づいて分周する可
    変分周器を有することを特徴とする請求項１または１２
    記載の周波数シンセサイザ。
14. 【請求項１４】 第１の周波数シンセサイザは、周波数
    変換器として、ダイレクトディジタルシンセサイザの出
    力周波数を他の信号周波数と混合して出力する周波数混
    合器と、その周波数混合器の出力周波数を変換数設定パ
    ラメータに基づいて分周する可変分周器と、を有するこ
    とを特徴とする請求項１または１２記載の周波数シンセ
    サイザ。
15. 【請求項１５】 第１の周波数シンセサイザは、周波数
    変換器として、ダイレクトディジタルシンセサイザの出
    力周波数を変換数設定パラメータに基づいて分周する可
    変分周器と、その可変分周器の出力周波数を他の信号周
    波数と混合して出力する周波数混合器と、を有すること
    を特徴とする請求項１または１２記載の周波数シンセサ
    イザ。
16. 【請求項１６】 第１の周波数シンセサイザは、周波数
    変換器として、ダイレクトディジタルシンセサイザの後
    段に、前段の出力周波数を変換数設定パラメータに基づ
    いて分周する直列接続された複数台の可変分周器を有す
    ることを特徴とする請求項１または１２記載の周波数シ
    ンセサイザ。
17. 【請求項１７】 第１の周波数シンセサイザは、周波数
    変換器として、ダイレクトディジタルシンセサイザの後
    段に、前段の出力周波数を変換数設定パラメータに基づ
    いて分周する直列接続された複数台の可変分周器と、前
    記複数台の各可変分周器の間に前段の可変分周器の出力
    周波数を他の信号周波数と混合して出力する周波数混合
    器と、を有することを特徴とする請求項１または１２記
    載の周波数シンセサイザ。
18. 【請求項１８】 第１の周波数シンセサイザは、周波数
    変換器として、基準クロックを変換数設定パラメータに
    基づき分周してダイレクトディジタルシンセサイザに入
    力させる第１の可変分周器と、ダイレクトディジタルシ
    ンセサイザの出力周波数を他の信号周波数と混合して出
    力する周波数混合器と、前記他の信号周波数を分周設定
    パラメータに基づいて分周して前記周波数混合器に入力
    する第２の可変分周器とを有する、ことを特徴とする請
    求項１または１２記載の周波数シンセサイザ。
19. 【請求項１９】 第２の周波数シンセサイザは、前記第
    １の周波数シンセサイザの出力周波数を変換数設定パラ
    メータに基づいて変換して第２の周波数シンセサイザか
    ら出力させるべき出力周波数に対応したデータとして出
    力する際、その出力周波数を前記変換数設定パラメータ
    に基づいて可変分周器が分周した周波数と前記第１の周
    波数シンセサイザの出力周波数とが一致するようにして
    出力する位相同期ループである、ことを特徴とする請求
    項１または１２記載の周波数シンセサイザ。