WO2007040194A1 - Ｔｆｔ基板及びｔｆｔ基板の製造方法 - Google Patents

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Kazuyoshi Inoue
Koki Yano
Nobuo Tanaka
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Idemitsu Kosan Co., Ltd.
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Definitions

  • the present invention relates to a TFT substrate used for a liquid crystal display device, an organic EL light emitting device, and the like, and a method for manufacturing the same.
  • LCDs liquid crystal display devices
  • organic EL display devices are widely used for reasons such as display performance and energy saving. These are almost mainly used as display devices for mobile phones, personal digital assistants (PDAs), personal computers, laptop computers, televisions, etc.
  • a TFT substrate is generally used.
  • a display material such as liquid crystal is filled between a TFT substrate and a counter substrate.
  • the display material is selectively applied with a voltage for each pixel.
  • the TFT substrate is a substrate on which a TFT (thin film transistor) such as a semiconductor thin film (also called a semiconductor film) is arranged.
  • a TFT substrate is also referred to as a “TFT array substrate” because TFTs are arranged in an array.
  • a TFT substrate used in a liquid crystal display device or the like is a set of TFT and one pixel of the screen of the liquid crystal display device (this is called one unit) arranged vertically and horizontally on a glass substrate .
  • gate wirings are arranged at regular intervals in the vertical direction, for example, and one of the source wiring or the drain wiring is arranged at regular intervals in the horizontal direction.
  • the other of the source wiring and the drain wiring, the gate electrode, the source electrode, and the drain electrode is provided in each of the units constituting each pixel.
  • the manufacturing process requires many steps by using five or four masks. For example, 4 mask process
  • the 35-mask process requires more than 40 steps (process). If the number of processes increases in this way, the manufacturing yield may be reduced. In addition, if the number of processes is large, the processes become complicated and the manufacturing cost may increase.
  • FIG. 69 is a schematic view for explaining a method of manufacturing a TFT substrate, which is a conventional example, and (a) shows a cross-sectional view in which a gate electrode is formed. (b) shows a cross-sectional view in which an etch stopper is formed. (C) is a cross-sectional view in which a source electrode and a drain electrode are formed. (D) has shown sectional drawing in which the interlayer insulation film was formed. (E) shows a cross-sectional view in which a pixel electrode is formed.
  • a gate electrode 9212 is formed on a glass substrate 9210 using a first mask (not shown). That is, first, a metal (for example, A1 (aluminum)) is deposited on the glass substrate 9210 by sputtering. Next, a resist is formed by a photolithography method using the first mask. Next, the gate electrode 9212 is formed by etching into a predetermined shape, and the resist is ashed.
  • a metal for example, A1 (aluminum)
  • a SiN film is formed on the glass substrate 9210 and the gate electrode 9212.
  • SiN film silicon nitride film
  • a gate insulating film 9213 having a force and an a-Si: H (i) film 9214 are sequentially stacked.
  • a SiN film silicon nitride film
  • a resist is formed by a photolithography method using a second mask (not shown).
  • the SiN film is dry etched into a predetermined shape using CHF gas, an etch stopper 215 force S is formed, and the resist is ashed.
  • an a—Si: H (n) film 9216 is deposited on the ⁇ —Si: H (i) film 9214 and the etch stopper 9215.
  • a Cr (chromium) ZA1 bilayer film is deposited thereon using vacuum evaporation or sputtering.
  • a resist is formed by a photolithography method using a third mask (not shown).
  • the CrZAl bilayer film is etched to form a source electrode 9217a and a drain electrode 9217b having a predetermined shape.
  • the ⁇ -Si: H (n) film 9216 and the ⁇ -Si: H (i) film 9214 having a predetermined shape are formed, and the resist is ashed.
  • an interlayer insulating film 9218 is formed on the gate insulating film 9213, the etch stopper 9215, the source electrode 9217a, and the drain electrode 9217b. accumulate.
  • a resist is formed by a photolithography method using a fourth mask (not shown).
  • the interlayer insulating film 9218 is etched to form a through hole 9218a for electrically connecting the transparent electrode 9219 to the source electrode 9217a, and the resist is ashed.
  • a non-main component mainly composed of indium oxide and zinc oxide is formed on the interlayer insulating film 9218 in the region where the pattern of the source electrode 9217a and the drain electrode 9217b is formed.
  • a crystalline transparent conductive film is deposited by sputtering.
  • a resist is formed by a photolithography method using a fifth mask (not shown).
  • the amorphous transparent conductive film is photoetched using an aqueous solution of about 4% by weight of oxalic acid as an etchant.
  • an amorphous transparent conductive film is formed into a shape that is electrically connected to the source electrode 9217a, and the resist is ashed. Thereby, a transparent electrode 9219 is formed.
  • Patent Documents 1 to 7 listed below describe a method for manufacturing a TFT substrate using three masks.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2004-317685
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-319655
  • Patent Document 3 Japanese Patent Laid-Open No. 2005-017669
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2005-019664
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2005-049667
  • Patent Document 6 Japanese Unexamined Patent Publication No. 2005 — 106881
  • Patent Document 7 Japanese Unexamined Patent Publication No. 2005-108912
  • the manufacturing method of the TFT substrate using the three masks described in Patent Documents 1 to 7 described above requires a gate insulating film anodic oxidation step and the like, which is very complicated. It is a process. For this reason, the above-described TFT substrate manufacturing method has a problem that it is difficult to put into practical use.
  • the present invention has been made in view of such problems, and proposes a TFT substrate and a method for manufacturing the TFT substrate that can significantly reduce the manufacturing cost by reducing the number of manufacturing steps. Objective.
  • a TFT substrate of the present invention includes a substrate, a gate electrode and a gate wiring formed above the substrate, and at least above the gate electrode and the gate wiring.
  • the pixel electrode, the source and drain electrodes, the source wiring and the drain wiring are formed by the second oxide layer!
  • the pixel electrode also serves as a force between the first oxide layer and the second oxide layer.
  • the first oxide layer is an n-type oxide semiconductor layer
  • the second oxide layer is an oxide conductor layer.
  • the TFT substrate manufacturing method of the present invention includes a step of forming a gate electrode and a gate wiring above the substrate using a first mask, and the substrate, the gate electrode, and the gate wiring. Above, a gate insulating film, a first oxide layer, a second oxide layer, and a resist are stacked in this order, and a second mask is used to form the resist by halftone exposure.
  • Forming a shape a step of selectively etching the first oxide layer and the second oxide layer to form a source wiring, a drain wiring, and a pixel electrode; and A step of re-forming into a shape; a step of selectively etching the second oxide layer to form a source electrode, a drain electrode and a channel portion; and a step of selectively etching the gate insulating film to form a gate. wiring And a step of forming a pad.
  • the TFT substrate manufacturing method of the present invention includes a step of forming a gate electrode and a gate wiring above the substrate using a first mask, and the substrate, the gate electrode, and the gate wiring.
  • a gate insulating film, a first oxide layer, a second oxide layer, and a resist are stacked in this order, and a second mask is used to form the resist by halftone exposure.
  • a step of re-forming the resist into a predetermined shape; and selectively etching the second oxide layer to form a source electrode, a drain electrode, and a channel portion. is there .
  • an auxiliary wiring or an auxiliary electrode may be formed using a third mask above the source wiring, the drain wiring, the source electrode, and the drain electrode.
  • the TFT substrate of the present invention has the pixel electrode, the source drain wiring pad, and the gate wiring pad exposed, above the gate electrode and the gate wiring, and A source wiring, a drain wiring, a protective insulating film formed above the source electrode and the drain electrode, and the second oxide layer includes the source wiring, A drain wiring, a source electrode, a drain electrode, and a pixel electrode are preferably formed.
  • the TFT substrate can operate stably for a long period of time.
  • a protective insulating film is formed, an organic electroluminescent device can be easily obtained by providing an organic EL material, an electrode and a protective film on the TFT substrate.
  • the source / drain wiring pad refers to the source wiring pad or the drain wiring pad.
  • the first oxide layer is an n-type oxide semiconductor layer
  • the second oxide layer is an oxide conductor layer
  • an oxide semiconductor layer as an active layer of a TFT, it is stable even when a current is passed, and is useful for an organic electroluminescence device that operates by current control. Further, the channel portion, the source electrode, and the drain electrode can be easily formed.
  • the pixel electrode is formed of a stacked film of the first oxide layer and the second oxide layer.
  • the laminated film can be made transparent, malfunction due to light can be prevented.
  • the first oxide layer is formed at least on the substrate side of the second oxide layer.
  • the second oxide layer and the first oxide layer can be made transparent, malfunction due to light can be prevented.
  • an auxiliary conductive layer is formed on at least one of the source wiring, drain wiring, source electrode, drain electrode, and pixel electrode.
  • the energy gap force of the first oxide layer and the second oxide layer is 3. OeV or more.
  • the energy gap may be 3. OeV or more, preferably 3.2 eV or more, and more preferably 3.4 eV or more.
  • the energy gap may be 3. OeV or more, preferably 3.2 eV or more, and more preferably 3.4 eV or more.
  • the TFT substrate manufacturing method of the present invention includes a step of forming a gate electrode and a gate wiring on the substrate using a first mask, and a gate on the substrate, the gate electrode and the gate wiring. Sequentially stacking an insulating film, a first oxide layer, a second oxide, and a second resist, and using a second mask to form the second resist in a predetermined shape; Etching the second oxide layer using a second resist to form a source wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode; and the first oxide layer , Sequentially stacking a protective insulating film and a third resist on the source wiring, drain wiring, source electrode, drain electrode and pixel electrode, and forming the third resist in a predetermined shape by halftone exposure; The third Etching the protective insulating film and the first oxide layer on the gate wiring pad using a resist, re-forming the third resist, and then using the third resist to form the pixel.
  • the present invention is also effective as a method for manufacturing a TFT substrate.
  • a TFT substrate having a protective insulating film can be manufactured, reducing the number of masks and manufacturing processes. This can improve production efficiency and reduce manufacturing costs.
  • the TFT substrate can operate stably for a long period of time.
  • the TFT substrate manufacturing method of the present invention includes a step of forming a gate electrode and a gate wiring on a substrate using a first mask, and a gate on the substrate, the gate electrode and the gate wiring.
  • An insulating film, a first oxide layer, a second oxide, an auxiliary conductive layer, and a second resist are sequentially stacked, and the second resist is formed into a predetermined shape by halftone exposure.
  • a TFT substrate having a protective insulating film can be manufactured using three masks, and the number of masks is reduced and the manufacturing process is reduced. This can improve production efficiency and reduce manufacturing costs.
  • electrical resistance of each wiring and electrode can be reduced, reliability can be improved, and reduction in energy efficiency can be suppressed.
  • the pixel electrode and the source / drain electrodes connected to the pixel electrode are formed by the second oxide layer. Good.
  • the source / drain electrode means a source electrode or a drain electrode.
  • the upper side of the TFT substrate is covered with a protective insulating film, and the protective insulating film is located at a position corresponding to each pixel electrode, source'drain wiring pad and gate wiring pad. It is good to have an opening.
  • the TFT substrate can operate stably for a long period of time.
  • the TFT substrate itself has a structure including a protective insulating film, it is possible to provide a TFT substrate that can easily manufacture display means and light emitting means using liquid crystal or organic EL materials.
  • the source / drain wiring pad refers to the source wiring pad or the drain wiring pad.
  • the first oxide layer is an n-type oxide semiconductor layer
  • the second oxide layer is an oxide conductor layer
  • a TFT substrate is useful for an organic electroluminescence device that operates by current control. Further, the channel portion, the source electrode, and the drain electrode can be easily formed.
  • the pixel electrode is formed of a stacked film of the first oxide layer and the second oxide layer.
  • the laminated film can be made transparent, malfunction due to light can be prevented.
  • the first oxide layer is formed at least on the substrate side of the second oxide layer.
  • the second oxide layer and the first oxide layer can be made transparent, malfunction due to light can be prevented.
  • an auxiliary conductive layer is formed above at least one of the source wiring, drain wiring, source electrode, drain electrode, and pixel electrode.
  • the first oxide layer is formed at a predetermined position corresponding to the channel portion, the source wiring, the drain wiring, the source electrode, the drain electrode, and the pixel electrode.
  • the first oxide layer is usually formed only at a predetermined position. This eliminates the concern that the gate wirings interfere with each other (crosstalk).
  • the energy gap between the first oxide layer and the Z or second oxide layer is 3. OeV or more.
  • the malfunction caused by light can be prevented by setting the energy gap to 3. OeV or more.
  • the energy gap may be 3. OeV or more, preferably 3.2 eV or more, and more preferably 3.4 eV or more.
  • the energy gap may be 3. OeV or more, preferably 3.2 eV or more, and more preferably 3.4 eV or more.
  • a part of the pixel electrode is covered with a reflective metal layer.
  • a transflective TFT substrate or a semi-reflective TFT substrate that can operate stably for a long period of time, prevent crosstalk, and significantly reduce manufacturing costs is provided. be able to.
  • At least one of a source wiring, a drain wiring, a source electrode, and a drain electrode is formed by the reflective metal layer.
  • the reflective metal layer is also a thin film having an aluminum, silver or gold strength, or an alloy layer strength containing aluminum, silver or gold.
  • the TFT substrate includes a metal layer, and has a metal layer protecting oxide conductor layer for protecting the metal layer.
  • the metal layer when a metal layer is used as the gate wiring, when the opening for the gate wiring pad is formed, the metal surface can be prevented from being exposed, and the connection reliability can be improved.
  • the metal layer is a reflective metal layer, discoloration of the reflective metal layer can be prevented, and when the reflectivity of the reflective metal layer is reduced, a failure can be prevented.
  • the TFT substrate includes at least one of a gate electrode, a gate wiring, a source wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode, and the gate electrode, the gate wiring, the source At least one of a wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode is preferable.
  • Such a stirrer increases the amount of light transmitted, so that a display device with excellent luminance can be provided.
  • the TFT substrate manufacturing method of the present invention includes a step of forming a gate electrode and a gate wiring using a first mask above the substrate, and a step above the substrate, the gate electrode and the gate wiring.
  • a protective insulating film and a third resist are laminated above the source wiring, drain wiring, source electrode, drain electrode, and pixel electrode, and a third resist is formed using a third mask.
  • the present invention is also effective as a method for manufacturing a TFT substrate.
  • a TFT substrate having a protective insulating film can be manufactured, reducing the number of masks and manufacturing processes. This can improve production efficiency and reduce manufacturing costs.
  • the TFT substrate can operate stably for a long period of time.
  • the first oxide layer is usually formed only at predetermined positions (predetermined positions corresponding to the channel portion, source wiring, drain wiring, source electrode, drain electrode, and pixel electrode). Therefore, it is possible to eliminate the concern that the gate wirings interfere with each other (crosstalk).
  • the TFT substrate manufacturing method of the present invention includes a step of forming a gate electrode and a gate wiring using a first mask above the substrate, and a gate insulation above the substrate, the gate electrode and the gate wiring. Laminating a film, a first oxide layer, a second oxide layer, an auxiliary conductive layer, and a second resist, and forming the second resist into a predetermined shape by halftone exposure; and The auxiliary conductive layer, the second oxide layer, and the first oxide layer are etched using a second resist to form a source wiring, a drain wiring, and a pixel electrode, and an auxiliary conductive layer made of the auxiliary conductive layer.
  • the auxiliary resist layer and the second oxide layer above the gate electrode are selectively etched using the second resist.
  • Source electrode Forming a drain electrode and an auxiliary electrode made of the auxiliary conductive layer, the exposed gate insulating film and the first oxide layer, and the source wiring, drain wiring, and source electrode , A protective insulating film and a third resist are laminated on the auxiliary conductive layer formed above the drain electrode and the pixel electrode, and the third resist is formed into a predetermined shape using the third mask. And forming the protective insulating film above the pixel electrode and the source / drain wiring pad and the protective insulating film above the gate wiring pad using the third resist.
  • a TFT substrate having an auxiliary conductive layer and a protective insulating film can be manufactured using three masks.
  • the number of masks is reduced and the manufacturing process is reduced.
  • the electrical resistance of each wiring and electrode can be reduced and the reliability can be improved. In both cases, a decrease in energy efficiency can be suppressed.
  • the TFT substrate manufacturing method of the present invention includes a step of forming a gate electrode and a gate wiring using a first mask above the substrate, and a step above the substrate, the gate electrode and the gate wiring.
  • the reflective metal layer and the second oxide layer above the gate electrode are selectively etched using the second resist to form a source electrode and a drain electrode.
  • a protective insulating film and Laminating a third resist and forming the third resist in a predetermined shape by halftone exposure using the third resist to expose a portion of the pixel electrode; and A step of forming a reflective metal portion comprising layers, a step of re-forming the third resist into a predetermined shape, the protective insulating film above the reflective metal portion and the source / drain wiring pad, and Etching the protective insulating film and the gate insulating film above the gate wiring pad to expose the reflective metal portion, the source / drain wiring pad and the gate wiring pad There as a method having the door.
  • a metal layer protecting oxide conductor layer for protecting the reflective metal layer is formed above the reflective metal layer.
  • FIG. 1 is a diagram for explaining a method of manufacturing a TFT substrate according to the first embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view showing a gate electrode and a gate wiring formed using a first mask.
  • FIG. 2 is a schematic perspective view of FIG.
  • FIG. 3 is a schematic cross-sectional view for explaining a method for manufacturing a TFT substrate according to the first embodiment of the present invention.
  • a source formed using a second mask is shown.
  • Wiring, drain wiring and pixel electrodes are shown!
  • FIG. 4 is a schematic perspective view of FIG.
  • FIG. 5 is an explanatory view of a general halftone exposure technique, (a) shows a schematic sectional view during exposure, and (b) shows a schematic sectional view after development. .
  • FIG. 6 is a schematic cross-sectional view for explaining the method for manufacturing a TFT substrate according to the first embodiment of the present invention, in which a source formed using a second mask is shown. An electrode and a drain electrode are shown.
  • FIG. 7 is a schematic perspective view of FIG.
  • FIG. 8 is an explanatory view of an ashing process for re-forming a resist.
  • A is a schematic cross-sectional view of the resist before re-forming, and
  • b is a re-forming.
  • FIG. 2 shows a schematic cross-sectional view of the resist obtained.
  • FIG. 9 is a schematic cross-sectional view for explaining the TFT substrate manufacturing method according to the first embodiment of the present invention, in which a gate wiring pad is formed and the resist is removed. It is.
  • FIG. 10 is a schematic perspective view of FIG.
  • FIG. 11 is a schematic cross-sectional view for explaining a manufacturing method of a TFT substrate according to the second embodiment of the present invention, in which auxiliary electrodes and auxiliary wirings are formed. .
  • FIG. 12 is a schematic perspective view of FIG. 11.
  • FIG. 12 is a schematic perspective view of FIG. 11.
  • FIG. 13 is a schematic cross-sectional view for explaining a manufacturing method of a TFT substrate according to the third embodiment of the present invention, and is formed using the first mask in FIG. The gate electrode and gate wiring are shown!
  • FIG. 14 is a schematic cross-sectional view for explaining a manufacturing method of a TFT substrate according to the third embodiment of the present invention, and is formed using a second mask in FIG. Source wiring A drain wiring and a pixel electrode are shown.
  • FIG. 15 is a schematic perspective view of FIG.
  • FIG. 16 is a schematic cross-sectional view for explaining a manufacturing method of a TFT substrate according to the third embodiment of the present invention, and is formed using a second mask in FIG. The source and drain electrodes are shown!
  • FIG. 17 is a schematic perspective view of FIG.
  • FIG. 18 is a schematic cross-sectional view for explaining the manufacturing method of the TFT substrate according to the fourth embodiment of the present invention, in which auxiliary electrodes and auxiliary wirings are formed. .
  • FIG. 19 is a schematic perspective view of FIG.
  • FIG. 20 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to a fifth embodiment of the present invention.
  • FIG. 21 is a schematic view for explaining the process using the first mask of the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • a cross-sectional view of the previous glass substrate is shown, (b) shows a cross-sectional view with a metal film formed, (c) shows a cross-sectional view with a resist applied, and (d) shows an exposure Z development.
  • Z first etching Z resist stripped, a cross-sectional view in which a gate electrode and a gate wiring are formed is shown.
  • FIG. 22 is a schematic plan view of the main part of the glass substrate on which the gate electrode and the gate wiring are formed in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 23 is a schematic view for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the fifth embodiment of the present invention. Insulating film Formation Zn type oxide semiconductor layer formation Z Oxide conductor layer formation Z Metal layer formation Z Resist coated cross section is shown, (b) is halftone exposure Z developed cross section The figure is shown.
  • FIG. 24 is a schematic view for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the fifth embodiment of the present invention.
  • FIG. Two etched cross sections are shown, and (b) shows a re-formed cross section of the second resist.
  • FIG. 25 is a schematic view for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the fifth embodiment of the present invention.
  • FIG. 3 shows a cross-sectional view after etching, and (b) shows a cross-sectional view after removal of the second resist.
  • FIG. 26 is a sectional view of a glass substrate on which a drain electrode, a source electrode, a drain wiring, a source wiring, and a pixel electrode are formed in a TFT substrate manufacturing method according to a fifth embodiment of the present invention.
  • FIG. 27 is a schematic view for explaining a process using a third halftone mask of the TFT substrate manufacturing method according to the fifth embodiment of the present invention, and (a) is a protection diagram.
  • Insulating film for coating Z shows a cross-sectional view coated with Z resist, and (b) shows a cross-sectional view after half-tone exposure Z development.
  • FIG. 28 is a schematic diagram for explaining a process using a third halftone mask in the method for manufacturing a TFT substrate according to the fifth embodiment of the present invention.
  • FIG. Four etched cross sections are shown, and (b) shows a re-formed cross section of the third resist.
  • FIG. 29 is a schematic view for explaining a process using a third halftone mask in the method for manufacturing a TFT substrate according to the fifth embodiment of the present invention.
  • FIG. 5 shows a cross-sectional view after etching, and (b) shows a cross-sectional view after removal of the third resist.
  • FIG. 30 is a schematic plan view of the main part of the TFT substrate in which the pixel electrode, the drain wiring pad and the gate wiring pad are exposed in the TFT substrate manufacturing method according to the fifth embodiment of the present invention. The figure is shown.
  • FIG. 31 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to a sixth embodiment of the present invention.
  • FIG. 32 is a schematic diagram for explaining the process using the second mask of the TFT substrate manufacturing method according to the sixth embodiment of the present invention, and (a) shows a gate. Insulating film formation Zn-type oxide semiconductor layer formation Z oxide conductor layer formation Z A resist-coated cross-sectional view is shown, and (b) shows a cross-sectional view after exposure Z development.
  • FIG. 33 is a schematic diagram for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the sixth embodiment of the present invention, and FIG. Figure 2 shows the second etched cross section, and (b) shows the second resist stripped cross section.
  • FIG. 34 is a cross-sectional view of a main part of a glass substrate on which a drain electrode, a source electrode, a drain wiring, a source wiring, and a pixel electrode are formed in a TFT substrate manufacturing method according to a sixth embodiment of the present invention.
  • the schematic plan view of FIG. 34 is a cross-sectional view of a main part of a glass substrate on which a drain electrode, a source electrode, a drain wiring, a source wiring, and a pixel electrode are formed in a TFT substrate manufacturing method according to a sixth embodiment of the present invention.
  • FIG. 35 is a schematic view for explaining a process using a third halftone mask in the TFT substrate manufacturing method according to the sixth embodiment of the present invention, and (a) is a protection diagram.
  • Insulating film for coating Z shows a cross-sectional view coated with Z resist, and (b) shows a cross-sectional view after half-tone exposure Z development.
  • FIG. 36 is a schematic diagram for explaining a process using a third halftone mask in the method for manufacturing a TFT substrate according to the sixth embodiment of the present invention.
  • FIG. Three etched cross-sections are shown, and (b) shows a re-formed cross-section of the third resist.
  • FIG. 37 is a schematic diagram for explaining a process using a third halftone mask in the method for manufacturing a TFT substrate according to the sixth embodiment of the present invention
  • FIG. 4 shows a cross-sectional view after etching
  • (b) shows a cross-sectional view after removal of the third resist.
  • FIG. 38 is a schematic plan view of the main part of the TFT substrate with the pixel electrode, drain wiring pad and gate wiring pad exposed in the TFT substrate manufacturing method according to the sixth embodiment of the present invention. The figure is shown.
  • FIG. 39 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to the seventh embodiment of the present invention.
  • FIG. 40 is a schematic view for explaining the process using the first mask of the TFT substrate manufacturing method according to the seventh embodiment of the present invention, and (a) shows the process.
  • a cross-sectional view of the previous glass substrate is shown,
  • Z first etching Z resist stripped A sectional view in which a gate electrode and a gate wiring are formed is shown.
  • FIG. 41 is a schematic plan view of the main part of the glass substrate on which the gate electrode and the gate wiring are formed in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • FIG. 42 is a schematic view for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention, and (a) shows a gate. Insulating film Formation Zn type oxide semiconductor layer formation Z Oxide conductor layer formation Z Metal layer formation Z Resist coated cross section is shown, (b) is halftone exposure Z developed cross section The figure is shown.
  • FIG. 43 is a schematic view for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the seventh embodiment of the present invention.
  • FIG. The second etched Z shows a third etched cross section, and (b) shows the reshaped cross section of the second resist.
  • FIG. 44 is a schematic diagram for explaining a process using a second halftone mask in a TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • FIG. The fourth etching Z shows a fifth etched cross section, and (b) shows the second resist stripped cross section.
  • FIG. 45 is a diagram illustrating a TFT substrate manufacturing method according to the seventh embodiment of the present invention; a source electrode auxiliary electrode, a drain electrode auxiliary electrode, a source wiring auxiliary wiring, and a drain self-wire. The schematic plan view of the principal part of the glass substrate which exposed the auxiliary wiring for operation is shown.
  • FIG. 46 is a schematic view for explaining the process using the third mask of the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • the cross-sectional view of the insulating film forming Z resist applied is shown, and (b) shows the cross-sectional view of the exposed Z developed.
  • FIG. 47 is a schematic view for explaining a process using a third mask of the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • Fig. 6 shows a cross-sectional view of the sixth etched portion, and (b) shows a cross-sectional view of the seventh etched portion.
  • FIG. 48 is a schematic diagram for explaining a process using a third mask in the method for manufacturing a TFT substrate according to the seventh embodiment of the present invention.
  • FIG. Eight etched cuts FIG. 4B is a cross-sectional view of the third resist peeled off.
  • FIG. 49 is a schematic plan view of the main part of the TFT substrate with the protective insulating film exposed in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • FIG. 50 is a schematic flowchart for explaining the manufacturing method of the TFT substrate according to the eighth embodiment of the present invention.
  • FIG. 51 is a schematic diagram for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the eighth embodiment of the present invention, and (a) shows a gate. Insulating film formation Zn type oxide semiconductor layer formation Z oxide conductor layer formation Z resist-coated cross-sectional view is shown, (b) is a half-tone exposure Z developed cross-sectional view.
  • FIG. 52 is a schematic diagram for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the eighth embodiment of the present invention.
  • FIG. Two etched cross sections are shown, and (b) shows a re-formed cross section of the second resist.
  • FIG. 53 is a schematic diagram for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the eighth embodiment of the present invention.
  • FIG. 3 shows a cross-sectional view after etching, and (b) shows a cross-sectional view after removal of the second resist.
  • FIG. 54 is a schematic diagram of a glass substrate in which a source electrode, a drain electrode, a source wiring, a drain wiring, and a pixel electrode are exposed in a TFT substrate manufacturing method according to an eighth embodiment of the present invention. The schematic plan view of the part is shown.
  • FIG. 55 is a schematic diagram for explaining the process using the third mask of the TFT substrate manufacturing method according to the eighth embodiment of the present invention, and (a) is a protection diagram. The cross-sectional view of the insulating film forming Z resist applied is shown, and (b) shows the cross-sectional view of the exposed Z developed.
  • FIG. 56 is a schematic view for explaining a process using a third mask of the TFT substrate manufacturing method according to the eighth embodiment of the present invention.
  • FIG. 4 shows a cross-sectional view after etching
  • FIG. 4B shows a cross-sectional view after the third resist is peeled off.
  • FIG. 57 is a schematic plan view of the main part of the TFT substrate with the protective insulating film exposed in the TFT substrate manufacturing method according to the eighth embodiment of the present invention.
  • FIG. 58 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to the ninth embodiment of the present invention.
  • FIG. 59 is a schematic diagram for explaining the process using the first mask in the method for manufacturing a TFT substrate according to the ninth embodiment of the present invention.
  • FIG. A cross-sectional view of the previous glass substrate is shown
  • (b) is a cross-sectional view of a metal film, Z-metal layer protecting oxide conductor layer
  • (c) is a cross-sectional view of resist coating
  • D shows a cross-sectional view in which a gate electrode and a gate wiring are formed after exposure Z development Z first etching Z resist stripping.
  • FIG. 60 is a schematic plan view of a main part of a glass substrate on which a gate electrode and a gate wiring are formed in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • FIG. 61 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention, and (a) shows a gate.
  • FIG. 62 is a schematic view for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the ninth embodiment of the present invention.
  • FIG. The second etched Z shows a third etched cross section, and (b) shows the reshaped cross section of the second resist.
  • FIG. 63 is a schematic diagram for explaining a process using a second halftone mask in the method for manufacturing a TFT substrate according to the ninth embodiment of the present invention, and FIG.
  • the fourth etching Z shows a fifth etched cross section, and (b) shows the second resist stripped cross section.
  • FIG. 64 is a schematic diagram of a glass substrate in which an oxide conductor layer for protecting a metal layer on a reflective metal layer is exposed in a TFT substrate manufacturing method according to a ninth embodiment of the present invention. The schematic plan view of the part is shown.
  • FIG. 65 is a third cross-sectional view of the TFT substrate manufacturing method according to the ninth embodiment of the present invention. It is a schematic diagram for explaining the processing using a halftone mask, (a) shows a cross-sectional view of a protective insulating film deposited Z third resist coating, (b) is a halftone exposure Z current image A cross-sectional view is shown.
  • FIG. 66 is a schematic view for explaining a process using a third halftone mask in the method for manufacturing a TFT substrate according to the ninth embodiment of the present invention.
  • FIG. 6 shows a cross-sectional view after etching, and (b) shows a cross-sectional view after etching.
  • FIG. 67 is a schematic diagram for explaining a process using a third halftone mask in the method for manufacturing a TFT substrate according to the ninth embodiment of the present invention.
  • FIG. 3 shows a cross-sectional view of the third resist
  • (b) shows a cross-sectional view of the eighth etching Z and the third resist removed.
  • FIG. 68 is a schematic plan view of the main part of the TFT substrate with the protective insulating film exposed in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • FIG. 69 is a schematic view for explaining a method of manufacturing a TFT substrate that works well with the conventional example.
  • FIG. 69 (a) shows a cross-sectional view in which a gate electrode is formed, and FIG. The cross-sectional view in which the etch stopper is formed is shown, (c) is the cross-sectional view in which the source electrode and the drain electrode are formed, and (d) is the cross-sectional view in which the interlayer insulating film is formed.
  • E shows a cross-sectional view in which a pixel electrode is formed.
  • the manufacturing method of the TFT substrate of the present embodiment is a method using two masks, and corresponds to claims 8, 9, and 13.
  • FIG. 1 is a schematic cross-sectional view for explaining a process using a first mask in a method for manufacturing a TFT substrate according to the first embodiment of the present invention.
  • FIG. 2 is a schematic perspective view of FIG.
  • FIG. 1 and 2 show a gate electrode 1012a and a gate wiring 1012b formed using a first mask (not shown).
  • A1 and Mo Molybdenum
  • IZO In O: Z
  • a resist (not shown) is formed by a photolithography method using the first mask, and the gate electrode and the thin film for wiring are mixed acids composed of phosphoric acid, acetic acid and nitric acid (as appropriate, mixed acid and It is abbreviated.
  • the gate electrode 1012a and the gate wiring 1012b having a predetermined shape are formed.
  • the metal thin film 1100 and the thin film 1102 are etched together using the mixed acid.
  • IZO is etched with an oxalic acid-based etching solution
  • only the thin film 1102 may be etched with a succinic acid-based etching solution, and then the metal thin film 1100 may be etched with a mixed acid.
  • FIG. 3 is a schematic cross-sectional view for explaining the TFT substrate manufacturing method according to the first embodiment of the present invention.
  • the source wiring and drain formed using the second mask are shown.
  • Wiring and pixel electrodes are shown.
  • FIG. 4 is a schematic perspective view of FIG.
  • a gate insulating film 1013 which is a silicon nitride (SiNx) film, is deposited to a thickness of about 300 nm by glow discharge CVD.
  • SiNx silicon nitride
  • N-based mixed gas is used.
  • an n-type oxide semiconductor layer 1014 having a thickness of about 150 nm is formed in an atmosphere of about 15% oxygen and about 85% argon.
  • an oxide conductor layer 1015 having a thickness of about 150 nm is formed by a high frequency sputtering method in an atmosphere of about 15% oxygen and about 85% argon.
  • the n-type oxide semiconductor layer 1014 is a preferable example of the “first oxide layer” in the claims, and the oxide conductor layer 1015 is the “second oxide layer” in the claims. Is a preferred example.
  • the resist 1016 is formed into a predetermined shape by halftone exposure.
  • FIG. 5 is an explanatory diagram of a general halftone exposure technique, (a) shows a schematic cross-sectional view during exposure, and (b) shows a schematic cross-sectional view after development.
  • the resist 1016 masked by the mask 1200 is not exposed because the exposure light 1201 is not transmitted.
  • the resist 1016 masked by the halftone mask portion 1200a transmits about half of the exposure light 1201a, so that it is sensitive to about half the amount.
  • FIG. 5 (b) shows the state of the resist 1016 after development.
  • the unmasked portion of the resist 1016 is completely removed.
  • the resist 1016 masked by the mask 1200 remains as it is.
  • the resist 1016 masked by the halftone mask portion 1200a is peeled off and becomes about half the thickness. As a result, the resist 1016 is formed in a shape as shown in FIG.
  • the resist 1016 is formed in a predetermined shape by such a method.
  • the IZO that is the oxide conductor layer 1015 and the indium oxide-gallium oxide-zinc oxide that is the n-type oxide semiconductor layer 1014 Force Etched together with an oxalic acid-based etchant.
  • a source wiring 1012c, a drain wiring 1012d, a part of the source electrode 1012e, a part of the drain electrode 1012f, and a pixel electrode 1012g are formed.
  • the etching with the oxalic acid-based etching solution is performed by etching speed of the oxide conductor layer 1015 and the n-type oxide semiconductor layer 1014.
  • the etching method A is faster than the etching rate of the gate insulating film 1013.
  • the drain wiring 1012d is connected to the pixel electrode 1012g.
  • the present invention is not limited to this.
  • the film strength of the two layers of the oxide conductor layer 1015 and the n-type oxide semiconductor layer 1014 is divided into three types (source / drain wirings 1012c, 1012d).
  • a two-layer structure including an n-type oxide semiconductor layer 1014 (indium gallium monoxide oxide) and an oxide conductor layer 1015 (IZO) is formed on the gate insulating film 1013.
  • the pixel electrode 1012g includes an n-type oxide semiconductor layer 1014 and an oxide conductor layer 1015.
  • the transparent substrate 1010 is covered with a gate insulating film 1013.
  • the resist 1016 on the oxide conductor layer 1015 is omitted for easy understanding.
  • a gate wiring extraction hole 1017 is formed.
  • FIG. 6 is a schematic cross-sectional view for explaining the TFT substrate manufacturing method according to the first embodiment of the present invention, in which the source electrode and drain formed using the second mask are shown. The electrode is shown.
  • FIG. 7 is a schematic perspective view of FIG.
  • the resist 1016 is ashed (resist stripping and removal), and re-formed into a predetermined shape.
  • FIG. 8 is an explanatory view of the ashing process for re-forming the resist, where (a) shows a schematic cross-sectional view of the resist before being re-formed, and (b) is a schematic of the re-formed resist. A cross-sectional view is shown. As shown in FIG. 8 (a), a concave portion 1050 is formed in the resist 1016 before being re-formed by halftone exposure.
  • the ashing process is a process for removing and removing the resist 1016.
  • wet cleaning using a chemical solution has been used conventionally.
  • the resist 1016 When the resist 1016 is ashed for a predetermined time, as shown in FIG. 8 (b), the resist 1016 below the recesses 1050 is completely removed. Further, the thick portion of the resist 1016 in which the concave portion 1050 is not formed is partially removed by the upward force, and is approximately half the thickness.
  • the resist 1016 is re-formed by the above ashing.
  • IZO which is an oxide conductor layer 1015
  • IZO which is an oxide conductor layer 1015
  • etching method B that is faster than the etching rate of the n-type oxide semiconductor layer 1014 and the gate insulating film 1013.
  • the resist 1016 on the oxide conductor layer 1015 is omitted for easy understanding.
  • FIG. 9 is a schematic cross-sectional view for explaining the manufacturing method of the TFT substrate according to the first embodiment of the present invention, in which the gate wiring pad is formed and the resist is removed.
  • FIG. 10 is a schematic perspective view of FIG.
  • the gate insulating film 1013 below the gate wiring extraction hole 1017 is etched by dry etching to form a gate wiring node 1017a.
  • unnecessary gate insulating film 1013 is also etched.
  • the etching rate of the gate insulating film 1013 is higher, and the etching rate of the oxide conductor layer 1015 and the n-type oxide semiconductor layer 1014 is higher.
  • a TFT substrate 1001 is obtained by a two-mask method using a desired oxide semiconductor.
  • FIG. 9 is a cross-sectional view that combines the cross-sections of the portions indicated by the lines AA ′, BB ′, and CC ′ in FIG. The same applies to FIG. 1, FIG. 3, and FIG.
  • indium zinc oxide (IZO: InO: ZnO about 90: 10wt%) target
  • the thin film (oxide conductor layer 1015) formed using can be etched with an oxalic acid-based etchant or with a mixed acid.
  • the formed thin film (n-type oxide semiconductor layer 1014) is etched by an oxalic acid-based etchant, but the etching rate is slow for mixed acids.
  • n-type oxide semiconductor layer 1014 and the oxide conductor layer 1015 may be made of other materials as long as they have the above etching characteristics! /.
  • the channel portion 1012f is also etched by a small amount.
  • the channel portion 1012f is formed of the first oxide layer 1014, and the etching rate by dry etching is slow, so that there is substantially no damage.
  • indium oxide / gallium monoxide (InGaZnO) is used as the n-type oxide semiconductor layer 1014, but it is substantially resistant to dry etching.
  • any material with any of these may be used. That is, it is also preferable to select another oxide semiconductor having substantial dry etching resistance as the n-type oxide semiconductor layer 1014 (first oxide layer).
  • the gate electrode 1012a and the gate wiring 1012b have a two-layer structure of a metal thin film and IZO.
  • Metal oxide such as IZO is dry-etched as described above. Since it is resistant to rusting, it will not damage the underlying metal thin film layer during dry etching.
  • the reason why the metal thin film is composed of two layers is used is In order to reduce the contact resistance between the metal and the metal, it is preferable to use a single layer if a metal with a low contact resistance is used.
  • the present embodiment is also effective as an invention of a TFT substrate, and the TFT substrate 1001 is
  • the manufacturing method of the TFT substrate of this embodiment is a method using three masks, and corresponds to claims 8, 9, 11, 12, and 13.
  • A1 and Mo mobdenum
  • a metal thin film 1100 having a thickness of about 300 ⁇ m is obtained. Is formed.
  • a thin film 1102 having a thickness of about lOOnm is formed.
  • the gate electrode and the wiring thin film made of the metal thin film 1100 and the thin film 1102 are formed.
  • a resist is formed by a photolithography method, and the gate wiring thin film is etched with a mixed acid. In this way, a gate electrode 1012a and a gate wiring 1012b having a predetermined shape are formed (see FIGS. 1 and 2).
  • ITCO is etched with a mixed acid, so the metal thin film 1100 and the thin film 1102 are etched together using the mixed acid. Further, since ITCO is etched with an oxalic acid-based etching solution, only the thin film 1102 may be etched with a shinonic acid-based etching solution, and then the metal thin film 1100 may be etched with a mixed acid.
  • a gate insulating film 1013 which is a silicon nitride (SiNx) film is deposited by a glow discharge CVD method to a thickness of about 300 nm. SiH—NH—N mixed gas is used as the discharge gas.
  • the thickness of oxygen is about 15% and argon is about 85%.
  • an n-type oxide semiconductor layer 1014 having a thickness of about 150 nm is formed.
  • an oxide conductor layer 1015 having a thickness of about 150 nm is formed under an atmosphere of about 85% argon.
  • the n-type oxide semiconductor layer 1014 is a preferable example of the “first oxide layer” in the claims, and the oxide conductor layer 1015 is the “second oxide layer” in the claims. Is a preferred example.
  • the resist 1016 is formed into a predetermined shape by halftone exposure.
  • the ITSmO that is the oxide conductor layer 1015 and the indium oxide-gallium oxide-zinc oxide that is the n-type oxide semiconductor layer 1014 are collectively etched with an oxalic acid-based etching solution. (Etching method A) Then, the source wiring 1012c, the drain wiring 1012d, a part of the source electrode 1012e, a part of the drain electrode 1012f, and the pixel electrode 1012g are formed (see FIGS. 3 and 4).
  • the film strength of the two layers of the oxide conductor layer 1015 and the n-type oxide semiconductor layer 1014 includes three types of portions (source / drain wirings 1012c and 1012d).
  • the resist 1016 is ashed (resist stripping and removal), and is reshaped into a predetermined shape.
  • ITSmO which is the oxide conductor layer 1015
  • etching method B the mixed acid
  • this etching removes the unnecessary oxide conductor layer 1015 above the gate wiring 1012b (see FIGS. 6 and 7).
  • the gate insulating film 1013 below the gate wiring extraction hole 1017 is etched by dry etching (etching method C) to form the gate wiring pad 1017a.
  • the resist 1016 is peeled off and the glass substrate 1010 is washed. In this way, a two-mask TFT substrate using the desired oxide semiconductor can be obtained.
  • FIG. 11 is a schematic cross-sectional view for explaining a manufacturing method of a TFT substrate according to the second embodiment of the present invention, in which auxiliary electrodes and auxiliary wirings are formed.
  • FIG. 12 is a schematic perspective view of FIG.
  • the TFT substrate is first heat-treated at about 230 ° C. for about 30 minutes.
  • an A1 layer serving as an auxiliary electrode and auxiliary wiring is laminated by about 250 nm.
  • an auxiliary electrode and an auxiliary wiring having a predetermined shape are formed using a third mask.
  • the source wiring 1012c, the drain wiring 1012d, the source electrode 1012e, and the drain electrode 1012f are made of an oxide conductor.
  • the material of the oxide conductor is ITSmO, and the specific resistance of this ITSmO is about 300 Q cm, which is large.
  • the wiring resistance is reduced by forming the auxiliary electrodes 1018e, 1018f and the auxiliary wirings 1018c, 1018d.
  • IZO is used instead of ITSmO.
  • the wiring resistance of the first embodiment can be reduced by performing a process using the third mask (a process for forming the auxiliary electrodes 1018e and 1018f and the auxiliary wirings 1018c and 1018d). Is possible.
  • the A1 layer is etched with a mixed acid (etching method B).
  • the oxide conductor is crystallized by the above-described heat treatment at about 230 ° C. for about 30 minutes, and is etched with a mixed acid. Therefore, only the A1 layer can be etched.
  • ITCO or ITSmO is used as the oxide conductor.
  • any oxide conductor that becomes resistant to etching by mixed acid by heat treatment can be used for any material.
  • An auxiliary electrode and an auxiliary wiring can be formed.
  • the resist is peeled off and the glass substrate 1010 is washed. In this way, a TFT substrate 100 la on which auxiliary electrodes and auxiliary wirings are formed is obtained.
  • auxiliary electrodes 1018e, 1018f and the auxiliary wirings 1018c, 1018d are provided so as to overlap the source electrode 1012e, the drain electrode 1012f, the source wiring 1012c, and the drain wiring 1012d, the source electrode, the drain electrode In addition, the resistance of the source wiring and the drain wiring can be further reduced.
  • FIG. 11 is a cross-sectional view in which the cross sections of the portions indicated by the DD ′, EE ′, and FF ′ lines in FIG. 12 are combined.
  • auxiliary electrodes 1018e and 1018f and the auxiliary wirings 1018c and 1018d are exposed. Therefore, depending on the application, it is necessary to improve the stability against corrosion. In such a case, it is possible to improve the stability by forming a protective film (not shown) having a thickness of about 10 to 50 nm which also has an IZO force on the A1 layer. Since IZO is easily etched by the mixed acid that is the etching solution of A1, batch etching with A1 is also possible. This collective etching is preferable because the number of processes does not increase.
  • the A1 layer and the protective film are collectively etched with a mixed acid to form a predetermined shape.
  • the protective film is formed after the auxiliary electrode and auxiliary wiring made of the A1 layer are formed.
  • IZO is used as the material of the protective film, but other materials may be used as long as they can be etched together with the auxiliary electrode and the auxiliary wiring. However, some degree of conductivity is necessary.
  • an amorphous film such as IZO, ITCO, ITSmO, ITZO as the protective film.
  • IZO IZO
  • ITCO ITCO
  • ITSmO ITZO
  • ITZO ITZO
  • cocoon is preferable, but in the manufacturing process In view of this convenience, it is preferable to use the same material as the transparent electrode used for the TFT substrate.
  • the atomic ratio of tin oxide is preferably in the range of about 0.03 to 0.15 with respect to all metals.
  • the atomic ratio of cerium and samarium to all metals is preferably in the range of about 0.01 to 0.15. If the atomic ratio of cerium and samarium is in the range of about 0.01 to 0.1, it is more preferable because the selective etching property described above is improved.
  • the present embodiment is also effective as an invention of a TFT substrate, and the TFT substrate 1001a corresponds to claims 1, 2, 3, 4, 5, 6, and 7.
  • the manufacturing method of the TFT substrate of this embodiment is a method in which two masks are used and the gate insulating film is first etched, and corresponds to claims 10 and 13.
  • FIG. 13 is a schematic cross-sectional view for explaining a manufacturing method of a TFT substrate according to the third embodiment of the present invention, in which a gate electrode and a gate wiring formed using a first mask are shown. It is shown.
  • FIG. 13 shows a gate electrode 1012a and a gate wiring 1012b formed using the first mask.
  • first, A1 and Mo are laminated on the light-transmitting glass substrate 1010 in this order using the high-frequency sputtering method, and the film thicknesses are about 250 nm and about 50 nm, respectively.
  • Metal thin films 1100a and 1100b are formed.
  • a thin film 1102 having a thickness of about lOOnm is formed by using a sputtering target. Thereby, the gate electrode and the thin film for wiring composed of the metal thin films 1100a and 1100b and the thin film 1102 are It is formed.
  • Mo is laminated on A1 in order to reduce the contact resistance with the oxide thin film. If the contact resistance is negligibly low, this Mo is not necessary. It is also preferable to use a metal other than Mo. It is also preferable to use Ti (titanium), Ni (nickel) or the like instead of Mo. It is also preferable to use a metal thin film such as Ag (silver) or Cu (copper) or an alloy thin film thereof as the gate wiring.
  • a resist is formed by a photolithography method using the first mask, the ITSmO thin film is etched with an oxalic acid-based etchant such as an oxalic acid aqueous solution, and the metal thin film is etched with a mixed acid.
  • an oxalic acid-based etchant such as an oxalic acid aqueous solution
  • the metal thin film is etched with a mixed acid.
  • the gate electrode 1012a and the gate wiring 1012b having a predetermined shape are formed.
  • the ITSmO thin film can be etched with mixed acid, so it can be etched together with the metal thin film using mixed acid.
  • ITSmO may be crystallized by heat treatment. By this crystallization, ITSmO is resistant to oxalic acid-based etching solutions and mixed acids.
  • the oxide conductive film such as ITSmO arranged on the surface of the gate wiring has a through hole formed in the gate insulating film and the metal surface used for the gate wiring when the gate wiring pad 1017a is formed. Is prevented from being exposed. Such a configuration enables highly reliable and electrical connection.
  • the gate insulating film is scanned by reactive ion etching using (CF, CHF).
  • a through hole is preferably formed.
  • the ITSmO is useful as a protective film for metal wiring.
  • ITSmO is used as a material replacing ITSmO.
  • the material etc. which added can be used.
  • the addition amount of Mo, W, etc. is preferably about 10 atomic% or less with respect to all metal elements.
  • a more preferred addition amount is in the range of about 1 to 5 atomic%.
  • the film thickness is about 20 ⁇ ! ⁇ 500 nm is preferred.
  • a preferred film thickness range is from about 30 nm to 300 nm.
  • a film having a thickness of less than about 20 nm has pinholes and may not function as a protective film.
  • a film having a film thickness exceeding about 500 nm requires a lot of time for film formation and etching, and its manufacturing time becomes long. For this reason, its manufacture is neither efficient nor economical.
  • FIG. 14 is a schematic cross-sectional view for explaining the TFT substrate manufacturing method according to the third embodiment of the present invention.
  • the source wiring and drain formed using the second mask are shown.
  • Wiring and pixel electrodes are shown.
  • FIG. 15 is a schematic perspective view of FIG.
  • a gate insulating film 1013 which is a silicon nitride (SiNx) film, is deposited to a thickness of about 300 nm by a glow discharge CVD method.
  • discharge gas SiH—NH
  • an n-type oxide semiconductor layer 1014 having a thickness of about 10 nm is formed in an atmosphere of about 15% oxygen, about 85% argon, and a substrate temperature of about 200 ° C.
  • an oxide conductor layer 1015 having a thickness of about 150 nm is formed by a high frequency sputtering method in an atmosphere of about 1% oxygen and about 99% argon.
  • the n-type oxide semiconductor layer 1014 is a preferable example of the “first oxide layer” in the claims, and the oxide conductor layer 1015 is the “second oxide layer” in the claims. Is a preferred example.
  • a resist 1016 is stacked over the oxide conductor layer 1015.
  • a resist 1016 is formed in a predetermined shape by halftone exposure using the second mask.
  • the oxide conductor layer 1015 made of indium oxide-zinc oxide is etched by the mixed acid.
  • the n-type oxide semiconductor layer 1014 made of tin oxide-zinc oxide is etched with an aqueous oxalic acid solution.
  • a source wiring 1012c, a drain wiring 1012d, a part of the source electrode 1012e, a part of the drain electrode 1012f, and a pixel electrode 1012g are formed.
  • CHF CHF (CF, CHF, etc.) was used for the gate insulating film on the gate wiring pad 1017a.
  • a gate wiring pad 1017a is formed.
  • the resist 1006 on the oxide conductor layer 1015 is omitted for easy understanding. Further, as shown in FIGS. 14 and 15, a gate wiring extraction hole 1017 is formed.
  • FIG. 16 is a schematic cross-sectional view for explaining a method of manufacturing a TFT substrate according to the third embodiment of the present invention, in which a source electrode and a source electrode formed using a second mask are shown. And drain electrodes are shown.
  • FIG. 17 is a schematic perspective view of FIG.
  • the resist 1016 is ashed and re-formed into a predetermined shape.
  • the oxide conductor layer 15 is etched with a mixed acid to form a channel portion 1012h, a source electrode 1012e, and a drain electrode 1012f. At this time, an unnecessary oxide conductor layer 1015 on the gate wiring 1012b is also etched.
  • the processing so far is a preferred example of the step of selectively etching the n-type oxide semiconductor layer of the claims to form the channel portion, the source electrode, and the drain electrode.
  • the resist 1016 is removed, and a desired TFT substrate 1001b is obtained.
  • FIG. 16 is a cross-sectional view in which the cross sections of the portions indicated by the GG ′ line, the HH line, and the ⁇ - ⁇ line in FIG. 17 are combined.
  • the n-type oxide semiconductor layer 1014 is not crystallized even when formed at about 200 ° C.
  • tin oxide monozinc zinc oxide (SnO: 2110 about 30: 7
  • the Owt%) thin film is not etched by the mixed acid.
  • the tin oxide monozinc-zinc thin film is not etched by the chemical solution for etching the oxide conductor layer 1015 existing above.
  • the oxide conductor layer 1015 is preferably not crystallized.
  • the inventors of the present invention have confirmed that the oxide conductor layer 1015 of this embodiment does not crystallize even when heated to about 350 ° C.
  • etching with a mixed acid becomes possible. In other words, damaging the n-type oxide semiconductor layer 1014 Then, the oxide conductor layer 1015 can be etched.
  • the amount of zinc oxide added is preferably in the range of about 50-80 wt%. A more preferable range of the additive amount is about 60 to 75 wt%. If the amount of zinc oxide added is less than about 50 wt%, the carrier concentration may not decrease. On the other hand, when the added amount exceeds about 80 wt%, the carrier concentration may not decrease, and the resistance to mixed acids may be reduced.
  • the AC Hall measurement was performed on the oxide conductor layer 1015.
  • the carrier concentration was 10 + 2 ° / cm 3
  • the mobility was 42 cm 2 ZV ′ sec .
  • the present embodiment is also effective as an invention of a TFT substrate, and the TFT substrate 1001b corresponds to claims 1, 2, 6, and 7.
  • the manufacturing method of the TFT substrate of this embodiment is a method using three masks, and corresponds to claims 10, 11, 12, and 13.
  • the auxiliary electrode and the auxiliary wiring are formed using the third mask with respect to the TFT substrate in the third embodiment.
  • FIG. 18 is a schematic cross-sectional view for explaining a manufacturing method of a TFT substrate according to the fourth embodiment of the present invention, in which auxiliary electrodes and auxiliary wirings are formed.
  • FIG. 19 is a schematic perspective view of FIG.
  • the Mo and A1 forces are laminated in this order using the high-frequency sputtering method on the TFT substrate prepared in the third embodiment, and the film thickness is about 50 nm.
  • Metal thin films 1018a and 1018b of about 150 nm are formed.
  • a transparent conductive layer 1020 having a thickness of about 50 nm is formed on the metal thin film 1018b under conditions of about 1% oxygen and about 99% argon.
  • This transparent conductive layer 1020 consists of Mo and A1 It becomes a protective layer for the powerful metal thin films 1018a and 1018b.
  • the metal thin films 1018a and 1018b and the transparent conductive layer 1020 are collectively denoted by reference numeral 1030.
  • a resist (not shown) is applied to these upper surfaces, and this resist is formed into a predetermined shape using a third mask.
  • the transparent conductive layer 1020 made of indium zinc oxide is etched by the mixed acid.
  • Mo and A1 are etched to form a source auxiliary electrode, a drain auxiliary electrode, a source auxiliary wiring, and a drain auxiliary wiring made of metal thin films 1018a and 1018b.
  • the resist is peeled off and the glass substrate 1010 is washed. By rubbing in this way, a TFT substrate 1001c on which auxiliary electrodes and auxiliary wirings are formed is obtained.
  • Such a process is a suitable example of the step of forming the auxiliary wiring or the auxiliary electrode in the claims.
  • FIG. 18 is a cross-sectional view that combines the cross sections of the portions indicated by the lines J J ′, KK ′, and LL ′ of FIG.
  • the auxiliary electrode and the auxiliary wiring are formed using the third mask.
  • the present embodiment is also effective as an invention of a TFT substrate, and the TFT substrate 1001c corresponds to claims 1, 2, 4, 6, and 7.
  • the number of masks used for manufacturing can be reduced as compared with the prior art. Therefore, the number of manufacturing steps can be reduced, the processing time can be reduced, and the manufacturing yield can be reduced. Can be improved. Furthermore, according to the present invention, since the number of processes is reduced, it is expected that the manufacturing cost is reduced.
  • the TFT substrate manufacturing method of this embodiment is a method using three masks, and corresponds to claim 21.
  • FIG. 20 is a schematic flowchart for explaining a method of manufacturing a TFT substrate according to the fifth embodiment of the present invention.
  • step S2001 using the first mask 2022 on the substrate 2010, the gate electrode 2021 and the gate wiring 2022 are formed (step S2001).
  • FIG. 21 is a schematic diagram for explaining a process using the first mask in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • (a) shows a cross-sectional view of the glass substrate before processing.
  • (B) is a cross-sectional view in which a metal film is formed.
  • (C) shows a cross-sectional view of the resist applied.
  • (D) shows a cross-sectional view in which exposure Z development Z first etching Z resist is stripped and a gate electrode and a gate wiring are formed.
  • a translucent glass substrate 2010 is prepared.
  • a metal film is formed on the glass substrate 2010 to form a gate electrode 'wiring thin film (gate electrode and gate wiring thin film) 2020.
  • a thin film having a thickness of about lOOnm is formed, and a gate electrode / wiring thin film 2020 made of AlZMoZlTSmO is formed.
  • the first resist 2021 is applied on the gate electrode / wiring thin film 2020.
  • a resist (not shown) is formed in a predetermined shape by the photolithography method using the first mask 2022.
  • the ITSmO thin film is etched using an aqueous oxalic acid solution.
  • the metal thin film is etched using a mixed acid (generally called PAN) to form a gate electrode 2023 and a gate wiring 2024 having a predetermined shape (see FIG. 22).
  • a gate electrode 2023 and a gate wiring 2024 shown in FIG. 21 (d) show the AA cross section and the BB cross section of FIG.
  • ITSmO can be etched using a mixed acid, and it may be etched together with a metal thin film using the mixed acid.
  • ITSmO may be crystallized. That is, when ITSmO is crystallized, it does not dissolve in an oxalic acid-based etching solution or a mixed acid, so that the AlZMo layer can be protected.
  • an oxide conductive film such as ITSmO is formed on the surface of the gate wiring 2024.
  • the metal surface used for the gate wiring 2024 is not exposed. Thereby, a highly reliable connection is possible. That is, when a through hole for forming the gate wiring pad 2025 is formed in the gate insulating film 2030, an insulator such as SiN, SiON, or SiO is used as the gate insulating film 2030, and CHF (CF, CH
  • the oxide oxide conductive film is also a protective film for the metal thin film (AlZMo layer)
  • a gate insulating film 2030 and an n-type oxide semiconductor layer 2040 as a first oxide layer 2040 are sequentially stacked (step S2002), and then the second halftone mask 2062 and nof exposure are performed. Then, the second resist 2061 is formed in a predetermined shape (step S2003).
  • FIG. 23 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • (a) shows a cross-sectional view of gate insulating film deposition Zn type oxide semiconductor layer deposition Z oxide conductor layer deposition Z metal layer deposition Z resist coating.
  • (b) shows a cross-sectional view after halftone exposure Z development.
  • a glass substrate 201 0, a gate electrode 2023, and a gate wiring 2024 are formed by a glow discharge CVD (chemical vapor deposition) method.
  • An insulating film 2030 is deposited to a thickness of about 300 nm.
  • a SiH 2 —NH 2 —N-based mixed gas is used as the discharge gas.
  • an n-type oxide semiconductor layer 2040 with a thickness of about lOOnm is formed by high-frequency sputtering under conditions of about 15% oxygen, about 85% argon, and a substrate temperature of about 200 ° C. Made. Note that the energy gap of the n-type oxide semiconductor layer 2040 was about 3.6 eV.
  • an n-type oxide semiconductor layer 2050 having a thickness of about 150 nm is formed under conditions of about 1% oxygen and about 99% argon.
  • the energy gap of this oxide conductor layer 2060 was about 3.2 eV.
  • a metal layer (MoZAlZMo layer) serving as an auxiliary conductive layer 2060 force has a thickness of about 350 nm (the MoZAlZMo layer has a thickness of about 50 nm, Zl50 nm, and Z50 nm). Is formed.
  • a second resist 2061 force S is laminated on the metal layer 2050 (step S2002).
  • step S2009 dry etching using a protective insulating film 2070 force etching gas (CHF (CF, CHF gas, etc.)) on the drain wiring pad 2058 is performed.
  • CHF etching gas
  • a thin film may be formed.
  • the thickness of this thin film is about 10-50
  • Onm preferably about 20 to: LOOnm.
  • the reason for this is that pinholes may occur if the thickness is less than about 10 nm, and if it exceeds about 500 nm, it takes a lot of time for film formation and etching.
  • the second resist 2061 is formed in a predetermined shape by the second halftone mask 2062 and the halftone exposure (step S200 in FIG. 20). 3).
  • the second resist 2061 covers the source electrode 2053, the drain electrode 2054, the source wiring 2055, the drain self-line 2056, and the pixel electrode 2057, and covers the pixel electrode 2057 with a non-tone mask 26226.
  • the part is thinner than the other part and formed into a shape.
  • the metal layer 2060 is not limited to the MoZAlZMo laminated film, and for example, a metal thin film laminated film such as TiZAlZTi may be used. Further, a single layer or multilayer laminate film of metals or alloys such as Al, Mo, Ag, and Cu may be used.
  • FIG. 24 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • FIG. (b) shows a cross-sectional view of the second resist formed again.
  • second etching is performed on the metal layer 2060 and the oxide conductor layer 2050 using the second resist 2061, and the desired source electrode 2053, drain electrode 2054, source wiring 2055 are obtained.
  • the drain wiring 2056 and the pixel electrode 2057 are formed, and the auxiliary wiring and the auxiliary electrode described later are formed (step S2004 in FIG. 20).
  • MoZAlZMo of the metal layer 2060 is etched with a mixed acid, and the n-type oxide semiconductor layer 2040 is etched with an aqueous oxalic acid solution.
  • a channel portion 2041 is formed in the n-type oxide semiconductor layer 2040 above the gate electrode 2023.
  • the TFT substrate 2001 is called a channel etching type.
  • this n-type oxide semiconductor layer 2040 is not crystallized, it is not etched by an aqueous oxalic acid solution or mixed acid. As a result, the n-type oxide semiconductor layer 2040 is not affected by the chemical solution for etching the oxide conductor layer 2050 and the metal layer 2060 that are present thereabove.
  • the oxide conductor layer 2050 does not crystallize. It is better not to crystallize this oxide conductor layer 2050, which enables etching with an aqueous oxalic acid solution. Further, the composition of the oxide conductor layer 2050 is not etched by the mixed acid. That is, the oxide conductor layer 2 050 is resistant to a liquid that etches the metal layer 2060, and has a selective etching characteristic such that it can be etched with the etching liquid without affecting the metal layer 2060. It is important that
  • tin oxide monozinc ZnO: Zn
  • the amount of zinc oxide added is preferably about 5-70 wt%, more preferably about 10-50 wt%. This is because the amount of zinc oxide added is about 5 If the concentration is less than wt%, the carrier concentration may not decrease. If the concentration exceeds about 70 wt%, the carrier concentration will not decrease, or the oxalic acid solution and mixed acid resistance will be lost.
  • the carrier concentration 10 +15 Zcm 3
  • Mobility 5 cm 2 ZV 'sec.
  • the carrier concentration was 10 + 2 ° / cm 3 and the mobility was 22 cm 2 ZV 'sec.
  • the second resist 2061 is re-formed, and the pixel electrode 2057 is exposed (step S2005). That is, first, as shown in FIG. 5B, the resist on the pixel electrode 2057 that is thinly formed by halftone exposure in the second resist 2061 is ashed, and the second resist 2061 is formed again.
  • FIG. 25 is a schematic view for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • (a) shows a third etched cross section.
  • (b) shows a cross-sectional view of the second resist stripped.
  • the re-formed second resist 2061 is used to etch the metal layer 2060 on the pixel electrode 2057 with a mixed acid of nitric acid to expose the pixel electrode 2057, thereby forming a transparent pixel electrode. To do.
  • an auxiliary layer made of a metal layer 2060 formed on the source electrode 2053, the drain electrode 2054, the source wiring 2055, and the drain wiring 2056 is formed.
  • the conductive layer (auxiliary wiring and auxiliary electrode) is exposed.
  • the source electrode auxiliary electrode 2531, the drain electrode auxiliary electrode 2541, the source wiring auxiliary wiring 2551, and the drain wiring auxiliary wiring 2561 exposed by the metal layer 2060 force are exposed (see FIG. 26).
  • a drain electrode 2054, a channel portion 2041, a source electrode 2053, a source wiring 2055, and a pixel electrode 2057 shown in FIG. 25 (b) show a CC cross section in FIG.
  • the drain wiring 2056 shown in FIG. 25 (b) shows a DD cross section in FIG.
  • an n-type oxide semiconductor layer 2040, a pixel electrode 2057, an auxiliary wiring for source wiring 2551, an auxiliary wiring for drain wiring 2561, and an auxiliary electrode for source electrode 2531 Then, the protective insulating film 70 and the third resist 71 are sequentially laminated on the auxiliary electrode 2541 for the drain electrode (step S 2006), and the third resist 2071 is formed by the third halftone mask 2072 and the halftone exposure. A predetermined shape is formed (step S2007). Next, processing using the third halftone mask 20072 will be described.
  • FIG. 27 is a schematic view for explaining a process using a third halftone mask in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • (a) shows a cross-sectional view in which a protective insulating film is formed and a Z resist is applied.
  • (b) shows a cross-sectional view after half-tone exposure Z development.
  • a protective insulating film 2070 which is a silicon nitride (SiNx) film is deposited on the TFT substrate 2001 where the pixel electrode 2057 is exposed by a glow discharge CVD method to a thickness of about 200 ⁇ m.
  • a SiH 2 —NH—N based mixed gas is used as the discharge gas.
  • a third resist 2071 is stacked on the protective insulating film 2070 (step S2006).
  • the third resist 2071 is formed in a predetermined shape by the third halftone mask 2072 and the halftone exposure (step S7).
  • the third resist 2071 covers all of the protective insulating film 2070 except on the gate wiring pad 2025, and the portion covering the drain wiring pad 2058 and the pixel electrode 2057 by the halftone mask portion 2721 is thinner than the other portions. It is formed into a shape.
  • FIG. 28 is a schematic view for explaining a process using a third half-tone mask in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • (a) shows a fourth etched cross-sectional view.
  • (b) shows a cross-sectional view of the third resist that has been re-formed.
  • the protective insulating film 2070 on the gate wiring pad 2025 is dry-etched using CHF (CF 3, CHF gas, etc.), followed by
  • the n-type oxide semiconductor layer 2040 is etched with hydrochloric acid, ferric hydrochloride based etchant, HBr (hydrogen bromide), aqua regia, etc. (step S 2008).
  • the thinly formed portion of the third resist 2071 (the portion on the pixel electrode 2057 and the drain wiring pad 2058) is ashed to obtain the third resist 2071. Reshape 2071.
  • FIG. 29 is a schematic diagram for explaining a process using a third halftone mask in the TFT substrate manufacturing method according to the fifth embodiment of the present invention.
  • (a) shows a fifth etched cross-sectional view.
  • (b) shows a cross-sectional view of the third resist after peeling.
  • the re-formed third resist 2071 and CHF (CF 3, CHF gas) are shown in FIG. 28 (a).
  • the protective insulating film 2070 on the pixel electrode 2057 and the drain wiring pad 2058 and the gate insulating film 2030 on the gate wiring pad 2025 are selectively dry etched to obtain the pixel electrode 2057, The drain wiring pad 2058 and the gate wiring pad 2025 are exposed (Step S2009).
  • a drain electrode 2054, a channel portion 2041, a gate electrode 2023, a source electrode 2053, a source wiring 2055, and a pixel electrode 2057 shown in FIG. 29 (b) show an EE cross section in FIG.
  • the drain wiring pad 2058 shown in FIG. 29 (b) shows the FF cross section in FIG.
  • the gate wiring pad 2025 shown in FIG. 29 (b) shows a GG section in FIG.
  • the manufacturing cost can be greatly reduced by reducing the number of manufacturing steps.
  • the TFT substrate 2001 is protected by the upper force protecting insulating film 2070 of the n-type oxide semiconductor layer 2040 of the channel portion 2041, it can operate stably for a long period of time.
  • the protective insulating film 2070 is formed, an organic electroluminescent device can be easily obtained by providing the TFT substrate 2001 with an organic EL material, an electrode, and a protective film.
  • the source electrode auxiliary electrode 2531, the drain electrode auxiliary electrode 2541, the source wiring auxiliary wiring 2551, and the drain wiring auxiliary wiring 2561 made of the metal layer 2060, the source electrode 2053, the drain electrode 2054, and the source wiring Electric resistance of the 2055 and the drain wiring 2056 is reduced, reliability is improved, and reduction in energy efficiency is suppressed.
  • the present embodiment is also effective as an invention of a TFT substrate. Corresponding to claims 1 and 14-19.
  • the TFT substrate 2001 includes a glass substrate 2010, a gate electrode 2023 and a gate wiring 2024 formed on the glass substrate 2010, a glass substrate 2010, A gate insulating film 2030 formed on the gate electrode 2023 and the gate wiring 2024; an n-type oxide semiconductor layer 2040 formed on at least the gate insulating film 2030 on the gate electrode 2023; and an n-type oxide An oxide conductor layer 2050 formed on the physical semiconductor layer 2040 and separated by a channel portion 2041 is provided. That is, the n-type oxide semiconductor layer 2040 is provided as the first oxide layer, and the oxide conductor layer 2050 is provided as the second oxide layer.
  • This TFT substrate 2001 is useful for an organic electroluminescent device that operates by current control because the current flows stably by using the n-type oxide semiconductor layer 2040 as the active layer of the TFT. Further, the channel portion 2041, the source electrode 2053, and the drain electrode 2054 are easily formed.
  • a source wiring 2055, a drain wiring 2056, a source electrode 2053, a drain electrode 2054, and a pixel electrode 2057 are formed by the oxide conductor layer 2050. That is, since the manufacturing method of the fifth embodiment described above is used to manufacture three masks (first mask 2022, second halftone mask 2062, third halftone mask 2072), the manufacturing process is reduced. The This can improve production efficiency and reduce manufacturing costs.
  • the TFT substrate 2001 has the pixel electrode 2057, the drain wiring pad 2058, and the gate wiring pad 2025 exposed, and the source wiring 2055 and the drain wiring 2056 above the gate electrode 2023 and the gate wiring 2024.
  • a protective insulating film 2070 formed above the source electrode 2053 and the drain electrode 2054 is provided.
  • the TFT substrate 2001 is protected by the upper force protection insulating film 2070 of the n-type oxide semiconductor layer 2040 of the channel portion 2041, and can operate stably for a long period of time.
  • the protective insulating film 2070 is formed, an organic electroluminescent device can be easily obtained by providing the TFT substrate 2001 with an organic EL material, an electrode, and a protective film.
  • the TFT substrate 2001 is composed of a laminated film of a pixel electrode 2057 force n-type oxide semiconductor layer 2040 and an oxide conductor layer 2050. If you stir like this, make the laminated film transparent Therefore, malfunction due to light can be prevented.
  • an n-type oxide semiconductor layer 2040 is formed at least under the oxide conductor layer 2050, and the oxide conductor layer 2050 and the n-type oxide semiconductor layer 2040 are made transparent. Therefore, malfunction due to light can be prevented more reliably.
  • the energy gap of the n-type oxide semiconductor layer 2040 and the oxide conductor layer 2050 is 3. OeV or more, and by setting the energy gap to 3. OeV or more, malfunction due to light is prevented. be able to.
  • the TFT substrate 2001 includes a source wiring 2055, a drain wiring 2056, a source electrode 2053 and a drain electrode 2054, a source wiring auxiliary wiring 2551, a drain wiring auxiliary wiring 2561, a source electrode auxiliary electrode 2561, and a drain electrode 2054. 2531 and auxiliary electrode for drain electrode 2541 are formed. In this way, it is possible to reduce the electrical resistance of the self-insulating wires 2055 and 2056 and the electrodes 2053 and 2054, improve the reliability, and suppress the reduction in energy efficiency.
  • the auxiliary conductive layer is formed on the source electrode 2053, the drain electrode 2054, the source wiring 2055, and the drain wiring 2056.
  • an auxiliary conductive layer may be formed over at least one of the source electrode 2053, the drain electrode 2054, the source wiring 2055, the drain wiring 2056, and the pixel electrode 2057. That is, although not shown, when an auxiliary conductive layer (comprising the metal layer 2060) connected to the source wiring auxiliary wiring 2551 is formed on a part of the pixel electrode 2057, the auxiliary conductive layer forms a pixel electrode 2057. This improves the electrical conductivity and operational reliability.
  • the shape of the auxiliary conductive layer is not particularly limited, and may be a shape like a comb-shaped electrode.
  • the TFT substrate 2001 of the present embodiment can greatly reduce the manufacturing cost by reducing the number of manufacturing steps, and the n-type oxide semiconductor layer 2040 of the channel portion 2041 can be reduced. Since the upper part is protected by the protective insulating film 2070, it can operate stably for a long time. Furthermore, since the protective insulating film 2070 is formed, an organic electroluminescent device can be obtained by providing an organic EL material, an electrode, and a protective film on the TFT substrate 2001. Can be easily obtained.
  • the source electrode 2053, the drain electrode 2054, the source wiring 2055, and the drain are made up of the source electrode auxiliary electrode 2531, the drain electrode auxiliary electrode 2541, the source wiring auxiliary wiring 2551, and the drain wiring auxiliary wiring 2561 made of the metal layer 2060.
  • the electrical resistance of the wiring 2056 can be reduced, reliability can be improved, and reduction in energy efficiency can be suppressed.
  • the TFT substrate manufacturing method of this embodiment is a method using three masks, and corresponds to claim 20.
  • FIG. 31 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to the sixth embodiment of the present invention.
  • the first mask 2022 is used to form the gate electrode 2021 and the gate wiring 2022 (step S2011).
  • the process using the first mask 2022 in step S2011 is the same as the process using the first mask 2022 in step S2001 of the first embodiment.
  • the gate electrode 2023 and the gate wiring 2024, a gate insulating film 2030 and an n-type oxide semiconductor layer as a first oxide layer 2040, the oxide conductor layer 2050 as the second oxide layer, and the second resist 2061 are sequentially stacked (step S2012), and the second resist 2051 is formed in a predetermined shape by the second mask 2052. Is done.
  • FIG. 32 is a schematic view for explaining the process using the second mask in the TFT substrate manufacturing method according to the sixth embodiment of the present invention.
  • (a) shows a cross-sectional view in which a gate insulating film is formed, a Zn-type oxide semiconductor layer is formed, a Z-oxide conductive layer is formed, and a Z resist is applied.
  • (b) shows a cross-sectional view after exposure Z development.
  • a gate made of a silicon nitride (SiN) film is formed on the glass substrate 2010, the gate electrode 2023 and the gate wiring 2024 by a glow discharge CVD (chemical vapor deposition) method.
  • SiN silicon nitride
  • An insulating film 2030 is deposited to a thickness of about 300 nm.
  • the discharge gas is S iH—NH—N mixed gas is used.
  • An n-type oxide semiconductor layer 2040 having a thickness of about lOOnm is formed by high-frequency sputtering using a target under conditions of about 15% oxygen, about 85% argon, and a substrate temperature of about 200 ° C.
  • an n-type oxide semiconductor layer 2050 having a thickness of about 150 nm is formed under conditions of about 1% oxygen and about 99% argon.
  • FIG. 32 (b) [shown in this figure, the second mask 2052] Then, the second resist rod 2051 is formed into a predetermined shape.
  • the second resist 2051 is formed in a shape covering the source electrode 2053, the drain electrode 2054, the source wiring 2055, the drain wiring 2056, and the pixel electrode 2057.
  • FIG. 33 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the sixth embodiment of the present invention.
  • (a) shows a second etched cross-sectional view.
  • (b) shows a cross-sectional view of the second resist stripped.
  • second etching is performed on the oxide conductor layer 2050 using the second resist 2051, and the desired source electrode 2053, drain electrode 2054, source wiring 2055, drain wiring 2056, and A pixel electrode 2057 is formed (step S2013 in FIG. 31).
  • the n-type oxide semiconductor layer 2040 is etched with an aqueous oxalic acid solution. By the etching, a channel portion 2041 is formed in the n-type oxide semiconductor layer 2040 above the gate electrode 2023. For this reason, the TFT substrate 2001a is called a channel etching type.
  • the drain electrode 2054, channel layer 2041, source electrode 2053, source wiring 2055, and pixel electrode 2057 shown in FIG. 33 (b) show the HH cross section in FIG.
  • the drain wiring 56 shown in FIG. 33 (b) shows the II cross section in FIG.
  • a protective insulating film 2070 is formed over the n-type oxide semiconductor layer 2040, the drain electrode 2054, the source electrode 2053, the source wiring 2055, the pixel electrode 2057, and the drain wiring 2056.
  • the third resist 2071 are sequentially laminated (step S2014), and the third resist 2071 is formed in a predetermined shape by the third halftone mask 2072 and halftone exposure (step S2015).
  • FIG. 35 is a schematic view for explaining a process using a third half-tone mask in the TFT substrate manufacturing method according to the sixth embodiment of the present invention.
  • (a) shows a cross-sectional view in which a protective insulating film is formed and a Z resist is applied.
  • (b) shows a cross-sectional view after half-tone exposure Z development.
  • a protective insulating film 2070 which is a silicon nitride (SiNx) film is deposited on the TFT substrate 2001a where the pixel electrode 2057 is exposed by a glow discharge CVD method to a thickness of about 200 ⁇ m.
  • a SiH 2 —NH—N based mixed gas is used as the discharge gas.
  • a third resist 2071 is laminated on the protective insulating film 2070 (step S2014).
  • the third resist 2071 is formed into a predetermined shape by the third halftone mask 2072 and the halftone exposure (step S2015).
  • the third resist 2071 covers all of the protective insulating film 2070 except on the gate wiring pad 2025, and the portion covering the drain wiring pad 2058 and the pixel electrode 2057 by the halftone mask portion 2721 is the other part. It is formed into a thinner shape.
  • FIG. 36 is a schematic diagram for explaining a process using a third halftone mask in the TFT substrate manufacturing method according to the sixth embodiment of the present invention.
  • (a) shows a third etched cross section.
  • (b) shows a cross-sectional view of the third resist that has been re-formed.
  • the protective insulating film 2070 on the gate wiring pad 2025 is dry-etched using CHF (CF, CHF gas, etc.).
  • the n-type oxide semiconductor layer 40 is etched with hydrochloric acid, ferric hydrochloride based etchant, HBr (hydrogen bromide), aqua regia, etc. (step S2016).
  • the thinly formed portion (the portion on the pixel electrode 2057 and the drain wiring pad 2058) of the third resist 2071 is ashed, and the third resist 71 Is reformed.
  • FIG. 37 is a schematic diagram for explaining a process using a third halftone mask in the TFT substrate manufacturing method according to the sixth embodiment of the present invention.
  • (a) shows a fourth etched cross-sectional view.
  • (b) shows a cross-sectional view of the third resist after peeling.
  • the protective insulating film 2070 on the pixel electrode 2057 and the drain wiring pad 2058 and the gate insulating film 2030 on the gate wiring pad 2025 are selectively dry etched to obtain the pixel electrode 2057, The drain wiring pad 2058 and the gate wiring pad 2025 are exposed (Step S2017).
  • the pixel electrode 2057, the drain wiring pad 2058, and the gate wiring pad 20 25 are removed on the substrate 2010 as shown in FIG.
  • the protective insulating film 2070 is exposed.
  • a drain wiring node 2058 shown in FIG. 37 (b) shows a KK cross section in FIG.
  • the gate wiring pad 25 shown in FIG. 37 (b) shows the LL cross section in FIG.
  • the manufacturing cost can be significantly reduced by reducing the number of manufacturing steps.
  • the TFT substrate 2001a is protected by the upper force protecting insulating film 2070 of the n-type oxide semiconductor layer 2040 of the channel portion 2041, it can operate stably for a long period of time.
  • the protective insulating film 2070 is formed, an organic electroluminescent device can be easily obtained by providing an organic EL material, an electrode and a protective film on the TFT substrate 2001a.
  • the present embodiment is also effective as an invention of a TFT substrate, and corresponds to the TFT substrate 2001a (claims 1, 14, 15, 16, 17, 19).
  • the TFT substrate 2001a has a metal layer on the source wiring 2055, the drain wiring 2056, the source electrode 2053, and the drain electrode 2054, as shown in FIG.
  • the difference is that the source wiring auxiliary wiring 2551, the drain wiring auxiliary wiring 2561, the source electrode auxiliary electrode 2531, and the drain electrode auxiliary electrode 2541 made of 2060 are not formed. That is, since the manufacturing method of the sixth embodiment described above is used to manufacture the three masks (first mask 2022, second mask 2052, and third halftone mask 2072), the manufacturing process is improved from the TFT substrate 2001. This will reduce production costs and reduce manufacturing costs.
  • the TFT substrate 2001a of the present embodiment has substantially the same effect as the TFT substrate 2001 (excluding the effect of the auxiliary conductive layer), but the manufacturing process is reduced compared to the TFT substrate 2001. Production efficiency can be further improved and manufacturing costs can be reduced.
  • a TFT substrate having an auxiliary conductive layer and a protective insulating film can be manufactured using three masks, and the number of masks is increased. And manufacturing processes are reduced. This can improve production efficiency and reduce manufacturing costs.
  • the TFT substrate can operate stably for a long period of time.
  • the electrical resistance of each wiring or electrode is reduced by the auxiliary conductive layer, reliability can be improved and a decrease in energy efficiency can be suppressed.
  • the manufacturing method of the TFT substrate of this embodiment is a method using three masks, and corresponds to claim 36.
  • FIG. 39 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to the seventh embodiment of the present invention.
  • the gate electrode 3023 and the gate wiring 3024 are formed on the substrate 3010 using the first mask 3022 (step S3001).
  • FIG. 40 is a schematic view for explaining the process using the first mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • (a) shows a cross-sectional view of the glass substrate before processing.
  • (B) is a cross-sectional view in which a metal film is formed.
  • (C) Resist coated A cross-sectional view is shown.
  • (D) shows a cross-sectional view in which exposure z development Z first etching Z resist is stripped and a gate electrode and a gate wiring are formed.
  • a translucent glass substrate 3010 is prepared.
  • the plate-like member that serves as the base material of the TFT substrate 3001 is not limited to the glass substrate 3010, and may be, for example, a resin-made plate-like member or a sheet-like member.
  • a metal film is formed on the glass substrate 3010 to form a gate electrode 'wiring thin film (a gate electrode and a gate wiring thin film) 3020.
  • a thin film having a thickness of about lOOnm is formed, and a gate electrode's thin film 3020 having AlZMoZlTSmO force is formed.
  • a first resist 3021 is applied on the gate electrode / wiring thin film 3020.
  • a resist (not shown) is formed in a predetermined shape by photolithography using the first mask 3022.
  • the ITSmO thin film is etched using an aqueous oxalic acid solution.
  • the metal thin film is etched using a mixed acid (generally called PAN) to form a gate electrode 3023 and a gate wiring 3024 having a predetermined shape (see FIG. 41).
  • a gate electrode 3023 and a gate wiring 3024 shown in FIG. 40 (d) show an AA cross section and a BB cross section in FIG.
  • ITSmO can be etched using mixed acid. Therefore, ITSmO and metal thin film can be etched together using this mixed acid.
  • ITSmO may be crystallized.
  • ITSmO does not dissolve in the oxalic acid-based etching solution or mixed acid, so that the AlZMo layer can be protected.
  • an oxide conductive film such as ITSmO on the surface of the gate wiring 3024, when the gate wiring pad 3025 is formed, the metal surface used for the gate wiring 3024 is Not exposed. Thereby, a highly reliable connection is possible. That is, when a through hole (opening) for forming the gate wiring pad 3025 is formed in the gate insulating film 3030, an insulator such as SiN, SiON, or SiO is used as the gate insulating film 3030. And
  • an oxide conductive film such as ITSmO also becomes a protective film for the metal thin film (AlZMo layer) (also called an oxide conductor layer for metal layer protection).
  • a material replacing ITSmO a material containing a lanthanoid element in ITO, a material in which refractory metal oxides such as Mo and W (tungsten) are added to ITO, etc. are used. .
  • the addition amount is about 10 atomic% or less, preferably about 1 to 5 atomic%, based on all metal elements. If it exceeds about 10 atomic%, it will not crystallize and dissolve in oxalic acid aqueous solution or mixed acid.
  • the film thickness is about 20 nm to 500 nm, preferably about 30 nm to 300 nm. A film having a thickness of less than about 20 nm has pinholes and may not function as a protective film.
  • a film having a film thickness exceeding about 500 nm requires a lot of time for film formation and etching, and its manufacturing time becomes long. For this reason, its production is neither efficient nor economical.
  • the gate insulating film 3030, an n-type oxide semiconductor layer as a first oxide layer 3040, the oxide conductor layer 3050 as the second oxide layer, the metal layer 3060 as the auxiliary conductive layer, and the second resist 3061 are sequentially stacked (step S3002), the second halftone mask 3062 and the nof By exposure, a second resist 3061 is formed in a predetermined shape (step S 3003).
  • FIG. 42 is a schematic view for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • (a) shows a cross-sectional view of gate insulating film deposition Zn type oxide semiconductor layer deposition Z oxide conductor layer deposition Z metal layer deposition Z resist coating.
  • (b) shows a cross-sectional view after half-tone exposure Z development
  • a glass substrate 301 is formed by a glow discharge CVD (chemical vapor deposition) method.
  • An insulating film 3030 is deposited to a thickness of about 300 nm.
  • a Si H 2 —NH 2 —N-based mixed gas is used as the discharge gas.
  • indium oxide monoacid / zinc monoacid / gallium InO:
  • N-type oxide having a thickness of about lOOnm under conditions where oxygen is about 10%, argon is about 90%, and the substrate temperature does not exceed about 200 ° C (that is, the n-type oxide semiconductor layer 3040 is not crystallized).
  • Porous semiconductor layer (active layer) 3040 is formed. Note that the energy gap of this n-type oxide semiconductor layer 3040 was about 3.6 eV.
  • an oxide conductor layer 3050 having a thickness of about 150 nm is formed under the condition that oxygen is about 1%, argon is about 99%, and the oxide conductor layer 50 is not crystallized.
  • the energy gap of the oxide conductor layer 3050 was about 3.2 eV.
  • an oxide protective film also referred to as an oxide conductor layer for protecting a metal layer.
  • an IZO thin film is formed under conditions of about 1% oxygen and about 99% argon. Is done.
  • the metal layer 3060 is not limited to the MoZAlZMo laminated film, but may be a laminated film of a metal thin film such as TiZAlZTi.
  • a single-layer or multi-layer laminated film of metals or alloys such as 1, Mo, Ag, and Cu may be used.
  • a second resist 3061 is stacked on the metal layer 3060 (step S3002).
  • the second resist 3061 is formed into a predetermined shape by light (step S3003 in FIG. 39).
  • the second resist 3061 covers the gate electrode 3023, the source electrode 3053, the drain electrode 3054, the source wiring 3055, the drain wiring 3056, and the pixel electrode 3057, and above the channel portion 3041 by the halftone mask portion 3621.
  • the part that covers is formed in a thinner shape than the other parts.
  • FIG. 43 is a schematic diagram for explaining a process using a second half-tone mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • (a) shows the second etched Z third etched cross section.
  • (b) shows a cross-sectional view of the second resist formed again.
  • the second etching is performed on the metal layer (MoZAlZ Mo / lZO layer) 3060 using the second resist 3061 and the mixed acid.
  • third etching is performed on the oxide conductor layer 3050 and the n-type oxide semiconductor layer 3040 using the second resist 3061 and the aqueous oxalic acid solution V.
  • a gap separating the source electrode 3053 and the drain electrode 3054 is not formed by the second and third etchings, but a part of the outline of the source electrode 3053, the drain electrode 3054 and an auxiliary electrode described later is formed.
  • the second resist 3061 is re-formed (step S3005 in FIG. 39). That is, first, as shown in FIG. 43 (b), the resist on the channel portion 3041 formed thinly by the north-tone exposure of the second resist 3061 is ashed and the second resist 3061 is re-formed. Is done.
  • the metal layer 3060 and the oxide conductor layer 3050 above the gate electrode 3023 are selectively etched to form the source electrode 3053 and the drain electrode 3054.
  • an auxiliary electrode made of the metal layer 3060 is formed (step S3005 in FIG. 39).
  • FIG. 44 is a schematic view for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • (a) shows a fourth etched Z fifth etched cross section.
  • (b) shows a sectional view of the second resist stripped.
  • a fourth etching is performed on the metal layer 3060 above the gate electrode 3023 using the re-formed second resist 3061 and mixed acid.
  • the fifth etching is selectively performed on the oxide conductor layer 3050 using the re-formed second resist 3061 and the aqueous oxalic acid solution (that is, the n-type acid that becomes the channel portion 3041). Etching without dissolving the metal semiconductor layer 3040.) 0
  • a channel portion 3041 is formed in the n-type oxide semiconductor layer 3040 above the gate electrode 3023.
  • the TFT substrate 3001 is called a channel etching type.
  • the n-type oxide semiconductor layer 3040 has resistance to a chemical solution (in this embodiment, an oxalic acid aqueous solution) for etching the oxide conductor layer 3050 existing above, so that the channel portion It is possible to prevent such a problem that the n-type oxide semiconductor layer 3040 that becomes 3041 is eroded. Furthermore, the n-type oxide semiconductor layer 3040 (active layer) exhibits stable semiconductor characteristics when crystallized.
  • the addition amount of is preferably about 1 to 6 wt%, more preferably about 2 to 5 wt%. This is because if the concentration is less than about 1 wt%, the carrier concentration may not decrease, and if it exceeds about 6 wt%, the carrier concentration will not decrease, or crystallization will not occur and resistance to mixed acids will be lost. .
  • the oxide conductor layer 3050 Does not crystallize. It is better not to crystallize the oxide conductor layer 3050, which enables etching with an aqueous oxalic acid solution. Further, the oxide conductor layer 3050 having the above composition is not etched by the mixed acid even if it is not crystallized. That is, the oxide conductor layer 3050 is resistant to a liquid (mixed acid) for etching the metal layer 3060 on the pixel electrode 3057, while the crystallized n-type oxide semiconductor layer 3040 It has selective etching characteristics such as V, which does not affect the etching, and etching with an etching solution (aqueous oxalic acid solution).
  • the oxide conductor layer 3050 is etched together with the non-crystallized n-type oxide semiconductor layer 3040 by a predetermined etching solution (oxalic acid aqueous solution), and the crystallized n-type oxide semiconductor layer It is important that the 3040 has selective etching characteristics when etched by an etching solution (oxalic acid aqueous solution) having resistance.
  • a predetermined etching solution oxalic acid aqueous solution
  • n-type oxide semiconductor layer 3040 When the above-mentioned n-type oxide semiconductor layer 3040 was subjected to AC Hall measurement (measured using R ESITEST (trade name) manufactured by Toyo Tech-Riki Co., Ltd.), the carrier concentration was 10 +14. Zcm 3 , mobility: 30 cm 2 ZV 'sec. When it was AC Hall measurement of the oxide conductor layer 3050, Kiyariya concentration: 10 +2 ° / cm 3, mobility: was 38cm 2 ZV 'sec. As described above, the mobility of the active layer is 30 cm 2 ZV 'sec or more, and the mobility of ordinary amorphous silicon is 0.1 to: higher than that of Lcm 2 ZV' sec. As very useful.
  • the materials of the n-type oxide semiconductor layer 3040 and the oxide conductor layer 30 50 are not limited to the above materials!
  • the source electrode 3053, the drain electrode 3054, the source wiring 3055, and the drain wiring 3056 are removed.
  • the auxiliary conductive layer (auxiliary wiring and auxiliary electrode (the metal layer 3060 on the pixel electrode 3057 is etched later)) formed of the metal layer 3060 formed on the pixel electrode 3057 is exposed. That is, the source electrode auxiliary electrode 3531, the drain electrode auxiliary electrode 3541, the source wiring auxiliary wiring 3551, and the drain wiring auxiliary wiring 3561 made of the metal layer 3060 are exposed (see FIG. 45).
  • step S3006 on the exposed gate insulating film 3030 and the n-type oxide semiconductor layer 3040, as well as the source wiring 3055, the drain wiring 3056, the source electrode 3053, the drain electrode 3054 and A protective insulating film 3070 and a third resist 3071 are sequentially stacked on the metal layer 3060 formed on the pixel electrode 3057 (step S3006), and the third resist 3071 is formed using the third mask 3072. A predetermined shape is formed (step S3007). Next, processing using the third mask 3072 will be described.
  • FIG. 46 is a schematic view for explaining a process using a third mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • (a) is a cross-sectional view of a protective insulating film deposited Z resist applied
  • (b) is a cross-sectional view of the exposed Z developed.
  • a protective insulating film 3070 which is a silicon nitride (SiNx) film, is deposited on the TFT substrate 3001 formed with the channel portion 3041 by a glow discharge CVD method to a thickness of about 2 OO nm.
  • a SiH—NH—N based mixed gas is used as the discharge gas.
  • step S3006 the third resist 3071 is laminated on the protective insulating film 3070.
  • the third resist 3071 is formed into a predetermined shape by the third mask 3072 (step S3007).
  • the third resist 3071 is formed in a shape that covers all the protective insulating films 3070 except on the pixel electrode 305 7, the drain wiring pad 3058 and the gate wiring pad 3025.
  • FIG. 47 is a schematic view for explaining the process using the third mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • (a) shows a sixth etched cross-sectional view.
  • (b) shows a seventh etched cross-sectional view.
  • the protective insulating film 3070 and the protective insulating film 3070 on the gate wiring pad 3025 are dry etched (step S3008 in FIG. 39), and the metal layer 3060 on the pixel electrode 3057 and the drain wiring pad 3058 is exposed. Note that a gate insulating film is formed on the gate wiring pad 3025. 3030 and a protective insulating film 3070 are laminated, and the gate wiring pad 3025 is not normally exposed by the sixth etching.
  • the metal layer 3060 on the pixel electrode 3057 and the drain wiring pad 3058 is etched using the third resist 3071 and the mixed acid. (Step S3009 in FIG. 39), the pixel electrode 3057 and the drain wiring pad 3058 are exposed.
  • the metal layer 3060 on the pixel electrode 3057 is etched to expose the pixel electrode 3057, whereby a transparent pixel electrode is formed.
  • FIG. 48 is a schematic diagram for explaining a process using a third mask in the TFT substrate manufacturing method according to the seventh embodiment of the present invention.
  • (a) shows an eighth etched cross-sectional view.
  • (b) shows a cross-sectional view of the third resist after peeling.
  • the gate insulating film 3030 is dry etched, and the gate wiring pad 3025 is exposed (step S 3010 in FIG. 39).
  • the protective insulating film 3070 is formed on the substrate 3010 except for the pixel electrode 3057, the drain wiring pad 3058, and the gate wiring pad 3025.
  • a drain electrode 3054, a channel portion 3041, a gate electrode 3023, a source electrode 3053, a source wiring 3055, and a pixel electrode 3057 shown in FIG. 48 (b) show an EE cross section in FIG.
  • the drain wiring pad 58 shown in FIG. 48 (b) shows the FF cross section in FIG.
  • the gate wiring pad 25 shown in FIG. 48 (b) shows a GG cross section in FIG.
  • the manufacturing cost can be significantly reduced by reducing the number of manufacturing steps.
  • the TFT substrate 3001 since the TFT substrate 3001 is protected by the upper force protecting insulating film 3070 of the n-type oxide semiconductor layer 3040 of the channel portion 3041, it can operate stably for a long period of time.
  • the n-type oxide semiconductor layer 3040 is usually formed only at a predetermined position (a predetermined position corresponding to the channel portion 3041, the source wiring 3055, the drain wiring 3056, the source electrode 3053, the drain electrode 3054, and the pixel electrode 3057). Gate wiring 3024 interfere with each other ( It is possible to eliminate worries such as loss talk.
  • the protective insulating film 3070 since the protective insulating film 3070 is formed, an organic electroluminescent device can be easily obtained by providing the TFT substrate 3001 with an organic EL material, an electrode, and a protective film.
  • the auxiliary electrode 3531 for the source electrode made of the metal layer 3060, the auxiliary electrode 3541 for the drain electrode, the auxiliary wiring 3551 for the source wiring, and the auxiliary wiring 3561 for the drain wiring, the source electrode 3053 and the drain electrode 3054 are formed.
  • the electrical resistance of the source wiring 3055 and the drain wiring 3056 can be reduced.
  • reliability can be improved and a decrease in energy efficiency can be suppressed.
  • a gate electrode / wiring thin film 3020 and a first resist 3021 are stacked on a glass substrate 3010, and further, a gate insulating film 3030, an n-type oxide semiconductor layer 3040, an oxide layer.
  • the conductive conductor layer 3050, the metal layer 3060, and the second resist layer 3061 are stacked, and the protective insulating film 3070 and the third resist 3071 are stacked.
  • the present invention is not limited to this.
  • the layers may be stacked via other layers (for example, without impairing the functions and effects of the present embodiment or assisting other functions and effects). The same applies to the embodiments described later.
  • the present embodiment is also effective as an invention of a TFT substrate, and the TFT substrate 3001 is described in claims 1, 22, 23, 24, 25, 26, 27, 28, 29, 33, 34. Correspond.
  • the TFT substrate 3001 includes a glass substrate 3010, a gate electrode 3023 and a gate wiring 3024 formed on the glass substrate 3010, a glass substrate 3 010, A gate insulating film 3030 formed on the gate electrode 3023 and the gate wiring 3024; an n-type oxide semiconductor layer 3040 formed on at least the gate insulating film 3030 on the gate electrode 3023; and an n-type oxide An oxide conductor layer 3050 formed on the physical semiconductor layer 3040 and separated by a channel portion 3041 is provided. That is, an n-type oxide semiconductor layer 3040 is provided as the first oxide layer, and an oxide conductor layer 3050 is provided as the second oxide layer.
  • the current flows stably by using the n-type oxide semiconductor layer 3040 as the active layer of the TFT, so that the TFT substrate 3001 is an organic electroluminescence device operated by current control. Useful for.
  • the channel portion 3041, the source electrode 3053 and the drain electrode 3054 can be easily formed.
  • the TFT substrate 3001 is formed with the source wiring 3055, the drain wiring 3056, the source electrode 3053, the drain electrode 3054, and the pixel electrode 3057 by the oxide conductor layer 3050. That is, since the manufacturing method of the seventh embodiment described above is used to manufacture three masks (first mask 3022, second halftone mask 3062, and third mask 3072), the manufacturing process is reduced. .
  • the TFT substrate 3001 includes the drain wiring 3056, the source electrode 3053, and the drain electrode 3054 in addition to the pixel electrode 3057 and the source wiring 3055 by the oxide conductor layer 3050.
  • the wiring 3056, the source electrode 3053, the drain electrode 3054, and the pixel electrode 3057 can be efficiently manufactured.
  • the TFT substrate 3001 is covered with a protective insulating film 3070 above the TFT substrate 3001, and the protective insulating film 3070 corresponds to each pixel electrode 3057, the drain wiring pad 3058, and the gate wiring pad 3025. In this position, an opening for exposing the pixel electrode 3057, the drain wiring pad 3058, and the gate wiring pad 3025 is provided. In other words, the upper portion of the TFT substrate 3001 except for the exposed upper part of the pixel electrode 3057, the drain wiring pad 3058, and the gate wiring pad 3025 is usually covered with the protective insulating film 3070.
  • the TFT substrate 3001 can operate stably for a long period of time because it is protected by the insulating film 3070 for protecting the upper force of the n-type oxide semiconductor layer 3040 of the channel portion 3041. . Further, since the TFT substrate 3001 itself has a structure including the protective insulating film 3070, it is possible to provide the TFT substrate 3001 capable of easily manufacturing display means and light emitting means using liquid crystal or organic EL material.
  • the TFT substrate 3001 includes a laminated film of a pixel electrode 3057 force n-type oxide semiconductor layer 3040 and an oxide conductor layer 3050. By rubbing in this way, the laminated film can be made transparent, so that malfunction due to light can be prevented.
  • an n-type oxide semiconductor layer 3040 is formed below the oxide conductor layer 3050, and the oxide conductor layer 3050 and the n-type oxide semiconductor layer 3040 are transparent. Therefore, malfunction due to light can be prevented more reliably.
  • the energy gap between the n-type oxide semiconductor layer 3040 and the oxide conductor layer 3050 3. By setting the energy gap to 3. OeV or more, it is possible to prevent malfunction due to light.
  • the TFT substrate 3001 includes a source wiring auxiliary wiring 3551, a drain wiring auxiliary wiring 3561, and a source wiring 30561 formed of a metal layer 3060 on the source wiring 3055, the drain wiring 3056, the source electrode 3053, and the drain electrode 3054.
  • Auxiliary electrode 3531 for drain and auxiliary electrode 3541 for drain electrode are formed. In this way, it is possible to reduce the electrical resistance of each of the selfish wires 3055 and 3056 and the electrodes 3053 and 3054, improve the reliability, and suppress the decrease in energy efficiency.
  • the n-type oxide semiconductor layer 3040 has predetermined positions corresponding to the channel portion 3041, the source wiring 3055, the drain wiring 3056, the source electrode 3053, the drain electrode 3054, and the pixel electrode 3057. Is formed. That is, normally, all the n-type oxide semiconductor layers 3040 in the region excluding the predetermined position are removed by etching. In this case, since the n-type oxide semiconductor layer 3040 is normally formed only at a predetermined position, it is possible to eliminate the concern that the gate wirings 3024 interfere with each other (crosstalk). it can.
  • the TFT substrate 3001 has a configuration in which an auxiliary conductive layer is formed over the source electrode 3053, the drain electrode 3054, the source wiring 3055, and the drain wiring 3056.
  • the TFT substrate 3001 is limited to this configuration. is not.
  • an auxiliary conductive layer may be formed over at least one of the source electrode 3053, the drain electrode 3054, the source wiring 3055, the drain wiring 3056, and the pixel electrode 3057. That is, although not shown, when an auxiliary conductive layer (consisting of the metal layer 3060) connected to the source wiring auxiliary wiring 3551 is formed on a part of the pixel electrode 3057, the auxiliary conductive layer forms the pixel electrode 3057. This improves the electrical conductivity and operational reliability.
  • the shape of the auxiliary conductive layer is not particularly limited, and may be a shape like a comb-shaped electrode.
  • the manufacturing cost of the TFT substrate 3001 of this embodiment can be significantly reduced by reducing the number of manufacturing steps. Further, since the upper force protection insulating film 3070 of the n-type oxide semiconductor layer 3040 of the channel portion 3041 is protected, the TFT substrate 3001 can operate stably for a long period of time. Further, a protective insulating film 70 is formed. Therefore, an organic electroluminescent device can be easily obtained by providing an organic EL material, an electrode and a protective film on the TFT substrate 3001.
  • the source electrode auxiliary electrode 3531, the drain electrode auxiliary electrode 3541, the source wiring auxiliary wiring 3551, and the drain wiring auxiliary wiring 3561 made of the metal layer 3060 are used as a source electrode 3053, a drain electrode 3054, a source wiring 3 055, and The electrical resistance of the drain wiring 3056 is reduced. This improves the reliability and suppresses the decrease in energy efficiency. Further, since the n-type oxide semiconductor layer 3040 is formed only at a predetermined position, if the gate wirings 3024 interfere with each other (crosstalk), it is possible to eliminate the concern.
  • the manufacturing method of the TFT substrate of this embodiment is a method using three masks, and corresponds to claim 35.
  • FIG. 50 is a schematic flowchart for explaining a method of manufacturing a TFT substrate according to the eighth embodiment of the present invention.
  • the gate electrode 3023 and the gate wiring 3024 are formed on the substrate 3010 using the first mask 3022 (step S3011).
  • step S3011 is the same as the process using the first mask 3022 in step S3001 of the seventh embodiment.
  • the gate insulating film 3030, an n-type oxide semiconductor layer as the first oxide layer 3040, the oxide conductor layer 3050 and the second resist 3051 as the second oxide layer are sequentially stacked (step S3012), and the second halftone mask 3052 and half exposure expose the second resist 3051 to a predetermined value. (Step S3013).
  • FIG. 51 is a schematic view for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the eighth embodiment of the present invention.
  • (b) is a half-tone exposure z developed cross-sectional view.
  • a gate made of a silicon nitride (SiN) film is formed on a glass substrate 3010, a gate electrode 3023, and a gate wiring 3024 by a glow discharge CVD (chemical vapor deposition) method.
  • SiN silicon nitride
  • An insulating film 3030 is deposited to a thickness of about 300 nm.
  • a Si H 2 —NH 2 —N-based mixed gas is used as the discharge gas.
  • a physical semiconductor layer (active layer) 3040 is formed.
  • an oxide semiconductor layer 3050 having a thickness of about 150 nm is formed under the conditions of about 1% oxygen, about 99% argon, and V without crystallizing the oxide conductor layer 3050.
  • a second resist 3051 is stacked on the oxide conductor layer 3050 (step S3 012).
  • the second resist 3051 is formed in a predetermined shape by the second halftone mask 3052 and the halftone exposure (step S301 in FIG. 50). 3).
  • the second resist 3051 covers the gate electrode 3023, the source electrode 3053, the drain electrode 3054, the source wiring 3055, the drain wiring 3056, and the pixel electrode 3057, and above the channel portion 3041 by the halftone mask portion 3521.
  • the part that covers is formed in a thinner shape than the other parts.
  • FIG. 52 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the eighth embodiment of the present invention.
  • (a) shows a second etched cross-sectional view.
  • (b) shows a cross-sectional view of the second resist formed again.
  • a second etching is performed on the oxide conductor layer 3050 and the n-type oxide semiconductor layer 3040 using the second resist 3061 and an aqueous oxalic acid solution, and desired.
  • a source wiring 3055, a drain wiring 3056, and a pixel electrode 3057 are formed (step S3014 in FIG. 50).
  • the second resist 3051 is re-formed. That is, first, as shown in FIG. 52 (b), the resist on the channel portion 3041 formed thin by halftone exposure is ashed in the second resist 3051, and the second resist 3051 is re-formed. .
  • the oxide conductor layer 3050 above the gate electrode 3023 is selectively etched to form the source electrode 3053 and the drain electrode 3054 (step of FIG. 50). S 3015).
  • FIG. 53 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the eighth embodiment of the present invention.
  • (a) shows a third etched cross section.
  • (b) shows a cross-sectional view of the second resist stripped.
  • the third etching is selectively performed on the oxide conductor layer 3050 using the re-formed second resist 3061 and the aqueous succinic acid solution (that is, the channel). Etching without dissolving the n-type oxide semiconductor layer 3040 to be the portion 3041.) o
  • the n-type oxide semiconductor layer 3040 above the gate electrode 3023 is subjected to a change in force. S formed.
  • the n-type oxide semiconductor layer 3040 is heated (for example, at 200 ° C to 350 ° C) to be crystallized. That is, since the crystallized n-type oxide semiconductor layer 3040 has resistance to a chemical solution (in this embodiment, an aqueous oxalic acid solution) that etches the oxide conductor layer 3050 that is present thereabove. In addition, it is possible to prevent a problem that the n-type oxide semiconductor layer 3040 that becomes the channel portion 3041 is eroded.
  • a chemical solution in this embodiment, an aqueous oxalic acid solution
  • the oxide conductor layer 3050 is etched together with the non-crystallized n-type oxide semiconductor layer 3040 by a predetermined etching solution (oxalic acid aqueous solution), and the crystallized n-type oxide It is important that the semiconductor layer 3040 has a selective etching characteristic such that it is etched by a resistant etching solution (oxalic acid aqueous solution).
  • a predetermined etching solution oxalic acid aqueous solution
  • the semiconductor layer 3040 has a selective etching characteristic such that it is etched by a resistant etching solution (oxalic acid aqueous solution).
  • FIG. 53 (b) when all the re-formed second resist 3051 is ashed, the source electrode 3053, the drain electrode 3054, the source wiring 3055, the drain wiring 3056, and the pixel electrode 3057 are formed.
  • a drain electrode 3054, a channel portion 3041, a source electrode 3053, a source wiring 3055, and a pixel electrode 3057 shown in FIG. 53 (b) show the HH cross section in FIG.
  • the drain wiring 56 shown in FIG. 53 (b) shows the II cross section in FIG.
  • a protective insulating film 3070 and a third resist 3071 are sequentially stacked on the layer 3057 (step S3016), and the third resist 3071 is formed in a predetermined shape using the third mask 3072 (step S3017). ).
  • FIG. 55 is a schematic view for explaining a process using a third mask in the TFT substrate manufacturing method according to the eighth embodiment of the present invention.
  • (a) shows a cross-sectional view in which a protective insulating film is formed and a Z resist is applied.
  • (b) shows a cross-sectional view after exposure Z development.
  • a protective insulating film 3070 which is a silicon nitride (SiNx) film, is deposited on the TFT substrate 3001a on which the channel portion 3041 is formed by a glow discharge CVD method to a thickness of about 200 nm.
  • As the discharge gas a SiH—NH—N based mixed gas is used.
  • the third resist 3071 is laminated on the protective insulating film 3070 (step S3016).
  • the third resist 3031 is formed in a predetermined shape by the third mask 3072 (step S3017).
  • the third resist 3071 is formed in a shape that covers all the protective insulating films 3070 except on the pixel electrode 305 7, the drain wiring pad 3058 and the gate wiring pad 3025.
  • FIG. 56 is a schematic view for explaining the process using the third mask in the TFT substrate manufacturing method according to the eighth embodiment of the present invention.
  • (a) shows a fourth etched cross-sectional view.
  • (b) shows a cross-sectional view of the third resist after peeling.
  • the insulating film 3070 for protection, and the protective insulating film 3070 and the gate insulating film 3030 on the gate wiring pad 3025 are dry-etched (step S3018 in FIG. 50), and the pixel electrode 3057, the drain wiring pad 3058, and the gate wiring pad 3025 To expose.
  • a drain electrode 3054, a channel portion 3041, a gate electrode 3023, a source electrode 3053, a source wiring 3055, and a pixel electrode 3057 shown in FIG. 56 (b) show a JJ cross section in FIG.
  • the drain wiring pad 3058 shown in FIG. 56 (b) shows the KK cross section in FIG.
  • the gate wiring pad 3025 shown in FIG. 56 (b) shows an LL cross section in FIG.
  • the manufacturing cost can be greatly reduced by reducing the number of manufacturing steps.
  • the TFT substrate 3001a can operate stably for a long period of time.
  • the n-type oxide semiconductor layer 3040 is usually formed only at a predetermined position (a predetermined position corresponding to the channel portion 3041, the source wiring 3055, the drain wiring 3056, the source electrode 3053, the drain electrode 3054, and the pixel electrode 3057).
  • the gate wiring 3024 interferes with each other (crosstalk) t, thereby eliminating the worry.
  • the present embodiment is also effective as an invention of a TFT substrate, and the TFT substrate 3001a corresponds to claims 1, 22, 23, 24, 25, 26, 28, 29, 33, and 34. .
  • the TFT substrate 3001a includes a metal layer 3060 on the source wiring 3055, the drain wiring 3056, the source electrode 3053, and the drain electrode 3054 as shown in FIG. 56 (b).
  • the difference is that the auxiliary wiring for wiring 3551, the auxiliary wiring for drain wiring 3561, the auxiliary electrode for source electrode 3531 and the auxiliary electrode for drain electrode 3541 are not formed. That is, since the manufacturing method of the second embodiment described above is used to manufacture three masks (first mask 3022, second mask 3052, and third mask 3072), the TFT substrate 3 The manufacturing process is reduced from 001, the production efficiency is improved, and the manufacturing cost can be reduced.
  • the TFT substrate 3001a of the present embodiment has substantially the same effect as the TFT substrate 3001 (excluding the effect of the auxiliary conductive layer), but the manufacturing process is reduced compared to the TFT substrate 3001, Production efficiency can be further improved and manufacturing costs can be reduced.
  • the manufacturing method of the TFT substrate of the present embodiment is a method using three masks, and corresponds to claims 37 and 38.
  • FIG. 58 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to the ninth embodiment of the present invention.
  • the gate electrode 3021 and the gate wiring 3022 are formed on the substrate 3010 using the first mask 3022 (step S3031).
  • FIG. 59 is a schematic view for explaining the process using the first mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • (a) shows a cross-sectional view of the glass substrate before processing.
  • (b) shows a cross-sectional view in which a metal film is formed and an oxide conductor layer for protecting the metal layer is formed.
  • (C) is a cross-sectional view of the resist applied.
  • (D) shows a cross-sectional view in which a gate electrode and a gate wiring are formed after exposure Z development Z first etching Z resist stripping.
  • a translucent glass substrate 3010 is prepared.
  • a metal film is formed on the glass substrate 3010 to form a gate electrode's wiring thin film (gate electrode and gate wiring thin film) 3020.
  • the metal layer protecting oxide with a film thickness of lOOnm using a sputtering target composed of (t%) is formed as a conductor layer (abbreviated as an oxide protective film as appropriate) 3026, from AlZMoZlZO A gate electrode 'wiring thin film 3020 is formed.
  • a transparent conductive film such as IZO or ITSmO is disposed on the surface of the gate wiring 3024 as the oxide conductor layer 3026 for protecting the metal layer.
  • an insulator such as SiN, SiON, or SiO is used as the gate insulating film 3030.
  • CHF CF, CHF, etc.
  • the oxide conductive film such as IZO also serves as a protective film for the metal thin film (AlZMo layer).
  • a first resist 3021 is applied on the gate electrode / wiring thin film 3020.
  • a resist (not shown) is formed in a predetermined shape by a photolithography method using the first mask 3022.
  • the metal conductor protecting oxide conductor layer 3026 is etched using an aqueous oxalic acid solution.
  • the metal thin film is etched using a mixed acid (generally called PAN) to form a gate electrode 3023 and a gate wiring 3024 having desired shapes (see FIG. 60).
  • the gate electrode 3023 and the gate wiring 3024 shown in FIG. 59 (d) show the MM cross section and the NN cross section in FIG.
  • the IZO can be etched using a mixed acid, and may be etched together with the metal thin film using the mixed acid.
  • step S3032 on the glass substrate 3010, the gate electrode 3023, and the gate wiring 3024, the gate insulating film 3030, an n-type oxide semiconductor layer as a first oxide layer 3040, the oxide transparent conductor layer 3050b as the second oxide layer, the reflective metal layer 3090 and the second resist 3091 are sequentially laminated (step S3032), and the second halftone mask 3092 and the half By exposure, a second resist 3091 is formed into a predetermined shape (step S30 33).
  • FIG. 61 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • (a) Gate insulation film formation Zn type oxide semiconductor layer formation Z oxide transparent conductor layer formation Z reflective metal layer formation Z metal layer protective oxide conductor layer formation Z resist coating
  • FIG. (b) shows a cross-sectional view after half-tone exposure Z development.
  • a gate made of a silicon nitride (SiN) film is first formed on a glass substrate 3010, a gate electrode 3023, and a gate wiring 3024 by a glow discharge CVD (chemical vapor deposition) method.
  • SiN silicon nitride
  • An insulating film 3030 is deposited to a thickness of about 300 nm.
  • a Si H 2 —NH 2 —N-based mixed gas is used as the discharge gas.
  • N-type oxide with a thickness of about lOOnm under conditions that oxygen does not exceed about 10%, argon about 90%, and substrate temperature does not exceed about 200 ° C that is, the condition that the n-type oxide semiconductor layer 3040 is not crystallized.
  • a physical semiconductor layer (active layer) 3040 is formed. The energy gap of this n-type oxide semiconductor layer 3040 was about 3.6 eV.
  • the amount of zinc oxide added is preferably about 1 to 6 wt%, more preferably about 2 to 5 wt%. This is because if the concentration is less than about 1 wt%, the carrier concentration may not decrease, and if it exceeds about 6 wt%, the carrier concentration will not decrease, or crystallization will not occur and there will be no resistance to mixed acids. This is because they are struck.
  • an oxide transparent semiconductor layer 3050b having a thickness of about 150 nm is formed under the condition that oxygen is about 1%, argon is about 99%, and the oxide transparent conductor layer 3050b is not crystallized.
  • the energy gap of this oxide transparent conductor layer 3050b was about 3.2 eV.
  • Mo, A1, and Mo are stacked in this order on the oxide transparent conductor layer 3050b by using a high-frequency sputtering method.
  • a reflective metal layer 3090 made of MoZAlZMo is formed with a film thickness of about 50 nm, 200 nm and 50 nm, respectively. Reflective gold
  • a metal thin film such as Ag or Au, or a alloy thin film containing at least one of Al, Ag, and Au can be used.
  • a metal such as Mo for the intermediate layer.
  • indium oxide-zinc oxide generally called IZO.
  • ZnO about 90
  • Oxide conductive layer 3095 for metal layer protection with a thickness of about 150nm under the conditions of about 1% oxygen and about 99% argon by high-frequency sputtering using a target (in this embodiment, IZO thin film) Is formed.
  • the oxide conductor layer 3095 for protecting the metal layer can prevent discoloration of the reflective metal layer 3090 and can prevent V and other problems when the reflectivity of the reflective metal layer 3090 decreases.
  • a second resist 3091 is laminated on the metal layer protecting oxide conductor layer 3095 (step S3032).
  • the second resist 3091 is formed in a predetermined shape by the second halftone mask 3092 and the halftone exposure (step S303 in FIG. 58). 3).
  • the second resist 3091 covers the gate electrode 3023, the source electrode 3053, the drain electrode 3054, the source wiring 3055, the drain wiring 3056, and the pixel electrode 3057, and above the channel portion 3041 by the halftone mask portion 3921.
  • the part that covers is formed in a thinner shape than the other parts.
  • FIG. 62 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • (a) shows the second etched Z third etched cross section.
  • (b) shows a cross-sectional view of the second resist formed again.
  • the second resist 3091 and the mixed acid are used to perform second etching on the metal layer protecting oxide conductor layer 3095 and the reflective metal layer 3090, and then the second resist 3091.
  • the oxide transparent conductor layer 3050b and the n-type oxide semiconductor layer 3040 are subjected to the third etching using the oxalic acid aqueous solution to form the desired source wiring 3055, drain wiring 3056, and pixel electrode 3057 ( Step S3034 in Fig. 58).
  • the second resist 3091 is re-formed (see FIG. 58). Tape S3035). That is, first, the resist on the channel portion 3041 formed thin by halftone exposure is ashed out of the second resist 3091 as shown in FIG. 2B, and the second resist 3091 is re-formed.
  • the re-formed second resist 3091 is used to selectively select the protective metal conductor layer 3095, the reflective metal layer 3090, and the transparent oxide conductor layer 3050b above the gate electrode 3023.
  • the source electrode 3053 and the drain electrode 3054 are formed (step S3035 in FIG. 58).
  • FIG. 63 is a schematic diagram for explaining a process using a second halftone mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • (a) shows a fourth etched Z fifth etched cross section.
  • (b) shows a sectional view of the second resist stripped.
  • a fourth etching is performed on the metal conductor protecting oxide conductor layer 3095 and the reflective metal layer 3090 above the gate electrode 3023 using the re-formed second resist 3091 and mixed acid. Is done.
  • a fifth etching is selectively performed on the oxide transparent conductor layer 3050b by using the re-formed second resist 3091 and an aqueous oxalic acid solution (that is, n serving as the channel portion 3041). Etching without dissolving type oxide semiconductor layer 3040). By the etching, a channel portion 3041 is formed in the n-type oxide semiconductor layer 3040 above the gate electrode 3023.
  • the oxide conductive layer 3095 for protecting the metal layer of the reflective metal layer 3090 formed on the pixel electrode 3057 is exposed.
  • the reflective metal layer 3090 formed on the source electrode 3053, on the drain electrode 3054, on the source wiring 3055, and on the drain wiring 3056 functions as an auxiliary electrode layer. 3531 b, drain electrode auxiliary electrode 354 lb, source wiring auxiliary wiring 355 lb, drain wiring auxiliary wiring 3561b. (See Figure 64).
  • the drain electrode 3054, The channel portion 3041, the source electrode 3053, the source wiring 3055, and the pixel electrode 3057 show an OO cross section in FIG.
  • a drain wiring 3056 shown in FIG. 63 (b) shows a PP cross section in FIG.
  • Step S3037 On the exposed gate insulating film 3030 and the n-type oxide semiconductor layer 3 040, as well as the source wiring 3055, the drain wiring 3056, the source electrode 3053, the drain electrode 3054 and A protective insulating film 3070 and a third resist 3071b are sequentially laminated on the metal layer protective oxide conductor layer 3095 formed above the pixel electrode 3057 (step S3036), and a third halftone mask 3072b.
  • the third resist 3071b is formed into a predetermined shape using (Step S3037).
  • FIG. 65 is a schematic diagram for explaining a process using a third halftone mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • (a) shows a cross-sectional view of a protective insulating film Z applied with a third resist.
  • a protective insulating film 3070b which is a silicon nitride (SiNx) film, is deposited on a TFT substrate having a channel portion 3041 by a glow discharge (CVD) method to a thickness of about 20 Onm.
  • a SiH—NH—N based mixed gas is used as the discharge gas.
  • a third resist 3071b is stacked on the protective insulating film 3070b (step S3036).
  • the third register 3071b is formed in a predetermined shape by the third halftone mask 3072b (step S3037).
  • the third resist 3071b is formed to cover the pixel electrode 3057 except for the reflective metal portion 3094 and all the protective insulating film 3070 except for the upper side of the gate wiring pad 3025, and the halftone mask portion 3721b.
  • the upper part of the drain wiring pad 3068 and the reflective metal part 3094 is formed in a thinner shape than the other parts.
  • FIG. 66 is a schematic diagram for explaining a process using a third half-tone mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • (a) shows a sixth etched cross-sectional view.
  • (b) shows a seventh etched cross-sectional view.
  • the third resist 3071b and CHF CF 3, CHF gas, etc.
  • the protective insulating film 3070 above the gate wiring pad 3025 is dry-etched (step S3038 in FIG. 58).
  • the protective insulating film 3070 above the pixel electrode 3057 excluding the reflective metal portion 3094 is all etched.
  • the protective insulating film 3070 above the gate wiring pad 3025 is usually partially etched. Remain.
  • the third resist 3071b and mixed acid are used to protect the metal layer above the pixel electrode 3057 portion excluding the reflective metal portion 3094.
  • the conductive oxide layer 3095 and the reflective metal layer 3090 are etched to expose the portion of the pixel electrode 3057 except for the reflective metal portion 3094 (step S3039 in FIG. 58).
  • FIG. 67 is a schematic view for explaining a process using a third halftone mask in the TFT substrate manufacturing method according to the ninth embodiment of the present invention.
  • (a) shows a cross-sectional view of the third resist formed again.
  • (b) shows a sectional view of the eighth etching Z and the third resist stripped.
  • the third resist 3071b is re-formed. That is, the third resist 3071b is re-formed by ashing the resist above the reflective metal portion 3094 and the drain wiring pad 3058 formed thin by halftone exposure in the third resist 3071b.
  • the protective insulating film 3070 is dry-etched, and the protective insulating film 70 and the gate insulating film 30 on the gate wiring pad 25 are dry-etched to expose the reflective metal portion 3094, the drain wiring pad 3058, and the gate wiring pad 3025. (Step S3040 in Fig. 58).
  • a drain electrode 3054, a channel portion 3041, a gate electrode 3053, a source electrode 3053, a source wiring 3055, a reflective metal portion 3094, and a pixel electrode 3057 shown in FIG. 67 (b) show a Q-Q cross section in FIG.
  • a drain wiring pad 3058 shown in FIG. 67 (b) shows an RR cross section in FIG.
  • the gate wiring pad 25 shown in FIG. 67 (b) shows the S—S cross section in FIG.
  • the channel-etched and semi-reflective TFT substrate 30 01b is manufactured while having substantially the same effect as the seventh embodiment. Can do. Further, since the reflective metal layer 3090 is formed on the source electrode 3053, the drain electrode 3054, the source wiring 3055, the reflective metal portion 3054, and the drain wiring 3056, the source electrode 3053, the drain electrode 3054, the source wiring 3055, and the drain The electrical resistance of the wiring 3056 can be reduced, reliability can be improved, and reduction in energy efficiency can be suppressed.
  • the portion of the pixel electrode 3067 excluding the reflective metal portion 3094 is composed of the oxide transparent conductor layer 3050b, and when the light is transmitted through this portion, the TFT substrate 300 is used.
  • lb can be used as a transflective TFT substrate.
  • the present embodiment is also effective as an invention of a TFT substrate, and the TFT substrate 3001b corresponds to claims 1 and 22 to 34.
  • the TFT substrate 3001b is covered with a reflective metal portion 3094 composed of a partial force reflective metal layer 3090 of the pixel electrode 3057, as shown in FIGS. 67 (b) and 68. Is different.
  • the other structure is substantially the same as the TFT substrate 3001 of the seventh embodiment.
  • the TFT substrate 3001b has a structure in which a source wiring 3055, a drain wiring 3056, a source electrode 3053, and a drain electrode 3054 are formed of a reflective metal layer 3090. In this way, more light can be reflected and the brightness of the reflected light can be improved.
  • the reflective metal layer 3090 is a thin film made of A1, more light can be reflected, and the luminance of the reflected light can be improved.
  • the TFT substrate 3001b has a metal layer protecting oxide conductor layer 3095 that protects the reflective metal layer 3090. In this way, corrosion of the reflective metal layer 3090 can be prevented and durability can be improved. For example, discoloration of reflective metal layer 3090 When the reflectivity of the reflective metal layer 3090 is reduced, it is possible to prevent a malfunction.
  • an oxide transparent conductor layer 3050b is used as the second oxide layer, and the source wiring 3055, the drain wiring 3056, the source electrode 3053, the drain electrode 3054, and the pixel electrode 3057 are:
  • the structure is composed of an oxide transparent conductor layer 3050b. In this way, since the amount of light transmission increases, a display device with excellent luminance can be provided.
  • the TFT substrate 300 lb of the present embodiment has substantially the same effect as the TFT substrate 3001 and, when used as a display device, a transflective TFT substrate or a semi-reflective type with excellent luminance. TFT substrate can be provided.
  • a TFT substrate having an auxiliary conductive layer and a protective insulating film can be manufactured using three masks, and the number of masks is increased. And manufacturing processes are reduced. This can improve production efficiency and reduce manufacturing costs.
  • the TFT substrate can operate stably for a long period of time.
  • the electrical resistance of each wiring or electrode can be reduced by the auxiliary conductive layer, so that reliability can be improved and a decrease in energy efficiency can be suppressed.
  • a transflective TFT substrate or a semi-reflective TFT substrate that can operate stably over a long period of time and can prevent crosstalk can be provided.
  • a range in which only the gate insulating film 2030Zn type oxide semiconductor layer 2040Z protective insulating film 2070 is laminated on the glass substrate 2010 (that is, the gate electrode 2023 , Gate wiring 2024, source electrode 2053, drain electrode 2054, source wiring 2055, drain wiring 2056, and pixel electrode 2057) are the gate insulating film on gate wiring pad 2025 2030 ⁇ -type oxide semiconductor
  • the layer 2040Z protective insulating film 2070 is etched, it may be etched in the same manner. As a result, the amount of light transmitted from the lower surface of the glass substrate 2010 can be increased.
  • n-type oxide semiconductor layer, the oxide conductor layer, and the oxide transparent conductor layer used in the above embodiments are not limited to the above materials.
  • the material of the n-type oxide semiconductor layer includes indium oxide, zinc oxide, tin oxide, indium oxide-zinc oxide, zinc oxide-tin oxide, indium oxide-zinc oxide-tin oxide, indium oxide monooxide.
  • Examples thereof include zinc monooxide gallium and the like, and those obtained by adding an insulating transparent oxide to these.
  • Insulating transparent oxides include yttrium oxide, titanium oxide, zirconium oxide, zirconium hafnium, niobium oxide, tantalum oxide, boron oxide, aluminum oxide, silicon oxide, germanium oxide, and lanthanide elements. Examples of acids are available.
  • the carrier density is 10 +17 Zcm 3 or less.
  • zinc oxide is added to indium oxide for the purpose of reducing the carrier due to oxygen deficiency by forming a film in the presence of a large amount of oxygen, or by heat treatment in the presence of oxygen, or reducing the carrier density.
  • indium oxide is added to acid tin, it can be carried out by valence electron control. A combination thereof is also effective.
  • examples of materials for the oxide conductor layer and the oxide transparent conductor layer include indium oxide, zinc oxide, tin oxide, indium oxide-zinc oxide, zinc oxide-tin oxide, indium oxide, zinc monoxide and tin oxide. Can give.
  • the above oxide is used as the oxide conductor layer or the oxide transparent conductor layer, it is important to set the carrier density to 10 + 2C) Zcm 3 or more.
  • the TFT substrate and the TFT substrate manufacturing method of the present invention are not limited to the TFT substrate and the TFT substrate manufacturing method used in LCD (liquid crystal display device) and organic EL display devices.
  • the present invention can also be applied to a display device other than a liquid crystal display device) or an organic EL display device, or a TFT substrate used for other purposes and a manufacturing method of the TFT substrate.

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Abstract

　製造工程の工程数を削減し、製造処理時間を短縮し、よって製造コストを低減でき、かつ、製造歩留りを向上させる方法を提案する。 　ＴＦＴ基板は、基板と、この基板の上方に形成されたゲート電極及びゲート配線と、ゲート電極及びゲート配線の上方に形成されたゲート絶縁膜と、少なくともゲート電極の上方のゲート絶縁膜の上方に、形成された第一の酸化物層と、第一の酸化物層の上方に形成された第二の酸化物層とを具備し、第二の酸化物層によって、少なくとも画素電極が形成された構成としてある。

Description

明 細 書
TFT基板及び TFT基板の製造方法
技術分野
[0001] 本発明は、液晶表示装置や有機 EL発光装置などに用いられる TFT基板及びその 製造方法に関する。
背景技術
[0002] LCD (液晶表示装置)や有機 EL表示装置は、表示性能、省エネルギー等の理由 力も広く利用されている。これらは、特に、携帯電話や PDA (個人向け携帯情報端末 )、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流となっている
。これらの表示装置には、一般に、 TFT基板が用いられている。
[0003] 例えば、液晶表示装置は、 TFT基板と対向基板との間に液晶などの表示材料が充 填されている。また、この表示材料は、画素ごとに選択的に電圧が印加される。ここで 、 TFT基板は、半導体薄膜 (半導体膜とも呼ばれる)などカゝらなる TFT (薄膜トランジ スタ）が配置されている基板である。一般に、 TFT基板は、アレイ状に TFTが配置さ れて 、るので、 「TFTアレイ基板」とも呼ばれる。
[0004] なお、液晶表示装置などに用いられる TFT基板には、 TFTと液晶表示装置の画面 の 1画素との組 (これは 1ユニットと呼ばれる）力 ガラス基板上に縦横に配設されてい る。 TFT基板では、ガラス基板上に、ゲート配線が例えば縦方向に等間隔で配置さ れており、ソース配線又はドレイン配線の一方が横方向に等間隔で配置されている。 また、ソース配線又はドレイン配線の他方、ゲート電極，ソース電極及びドレイン電極 力 各画素を構成する上記ユニット中に、それぞれ設けられている。
[0005] <TFT基板の従来の製造方法 >
さて、この TFT基板の製造法としては、通常、 5枚のマスクを使用する 5枚マスクプ ロセスや、ハーフトーン露光技術によって、 4枚のマスクを使用する 4枚マスクプロセス 等が知られている。
ところで、このような TFT基板の製造法では、 5枚又は 4枚のマスクを使用することに よって、その製造プロセスは、多くの工程を必要とする。たとえば、 4枚マスクプロセス は、 35ステップ（工程）、 5枚マスクプロセスは、 40ステップ（工程）を超える工程が必 要である。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、 工程数が多いと、工程が複雑となり、製造コストが増大する恐れもある。
[0006] (5枚のマスクを用いた製造方法）
図 69は、従来例に力かる TFT基板の製造方法を説明するための概略図であり、 (a )はゲート電極が形成された断面図を示している。 (b)はエッチストッパーが形成され た断面図を示している。（c)はソース電極及びドレイン電極が形成された断面図を示 している。（d)は層間絶縁膜が形成された断面図を示している。（e)は画素電極が形 成された断面図を示して 、る。
図 69 (a)において、ガラス基板 9210上に、第一のマスク（図示せず）を用いて、ゲ ート電極 9212が形成される。すなわち、まず、ガラス基板 9210上に、スパッタリング によって金属（たとえば、 A1 (アルミニウム)など）が堆積する。次に、第一のマスクを用 いてホトリソグラフィ一法によりレジストが形成される。次に、所定の形状にエッチング することによってゲート電極 9212が形成され、レジストがアツシングされる。
[0007] 次に、図 69 (b)に示すように、ガラス基板 9210及びゲート電極 9212上に、 SiN膜
(窒化シリコン膜)力もなるゲート絶縁膜 9213,及び， a— Si : H (i)膜 9214が順に積 層される。次に、チャンネル保護層である SiN膜 (窒化シリコン膜)が堆積する。次に、 第二のマスク（図示せず)を用いてホトリソグラフィ一法によりレジストが形成される。次 に、 CHFガスを用いて SiN膜が所定の形状にドライエッチングされ、エッチストッパー 215力 S形成され、レジストがアツシングされる。
[0008] 次に、図 69 (c)に示すように、 α— Si: H (i)膜 9214及びエッチストッパー 9215上 に、 a— Si : H (n)膜 9216が堆積する。次に、その上に Cr (クロム） ZA1二層膜が真 空蒸着、あるいは、スパッタリング法を用いて堆積する。次に、第三のマスク（図示せ ず)を用いてホトリソグラフィ一法によりレジストが形成される。次に、 CrZAl二層膜が エッチングされ、所定の形状のソース電極 9217a及びドレイン電極 9217bが形成さ れる。この際、 A1に対しては、 H PO -CH COOH-HNOを用いたホトエツチン
3 4 3 3
グが行われ、また、 Crに対しては、硝酸第二セリウムアンモ-ゥム水溶液を用いたホト エッチングが行われる。次に、 α— Si : Η膜（9216及び 9214)に対して、 CHFガスを 用いたドライエッチングと、ヒドラジン水溶液 (NH NH ·Η Ο)を用いたウエットエッチ
2 2 2
ングが行われ、所定の形状の α— Si:H (n)膜 9216及び α— Si:H (i)膜 9214が形 成され、レジストがアツシングされる。
[0009] 次に、図 69 (d)に示すように、透明電極 9219を形成する前に、ゲート絶縁膜 9213 ,エッチストッパー 9215,ソース電極 9217a及びドレイン電極 9217b上に、層間絶 縁膜 9218が堆積する。次に、第四のマスク（図示せず)を用いてホトリソグラフィ一法 によりレジストが形成される。次に、層間絶縁膜 9218がエッチングされ、透明電極 92 19をソース電極 9217aと電気的に接続させるためのスルーホール 9218aが形成さ れ、レジストがアツシングされる。
[0010] 次に、図 69 (e)に示すように、ソース電極 9217a及びドレイン電極 9217bのパター ンが形成された領域の層間絶縁膜 9218上に、酸化インジウムと酸化亜鉛を主成分 とする非晶質透明導電膜がスパッタリング法によって堆積する。次に、第五のマスク（ 図示せず)を用いてホトリソグラフィ一法によりレジストが形成される。次に、非晶質透 明導電膜に対して、蓚酸約 4重量％の水溶液をエツチャントとして用いてホトエツチン グが行われる。次に、非晶質透明導電膜が、ソース電極 9217aと電気的に接続する ような形状に形成され、レジストがアツシングされる。これによつて、透明電極 9219が 形成される。
このように、本従来例による TFT基板の製造方法によれば、 5枚のマスクが必要で ある。
[0011] (3枚のマスクを用いた製造方法）
上記従来の技術を改良する技術として、マスクの数を (例えば、 5枚から 3枚に)減ら し、より製造工程を削減した方法で TFT基板を製造する技術が種々提案されて!ヽる 。たとえば、下記特許文献 1〜7には、 3枚のマスクを用いた TFT基板の製造方法が 記載されている。
特許文献 1 :日本国特開 2004— 317685号公報
特許文献 2 :日本国特開 2004— 319655号公報
特許文献 3 :日本国特開 2005— 017669号公報
特許文献 4:日本国特開 2005— 019664号公報 特許文献 5 :日本国特開 2005— 049667号公報
特許文献 6 :日本国特開 2005 — 106881号公報
特許文献 7 :日本国特開 2005 — 108912号公報
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、上記特許文献 1〜7に記載された 3枚のマスクを用いた TFT基板の 製造方法は、ゲート絶縁膜の陽極酸化工程などが必要であり、非常に煩雑な製造プ ロセスである。このため、上記 TFT基板の製造方法は、実用が困難な技術であるとい つた問題があった。
また、実際の製造ラインにおいては、生産性及び品質を向上させることの可能な実 用的な技術が要望されて ヽた。
[0013] 本発明は、係る課題に鑑みなされたものであり、製造工程の工程数を削減すること によって、製造コストを大幅に低減できることが可能な TFT基板及び TFT基板の製 造方法の提案を目的とする。
課題を解決するための手段
[0014] この目的を達成するために、本発明の TFT基板は、基板と、この基板の上方に形 成されたゲート電極及びゲート配線と、少なくとも前記ゲート電極及び前記ゲート配 線の上方に、形成されたゲート絶縁膜と、少なくとも前記ゲート電極の上方の前記ゲ ート絶縁膜の上方に、形成された第一の酸化物層と、前記第一の酸化物層の上方に 形成された第二の酸化物層とを具備する TFT基板であって、前記第二の酸化物層 によって、少なくとも画素電極が形成された構成としてある。
なお、上記「…の上方に」は、 " (表面力も離れて）…の上に"と、 " (表面に接して) • · ·の上に"の両方の意味を有している。いずれか好ましい方が各実施形態に記載さ れている。
[0015] また、好ましくは、前記第二の酸化物層によって、前記画素電極と、ソース電極及 びドレイン電極と、ソース配線及びドレイン配線が形成されるとよ!、。
[0016] また、好ましくは、前記画素電極が、前記第一の酸化物層と前記第二の酸化物層と 力もなるとよい。 [0017] さらに、好ましくは、前記第一の酸化物層が n型酸化物半導体層であり、前記第二 の酸ィ匕物層が酸ィ匕物導電体層であるとよい。
[0018] また、本発明の TFT基板の製造方法は、基板の上方に、第一のマスクを用いて、 ゲート電極及びゲート配線を形成する工程と、前記基板、前記ゲート電極及び前記 ゲート配線の上方に、ゲート絶縁膜、第一の酸化物層、第二の酸化物層及びレジス トを、この順に積層する工程と、第二のマスクを用いて、ハーフトーン露光によって、 前記レジストを所定の形状に形成する工程と、前記第一の酸化物層と前記第二の酸 化物層とを選択的にエッチングして、ソース配線、ドレイン配線及び画素電極を形成 する工程と、前記レジストを所定の形状に再形成する工程と、前記第二の酸化物層 を選択的にエッチングして、ソース電極、ドレイン電極及びチャンネル部を形成する 工程と、前記ゲート絶縁膜を選択的にエッチングして、ゲート配線パッドを形成する 工程とを有する方法としてある。
[0019] また、本発明の TFT基板の製造方法は、基板の上方に、第一のマスクを用いて、 ゲート電極及びゲート配線を形成する工程と、前記基板、前記ゲート電極及び前記 ゲート配線の上方に、ゲート絶縁膜、第一の酸化物層、第二の酸化物層及びレジス トを、この順に積層する工程と、第二のマスクを用いて、ハーフトーン露光によって、 前記レジストを所定の形状に形成する工程と、前記第一の酸化物層と、前記第二の 酸化物層と、前記ゲート絶縁膜をエッチングして、ソース配線、ドレイン配線、画素電 極及びゲート配線パッドを形成する工程と、前記レジストを所定の形状に再形成する 工程と、前記第二の酸ィ匕物層を選択的にエッチングして、ソース電極、ドレイン電極 及びチャンネル部を形成する工程とを有する方法としてある。
[0020] また、好ましくは、前記ソース配線、前記ドレイン配線、前記ソース電極及び前記ド レイン電極の上方に、第三のマスクを用いて、補助配線又は補助電極を形成するェ 程を有するとよい。
[0021] 上記目的を達成するために、本発明の TFT基板は、前記画素電極，ソース'ドレイ ン配線パッド及びゲート配線パッドが露出した状態で、前記ゲート電極及びゲート配 線の上方，並びに，ソース配線，ドレイン配線，ソース電極及びドレイン電極の上方に 形成された保護用絶縁膜を備え、前記第二の酸ィ匕物層によって、前記ソース配線， ドレイン配線，ソース電極，ドレイン電極及び画素電極が形成されるとよい。
このよう〖こすると、チャンネル部の第一の酸ィ匕物層の上部が、保護用絶縁膜により 保護されているので、 TFT基板は、長期間安定して作動することができる。また、製 造する際に使用するマスク数の削減、及び、製造工程の削減によって、生産効率の 向上及び製造原価のコストダウンを図ることができる。さらに、保護用絶縁膜が形成さ れているので、 TFT基板に、有機 EL材料，電極及び保護膜を設けることにより、有 機電界発光装置を容易に得ることができる。
なお、ソース'ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをい
[0022] また、好ましくは、前記第一の酸化物層が、 n型酸化物半導体層であり、かつ、前記 第二の酸化物層が、酸ィ匕物導電体層であるとよい。
このように、 TFTの活性層として酸化物半導体層を使用することにより、電流を流し ても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。 また、チャンネル部，ソース電極及びドレイン電極を容易に形成することができる。
[0023] また、好ましくは、前記画素電極が、前記第一の酸化物層と第二の酸化物層との積 層膜よりなるとよい。
このようにすると、積層膜を透明とすることができるので、光による誤動作を防止する ことができる。
[0024] また、好ましくは、少なくとも前記第二の酸ィ匕物層の基板側に、前記第一の酸化物 層が形成されるとよい。
このようにすると、第二の酸ィ匕物層及び第一の酸ィ匕物層を透明とすることができる ので、光による誤動作を防止することができる。
[0025] また、好ましくは、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画 素電極の少なくとも一つの上に、補助導電層を形成するとよい。
このよう〖こすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上さ せることができるとともに、エネルギー効率の低下を抑制することができる。
[0026] また、好ましくは、前記第一の酸化物層及び第二の酸化物層のエネルギーギャップ 力 3. OeV以上であるとよい。 このように、エネルギーギャップを 3. OeV以上とすることにより、光による誤動作を防 止することができる。なお、通常、エネルギーギャップは、 3. OeV以上あればよいが、 好ましくは、 3. 2eV以上とするとよぐさらに、好ましくは、 3. 4eV以上とするとよい。 このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に 防止することができる。
[0027] また、本発明の TFT基板の製造方法は、基板上に、第一のマスクを用いて、ゲート 電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、 ゲート絶縁膜，第一の酸化物層，第二の酸化物及び第二のレジストを順次積層し、 第二のマスクを用いて、前記第二のレジストを所定の形状に形成する工程と、前記第 二のレジストを用いて、前記第二の酸ィ匕物層をエッチングして、ソース配線，ドレイン 配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、前記第一の酸ィ匕 物層，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極上に保護 用絶縁膜及び第三のレジストを順次積層し、ハーフトーン露光によって、前記第三の レジストを所定の形状に形成する工程と、前記第三のレジストを用いて、ゲート配線 パッド上の前記保護用絶縁膜及び第一の酸化物層をエッチングする工程と、前記第 三のレジストを再形成した後、該第三のレジストを用いて、前記画素電極及びソース' ドレイン配線用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パッド上の前 記ゲート絶縁膜を選択的にエッチングし、前記画素電極，ソース'ドレイン配線用パッ ド及びゲート配線パッドを露出させる工程とを有する方法としてある。
このように、本発明は、 TFT基板の製造方法としても有効である。三枚のマスクを用 いて、保護用絶縁膜を有する TFT基板を製造することができ、マスク数が削減され製 造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図 ることができる。また、チャンネル部の第一の酸ィ匕物層の上部が、保護用絶縁膜によ り保護されているので、 TFT基板は、長期間安定して作動することができる。
[0028] また、本発明の TFT基板の製造方法は、基板上に、第一のマスクを用いて、ゲート 電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、 ゲート絶縁膜，第一の酸化物層，第二の酸化物，補助導電層及び第二のレジストを 順次積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成す る工程と、前記第二のレジストを用いて、前記補助導電層及び第二の酸化物層をェ ツチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を 形成するとともに、前記補助導電層からなる補助配線及び補助電極を形成する工程 と、前記第二のレジストを再形成した後、該第二のレジストを用いて、前記画素電極 上の前記補助導電層を選択的にエッチングし、前記画素電極を露出させる工程と、 前記第一の酸化物層及び画素電極上、並びに、前記ソース配線，ドレイン配線，ソ ース電極及びドレイン電極上に形成された前記補助導電層上に、保護用絶縁膜及 び第三のレジストを順次積層し、ハーフトーン露光によって、第三のレジストを所定の 形状に形成する工程と、前記第三のレジストを用いて、前記ゲート配線パッド上の前 記保護用絶縁膜及び第一の酸化物層をエッチングする工程と、前記第三のレジスト を再形成した後、該第三のレジストを用いて、前記画素電極及びソース'ドレイン配線 用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パッド上の前記ゲート絶 縁膜を選択的にエッチングし、前記画素電極，ソース'ドレイン配線用パッド及びゲー ト配線パッドを露出させる工程とを有する方法としてある。
このよう〖こすると、三枚のマスクを用いて、保護用絶縁膜を有する TFT基板を製造 することができ、マスク数が削減され製造工程が削減される。これにより、生産効率の 向上及び製造原価のコストダウンを図ることができる。また、各配線や電極の電気抵 抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率 の低下を抑制することができる。
[0029] 上記目的を達成するために、本発明の TFT基板は、前記第二の酸ィ匕物層によって 、少なくとも前記画素電極及び該画素電極と接続されたソース ·ドレイン電極が形成 されるとよい。
このようにすると、製造する際に使用するマスク数の削減、及び、製造工程の削減 によって、生産効率の向上及び製造原価のコストダウンを図ることができる。
なお、ソース'ドレイン電極とは、ソース電極又はドレイン電極をいう。
[0030] また、好ましくは、前記 TFT基板の上方が保護用絶縁膜によって覆われ、かつ、前 記保護用絶縁膜が、各画素電極，ソース'ドレイン配線パッド及びゲート配線パッドに 対応する位置に開口部を有するとよい。 このよう〖こすると、チャンネル部の第一の酸ィ匕物層の上部が、保護用絶縁膜により 保護されているので、 TFT基板は、長期間安定して作動することができる。また、 TF T基板自体が保護用絶縁膜を備えた構造となるので、液晶や有機 EL材料などを利 用した表示手段や発光手段を容易に製造可能な TFT基板を提供することができる。 なお、ソース'ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをい
[0031] また、好ましくは、前記第一の酸化物層が、 n型酸化物半導体層であり、かつ、前記 第二の酸化物層が、酸ィ匕物導電体層であるとよい。
このように、 TFTの活性層として酸化物半導体層を使用することにより、電流を安定 して流すことができるので、 TFT基板は、電流制御により作動する有機電界発光装 置にとって有用である。また、チャンネル部、ソース電極及びドレイン電極を容易に形 成することができる。
[0032] また、好ましくは、前記画素電極が、前記第一の酸化物層と第二の酸化物層との積 層膜よりなるとよい。
このようにすると、積層膜を透明とすることができるので、光による誤動作を防止する ことができる。
[0033] また、好ましくは、少なくとも前記第二の酸ィ匕物層の基板側に、前記第一の酸化物 層が形成されるとよい。
このようにすると、第二の酸ィ匕物層及び第一の酸ィ匕物層を透明とすることができる ので、光による誤動作を防止することができる。
[0034] また、好ましくは、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画 素電極の少なくとも一つの上方に、補助導電層を形成するとよい。
このよう〖こすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上さ せることができるとともに、エネルギー効率の低下を抑制することができる。
[0035] また、好ましくは、前記第一の酸化物層が、前記チャンネル部，ソース配線，ドレイ ン配線，ソース電極，ドレイン電極及び画素電極に対応する所定の位置に形成され るとよ 、。
このようにすると、通常、第一の酸化物層が、所定の位置にのみ形成されることとな るので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができ る。
[0036] また、好ましくは、前記第一の酸化物層及び Z又は第二の酸化物層のエネルギー ギャップが、 3. OeV以上であるとよい。
このように、エネルギーギャップを 3. OeV以上とすることにより、光による誤動作を防 止することができる。なお、通常、エネルギーギャップは、 3. OeV以上あればよいが、 好ましくは、 3. 2eV以上とするとよぐさらに、好ましくは、 3. 4eV以上とするとよい。 このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に 防止することができる。
[0037] また、好ましくは、前記画素電極の一部が、反射金属層により覆われて 、るとょ 、。
このようにすると、長期間安定して作動させ、かつ、クロストークを防止することがで きるとともに、製造コストを大幅に低減できる半透過型の TFT基板又は半反射型の T FT基板を提供することができる。
[0038] また、好ましくは、前記反射金属層によって、ソース配線，ドレイン配線，ソース電極 及びドレイン電極の少なくとも一つが形成されるとよい。
このようにすると、より多くの光を反射することができ、反射光による輝度を向上させ ることがでさる。
[0039] また、好ましくは、前記反射金属層が、アルミニウム，銀若しくは金力もなる薄膜、又 は、アルミニウム，銀若しくは金を含む合金層力もなるとよい。
このようにすると、より多くの光を反射することができ、反射光による輝度を向上させ ることがでさる。
[0040] また、好ましくは、前記 TFT基板が金属層を備え、前記金属層を保護する金属層 保護用酸化物導電体層を有するとよい。
このようにすると、金属層の腐蝕を防ぐとともに、耐久性を向上させることができる。 たとえば、ゲート配線として金属層を用いた場合、ゲート配線パッド用の開口部を形 成した際、金属表面が露出するのを防止でき、接続信頼性を向上させることができる 。また、金属層が反射金属層である場合、反射金属層の変色などを防止でき、反射 金属層の反射率が低下するといつた不具合を防止することができる。 [0041] また、好ましくは、前記 TFT基板が、ゲート電極，ゲート配線，ソース配線，ドレイン 配線，ソース電極，ドレイン電極又は画素電極のうち、少なくとも一以上を備え、前記 ゲート電極，ゲート配線，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画 素電極の少なくとも一つ力 酸ィ匕物透明導電体層よりなるとよい。
このよう〖こすると、光の透過量が増大するので、輝度の優れた表示装置を提供する ことができる。
[0042] また、本発明の TFT基板の製造方法は、基板の上方に、第一のマスクを用いて、 ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線 の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層及び第二のレジストを 積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成するェ 程と、前記第二のレジストを用いて、前記第二の酸化物層及び第一の酸化物層をェ ツチングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、前記第二 のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前 記第二の酸ィ匕物層を選択的にエッチングし、ソース電極及びドレイン電極を形成す る工程と、露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソ ース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に、保護用 絶縁膜及び第三のレジストを積層し、第三のマスクを用いて、第三のレジストを所定 の形状に形成する工程と、前記第三のレジストを用いて、前記画素電極及びソース' ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上 方の前記保護用絶縁膜及びゲート絶縁膜をエッチングし、前記画素電極，ソース'ド レイン配線パッド及びゲート配線パッドを露出させる工程とを有する方法としてある。 このように、本発明は、 TFT基板の製造方法としても有効である。三枚のマスクを用 いて、保護用絶縁膜を有する TFT基板を製造することができ、マスク数が削減され製 造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図 ることができる。また、チャンネル部の第一の酸ィ匕物層の上部が、保護用絶縁膜によ り保護されているので、 TFT基板は、長期間安定して作動することができる。さらに、 通常、第一の酸化物層が、所定の位置 (チャンネル部，ソース配線，ドレイン配線，ソ ース電極，ドレイン電極及び画素電極に対応する所定の位置）にのみ形成されること となるので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することが できる。
また、本発明の TFT基板の製造方法は、基板の上方に、第一のマスクを用いて、 ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線 の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，補助導電層及び第 二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状 に形成する工程と、前記第二のレジストを用いて、前記補助導電層，第二の酸化物 層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を 形成するとともに、前記補助導電層からなる補助配線を形成する工程と、前記第二の レジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前記 補助導電層及び第二の酸化物層を選択的にエッチングし、ソース電極及びドレイン 電極を形成するとともに、前記補助導電層からなる補助電極を形成する工程と、露出 した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線，ドレイ ン配線，ソース電極，ドレイン電極及び画素電極の上方に形成された前記補助導電 層の上方に、保護用絶縁膜及び第三のレジストを積層し、第三のマスクを用いて、第 三のレジストを所定の形状に形成する工程と、前記第三のレジストを用いて、前記画 素電極及びソース'ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲ ート配線パッドの上方の前記保護用絶縁膜をエッチングし、前記画素電極及びソー ス 'ドレイン配線パッドの上方の前記補助導電層を露出させる工程と、前記第三のレ ジストを用いて、露出した前記画素電極及びソース'ドレイン配線パッドの上方の前記 補助導電層をエッチングし、前記画素電極及びソース ·ドレイン配線パッドを露出させ る工程と、前記第三のレジストを用いて、前記ゲート配線パッドの上方の前記ゲート 絶縁膜をエッチングし、前記ゲート配線パッドを露出させる工程とを有する方法として ある。
このよう〖こすると、三枚のマスクを用いて、補助導電層及び保護用絶縁膜を有する TFT基板を製造することができる。また、マスク数が削減され製造工程が削減される 。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。また、 各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができると ともに、エネルギー効率の低下を抑制することができる。
[0044] また、本発明の TFT基板の製造方法は、基板の上方に、第一のマスクを用いて、 ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線 の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，反射金属層及び第 二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状 に形成する工程と、前記第二のレジストを用いて、前記反射金属層，第二の酸化物 層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を 形成する工程と、前記第二のレジストを再形成した後、該第二のレジストを用いて、前 記ゲート電極の上方の前記反射金属層及び第二の酸化物層を選択的にエッチング し、ソース電極及びドレイン電極を形成する工程と、露出した前記ゲート絶縁膜及び 第一の酸化物層の上方、並びに、前記ソース配線，ドレイン配線，ソース電極，ドレイ ン電極及び画素電極の上方に形成された前記反射金属層の上方に、保護用絶縁 膜及び第三のレジストを積層し、ハーフトーン露光によって、第三のレジストを所定の 形状に形成する工程と、前記第三のレジストを用いて、前記画素電極の一部を露出 させるとともに、前記反射金属層からなる反射金属部を形成する工程と、前記第三の レジストを所定の形状に再形成する工程と、前記反射金属部及びソース'ドレイン配 線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記 保護用絶縁膜及びゲート絶縁膜をエッチングし、前記反射金属部，ソース'ドレイン 配線パッド及びゲート配線パッドを露出させる工程とを有する方法としてある。
このようにすると、長期間安定して作動させ、かつ、クロストークを防止することがで きるとともに、製造コストを大幅に低減できる半透過型の TFT基板又は半反射型の T FT基板を製造することができる。
[0045] また、好ましくは、前記反射金属層の上方に、該反射金属層を保護する金属層保 護用酸化物導電体層を形成するとよい。
このようにすると、反射金属層の変色などを防止でき、反射金属層の反射率が低下 するといつた不具合を防止することができる。
図面の簡単な説明
[0046] [図 1]図 1は、本発明の第一実施形態にカゝかる TFT基板の製造方法を説明するため の概略断面図であり、同図において、第一のマスクを用いて形成されたゲート電極及 びゲート配線が示されて 、る。
[図 2]図 2は、図 1の概略斜視図である。
[図 3]図 3は、本発明の第一実施形態にカゝかる TFT基板の製造方法を説明するため の概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線、 ドレイン配線及び画素電極が示されて!/ヽる。
[図 4]図 4は、図 3の概略斜視図である。
[図 5]図 5は、一般的なハーフトーン露光技術の説明図であり、（a)は露光中の概略 断面図を示しており、 (b)は現像後の概略断面図を示している。
[図 6]図 6は、本発明の第一実施形態にカゝかる TFT基板の製造方法を説明するため の概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極及 びドレイン電極が示されて 、る。
[図 7]図 7は、図 6の概略斜視図である。
[図 8]図 8は、レジストを再形成するためのアツシング処理の説明図であり、（a)は再形 成される前のレジストの概略断面図を示しており、 (b)は再形成されたレジストの概略 断面図を示している。
[図 9]図 9は、本発明の第一実施形態にカゝかる TFT基板の製造方法を説明するため の概略断面図であり、同図において、ゲート配線パッドが形成され、レジストが除去さ れている。
[図 10]図 10は、図 9の概略斜視図である。
[図 11]図 11は、本発明の第二実施形態にカゝかる TFT基板の製造方法を説明するた めの概略断面図であり、同図において、補助電極及び補助配線が形成されている。
[図 12]図 12は、図 11の概略斜視図である。
[図 13]図 13は、本発明の第三実施形態にカゝかる TFT基板の製造方法を説明するた めの概略断面図であり、同図において、第一のマスクを用いて形成されたゲート電極 及びゲート配線が示されて!/ヽる。
[図 14]図 14は、本発明の第三実施形態にカゝかる TFT基板の製造方法を説明するた めの概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線 、ドレイン配線及び画素電極が示されている。
[図 15]図 15は、図 14の概略斜視図である。
[図 16]図 16は、本発明の第三実施形態にカゝかる TFT基板の製造方法を説明するた めの概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極 及びドレイン電極が示されて!/、る。
[図 17]図 17は、図 16の概略斜視図である。
[図 18]図 18は、本発明の第四実施形態にカゝかる TFT基板の製造方法を説明するた めの概略断面図であり、同図において、補助電極及び補助配線が形成されている。
[図 19]図 19は、図 18の概略斜視図である。
[図 20]図 20は、本発明の第五実施形態にカゝかる TFT基板の製造方法を説明するた めの概略フローチャート図を示して 、る。
[図 21]図 21は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第一のマ スクを用いた処理を説明するための概略図であり、 (a)は処理前のガラス基板の断面 図を示しており、（b)はメタル成膜された断面図を示しており、（c)はレジスト塗布され た断面図を示しており、 (d)は露光 Z現像 Z第一のエッチング Zレジスト剥離され、 ゲート電極及びゲート配線が形成された断面図を示している。
[図 22]図 22は、本発明の第五実施形態にカゝかる TFT基板の製造方法において、ゲ ート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している
[図 23]図 23は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)はゲート絶縁膜 成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Z金属層成膜 Zレジスト塗 布された断面図を示しており、 (b)はハーフトーン露光 Z現像された断面図を示して いる。
[図 24]図 24は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第二のエッチ ングされた断面図を示しており、 (b)は第二のレジストの再形成された断面図を示し ている。 [図 25]図 25は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第三のエッチ ングされた断面図を示しており、 (b)は第二のレジスト剥離された断面図を示している
[図 26]図 26は、本発明の第五実施形態にカゝかる TFT基板の製造方法において、ド レイン電極，ソース電極，ドレイン配線，ソース配線及び画素電極が形成されたガラス 基板の要部の概略平面図を示して 、る。
[図 27]図 27は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は保護用絶縁膜 成膜 Zレジスト塗布された断面図を示しており、 (b)はハーフトーン露光 Z現像され た断面図を示している。
[図 28]図 28は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第四のエッチ ングされた断面図を示しており、 (b)は第三のレジストの再形成された断面図を示し ている。
[図 29]図 29は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第五のエッチ ングされた断面図を示しており、 (b)は第三のレジスト剥離された断面図を示している
[図 30]図 30は、本発明の第五実施形態にカゝかる TFT基板の製造方法において、画 素電極，ドレイン配線パッド及びゲート配線パッドが露出された TFT基板の要部の概 略平面図を示している。
[図 31]図 31は、本発明の第六実施形態にカゝかる TFT基板の製造方法を説明するた めの概略フローチャート図を示して 、る。
[図 32]図 32は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第二のマ スクを用いた処理を説明するための概略図であり、 (a)はゲート絶縁膜成膜 Zn型酸 化物半導体層成膜 Z酸化物導電体層成膜 Zレジスト塗布された断面図を示しており 、（b)は露光 Z現像された断面図を示している。 [図 33]図 33は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第二のエッチ ングされた断面図を示しており、 (b)は第二のレジスト剥離された断面図を示している
[図 34]図 34は、本発明の第六実施形態にカゝかる TFT基板の製造方法において、ド レイン電極，ソース電極，ドレイン配線，ソース配線及び画素電極が形成されたガラス 基板の要部の概略平面図を示して 、る。
[図 35]図 35は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は保護用絶縁膜 成膜 Zレジスト塗布された断面図を示しており、 (b)はハーフトーン露光 Z現像され た断面図を示している。
[図 36]図 36は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第三のエッチ ングされた断面図を示しており、 (b)は第三のレジストの再形成された断面図を示し ている。
[図 37]図 37は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第四のエッチ ングされた断面図を示しており、 (b)は第三のレジスト剥離された断面図を示している
[図 38]図 38は、本発明の第六実施形態にカゝかる TFT基板の製造方法において、画 素電極，ドレイン配線パッド及びゲート配線パッドが露出された TFT基板の要部の概 略平面図を示している。
[図 39]図 39は、本発明の第七実施形態にカゝかる TFT基板の製造方法を説明するた めの概略フローチャート図を示して 、る。
[図 40]図 40は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第一のマ スクを用いた処理を説明するための概略図であり、 (a)は処理前のガラス基板の断面 図を示しており、（b)はメタル成膜された断面図を示しており、（c)はレジスト塗布され た断面図を示しており、 (d)は露光 Z現像 Z第一のエッチング Zレジスト剥離され、 ゲート電極及びゲート配線が形成された断面図を示している。
[図 41]図 41は、本発明の第七実施形態にカゝかる TFT基板の製造方法において、ゲ ート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している
[図 42]図 42は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)はゲート絶縁膜 成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Z金属層成膜 Zレジスト塗 布された断面図を示しており、 (b)はハーフトーン露光 Z現像された断面図を示して いる。
[図 43]図 43は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第二のエッチ ング Z第三のエッチングされた断面図を示しており、 (b)は第二のレジストの再形成さ れた断面図を示している。
[図 44]図 44は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第四のエッチ ング Z第五のエッチングされた断面図を示しており、 (b)は第二のレジスト剥離された 断面図を示している。
[図 45]図 45は、本発明の第七実施形態にカゝかる TFT基板の製造方法において、ソ ース電極用補助電極，ドレイン電極用補助電極，ソース配線用補助配線，ドレイン酉己 線用補助配線が露出したガラス基板の要部の概略平面図を示している。
[図 46]図 46は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第三のマ スクを用いた処理を説明するための概略図であり、 (a)は保護用絶縁膜成膜 Zレジス ト塗布された断面図を示しており、 (b)は露光 Z現像された断面図を示している。
[図 47]図 47は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第三のマ スクを用いた処理を説明するための概略図であり、 (a)は第六のエッチングされた断 面図を示しており、 (b)は第七のエッチングされた断面図を示している。
[図 48]図 48は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第三のマ スクを用いた処理を説明するための概略図であり、 (a)は第八のエッチングされた断 面図を示しており、 (b)は第三のレジスト剥離された断面図を示している。
[図 49]図 49は、本発明の第七実施形態にカゝかる TFT基板の製造方法において、保 護用絶縁膜が露出された TFT基板の要部の概略平面図を示している。
[図 50]図 50は、本発明の第八実施形態にカゝかる TFT基板の製造方法を説明するた めの概略フローチャート図を示して 、る。
[図 51]図 51は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)はゲート絶縁膜 成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Zレジスト塗布された断面 図を示しており、 (b)はハーフトーン露光 Z現像された断面図を示している。
[図 52]図 52は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第二のエッチ ングされた断面図を示しており、 (b)は第二のレジストの再形成された断面図を示し ている。
[図 53]図 53は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第三のエッチ ングされた断面図を示しており、 (b)は第二のレジスト剥離された断面図を示している
[図 54]図 54は、本発明の第八実施形態にカゝかる TFT基板の製造方法において、ソ ース電極，ドレイン電極，ソース配線，ドレイン配線及び画素電極が露出したガラス基 板の要部の概略平面図を示して 、る。
[図 55]図 55は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第三のマ スクを用いた処理を説明するための概略図であり、 (a)は保護用絶縁膜成膜 Zレジス ト塗布された断面図を示しており、 (b)は露光 Z現像された断面図を示している。
[図 56]図 56は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第三のマ スクを用いた処理を説明するための概略図であり、 (a)は第四のエッチングされた断 面図を示しており、 (b)は第三のレジスト剥離された断面図を示している。
[図 57]図 57は、本発明の第八実施形態にカゝかる TFT基板の製造方法において、保 護用絶縁膜が露出した TFT基板の要部の概略平面図を示している。 [図 58]図 58は、本発明の第九実施形態にカゝかる TFT基板の製造方法を説明するた めの概略フローチャート図を示して 、る。
[図 59]図 59は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第一のマ スクを用いた処理を説明するための概略図であり、 (a)は処理前のガラス基板の断面 図を示しており、 (b)はメタル成膜 Z金属層保護用酸化物導電体層成膜された断面 図を示しており、（c)はレジスト塗布された断面図を示しており、（d)は露光 Z現像 Z 第一のエッチング Zレジスト剥離され、ゲート電極及びゲート配線が形成された断面 図を示している。
[図 60]図 60は、本発明の第九実施形態にカゝかる TFT基板の製造方法において、ゲ ート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している
[図 61]図 61は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)はゲート絶縁膜 成膜 Zn型酸化物半導体層成膜 Z酸化物透明導電体層成膜 Z反射金属層成膜 Z 金属層保護用酸ィ匕物導電体層成膜 Zレジスト塗布された断面図を示しており、 (b) はハーフトーン露光 z現像された断面図を示して 、る。
[図 62]図 62は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第二のエッチ ング Z第三のエッチングされた断面図を示しており、 (b)は第二のレジストの再形成さ れた断面図を示している。
[図 63]図 63は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第四のエッチ ング Z第五のエッチングされた断面図を示しており、 (b)は第二のレジスト剥離された 断面図を示している。
[図 64]図 64は、本発明の第九実施形態にカゝかる TFT基板の製造方法において、反 射金属層上の金属層保護用酸ィヒ物導電体層が露出したガラス基板の要部の概略 平面図を示している。
[図 65]図 65は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は保護用絶縁膜 成膜 Z第三のレジスト塗布された断面図を示しており、 (b)はハーフトーン露光 Z現 像された断面図を示して 、る。
[図 66]図 66は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第六のエッチ ングされた断面図を示しており、 (b)は第七のエッチングされた断面図を示している。
[図 67]図 67は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第三のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第三のレジスト の再形成された断面図を示しており、 (b)は第八のエッチング Z第三のレジスト剥離 された断面図を示している。
[図 68]図 68は、本発明の第九実施形態にカゝかる TFT基板の製造方法において、保 護用絶縁膜が露出された TFT基板の要部の概略平面図を示している。
[図 69]図 69は、従来例に力かる TFT基板の製造方法を説明するための概略図であ り、（a)はゲート電極が形成された断面図を示しており、（b)はエッチストッパーが形 成された断面図を示しており、（c)はソース電極及びドレイン電極が形成された断面 図を示しており、（d)は層間絶縁膜が形成された断面図を示しており、（e)は画素電 極が形成された断面図を示して 、る。
発明を実施するための最良の形態
[第一実施形態にかかる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 2枚のマスクを使用する方法であり、請求 項 8, 9, 13に対応する。
(a) 第一のマスクを用いた工程
図 1は、本発明の第一実施形態に力かる TFT基板の製造方法の、第一のマスクを 用いた工程を説明するための概略断面図である。
また、図 2は、図 1の概略斜視図である。
図 1, 2に、第一のマスク（図示せず)を用いて形成されたゲート電極 1012a及びゲ ート配線 1012bが示されている。
第一のマスクを用いた工程では、まず、透光性のガラス基板 1010上に、 A1と Mo( モリブデン)がこれらの順に高周波スパッタリング法を用いて積層され、膜厚約 300η mの金属薄膜 1100が形成される。次に、酸化インジウム—酸化亜鉛 (IZO : In O： Z
2 3 nO=約 90 : 10wt%)からなるスパッタリングターゲットを用いて、膜厚約 lOOnmの薄 膜 1102が形成される。これにより、金属薄膜 1100及び薄膜 1102からなるゲート電 極及び配線用薄膜が、形成される。
[0048] 次に、第一のマスクを用いて、ホトリソグラフィ一法によりレジスト（図示せず）が形成 され、ゲート電極及び配線用薄膜が、燐酸、酢酸及び硝酸からなる混酸 (適宜、混酸 と略称する。 )によりエッチングされる。このようにすると、所定の形状のゲート電極 10 12a及びゲート配線 1012bが形成される。
上記エッチングでは、 IZOが、混酸によりエッチングされるので、混酸を用いて、金 属薄膜 1100及び薄膜 1102がー括してエッチングされる。また、 IZOが、蓚酸系エツ チング液によりエッチングされるので、まず、薄膜 1102のみを篠酸系エッチング液に よりエッチングし、その後、金属薄膜 1100を混酸によりエッチングしてもよい。
[0049] (b) 第二のマスクを用いた工程
(b a)第一エッチング工程 a
図 3は、本発明の第一実施形態にカゝかる TFT基板の製造方法を説明するための 概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線、ド レイン配線及び画素電極が示されて ヽる。
また、図 4は、図 3の概略斜視図である。
次に、図 3, 4に示すように、グロ一放電 CVD法により、窒化シリコン（SiNx)膜であ るゲート絶縁膜 1013が膜厚約 300nm堆積される。放電ガスとして、 SiH— NH -
4 3
N系の混合ガスが用いられる。
2
[0050] 次に、酸化インジウム一酸化ガリウム一酸化亜鉛 (InGaZnO )ターゲットを用いて、
4
高周波スパッタリング法により、酸素約 15%、アルゴン約 85%の雰囲気の条件で、厚 み約 150nmの n型酸化物半導体層 1014が形成される。
次に、酸化インジウム一酸化亜鉛（IZO : In O： ZnO=約 90 : 10wt%)ターゲット
2 3
を用いて、高周波スパッタリング法により、酸素約 15%、アルゴン約 85%の雰囲気の 条件で、厚み約 150nmの酸化物導電体層 1015が形成される。 ここで、 n型酸化物半導体層 1014は、請求の範囲の「第一の酸化物層」の好適な 一例であり、酸化物導電体層 1015は、請求の範囲の「第二の酸化物層」の好適な一 例である。
[0051] 次に、レジスト 1016を塗布した後、ハーフトーン露光によって、レジスト 1016を所 定の形状に形成する。
次に、一般的なハーフトーン露光技術について、図面を参照して説明する。
図 5は、一般的なハーフトーン露光技術の説明図であり、（a)は露光中の概略断面 図を示しており、 (b)は現像後の概略断面図を示している。
図 5 (a)において、露光光 1201がマスキングされていない部分を透過し、レジスト 1
016が感光する。
次に、マスク 1200によってマスキングされたレジスト 1016は、露光光 1201が透過 しないので、感光しない。一方、ハーフトーンマスク部 1200aによってマスキングされ たレジスト 1016は、約半分の露光光 1201aが透過するので、およそ半分の量だけ感 光する。
上記露光後、レジスト 1016は現像される。図 5 (b)は、現像後のレジスト 1016の状 態を示している。図 5 (b)に示すように、マスキングされていない部分のレジスト 1016 は、完全に剥離される。また、マスク 1200にマスキングされたレジスト 1016はそのま ま残存する。一方、ハーフトーンマスク部 1200aにマスキングされたレジスト 1016は、 剥離され、約半分の厚さとなる。その結果、レジスト 1016は、図 5 (b)のような形状に 形成される。
本実施形態では、このような手法によって、レジスト 1016が所定の形状に形成され る。
[0052] 図 3, 4に示すように、レジスト 1016の形成後、酸化物導電体層 1015である上記 IZ Oと、 n型酸化物半導体層 1014である上記酸化インジウム—酸化ガリウム—酸化亜 鉛力 一括して蓚酸系のエッチング液にてエッチングされる。そして、ソース配線 101 2c、ドレイン配線 1012d、ソース電極 1012eの一部、ドレイン電極 1012fの一部、及 び、画素電極 1012gが形成される。ここで、上記蓚酸系のエッチング液によるエッチ ングは、酸ィ匕物導電体層 1015及び n型酸ィ匕物半導体層 1014のエッチング速度力 ゲート絶縁膜 1013のエッチング速度より速いエッチング法 Aである。
なお、本実施形態では、ドレイン配線 1012dが画素電極 1012gと接続されている 力 これに限定されるものではない。
[0053] このように、本実施形態において特徴的なことは、酸化物導電体層 1015と n型酸 化物半導体層 1014の二つの層の膜力 3種類の部分（ソース ·ドレイン配線 1012c, 1012d、ソース'ドレイン電極 1012e, 1012f、及び、画素電極 1012g)の機能を有 することである。したがって、本実施形態においては、これら各 3種類の部分の形状 に合う 3種類のマスクを準備する必要がなぐ 1枚の第二のマスクによって、 3種類の 部分が形成される。
[0054] 図 4に示すように、 n型酸化物半導体層 1014 (酸化インジウム一酸化ガリウム 酸 化亜鉛)と酸化物導電体層 1015 (IZO)とからなる 2層構造が、ゲート絶縁膜 1013上 に形成される。この 2層構造によって、画素電極 1012gは、 n型酸化物半導体層 101 4と酸ィ匕物導電体層 1015とからなっている。また、図 4に示すように、透明基板 1010 は、ゲート絶縁膜 1013によって、覆われている。
なお、図 4においては、理解しやすいように、酸化物導電体層 1015上のレジスト 10 16を省略してある。また、図 3, 4に示すように、ゲート配線取り出し孔 1017が形成さ れている。
[0055] (b— b)第二エッチング工程 b
図 6は、本発明の第一実施形態にカゝかる TFT基板の製造方法を説明するための 概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極及 びドレイン電極が示されて 、る。
また、図 7は、図 6の概略斜視図である。
次に、図 6に示すように、レジスト 1016をアツシング（レジストの剥離及び除去）し、 所定の形状に再形成する。
[0056] 次に、アツシング技術について、図面を参照して説明する。
図 8は、レジストを再形成するためのアツシング処理の説明図であり、（a)は再形成 される前のレジストの概略断面図を示しており、 (b)は再形成されたレジストの概略断 面図を示している。 図 8 (a)に示すように、再形成される前のレジスト 1016には、ハーフトーン露光によ つて、凹部 1050が形成されている。
アツシング処理は、レジスト 1016の剥離及び除去を行う処理であり、アツシング方 法として、薬液を用いたウエット洗浄などが従来力も用いられて 、る。
レジスト 1016が所定の時間だけアツシングされると、図 8 (b)に示すように、凹部 10 50の下方のレジスト 1016は、完全に除去される。また、凹部 1050が形成されていな いレジスト 1016の厚い部分は、上方力も部分的に除去され、およそ半分の厚さとな る。
本実施形態でも、上記アツシングによって、レジスト 1016が再形成される。
[0057] 次に、図 6, 7に示すように、混酸により、酸ィ匕物導電体層 1015である IZOがエッチ ングされ、チャンネル部 1012hが形成される。この際、ソース電極 1012e及びドレイ ン電極 1012fの形成が完了する。また、このエッチングによって、ゲート配線 1012b の上方の不要な酸ィ匕物導電体層 15が除去される。また、上記混酸によるエッチング は、 n型酸ィ匕物半導体層 1014及びゲート絶縁膜 1013のエッチング速度より速いェ ツチング法 Bである。
なお、図 6においては、理解しやすいように、酸化物導電体層 1015上のレジスト 10 16を省略してある。
[0058] (c) ゲート配線パッドの形成工程
図 9は、本発明の第一実施形態にカゝかる TFT基板の製造方法を説明するための 概略断面図であり、同図において、ゲート配線パッドが形成され、レジストが除去され ている。
また、図 10は、図 9の概略斜視図である。
次に、図 9, 10に示すように、 CHF (CF 、 CHFなど）や酸素ガスやアルゴンガスな
4 3
どの混合ガスなどのリアクティブエッチングガスを用いて、ドライエッチング法によりゲ ート配線取り出し孔 1017の下方のゲート絶縁膜 1013がエッチングされ、ゲート配線 ノ ッド 1017aが形成される。また、この際、不要なゲート絶縁膜 1013もエッチングさ れる。ここで、上記ドライエッチングは、ゲート絶縁膜 1013のエッチング速度が、酸ィ匕 物導電体層 1015及び n型酸化物半導体層 1014のエッチング速度がより速 、エッチ ング法 cである。
[0059] 次に、レジスト 1016が剥離され、ガラス基板 1010が洗浄される。このようにすると、 所望の酸ィ匕物半導体を用いた 2枚マスク法による TFT基板 1001が得られる。
なお、図 9は、図 10の A— A'線、 B— B'線、 C— C'線で示される各部分の断面を 合わせて一つの断面図としたものである。上記図 1、図 3、図 6も同様である。
[0060] ここで、酸化インジウム一酸化亜鉛（IZO : In O ： ZnO=約 90 : 10wt%)ターゲット
2 3
を用いて成膜した薄膜 (酸化物導電体層 1015)は、蓚酸系エツチャントによって、あ るいは、混酸によってエッチング可能である。
一方、酸化インジウム一酸化ガリウム一酸化亜鉛 (InGaZnO )ターゲットを用いて
4
成膜した薄膜 (n型酸化物半導体層 1014)は、蓚酸系エツチャントによってエツチン グされるが、混酸に対しては、エッチング速度が遅い。
したがって、上記 (b—b)第二エッチング工程 bの選択的エッチングが可能となる。 n 型酸化物半導体層 1014と酸化物導電体層 1015は、上記のようなエッチング特性で あれば他の材料でもかまわな！/、。
[0061] また、リアクティブエッチングなどのドライエッチングにより、ゲート配線パッド 1017a が形成されるとき、同時にチャンネル部 1012fも微量エッチングされる。しかし、チヤ ンネル部 1012fは、第一酸ィ匕物層 1014で形成されており、ドライエッチングによるェ ツチング速度は遅ぐ実質的にほとんどダメージはない。
[0062] また、本実施形態では、 n型酸化物半導体層 1014として酸化インジウム一酸化ガリ ゥム一酸化亜鉛 (InGaZnO )を採用したが、実質的にドライエッチングに対して耐性
4
のある材料であればよい。すなわち、実質的なドライエッチング耐性を有する他の酸 化物半導体を n型酸ィ匕物半導体層 1014 (第一の酸ィ匕物層）として選定することも好 適である。
また、本実施形態では、ゲート電極 1012a及びゲート配線 1012bを、金属薄膜と I ZOの 2層構成にしている力 この IZOなどの金属酸ィ匕物は、先にも述べたようにドラ ィエッチングに耐性があるので、ドライエッチングの際に下地の金属薄膜層にダメー ジを与えることがない。
また、本実施形態では、金属薄膜を 2層 (AlZMo)に構成している理由は、酸ィ匕物 と金属との接触抵抗を低減するためであり、接触抵抗の小さな金属を用いれば 1層で 構成することも好ましい。
[0063] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 1001は
、請求項 1, 2, 3, 6, 7に対応する。
[0064] [第二実施形態にかかる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 3枚のマスクを使用する方法であり、請求 項 8, 9, 11, 12, 13に対応する。
(a) 第一のマスクを用いた工程
第一のマスクを用いた工程では、まず、透光性のガラス基板 1010上に、 A1と Mo( モリブデン)がこれらの順に高周波スパッタリング法を用いて積層され、膜厚約 300η mの金属薄膜 1100が形成される。次に、酸化インジウム—酸化スズ—酸化セリウム（ ITCO :In O ： SnO ： CeO =約 90 : 7 : 3wt%)からなるスパッタリングターゲットを用
2 3 2 2
いて、膜厚約 lOOnmの薄膜 1102が形成される。これにより、金属薄膜 1100及び薄 膜 1102からなるゲート電極及び配線用薄膜が、形成される。
[0065] 次に、第一のマスクを用いて、ホトリソグラフィ一法によりレジストが形成され、ゲート 配線用薄膜が、混酸によりエッチングされる。このようにすると、所定の形状のゲート 電極 1012a及びゲート配線 1012bが形成される（図 1, 2参照）。
上記エッチングでは、 ITCOが、混酸によりエッチングされるので、混酸を用いて、 金属薄膜 1100及び薄膜 1102がー括してエッチングされる。また、 ITCOが、蓚酸系 エッチング液によりエッチングされるので、まず、薄膜 1102のみを篠酸系エッチング 液によりエッチングし、その後、金属薄膜 1100を混酸によりエッチングしてもよい。
[0066] (b) 第二のマスクを用いた工程
(b a)第一エッチング工程 a
次に、グロ一放電 CVD法により、窒化シリコン (SiNx)膜であるゲート絶縁膜 1013 が膜厚約 300nm堆積される。放電ガスとして、 SiH— NH— N系の混合ガスが用
4 3 2
いられる。
次に、酸化インジウム一酸化ガリウム一酸化亜鉛 (InGaZnO )ターゲットを用いて、
4
高周波スパッタリング法により、酸素約 15%、アルゴン約 85%の雰囲気の条件で、厚 み約 150nmの n型酸化物半導体層 1014が形成される。
[0067] 次に、酸化インジウム一酸化スズ一酸化サマリウム（ITSmO : In O ： SnO ： Sm O
2 3 2 2
=約 90 : 7 : 3wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約 15%
3
、アルゴン約 85%の雰囲気下の条件で、厚み約 150nmの酸化物導電体層 1015が 形成される。
ここで、 n型酸化物半導体層 1014は、請求の範囲の「第一の酸化物層」の好適な 一例であり、酸化物導電体層 1015は、請求の範囲の「第二の酸化物層」の好適な一 例である。
[0068] 次に、レジスト 1016を塗布した後、ハーフトーン露光によって、レジスト 1016を所 定の形状に形成する。
レジスト 1016の形成後、酸化物導電体層 1015である上記 ITSmOと、 n型酸化物 半導体層 1014である上記酸化インジウム―酸化ガリウム -酸化亜鉛が、一括して蓚 酸系のエッチング液にてエッチングされる（エッチング法 A)。そして、ソース配線 101 2c、ドレイン配線 1012d、ソース電極 1012eの一部、ドレイン電極 1012fの一部、及 び、画素電極 1012gが形成される（図 3, 4参照)。
[0069] このように、本実施形態において特徴的なことは、酸化物導電体層 1015と n型酸 化物半導体層 1014の二つの層の膜力 3種類の部分（ソース ·ドレイン配線 1012c, 1012d、ソース'ドレイン電極 1012e, 1012f、及び、画素電極 1012g)の機能を有 することである。したがって、本実施形態においては、これら各 3種類の部分の形状 に合う 3種類のマスクを準備する必要はなぐ 1枚の第二のマスクによって、 3種類の 部分が形成される。
[0070] (b— b)第二エッチング工程 b
次に、レジスト 1016をアツシング (レジストの剥離及び除去）し、所定の形状に再形 成する。
次に、混酸により、酸ィ匕物導電体層 1015である ITSmOがエッチングされ (エツチン グ法 B)、チャンネル部 1012hが形成される。また、このエッチングによって、ゲート配 線 1012bの上方の不要な酸ィ匕物導電体層 1015が除去される（図 6, 7参照)。
[0071] (c) ゲート配線パッドの形成工程 次に、 CHF (CF、 CHFなど）や酸素ガスやアルゴンガスなどの混合ガスなどのリ
4 3
アクティブエッチングガスを用いて、ドライエッチング法 (エッチング法 C)によりゲート 配線取り出し孔 1017の下方のゲート絶縁膜 1013がエッチングされ、ゲート配線パッ ド 1017aが形成される。
次に、レジスト 1016が剥離され、ガラス基板 1010が洗浄される。このようにすると、 所望の酸ィ匕物半導体を用いた 2枚マスク法による TFT基板が得られる。
本実施形態の上記処理は、第一実施形態（2枚マスクによる TFT基板の製造)とほ ぼ同様である（図 9参照)。
[0072] (d)第三のマスクを用いた処理
図 11は、本発明の第二実施形態にカゝかる TFT基板の製造方法を説明するための 概略断面図であり、同図において、補助電極及び補助配線が形成されている。 また、図 12は、図 11の概略斜視図である。
図 11, 12において、まず、上記 TFT基板は、約 230°Cにて、約 30分間熱処理され る。次に、補助電極及び補助配線となる A1層が約 250nm積層される。次に、第三の マスクを用いて、所定の形状の補助電極及び補助配線が形成される。
[0073] 本実施形態では、ソース配線 1012c、ドレイン配線 1012d、ソース電極 1012e及 びドレイン電極 1012fが、酸化物導電体からなっている。また、酸化物導電体の材質 は、 ITSmOであり、この ITSmOの比抵抗は、約 300 Q cmであり大きい。このため 、配線抵抗が大きくなつてしまうので、本実施形態では、上記補助電極 1018e, 101 8f及び補助配線 1018c, 1018dを形成することによって、配線抵抗を小さくしている なお、第一実施形態では、 ITSmOの代わりに IZOを用いている。第二実施形態と 同様に、第三のマスクを用いた処理 (補助電極 1018e, 1018f及び補助配線 1018c , 1018dを形成する処理)を行うことによって、第一実施形態の配線抵抗を小さくする ことも可能である。
[0074] 上記補助電極 1018e, 1018f及び補助配線 1018c, 1018dを形成するために、 混酸により A1層がエッチングされる（エッチング法 B)。この際、上述した約 230°Cにお ける約 30分間の熱処理によって、酸化物導電体は、結晶化され、混酸によるエッチ ングに耐性を有して 、るので、 A1層だけをエッチングすることができる。 本実施の形態では、酸化物導電体として ITCOや ITSmOを用いたが、加熱処理 により混酸によるエッチングに耐性を持つようになる酸ィ匕物導電体であればどのよう な材料に対しても、補助電極及び補助配線を形成することができる。
[0075] 次に、レジストが剥離され、ガラス基板 1010が洗浄される。このようにすると、補助 電極及び補助配線の形成された TFT基板 100 laが得られる。
[0076] このようにして、ソース電極 1012e、ドレイン電極 1012f、ソース配線 1012c及びド レイン配線 1012dに、補助電極 1018e, 1018f及び補助配線 1018c, 1018dを重 畳して設けると、ソース電極、ドレイン電極、ソース配線及びドレイン配線の抵抗をより 低減することができる。
なお、図 11は、図 12の D— D'線、 E— E'線、 F— F'線で示される各部分の断面を 合わせて一つの断面図としたものである。
[0077] (補助電極及び補助配線の保護膜）
また、補助電極 1018e, 1018f及び補助配線 1018c, 1018dの A1層は、露出して いる。そのため、用途によっては、腐蝕などに対する安定性を向上させる必要がある 。このような場合、 A1層上に、 IZO力もなる厚さ約 10〜50nm程度の保護膜 (図示せ ず)を形成するとよぐこれにより、安定性を向上させることができる。 IZOは、 A1のエツ チング液である混酸によって容易にエッチングされるので、 A1との一括エッチングも 可能である。この一括エッチングは、工程が増えないので、好適である。
一括エッチングを行う場合は、 A1層及び保護膜を積層した後、 A1層及び保護膜を 混酸で一括してエッチングを行 、、所定の形状に形成する。
なお、 A1層からなる補助電極及び補助配線を形成した後に、上記保護膜を形成す ることちでさる。
[0078] 本実施形態にぉ 、ては、上記保護膜の材料として、 IZOを用いたが、補助電極及 び補助配線と一括してエッチングできる材料であれば他の材料でもよい。但し、ある 程度の導電性は必要である。
したがって、上記保護膜としては、 IZO、 ITCO, ITSmO、 ITZOなどの非晶質膜を 用いることが好ましい。エッチング特性から見れば、 ΙΖΟが好ましいが、製造工程上 の便宜を考慮すれば、 TFT基板に用いられる透明電極と同一の材料を採用するの が好ましい。
[0079] また、 IZOの酸化インジウム：酸化亜鉛の比率は、 InZ (In+Zn) =約 0. 55〜0. 9 5 (原子数の比率）（この式で Inは単位あたりのインジウム原子の数、 Znは単位あたり の亜鉛原子の数をそれぞれ表す）が好適な数値範囲である。この比率は、約 0. 75 〜0. 9が更に好適である。
また、 ITCO、 ITSmOにおいては、酸化スズの原子数比率は全金属に対して、約 0 . 03-0. 15の範囲が好適である。一方、同じくセリウム、サマリウムの全金属に対す る原子数比率は約 0. 01〜0. 15の範囲が好適である。セリウム、サマリウムの原子数 比率は、約 0. 01〜0. 1の範囲であれば、上述した選択エッチング性が向上するの で更に好適である。
[0080] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 1001a は、請求項 1, 2, 3, 4, 5, 6, 7に対応する。
[0081] [第三実施形態にかかる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 2枚のマスクを使用し、ゲート絶縁膜を先 にエッチングする方法であり、請求項 10, 13に対応する。
(a) 第一のマスクを用いた工程
図 13は、本発明の第三実施形態にカゝかる TFT基板の製造方法を説明するための 概略断面図であり、同図において、第一のマスクを用いて形成されたゲート電極及び ゲート配線が示されている。
図 13に、第一のマスクを用いて形成されたゲート電極 1012a及びゲート配線 1012 bが示されている。
[0082] 第一のマスクを用いた工程では、まず、透光性のガラス基板 1010上に、 A1と Moが これらの順に高周波スパッタリング法を用いて積層され、それぞれ膜厚約 250nm、 約 50nmの金属薄膜 1100a、 1100bが形成される。次に、酸化インジウム—酸化ス ズ—酸化サマリウム（ITsmO :In O： SnO Sm O =約 90 : 7 : 3wt%)からなるスパ
2 3 2: 2 3
ッタリングターゲットを用いて、膜厚約 lOOnmの薄膜 1102が形成される。これにより 、金属薄膜 1100a、 1100b及び薄膜 1102からなるゲート電極及び配線用薄膜が、 形成される。
この場合、 Moは、酸ィ匕物薄膜との接触抵抗を下げるために、 A1上に積層される。 もし、接触抵抗が無視できる程度に低い場合は、この Moは不要である。また、 Mo以 外の金属を用いることも好適である。 Moの代わりに、 Ti (チタン）、 Ni (ニッケル)等を 使用することも好ましい。なお、ゲート配線として、 Ag (銀)、 Cu (銅)などの金属薄膜 やこれらの合金薄膜を用いることも好ま 、。
[0083] 次に、第一のマスクを用いて、ホトリソグラフィ一法によりレジストが形成され、 ITSm O薄膜は蓚酸水溶液などの蓚酸系エッチング液によりエッチングされ、金属薄膜は 混酸によりエッチングされる。このようにすると、所定の形状のゲート電極 1012a及び ゲート配線 1012bが形成される。なお、 ITSmO薄膜は、混酸でもエッチングできるの で、混酸を用いて金属薄膜と一括してエッチングされてもょ 、。
[0084] 次に、熱処理によって A1の抵抗を下げる。このとき、熱処理によって ITSmOを結晶 化させてもよい。この結晶化によって、 ITSmOは、蓚酸系エッチング液及び混酸に 対して耐性を有する。
[0085] ゲート配線の表面に配置された ITSmOなどの酸ィ匕物導電膜は、ゲート絶縁膜にス ルーホールが形成され、ゲート配線パッド 1017aが形成されたとき、ゲート配線に使 用した金属表面が露出してしまうことを防止する。このような構成によって、信頼性の 高 、電気的な接続が可能となる。
[0086] また、ゲート絶縁膜に SiNx、 SiONx、 SiOなどの絶縁物が使用されたとき、 CHF (
2
CF、 CHF )を用いたリアクティブイオンエッチングによって、上記ゲート絶縁膜にス
4 3
ルーホールが好ましく形成される。この場合、上記 ITSmOは、金属配線の保護膜と しても有用である。
[0087] 本実施形態では、 ITSmOを利用したが、 ITSmOに代わる材料として、 ITOにラン タノイド系元素を含有させた材料や、 ITOに Moや W (タングステン)等の高融点金属 酸ィ匕物を添加した材料、等が使用可能である。ここで、 Moや W等の添加量は、全金 属元素に対して約 10原子％以下が好ましい。より好ましい添加量は、約 1〜5原子％ の範囲である。添加量が約 10原子％を超えると、その材料は、結晶化が困難となり、 蓚酸水溶液や混酸に溶融する。また、膜厚は、約 20ηπ！〜 500nmが好ましい。より 好ましい膜厚の範囲は、約 30nm〜300nmである。膜厚が約 20nm未満である膜は 、ピンホールを有し、保護膜として機能しない場合がある。一方、膜厚が約 500nmを 超える膜は、成膜やエッチングに、多くの時間を必要とし、その製造時間は長くなる。 このため、その製造は、効率的でなぐまた、経済的でない。
[0088] (b) 第二のマスクを用いた工程
図 14は、本発明の第三実施形態にカゝかる TFT基板の製造方法を説明するための 概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線、ド レイン配線及び画素電極が示されて ヽる。
また、図 15は、図 14の概略斜視図である。
次に、図 14, 15に示すように、グロ一放電 CVD法により、窒化シリコン（SiNx)膜で あるゲート絶縁膜 1013が膜厚約 300nm堆積される。放電ガスとして、 SiH— NH
4 3
-N系の混合ガスが用いられる。
2
[0089] 次に、酸化スズ一酸化亜鉛（SnO ： ZnO=約 30 : 70wt%)ターゲットを用いて、高
2
周波スパッタリング法により、酸素約 15%、アルゴン約 85%の雰囲気、基板温度約 2 00°Cの条件で、厚み約 lOOnmの n型酸化物半導体層 1014が形成される。
次に、酸化インジウム一酸化亜鉛（IZO : In O： ZnO=約 90 : 10wt%)ターゲット
2 3
を用いて、高周波スパッタリング法により、酸素約 1%、アルゴン約 99%の雰囲気の 条件で、厚み約 150nmの酸化物導電体層 1015が形成される。
ここで、 n型酸化物半導体層 1014は、請求の範囲の「第一の酸化物層」の好適な 一例であり、酸化物導電体層 1015は、請求の範囲の「第二の酸化物層」の好適な一 例である。
[0090] 次に、酸化物導電体層 1015上に、レジスト 1016が積層される。次に、第 2のマスク を用いて、ハーフトーン露光によって、レジスト 1016が所定の形状に形成される。 次に、混酸によって、酸化インジウム—酸化亜鉛からなる酸化物導電体層 1015が エッチングされる。次に、蓚酸水溶液によって、酸化スズ—酸化亜鉛からなる n型酸 化物半導体層 1014がエッチングされる。そして、ソース配線 1012c、ドレイン配線 10 12d、ソース電極 1012eの一部、ドレイン電極 1012fの一部、及び、画素電極 1012 gが形成される。 [0091] 次に、ゲート配線パッド 1017a上のゲート絶縁膜を CHF (CF、 CHF等）を用いた
4 3
リアクティブイオンエッチング法によって除去し、 ITSmO膜を露出させ、ゲート配線パ ッド 1017aが形成される。
なお、図 15においては、理解しやすいように、酸化物導電体層 1015上のレジスト 1 016を省略してある。また、図 14, 15に示すように、ゲート配線取り出し孔 1017が形 成されている。
[0092] 図 16は、本発明の第三実施形態に力かる TFT基板の製造方法を説明するための 概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極及 びドレイン電極が示されて 、る。
また、図 17は、図 16の概略斜視図である。
次に、図示してないが、レジスト 1016をアツシングし、所定の形状に再形成する。 次に、図 16, 17に示すように、混酸によって酸化物導電体層 15をエッチングし、チヤ ンネル部 1012h、ソース電極 1012e及びドレイン電極 1012fを形成する。この際、ゲ ート配線 1012b上の不要な酸ィ匕物導電体層 1015もエッチングされる。
ここまでの処理は、請求の範囲の n型酸ィ匕物半導体層を選択的にエッチングして、 チャンネル部、ソース電極及びドレイン電極を形成する工程の好適な一例である。
[0093] 次に、レジスト 1016を除去し、所望する TFT基板 1001bが得られる。
なお、図 16は、図 17の G— G'線、 H— H'線、 Ι—Γ線で示される各部分の断面を 合わせて一つの断面図としたものである。
[0094] さて、本実施形態においては、 n型酸化物半導体層 1014は、約 200°Cで成膜して も結晶化することはない。但し、用いた酸化スズ一酸ィ匕亜鉛 (SnO :2110=約30 : 7
2
Owt%)薄膜は、蓚酸水溶液によってエッチングされる力 混酸によってエッチングさ れることはない。これによつて、上部に存在する酸化物導電体層 1015をエッチング する薬液によって、酸化スズ一酸ィ匕亜鉛薄膜がエッチングされることはない。
[0095] 一方、酸化物導電体層 1015は、結晶化させない方が好ましい。本実施形態の酸 化物導電体層 1015は、約 350°Cに加熱しても結晶化しないことを本願発明者らは 確認した。このような酸ィ匕物導電体層 1015を用いることによって、混酸によるエッチ ングが可能となる。言い換えれば、 n型酸ィ匕物半導体層 1014にダメージを与えること なぐ酸化物導電体層 1015をエッチングすることが可能となる。
[0096] さて、 n型酸化物半導体層 1014の形成に用いた酸化スズ一酸化亜鉛 (SnO： Zn
2
0=約 30 : 70wt%)ターゲットにおいて、酸化亜鉛の添加量は、約 50〜80wt%の 範囲が好適である。より好ましい添カ卩量の範囲は、約 60〜75wt%である。酸化亜鉛 の添加量が約 50wt%未満ではキャリア濃度が低下しない場合がある。その一方、添 加量が約 80wt%を超える場合も、キャリア濃度が低下しなくなったり、混酸への耐性 が低くなる恐れがある。
[0097] 上記の n型酸化物半導体層 1014の ACホール測定 (東洋テク-力社製、商品名「R ESITEST」）を行った。その測定結果は、キャリア濃度： 10+14/cm3、移動度： 35c m ZV. secであつ 7こ。
また、酸ィ匕物導電体層 1015についても同様に ACホール測定を行った。その測定 結果は、キャリア濃度： 10+2°/cm3、移動度: 42cm2ZV' secであった。
[0098] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 1001b は、請求項 1, 2, 6, 7に対応する。
[0099] [第四実施形態にかかる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 3枚のマスクを使用する方法であり、請求 項 10, 11, 12, 13に対応する。また、本実施形態の TFT基板の製造方法によれば 、上記第三実施形態における TFT基板に対して、第三のマスクを用いて、補助電極 及び補助配線が形成される。
図 18は、本発明の第四実施形態にカゝかる TFT基板の製造方法を説明するための 概略断面図であり、同図において、補助電極及び補助配線が形成されている。
図 19は、図 18の概略斜視図である。
[0100] 第三のマスクを用いた工程では、まず、上記第三実施形態で作成した TFT基板上 に、 Moと A1力これらの順に高周波スパッタリング法を用いて積層され、それぞれ膜 厚約 50nm、約 150nmの金属薄膜 1018a、 1018bが形成される。次に、酸化インジ ゥム一酸化亜鉛（In O： ZnO=約 90 : 10wt%)ターゲットを用いて、高周波スパッタ
2 3
リング法によって、酸素約 1%、アルゴン約 99%の条件で、厚み約 50nmの透明導電 層 1020が上記金属薄膜 1018b上に形成される。この透明導電層 1020は、 Moと A1 力 なる金属薄膜 1018a, 1018bの保護層となる。なお、図 18、図 19においては、 金属薄膜 1018a、 1018b及び透明導電層 1020を合わせて 1030の符号を付してい る。
[0101] 次に、これらの上面にレジスト（図示せず）を塗布し、このレジストを第三のマスクを 用いて所定の形状に形成する。そして、混酸によって酸化インジウム一酸化亜鉛から なる透明導電層 1020がエッチングされる。次に、 Moと A1に対してエッチングを行い 、金属薄膜 1018a、 1018bからなるソース補助電極、ドレイン補助電極、ソース補助 配線、及び、ドレイン補助配線が形成される。次に、レジストが剥離され、ガラス基板 1 010が洗净される。このよう〖こすると、補助電極及び補助配線の形成された TFT基板 1001cが得られる。なお、このような処理は、請求の範囲の補助配線又は補助電極 を形成する工程の、好適な一例である。
なお、図 18は、図 19の J J'線、 K— K'線、 L—L'線で示される各部分の断面を 合わせて一つの断面図としたものである。
以上のようにして、第三のマスクを用いて補助電極及び補助配線が形成される。
[0102] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 1001c は、請求項 1, 2, 4, 6, 7に対応する。
[0103] 上述したように、本発明の請求項 1〜13によれば、製造に使用するマスクを従来に 比べて削減できるので、製造工程数の削減、及び処理時間を短縮し、製造歩留りを 向上させることができる。更に、本発明によれば、工程数が削減されているので、製 造コストが低減することも期待される。
[0104] [第五実施形態に力かる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 3枚のマスクを使用する方法であり、請求 項 21に対応する。
図 20は、本発明の第五実施形態にカゝかる TFT基板の製造方法を説明するための 概略フローチャート図を示して 、る。
図 20【こお!ヽて、まず、基板 2010上【こ、第一のマスク 2022を用!ヽて、ゲー卜電極 2 021及びゲート配線 2022が形成される（ステップ S2001)。
次に、第一のマスク 2022を用いた処理について、図面を参照して説明する。 [0105] (第一のマスクを用いた処理）
図 21は、本発明の第五実施形態に力かる TFT基板の製造方法の、第一のマスク を用いた処理を説明するための概略図である。 (a)は処理前のガラス基板の断面図 を示している。（b)はメタル成膜された断面図を示している。（c)はレジスト塗布された 断面図を示している。（d)は露光 Z現像 Z第一のエッチング Zレジスト剥離され、ゲ ート電極及びゲート配線が形成された断面図を示している。
図 21 (a)において、まず、透光性のガラス基板 2010が用意される。
次に、図 21 (b)に示すように、ガラス基板 2010にメタルが成膜され、ゲート電極'配 線用薄膜 (ゲート電極及びゲート配線用薄膜) 2020が形成される。
[0106] 本実施形態では、ガラス基板 2010上に、 A1 (アルミニウム）と Mo (モリブデン）が、 これらの順に高周波スパッタリング法を用いて、積層される。そして、膜厚約 250nm 及び 50nmの金属薄膜力 それぞれ形成される。次に、酸化インジウム—酸化スズ— 酸化サマリウム（ITSmO :In O： SnO： Sm O =約 90 : 7 : 3wt%)からなるスパッタ
2 3 2 2 3
リングターゲットを用いて、膜厚約 lOOnmの薄膜が形成され、 AlZMoZlTSmOか らなるゲート電極 ·配線用薄膜 2020が形成される。
[0107] 次に、図 21 (c)に示すように、ゲート電極 ·配線用薄膜 2020上に、第一のレジスト 2 021が塗布される。
次に、図 21 (d)に示すように、第一のマスク 2022を用いて、ホトリソグラフィ一法に より、所定の形状にレジスト（図示せず)が形成される。次に、 ITSmO薄膜は、蓚酸 水溶液を用いてエッチングされる。金属薄膜は、混酸 (一般的に、 PANと呼ばれてい る。）を用いてエッチングされ、所定の形状のゲート電極 2023及びゲート配線 2024 が形成される（図 22参照）。図 21 (d)に示すゲート電極 2023及びゲート配線 2024 は、図 22の A— A断面及び B— B断面を示している。ここで、 ITSmOは、混酸を用い てもエッチング可能であり、上記混酸を用いて金属薄膜と一括エッチングしてもよ 、。
[0108] また、ゲート電極'配線用薄膜 2020の形成後、熱処理を施し、 A1の抵抗を下げると ともに、 ITSmOを結晶化させていてもよい。すなわち、 ITSmOは結晶化すると、蓚 酸系エッチング液や混酸に溶解しなくなるので、 AlZMo層を保護することができる。
[0109] さらに、 ITSmOなどの酸ィ匕物導電膜をゲート配線 2024の表面に形成することによ り、ゲート配線パッド 2025を形成した際、ゲート配線 2024に使用した金属表面が露 出しない。これにより、信頼性の高い接続が可能となる。すなわち、ゲート絶縁膜 203 0に、ゲート配線パッド 2025を形成するためのスルーホールが形成される際、ゲート 絶縁膜 2030として SiN , SiON , SiOなどの絶縁物が使用され、 CHF (CF , CH
X X 2 4
Fなど）を用いたリアクティブイオンエッチング法によりスルーホールが形成される。こ
3
の場合、 ITSmOなどの酸ィ匕物導電膜は、金属薄膜 (AlZMo層）の保護膜にもなる
[0110] 次に、図 1に示すように、ガラス基板 2010,ゲート電極 2023及びゲート配線 2024 上に、ゲート絶縁膜 2030,第一の酸ィ匕物層として n型酸ィ匕物半導体層 2040,第二 の酸化物層として酸化物導電体層 2050,補助導電層として金属層 2060及び第二 のレジスト 2061が順次積層され (ステップ S2002)、第二のハーフトーンマスク 2062 及びノヽーフ露光によって、第二のレジスト 2061が所定の形状に形成される (ステップ S2003)。
次に、第二のハーフトーンマスク 2062を用いた処理について、図面を参照して説 明する。
[0111] (第二のハーフトーンマスクを用いた処理）
図 23は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)はゲート絶縁膜成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Z金属層成膜 Zレジスド塗布さ れた断面図を示している。 (b)はハーフトーン露光 Z現像された断面図を示している 図 23 (a)において、まず、グロ一放電 CVD (化学蒸着法)法により、ガラス基板 201 0,ゲート電極 2023及びゲート配線 2024上に、窒化シリコン（SiN )膜であるゲート
X
絶縁膜 2030が膜厚約 300nm堆積する。なお、本実施形態では、放電ガスとして、 S iH -NH -N系の混合ガスが用いられる。
4 3 2
[0112] 次に、ゲート絶縁膜 2030上に、酸化スズ一酸化亜鉛（SnO： ZnO=約 65 : 35wt
2
%)ターゲットを用いて、高周波スパッタリング法により、酸素約 15%、アルゴン約 85 %、基板温度約 200°Cの条件で、厚み約 lOOnmの n型酸化物半導体層 2040が形 成される。なお、この n型酸化物半導体層 2040のエネルギーギャップは、約 3. 6eV であった。
[0113] 次に、 n型酸化物半導体層 2040上に、酸化インジウム—酸化スズ—酸化亜鉛 (In
2
O： SnO： ZnO=約 60 : 20 : 20wt%)ターゲットを用いて、高周波スパッタリング法
3 2
により、酸素約 1%、アルゴン約 99%の条件で厚み約 150nmの n型酸化物半導体 層 2050力形成される。なお、この酸化物導電体層 2060のエネルギーギャップは、 約 3. 2eVであった。
[0114] 次に、 n型酸化物半導体層 2050上に、補助導電層となる金属層（MoZAlZMo 層） 2060力 厚さ約 350nm(MoZAlZMo層がそれぞれ厚さ約 50nmZl50nm Z50nm)となるように、室温で成膜される。次に、金属層 2050上に、第二のレジスト 2061力 S積層される（ステップ S2002)。
[0115] なお、後述するステップ S2009において、ドレイン配線パッド 2058上の保護用絶 縁膜 2070力 エッチングガス（CHF (CF , CHFガスなど））を用いてドライエツチン
4 3
グされると、金属層 2060が露出する。このため、 MoZAlZMo層の表面に IZO (In
2
O： ZnO=約 90 : 10wt%)薄膜が成膜されてもよい。この薄膜の厚さは、約 10〜50
3
Onmであり、好ましくは、約 20〜： LOOnm,である。この理由は、約 10nm未満では、 ピンホールが発生したりすることがあり、約 500nmを超えると、成膜やエッチングに多 くの時間が力かる力 である。
[0116] 次に、図 23 (b)〖こ示すように、第二のハーフトーンマスク 2062及びハーフトーン露 光によって、第二のレジスト 2061が所定の形状に形成される（図 20のステップ S200 3)。第二のレジスト 2061は、ソース電極 2053,ドレイン電極 2054,ソース配線 205 5, ドレイン酉己線 2056及び画素電極 2057を覆!ヽ、かつ、ノヽーフトーンマスク咅 2621 によって、画素電極 2057を覆う部分が他の部分より薄 、形状に形成される。
なお、金属層 2060は、 MoZAlZMoの積層膜に限定されるものではなぐたとえ ば、 TiZAlZTiなどの金属薄膜の積層膜を使用してもよい。また、 Al, Mo, Ag, Cu などの金属や合金の単層又は多層の積層膜を使用してもよい。
[0117] 図 24は、本発明の第五実施形態に力かる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第二のエッチング された断面図を示している。 (b)は第二のレジストの再形成された断面図を示してい る。
図 24 (a)において、第二のレジスト 2061を用いて、金属層 2060及び酸化物導電 体層 2050に対して第二のエッチングを行い、所望するソース電極 2053,ドレイン電 極 2054,ソース配線 2055,ドレイン配線 2056及び画素電極 2057を形成するととも に、後述する補助配線及び補助電極を形成する（図 20のステップ S2004)。ここで、 金属層 2060の MoZAlZMoは、混酸によってエッチングされ、また、 n型酸化物半 導体層 2040は、蓚酸水溶液にてエッチングされる。
上記エッチングによって、ゲート電極 2023の上方の n型酸化物半導体層 2040に チャンネル部 2041が形成される。これ〖こより、 TFT基板 2001は、チャンネルエッチ ング型と呼ばれる。
[0118] ところで、本実施形態の n型酸化物半導体層 2040として用いた酸化スズ一酸化亜 鉛（SnO： ZnO=約 65 : 35wt%)薄膜は、約 200°Cで成膜しても結晶化しない。ま
2
た、この n型酸化物半導体層 2040は、結晶化していなくても、蓚酸水溶液や混酸に エッチングされることはない。これにより、 n型酸化物半導体層 2040は、上方に存在 する酸化物導電体層 2050や金属層 2060をエッチングする薬液に侵されることはな い。
[0119] また、本実施形態の酸化物導電体層 2050として用いた酸化インジウム—酸化スズ 一酸化亜鉛（In O： SnO :∑110=約60 : 20 : 20 ％)薄膜は、約350°〇の加熱に
2 3 2
よっても結晶化しない。この酸ィ匕物導電体層 2050は結晶化させないほうがよぐこれ により、蓚酸水溶液でのエッチングが可能となる。また、上記酸化物導電体層 2050 の組成では、混酸により、エッチングされることはない。すなわち、酸化物導電体層 2 050は、金属層 2060をエッチングする液に対して耐性があり、一方、金属層 2060に 影響を与えな 、エッチング液で、エッチングできるなどの選択エッチング特性を有し ていることが重要である。
[0120] また、 n型酸ィ匕物半導体層 2040の形成に用いた酸化スズ一酸ィ匕亜鉛 (SnO： Zn
2
0=約 65 : 35wt%)ターゲットにおいて、酸化亜鉛の添加量は、約 5〜70wt%が好 適であり、約 10〜50wt%がより好適である。この理由は、酸化亜鉛の添加量が約 5 wt%未満では、キヤリヤー濃度が低下しない場合があり、約 70wt%を超えるとキヤリ ヤー濃度が低下しなくなったり、蓚酸水溶液や、混酸への耐性が無くなつたりするか らである。
なお、上記の n型酸ィ匕物半導体層 2040の ACホール測定 (東陽テク-力社製の R ESITEST (商品名）を用いた測定)を行ったところ、キヤリヤー濃度：10+15Zcm3、 移動度： 5cm2ZV' secであった。また、 n型酸ィ匕物半導体層の ACホール測定を行 つたところ、キヤリヤー濃度： 10+2°/cm3、移動度： 22cm2ZV' secであった。
[0121] 次に、図 20に示すように、上記第二のレジスト 2061が再形成され、画素電極 2057 が露出される (ステップ S2005)。すなわち、まず、同図（b)に示すように、第二のレジ スト 2061のうちハーフトーン露光により薄く形成された画素電極 2057上のレジストを アツシングし、第二のレジスト 2061を再形成する。
[0122] 次に、画素電極 2057を露出させる処理について、図面を参照して説明する。
図 25は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第三のエッチング された断面図を示している。 (b)は第二のレジスト剥離された断面図を示している。 図 25 (a)において、再形成された第二のレジスト 2061を用いて、硝酸の混酸により 、画素電極 2057上の金属層 2060をエッチングし、画素電極 2057を露出させ、透 明画素電極を形成する。
[0123] 次に、再形成された第二のレジスト 2061を全てアツシングすると、ソース電極 2053 上，ドレイン電極 2054上，ソース配線 2055上，ドレイン配線 2056上に形成された、 金属層 2060からなる補助導電層（補助配線及び補助電極)が露出する。すなわち、 金属層 2060力らなるソース電極用補助電極 2531 ,ドレイン電極用補助電極 2541 , ソース配線用補助配線 2551, ドレイン配線用補助配線 2561が露出する（図 26参照 )。図 25 (b)に示す、ドレイン電極 2054,チャンネル部 2041,ソース電極 2053,ソ ース配線 2055及び画素電極 2057は、図 26における C— C断面を示している。また 、図 25 (b)に示すドレイン配線 2056は、図 26における D—D断面を示している。
[0124] 次に、図 20に示すように、 n型酸化物半導体層 2040、画素電極 2057、ソース配 線用補助配線 2551、ドレイン配線用補助配線 2561、ソース電極用補助電極 2531 及びドレイン電極用補助電極 2541上に、保護用絶縁膜 70及び第三のレジスト 71が 順次積層され (ステップ S 2006)、第三のハーフトーンマスク 2072及びハーフトーン 露光によって、第三のレジスト 2071が所定の形状に形成される（ステップ S2007)。 次に、第三のハーフトーンマスク 20072を用いた処理について、説明する。
[0125] (第三のハーフトーンマスクを用いた処理）
図 27は、本発明の第五実施形態にカゝかる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は保護用絶縁膜成膜 Zレジスト塗布された断面図を示している。 (b)はハーフトーン露光 Z現像された断 面図を示している。
図 27 (a)において、まず、画素電極 2057の露出した TFT基板 2001に、グロ一放 電 CVD法により、窒化シリコン (SiNx)膜である保護用絶縁膜 2070が膜厚約 200η m堆積する。放電ガスとしては、 SiH -NH— N系の混合ガスを用いる。次に、保
4 3 2
護用絶縁膜 2070上に、第三のレジスト 2071を積層する (ステップ S2006)。
[0126] 次に、図 27 (b)に示すように、第三のハーフトーンマスク 2072及びハーフトーン露 光によって、第三のレジスト 2071が所定の形状に形成される (ステップ S7)。第三の レジスト 2071は、ゲート配線パッド 2025上を除く全ての保護用絶縁膜 2070を覆い 、かつ、ハーフトーンマスク部 2721によって、ドレイン配線パッド 2058及び画素電極 2057を覆う部分が他の部分より薄い形状に形成される。
[0127] 図 28は、本発明の第五実施形態に力かる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第四のエッチング された断面図を示している。 (b)は第三のレジストの再形成された断面図を示してい る。
図 28 (a)において、第四のエッチングとして、まず、ゲート配線パッド 2025上の保 護用絶縁膜 2070を、 CHF (CF , CHFガスなど）を用いて、ドライエッチングし、続
4 3
いて、塩酸，塩酸第二鉄系エツチャント， HBr (臭化水素），王水などで n型酸化物半 導体層 2040をエッチングする（ステップ S 2008)。
次に、図 28 (b)に示すように、第三のレジスト 2071のうち、薄く形成された部分 (画 素電極 2057及びドレイン配線パッド 2058上の部分）をアツシングし、第三のレジスト 2071を再形成する。
[0128] 図 29は、本発明の第五実施形態に力かる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第五のエッチング された断面図を示している。 (b)は第三のレジスト剥離された断面図を示している。 図 28 (a)において、再形成された第三のレジスト 2071及び CHF (CF , CHFガス
4 3 など）を用いて、画素電極 2057及びドレイン配線パッド 2058上の保護用絶縁膜 20 70,並びに，ゲート配線パッド 2025上のゲート絶縁膜 2030が選択的にドライエッチ ングされ、画素電極 2057,ドレイン配線パッド 2058及びゲート配線パッド 2025が露 出される（ステップ S2009)。
[0129] 次に、再形成された第三のレジスト 2071をアツシングすると、図 30に示すように、 基板 2010上に、画素電極 2057,ドレイン配線パッド 2058及びゲート配線パッド 20 25上を除き、保護用絶縁膜 2070が露出する。図 29 (b)に示す、ドレイン電極 2054 ,チャンネル部 2041,ゲート電極 2023,ソース電極 2053,ソース配線 2055及び画 素電極 2057は、図 30における E—E断面を示している。また、図 29 (b)に示すドレイ ン配線パッド 2058は、図 30における F—F断面を示している。また、図 29 (b)に示す ゲート配線パッド 2025は、図 30における G— G断面を示している。
[0130] このように、本実施形態の TFT基板 2001の製造方法によれば、製造工程の工程 数を削減することによって、製造コストを大幅に低減できる。また、 TFT基板 2001は 、チャンネル部 2041の n型酸ィ匕物半導体層 2040の上部力 保護用絶縁膜 2070に より保護されているので、長期間安定して作動することができる。さらに、保護用絶縁 膜 2070が形成されているので、 TFT基板 2001に、有機 EL材料，電極及び保護膜 を設けることにより、有機電界発光装置を容易に得ることができる。
また、金属層 2060からなるソース電極用補助電極 2531,ドレイン電極用補助電極 2541,ソース配線用補助配線 2551及びドレイン配線用補助配線 2561を形成する ことにより、ソース電極 2053,ドレイン電極 2054,ソース配線 2055及びドレイン配線 2056の電気抵抗が低減され、信頼性が向上し、エネルギー効率の低下が抑制され る。
[0131] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 2001は 、請求項 1、 14〜19に対応する。
[0132] TFT基板 2001は、図 29 (b)及び図 30に示すように、ガラス基板 2010と、このガラ ス基板 2010上に形成されたゲート電極 2023及びゲート配線 2024と、ガラス基板 2 010、ゲート電極 2023及びゲート配線 2024上に形成されたゲート絶縁膜 2030と、 少なくともゲート電極 2023上のゲート絶縁膜 2030上に、形成された n型酸ィ匕物半導 体層 2040と、 n型酸化物半導体層 2040上にチャンネル部 2041によって隔てられて 形成された酸化物導電体層 2050を具備している。すなわち、第一の酸化物層として 、 n型酸化物半導体層 2040を設け、第二の酸ィ匕物層として、酸化物導電体層 2050 を設けてある。この TFT基板 2001は、 TFTの活性層として n型酸ィ匕物半導体層 204 0を使用することにより、電流が安定して流れるので、電流制御により作動する有機電 界発光装置にとって有用である。また、チャンネル部 2041、ソース電極 2053及びド レイン電極 2054が容易に形成される。
[0133] また、 TFT基板 2001は、酸化物導電体層 2050によって、ソース配線 2055,ドレ イン配線 2056,ソース電極 2053,ドレイン電極 2054及び画素電極 2057が形成さ れている。すなわち、上述した第五実施形態の製造方法により三枚のマスク (第一の マスク 2022,第二のハーフトーンマスク 2062,第三のハーフトーンマスク 2072)で 製造されるので、製造工程が削減される。これにより、生産効率の向上及び製造原価 のコストダウンを図ることができる。
[0134] さらに、 TFT基板 2001は、画素電極 2057,ドレイン配線パッド 2058及びゲート配 線パッド 2025が露出した状態で、ゲート電極 2023及びゲート配線 2024の上方，並 びに，ソース配線 2055,ドレイン配線 2056,ソース電極 2053及びドレイン電極 205 4の上方に形成された保護用絶縁膜 2070を備えている。このようにすると、 TFT基 板 2001は、チャンネル部 2041の n型酸ィ匕物半導体層 2040の上部力 保護用絶縁 膜 2070により保護されているので、長期間安定して作動することができる。さらに、 保護用絶縁膜 2070が形成されているので、 TFT基板 2001に、有機 EL材料，電極 及び保護膜を設けることにより、有機電界発光装置が容易に得られる。
[0135] また、 TFT基板 2001は、画素電極 2057力 n型酸化物半導体層 2040と酸化物 導電体層 2050との積層膜よりなっている。このよう〖こすると、積層膜を透明とすること ができるので、光による誤動作を防止することができる。
さらに、 TFT基板 2001は、少なくとも酸ィ匕物導電体層 2050の下層に、 n型酸化物 半導体層 2040が形成されており、酸化物導電体層 2050及び n型酸化物半導体層 2040を透明とすることができるので、光による誤動作をより確実に防止することがで きる。
[0136] また、 n型酸化物半導体層 2040及び酸化物導電体層 2050のエネルギーギャップ を、 3. OeV以上としてあり、エネルギーギャップを 3. OeV以上とすることにより、光に よる誤動作を防止することができる。
また、 TFT基板 2001は、ソース配線 2055, ドレイン配線 2056,ソース電極 2053 及びドレイン電極 2054上に、金属層 2060からなるソース配線用補助配線 2551,ド レイン配線用補助配線 2561,ソース電極用補助電極 2531及びドレイン電極用補助 電極 2541力形成されて!ヽる。このようにすると、各酉己線 2055, 2056や電極 2053, 2054の電気抵抗を低減することができ、信頼性を向上させることができるとともに、ェ ネルギー効率の低下を抑制することができる。
[0137] なお、本実施形態では、ソース電極 2053上，ドレイン電極 2054上，ソース配線 20 55上，ドレイン配線 2056上に、補助導電層を形成した構成としてあるが、この構成 に限定されるものではない。たとえば、ソース電極 2053,ドレイン電極 2054,ソース 配線 2055,ドレイン配線 2056及び画素電極 2057の少なくとも一つの上に、補助導 電層を形成した構成としてもよい。すなわち、図示してないが、画素電極 2057上の 一部に、ソース配線用補助配線 2551と接続された (金属層 2060からなる）補助導電 層を形成すると、この補助導電層によって、画素電極 2057の電気導電性及び動作 の信頼性が向上する。上記補助導電層の形状は、特に限定されるものではなぐたと えば、櫛型電極のような形状としてもよい。
[0138] このように、本実施形態の TFT基板 2001は、製造工程の工程数を削減することに よって、製造コストを大幅に低減でき、また、チャンネル部 2041の n型酸化物半導体 層 2040の上部が、保護用絶縁膜 2070により保護されているので、長期間安定して 作動することができる。さらに、保護用絶縁膜 2070が形成されているので、 TFT基 板 2001に、有機 EL材料，電極及び保護膜を設けることにより、有機電界発光装置 を容易に得ることができる。また、金属層 2060からなるソース電極用補助電極 2531 , ドレイン電極用補助電極 2541,ソース配線用補助配線 2551及びドレイン配線用 補助配線 2561によって、ソース電極 2053, ドレイン電極 2054,ソース配線 2055及 びドレイン配線 2056の電気抵抗を低減することができ、信頼性を向上させることがで きるとともに、エネルギー効率の低下を抑制することができる。
[0139] [第六実施形態に力かる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 3枚のマスクを使用する方法であり、請求 項 20に対応する。
図 31は、本発明の第六実施形態にカゝかる TFT基板の製造方法を説明するための 概略フローチャート図を示して 、る。
図 31【こお!ヽて、まず、基板 2010上【こ、第一のマスク 2022を用!ヽて、ゲート電極 2 021及びゲート配線 2022を形成する（ステップ S2011)。
なお、ステップ S2011における第一のマスク 2022を用いた処理は、第一実施形態 のステップ S2001における第一のマスク 2022を用いた処理と同様である。
[0140] 次に、図 31に示すように、ガラス基板 2010,ゲート電極 2023及びゲート配線 202 4上に、ゲート絶縁膜 2030、第一の酸ィ匕物層として n型酸ィ匕物半導体層 2040、第 二の酸化物層として酸化物導電体層 2050及び第二のレジスト 2061が順次積層さ れ (ステップ S2012)、第二のマスク 2052によって、第二のレジスト 2051が所定の形 状に形成される。
次に、第二のマスク 2052を用いた処理について、図面を参照して説明する。
[0141] (第二のマスクを用いた処理）
図 32は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第二のマスク を用いた処理を説明するための概略図である。 (a)はゲート絶縁膜成膜 Zn型酸ィ匕 物半導体層成膜 Z酸ィ匕物導電体層成膜 Zレジスト塗布された断面図を示している。 (b)は露光 Z現像された断面図を示している。
図 32 (a)において、まず、グロ一放電 CVD (化学蒸着法)法により、ガラス基板 201 0、ゲート電極 2023及びゲート配線 2024上に、窒化シリコン（SiN )膜であるゲート
X
絶縁膜 2030が膜厚約 300nm堆積する。なお、本実施形態では、放電ガスとして、 S iH— NH— N系の混合ガスを用いる。
4 3 2
[0142] 次に、ゲート絶縁膜 2030上に、酸化スズ一酸化亜鉛（SnO： ZnO=約 65 : 35wt
2
%)ターゲットを用いて、高周波スパッタリング法により、酸素約 15%、アルゴン約 85 %、基板温度約 200°Cの条件で厚み約 lOOnmの n型酸化物半導体層 2040が形成 される。
続いて、 n型酸化物半導体層 2040上に、酸化インジウム—酸化スズ—酸化亜鉛 (I n O： SnO： ZnO=約 60 : 20 : 20wt%)ターゲットを用いて、高周波スパッタリング
2 3 2
法により、酸素約 1%、アルゴン約 99%の条件で厚み約 150nmの n型酸化物半導 体層 2050が形成される。
[0143] 次【こ、図 32 (b)【こ示す Jう【こ、第二のマスク 2052【こ って、第二のレジス卜 2051を 所定の形状に形成する。第二のレジスト 2051は、ソース電極 2053,ドレイン電極 20 54,ソース配線 2055,ドレイン配線 2056及び画素電極 2057を覆う形状に形成され る。
[0144] 図 33は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第二のエッチング された断面図を示している。 (b)は第二のレジスト剥離された断面図を示している。 図 33 (a)において、第二のレジスト 2051を用いて、酸化物導電体層 2050に対し て第二のエッチングを行い、所望するソース電極 2053、ドレイン電極 2054、ソース 配線 2055、ドレイン配線 2056及び画素電極 2057が形成される（図 31のステップ S 2013)。ここで、 n型酸化物半導体層 2040は、蓚酸水溶液にてエッチングされる。 上記エッチングによって、ゲート電極 2023の上方の n型酸化物半導体層 2040に チャンネル部 2041が形成される。これ〖こより、 TFT基板 2001aは、チャンネルエッチ ング型と呼ばれる。
[0145] 次に、図 33 (b)に示すように、第二のレジス 2051を全てアツシングすると、ソース電 極 2053、ドレイン電極 2054、ソース配線 2055、ドレイン配線 2056及び画素電極 2 057力 S露出する。図 33 (b)に示す、ドレイン電極 2054、チャンネノレ咅 2041、ソース 電極 2053、ソース配線 2055及び画素電極 2057は、図 34における H—H断面を示 している。図 33 (b)に示すドレイン配線 56は、図 34における I—I断面を示している。 [0146] 次に、図 31〖こ示すよう〖こ、 n型酸化物半導体層 2040、ドレイン電極 2054、ソース 電極 2053、ソース配線 2055、画素電極 2057及びドレイン配線 2056上に、保護用 絶縁膜 2070及び第三のレジスト 2071が順次積層され (ステップ S2014)、第三のハ ーフトーンマスク 2072及びハーフトーン露光によって、第三のレジスト 2071が所定 の形状に形成される（ステップ S2015)。
次に、第三のハーフトーンマスク 2072を用いた処理について、説明する。
[0147] (第三のハーフトーンマスクを用いた処理）
図 35は、本発明の第六実施形態にカゝかる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は保護用絶縁膜成膜 Zレジスト塗布された断面図を示している。 (b)はハーフトーン露光 Z現像された断 面図を示している。
図 35 (a)において、まず、画素電極 2057の露出した TFT基板 2001aに、グロ一放 電 CVD法により、窒化シリコン (SiNx)膜である保護用絶縁膜 2070が膜厚約 200η m堆積する。放電ガスとしては、 SiH -NH— N系の混合ガスを用いる。次に、保
4 3 2
護用絶縁膜 2070上に、第三のレジスト 2071が積層される (ステップ S2014)。
[0148] 次に、図 35 (b)に示すように、第三のハーフトーンマスク 2072及びハーフトーン露 光によって、第三のレジスト 2071を所定の形状に形成する (ステップ S2015)。第三 のレジスト 2071は、ゲート配線パッド 2025上を除く全ての保護用絶縁膜 2070を覆 い、かつ、ハーフトーンマスク部 2721によって、ドレイン配線パッド 2058及び画素電 極 2057を覆う部分が他の部分より薄い形状に形成される。
[0149] 図 36は、本発明の第六実施形態に力かる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第三のエッチング された断面図を示している。 (b)は第三のレジストの再形成された断面図を示してい る。
図 36 (a)において、第三のエッチングとして、まず、ゲート配線パッド 2025上の保 護用絶縁膜 2070が、 CHF (CF , CHFガスなど）を用いて、ドライエッチングされる
4 3
。次に、塩酸，塩酸第二鉄系エツチャント， HBr (臭化水素），王水などで n型酸化物 半導体層 40がエッチングされる（ステップ S2016)。 次に、図 36 (b)に示すように、第三のレジスト 2071のうち、薄く形成された部分 (画 素電極 2057及びドレイン配線パッド 2058上の部分）がアツシングされ、第三のレジ スト 71が再形成される。
[0150] 図 37は、本発明の第六実施形態に力かる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第四のエッチング された断面図を示している。 (b)は第三のレジスト剥離された断面図を示している。 図 37 (a)において、再形成された第三のレジスト 2071及び CHF (CF , CHFガス
4 3 など）を用いて、画素電極 2057及びドレイン配線パッド 2058上の保護用絶縁膜 20 70,並びに，ゲート配線パッド 2025上のゲート絶縁膜 2030が選択的にドライエッチ ングされ、画素電極 2057,ドレイン配線パッド 2058及びゲート配線パッド 2025が露 出される（ステップ S2017)。
[0151] 次に、再形成された第三のレジスト 2071がアツシングされると、図 38に示すように、 基板 2010上に、画素電極 2057、ドレイン配線パッド 2058及びゲート配線パッド 20 25上を除き、保護用絶縁膜 2070が露出する。図 37 (b)に示す、ドレイン電極 2054 、チャンネル部 2041、ゲート電極 2023、ソース電極 2053、ソース配線 2055及び画 素電極 2057は、図 38における J J断面を示している。図 37 (b)に示すドレイン配線 ノ ッド 2058は、図 38における K—K断面を示している。図 37 (b)に示すゲート配線 パッド 25は、図 38における L—L断面を示している。
[0152] このように、本実施形態の TFT基板 2001aの製造方法によれば、製造工程の工程 数を削減することによって、製造コストを大幅に低減できる。また、 TFT基板 2001aは 、チャンネル部 2041の n型酸ィ匕物半導体層 2040の上部力 保護用絶縁膜 2070に より保護されているので、長期間安定して作動することができる。さらに、保護用絶縁 膜 2070が形成されているので、 TFT基板 2001aに、有機 EL材料，電極及び保護 膜を設けることにより、有機電界発光装置が容易に得られる。
[0153] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 2001a 【ま、請求項 1、 14、 15、 16、 17、 19に対応する。
[0154] TFT基板 2001aは、 TFT基板 2001と比べると、図 37 (b)に示すように、ソース配 線 2055、ドレイン配線 2056、ソース電極 2053及びドレイン電極 2054上に、金属層 2060からなるソース配線用補助配線 2551、ドレイン配線用補助配線 2561、ソース 電極用補助電極 2531及びドレイン電極用補助電極 2541が形成されていない点が 相違する。すなわち、上述した第六実施形態の製造方法により三枚のマスク (第一の マスク 2022、第二のマスク 2052及び第三のハーフトーンマスク 2072)で製造される ので、 TFT基板 2001より製造工程が削減され、生産効率の向上及び製造原価のコ ストダウンを図ることができる。
[0155] このように、本実施形態の TFT基板 2001aは、 TFT基板 2001とほぼ同等の効果（ 補助導電層による効果を除く）を有しつつ、 TFT基板 2001より製造工程が削減され るので、生産効率がさらに向上し、製造原価のコストダウンを図ることができる。
[0156] 上述したように、本発明の請求項 14〜21によれば、三枚のマスクを用いて、補助 導電層及び保護用絶縁膜を有する TFT基板を製造することができ、マスク数が削減 され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウ ンを図ることができる。また、チャンネル部の第一の酸ィ匕物層の上部が、保護用絶縁 膜により保護されているので、 TFT基板は、長期間安定して作動することができる。ま た、補助導電層により各配線や電極の電気抵抗が低減されるので、信頼性が向上す るとともに、エネルギー効率の低下を抑制することができる。
[0157] [第七実施形態に力かる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 3枚のマスクを使用する方法であり、請求 項 36に対応する。
図 39は、本発明の第七実施形態にカゝかる TFT基板の製造方法を説明するための 概略フローチャート図を示して 、る。
図 39【こお!ヽて、まず、基板 3010上【こ、第一のマスク 3022を用!ヽて、ゲート電極 3 023及びゲート配線 3024が形成される（ステップ S3001)。
次に、第一のマスク 3022を用いた処理について、図面を参照して説明する。
[0158] (第一のマスクを用いた処理）
図 40は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第一のマスク を用いた処理を説明するための概略図である。 (a)は処理前のガラス基板の断面図 を示している。（b)はメタル成膜された断面図を示している。（c)はレジスト塗布された 断面図を示している。（d)は露光 z現像 Z第一のエッチング Zレジスト剥離され、ゲ ート電極及びゲート配線が形成された断面図を示している。
図 40 (a)において、まず、透光性のガラス基板 3010が用意される。
なお、 TFT基板 3001の基材となる板状部材は、上記ガラス基板 3010に限定され るものではなぐたとえば、榭脂製の板状部材ゃシート状部材などでもよい。
[0159] 次に、図 40 (b)に示すように、ガラス基板 3010にメタル成膜を行い、ゲート電極'配 線用薄膜 (ゲート電極及びゲート配線用薄膜) 3020が形成される。
本実施形態では、ガラス基板 3010上に、 A1と Moがこれらの順に高周波スパッタリ ング法を用いて、積層する。そして、膜厚約 250nm及び 50nmの金属薄膜が、それ ぞれ形成される。次に、酸化インジウム—酸化スズ—酸ィ匕サマリウム（一般的に、 ITS mOと呼ばれる。 In O： SnO： Sm O =約 90 : 7 : 3wt%)からなるスパッタリングタ
2 3 2 2 3
一ゲットを用いて、膜厚約 lOOnmの薄膜が形成され、 AlZMoZlTSmO力もなるゲ ート電極'配線用薄膜 3020が形成される。
[0160] 次に、図 40 (c)に示すように、ゲート電極 ·配線用薄膜 3020上に、第一のレジスト 3 021が塗布される。
[0161] 次に、図 40 (d)に示すように、第一のマスク 3022を用いて、ホトリソグラフィ一法に より、所定の形状にレジスト（図示せず)が形成される。次に、 ITSmO薄膜は、蓚酸 水溶液を用いてエッチングされる。金属薄膜は、混酸 (一般的に、 PANと呼ばれてい る。）を用いてエッチングされ、所定の形状のゲート電極 3023及びゲート配線 3024 が形成される（図 41参照）。図 40 (d)に示すゲート電極 3023及びゲート配線 3024 は、図 41における A— A断面及び B— B断面を示している。ここで、 ITSmOは、混酸 を用いてもエッチング可能である。したがって、この混酸を用いて ITSmOと金属薄膜 を一括エッチングしてもよ 、。
[0162] また、ゲート電極'配線用薄膜 3020の形成後、熱処理を施し A1の抵抗を下げるとと もに、 ITSmOを結晶化させてもよい。すなわち、 ITSmOは結晶化すると、蓚酸系ェ ツチング液や混酸に溶解しなくなるので、 AlZMo層を保護することができる。
[0163] さらに、 ITSmOなどの酸ィ匕物導電膜をゲート配線 3024の表面に形成することによ り、ゲート配線パッド 3025が形成された際、ゲート配線 3024に使用した金属表面が 露出しない。これにより、信頼性の高い接続が可能となる。すなわち、ゲート絶縁膜 3 030に、ゲート配線パッド 3025を形成するためのスルーホール（開口部）を形成する 際、ゲート絶縁膜 3030として SiN , SiON , SiOなどの絶縁物が使用される。そし
X X 2
て、 CHF (CF， CHFなど）を用いたリアクティブイオンエッチング法によりスルーホ
4 3
ールが形成されると、 ITSmOなどの酸化物導電膜が、金属薄膜 (AlZMo層）の保 護膜 (金属層保護用酸化物導電体層とも呼ばれる。 )にもなる。
[0164] なお、 ITSmOに代わる材料として、 ITOにランタノイド系元素を含有させた材料や 、 ITOに Mo, W (タングステン)などの高融点金属酸ィ匕物を添加した材料、等が使用 される。添加量は、全金属元素に対して、約 10原子％以下、好ましくは、約 1〜5原 子％がよい。約 10原子％を超えると、結晶化しなくなり、蓚酸水溶液や混酸に溶解 する。また、膜厚は、約 20nm〜500nm、好ましくは約 30nm〜300nmとするとよい 。膜厚が約 20nm未満である膜は、ピンホールを有し、保護膜として機能しない場合 がある。一方、膜厚が約 500nmを超える膜は、成膜やエッチングに、多くの時間を必 要とし、その製造時間は長くなる。このため、その製造は、効率的でなぐまた、経済 的でない。
[0165] 次に、図 39に示すように、ガラス基板 3010,ゲート電極 3023及びゲート配線 302 4上に、ゲート絶縁膜 3030,第一の酸ィ匕物層として n型酸ィ匕物半導体層 3040,第 二の酸化物層として酸化物導電体層 3050,補助導電層として金属層 3060及び第 二のレジスト 3061が順次積層され (ステップ S3002)、第二のハーフトーンマスク 30 62及びノヽーフ露光によって、第二のレジスト 3061が所定の形状に形成される (ステ ップ S 3003)。
次に、第二のハーフトーンマスク 3062を用いた処理について、図面を参照して説 明する。
[0166] (第二のハーフトーンマスクを用いた処理）
図 42は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)はゲート絶縁膜成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Z金属層成膜 Zレジスド塗布さ れた断面図を示している。 (b)はハーフトーン露光 Z現像された断面図を示している 図 42 (a)において、まず、グロ一放電 CVD (化学蒸着法)法により、ガラス基板 301
0,ゲート電極 3023及びゲート配線 3024上に、窒化シリコン（SiN )膜であるゲート
X
絶縁膜 3030が膜厚約 300nm堆積する。なお、本実施形態では、放電ガスとして、 S iH -NH -N系の混合ガスを用いる。
4 3 2
[0167] 次に、ゲート絶縁膜 3030上に、酸化インジウム一酸ィ匕亜鉛一酸ィ匕ガリウム (In O：
2 3
ZnO :Ga O =約 70: 3 : 27wt%)ターゲットを用いて、高周波スパッタリング法により
2 3
、酸素約 10%、アルゴン約 90%、基板温度が約 200°Cを超えない条件で (すなわち 、n型酸ィ匕物半導体層 3040を結晶化させない条件で)厚み約 lOOnmの n型酸ィ匕物 半導体層（活性層） 3040が形成される。なお、この n型酸化物半導体層 3040のエネ ルギーギャップは、約 3. 6eVであった。
[0168] 次に、 n型酸化物半導体層 3040上に、酸化インジウム—酸化亜鉛—酸化スズ (In
2
O： ZnO: SnO =約 60: 20 : 20wt%)ターゲットを用いて、高周波スパッタリング法
3 2
により、酸素約 1%、アルゴン約 99%、さらに、酸化物導電体層 50を結晶化させない 条件で、厚み約 150nmの酸化物導電体層 3050が形成される。なお、この酸化物導 電体層 3050のエネルギーギャップは、約 3. 2eVであった。
[0169] 次に、酸化物導電体層 3050上に、補助導電層となる金属層（MoZAlZMoZlZ O薄膜） 3060力 厚さ約 450nm(MoZAlZMoZlZO層がそれぞれ厚さ約 50nm /200nm/50nm/150nm)に成膜される。すなわち、まず、酸化物導電体層 305 0上に、 MoZAlZMo層が室温で成膜される。続いて、 MoZAlZMo層上に、酸化 インジウム一酸化亜鉛 (In O： ZnO=約 90: 10wt%)ターゲットを用いて、高周波ス
2 3
パッタリング法により、酸素約 1%、アルゴン約 99%の条件で厚み約 150nmの酸化 物保護膜 (金属層保護用酸化物導電体層とも呼ばれる。本実施形態では、 IZO薄膜 。；)が形成される。なお、金属層 3060は、 MoZAlZMoの積層膜に限定されるもの ではなぐたとえば、 TiZAlZTiなどの金属薄膜の積層膜を使用してもよい。また、 A
1, Mo, Ag, Cuなどの金属や合金の単層又は多層の積層膜を使用してもよい。 次に、金属層 3060上に、第二のレジスト 3061が積層される（ステップ S3002)。
[0170] 次に、図 42 (b)に示すように、第二のハーフトーンマスク 3062及びハーフトーン露 光によって、第二のレジスト 3061が所定の形状に形成される（図 39のステップ S300 3)。第二のレジスト 3061は、ゲート電極 3023,ソース電極 3053,ドレイン電極 305 4,ソース配線 3055,ドレイン配線 3056及び画素電極 3057の上方を覆い、かつ、 ハーフトーンマスク部 3621によって、チャンネル部 3041の上方を覆う部分が他の部 分より薄い形状に形成される。
[0171] 図 43は、本発明の第七実施形態に力かる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第二のエッチング Z第三のエッチングされた断面図を示している。 (b)は第二のレジストの再形成され た断面図を示している。
図 43 (a)において、第二のレジスト 3061及び混酸を用いて、金属層（MoZAlZ Mo/lZO層） 3060に対して第二のエッチングが行われる。次に、第二のレジスト 30 61及び蓚酸水溶液を用 V、て、酸化物導電体層 3050及び n型酸化物半導体層 304 0に対して第三のエッチングが行われる。これらのエッチングによって、所望するソー ス配線 3055,ドレイン配線 3056及び画素電極 3057が形成されるとともに、後述す る補助配線が形成される（図 39のステップ S3004)。
なお、上記第二及び第三のエッチングによって、ソース電極 3053及びドレイン電極 3054を隔てる空隙は形成されないが、ソース電極 3053,ドレイン電極 3054及び後 述する補助電極の外郭の一部が形成される。
[0172] 次に、図 43 (b)に示すように、上記第二のレジスト 3061を再形成する（図 39のステ ップ S3005)。すなわち、まず、図 43 (b)【こ示すよう【こ、第二のレジスト 3061のうちノヽ ーフトーン露光により薄く形成されたチャンネル部 3041上のレジストがアツシングさ れ、第二のレジスト 3061が再形成される。
次に、再形成された第二のレジスト 3061を用いて、ゲート電極 3023の上方の金属 層 3060及び酸化物導電体層 3050が選択的にエッチングされ、ソース電極 3053及 びドレイン電極 3054が形成されるとともに、金属層 3060からなる補助電極が形成す る（図 39のステップ S3005)。
[0173] 次に、ソース電極 3053及びドレイン電極 3054を形成する処理について、図面を 参照して説明する。 図 44は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第四のエッチング Z第五のエッチングされた断面図を示している。 (b)は第二のレジスト剥離された断 面図を示している。
図 44 (a)において、再形成された第二のレジスト 3061及び混酸を用いて、ゲート 電極 3023の上方の金属層 3060に対して第四のエッチングが行われる。次に、再形 成された第二のレジスト 3061及び蓚酸水溶液を用いて、酸化物導電体層 3050に 対して第五のエッチングが選択的に行われる（すなわち、チャンネル部 3041となる n 型酸ィ匕物半導体層 3040を溶解させることなくエッチングする。 )0上記エッチングに よって、ゲート電極 3023の上方の n型酸化物半導体層 3040にチャンネル部 3041 が形成される。これにより、 TFT基板 3001は、チャンネルエッチング型と呼ばれる。
[0174] ここで、好ましくは、上記エッチングを行う前に、（たとえば、 200°C以上 350°C以下 で) n型酸化物半導体層 3040が加熱され、結晶化するとよい。すなわち、本実施形 態の n型酸化物半導体層 3040として用 、た酸化インジウム―酸化亜鉛 -酸化ガリゥ ム（In O： Ga O： ZnO=約 70 : 27 : 3wt%)は、アモルファス状態（結晶化されてい
2 3 2 3
ない状態)では、蓚酸水溶液によりエッチングされるが、結晶化させると、蓚酸水溶液 や混酸によりエッチングされることはない。これにより、上方に存在する酸化物導電体 層 3050をエッチングする薬液 (本実施形態では、蓚酸水溶液）に対して、 n型酸ィ匕 物半導体層 3040が耐性を有するようになるので、チャンネル部 3041となる n型酸ィ匕 物半導体層 3040が浸食されるといった不具合を防止することができる。さらに、 n型 酸ィ匕物半導体層 3040 (活性層）は、結晶化されることにより、安定した半導体特性を 示すようになる。
[0175] また、 n型酸化物半導体層 3040の形成に用いた酸化インジウム一酸化亜鉛 酸 化ガリウム（In O： Ga O： ZnO=約 70 : 27 : 3wt%)ターゲットにおいて、酸化亜鉛
2 3 2 3
の添加量は、約 l〜6wt%が好適であり、約 2〜5wt%がより好適である。この理由は 、約 lwt%未満では、キヤリヤー濃度が低下しない場合があり、約 6wt%を超えるとキ ャリヤー濃度が低下しなくなったり、結晶化せず混酸への耐性が無くなつたりするから である。 [0176] また、本実施形態の酸化物導電体層 3050として用いた酸化インジウム—酸化スズ 一酸化亜鉛（In O： SnO： ZnO=約 60 : 20 : 20wt%)薄膜は、 350°Cの加熱でも
2 3 2
結晶化しない。この酸ィ匕物導電体層 3050は結晶化させないほうがよぐこれにより、 蓚酸水溶液でのエッチングが可能となる。また、上記組成を有する酸化物導電体層 3 050は、結晶化されなくても、混酸によりエッチングされることはない。すなわち、酸ィ匕 物導電体層 3050は、画素電極 3057上の金属層 3060をエッチングする液（混酸） に対して耐性があり、一方、結晶化された n型酸ィ匕物半導体層 3040に影響を与えな V、エッチング液 (蓚酸水溶液)で、エッチングできるなどの選択エッチング特性を有し ている。また、酸化物導電体層 3050は、所定のエッチング液 (蓚酸水溶液）により、 結晶化されていない n型酸ィ匕物半導体層 3040とともにエッチングされ、かつ、結晶 化された n型酸化物半導体層 3040が耐性を有するエッチング液 (蓚酸水溶液）によ り、エッチングされると 、つた選択エッチング特性を有して 、ることが重要である。
[0177] なお、上記の n型酸ィ匕物半導体層 3040の ACホール測定 (東陽テク-力社製の R ESITEST (商品名）を用いた測定)を行ったところ、キヤリヤー濃度：10+14Zcm3、 移動度： 30cm2ZV' secであった。また、酸化物導電体層 3050の ACホール測定を 行ったところ、キヤリヤー濃度： 10+2°/cm3、移動度： 38cm2ZV' secであった。この ように活性層の移動度が 30cm2ZV' sec以上あり、通常のアモルファスシリコンの移 動度 0. 1〜： Lcm2ZV' secに比較して大きな移動度を有しており、スイッチング素子 として非常に有用である。また、 n型酸化物半導体層 3040及び酸化物導電体層 30 50の材料は、上記材料に限定されるものではな!/、。
[0178] 次に、図 44 (b)に示すように、再形成された第二のレジスト 3061を全てアツシング すると、ソース電極 3053上，ドレイン電極 3054上，ソース配線 3055上，ドレイン配 線 3056上及び画素電極 3057上に形成された、金属層 3060からなる補助導電層 ( 補助配線及び補助電極 (画素電極 3057上の金属層 3060は、後にエッチングされる 。））が露出する。すなわち、金属層 3060からなるソース電極用補助電極 3531,ドレ イン電極用補助電極 3541,ソース配線用補助配線 3551,ドレイン配線用補助配線 3561が露出する（図 45参照）。図 44 (b)に示す、ドレイン電極 3054,チャンネル部 3041,ソース電極 3053,ソース酉己線 3055及び画素電極 3057は、図 45における C —C断面を示している。図 44 (b)に示すドレイン配線 3056は、図 45における D— D 断面を示している。
[0179] 次に、図 39に示すように、露出したゲート絶縁膜 3030及び n型酸ィ匕物半導体層 3 040上、並びに、ソース配線 3055, ドレイン配線 3056,ソース電極 3053,ドレイン 電極 3054及び画素電極 3057上に形成された金属層 3060上に、保護用絶縁膜 30 70及び第三のレジスト 3071が順次積層され (ステップ S3006)、第三のマスク 3072 を用いて、第三のレジスト 3071が所定の形状に形成される (ステップ S3007)。 次に、第三のマスク 3072を用いた処理について、説明する。
[0180] (第三のマスクを用いた処理）
図 46は、本発明の第七実施形態に力かる TFT基板の製造方法の、第三のマスク を用いた処理を説明するための概略図である。 (a)は保護用絶縁膜成膜 Zレジスト 塗布された断面図を、 (b)は露光 Z現像された断面図を示している。
図 46 (a)において、まず、チャンネル部 3041力形成された TFT基板 3001に、グロ 一放電 CVD法により、窒化シリコン (SiNx)膜である保護用絶縁膜 3070が膜厚約 2 OOnm堆積する。放電ガスとしては、 SiH— NH— N系の混合ガスを用いる。次に
4 3 2
、保護用絶縁膜 3070上に、第三のレジスト 3071が積層される (ステップ S3006)。
[0181] 次に、図 46 (b)に示すように、第三のマスク 3072によって、第三のレジスト 3071力 ^ 所定の形状に形成される（ステップ S3007)。第三のレジスト 3071は、画素電極 305 7, ドレイン配線パッド 3058及びゲート配線パッド 3025上を除く全ての保護用絶縁 膜 3070を覆う形状に形成される。
図 47は、本発明の第七実施形態にカゝかる TFT基板の製造方法の、第三のマスク を用いた処理を説明するための概略図である。 (a)は第六のエッチングされた断面図 を示している。 (b)は第七のエッチングされた断面図を示している。
図 47 (a)において、第六のエッチングとして、第三のレジスト 3071及び CHF (CF
4
, CHFガスなど）を用いて、画素電極 3057及びドレイン配線パッド 3058上の保護
3
用絶縁膜 3070、並びに、ゲート配線パッド 3025上の保護用絶縁膜 3070がドライエ ツチングされ（図 39のステップ S3008)、画素電極 3057及びドレイン配線パッド 305 8上の金属層 3060が露出される。なお、ゲート配線パッド 3025上にはゲート絶縁膜 3030及び保護用絶縁膜 3070が積層されており、上記第六のエッチングによっては 、通常、ゲート配線パッド 3025は露出しない。
[0182] 次に、図 47 (b)に示すように、第七のエッチングとして、第三のレジスト 3071及び 混酸を用いて、画素電極 3057及びドレイン配線パッド 3058上の金属層 3060がェ ツチングされ（図 39のステップ S3009)、画素電極 3057及びドレイン配線パッド 305 8が露出される。ここで、画素電極 3057上の金属層 3060をエッチングし、画素電極 3057を露出させることにより、透明画素電極が形成される。
[0183] 図 48は、本発明の第七実施形態に力かる TFT基板の製造方法の、第三のマスク を用いた処理を説明するための概略図である。 (a)は第八のエッチングされた断面図 を示している。 (b)は第三のレジスト剥離された断面図を示している。
図 48 (a)において、第八のエッチングとして、第三のレジスト 3071及び CHF (CF
4
, CHFガスなど）を用いて、ゲート配線パッド 3025上の保護用絶縁膜 3070及びゲ
3
ート絶縁膜 3030がドライエッチングされ、ゲート配線パッド 3025が露出する（図 39の ステップ S 3010)。
[0184] 次に、第三のレジスト 3071をアツシングすると、図 491に示すように、基板 3010上 に、画素電極 3057, ドレイン配線パッド 3058及びゲート配線パッド 3025上を除き、 保護用絶縁膜 3070が露出する。図 48 (b)に示す、ドレイン電極 3054,チャンネル 部 3041,ゲート電極 3023,ソース電極 3053,ソース配線 3055及び画素電極 305 7は、図 49における E—E断面を示している。図 48 (b)に示すドレイン配線パッド 58 は、図 49における F—F断面を示している。図 48 (b)に示すゲート配線パッド 25は、 図 49における G— G断面を示している。
[0185] このように、本実施形態の TFT基板 3001の製造方法によれば、製造工程の工程 数を削減することによって、製造コストを大幅に低減できる。また、 TFT基板 3001は 、チャンネル部 3041の n型酸ィ匕物半導体層 3040の上部力 保護用絶縁膜 3070に より保護されているので、長期間安定して作動することができる。さらに、通常、 n型酸 化物半導体層 3040力 所定の位置（チャンネル部 3041,ソース配線 3055,ドレイ ン配線 3056,ソース電極 3053,ドレイン電極 3054及び画素電極 3057に対応する 所定の位置）にのみ形成されることとなるので、ゲート配線 3024どうしが干渉する（ク ロストーク）といった心配を排除することができる。さらに、保護用絶縁膜 3070が形成 されているので、 TFT基板 3001に、有機 EL材料，電極及び保護膜を設けることに より、有機電界発光装置が容易に得られる。
[0186] また、金属層 3060からなるソース電極用補助電極 3531,ドレイン電極用補助電極 3541,ソース配線用補助配線 3551及びドレイン配線用補助配線 3561を形成する ことにより、ソース電極 3053,ドレイン電極 3054,ソース配線 3055及びドレイン配線 3056の電気抵抗を低減することができる。これにより、信頼性を向上させることがで きるとともに、エネルギー効率の低下を抑制することができる。
[0187] なお、本実施形態では、ガラス基板 3010上に、ゲート電極 ·配線用薄膜 3020及び 第一のレジスト 3021が積層され、さらに、ゲート絶縁膜 3030, n型酸化物半導体層 3040,酸ィ匕物導電体層 3050,金属層 3060及び第二のレジス卜 3061力 S積層され、 さらに、保護用絶縁膜 3070及び第三のレジスト 3071が積層されるが、これに限定さ れるものではない。たとえば、各層間に (たとえば、本実施形態の機能や効果を損な わない、あるいは、他の機能や効果などを補助する)他の層を介して積層されてもよ い。このことは、後述する実施形態についても同様である。
[0188] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 3001は 、請求項 1、 22, 23, 24, 25, 26, 27, 28, 29, 33, 34に対応する。
[0189] TFT基板 3001は、図 48 (b)及び図 49に示すように、ガラス基板 3010と、このガラ ス基板 3010上に形成されたゲート電極 3023及びゲート配線 3024と、ガラス基板 3 010,ゲート電極 3023及びゲート配線 3024上に形成されたゲート絶縁膜 3030と、 少なくともゲート電極 3023上のゲート絶縁膜 3030上に、形成された n型酸ィ匕物半導 体層 3040と、 n型酸化物半導体層 3040上にチャンネル部 3041によって隔てられて 形成された酸化物導電体層 3050を具備している。すなわち、第一の酸化物層として 、 n型酸化物半導体層 3040を設け、第二の酸ィ匕物層として、酸化物導電体層 3050 を設けてある。このよう〖こすると、 TFTの活性層として n型酸ィ匕物半導体層 3040を使 用することにより、電流が安定して流れるので、 TFT基板 3001は、電流制御により作 動させる有機電界発光装置にとって有用である。また、チャンネル部 3041,ソース電 極 3053及びドレイン電極 3054が容易に形成される。 [0190] また、 TFT基板 3001は、酸化物導電体層 3050によって、ソース配線 3055, ドレ イン配線 3056,ソース電極 3053,ドレイン電極 3054及び画素電極 3057が形成さ れている。すなわち、上述した第七実施形態の製造方法により三枚のマスク (第一の マスク 3022,第二のハーフトーンマスク 3062,第三のマスク 3072)で製造されるの で、製造工程が削減される。これにより、生産効率が向上し、製造原価のコストダウン を図ることができる。さらに、 TFT基板 3001は、酸化物導電体層 3050によって、画 素電極 3057及びソース配線 3055に加え、ドレイン配線 3056,ソース電極 3053及 びドレイン電極 3054が形成されているので、ソース配線 3055,ドレイン配線 3056, ソース電極 3053, ドレイン電極 3054及び画素電極 3057を効率よく製造することが できる。
[0191] さらに、 TFT基板 3001は、 TFT基板 3001の上方が保護用絶縁膜 3070によって 覆われ、かつ、保護用絶縁膜 3070が、各画素電極 3057,ドレイン配線パッド 3058 及びゲート配線パッド 3025に対応する位置に、画素電極 3057,ドレイン配線パッド 3058及びゲート配線パッド 3025を露出させるための開口部を有している。すなわち 、露出した画素電極 3057,ドレイン配線パッド 3058及びゲート配線パッド 3025の上 方を除く TFT基板 3001の上方は、通常、全て保護用絶縁膜 3070で覆われている。 このよう〖こすると、チャンネル部 3041の n型酸ィ匕物半導体層 3040の上部力 保護用 絶縁膜 3070により保護されているので、 TFT基板 3001は、長期間安定して作動す ることができる。また、 TFT基板 3001自体が保護用絶縁膜 3070を備えた構造となる ので、液晶や有機 EL材料などを利用した表示手段や発光手段を容易に製造可能な TFT基板 3001を提供することができる。
[0192] また、 TFT基板 3001は、画素電極 3057力 n型酸化物半導体層 3040と酸化物 導電体層 3050との積層膜よりなっている。このよう〖こすると、積層膜を透明とすること ができるので、光による誤動作を防止することができる。
[0193] さらに、 TFT基板 3001は、酸化物導電体層 3050の下層に、 n型酸化物半導体層 3040が形成されており、酸化物導電体層 3050及び n型酸化物半導体層 3040を透 明とすることができるので、光による誤動作をより確実に防止することができる。
[0194] また、 n型酸化物半導体層 3040及び酸化物導電体層 3050のエネルギーギャップ を、 3. OeV以上としてあり、エネルギーギャップを 3. OeV以上とすることにより、光に よる誤動作を防止することができる。
[0195] また、 TFT基板 3001は、ソース配線 3055, ドレイン配線 3056,ソース電極 3053 及びドレイン電極 3054上に、金属層 3060からなるソース配線用補助配線 3551,ド レイン配線用補助配線 3561,ソース電極用補助電極 3531及びドレイン電極用補助 電極 3541力形成されて!ヽる。このようにすると、各酉己線 3055, 3056や電極 3053, 3054の電気抵抗を低減することができ、信頼性を向上させることができるとともに、ェ ネルギー効率の低下を抑制することができる。
[0196] また、 TFT基板 3001は、 n型酸化物半導体層 3040が、チャンネル部 3041,ソー ス配線 3055,ドレイン配線 3056,ソース電極 3053,ドレイン電極 3054及び画素電 極 3057に対応する所定の位置に形成されている。すなわち、通常、上記所定の位 置を除く領域の全ての n型酸ィ匕物半導体層 3040は、エッチングにより除去される。こ のようにすると、通常、 n型酸ィ匕物半導体層 3040が、所定の位置にのみ形成される こととなるので、ゲート配線 3024どうしが干渉する（クロストーク）といった心配を排除 することができる。
[0197] なお、 TFT基板 3001は、ソース電極 3053上，ドレイン電極 3054上，ソース配線 3 055上，ドレイン配線 3056上に、補助導電層を形成した構成としてあるが、この構成 に限定されるものではない。たとえば、ソース電極 3053,ドレイン電極 3054,ソース 配線 3055,ドレイン配線 3056及び画素電極 3057の少なくとも一つの上に、補助導 電層を形成した構成としてもよい。すなわち、図示してないが、画素電極 3057上の 一部に、ソース配線用補助配線 3551と接続された (金属層 3060からなる）補助導電 層を形成すると、この補助導電層によって、画素電極 3057の電気導電性及び動作 の信頼性が向上する。上記補助導電層の形状は、特に限定されるものではなぐたと えば、櫛型電極のような形状としてもよい。
[0198] このように、本実施形態の TFT基板 3001は、製造工程の工程数を削減することに よって、製造コストを大幅に低減できる。また、チャンネル部 3041の n型酸化物半導 体層 3040の上部力 保護用絶縁膜 3070により保護されているので、 TFT基板 300 1は、長期間安定して作動することができる。さらに、保護用絶縁膜 70が形成されて いるので、 TFT基板 3001に、有機 EL材料，電極及び保護膜を設けることにより、有 機電界発光装置が容易に得られる。また、金属層 3060からなるソース電極用補助電 極 3531,ドレイン電極用補助電極 3541,ソース配線用補助配線 3551及びドレイン 配線用補助配線 3561によって、ソース電極 3053, ドレイン電極 3054,ソース配線 3 055及びドレイン配線 3056の電気抵抗が低減される。これにより、信頼性が向上す るとともに、エネルギー効率の低下が抑制される。さらに、 n型酸化物半導体層 3040 力 所定の位置にのみ形成されることとなるので、ゲート配線 3024どうしが干渉する（ クロストーク）と 、つた心配を排除することができる。
[0199] [第八実施形態に力かる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 3枚のマスクを使用する方法であり、請求 項 35に対応する。
図 50は、本発明の第八実施形態にカゝかる TFT基板の製造方法を説明するための 概略フローチャート図を示して 、る。
図 50【こお!ヽて、まず、基板 3010上【こ、第一のマスク 3022を用!ヽて、ゲート電極 3 023及びゲート配線 3024が形成される（ステップ S3011)。
なお、ステップ S3011における第一のマスク 3022を用いた処理は、第七実施形態 のステップ S3001における第一のマスク 3022を用いた処理と同様である。
[0200] 次に、図 50に示すように、ガラス基板 3010,ゲート電極 3023及びゲート配線 302 4上に、ゲート絶縁膜 3030,第一の酸ィ匕物層として n型酸ィ匕物半導体層 3040,第 二の酸化物層として酸化物導電体層 3050及び第二のレジスト 3051が順次積層さ れ (ステップ S3012)、第二のハーフトーンマスク 3052及びハーフ露光によって、第 二のレジスト 3051が所定の形状に形成される（ステップ S 3013)。
次に、第二のハーフトーンマスク 3052を用いた処理について、図面を参照して説 明する。
[0201] (第二のハーフトーンマスクを用いた処理）
図 51は、本発明の第八実施形態に力かる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)はゲート絶縁膜成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Zレジスド塗布された断面図を 示している。 (b)はハーフトーン露光 z現像された断面図を示している。 図 51 (a)において、まず、グロ一放電 CVD (化学蒸着法)法により、ガラス基板 301 0,ゲート電極 3023及びゲート配線 3024上に、窒化シリコン（SiN )膜であるゲート
X
絶縁膜 3030が膜厚約 300nm堆積する。なお、本実施形態では、放電ガスとして、 S iH -NH -N系の混合ガスを用いる。
4 3 2
[0202] 次に、ゲート絶縁膜 3030上に、酸化インジウム—酸ィ匕亜鉛—酸ィ匕ガリウム (In O ：
2 3
Ga O ： ZnO=約 70 : 27 : 3wt%)ターゲットを用いて、高周波スパッタリング法により
2 3
、酸素約 10%、アルゴン約 90%、基板温度約 200°Cを超えない条件で (すなわち、 n型酸ィ匕物半導体層 3040を結晶化させない条件で)厚み約 lOOnmの n型酸ィ匕物半 導体層（活性層） 3040が形成される。
[0203] 次に、 n型酸化物半導体層 3040上に、酸化インジウム一酸化亜鉛一酸化スズ (In
2
O ： ZnO : SnO =約 60 : 20 : 20wt%)ターゲットを用いて、高周波スパッタリング法
3 2
により、酸素約 1%、アルゴン約 99%、さらに、酸化物導電体層 3050を結晶化させな V、条件で厚み約 150nmの酸化物半導体層 3050が形成される。
次に、酸化物導電体層 3050上に、第二のレジスト 3051が積層される (ステップ S3 012)。
[0204] 次に、図 51 (b)〖こ示すように、第二のハーフトーンマスク 3052及びハーフトーン露 光によって、第二のレジスト 3051が所定の形状に形成される（図 50のステップ S301 3)。第二のレジスト 3051は、ゲート電極 3023,ソース電極 3053,ドレイン電極 305 4,ソース配線 3055,ドレイン配線 3056及び画素電極 3057の上方を覆い、かつ、 ハーフトーンマスク部 3521によって、チャンネル部 3041の上方を覆う部分が他の部 分より薄い形状に形成される。
[0205] 図 52は、本発明の第八実施形態に力かる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第二のエッチング された断面図を示している。 (b)は第二のレジストの再形成された断面図を示してい る。
図 52 (a)において、第二のレジスト 3061及び蓚酸水溶液を用いて、酸化物導電体 層 3050及び n型酸化物半導体層 3040に対して第二のエッチングを行 ヽ、所望する ソース配線 3055, ドレイン配線 3056及び画素電極 3057が形成される（図 50のステ ップ S 3014)。
[0206] 次に、図 52 (b)に示すように、上記第二のレジスト 3051が再形成される。すなわち 、まず、図 52 (b)に示すように、第二のレジスト 3051のうちハーフトーン露光により薄 く形成されたチャンネル部 3041上のレジストがアツシングされ、第二のレジスト 3051 が再形成される。
次に、再形成された第二のレジスト 3051を用いて、ゲート電極 3023の上方の酸化 物導電体層 3050を選択的にエッチングし、ソース電極 3053及びドレイン電極 3054 を形成する（図 50のステップ S 3015)。
[0207] 次に、ソース電極 3053及びドレイン電極 3054を形成する処理について、図面を 参照して説明する。
図 53は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第三のエッチング された断面図を示している。 (b)は第二のレジスト剥離された断面図を示している。 図 53 (a)において、再形成された第二のレジスト 3061及び篠酸水溶液を用いて、 酸ィ匕物導電体層 3050に対して第三のエッチングが選択的に行われる（すなわち、チ ヤンネル部 3041となる n型酸ィ匕物半導体層 3040を溶解させることなくエッチングす る。 ) o上記エッチングによって、ゲート電極 3023の上方の n型酸化物半導体層 304 0にチャン才ヽノレ咅 3041力 S形成される。
[0208] ここで、好ましくは、上記エッチングを行う前に、（たとえば、 200°C以上 350°C以下 で) n型酸化物半導体層 3040を加熱し、結晶化させるとよい。すなわち、上方に存在 する酸化物導電体層 3050をエッチングする薬液 (本実施形態では、蓚酸水溶液）に 対して、結晶化された n型酸ィ匕物半導体層 3040が耐性を有するようになるので、チ ヤンネル部 3041となる n型酸ィ匕物半導体層 3040が浸食されるといった不具合を防 止することができる。また、酸化物導電体層 3050は、所定のエッチング液 (蓚酸水溶 液）により、結晶化されていない n型酸ィ匕物半導体層 3040とともにエッチングされ、か つ、結晶化された n型酸化物半導体層 3040が耐性を有するエッチング液 (蓚酸水溶 液）により、エッチングされるといった選択エッチング特性を有していることが重要であ る。
[0209] 次に、図 53 (b)に示すように、再形成された第二のレジスト 3051を全てアツシング すると、ソース電極 3053, ドレイン電極 3054,ソース配線 3055,ドレイン配線 3056 及び画素電極 3057が露出する（図 54参照）。図 53 (b)に示す、ドレイン電極 3054, チャンネル部 3041,ソース電極 3053,ソース配線 3055及び画素電極 3057は、図 54における H—H断面を示している。図 53 (b)に示すドレイン配線 56は、図 54にお ける I-I断面を示している。
[0210] 次に、図 50に示すように、露出したゲート絶縁膜 3030, n型酸化物半導体層 3040 上、並びに、ソース配線 3055,ドレイン配線 3056,ソース電極 3053,ドレイン電極 3 054及び画素電極 3057上に、保護用絶縁膜 3070及び第三のレジスト 3071が順 次積層され (ステップ S3016)、第三のマスク 3072を用いて、第三のレジスト 3071が 所定の形状に形成される (ステップ S3017)。
次に、第三のマスク 3072を用いた処理について、説明する。
[0211] (第三のマスクを用いた処理）
図 55は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第三のマスク を用いた処理を説明するための概略図である。 (a)は保護用絶縁膜成膜 Zレジスト 塗布された断面図を示している。 (b)は露光 Z現像された断面図を示している。 図 55 (a)において、まず、チャンネル部 3041が形成された TFT基板 3001aに、グ ロー放電 CVD法により、窒化シリコン (SiNx)膜である保護用絶縁膜 3070が膜厚約 200nm堆積する。放電ガスとしては、 SiH— NH— N系の混合ガスを用いる。続い
4 3 2
て、保護用絶縁膜 3070上に、第三のレジスト 3071が積層される (ステップ S3016)。
[0212] 次に、図 55 (b)に示すように、第三のマスク 3072によって、第三のレジス卜 3071力 ^ 所定の形状に形成される（ステップ S3017)。第三のレジスト 3071は、画素電極 305 7, ドレイン配線パッド 3058及びゲート配線パッド 3025上を除く全ての保護用絶縁 膜 3070を覆う形状に形成される。
図 56は、本発明の第八実施形態にカゝかる TFT基板の製造方法の、第三のマスク を用いた処理を説明するための概略図である。 (a)は第四のエッチングされた断面図 を示している。 (b)は第三のレジスト剥離された断面図を示している。 [0213] 図 56 (a)において、第四のエッチングとして、第三のレジスト 3071及び CHF (CF
4
, CHFガスなど）を用いて、画素電極 3057及びドレイン配線パッド 3058上の保護
3
用絶縁膜 3070、並びに、ゲート配線パッド 3025上の保護用絶縁膜 3070及びゲー ト絶縁膜 3030をドライエッチングし（図 50のステップ S3018)、画素電極 3057,ドレ イン配線パッド 3058及びゲート配線パッド 3025を露出させる。
[0214] 次に、図 56 (b)に示すように、第三のレジスト 3071をアツシングすると、図 57に示 すように、基板 3010上に、画素電極 3057, ドレイン配線パッド 3058及びゲート配線 ノッド 3025上を除き、保護用絶縁膜 3070が露出する。図 56 (b)に示す、ドレイン電 極 3054,チャンネル部 3041,ゲート電極 3023,ソース電極 3053,ソース配線 305 5及び画素電極 3057は、図 57における J J断面を示している。図 56 (b)に示すドレ イン配線パッド 3058は、図 57における K—K断面を示している。図 56 (b)に示すゲ ート配線パッド 3025は、図 57における L—L断面を示している。
[0215] このように、本実施形態の TFT基板 3001aの製造方法によれば、製造工程の工程 数を削減することによって、製造コストを大幅に低減できる。また、チャンネル部 3041 の n型酸ィ匕物半導体層 3040の上部が、保護用絶縁膜 3070により保護されているの で、 TFT基板 3001aは、長期間安定して作動することができる。さらに、通常、 n型酸 化物半導体層 3040力 所定の位置（チャンネル部 3041,ソース配線 3055,ドレイ ン配線 3056,ソース電極 3053,ドレイン電極 3054及び画素電極 3057に対応する 所定の位置）にのみ形成されることとなるので、ゲート配線 3024どうしが干渉する（ク ロストーク） t 、つた心配を排除することができる。
[0216] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 3001a は、請求項 1、 22、 23, 24, 25, 26、 28、 29, 33, 34に対応する。
[0217] TFT基板 3001aは、 TFT基板 3001と比べると、図 56 (b)に示すように、ソース配 線 3055,ドレイン配線 3056,ソース電極 3053及びドレイン電極 3054上に、金属層 3060からなるソース配線用補助配線 3551,ドレイン配線用補助配線 3561,ソース 電極用補助電極 3531及びドレイン電極用補助電極 3541を形成していない点が相 違する。すなわち、上述した第二実施形態の製造方法により三枚のマスク (第一のマ スク 3022,第二のマスク 3052,第三のマスク 3072)で製造されるので、 TFT基板 3 001より製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図るこ とがでさる。
[0218] このように、本実施形態の TFT基板 3001aは、 TFT基板 3001とほぼ同等の効果（ 補助導電層による効果を除く）を有しつつ、 TFT基板 3001より製造工程が削減され るので、生産効率がさらに向上し、製造原価のコストダウンを図ることができる。
[0219] [第九実施形態に力かる TFT基板の製造方法]
本実施形態の TFT基板の製造方法は、 3枚のマスクを使用する方法であり、請求 項 37, 38に対応する。
図 58は、本発明の第九実施形態にカゝかる TFT基板の製造方法を説明するための 概略フローチャート図を示して 、る。
図 58【こお!ヽて、まず、基板 3010上【こ、第一のマスク 3022を用!ヽて、ゲート電極 3 021及びゲート配線 3022が形成される（ステップ S3031)。
次に、第一のマスク 3022を用いた処理について、図面を参照して説明する。
[0220] (第一のマスクを用いた処理）
図 59は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第一のマスク を用いた処理を説明するための概略図である。 (a)は処理前のガラス基板の断面図 を示している。 (b)はメタル成膜 Z金属層保護用酸化物導電体層成膜された断面図 を示している。（c)はレジスト塗布された断面図を示している。（d)は露光 Z現像 Z第 一のエッチング Zレジスト剥離され、ゲート電極及びゲート配線が形成された断面図 を示している。
図 59 (a)において、まず、透光性のガラス基板 3010が用意される。
次に、図 59 (b)に示すように、ガラス基板 3010にメタル成膜を行い、ゲート電極'配 線用薄膜 (ゲート電極及びゲート配線用薄膜) 3020が形成される。
[0221] 本実施形態では、ガラス基板 3010上に、 A1と Moがこれらの順に高周波スパッタリ ング法を用いて、積層される。そして、膜厚約 250nm及び 50nmの金属薄膜がそれ ぞれ形成される。次に、酸化インジウム—酸化亜鉛 (IZO : In O： ZnO=約 90 : 10w
2 3
t%)からなるスパッタリングターゲットを用いて膜厚 lOOnmの金属層保護用酸ィ匕物 導電体層（適宜、酸化物保護膜と略称する。 ) 3026が形成され、 AlZMoZlZOから なるゲート電極'配線用薄膜 3020が形成される。
[0222] ここで、 IZOや ITSmOなどの透明導電膜が金属層保護用酸ィ匕物導電体層 3026と してゲート配線 3024の表面に配置される。これにより、ゲート絶縁膜 3030に開口部 3251が形成され、ゲート配線パッド 3025が形成された場合、ゲート配線 3024に使 用した金属表面が露出しない。したがって、信頼性の高い接続が可能となる。
また、ゲート絶縁膜 3030に開口部 3251を形成する場合に、ゲート絶縁膜 3030と して SiN , SiON , SiOなどの絶縁物が使用される。 CHF (CF , CHFなど）を用
X X 2 4 3 いたリアタティブイオンエッチング法により開口部 251が形成される場合、 IZOなどの 酸化物導電膜が、金属薄膜 (AlZMo層）の保護膜にもなる。
[0223] 次に、図 59 (c)に示すように、ゲート電極 ·配線用薄膜 3020上に、第一のレジスト 3 021が塗布される。
次に、図 59 (d)に示すように、第一のマスク 3022を用いて、ホトリソグラフィ一法に より、所定の形状にレジスト（図示せず）が形成される。次に、蓚酸水溶液を用いて、 金属層保護用酸化物導電体層 3026がエッチングされる。次に、混酸 (一般的に、 P ANと呼ばれている。）を用いて、金属薄膜がエッチングされ、所望の形状のゲート電 極 3023及びゲート配線 3024を形成する（図 60参照）。図 59 (d)に示すゲート電極 3 023及びゲート配線 3024は、図 60における M— M断面及び N— N断面を示してい る。ここで、 IZOは、混酸を用いてもエッチング可能であり、上記混酸を用いて金属薄 膜と一括エッチングしてもよ 、。
[0224] 次に、図 58に示すように、ガラス基板 3010,ゲート電極 3023及びゲート配線 302 4上に、ゲート絶縁膜 3030,第一の酸ィ匕物層として n型酸ィ匕物半導体層 3040,第 二の酸ィ匕物層として酸ィ匕物透明導電体層 3050b,反射金属層 3090及び第二のレ ジスト 3091が順次積層され (ステップ S3032)、第二のハーフトーンマスク 3092及び ハーフ露光によって、第二のレジスト 3091が所定の形状に形成される（ステップ S30 33)。
次に、第二のハーフトーンマスク 3092を用いた処理について、図面を参照して説 明する。
[0225] (第二のハーフトーンマスクを用いた処理） 図 61は、本発明の第九実施形態に力かる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)はゲート絶縁膜成膜 Zn型酸化物半導体層成膜 Z酸化物透明導電体層成膜 Z反射金属層成膜 Z金属 層保護用酸ィ匕物導電体層成膜 Zレジスト塗布された断面図を示している。 (b)はハ ーフトーン露光 Z現像された断面図を示している。
図 61 (a)において、まず、グロ一放電 CVD (化学蒸着法)法により、ガラス基板 301 0,ゲート電極 3023及びゲート配線 3024上に、窒化シリコン（SiN )膜であるゲート
X
絶縁膜 3030が膜厚約 300nm堆積する。なお、本実施形態では、放電ガスとして、 S iH -NH -N系の混合ガスを用いる。
4 3 2
[0226] 次に、ゲート絶縁膜 3030上に、酸化インジウム—酸ィ匕亜鉛—酸ィ匕ガリウム (In O
2 3：
ZnO : Ga O =約 70 : 3 : 27wt%)ターゲットを用いて、高周波スパッタリング法により
2 3
、酸素約 10%、アルゴン約 90%、基板温度約 200°Cを超えない条件で (すなわち、 n型酸ィ匕物半導体層 3040を結晶化させない条件で)厚み約 lOOnmの n型酸ィ匕物半 導体層（活性層） 3040が形成される。なお、この n型酸化物半導体層 3040のェネル ギーギャップは、約 3. 6eVであった。
[0227] また、上記 n型酸ィ匕物半導体層 3040において、酸化亜鉛の添加量は、約 l〜6wt %が好適であり、約 2〜5wt%がより好適である。この理由は、約 lwt%未満では、キ ャリヤー濃度が低下しない場合があるからであり、また、約 6wt%を超えるとキヤリャ 一濃度が低下しなくなったり、結晶化せず混酸への耐性が無くなつたりするからであ る。
[0228] 次に、 n型酸化物半導体層 3040上に、酸化インジウム一酸化亜鉛一酸化スズ (In
2
O： ZnO : SnO =約 60 : 20 : 20wt%)ターゲットを用いて、高周波スパッタリング法
3 2
により、酸素約 1%、アルゴン約 99%、さらに、酸化物透明導電体層 3050bを結晶化 させなヽ条件で厚み約 150nmの酸化物透明半導体層 3050bが形成される。なお、 この酸化物透明導電体層 3050bのエネルギーギャップは、約 3. 2eVであった。
[0229] 次に、酸化物透明導電体層 3050b上に、 Moと A1と Moがこれらの順に高周波スパ ッタリング法を用いて、積層される。そして、それぞれ膜厚約 50nm、 200nm及び 50 nmに形成し、 MoZAlZMoからなる反射金属層 3090が形成される。なお、反射金 属層 3090として Ag, Auなどの金属薄膜や、 Al, Ag, Auの少なくとも一つを含む合 金薄膜を使用することもできる。また、 A1と酸ィ匕物透明導電体層 3050bとの接触抵抗 が気にならない程度に小さい場合は、 Moなどの金属を中間層に使用する必要はな い。
[0230] 次に、酸化インジウム一酸ィ匕亜鉛（一般的に、 IZOと呼ばれる。 In O： ZnO=約 90
2 3
: 10wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約 1%、アルゴン 約 99%の条件で厚み約 150nmの金属層保護用酸化物導電体層 3095 (本実施形 態では、 IZO薄膜)が形成される。この金属層保護用酸化物導電体層 3095により、 反射金属層 3090の変色などを防止でき、反射金属層 3090の反射率が低下すると V、つた不具合を防止することができる。
続いて、金属層保護用酸化物導電体層 3095上に、第二のレジスト 3091が積層さ れる（ステップ S3032)。
[0231] 次に、図 61 (b)〖こ示すように、第二のハーフトーンマスク 3092及びハーフトーン露 光によって、第二のレジスト 3091が所定の形状に形成される（図 58のステップ S303 3)。第二のレジスト 3091は、ゲート電極 3023,ソース電極 3053,ドレイン電極 305 4,ソース配線 3055,ドレイン配線 3056及び画素電極 3057の上方を覆い、かつ、 ハーフトーンマスク部 3921によって、チャンネル部 3041の上方を覆う部分が他の部 分より薄い形状に形成される。
[0232] 図 62は、本発明の第九実施形態に力かる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第二のエッチング Z第三のエッチングされた断面図を示している。 (b)は第二のレジストの再形成され た断面図を示している。
図 62 (a)において、第二のレジスト 3091及び混酸を用いて、金属層保護用酸化物 導電体層 3095と反射金属層 3090に対して第二のエッチングを行い、さらに、第二 のレジスト 3091及び蓚酸水溶液を用いて、酸化物透明導電体層 3050b及び n型酸 化物半導体層 3040に対して第三のエッチングを行い、所望するソース配線 3055, ドレイン配線 3056及び画素電極 3057が形成される（図 58のステップ S3034)。
[0233] 次に、図 62 (b)に示すように、上記第二のレジスト 3091が再形成される（図 58のス テツプ S3035)。すなわち、まず、同図（b)【こ示すよう【こ、第二のレジスト 3091のうち ハーフトーン露光により薄く形成されたチャンネル部 3041上のレジストがアツシング され、第二のレジスト 3091が再形成される。
[0234] 次に、再形成した第二のレジスト 3091を用いて、ゲート電極 3023の上方の金属層 保護用酸化物導電体層 3095、反射金属層 3090及び酸化物透明導電体層 3050b が選択的にエッチングされ、ソース電極 3053及びドレイン電極 3054が形成される（ 図 58のステップ S3035)。
次に、ソース電極 3053及びドレイン電極 3054を形成する処理について、図面を 参照して説明する。
[0235] 図 63は、本発明の第九実施形態に力かる TFT基板の製造方法の、第二のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第四のエッチング Z第五のエッチングされた断面図を示している。 (b)は第二のレジスト剥離された断 面図を示している。
図 63 (a)において、再形成された第二のレジスト 3091及び混酸を用いて、ゲート 電極 3023の上方の金属層保護用酸化物導電体層 3095と反射金属層 3090に対し て第四のエッチングが行われる。次に、再形成された第二のレジスト 3091及び蓚酸 水溶液を用いて、酸ィ匕物透明導電体層 3050bに対して第五のエッチングが選択的 に行われる（すなわち、チャンネル部 3041となる n型酸ィ匕物半導体層 3040を溶解さ せることなくエッチングする。）。上記エッチングによって、ゲート電極 3023の上方の n 型酸化物半導体層 3040にチャンネル部 3041が形成される。
[0236] 次に、図 63 (b)に示すように、再形成された第二のレジスト 3091を全てアツシング すると、ソース電極 3053上，ドレイン電極 3054上，ソース配線 3055上，ドレイン配 線 3056上及び画素電極 3057上に形成された反射金属層 3090の金属層保護用 酸化物導電体層 3095が露出する。ここで、ソース電極 3053上，ドレイン電極 3054 上，ソース配線 3055上及びドレイン配線 3056上に形成された反射金属層 3090は 、補助電極層として機能し、反射金属層 3090からなるソース電極用補助電極 3531 b,ドレイン電極用補助電極 354 lb,ソース配線用補助配線 355 lb,ドレイン配線用 補助配線 3561bとなる。（図 64参照）。図 63 (b)に示す、ドレイン電極 3054,チャン ネル部 3041,ソース電極 3053,ソース配線 3055及び画素電極 3057は、図 64に おける O— O断面を示している。図 63 (b)に示すドレイン配線 3056は、図 64におけ る P— P断面を示している。
[0237] 次に、図 58に示すように、露出したゲート絶縁膜 3030及び n型酸ィ匕物半導体層 3 040上、並びに、ソース配線 3055, ドレイン配線 3056,ソース電極 3053,ドレイン 電極 3054及び画素電極 3057の上方に形成された金属層保護用酸化物導電体層 3095上に、保護用絶縁膜 3070及び第三のレジスト 3071bが順次積層され (ステツ プ S3036)、第三のハーフトーンマスク 3072bを用いて、第三のレジスト 3071bが所 定の形状に形成される (ステップ S3037)。
次に、第三のハーフトーンマスク 3072bを用いた処理について、説明する。
[0238] (第三のハーフトーンマスクを用いた処理）
図 65は、本発明の第九実施形態にカゝかる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は保護用絶縁膜成膜 Z第三のレジスト塗布された断面図を示している。 (b)はハーフトーン露光 Z現像さ れた断面図を示している。
図 65 (a)において、まず、チャンネル部 3041が形成された TFT基板に、グロ一放 電 (CVD)法により、窒化シリコン (SiNx)膜である保護用絶縁膜 3070bが膜厚約 20 Onm堆積する。放電ガスとしては、 SiH— NH— N系の混合ガスを用いる。次に、
4 3 2
保護用絶縁膜 3070b上に、第三のレジスト 3071bが積層される (ステップ S3036)。
[0239] 次に、図 65 (b)に示すように、第三のハーフトーンマスク 3072bによって、第三のレ ジスト 3071bが所定の形状に形成される（ステップ S3037)。第三のレジスト 3071b は、反射金属部 3094を除く画素電極 3057の部分及びゲート配線パッド 3025の上 方を除く全ての保護用絶縁膜 3070を覆う形状に形成され、かつ、ハーフトーンマス ク部 3721bによって、ドレイン配線パッド 3068及び反射金属部 3094の上方の部分 が他の部分より薄い形状に形成される。
[0240] 図 66は、本発明の第九実施形態に力かる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第六のエッチング された断面図を示している。 (b)は第七のエッチングされた断面図を示している。 図 66 (a)において、第六のエッチングとして、第三のレジスト 3071b及び CHF (CF , CHFガスなど）を用いて、反射金属部 3094を除く画素電極 3057の部分及びゲ
4 3
ート配線パッド 3025の上方の保護用絶縁膜 3070がドライエッチングされる（図 58の ステップ S3038)。なお、反射金属部 3094を除く画素電極 3057の部分の上方の保 護用絶縁膜 3070は、全てエッチングされる力 ゲート配線パッド 3025の上方の保護 用絶縁膜 3070は、通常、一部がエッチングされずに残っている。
[0241] 次に、図 66 (b)に示すように、第七のエッチングとして、第三のレジスト 3071b及び 混酸を用いて、反射金属部 3094を除く画素電極 3057の部分の上方の金属層保護 用酸化物導電体層 3095と反射金属層 3090をエッチングし、反射金属部 3094を除 く画素電極 3057の部分を露出させる（図 58のステップ S3039)。
[0242] 図 67は、本発明の第九実施形態に力かる TFT基板の製造方法の、第三のハーフ トーンマスクを用いた処理を説明するための概略図である。 (a)は第三のレジストの再 形成された断面図を示している。 (b)は第八のエッチング Z第三のレジスト剥離され た断面図を示している。
図 67 (a)において、上記第三のレジスト 3071bが再形成される。すなわち、第三の レジスト 3071bのうちハーフトーン露光により薄く形成された反射金属部 3094及びド レイン配線パッド 3058の上方のレジストをアツシングし、第三のレジスト 3071bが再 形成される。
[0243] 次に、第八のエッチングとして、再形成された第三のレジスト 307 lb及び CHF (CF
, CHFガスなど）を用いて、反射金属部 3094及びドレイン配線パッド 3058上の保
4 3
護用絶縁膜 3070をドライエッチングするとともに、ゲート配線パッド 25上の保護用絶 縁膜 70及びゲート絶縁膜 30をドライエッチングし、反射金属部 3094、ドレイン配線 パッド 3058及びゲート配線パッド 3025を露出させる（図 58のステップ S3040)。
[0244] 次に、第三のレジスト 3071bをアツシングすると、図 68に示すように、基板 3010上 に、画素電極 3057,反射金属部 3094,ドレイン配線パッド 3058及びゲート配線パ ッド 3025上を除き、保護用絶縁膜 3070が露出する。図 67 (b)に示す、ドレイン電極 3054,チャンネル部 3041,ゲート電極 3053,ソース電極 3053,ソース配線 3055, 反射金属部 3094及び画素電極 3057は、図 68における Q— Q断面を示している。 図 67 (b)に示すドレイン配線パッド 3058は、図 68における R—R断面を示している。 図 67 (b)に示すゲート配線パッド 25は、図 68における S— S断面を示している。
[0245] このように、本実施形態の TFT基板 3001bの製造方法によれば、第七実施形態と ほぼ同様の効果を有するとともに、チャンネルエッチ型かつ半反射型の TFT基板 30 01bを製造することができる。また、ソース電極 3053,ドレイン電極 3054,ソース配 線 3055,反射金属部 3054及びドレイン配線 3056の上部に反射金属層 3090が形 成されるので、ソース電極 3053,ドレイン電極 3054,ソース配線 3055及びドレイン 配線 3056の電気抵抗を低減することができ、信頼性を向上させることができるととも に、エネルギー効率の低下を抑制することができる。
なお、本実施形態では、反射金属部 3094を除く画素電極 3067の部分が、酸ィ匕物 透明導電体層 3050bからなり、この部分を介して光を透過させて使用する場合、 TF T基板 300 lbを半透過型の TFT基板として使用することができる。
[0246] また、本実施形態は、 TFT基板の発明としても有効であり、上記 TFT基板 3001b は、請求項 1、 22〜34に対応する。
[0247] TFT基板 3001bは、 TFT基板 3001と比べると、図 67 (b)、 68に示すように、画素 電極 3057の一部力 反射金属層 3090からなる反射金属部 3094によって覆われて いる点が相違する。
なお、その他の構造は、ほぼ第七実施形態の TFT基板 3001とほぼ同様としてある
[0248] また、 TFT基板 3001bは、反射金属層 3090によって、ソース配線 3055,ドレイン 配線 3056,ソース電極 3053及びドレイン電極 3054が形成された構成としてある。こ のようにすると、より多くの光を反射することができ、反射光による輝度を向上させるこ とがでさる。
[0249] さらに、反射金属層 3090を A1からなる薄膜としてあるので、より多くの光を反射する ことができ、反射光による輝度を向上させることができる。
[0250] また、 TFT基板 3001bは、反射金属層 3090を保護する金属層保護用酸化物導 電体層 3095を有する構成としてある。このようにすると、反射金属層 3090の腐蝕を 防ぐとともに、耐久性を向上させることができる。たとえば、反射金属層 3090の変色 などを防止でき、反射金属層 3090の反射率が低下するといつた不具合を防止する ことができる。
[0251] さらに、第二の酸ィ匕物層として、酸ィ匕物透明導電体層 3050bを用いており、ソース 配線 3055,ドレイン配線 3056,ソース電極 3053,ドレイン電極 3054及び画素電極 3057が、酸ィ匕物透明導電体層 3050bよりなる構成としてある。このようにすると、光 の透過量が増大するので、輝度の優れた表示装置を提供することができる。
[0252] このように本実施形態の TFT基板 300 lbは、 TFT基板 3001とほぼ同様の効果を 有するとともに、表示装置とした際に、輝度の優れた半透過型の TFT基板又は半反 射型の TFT基板を提供することができる。
[0253] 上述したように、本発明の請求項 22〜38によれば、三枚のマスクを用いて、補助 導電層及び保護用絶縁膜を有する TFT基板を製造することができ、マスク数が削減 され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウ ンを図ることができる。また、チャンネル部の第一の酸ィ匕物層の上部が、保護用絶縁 膜により保護されているので、 TFT基板は、長期間安定して作動することができる。さ らに、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる 。また、補助導電層により各配線や電極の電気抵抗を低減することができ、信頼性を 向上させることができるとともに、エネルギー効率の低下を抑制することができる。さら に、長期間にわたり安定に作動し、かつ、クロストークを防止することができる半透過 型の TFT基板又は半反射型の TFT基板を提供することができる。
[0254] 以上、本発明の TFT基板及び TFT基板の製造方法にっ ヽて、好ま ヽ実施形態 を示して説明したが、本発明に係る TFT基板及び TFT基板の製造方法は、上述し た実施形態にのみ限定されるものではなぐ本発明の範囲で種々の変更実施が可能 であることは言うまでもな ヽ。
たとえば、図示してないが、 TFT基板 2001, 2001aにおいて、ガラス基板 2010上 に、ゲート絶縁膜 2030Zn型酸ィ匕物半導体層 2040Z保護用絶縁膜 2070のみが 積層された範囲（すなわち、ゲート電極 2023,ゲート配線 2024,ソース電極 2053, ドレイン電極 2054,ソース配線 2055,ドレイン配線 2056及び画素電極 2057から外 れた範囲）は、ゲート配線パッド 2025上のゲート絶縁膜 2030Ζη型酸ィ匕物半導体 層 2040Z保護用絶縁膜 2070をエッチングする際、これと同様にエッチングしてもよ い。これにより、ガラス基板 2010の下面からの光の透過量を増大させることができる。
[0255] また、上記各実施形態に用いた n型酸化物半導体層や酸化物導電体層、酸化物 透明導電体層は、上記材料に限定されるものではない。
すなわち、 n型酸化物半導体層の材料としては、酸化インジウム、酸化亜鉛、酸ィ匕 錫、酸化インジウム—酸化亜鉛、酸化亜鉛—酸化錫、酸化インジウム—酸化亜鉛— 酸化錫、酸化インジウム一酸ィ匕亜鉛一酸ィ匕ガリウムなど、あるいは、これらに絶縁性 透明酸ィ匕物を添加したものなどをあげることができる。なお、絶縁性透明酸ィ匕物とし て、酸化イットリウム、酸化チタン、酸ィ匕ジルコニウム、酸ィ匕ハフニウム、酸化ニオブ、 酸化タンタル、酸化硼素、酸化アルミニウム、酸化珪素、酸化ゲルマニウム、ランタノ イド系元素の酸ィ匕物などがあげられる。
[0256] さらに、 n型酸化物半導体層として、上記の酸化物を使用する場合、そのキヤリヤー 密度を 10+17Zcm3以下にすることが重要となる。この場合、大量の酸素存在下に成 膜したり、酸素の存在下に熱処理することにより酸素欠損によるキヤリヤーを減らす方 法や、キヤリヤー密度を低下させる目的で、酸化インジウムに酸ィ匕亜鉛を添加した場 合や、酸ィ匕錫に酸化インジウムを添加する場合など、荷電子制御により行うこともでき る。また、それらの組み合わせも効果的である。
また、酸化物導電体層、酸化物透明導電体層の材料としては、酸化インジウム、酸 化亜鉛、酸化錫、酸化インジウム—酸化亜鉛、酸化亜鉛—酸化錫、酸化インジウム 一酸化亜鉛一酸化錫などをあげることができる。酸化物導電体層、酸化物透明導電 体層として、上記の酸化物を使用する場合、そのキヤリヤー密度を 10+2C)Zcm3以上 にすることが重要となる。
産業上の利用可能性
[0257] 本発明の TFT基板及び TFT基板の製造方法は、 LCD (液晶表示装置)や有機 E L表示装置に使用される TFT基板及び TFT基板の製造方法に限定されるものでは なぐたとえば、 LCD (液晶表示装置)や有機 EL表示装置以外の表示装置、あるい は、他の用途に使用される TFT基板及び TFT基板の製造方法としても、本発明を適 用することが可能である。

Claims

請求の範囲
[1] 基板と、
この基板の上方に形成されたゲート電極及びゲート配線と、
少なくとも前記ゲート電極及び前記ゲート配線の上方に、形成されたゲート絶縁膜 と、
少なくとも前記ゲート電極の上方の前記ゲート絶縁膜の上方に、形成された第一の 酸化物層と、
前記第一の酸化物層の上方に形成された第二の酸化物層と
を具備する TFT基板であって、
前記第二の酸化物層によって、少なくとも画素電極が形成されたことを特徴とする T FT基板。
[2] 前記第二の酸化物層によって、前記画素電極と、ソース電極及びドレイン電極と、 ソース配線及びドレイン配線が形成されたことを特徴とする請求項 1に記載の TFT基 板。
[3] 前記第一の酸化物層は、前記第一の酸化物層及び前記第二の酸化物層のエッチ ング速度が、前記ゲート絶縁膜のエッチング速度より速 、エッチング法 Aによりエッチ ングされ、前記第二の酸化物層のエッチング速度が、前記第一の酸化物層及び前 記ゲート絶縁膜のエッチング速度より速いエッチング法 Bに対して耐性を有する材質 で形成され、
前記第二の酸化物層は、前記エッチング法 A及び前記エッチング法 Bによりエッチ ングされる材質で形成され、
前記ゲート絶縁膜は、前記ゲート絶縁膜のエッチング速度が、前記第一の酸化物 層及び前記第二の酸ィ匕物層のエッチング速度より速いエッチング法 Cによりエツチン グされ、前記エッチング法 A及び前記エッチング法 Bに対して耐性を有する材質で形 成されることを特徴とする請求項 2に記載の TFT基板。
[4] 前記ソース電極、ドレイン電極、ソース配線及びドレイン配線上に、補助配線又は 補助電極を形成したことを特徴とする請求項 2又は 3に記載の TFT基板。
[5] 前記第一の酸化物層及び前記第二の酸化物層が、上記請求項 3のエッチング法 B に対して耐性を有し、前記補助配線及び前記補助電極が、前記エッチング法 Bによ りエッチングされることを特徴とする請求項 4に記載の TFT基板。
[6] 前記画素電極が、前記第一の酸化物層と前記第二の酸化物層とからなることを特 徴とする請求項 1に記載の TFT基板。
[7] 前記第一の酸化物層が n型酸化物半導体層であり、前記第二の酸化物層が酸ィ匕 物導電体層であることを特徴とする請求項 2〜6のいずれか一項に記載の TFT基板
[8] 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程 と、
前記基板、前記ゲート電極及び前記ゲート配線の上方に、ゲート絶縁膜、第一の 酸化物層、第二の酸化物層及びレジストを、この順に積層する工程と、
第二のマスクを用いて、ハーフトーン露光によって、前記レジストを所定の形状に形 成する工程と、
前記第一の酸化物層と前記第二の酸化物層とを選択的にエッチングして、ソース 配線、ドレイン配線及び画素電極を形成する工程と、
前記レジストを所定の形状に再形成する工程と、
前記第二の酸ィ匕物層を選択的にエッチングして、ソース電極、ドレイン電極及びチ ヤンネル部を形成する工程と、
前記ゲート絶縁膜を選択的にエッチングして、ゲート配線パッドを形成する工程と を有することを特徴とする TFT基板の製造方法。
[9] 前記第一の酸ィ匕物層及び前記第二の酸ィ匕物層の選択的エッチングは、前記第一 の酸ィ匕物層及び前記第二の酸ィ匕物層のエッチング速度力 前記ゲート絶縁膜のェ ツチング速度より速 、エッチング法 Aを用いて行 、、
前記第二の酸ィ匕物層の選択的エッチングは、前記第二の酸ィ匕物層のエッチング速 度力 前記第一の酸化物層及び前記ゲート絶縁膜のエッチング速度より速いエッチ ング法 Bを用いて行い、
前記ゲート絶縁膜の選択エッチングは、前記ゲート絶縁膜のエッチング速度が、前 記第一の酸化物層及び前記第二の酸化物層のエッチング速度より速いエッチング 法 cを用いて行う
ことを特徴とする請求項 8に記載の TFT基板の製造方法。
[10] 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程 と、
前記基板、前記ゲート電極及び前記ゲート配線の上方に、ゲート絶縁膜、第一の 酸化物層、第二の酸化物層及びレジストを、この順に積層する工程と、
第二のマスクを用いて、ハーフトーン露光によって、前記レジストを所定の形状に形 成する工程と、
前記第一の酸化物層と、前記第二の酸化物層と、前記ゲート絶縁膜をエッチングし て、ソース配線、ドレイン配線、画素電極及びゲート配線パッドを形成する工程と、 前記レジストを所定の形状に再形成する工程と、
前記第二の酸ィ匕物層を選択的にエッチングして、ソース電極、ドレイン電極及びチ ヤンネル部を形成する工程と
を有することを特徴とする TFT基板の製造方法。
[11] 前記ソース配線、前記ドレイン配線、前記ソース電極及び前記ドレイン電極の上方 に、第三のマスクを用いて、補助配線又は補助電極を形成する工程を有することを 特徴とする請求項 8〜 10のいずれか一項に記載の TFT基板の製造方法。
[12] 前記補助配線又は補助電極を形成する工程は、熱処理により、前記第一の酸化物 層及び前記第二の酸ィ匕物層のエッチング特性が変化した後に、補助配線層又は補 助電極層力 第三のマスクを用いてエッチングされることを特徴とする請求項 11に記 載の TFT基板の製造方法。
[13] 前記第一の酸化物層が n型酸化物半導体層であり、前記第二の酸化物層が酸ィ匕 物導電体層であることを特徴とする請求項 8〜 12のいずれか一項に記載の TFT基 板の製造方法。
[14] 前記画素電極，ソース'ドレイン配線パッド及びゲート配線パッドが露出した状態で 、前記ゲート電極及びゲート配線の上方，並びに，ソース配線，ドレイン配線，ソース 電極及びドレイン電極の上方に形成された保護用絶縁膜を備え、前記第二の酸ィ匕 物層によって、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電 極が形成されたことを特徴とする請求項 1に記載の TFT基板。
[15] 前記第一の酸化物層が、 n型酸化物半導体層であり、かつ、前記第二の酸化物層 力 酸化物導電体層であることを特徴とする請求項 14に記載の TFT基板。
[16] 前記画素電極が、前記第一の酸ィ匕物層と第二の酸ィ匕物層との積層膜よりなることを 特徴とする請求項 14又は 15に記載の TFT基板。
[17] 少なくとも前記第二の酸ィ匕物層の基板側に、前記第一の酸ィ匕物層が形成されたこ とを特徴とする請求項 14〜16のいずれか一項に記載の TFT基板。
[18] 前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくと も一つの上に、補助導電層を形成したことを特徴とする請求項 14〜17のいずれか 一項に記載の TFT基板。
[19] 前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、 3. OeV以上 であることを特徴とする請求項 14〜18のいずれか一項に記載の TFT基板。
[20] 基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、 前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，第二 の酸ィ匕物及び第二のレジストを順次積層し、第二のマスクを用いて、前記第二のレジ ストを所定の形状に形成する工程と、
前記第二のレジストを用いて、前記第二の酸ィ匕物層をエッチングして、ソース配線， ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、
前記第一の酸化物層，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画 素電極上に保護用絶縁膜及び第三のレジストを順次積層し、ハーフトーン露光によ つて、前記第三のレジストを所定の形状に形成する工程と、
前記第三のレジストを用いて、ゲート配線パッド上の前記保護用絶縁膜及び第一 の酸ィ匕物層をエッチングする工程と、
前記第三のレジストを再形成した後、該第三のレジストを用いて、前記画素電極及 びソース'ドレイン配線用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パ ッド上の前記ゲート絶縁膜を選択的にエッチングし、前記画素電極，ソース'ドレイン 配線用パッド及びゲート配線パッドを露出させる工程と
を有することを特徴とする TFT基板の製造方法。
[21] 基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、 前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，第二 の酸化物，補助導電層及び第二のレジストを順次積層し、ハーフトーン露光によって 、前記第二のレジストを所定の形状に形成する工程と、
前記第二のレジストを用いて、前記補助導電層及び第二の酸化物層をエッチング して、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する とともに、前記補助導電層からなる補助配線及び補助電極を形成する工程と、 前記第二のレジストを再形成した後、該第二のレジストを用いて、前記画素電極上 の前記補助導電層を選択的にエッチングし、前記画素電極を露出させる工程と、 前記第一の酸化物層及び画素電極上、並びに、前記ソース配線，ドレイン配線，ソ ース電極及びドレイン電極上に形成された前記補助導電層上に、保護用絶縁膜及 び第三のレジストを順次積層し、ハーフトーン露光によって、第三のレジストを所定の 形状に形成する工程と、
前記第三のレジストを用いて、前記ゲート配線パッド上の前記保護用絶縁膜及び 第一の酸ィ匕物層をエッチングする工程と、
前記第三のレジストを再形成した後、該第三のレジストを用いて、前記画素電極及 びソース'ドレイン配線用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パ ッド上の前記ゲート絶縁膜を選択的にエッチングし、前記画素電極，ソース'ドレイン 配線用パッド及びゲート配線パッドを露出させる工程と
を有することを特徴とする TFT基板の製造方法。
[22] 前記第二の酸化物層によって、少なくとも前記画素電極及び該画素電極と接続さ れたソース ·ドレイン電極が形成されたことを特徴とする請求項 1に記載の TFT基板。
[23] 前記 TFT基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用絶縁膜 1S 各画素電極，ソース'ドレイン配線パッド及びゲート配線パッドに対応する位置に 開口部を有することを特徴とする請求項 22に記載の TFT基板。
[24] 前記第一の酸化物層が、 n型酸化物半導体層であり、かつ、前記第二の酸化物層 力 酸ィ匕物導電体層であることを特徴とする請求項 22又は 23に記載の TFT基板。
[25] 前記画素電極が、前記第一の酸ィ匕物層と第二の酸ィ匕物層との積層膜よりなることを 特徴とする請求項 22〜24のいずれか一項に記載の TFT基板。
[26] 少なくとも前記第二の酸ィ匕物層の基板側に、前記第一の酸ィ匕物層が形成されたこ とを特徴とする請求項 22〜25のいずれか一項に記載の TFT基板。
[27] 前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくと も一つの上方に、補助導電層を形成したことを特徴とする請求項 22〜26のいずれ か一項に記載の TFT基板。
[28] 前記第一の酸化物層が、前記チャンネル部，ソース配線，ドレイン配線，ソース電 極，ドレイン電極及び画素電極に対応する所定の位置に形成されたことを特徴とする 請求項 22〜27のいずれか一項に記載の TFT基板。
[29] 前記第一の酸化物層及び Z又は第二の酸化物層のエネルギーギャップが、 3. Oe
V以上であることを特徴とする請求項 22〜28のいずれか一項に記載の TFT基板。
[30] 前記画素電極の一部が、反射金属層により覆われて ヽることを特徴とする請求項 2
2〜29の!、ずれか一項に記載の TFT基板。
[31] 前記反射金属層によって、ソース配線，ドレイン配線，ソース電極及びドレイン電極 の少なくとも一つが形成されることを特徴とする請求項 30に記載の TFT基板。
[32] 前記反射金属層が、アルミニウム，銀若しくは金力もなる薄膜、又は、アルミニウム， 銀若しくは金を含む合金層からなることを特徴とする請求項 30又は 31に記載の TFT 基板。
[33] 前記 TFT基板が金属層を備え、前記金属層を保護する金属層保護用酸化物導電 体層を有することを特徴とする請求項 22〜32のいずれか一項に記載の TFT基板。
[34] 前記 TFT基板が、ゲート電極，ゲート配線，ソース配線，ドレイン配線，ソース電極 , ドレイン電極又は画素電極のうち、少なくとも一以上を備え、前記ゲート電極，ゲー ト配線，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくと も一つ力 酸ィ匕物透明導電体層よりなることを特徴とする請求項 22〜33のいずれか 一項に TFT基板。
[35] 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程 と、
前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層， 第二の酸ィ匕物層及び第二のレジストを積層し、ハーフトーン露光によって、前記第二 のレジストを所定の形状に形成する工程と、
前記第二のレジストを用いて、前記第二の酸化物層及び第一の酸化物層をエッチ ングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、
前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の 上方の前記第二の酸ィ匕物層を選択的にエッチングし、ソース電極及びドレイン電極 を形成する工程と、
露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線 , ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に、保護用絶縁膜及 び第三のレジストを積層し、第三のマスクを用いて、第三のレジストを所定の形状に 形成する工程と、
前記第三のレジストを用いて、前記画素電極及びソース'ドレイン配線パッドの上方 の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜 及びゲート絶縁膜をエッチングし、前記画素電極，ソース'ドレイン配線パッド及びゲ ート配線パッドを露出させる工程と
を有することを特徴とする TFT基板の製造方法。
基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程 と、
前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層， 第二の酸化物層，補助導電層及び第二のレジストを積層し、ハーフトーン露光によつ て、前記第二のレジストを所定の形状に形成する工程と、
前記第二のレジストを用いて、前記補助導電層，第二の酸化物層及び第一の酸化 物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成するとともに、 前記補助導電層からなる補助配線を形成する工程と、
前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の 上方の前記補助導電層及び第二の酸化物層を選択的にエッチングし、ソース電極 及びドレイン電極を形成するとともに、前記補助導電層からなる補助電極を形成する 工程と、 露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線 , ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に形成された前記補 助導電層の上方に、保護用絶縁膜及び第三のレジストを積層し、第三のマスクを用 いて、第三のレジストを所定の形状に形成する工程と、
前記第三のレジストを用いて、前記画素電極及びソース'ドレイン配線パッドの上方 の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜を エッチングし、前記画素電極及びソース ·ドレイン配線パッドの上方の前記補助導電 層を露出させる工程と、
前記第三のレジストを用いて、露出した前記画素電極及びソース'ドレイン配線パッ ドの上方の前記補助導電層をエッチングし、前記画素電極及びソース ·ドレイン配線 パッドを露出させる工程と、
前記第三のレジストを用いて、前記ゲート配線パッドの上方の前記ゲート絶縁膜を エッチングし、前記ゲート配線パッドを露出させる工程と
を有することを特徴とする TFT基板の製造方法。
基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程 と、
前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層， 第二の酸化物層，反射金属層及び第二のレジストを積層し、ハーフトーン露光によつ て、前記第二のレジストを所定の形状に形成する工程と、
前記第二のレジストを用いて、前記反射金属層，第二の酸化物層及び第一の酸ィ匕 物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、 前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の 上方の前記反射金属層及び第二の酸ィ匕物層を選択的にエッチングし、ソース電極 及びドレイン電極を形成する工程と、
露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線 , ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に形成された前記反 射金属層の上方に、保護用絶縁膜及び第三のレジストを積層し、ハーフトーン露光 によって、第三のレジストを所定の形状に形成する工程と、 前記第三のレジストを用いて、前記画素電極の一部を露出させるとともに、前記反 射金属層からなる反射金属部を形成する工程と、
前記第三のレジストを所定の形状に再形成する工程と、
前記反射金属部及びソース ·ドレイン配線パッドの上方の前記保護用絶縁膜、並び に、前記ゲート配線パッドの上方の前記保護用絶縁膜及びゲート絶縁膜をエツチン グし、前記反射金属部，ソース'ドレイン配線パッド及びゲート配線パッドを露出させ る工程と
を有することを特徴とする TFT基板の製造方法。
前記反射金属層の上方に、該反射金属層を保護する金属層保護用酸化物導電体 層を形成することを特徴とする請求項 37に記載の TFT基板の製造方法。
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