WO2007040160A1 - 電界効果トランジスタ - Google Patents

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WO2007040160A1
WO2007040160A1 PCT/JP2006/319381 JP2006319381W WO2007040160A1 WO 2007040160 A1 WO2007040160 A1 WO 2007040160A1 JP 2006319381 W JP2006319381 W JP 2006319381W WO 2007040160 A1 WO2007040160 A1 WO 2007040160A1
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gate electrode
film
field effect
effect transistor
drain electrode
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PCT/JP2006/319381
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Yasuhiro Murase
Kazuki Ota
Yasuhiro Okamoto
Kouji Matsunaga
Hironobu Miyamoto
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Nec Corporation
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a field effect transistor using a group m nitride semiconductor.
  • GaN and other group III nitride semiconductors have characteristics such as a large band gap, a high dielectric breakdown electric field, and a large electron saturation drift speed compared to GaAs semiconductors. Expected as a material to realize excellent electronic devices in terms of high power operation!
  • group III nitride semiconductors have piezoelectricity, it is possible to use a high-concentration two-dimensional carrier gas generated at the heterojunction by spontaneous polarization and piezoelectric polarization force due to the heterojunction structure. Therefore, it is possible to operate with a mechanism different from that of a GaAs-based semiconductor field effect transistor driven by carriers generated by impurity doping.
  • Non-Patent Document 1 In a layered structure of a group III nitride semiconductor including a heterojunction, it is known that a large charge is generated in the channel layer due to piezoelectric polarization or the like, while a negative charge is generated on the surface of the semiconductor layer such as AlGaN. (Non-Patent Document 1).
  • Such negative charges directly affect the drain current and strongly influence the device performance. Specifically, when a large negative charge is generated on the surface, the maximum drain current during AC operation is degraded compared to that during DC operation. This phenomenon is hereinafter referred to as current collabs.
  • Current Collabs is a peculiar phenomenon that is noticeable in a 111-nitride semiconductor device, and is not seen because the generation of polarization charge is extremely small for GaAs heterojunction devices.
  • Patent Document 1 and Patent Document 2 Conventionally, a current protective layer has been formed to reduce current collabs (Patent Document 1 and Patent Document 2). In the structure without a protective film, Therefore, a sufficient drain current cannot be obtained when a high voltage is applied, and it is difficult to obtain the advantage of using a group III nitride semiconductor material.
  • the effect of suppressing current collapse varies depending on the material used as the protective film, and it is generally known that SiN is a material having a high effect of suppressing current collapse.
  • SiN is a material having a high effect of suppressing current collapse.
  • FIG. 5 is a cross-sectional view showing a configuration of a conventional hetero-junction field effect transistor (hereinafter referred to as HJFET). Such HJF ET is reported in Non-Patent Document 2, for example.
  • a buffer layer 211 made of A1N, a GaN channel layer 212, and an AlGaN electron supply layer 213 are laminated in this order on a substrate 209 made of sapphire.
  • a source electrode 201 and a drain electrode 203 are formed thereon, and these electrodes are in ohmic contact with the AlGaN electron supply layer 213.
  • a gate electrode 202 is formed between the source electrode 201 and the drain electrode 203, and the gate electrode 202 is in Schottky contact with the AlGaN electron supply layer 213.
  • a SiN film 221 is formed as a surface protective film on the uppermost layer.
  • the HJFET shown in FIG. 5 is manufactured by the following procedure.
  • a semiconductor is grown on a sapphire-powered substrate 209 by, for example, a molecular beam epitaxy (MBE) growth method or a metal organic vapor phase epitaxy (MOVPE) growth method.
  • MBE molecular beam epitaxy
  • MOVPE metal organic vapor phase epitaxy
  • a source electrode 201 and a drain electrode 203 are formed by vapor-depositing a metal such as TiZAl using a photoresist on the AlGaN electron supply layer 213, and annealing is performed at 650 ° C. Make contact. Also, use a photoresist on the AlGaN electron supply layer 213, deposit a gate metal such as V, NiZAu, etc., and make a Schottky contact with the AlGaN electron supply layer 213.
  • a gate electrode 202 is formed.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2004-200248
  • Patent Document 2 JP 2004-214471 A
  • Patent Document 3 Japanese Patent Laid-Open No. 11-54527
  • Non-Patent Document 1 UK Mishra, P. Parikh, and Yi— Feng Wu, “AlGa N / GaN HEMTs ⁇ An overview of device operation and applicati ons.” Proc. IEEE, vol. 90, No. 6, pp. 1022 —1031, 2002
  • Non-Patent Document 2 International 'Electron' Device 'Meeting' Digest (IEDM01—381-384), Ando (Y. Ando)
  • the HJFET shown in FIG. 5 has room for improvement in terms of reducing the parasitic capacitance between the gate electrode and the semiconductor layer.
  • the present invention has been made in view of the above circumstances, and includes a group V nitride semiconductor field-effect transistor.
  • a depletion layer formed by electrons injected into the semiconductor layer extends toward the drain electrode side of the gate electrode, and as a result, the electric field strength is maximized on the drain electrode side of the gate electrode.
  • the present inventor has proceeded to study such a viewpoint power, and in a field effect transistor using a group III nitride semiconductor, a different insulating film is formed in a region in contact with the side surface of the gate electrode on the surface of the semiconductor layer and another region. It has been found that by providing such a transistor, it is possible to realize a transistor with low current collab, low gate leakage current, and reduced parasitic capacitance between the gate electrode and the semiconductor layer. The present invention has been made based on such novel findings.
  • a gate electrode disposed between the source electrode and the drain electrode
  • a first insulating film provided on and in contact with both side surfaces of the gate electrode on the surface of the group VIII nitride semiconductor layer structure and containing oxygen as a constituent element; Covering the region between the first insulating film and the source electrode and the region between the first insulating film and the drain electrode on the surface of the in-group nitride semiconductor layer structure;
  • a second insulating film comprising a material different from the film and including nitrogen as a constituent element;
  • a field effect transistor is provided.
  • different insulating films are provided on the surface of the group III nitride semiconductor layer structure in the region in contact with the side surface of the gate electrode and the other region. For this reason, it is possible to separately deal with the region that determines the gate withstand voltage characteristic and the region that causes current collaboration, and the current performance is small and the gate leakage current is small. It can be realized stably.
  • an insulating film that forms a high interface state density with the group III nitride semiconductor layer structure is used in order to improve the breakdown voltage characteristics. Yes. By doing so, electric field concentration during high voltage operation that occurs on the drain electrode side of the gate electrode is alleviated, and as a result, gate leakage current can be reduced.
  • a second insulating film having a low interface state density is used on the group III nitride semiconductor layer other than the vicinity of the gate electrode. In this way, current collapse occurring between the gate electrode and the drain electrode can be suppressed.
  • the first insulating film in the vicinity of the gate electrode forms an insulating film containing oxygen
  • the second insulating film containing nitrogen is formed in a region other than the vicinity of the gate electrode.
  • the insulating film near the gate electrode is formed of a SiO film
  • the SiN film is formed in a region other than the vicinity of the gate electrode.
  • the first insulating film is provided on both side surfaces of the gate electrode, the gate leakage current is surely suppressed, and the side surface of the gate electrode and the group IV nitride semiconductor layer are suppressed. Parasitic capacitance with the structure can be reduced. Note that “provided on both sides of the gate electrode” means that the first insulating film is provided on both sides of the gate electrode in a cross-sectional view in the gate length direction.
  • the covering region of the first insulating film is, for example, the drain electrode of the gate electrode
  • the region extends from the side edge to 40 nm or more, preferably 300 nm or more, and the upper limit is, for example, 30% of the distance between the gate electrode and the drain electrode.
  • the thickness of the first insulating film in the vicinity of the gate electrode is, for example, 5 nm or more, preferably 20 nm or more. In this way, the characteristics satisfying both of the current trade-off suppression and the gate breakdown voltage trade-off can be obtained.
  • the first insulating film formed in the vicinity of the gate electrode may cover the entire surface of the gate electrode.
  • the first and second insulating films on the upper part of the group III nitride semiconductor layer structure are formed.
  • An electric field control electrode or a field plate portion may be provided. This significantly improves the balance between current collabs and gate breakdown voltage.
  • the electric field control electrode or the field plate portion force gate electrode can be controlled independently. That is, different potentials can be applied to the electric field control electrode and the gate electrode. With this configuration, the field effect transistor can be driven under optimum conditions.
  • the gate electrode may be T-shaped or Y-shaped.
  • the gate resistance is reduced, and the high frequency characteristics are remarkably improved by increasing the gain.
  • the high gate voltage and high gain operation can be achieved with a thin gate structure with a gate length of 0.25 m or less. It becomes possible.
  • the group III nitride semiconductor layer structure includes a channel layer made of, for example, InGaN (0 ⁇ x ⁇ 1) and an electron supply layer made of AlGaN (0 ⁇ y ⁇ 1). To do
  • the stacking order of the channel layer and the electron supply layer is arbitrary.
  • a tact layer may be interposed between the source electrode and the surface of the group III nitride semiconductor layer structure and between the drain electrode and the surface of the group m nitride semiconductor layer structure.
  • the structure with the contact layer is the so-called wide recess. This is called the S-structure.
  • the electric field concentration at the drain side end of the gate electrode can be more effectively dispersed and relaxed. If a recess structure is used, a multi-stage recess is used.
  • the distance between the gate electrode and the drain electrode can be made longer than that between the gate electrode and the source electrode.
  • This configuration is a so-called offset structure, and can more effectively disperse and alleviate electric field concentration at the drain side end of the gate electrode.
  • FIG. 1 is a cross-sectional view showing a configuration of a field effect transistor according to an embodiment.
  • FIG. 2 is a cross-sectional view showing a configuration of a field effect transistor according to the present example.
  • FIG. 3 is a cross-sectional view showing the configuration of the field effect transistor according to the example.
  • FIG. 4 is a cross-sectional view showing the configuration of the field effect transistor according to the present example.
  • FIG. 5 is a cross-sectional view showing a conventional field effect transistor configuration.
  • FIG. 6 is a cross-sectional view showing a manufacturing process of the field effect transistor of FIG. 1.
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the field effect transistor of FIG. 1.
  • FIG. 8 is a cross-sectional view showing a manufacturing process of the field effect transistor of FIG. 1.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of the field effect transistor of FIG. 1.
  • FIG. 10 is a diagram showing the two-terminal breakdown voltage characteristics of the HJFET of this example and the conventional HJFET.
  • FIG. 11 is a diagram showing the relationship between the current collapse amount of the HJFET of this example and the conventional HJFET and the gate leakage current at a drain voltage of 10V.
  • FIG. 12 is a cross-sectional view showing a manufacturing step of the field effect transistor of FIG. 3.
  • 13 is a cross-sectional view showing a manufacturing process of the field effect transistor of FIG. 3.
  • 14 is a cross-sectional view showing a manufacturing process of the field effect transistor of FIG. 3.
  • 15 is a cross-sectional view showing a manufacturing step of the field effect transistor of FIG. 3.
  • FIG. 16 is a cross-sectional view showing the configuration of the field effect transistor according to the example.
  • FIG. 17 is a cross-sectional view showing the configuration of the field effect transistor according to the example.
  • FIG. 18 is a cross-sectional view showing a manufacturing step of the field effect transistor of FIG. 2.
  • FIG. 19 is a cross-sectional view showing a manufacturing step of the field effect transistor of FIG. 2.
  • FIG. 20 is a cross-sectional view showing a manufacturing step of the field-effect transistor of FIG. 2.
  • FIG. 21 is a cross-sectional view showing the configuration of the field effect transistor according to the example.
  • an embodiment of the present invention will be described by taking, as an example, an HJFET having an AlGaN electron supply layer, a ZGaN channel layer, and a surface protective film (hereinafter, also simply referred to as "protective film”) as a group III nitride semiconductor structure.
  • a surface protective film hereinafter, also simply referred to as "protective film”
  • FIG. 1 is a diagram showing a basic configuration of the field effect transistor of the present embodiment.
  • the field effect transistor (HJFET) shown in Fig. 1 has a group III nitride semiconductor layer structure (GaN channel layer 112, AlGaN electron supply layer 113) including a heterojunction, and a group III nitride semiconductor layer structure.
  • a source electrode 101 and a drain electrode 103 which are formed apart from each other, and a gate electrode 102 which is disposed between the source electrode 101 and the drain electrode 103 are provided. Since this HJ FET has a heterojunction structure, it is possible to use a high-concentration two-dimensional carrier gas that generates spontaneous polarization and piezoelectric polarization force at the heterojunction.
  • this HJFET consists of a first insulating film (SiO film 122) and a second insulating film (SiN film 121).
  • the SiO film 122 is formed on the side surface of the gate electrode 102 on the surface of the AlGaN electron supply layer 113.
  • the SiO film 122 is a film containing oxygen as a constituent element and is a gate electrode.
  • the surface of the AlGaN electron supply layer 113 may be near the surface of the AlGaN electron supply layer 113.
  • the AlGaN electron supply layer 113, the SiN film 121, the SiO film 122, and the force S You may be in direct contact.
  • the gap between the AlGaN electron supply layer 113 and the SiN film 121 and the SiO film 122 can be reduced.
  • the SiO film 122 is provided in contact with both side surfaces of the gate electrode 102. That is, SiO film
  • the HJFET in Fig. 1 has a configuration that is excellent in manufacturability.
  • the SiO film 122 is provided in the vicinity of the gate electrode 102. Near the gate electrode 102
  • the covering region of the SiO 2 film 122 on the surface of the AlGaN electron supply layer 113 is set to, for example, 500 nm from the drain electrode side end of the gate electrode 102.
  • the AlGaN electron supply layer 113 is in contact with the SiO film 122, and in other regions, the AlGaN electron supply layer 113 is Si
  • the covering region of the SiO film 122 on the surface of the AlGaN electron supply layer 113 is covered with the drain electrode side end portion of the gate electrode 102.
  • the region should be 40 nm or more, preferably 300 nm or more.
  • the SiO film 122 is provided near the lower end of the gate electrode 102.
  • the vicinity of the lower end of 2 may be in contact with the lower end of the gate electrode 102 or may be in contact with the lower end of the gate electrode 102 as long as a significant effect is exhibited as long as the gate leakage current can be sufficiently suppressed.
  • the power is also separated.
  • the SiO film 122 is selectively provided around the side surface of the gate electrode 102.
  • the electrode is selectively provided around the side surface of the gate electrode 102 even if the SiO film 122 is provided.
  • the SiO film 122 is provided in a region where the effect of suppressing collabs can be sufficiently exerted in the region between the gate electrode 102 and the source electrode 101 or the drain electrode 103 by the iN film 121.
  • the thickness in the stacking direction of the SiO film 122 is not limited from the viewpoint of reliably suppressing the gate leakage current.
  • the SiO film 122 in the stacking direction is 5 nm or more, preferably 20 nm or more.
  • the thickness of the SiO film 122 in the stacking direction is 5 nm or more, preferably 20 nm or more.
  • Is for example, 200 nm or less, preferably lOOnm or less. In this way, current collapse can be more effectively suppressed.
  • the SiO film 122 does not have a step portion.
  • the thickness of the SiO film 122 is
  • the SiO film 122 can be applied to the minimum necessary area.
  • the SiN film 121 functions as a surface protective film that suppresses current collapse on the surface of the AlGaN electron supply layer 113, and the region between the SiO film 122 and the source electrode 101 and the SiO film
  • SiN film 121 is different from SiO film 122.
  • Consists of materials instead of the SiN film 121, another film containing nitrogen as a constituent element, such as a SiON film or a SiCN film, can be used.
  • the SiN film 121 covers the upper surface of the SiO film 122, the side surface of the SiO film 122, and the gate electrode 102.
  • the HJFET shown in FIG. 1 has an overlap region in which a SiN film 121 is laminated on a SiO film 122.
  • the insulating film functioning as a surface protective film on the AlGaN electron supply layer 113 has a configuration in which the average value of the dielectric constant of the insulating film is lowered in the aura lapping region.
  • the average value of the dielectric constant of the insulating film functioning as a surface protective film changes stepwise from the gate electrode 102 to the drain electrode 103, the end of the gate electrode 102 on the drain electrode side Can be more effectively suppressed.
  • the SiO film 122 is gated in the thickness direction of the gate electrode 102.
  • a SiN film 121 that is selectively provided near the lower end of the electrode 102 and functions as a surface protective film is provided over the SiO film 122.
  • the SiN film 121 is provided over the entire region between the first and second regions. Then, on the side surface of the gate electrode 102, a part of the SiN film 121 is missing, and the missing part is filled with the SiO film 122.
  • the current collab can be more effectively reduced.
  • the thickness of the SiN film 121 in the thickness direction of the substrate 110 is, for example, preferably 5 nm or more, more preferably 20 nm or more from the viewpoint of further reliably suppressing current collapse at the interface. Also, from the viewpoint of suppressing current collaboration and improving the gate breakdown voltage to more effectively solve the trade-off problem between the two, it is preferable that the thickness of the SiN film 121 is, for example, 300 nm or less. The following is more preferable.
  • the III-nitride semiconductor layer structure consists of a channel layer (GaN channel layer 112) composed of InGa_N (0 ⁇ x ⁇ 1) and an electron composed of AlGaN (0 ⁇ y ⁇ 1).
  • Supply layer AlGaN electron supply layer
  • the heterointerface is an interface between InGaN and AlGaN.
  • X and y do not become zero at the same time.
  • the SiO film 122 is used as a surface protective film that effectively suppresses the gate leakage current, and this is selectively provided near the lower end of the gate electrode 102,
  • the SiN film 121 as a surface protective film that effectively suppresses the generation of current collabs, it is possible to achieve both improvement in breakdown voltage characteristics and reduction of current collabs accompanying a reduction in gate leakage current.
  • Patent Document 1 and Patent Document 2 described above in the background art section only the region between the gate electrode and the drain electrode is provided with the SiO film in contact with the side surface of the gate electrode.
  • the configuration in which the SiO 2 film 122 is provided on both sides of the gate electrode 102 in the cross-sectional view can suppress the current collab and the gate leakage current.
  • the parasitic capacitance between the side surface of the gate electrode 102 and the AlGaN electron supply layer 113 can be reduced on both sides of the source electrode 101 side and the drain electrode 103 side.
  • Patent Document 3 describes that a high resistance layer made of undoped GaAs is provided on a layered structure of a GaAs-based semiconductor field effect transistor.
  • the surface of the high resistance layer made of undoped GaAs is covered with an insulating film. This suppresses a decrease in source-drain current.
  • the entire exposed surface of the AlGaN electron supply layer 113 is covered with the SiN film 121 and the SiO film 122. Cover with two types of insulating film, and place each insulating film in the appropriate area
  • This example relates to the HJFET shown in FIG.
  • This HJFET is formed on a substrate 110 such as SiC.
  • a nother layer 111 made of a semiconductor layer is formed on the substrate 110.
  • a GaN channel layer 112 is formed on the buffer layer 111.
  • An A1 GaN electron supply layer 113 is formed on the GaN channel layer 112.
  • the source electrode 101 and the drain electrode 103 are in ohmic contact. Further, the gate electrode 102 is in Schottky contact on the AlGaN electron supply layer 113.
  • SiN film 121 is formed to cover the surface of AlGaN electron supply layer 113 and SiO film 122 from gate electrode 102 to source electrode 101 and drain electrode 103.
  • FIGS. 6 to 9 are cross-sectional views showing manufacturing steps of the HJFET shown in FIG.
  • the manufacturing method of the HJFET of FIG. 1 will be described with reference to these drawings.
  • a semiconductor is grown on a substrate 110 made of SiC by, for example, a molecular beam epitaxy (MBE) growth method or a metal organic vapor phase epitaxy (MOVPE) growth method. .
  • MBE molecular beam epitaxy
  • MOVPE metal organic vapor phase epitaxy
  • the buffer layer 111 thickness 20 nm
  • a semiconductor layer structure is obtained in which the GaN channel layer 112 (film thickness 2 ⁇ m) and the AlGaN electron supply layer 113 (film thickness 25 nm) made of undoped AlGaN are stacked (FIG. 6 (a)).
  • an SiO film 122 film is formed on the AlGaN electron supply layer 113 by, for example, atmospheric pressure CVD.
  • an element isolation mesa (not shown) is formed. Then, a predetermined region of the SiO film 122 is selectively removed.
  • the AlGaN electron supply layer 113 is exposed by processing into a predetermined shape (FIG. 7 (a)).
  • a SiN film 121 (60 nm) is formed (FIG. 7B). Then, using a resist such as a photoresist as a mask, a predetermined region of the SiN film 121 is selectively etched away until the AlGaN electron supply layer 113 is exposed (FIG. 8 (a)). At this time, the SiN film 121 is formed on the entire surface of the SiO film 122.
  • a resist such as a photoresist
  • the source electrode 101 and the drain electrode 103 are formed so as to partially overlap the SiN film 121, and annealing is performed at 650 ° C. As a result, ohmic contact is achieved (Fig. 8 (b)).
  • the SiN film 121 and the SiO film 122 are arranged.
  • the recess is formed so that the SiO film 122 remains on the source side and the drain side of the recess, and the SiN film 121 and the Si
  • the O film 122 is exposed.
  • the AlGaN electron supply layer 113 is exposed from the bottom surface of the recess.
  • a metal serving as a gate metal such as NiZAu is deposited on the AlGaN electron supply layer 113 exposed from the bottom of the opening to form a gate electrode 102 that is Schottky-bonded to the AlGaN electron supply layer 113.
  • a metal serving as a gate metal such as NiZAu is deposited on the AlGaN electron supply layer 113 exposed from the bottom of the opening to form a gate electrode 102 that is Schottky-bonded to the AlGaN electron supply layer 113.
  • the cross-sectional shape of the gate electrode 102 is rectangular has been described as an example.
  • the cross-sectional shape of the gate electrode 102 is The gate electrode 102 is not limited to a rectangle, and the gate electrode 102 may be formed wide at the upper portion, for example, as in a T-shaped structure or a Y-shaped structure. In this way, the high frequency characteristics of the HJFET can be further improved.
  • Such a gate electrode 102 can be formed using, for example, an electron beam lithography technique.
  • FIG. 10 shows the two-terminal breakdown voltage characteristics of the HJFET of this example (FIG. 1) and the HJFET of the conventional structure (FIG. 5). As shown in FIG. 10, it can be seen that in this example, the breakdown voltage characteristic is improved with a smaller gate leakage current (vertical axis) than the conventional structure. In this embodiment, since the SiO film 122 is selectively disposed near the side surface of the gate electrode 102, high voltage operation is performed.
  • the electric field concentration at the drain electrode side end of the gate electrode 102 can be relaxed. Therefore, an excellent element with improved gate breakdown voltage can be obtained.
  • FIG. 11 is a graph showing the relationship between the current collab amount of the HJFET of this example (FIG. 1) and the HJFET of the conventional structure (FIG. 5) and the gate leakage current at a drain voltage of 10V.
  • the conventional HJFET when the gate leakage current is large, the current collaboration is low.
  • the gate leakage current when the gate leakage current is small, the current collaboration increases, and it can be seen that there is a trade-off relationship between the current collaboration and the gate leakage current.
  • the trade-off relationship of the conventional structure is significantly different, and the two problems of current collab reduction and gate leak current reduction are significantly improved.
  • the HJFET of this embodiment can operate at a high voltage.
  • the parasitic capacitance between the side surface of the gate electrode 102 and the AlGaN electron supply layer 113 can be effectively reduced.
  • FIG. 2 is a cross-sectional view showing the configuration of the HJFET of this example.
  • the SiO film 122 has a gate current in a cross-sectional view in the gate length direction.
  • the entire upper surface of the pole 102 is covered.
  • the SiO film 122 and the SiN film 121 overlap.
  • the HJFET is formed on a substrate 110 such as SiC.
  • a nother layer 111 made of a semiconductor layer is formed on the substrate 110.
  • a GaN channel layer 112 is formed on the buffer layer 111.
  • an A1 GaN electron supply layer 113 is formed on the eight &? ⁇ Electron supply layer 113, the source electrode 101 and the drain electrode 103 are in ohmic contact.
  • the gate electrode 102 is in Schottky contact with the AlGaN electron supply layer 113.
  • the SiO film 122 is a gate electrode.
  • the entire side surface and top surface of the pole 102 are covered.
  • the SiN film 121 and the SiO film 122 are covered.
  • FIG. 18 to 20 are cross-sectional views showing manufacturing steps of the HJFET shown in FIG.
  • the manufacturing method of the HJFET of FIG. 2 will be described with reference to these drawings.
  • a semiconductor is grown on a substrate 110 made of SiC by, for example, a molecular beam epitaxy (MBE) growth method or a metal organic vapor phase epitaxy (MOVPE) growth method.
  • MBE molecular beam epitaxy
  • MOVPE metal organic vapor phase epitaxy
  • a SiN film 121 (film thickness 60 nm) is formed on the AlGaN electron supply layer 113 by, eg, plasma CVD (FIG. 18A).
  • a predetermined region of the SiN film 121 and a predetermined region of the epitaxial layer structure are selectively etched away until the GaN channel layer 112 is exposed.
  • a separation mesa (not shown) is formed.
  • a predetermined region of the SiN film 121 is selectively removed and processed into a predetermined shape to form a recess 125. From the bottom of the recess 125, the AlGaN child supply layer 113 is exposed (FIG. 18 (b)).
  • a metal serving as a gate metal such as NiZAu is deposited on the AlGaN electron supply layer 113 exposed from the bottom of the recess 125, and a Schottky is formed on the AlGaN electron supply layer 113 in a predetermined region of the recess 125.
  • the gate electrode 102 to be joined is formed, and the exposed portions of the AlGaN electron supply layer 113 are left on both sides of the gate electrode 102 (FIG. 19 (a)).
  • the width in the gate length direction of the exposed portion of the AlGaN electron supply layer 113 after the formation of the gate electrode 102 is, for example, 40 nm to 500 nm, preferably 300 nm to 400 nm, for each of the source electrode 101 side and the drain electrode 103. .
  • an SiO film 122 is formed on the entire upper surface of the AlGaN electron supply layer 113 on which the gate electrode 102 has been formed, for example, by atmospheric pressure CVD so as to fill the recess 125 (FIG. 19B).
  • a resist film 123 to be covered is formed (FIG. 20 (a)).
  • the resist film 123 may have a tapered shape that expands as the element forming surface force of the substrate 110 increases. Then, using the resist film 123 as a mask, the SiO film 122 formed on the SiN film 121 is selectively etched.
  • a predetermined region of the SiN film 121 is removed by etching using another mask to expose the AlGaN electron supply layer 113. Thereafter, a source electrode 101 and a drain electrode 103 are formed on the AlGaN electron supply layer 113 by vapor deposition of a metal such as TiZAl, and ohmic bonding is performed by annealing at 650 ° C. (FIG. 20 ( b)).
  • a metal such as TiZAl
  • the SiO film 122 that suppresses the gate leakage current is formed in the vicinity of the gate electrode 102, and the current collab reduction effect is formed in the other regions.
  • the entire surface of the gate electrode 102 is covered with an SiO film 122 which is an insulating film. It is covered. For this reason, the entire surface of the gate electrode 102 is protected, and deterioration of the gate electrode 102 over time can be prevented. Therefore, an element with higher reliability can be manufactured.
  • FIG. 21 is a cross-sectional view showing the configuration of such an HJFET.
  • the basic configuration of the HJFET shown in FIG. 21 is the same as that of the HJFET shown in FIG. 2.
  • the upper part of the SiN film 121 is covered with the SiO film 124, and the SiO film 124 and the SiO film 122 are processed in the same process. Same
  • the surface protective film covering the AlGaN electron supply layer 113 has a two-layer structure of the SiN film 121 and the SiO film 124. For this reason, the same thickness as the total of these film thicknesses
  • the average value of the dielectric constant of the surface protective film can be reduced as compared with the case where the single SiN film 121 is formed.
  • the first insulating film (SiO film 122) is formed on the entire surface of the gate electrode 102.
  • the force formed is not limited to this.
  • At least the side surface of the gate electrode 102 is SiO
  • FIG. 3 is a cross-sectional view showing the configuration of the HJFET of this example.
  • This HJFET has a field plate portion 105 formed on the top of the SiN film 121 so as to project from the gate electrode 102 and the drain electrode 103 in a bowl shape.
  • the side end is located on the drain electrode 103 side.
  • the SiN film 121 includes the gate electrode 102 and the drain It is provided in contact with the electrode 103 and covers the upper surface of the SiO film 122. Also, the source electrode 101 side
  • the SiN film 121 is provided in contact with the source electrode 101 and the gate electrode 102 and covers the upper surface of the SiO film 122.
  • the bottom surface of the field plate 105 is provided in contact with the source electrode 101 and the gate electrode 102 and covers the upper surface of the SiO film 122.
  • the SiO film 122 are not in contact with each other, and the SiN film 121 is interposed therebetween.
  • the HJFET shown in FIG. 3 is formed on a substrate 110 such as SiC.
  • a nother layer 111 made of a semiconductor layer is formed on the substrate 110.
  • a GaN channel layer 112 is formed on the buffer layer 111.
  • an A1 GaN electron supply layer 113 is formed on the GaN channel layer 112.
  • the source electrode 101 and the drain electrode 103 are in ohmic contact with the eight &? ⁇ Electron supply layer 113, and the gate electrode 102 having the field plate portion 105 is interposed between the source electrode 101 and the drain electrode 103 on the AlGaN electron supply layer 113. Schottky is joined together.
  • the SiN film 12 covering the surface of the AlGaN electron supply layer 113 and the upper part of the SiO film 122 is formed.
  • FIG. 12 to 15 are cross-sectional views showing manufacturing steps of the HJFET of FIG.
  • a method for manufacturing the HJFET shown in FIG. 3 will be described with reference to these drawings.
  • a molecular beam epitaxy (Molecular Beam) is formed on a substrate 110 made of SiC.
  • Semiconductors are grown by epitaxy (MBE) growth method or metal organic vapor phase epitaxy (MOVPE) growth method.
  • MBE epitaxy
  • MOVPE metal organic vapor phase epitaxy
  • an SiO film 122 film is formed on the AlGaN electron supply layer 113 by, for example, an atmospheric pressure CVD method.
  • An element isolation mesa (not shown) is formed by selective etching until the layer 112 is exposed. Then, the SiO film 122 is processed into a predetermined shape, The feed layer 113 is exposed (FIG. 13 (a)).
  • SiN is formed on the eight &? ⁇ Electron supply layers 113 and 310 film 122 by plasma CVD or the like.
  • a film 121 (60 nm) is formed (FIG. 13 (b)). Then, using a resist film such as a photoresist as a mask, a predetermined region of the SiN film 121 is selectively etched away until the AlGaN electron supply layer 113 is exposed (FIG. 14A). At this time, as in the first embodiment, the SiN film 121 covers the SiO 2 film 122.
  • a resist film such as a photoresist
  • the source electrode 101 and the drain electrode 103 are formed on the AlGaN electron supply layer 113 by vapor deposition of a metal such as TiZAl, and annealing is performed at 650 ° C. Contact (Fig. 14 (b)). Then, a predetermined region of the SiN film 121 and the SiO film 122 is selectively removed by etching using a photoresist, whereby the SiN film 121 and the SiO film 122 are removed.
  • a metal such as TiZAl
  • a recess penetrating the film 122 is formed (FIG. 15 (a)). At this time, as in the first embodiment, the concave
  • the SiN film 121 and SiO film 122 are exposed from the side surface of the recess, and the bottom force of the recess is also AlGaN electrons.
  • the supply layer 113 is exposed.
  • a gate metal such as NiZAu is vapor-deposited to form a gate electrode 102 having a shot contact.
  • a field plate portion 105 made of NiZAu is formed continuously and integrally with the gate electrode 102 (FIG. 15 (b)). The above procedure yields the HJFET shown in Fig. 3.
  • the electric field force applied to the drain side end portion of the gate electrode 102 is relaxed by the action of the field plate portion 105.
  • the gate breakdown voltage is improved.
  • the surface potential can be modulated by the field plate portion 105 during a large signal operation, there is an effect of increasing the response speed of the surface trap and suppressing the current collab.
  • the current collabs and the gate breakdown voltage improvement effect in the first embodiment can be exhibited more remarkably.
  • the surface condition fluctuates due to variations in the manufacturing process such good performance can be realized stably.
  • the SiO 2 film 122 is selectively provided in the vicinity of the side surface of the gate electrode 102 at the lower part of the field plate part 105,
  • the dielectric constant of the insulating film functioning as a surface protective film changes stepwise. For this reason, in addition to reducing gate leakage current and current collabs, the parasitic capacitance generated between the field plate portion 105 and the AlGaN electron supply layer 113 is effectively reduced in the region below the field plate portion 105. In addition, electric field concentration at the drain side end of the gate electrode 102 can be suppressed.
  • the field plate portion 105 can be controlled independently of the gate electrode 102.
  • the response of the surface trap can be suppressed by fixing the surface potential, the current collaboration is more effectively performed than when the field plate portion 105 has the same potential as the gate electrode and the surface potential is modulated. Can be suppressed.
  • the effect of independently controlling the field plate portion 105 is remarkable.
  • the gate capacitance hardly changes even if the potential of the gate electrode 102 is changed, so that a reduction in gain can be greatly suppressed.
  • the length of the field plate portion 105 in the gate length direction is preferably 0.3 ⁇ m or more, for example, from the viewpoint of the effect of suppressing current collapse, and more preferably 0.5 m or more. preferable.
  • the field plate portion 105 does not overlap the drain electrode 103. Since the gate breakdown voltage is determined by the electric field concentration between the electric field control electrode and the drain electrode, the length of the field plate portion 105 in the gate length direction is set to the gate electrode 102 and the drain electrode 103 from the viewpoint of suppressing the decrease in the gate breakdown voltage. It is preferable that the interval be 70% or less.
  • the distance between the gate electrode 102 and the drain electrode 103 is the distance from the drain electrode side end of the gate electrode 102 to the gate electrode side end of the drain electrode 103, and the length of the field plate portion 105 is defined as the distance.
  • Patent Document 1 and Patent Document 2 described above in the background section the entire region between the field plate portion or the electric field control electrode and the electron supply layer or further on the drain electrode side is used. A structure in which a SiO film is provided over a region is described. On the other hand, in the present embodiment, the SiO film 122 in the sectional view in the gate length direction is shown.
  • the drain electrode side end of the field plate portion 105 is positioned closer to the drain electrode 103 side than the drain electrode side end of 2, and an SiO film 122 is selectively provided around both side surfaces of the gate electrode 102. This further increases current collaboration and gate leakage current.
  • the parasitic capacitance between the side surface of the gate electrode 102 and the AlGaN electron supply layer 113 can be reduced on both the source electrode 101 side and the drain electrode 103 side.
  • the force electric field control unit and the gate electrode 102 described as an example in which the same member member as the gate electrode 102 is configured and the field plate unit 105 that functions as the electric field control unit is provided.
  • the electric field control electrode is formed above the AlGaN electron supply layer 113 independently of the gate electrode 102. It can also be set as the structure provided.
  • FIG. 16 is a cross-sectional view showing the configuration of such an HJFET.
  • a gate electrode 102 and an electric field control electrode 106 are provided separately from the gate electrode 102.
  • SiO film 122 is a gate
  • the drain electrode side end portion of the electric field control electrode 106 is positioned closer to the drain electrode 103 side than the drain electrode side end portion of the SiO film 122. Dray
  • the SiN film 121 is provided in contact with the gate electrode 102 and the drain electrode 103 and covers the upper surface of the SiO film 122.
  • the SiN film 121 is provided in contact with the source electrode 101 and the gate electrode 102 and covers the upper surface of the SiO 2 film 122.
  • the electric field control electrode 106 may apply different potentials to the electric field control electrode 106 and the gate electrode 102, which may be independently controllable to the gate electrode 102. it can. With such a structure, the field effect transistor can be driven under optimum conditions. Since the surface trap response can be suppressed by fixing the surface potential, the electric field control electrode 106 is set to the same potential as the gate electrode 102, and the current collab can be suppressed more effectively than when the surface potential is modulated. . In particular, in the case of a group III nitride semiconductor device in which the influence of the negative surface charge is a serious problem, this electric field control electric power is required. The effect of being able to control pole 106 independently is significant.
  • the HJFET shown in FIG. 16 can be manufactured using the method for manufacturing the HJFET shown in FIG.
  • the gate electrode 102 and the field plate portion 105 are formed at the same time.
  • the gate electrode 102 and the electric field control electrode 106 may be formed in separate steps. That is, a process of forming a resist having an opening and forming an electrode in the opening can be performed separately. In this case, the gap between the gate electrode 102 and the electric field control electrode 106 can be formed with a narrower gap.
  • a so-called gate recess structure in which a part of the lower portion of the gate electrode is embedded in the AlGaN electron supply layer can be employed.
  • FIG. 4 is a diagram showing the configuration of the HJFET of this example.
  • Figure 4 shows an example of an HJFET that uses a gate recess structure.
  • an AlGaN electron supply layer 113 is provided between the GaN channel layer 112, the source electrode 101, and the drain electrode 103.
  • the source electrode 101 and the drain electrode 103 A recess is provided in the AlGaN electron supply layer 113 in the region between the two.
  • a part of the lower portion of the gate electrode 102 is embedded in the recess of the AlGaN electron supply layer 113, and the source electrode 101 and the drain electrode 103 are provided in contact with the upper surface of the AlGaN electron supply layer 113. .
  • the gate recess structure With the gate recess structure, the gate breakdown voltage can be further improved.
  • the HJFET of FIG. 4 is obtained by recess-etching the AlGaN electron supply layer 113 before vapor deposition of the metal to be the gate electrode 102 and then forming the gate electrode 102.
  • FIG. 17 shows a cross-sectional structure of the HJFET of this example.
  • a contact layer 114 is interposed between the drain electrode 103 and the surface of the AlGaN electron supply layer 113.
  • the contact layer 114 is composed of an undoped AlGaN layer.
  • This HJFET is formed on a substrate 110 such as SiC.
  • a buffer layer 111 made of a semiconductor layer is formed on the substrate 110.
  • a GaN channel layer 112 is formed on the buffer layer 111.
  • an AlGaN electron supply layer 113 is formed on the GaN channel layer 112, an AlGaN electron supply layer 113 is formed.
  • the source electrode 101 and the drain electrode 103 are in ohmic contact.
  • a gate electrode 102 is provided between the source electrode 101 and the drain electrode 103, and the gate electrode 102 and the AlGaN electron supply layer 113 are in Schottky contact.
  • a membrane 122 is provided. Then, from the gate electrode 102 to the source electrode 101 and the drain electrode 103, the surface of the AlGaN electron supply layer 113 and the SiO film 122 are covered so as to cover Si
  • An N film 121 is formed.
  • a contact layer 114 composed of an undoped AlGaN layer is provided between the source electrode 101 and the AlGaN electron supply layer 113 and between the drain electrode 103 and the AlGaN electron supply layer 113. Intervene.
  • the contact layer 114 is provided on the AlGaN electron supply layer 113 in the region where the source electrode 101 and the drain electrode 103 are formed.
  • the contact layer 114 has an opening, and the bottom surface of the opening is configured by the surface of the AlGaN electron supply layer 113.
  • the bottom surface of the opening is a recess surface with respect to the upper surface of the contact layer 114.
  • a source electrode 101 and a drain electrode 103 are provided in contact with the upper surface of the contact layer 114.
  • a gate electrode 102 is provided in contact with the AlGaN electron supply layer 113. The bottom force of the source electrode 101 and the drain electrode 103 is located above the bottom surface of the gate electrode 102 (on the side away from the substrate 110).
  • the HJFET of FIG. 17 has a configuration in which a contact layer 114 is added to the HJFET of the first embodiment (FIG. 1). According to this configuration, in addition to the effect of the first embodiment, the contact resistance can be further reduced.
  • the HJFET shown in Fig. 17 has a structure having a field plate portion 105 or an electric field control electrode 106, and has a field plate portion 105 or an electric field control electrode 106 force S contact layer: extends to the upper part of Q4. It is good also as composition which has. That is, in this example, in the region between the gate electrode 102 and the drain electrode 103, the field plate portion 105 or the upper portion of the AlGaN electron supply layer 113 is interposed via the SiN film 121 and the SiO film 122.
  • An electric field control electrode 106 is formed, and may extend to the top of the field plate portion 105 or the electric field control electrode 106 force contact layer 114. Further, the field plate portion 105 or the electric field control electrode 106 may be controllable independently with respect to the gate electrode 102.
  • the structure of the semiconductor layer provided below the gate electrode 102 is not limited to that illustrated, and various modes are possible.
  • an intermediate layer or a cap layer may be appropriately provided in this group III nitride semiconductor layer structure.
  • a group III nitride semiconductor layer structure consists of a channel layer with In Ga N (0 ⁇ x ⁇ 1) force, an electron supply layer with Al Ga N (0 ⁇ y ⁇ 1) force, and a cap layer made of GaN.
  • It may include a structure laminated in the order of force. In this way, the effective Schottky height can be increased and a higher gate breakdown voltage can be realized. However, in the above equation, make sure that X and y are both zero.

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Abstract

　電界効果トランジスタにおいて、ヘテロ接合を含むＩＩＩ族窒化物半導体層構造と、この半導体層構造上に離間して形成されたソース電極１０１およびドレイン電極１０３と、これらの電極間に配置されたゲート電極１０２を設ける。また、ＩＩＩ族窒化物半導体層構造の表面において、ゲート電極１０２の両側面に接して、構成元素として酸素を含むＳｉＯ2膜１２２を設ける。ＩＩＩ族窒化物半導体層構造の表面において、ＳｉＯ2膜１２２とソース電極１０１との間の領域およびＳｉＯ2膜１２２とドレイン電極１０３との間の領域を被覆するＳｉＮ膜１２１を設ける。ＳｉＮ膜１２１は、ＳｉＯ2膜１２２と異なる材料から構成されるととともに構成元素として窒素を含む。

Description

明 細 書
電界効果トランジスタ
技術分野
[oooi] 本発明は、 m族窒化物半導体を用いた電界効果トランジスタに関するものである。
背景技術
[0002] GaNをはじめとする ΠΙ族窒化物半導体は、 GaAs系半導体に比べ大きなバンドギ ヤップ、高い絶縁破壊電界、そして大きな電子の飽和ドリフト速度という特性を持った め、高温動作、高速スイッチング動作、大電力動作等の点で優れた電子素子を実現 する材料として期待を集めて!/ヽる。
[0003] また、 III族窒化物半導体は、圧電性を有するため、ヘテロ接合構造によって、自発 分極とピエゾ分極力 ヘテロ接合部に生成される高濃度二次元キャリアガスの利用 が可能である。このため、不純物ドーピングによる発生したキャリアによって駆動する GaAs系半導体電界効果トランジスタとは異なった機構での動作が可能である。
[0004] このような III族窒化物半導体素子においては、ヘテロ接合部でキャリアガスが発生 するのに伴い、半導体層構造表面に負電荷が誘起される。誘起された負電荷は、ト ランジスタの諸特性に大きな影響を及ぼすことから、表面負電荷の制御技術の開発 が重要である。以下この点について説明する。
[0005] ヘテロ接合を含む III族窒化物半導体の積層構造では、ピエゾ分極等によりチヤネ ル層に大きな電荷が発生する一方、 AlGaN等の半導体層表面に負電荷が発生する ことが知られて 、る (非特許文献 1)。
[0006] こうした負電荷は、ドレイン電流に直接作用し、素子性能に強い影響を及ぼす。具 体的には、表面に大きな負電荷が発生すると、交流動作時の最大ドレイン電流が、 直流時に比べて劣化する。この現象を以下、電流コラブスと称する。電流コラブスは 、 GaAs系へテロ接合素子にぉ ヽては分極電荷の発生が極めて小さ 、ため見られず 、111族窒化物半導体素子において顕著に見られる特有の現象である。
[0007] こうした問題に対し、従来、表面保護層を形成することで電流コラブスの低減がなさ れていた (特許文献 1および特許文献 2)。保護膜を設けない構造では、電流コラブス のため、高電圧印加時に充分なドレイン電流が得られず、 III族窒化物半導体材料を 用いる利点を得ることが困難である。
[0008] また、電流コラブス抑制の効果は、保護膜として用いる材料によっても異なっており 、一般には SiNが電流コラプス抑制の効果が高い材料であることが知られている。以 下、保護膜として SiN膜を有する従来のトランジスタの一例について説明する。
[0009] 図 5は、従来のへテロ接合電界効果トランジスタ（Hetero— Junction Field Effe ct Transistor：以下 HJFETと称する）の構成を示す断面図である。このような HJF ETは、たとえば非特許文献 2に報告されている。
[0010] この HJFETにおいては、サファイアからなる基板 209の上に A1Nからなるバッファ 層 211、 GaNチャネル層 212および AlGaN電子供給層 213がこの順で積層されて いる。その上にソース電極 201とドレイン電極 203が形成されており、これらの電極は AlGaN電子供給層 213とオーム性接触している。また、ソース電極 201とドレイン電 極 203の間にゲート電極 202が形成され、このゲート電極 202は AlGaN電子供給層 213にショットキー性接触している。最上層には表面保護膜として SiN膜 221が形成 されている。
[0011] また、図 5に示した HJFETは、以下の手順で製造される。
まず、サファイア力 なる基板 209上に、たとえば分子線ェピタキシ（Molecular B earn Epitaxy : MBE)成長法や有機金属気相ェピタキシ（Metal Organic Vapo r Phase Epitaxy: MOVPE)成長法等によって半導体を成長させる。このようにし て、基板側から順に、アンドープ A1N力もなるバッファ層 211 (膜厚 20nm)、アンド一 プの GaNチャネル層 212 (膜厚 2 μ m)、アンドープ AlGaNからなる AlGaN電子供 給層 213 (膜厚 25nm)が積層した半導体層構造が得られる。
[0012] 次いで、ェピタキシャル層構造の一部を GaNチャネル層 212が露出するまでエツ チング除去することにより、素子間分離メサ (不図示)を形成する。つづいて、 AlGaN 電子供給層 213上にフォトレジストを用いて、たとえば TiZAl等の金属を蒸着するこ とにより、ソース電極 201およびドレイン電極 203を形成し、 650°Cでァニールを行う ことによりオーム性接触させる。また、 AlGaN電子供給層 213上にフォトレジストを用 V、て NiZAu等のゲート金属を蒸着し、 AlGaN電子供給層 213にショットキー接触す るゲート電極 202を形成する。
[0013] つづいて、プラズマ CVD法等により、 SiN膜 221 (膜厚 50nm)を形成する。そして 、 SiN膜 221の一部をエッチング除去することによって、八 &?^電子供給層213の 露出する開口部を設ける。以上の手順により、図 5に示した HJFETが得られる。 特許文献 1：特開 2004— 200248号公報
特許文献 2：特開 2004 - 214471号公報
特許文献 3：特開平 11― 54527号公報
非特許文献 1 :U. K. Mishra, P. Parikh, and Yi— Feng Wu, 「AlGa N/GaN HEMTs ― An overview of device operation and applicati ons.」 Proc. IEEE, vol. 90, No. 6, pp. 1022—1031, 2002 非特許文献 2 : 2001年インターナショナル'エレクトロン'デバイス'ミーティング 'ダイ ジェスト（IEDM01— 381〜384)、安藤 (Y. Ando)
発明の開示
発明が解決しょうとする課題
[0014] ところが、図 5に示した HJFETについて本発明者が検討したところ、 SiN膜を保護 膜として用いた場合には、電流コラブスを低減する効果は高い反面、ゲートのリーク 電流が保護膜を形成しない場合に比べ増加することが明らかになった。このため、 Si N膜を保護膜に用いた場合、高電圧動作時に大きなリーク電流が流れると、ゲート電 極が破壊し素子の安定動作を阻害する要因となる懸念があった。さらに、ゲートリー ク電流が素子の RF (Radio frequency)効率の低下を招く結果、トランジスタとして 必要な特'性の確保が困難となることがあった。
[0015] 以上のように、従来作製方法で得られた III族窒化物半導体素子では、トランジスタ として必要な特性を得るのが困難な場合があった。 III族窒化物半導体カゝらなる HJF ETにおいて、電流コラブスの低減と低ゲートリーク電流特性を併せもつ素子の開発 が必要である。
[0016] また、図 5に示した HJFETにおいては、ゲート電極と半導体層との間の寄生容量を 低減する点でも改善の余地があった。
[0017] 本発明は上記事情に鑑みなされたものであって、 ΠΙ族窒化物半導体電界効果トラ ンジスタにおける電流コラブスおよびゲートリーク電流を低減するとともに、ゲート電極 近傍の寄生容量を低減する技術を提供する。
課題を解決するための手段
[0018] 一般に、トランジスタのゲートに負の電圧を印加すると、ゲートより電子が半導体層 に注入され、半導体層表面より空乏化される。この時、表面または界面準位が存在し ていると、ゲートより注入される電子は表面または界面準位に捕獲される。その結果、 高電圧を印加してもゲート破壊を起こしにくいため、高いゲート耐圧が得られる。また その反面、電子の捕獲と放出の時定数により交流動作時の電流コラブスが大きくなる という傾向が見られる。一方、表面の負電荷量が少ない場合、電流コラブスは小さく なるものの、捕獲され得る電子が少ないため、高電圧をかけた場合の耐圧が低くなる 。トランジスタの動作は、このトレードオフ関係に支配されている。半導体層に注入さ れる電子によってできる空乏層は、ゲート電極のドレイン電極側に向力つて伸び、そ の結果電界強度は、ゲート電極のドレイン電極側で最大になる。
[0019] また、電流コラブスは、走行して 、る電子が半導体表面または界面準位に捕獲され ることに起因して生ずる。このため、電流コラブスには、ゲート電極からドレイン電極ま での半導体表面または界面の状態が影響して 、る。
[0020] 本発明者は、こうした観点力 検討を進め、 III族窒化物半導体を用いた電界効果ト ランジスタにおいて、半導体層表面におけるゲート電極の側面に接する領域と他の 領域とに異なる絶縁膜を設けることにより、電流コラブスが少ないうえにゲートリーク電 流が低ぐまたゲート電極と半導体層との間の寄生容量が低減されるトランジスタを実 現できることを見出した。本発明はこうした新規な知見に基づきなされたものである。
[0021] 本発明によれば、
ヘテロ接合を含む III族窒化物半導体層構造と、
該 III族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電 極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記 ΠΙ族窒化物半導体層構造の表面において、前記ゲート電極の両側面に接し て設けられ、構成元素として酸素を含む第一絶縁膜と、 前記 in族窒化物半導体層構造の表面において、前記第一絶縁膜と前記ソース電 極との間の領域および前記第一絶縁膜と前記ドレイン電極との間の領域を被覆し、 前記第一絶縁膜と異なる材料カゝら構成されるととともに構成元素として窒素を含む第 二絶縁膜と、
を含む電界効果トランジスタが提供される。
[0022] 本発明にお 、ては、ゲート電極の側面に接する領域とそれ以外の領域とで、 III族 窒化物半導体層構造の表面に異なる絶縁膜が設けられている。このため、ゲート耐 圧特性を決定する領域と電流コラブスを引き起こす領域とに対し、これらをそれぞれ 分けて対処することが可能となり、電流コラブスが少なぐかつゲートリーク電流の少 な ヽ良好な性能を安定して実現することができる。
[0023] ここで、前記ゲート電極近傍に設けられる第一絶縁膜としては、耐圧特性を高める ため、 III族窒化物半導体層構造との間で高 ヽ界面準位密度を形成する絶縁膜を用 いる。こうすることで、前記ゲート電極のドレイン電極側で生じる高電圧動作時の電界 集中を緩和し、その結果ゲートリーク電流の低減が可能となる。
[0024] また、ゲート電極近傍以外の III族窒化物半導体層上には界面準位密度の低い第 二絶縁膜を用いる。こうすることで、ゲート電極と前記ドレイン電極間で生じる電流コラ ブスの抑制が可能となる。
[0025] 具体的には、ゲート電極近傍の第一絶縁膜は、酸素を含んだ絶縁膜を形成し、ゲ ート電極近傍以外の領域には窒素を含んだ第二絶縁膜を形成する。好ましくは、ゲ ート電極近傍の絶縁膜は SiO膜で形成し、ゲート電極近傍以外の領域には SiN膜
2
を形成する。こうすることによって、電流コラブス低減とゲートリーク電流の少ない高出 力化により優れたトランジスタが得られる。
[0026] また、本発明においては、第一絶縁膜がゲート電極の両側面に設けられているた め、ゲートリーク電流を確実に抑制するとともに、ゲート電極側面と ΠΙ族窒化物半導 体層構造との間の寄生容量を低減することができる。なお、ゲート電極の両側面に設 けられているとは、ゲート長方向の断面視において、第一絶縁膜がゲート電極の両 側に設けられて 、ることを 、う。
[0027] また、前記第一絶縁膜の被覆領域は、たとえば前記ゲート電極の前記ドレイン電極 側端部から 40nm以上、好ましくは 300nm以上にわたる領域とし、前記ゲート電極と 前記ドレイン電極間の距離のたとえば 30%を上限とする。また、前記ゲート電極近傍 の第一絶縁膜の厚さは、たとえば 5nm以上、好ましくは 20nm以上とする。こうするこ とによって、電流コラブスの抑制とゲート耐圧のトレードオフの関係において両者を満 足する特性が得られる。
[0028] なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの 間で変換したものもまた本発明の態様として有効である。
[0029] たとえば、本発明において、前記ゲート電極近傍に形成する前記第一絶縁膜はゲ ート電極の表面全面を覆ってもよ!ヽ。こうすることによって前記ゲート電極を保護し長 寿命化と信頼性が顕著に改善される。
[0030] 本発明にお!/、て、前記ゲート電極と前記ドレイン電極との間の領域にお!、て、前記 III族窒化物半導体層構造の上部の前記第一および第二絶縁膜を介して電界制御 電極またはフィールドプレート部が設けられていてもよい。こうすることによって、電流 コラブスとゲート耐圧のバランスが顕著に改善される。
[0031] 本発明において、電界制御電極またはフィールドプレート部力 ゲート電極に対し て独立に制御可能である構成とすることもできる。すなわち、電界制御電極およびゲ ート電極に対して異なる電位を付与することができる。こうした構成とすること〖こより、 電界効果トランジスタを最適な条件で駆動することが可能となる。
[0032] 本発明において、前記ゲート電極が T字型または Y字型になっていてもよい。こうす ること〖こよって、ゲート抵抗の低減が図られ、利得増大により高周波特性が著しく改 善され、特にゲート長が 0. 25 m以下の細いゲート構造で、高電圧かつ高利得動 作が可能となる。
[0033] また、前記 III族窒化物半導体層構造は、たとえば In Ga N (0≤x≤ 1)からなる チャネル層および Al Ga N (0≤y≤ 1)からなる電子供給層を含む構成とすること
l-y
ができる。チャネル層および電子供給層の積層順序は任意である。
[0034] また、本発明にお 、て、前記ソース電極と前記 ΠΙ族窒化物半導体層構造の表面と の間および前記ドレイン電極と前記 m族窒化物半導体層構造の表面との間に、コン タクト層が介在する構成としてもよい。コンタクト層を備える構成は、いわゆるワイドリセ ス構造と呼ばれる。かかる構成を採用した場合、ゲート電極のドレイン側端部の電界 集中をより効果的に分散'緩和することができる。なおリセス構造とする場合、多段リ セスとすることちでさる。
[0035] 本発明にお!/、て、ゲート電極とドレイン電極との距離を、ゲート電極とソース電極と の間よりも長くすることもできる。この構成はいわゆるオフセット構造と呼ばれるもので あり、ゲート電極のドレイン側端部の電界集中をより効果的に分散 ·緩和することがで きる。
発明の効果
[0036] 以上説明したように、本発明によれば、電流コラブスとゲートリーク電流とが低減さ れるとともに、ゲート電極近傍の寄生容量が低減された電界効果トランジスタが実現 される。
図面の簡単な説明
[0037] 上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実 施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
[図 1]本実施形態に係る電界効果トランジスタの構成を示す断面図である。
[図 2]本実施例に係る電界効果トランジスタの構成を示す断面図である。
[図 3]本実施例に係る電界効果トランジスタの構成を示す断面図である。
[図 4]本実施例に係る電界効果トランジスタの構成を示す断面図である。
[図 5]従来の電界効果トランジスタ構成を示す断面図である。
[図 6]図 1の電界効果トランジスタの製造工程を示す断面図である。
[図 7]図 1の電界効果トランジスタの製造工程を示す断面図である。
[図 8]図 1の電界効果トランジスタの製造工程を示す断面図である。
[図 9]図 1の電界効果トランジスタの製造工程を示す断面図である。
[図 10]本実施例の HJFETと従来の HJFETの 2端子耐圧特性を示す図である。
[図 11]本実施例の HJFETと従来の HJFETの電流コラプス量とドレイン電圧 10Vに おけるゲートリーク電流との関係を示す図である。
[図 12]図 3の電界効果トランジスタの製造工程を示す断面図である。
[図 13]図 3の電界効果トランジスタの製造工程を示す断面図である。 [図 14]図 3の電界効果トランジスタの製造工程を示す断面図である。
[図 15]図 3の電界効果トランジスタの製造工程を示す断面図である。
[図 16]本実施例に係る電界効果トランジスタの構成を示す断面図である。
[図 17]本実施例に係る電界効果トランジスタの構成を示す断面図である。
[図 18]図 2の電界効果トランジスタの製造工程を示す断面図である。
[図 19]図 2の電界効果トランジスタの製造工程を示す断面図である。
[図 20]図 2の電界効果トランジスタの製造工程を示す断面図である。
[図 21]本実施例に係る電界効果トランジスタの構成を示す断面図である。
発明を実施するための最良の形態
[0038] 以下、 III族窒化物半導体構造として、 AlGaN電子供給層 ZGaNチャネル層およ び表面保護膜 (以下、単に「保護膜」とも呼ぶ。）を有する HJFETを例に、本発明の 実施形態について図面を参照して説明する。なお、すべての図面において、共通の 構成要素には同じ符号を付し、適宜説明を省略する。また、本明細書においては、 積層構造を「上層 Z下層 (基板側) Jと表記する。
[0039] 図 1は、本実施形態の電界効果トランジスタの基本構成を示す図である。
図 1に示した電界効果トランジスタ (HJFET)は、ヘテロ接合を含む III族窒化物半 導体層構造 (GaNチャネル層 112、 AlGaN電子供給層 113)と、この III族窒化物半 導体層構造上に離間して形成されたソース電極 101およびドレイン電極 103と、ソー ス電極 101とドレイン電極 103の間に配置されたゲート電極 102と、を備える。この HJ FETは、ヘテロ接合構造を有するため、自発分極とピエゾ分極力もへテロ接合部に 生成される高濃度二次元キャリアガスの利用が可能である。
また、この HJFETは、第一絶縁膜 (SiO膜 122)および第二絶縁膜 (SiN膜 121)
2
を備える。
[0040] SiO膜 122は、 AlGaN電子供給層 113の表面において、ゲート電極 102の側面
2
周辺に設けられる。 SiO膜 122は、構成元素として酸素を含む膜であり、ゲート電極
2
102の両側面に接して設けられており、ゲート電極 102の下端近傍を被覆する。 ここで、 AlGaN電子供給層 113の表面とは、 AlGaN電子供給層 113の表面付近 であればよぐたとえば AlGaN電子供給層 113と SiN膜 121および SiO膜 122と力 S 直接接していてもよい。また、電流コラブスとゲートリーク電流の抑制効果が発揮され る構成であれば、 AlGaN電子供給層 113と SiN膜 121および SiO膜 122との間に
2
介在層が存在して 、てもよ 、。
SiO膜 122は、ゲート電極 102の両側面に接して設けられている。つまり、 SiO膜
2 2
122は、ゲート長方向の断面視において、ゲート電極 102の両側に設けられている。 このため、図 1の HJFETは、製造容易性に優れた構成である。また、ゲート側端部に おける電界集中を効果的に抑制するとともに、ゲート電極 102の両側面と AlGaN電 子供給層 113との間の寄生容量を効果的に低減することができる。
SiO膜 122は、ゲート電極 102の近傍に設けられている。ゲート電極 102の近傍に
2
設けられているとは、 SiO膜 122を設けても、 SiN膜 121による電流コラブスの抑制
2
効果が充分に発揮できる程度の領域に、 SiO膜 122が設けられていることをいう。電
2
流コラプスを確実に抑制する観点では、 AlGaN電子供給層 113の表面における Si O膜 122の被覆領域を、ゲート電極 102のドレイン電極側端部からたとえば 500nm
2
以下、好ましくは 400nm以下にわたる領域とする。上記領域において、 AlGaN電子 供給層 113が SiO膜 122に接し、他の領域においては AlGaN電子供給層 113が Si
2
N膜 121に接する。
また、ゲートリーク電流を確実に抑制する観点では、 AlGaN電子供給層 113の表 面における SiO膜 122の被覆領域を、ゲート電極 102のドレイン電極側端部カゝらたと
2
えば 40nm以上、好ましくは 300nm以上にわたる領域とする。
また、 SiO膜 122は、ゲート電極 102の下端近傍に設けられている。ゲート電極 10
2
2の下端近傍とは、ゲートリーク電流を充分に抑制できる程度の範囲であればよぐか かる効果が発揮されれば、ゲート電極 102の下端に接していてもよいし、ゲート電極 102の下端力も離隔して 、てもよ 、。
SiO膜 122は、ゲート電極 102の側面周辺に選択的に設けられている。ここで、ゲ
2
ート電極 102の側面周辺に選択的に設けられているとは、 SiO膜 122を設けても、 S
2
iN膜 121によるゲート電極 102とソース電極 101またはドレイン電極 103との間の領 域におけるコラブスの抑制効果が充分に発揮できる程度の領域に、 SiO膜 122が設
2
けられていることをいう。 SiO膜 122の積層方向の厚さは、ゲートリーク電流を確実に抑制する観点では、た
2
とえば 5nm以上、好ましくは 20nm以上とする。また、 SiO膜 122の積層方向の厚さ
2
は、たとえば 200nm以下、好ましくは lOOnm以下とする。こうすれば、電流コラプス をより一層効果的に抑制できる。
図 1においては、 SiO膜 122は、段差部を有しない。また、 SiO膜 122の厚さはた
2 2
とえば SiN膜 121の厚さよりも小さい。こうすれば、必要最小限の領域に SiO膜 122
2 を選択的に設け、 SiN膜 121による電流コラブス低減効果をさらに顕著に発揮させる ことができる。
[0041] SiN膜 121は、 AlGaN電子供給層 113の表面において、電流コラプスを抑制する 表面保護膜として機能し、 SiO膜 122とソース電極 101との間の領域および SiO膜
2 2
122とドレイン電極 103との間の領域を被覆する。 SiN膜 121は、 SiO膜 122と異な
2
る材料から構成される。なお、 SiN膜 121に代えて、 SiON膜や SiCN膜等の、構成 元素として窒素を含む他の膜を用いることもできる。
SiN膜 121は、 SiO膜 122の上面を被覆し、 SiO膜 122の側面、ゲート電極 102
2 2
の側面ならびにソース電極 101の側面およびドレイン電極 103の側面に接して設け られている。ゲート電極 102の側面において、 SiO膜 122および SiN膜 121力 S下力
2
この順に積層されている。
[0042] 図 1に示した HJFETは、 SiO膜 122上に SiN膜 121が積層したオーバーラップ領
2
域を有する。このため、 AlGaN電子供給層 113上部において表面保護膜として機能 する絶縁膜について、オーラーラップ領域では、絶縁膜の誘電率の平均値が低下し た構成となっている。また、表面保護膜として機能する絶縁膜の誘電率の平均値が、 ゲート電極 102からドレイン電極 103に向力つて段階的に変化する構成となっている ため、ゲート電極 102のドレイン電極側端部における電界集中をさらに効果的に抑 制できる。
また、図 1においては、ゲート電極 102の厚さ方向について、 SiO膜 122がゲート
2
電極 102の下端近傍に選択的に設けられているとともに、表面保護膜として機能す る SiN膜 121が SiO膜 122の上部にわたって設けられている。言い換えると、ゲート
2
電極 102とドレイン電極 103との間の領域全体およびゲート電極 102とソース電極 10 1との間の領域全体に SiN膜 121が設けられている。そして、ゲート電極 102の側面 において、 SiN膜 121の一部が欠損しており、欠損部に SiO膜 122が充填されてい
2
る。これにより、電流コラブスをより一層効果的に減少させることができる。
基板 110の厚さ方向における SiN膜 121の厚さは、界面における電流コラプスをさ らに確実に抑制する観点では、たとえば 5nm以上とすることが好ましぐ 20nm以上と することがさらに好ましい。また、電流コラブスを抑制するとともに、ゲート耐圧を向上 させて、両者のトレードオフの問題をさらに有効に解決する観点では、 SiN膜 121の 厚さは、たとえば 300nm以下とすることが好ましぐ lOOnm以下とすることがさらに好 ましい。
[0043] III族窒化物半導体層構造は、 In Ga _ N (0≤x≤ 1)からなるチャネル層（GaNチ ャネル層 112)と、 Al Ga N (0≤y≤ 1)とからなる電子供給層（AlGaN電子供給層
l-y
113)を含み、ヘテロ界面は、 In Ga Nと Al Ga Nとの界面である。ただし、上記 式にぉ 、て、 Xと yが同時にゼロにならな 、ようにすることが必要である。
[0044] 本実施形態においては、ゲートリーク電流を効果的に抑制する表面保護膜として、 SiO膜 122を用い、これをゲート電極 102の下端近傍に選択的に設けるとともに、電
2
流コラブスの発生を効果的に抑制する表面保護膜として SiN膜 121を設けることによ り、ゲートリーク電流の低減に伴う耐圧特性の向上と電流コラブスの抑制とをともに実 現することができる。
[0045] なお、背景技術の項で前述した特許文献 1および特許文献 2にお 、ては、ゲート電 極とドレイン電極との間の領域についてのみ、ゲート電極の側面に接して SiO膜を設
2 けた構成が記載されている。
これに対し、本実施形態においては、断面視においてゲート電極 102の両側に Si O膜 122を設けた構成とすることにより、電流コラブスとゲートリーク電流の抑制効果
2
に加えて、ソース電極 101側およびドレイン電極 103側の両側において、ゲート電極 102の側面と AlGaN電子供給層 113との間の寄生容量を低減することができる。
[0046] また、技術分野は異なるが、特許文献 3には、 GaAs系半導体電界効果トランジスタ の層状構造体上に、非ドープ GaAsよりなる高抵抗層を設けることが記載されている。 特許文献 3にお ヽては、非ドープ GaAsからなる高抵抗層の表面を絶縁膜で覆うこと により、ソース一ドレイン電流の減少を抑制している。
これに対し、本実施形態においては、同文献とは異なり、電流コラブスの課題が生 じる HJFETにお!/、て、 AlGaN電子供給層 113の露出面全体を SiN膜 121および Si O膜 122の二種類の絶縁膜で被覆し、それぞれの絶縁膜を適切な領域に配置する
2
ことにより、ゲートリーク電流と電流コラブスとのトレードオフの問題を解決することがで きる。
[0047] 以下、実施例により本発明の実施の形態をさらに説明する。なお、以下の実施例で は ΙΠ族窒化物半導体層の成長基板として c面 SiCを用いた例について説明する。 実施例
[0048] (第 1の実施例）
本実施例は、図 1に示した HJFETに関する。この HJFETは、 SiC等の基板 110上 に形成される。
基板 110上に、半導体層からなるノ ッファ層 111が形成されている。このバッファ層 111上に GaNチャネル層 112が形成されている。 GaNチャネル層 112の上には、 A1 GaN電子供給層 113が形成されて 、る。
AlGaN電子供給層 113上〖こ、ソース電極 101とドレイン電極 103がオーム性接触 している。また、 AlGaN電子供給層 113上に、ゲート電極 102がショットキー性接触 している。
AlGaN電子供給層 113の表面において、ゲート電極 102の近傍に SiO膜 122力
2 設けられるとともに、ゲート電極 102からソース電極 101およびドレイン電極 103にか けて、 AlGaN電子供給層 113の表面と SiO膜 122を覆うようにして SiN膜 121が形
2
成されている。
[0049] 図 6〜図 9は、図 1に示した HJFETの製造工程を示す断面図である。以下、これら の図を参照して図 1の HJFETの製造方法を説明する。
[0050] まず、 SiCからなる基板 110上に、たとえば分子線ェピタキシ（Molecular Beam Epitaxy : MBE)成長法や有機金属気相ェピタキシ（Metal Organic Vapor Ph ase Epitaxy : MOVPE)成長法等によって半導体を成長させる。このようにして、基 板 110側から順に、アンドープ A1N力 なるバッファ層 111 (膜厚 20nm)、アンドープ の GaNチャネル層 112 (膜厚 2 μ m)、アンドープ AlGaNからなる AlGaN電子供給 層 113 (膜厚 25nm)が積層した半導体層構造が得られる（図 6 (a) )。
[0051] 次に、 AlGaN電子供給層 113上に、たとえば常圧 CVD法によって SiO膜 122 (膜
2 厚 20nm)を形成する（図 6 (b) )。
[0052] つづ 、て、 SiO膜 122の所定の領域とェピタキシャル層構造の所定の領域とを、 G
2
aNチャネル層 112が露出するまで選択的にエッチング除去することにより、素子間 分離メサ (不図示)を形成する。そして、 SiO膜 122の所定の領域を選択的に除去し
2
て所定の形状に加工し、 AlGaN電子供給層 113を露出させる（図 7 (a) )。
[0053] 次いで、 AlGaN電子供給層 113上および SiO膜 122上に、プラズマ CVD法等に
2
より SiN膜 121 (60nm)を形成する（図 7 (b) )。そして、フォトレジスト等のレジストをマ スクとして、 AlGaN電子供給層 113が露出するまで SiN膜 121の所定の領域を選択 的にエッチング除去する（図 8 (a) )。このとき、 SiN膜 121が SiO膜 122の表面全面
2
を被覆するようにする。その後、 AlGaN電子供給層 113上に、たとえば TiZAl等の 金属を蒸着することにより、ソース電極 101およびドレイン電極 103を SiN膜 121と一 部オーバーラップするように形成し、 650°Cでァニールを行うことによりオーム性接合 させる（図 8 (b) )。
[0054] さらに、フォトレジスト等のレジスト膜をマスクとして、 SiN膜 121と SiO膜 122の所
2
定の領域を選択的にエッチング除去することによって、 SiN膜 121および SiO
2膜 12
2を貫通する凹部を設ける（図 9 (a) )。このとき、凹部のソース側およびドレイン側の側 方に SiO膜 122が残存するように凹部を形成し、その側面から SiN膜 121および Si
2
O膜 122を露出させる。また、凹部の底面からは AlGaN電子供給層 113が露出する
2
[0055] そして、開口部の底部から露出している AlGaN電子供給層 113上に、 NiZAu等 のゲート金属となる金属を蒸着して、 AlGaN電子供給層 113にショットキー接合する ゲート電極 102を形成する（図 9 (b) )。以上の手順により図 1に示した HJFETが得ら れる。
[0056] なお、本実施例では、ゲート電極 102の断面形状が矩形の場合を例に説明したが 、本実施例および本明細書の他の実施例において、ゲート電極 102の断面形状は 矩形には限られず、たとえば T字型構造または Y字型構造のように、ゲート電極 102 が上部において幅広に形成されていてもよい。このようにすれば、 HJFETの高周波 特性をさらに向上させることができる。このようなゲート電極 102は、たとえば電子線 描画技術を用いて形成することができる。
[0057] なお、 T字型構造または Y字型構造を採用する場合、ゲート長方向の断面視にお いて、ゲート電極 102の上部の幅広部のドレイン側端部よりも内側（ゲート側）の領域 に SiO膜 122を設けてもよい。こうすれば、ゲートリーク電流および電流コラプスをよ
2
り一層効果的に抑制することができる。
[0058] 図 10に、本実施例（図 1)の HJFETおよび従来構造（図 5)の HJFETの 2端子耐圧 特性を示す。図 10に示したように、本実施例では、従来構造に比べてゲートリーク電 流 (縦軸）が少なぐ耐圧特性が向上していることがわかる。本実施例においては、ゲ ート電極 102の側面付近に SiO膜 122が選択的に配置されているため、高電圧動
2
作時においてゲート電極 102のドレイン電極側端部での電界集中を緩和させること ができる。よってゲート耐圧が改善された優れた素子を得ることができる。
[0059] また、図 11は、本実施例（図 1)の HJFETおよび従来構造（図 5)の HJFETの電流 コラブス量と、ドレイン電圧 10Vにおけるゲートリーク電流との関係を示す図である。 従来の HJFETでは、ゲートリーク電流が大きい場合に電流コラブスが低ぐ逆にゲー トリーク電流が少ない場合電流コラブスが大きくなつており、電流コラブスとゲートリー ク電流にトレードオフの関係があることがわかる。これに対し、本実施例の HJFETで は、従来構造のトレードオフの関係力 大きく外れ、電流コラブスの低減とゲートリー ク電流の低減と 、う二つの課題を著しく改善して 、ることがわかる。
[0060] 以上のように、本実施例によれば、電流コラブスを低減し、かつゲートリーク電流の 低減が可能であって、高い出力が安定的に発揮される HJFETが得られる。また、本 実施例の HJFETにおいては、高圧動作が可能である。また、本実施例の HJFETに お!、ては、ゲート電極 102の側面と AlGaN電子供給層 113との間の寄生容量を効 果的〖こ低減させることができる。
[0061] 以下の実施例においては、第 1の実施例と異なる点を中心に説明する。
[0062] (第 2の実施例） 図 2は、本実施例の HJFETの構成を示す断面図である。
この HJFETにおいては、ゲート長方向の断面視において、 SiO膜 122がゲート電
2
極 102の上面全面を被覆している。また、 SiO膜 122と SiN膜 121とがオーバーラッ
2
プ領域を有しない。
[0063] この HJFETは、 SiC等の基板 110上に形成される。
基板 110上に、半導体層からなるノ ッファ層 111が形成されている。このバッファ層 111上に GaNチャネル層 112が形成されている。 GaNチャネル層 112の上には、 A1 GaN電子供給層 113が形成されている。この八 &?^電子供給層113上に、ソース 電極 101とドレイン電極 103とがオーム性接触している。また、ソース電極 101とドレ イン電極 103との間の領域において、 AlGaN電子供給層 113上にゲート電極 102 がショットキー性接触して 、る。
AlGaN電子供給層 113の表面において、ゲート電極 102の近傍に SiO膜 122力
2 ゲート電極 102の側面を覆うように形成されている。ここでは、 SiO膜 122はゲート電
2
極 102の側面および上面全体を被覆している。また、 SiN膜 121は、 SiO膜 122とソ
2 ース電極 101との間の領域および SiO膜 122とドレイン電極 103との間の領域に設
2
けられている。
[0064] 図 18〜図 20は、図 2に示した HJFETの製造工程を示す断面図である。以下、これ らの図を参照して図 2の HJFETの製造方法を説明する。
[0065] まず、 SiCからなる基板 110上に、たとえば分子線ェピタキシ（Molecular Beam Epitaxy : MBE)成長法や有機金属気相ェピタキシ（Metal Organic Vapor Ph ase Epitaxy : MOVPE)成長法等によって半導体を成長させる。このようにして、基 板 110側から順に、アンドープ A1N力 なるバッファ層 111 (膜厚 20nm)、アンドープ の GaNチャネル層 112 (膜厚 2 μ m)、アンドープ AlGaNからなる AlGaN電子供給 層 113 (膜厚 25nm)が積層した半導体層構造が得られる。
次に、 AlGaN電子供給層 113上に、たとえばプラズマ CVD法によって SiN膜 121 (膜厚 60nm)を形成する（図 18 (a) )。
[0066] つづいて、 SiN膜 121の所定の領域とェピタキシャル層構造の所定の領域とを、 G aNチャネル層 112が露出するまで選択的にエッチング除去することにより、素子間 分離メサ (不図示)を形成する。そして、 SiN膜 121の所定の領域を選択的に除去し て所定の形状に加工し、凹部 125を形成する。凹部 125の底部から、 AlGaN電子供 給層 113が露出する（図 18 (b) )。
[0067] 次いで、凹部 125の底部から露出している AlGaN電子供給層 113上に、 NiZAu 等のゲート金属となる金属を蒸着して、凹部 125の所定の領域に AlGaN電子供給 層 113にショットキー接合するゲート電極 102を形成するとともに、ゲート電極 102の 両側に、 AlGaN電子供給層 113の露出部を残存させる（図 19 (a) )。ゲート電極 102 形成後の AlGaN電子供給層 113の露出部のゲート長方向の幅は、ソース電極 101 側とドレイン電極 103のそれぞれについて、たとえば 40nm以上 500nm以下、好まし くは 300nm以上 400nm以下とする。
[0068] そして、ゲート電極 102が形成された AlGaN電子供給層 113の上面全面に、凹部 125を埋め込むようにたとえば常圧 CVD法等により SiO膜 122を形成する（図 19 (b
2
) )。
[0069] つづいて、 SiO膜 122上部の所定の領域、具体的には凹部 125の上部の領域を
2
被覆するレジスト膜 123を形成する（図 20 (a) )。レジスト膜 123は、基板 110の素子 形成面力も遠ざかるにつれて拡大するテーパ形状としてもよい。そして、レジスト膜 1 23をマスクとして SiN膜 121の上部に形成された SiO膜 122を選択的にエッチング
2
除去する。さらに、別のマスクを用いて SiN膜 121の所定の領域をエッチング除去し 、 AlGaN電子供給層 113を露出させる。その後、 AlGaN電子供給層 113上に、たと えば TiZAl等の金属を蒸着することにより、ソース電極 101およびドレイン電極 103 を形成し、 650°Cでァニールを行うことによりオーム性接合させる（図 20 (b) )。以上の 手順により、図 2に示した HJFETが得られる。
[0070] 本実施例においても、実施例 1と同様の効果が得られる。
図 2に示した HJFETにおいても、ゲート電極 102の近傍にはゲートリーク電流を抑 制する効果のある SiO膜 122を形成し、それ以外の領域には電流コラブス低減効果
2
の高 、SiN膜 121が形成されて 、るため、高耐圧と電流コラプス低減効果の高！ヽ素 子を得ることができる。
さらに、本実施例では、ゲート電極 102の表面全面を絶縁膜である SiO膜 122で 被覆している。このため、ゲート電極 102の全面が保護されており、ゲート電極 102の 経時劣化を防ぐことができる。よって、より一層信頼性の高い素子の作製が可能であ る。
[0071] なお、図 2に示した HJFETを製造する際に、 SiN膜 121の上部に設けられた SiO
2 膜 122をエッチング除去する際に（図 20 (a)、図 20 (b) )、 SiO膜 122を薄化して Si
2
N膜 121の上部に残存させてもよい。図 21は、このような HJFETの構成を示す断面 図である。
[0072] 図 21に示した HJFETの基本構成は図 2に示した HJFETと同様である力 SiN膜 1 21の上部を SiO膜 124が被覆し、 SiO膜 124と SiO膜 122とが同一工程により同
2 2 2
時に形成され、これらが同一材料により形成された連続一体の膜である点が異なる。
[0073] 図 21に示した構成の場合、 SiO膜 122とソース電極 101およびドレイン電極 103と
2
の間の領域において、 AlGaN電子供給層 113を被覆する表面保護膜が、 SiN膜 12 1と SiO膜 124との二層構造となっている。このため、これらの膜厚の合計と同じ厚さ
2
の SiN膜 121を一層形成した場合よりも、表面保護膜の誘電率の平均値を低下させ ることがでさる。
また、 SiO膜 122と SiO膜 124とを連続一体に形成することにより、 SiO膜 122の
2 2 2 膜厚を薄くした場合にも、その強度をさらに向上させることができる。
[0074] また、本実施例では、第一絶縁膜 (SiO膜 122)をゲート電極 102の表面全面に形
2
成している力 これに限られるわけでもなぐ少なくともゲート電極 102の側面が SiO
2 膜 122により被われて 、ればよ 、。
[0075] (第 3の実施例）
図 3は、本実施例の HJFETの構成を示す断面図である。
この HJFETにおいては、ゲート電極 102力 ドレイン電極 103に庇状に張り出して SiN膜 121の上部に形成されたフィールドプレート部 105を有する。また、 SiO膜 12
2
2は、ゲート電極 102の近傍に選択的に設けられており、ゲート長方向の断面視にお いて、 SiO膜 122のドレイン電極側端部よりフィールドプレート部 105のドレイン電極
2
側端部がドレイン電極 103側に位置する。
ドレイン電極 103側の領域において、 SiN膜 121は、ゲート電極 102およびドレイン 電極 103に接して設けられ、 SiO膜 122の上面を被覆する。また、ソース電極 101側
2
の領域において、 SiN膜 121は、ソース電極 101とゲート電極 102とに接して設けら れ、 SiO膜 122の上面を被覆する。この構成では、フィールドプレート部 105の下面
2
と SiO膜 122の上面とが接触しておらず、これらの間に SiN膜 121が介在している。
2
[0076] 図 3に示した HJFETは、 SiC等の基板 110上に形成される。
基板 110上に、半導体層からなるノ ッファ層 111が形成されている。このバッファ層 111上に GaNチャネル層 112が形成されている。 GaNチャネル層 112の上には、 A1 GaN電子供給層 113が形成されている。この八 &?^電子供給層113上に、ソース 電極 101およびドレイン電極 103がオーム性接触しており、これらの間において、フィ 一ルドプレート部 105を有するゲート電極 102が AlGaN電子供給層 113にショットキ 一接合している。
AlGaN電子供給層 113の表面において、ゲート電極 102の近傍には SiO膜 122
2 が設けられている。また、ゲート電極 102とソース電極 101およびドレイン電極 103と の間の領域に、 AlGaN電子供給層 113の表面と SiO膜 122の上部を覆う SiN膜 12
2
1が形成されている。
[0077] 図 12〜図 15は、図 3の HJFETの製造工程を示す断面図である。以下、これらの図 面を参照して、図 3に示した HJFETの製造方法を説明する。
[0078] まず、 SiCからなる基板 110上にたとえば分子線ェピタキシ（Molecular Beam
Epitaxy : MBE)成長法や有機金属気相ェピタキシ（Metal Organic Vapor Ph ase Epitaxy : MOVPE)成長法等によって半導体を成長させる。このようにして、基 板 110側から順に、アンドープ A1N力 なるバッファ層 111 (膜厚 20nm)、アンドープ の GaNチャネル層 112 (膜厚 2 μ m)、アンドープ AlGaNからなる AlGaN電子供給 層 113 (膜厚 25nm)が積層した半導体層構造が得られる（図 12 (a) )。
[0079] 次に、 AlGaN電子供給層 113上に、たとえば常圧 CVD法によって SiO膜 122 (膜
2 厚 20nm)を形成する（図 12 (b) )。
[0080] つづいて、 SiO膜 122の一部とェピタキシャル層構造の所定の領域を GaNチヤネ
2
ル層 112が露出するまで選択的にエッチング除去することにより、素子間分離メサ（ 不図示）を形成する。そして、 SiO膜 122を所定の形状に加工して、 AlGaN電子供 給層 113を露出させる（図 13 (a) )。
[0081] 次いで、八 &?^電子供給層113と310膜 122上に、プラズマ CVD法等により SiN
2
膜 121 (60nm)を形成する（図 13 (b) )。そして、フォトレジスト等のレジスト膜をマスク として SiN膜 121の所定の領域を AlGaN電子供給層 113が露出するまで選択的に エッチング除去する（図 14 (a) )。このとき、第 1の実施例と同様に、 SiN膜 121が SiO 膜 122を覆うようにする。
2
[0082] 次に、 AlGaN電子供給層 113上に、たとえば TiZAl等の金属を蒸着することによ り、ソース電極 101およびドレイン電極 103を形成し、 650°Cでァニールを行うことに よりオーム性接触させる（図 14 (b) )。そして、フォトレジストを用いて SiN膜 121と SiO 膜 122の所定の領域を選択的にエッチング除去することによって、 SiN膜 121と SiO
2
膜 122を貫通する凹部を形成する（図 15 (a) )。このとき、第 1の実施例と同様に、凹
2
部の側面からは SiN膜 121と SiO膜 122とが露出し、凹部の底面力も AlGaN電子
2
供給層 113が露出する。
[0083] 露出した AlGaN電子供給層 113上に、 NiZAu等のゲート金属を蒸着して、ショッ トキ一接触のゲート電極 102を形成する。またこれと同時に、 NiZAuよりなるフィー ルドプレート部 105をゲート電極 102と連続一体に形成する（図 15 (b) )。以上の手 順により、図 3に示した HJFETが得られる。
[0084] 本実施例において、ゲートとドレインの間に高い逆方向電圧が力かった場合、ゲー ト電極 102のドレイン側端部に力かる電界力 フィールドプレート部 105の働きにより 緩和されることにより、ゲート耐圧が向上する。さらに、大信号動作時には、表面電位 をフィールドプレート部 105によって変調できるため、表面トラップの応答速度を速め て電流コラブスを抑制する効果がある。
従って、本実施例の構造では、第 1の実施例おける電流コラブスおよびゲート耐圧 の改善効果をより一層顕著に発揮させることが可能である。また、製造プロセス上の ばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現す ることがでさる。
[0085] また、フィールドプレート部 105の下部において、ゲート電極 102の側面近傍に Si O膜 122が選択的に設けられているため、フィールドプレート部 105の下部において 、表面保護膜として機能する絶縁膜の誘電率が段階的に変化する。このため、ゲート リーク電流と電流コラブスの低減に加えて、フィールドプレート部 105の下部の領域 にお 、てフィールドプレート部 105と AlGaN電子供給層 113との間に生じる寄生容 量を効果的に低減するとともに、ゲート電極 102のドレイン側端部における電界集中 を抑制することができる。
[0086] さらに、本実施例において、フィールドプレート部 105はゲート電極 102に対し独立 に制御することが可能である。この場合、表面電位を固定することにより、表面トラッ プの応答を抑止できるため、フィールドプレート部 105をゲート電極と同電位をし、表 面電位を変調した場合よりも、さらに効果的に電流コラブスを抑制できる。特に、表面 負電荷の影響が大きな問題となる ΠΙ族窒化物半導体素子では、このフィールドプレ ート部 105を独立に制御できることの効果は著しい。
また、上記のようにフィールドプレート部 105の電位を固定した場合、ゲート電極 10 2の電位が変化してもゲート容量がほとんど変化しないため、利得の低下を大幅に抑 ff¾することができる。
[0087] フィールドプレート部 105のゲート長方向の長さは、電流コラプス抑制の効果の観 点では、たとえば 0. 3 μ m以上とすることが好ましぐ 0. 5 m以上とすることがさらに 好ましい。
また、ゲート耐圧の低下を抑制する観点では、フィールドプレート部 105がドレイン 電極 103とオーバーラップしな 、構成とすることが好ま 、。ゲート耐圧が電界制御 電極とドレイン電極の間の電界集中で決まるため、ゲート耐圧の低下を抑制する観 点では、フィールドプレート部 105のゲート長方向の長さを、ゲート電極 102とドレイン 電極 103との間隔の 70%以下とすることが好ましい。ゲート電極 102とドレイン電極 1 03との間隔とは、ゲート電極 102のドレイン電極側端部からドレイン電極 103のゲー ト電極側端部までの距離を指し、フィールドプレート部 105の長さをこの距離の 70% 以下とすることにより、ゲート耐圧の低下をさらに効果的に抑制できる。
[0088] なお、背景技術の項で前述した特許文献 1および特許文献 2にお 、ては、フィール ドプレート部または電界制御電極と電子供給層との間の領域全体またはさらにドレイ ン電極側の領域にわたって SiO膜を設けた構成が記載されて 、る。 これに対し、本実施例においては、ゲート長方向の断面視において、 SiO膜 122
2 のドレイン電極側端部よりフィールドプレート部 105のドレイン電極側端部がドレイン 電極 103側に位置する構成とするとともに、ゲート電極 102の両側面周辺に選択的 に SiO膜 122を設けている。これにより、電流コラブスとゲートリーク電流とをより一層
2
効果的に抑制することにくわえて、ソース電極 101側およびドレイン電極 103側の両 側において、ゲート電極 102の側面と AlGaN電子供給層 113との間の寄生容量を 低減することができる。
[0089] なお、以上においては、ゲート電極 102と同じ部材カも構成されるとともに電界制御 部として機能するフィールドプレート部 105が設けられた場合を例に説明した力 電 界制御部とゲート電極 102とが連続一体である構成には限られず、ゲート電極 102と 前記ドレイン電極 103との間の領域にお!、て、 AlGaN電子供給層 113の上部にゲ ート電極 102と独立に電界制御電極が設けられた構成とすることもできる。
[0090] 図 16は、このような HJFETの構成を示す断面図である。図 16においては、フィー ルドプレート部 105を有するゲート電極 102に代えて、ゲート電極 102と、ゲート電極 102から離隔して設けられた電界制御電極 106とを有する。 SiO膜 122は、ゲート電
2
極 102の近傍に選択的に設けられており、電界制御電極 106のドレイン電極側端部 は、 SiO膜 122のドレイン電極側端部よりもドレイン電極 103の側に位置する。ドレイ
2
ン電極 103側の領域において、 SiN膜 121は、ゲート電極 102およびドレイン電極 1 03に接して設けられ、 SiO膜 122の上面を被覆する。また、ソース電極 101側の領
2
域において、 SiN膜 121は、ソース電極 101とゲート電極 102とに接して設けられ、 Si O膜 122の上面を被覆する。
2
[0091] また、図 16において、電界制御電極 106が、ゲート電極 102に対して独立に制御 可能であってもよぐ電界制御電極 106およびゲート電極 102に対して互いに異なる 電位を付与することもできる。こうした構成とすることにより、電界効果トランジスタを最 適な条件で駆動することが可能である。そして、表面電位を固定することにより、表面 トラップの応答を抑止できるため、電界制御電極 106をゲート電極 102と同電位とし、 表面電位を変調した場合よりも、さらに効果的に電流コラブスを抑制できる。特に、表 面負電荷の影響が大きな問題となる ΠΙ族窒化物半導体素子では、この電界制御電 極 106を独立に制御できることの効果は著しい。
[0092] また、上記のように電界制御電極 106の電位を固定した場合、ゲート電極 102の電 位が変化してもゲート容量がほとんど変化しないため、利得の低下を大幅に抑制す ることがでさる。
[0093] なお、図 16に示した HJFETは、図 3に示した HJFETの製造方法を用いて製造す ることができる。また、以上においては、ゲート電極 102とフィールドプレート部 105を 同時に形成する例を示したが、ゲート電極 102と電界制御電極 106とを別々の工程 で形成してもよい。つまり、開口を設けたレジストを形成し、開口部に電極を形成する 工程を別々に行うこともできる。この場合、ゲート電極 102と電界制御電極 106との間 隔をより狭い間隔で形成できる。
[0094] (第 4の実施例）
上述した各実施例において、ゲート電極の下部を一部、 AlGaN電子供給層に埋 め込んだ、いわゆるゲートリセス構造を採用することができる。
[0095] 図 4は、本実施例の HJFETの構成を示す図である。図 4はゲートリセス構造を採用 した HJFETの例である。以下、第 1の実施例の構成を用いる場合を例に説明する。 図 4に示した HJFETにお!/、ては、 GaNチャネル層 112とソース電極 101およびドレ イン電極 103との間に AlGaN電子供給層 113が設けられており、ソース電極 101とド レイン電極 103との間の領域において、 AlGaN電子供給層 113に凹部が設けられ ている。そして、ゲート電極 102の下部の一部が AlGaN電子供給層 113の凹部に埋 め込まれて 、るとともに、ソース電極 101およびドレイン電極 103が AlGaN電子供給 層 113の上面に接して設けられている。ゲートリセス構造とすることにより、ゲート耐圧 をより一層向上させることができる。
[0096] なお、図 4の HJFETは、ゲート電極 102となる金属の蒸着前に、 AlGaN電子供給 層 113をリセスエッチングし、その後ゲート電極 102を形成することにより得られる。
[0097] また、上述した各実施例において、いわゆるワイドリセス構造とすることもできる。以 下、第 1の実施例の構成を用いる場合を例に説明する。
[0098] 図 17は、この実施例の HJFETの断面構造を示す。
この HJFETにお!/、ては、ソース電極 101と AlGaN電子供給層 113の表面との間 およびドレイン電極 103と AlGaN電子供給層 113の表面との間に、コンタクト層 114 が介在する。コンタクト層 114は、アンドープ AlGaN層により構成されている。
[0099] この HJFETは、 SiC等の基板 110上に形成される。基板 110上に、半導体層から なるバッファ層 111が形成されて 、る。このバッファ層 111上に GaNチャネル層 112 が形成されている。 GaNチャネル層 112の上には、 AlGaN電子供給層 113が形成 されている。
AlGaN電子供給層 113上に、ソース電極 101およびドレイン電極 103がオーム性 接触している。また、ソース電極 101とドレイン電極 103との間にゲート電極 102が設 けられ、ゲート電極 102と AlGaN電子供給層 113とがショットキー性接触して 、る。
AlGaN電子供給層 113の表面において、ゲート電極 102の両側面に接して SiO
2 膜 122が設けられている。そして、ゲート電極 102からソース電極 101およびドレイン 電極 103に力けて、 AlGaN電子供給層 113の表面と SiO膜 122を覆うようにして Si
2
N膜 121が形成されている。
[0100] 図 17に示した HJFETにおいては、ソース電極 101と AlGaN電子供給層 113との 間およびドレイン電極 103と AlGaN電子供給層 113との間に、アンドープ AlGaN層 により構成されたコンタクト層 114が介在する。コンタクト層 114は、ソース電極 101お よびドレイン電極 103の形成領域にお!、て、 AlGaN電子供給層 113上に設けられて いる。コンタクト層 114は開口部を有し、開口部の底面は、 AlGaN電子供給層 113 の表面により構成される。コンタクト層 114の上面に対して開口部の底面がリセス面と なって 、る。コンタクト層 114の上面に接してソース電極 101およびドレイン電極 103 が設けられている。そして、 AlGaN電子供給層 113に接してゲート電極 102が設けら れている。ソース電極 101およびドレイン電極 103の底面力 ゲート電極 102の底面 よりも上方 (基板 110から遠ざ力る側）に位置する。
[0101] 図 17の HJFETは第 1の実施例の HJFET (図 1)にコンタクト層 114を追加した構成 である。この構成によれば、第 1の実施例の効果に加え、さらにコンタクト抵抗を低減 させることがでさる。
また、ワイドリセス構造の採用により、ゲート電極 102のドレイン電極側端部の電界 分布が変化するため、より優れた電界緩和効果が得られる。 [0102] なお、図 17に示した HJFETにおいて、さらにフィールドプレート部 105または電界 制御電極 106を有する構成とし、フィールドプレート部 105または電界制御電極 106 力 Sコンタクト層: Q4の上部まで延在している構成としてもよい。つまり、本実施例にお いて、ゲート電極 102とドレイン電極 103との間の領域において、 AlGaN電子供給 層 113の上部に SiN膜 121および SiO膜 122を介してフィールドプレート部 105また
2
は電界制御電極 106が形成されており、フィールドプレート部 105または電界制御電 極 106力 コンタクト層 114の上部まで延在していてもよい。さらに、フィールドプレー ト部 105または電界制御電極 106がゲート電極 102に対して独立に制御可能であつ てもよい。
[0103] 以上、本発明について実施例をもとに説明した。これらの実施例は例示であり、各 構成要素や各処理プロセスの組み合わせに 、ろ 、ろな変形例が可能なこと、また、 そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
[0104] たとえば、上記実施例では、基板 110の材料として SiCを用いた例にっ 、て説明し たが、サファイア等他の異種基板材料や GaN、 AlGaN等の III族窒化物半導体基板 等を用いてもよい。
[0105] また、ゲート電極 102の下部に設けられた半導体層の構造は、例示したものに限ら れず、種々の態様が可能である。たとえば GaNチャネル層 112の上部だけでなぐ 下部にも AlGaN電子供給層を併設した構造とすることも可能である。
[0106] また、この ΠΙ族窒化物半導体層構造に、適宜、中間層やキャップ層を設けてもよい 。たとえば、 ΠΙ族窒化物半導体層構造は、 In Ga N (0≤x≤ 1)力 なるチャネル 層および Al Ga N (0≤y≤ 1)力 なる電子供給層および GaNからなるキャップ層
l -y
力 の順序で積層した構造を含んでもよい。このようにすれば、実効的なショットキー 高さを高くでき、さらに高いゲート耐圧が実現できる。ただし、上記式において、 Xと y がともにゼロとならな 、ようにする。

Claims

請求の範囲
[1] ヘテロ接合を含む m族窒化物半導体層構造と、
該 in族窒化物半導体層構造上に離間して形成されたソース電極およびドレイン電 極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記 m族窒化物半導体層構造の表面において、前記ゲート電極の両側面に接し て設けられ、構成元素として酸素を含む第一絶縁膜と、
前記 in族窒化物半導体層構造の表面において、前記第一絶縁膜と前記ソース電 極との間の領域および前記第一絶縁膜と前記ドレイン電極との間の領域を被覆し、 前記第一絶縁膜と異なる材料カゝら構成されるととともに構成元素として窒素を含む第 二絶縁膜と、
を含む電界効果トランジスタ。
[2] 請求項 1に記載の電界効果トランジスタにお 、て、
前記第一絶縁膜が SiO膜であるとともに、前記第二絶縁膜が SiN膜である電界効
2
果トランジスタ。
[3] 請求項 2に記載の電界効果トランジスタにおいて、前記第一絶縁膜が、前記ゲート 電極の側面を被覆して ヽる電界効果トランジスタ。
[4] 請求項 3に記載の電界効果トランジスタにお 、て、前記第一絶縁膜が、前記ゲート 電極の表面全面を被覆して ヽる電界効果トランジスタ。
[5] 請求項 1または 2に記載の電界効果トランジスタにおいて、前記第二絶縁膜が、前 記第一絶縁膜の上面を被覆する電界効果トランジスタ。
[6] 請求項 1乃至 5いずれかに記載の電界効果トランジスタにおいて、
前記 ΠΙ族窒化物半導体層構造の表面における前記第一絶縁膜の被覆領域が、前 記ゲート電極のドレイン電極側端部力 40nm以上にわたる領域である電界効果トラ ンジスタ。
[7] 請求項 1乃至 6いずれかに記載の電界効果トランジスタにおいて、
前記 ΠΙ族窒化物半導体層構造の表面における前記第一絶縁膜の被覆領域が、前 記ゲート電極のドレイン電極側端部から 500nm以下にわたる領域である電界効果ト ランジスタ。
[8] 請求項 1乃至 7いずれかに記載の電界効果トランジスタにおいて、
前記 ΠΙ族窒化物半導体層構造が、 In Ga _ N (0≤x≤ 1)力 なるチャネル層およ び Al Ga N (0≤y≤ 1)力 なる電子供給層を含む電界効果トランジスタ。
l-y
[9] 請求項 1乃至 8いずれかに記載の電界効果トランジスタにおいて、
前記ソース電極と前記 III族窒化物半導体層構造の表面との間および前記ドレイン 電極と前記 ΠΙ族窒化物半導体層構造の表面との間に、コンタクト層が介在する電界 効果トランジスタ。
[10] 請求項 9に記載の電界効果トランジスタにおいて、
前記コンタクト層がアンドープ AlGaN層により構成されている電界効果トランジスタ
[11] 請求項 1乃至 10いずれかに記載の電界効果トランジスタにおいて、前記ゲート電 極が、前記ドレイン電極側に庇状に張り出して前記第二絶縁膜の上部に形成された フィールドプレート部を有し、
ゲート長方向の断面視において、
前記第一絶縁膜のドレイン電極側端部よりも前記フィールドプレート部のドレイン電 極側端部が前記ドレイン電極の側に位置する電界効果トランジスタ。
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