WO2005081304A1 - 電界効果トランジスタ - Google Patents

電界効果トランジスタ Download PDF

Info

Publication number
WO2005081304A1
WO2005081304A1 PCT/JP2005/002712 JP2005002712W WO2005081304A1 WO 2005081304 A1 WO2005081304 A1 WO 2005081304A1 JP 2005002712 W JP2005002712 W JP 2005002712W WO 2005081304 A1 WO2005081304 A1 WO 2005081304A1
Authority
WO
WIPO (PCT)
Prior art keywords
field plate
film
electrode
drain electrode
layer
Prior art date
Application number
PCT/JP2005/002712
Other languages
English (en)
French (fr)
Inventor
Yasuhiro Okamoto
Yuji Ando
Hironobu Miyamoto
Tatsuo Nakayama
Takashi Inoue
Masaaki Kuzuhara
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2006510264A priority Critical patent/JP4888115B2/ja
Priority to US10/588,775 priority patent/US20070164326A1/en
Publication of WO2005081304A1 publication Critical patent/WO2005081304A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a field effect transistor using an m-nitride semiconductor.
  • Fig. 1 shows a conventional heterojunction field effect transistor (Hetero-Junction).
  • HJFET Field Effect Transistor
  • an A1N buffer layer 111, a GaN channel layer 112, and an AlGaN electron supply layer 113 are stacked on a sapphire substrate 109 in this order. Further, a source electrode 101 and a drain electrode 103 are formed on the AlGaN electron supply layer 113, and these electrodes 101 and 103 are in ohmic contact with the AlGaN electron supply layer 113. In addition, a gate electrode 102 is formed between the source electrode 101 and the drain electrode 103, and the gate electrode 102 is in Schottky contact with the AlGaN electron supply layer 113. On the uppermost layer of the HJFET, a SiN film 121 is formed as a surface protection film.
  • FIG. 2 is a graph showing the relationship between the thickness of the surface protective film SiN, the amount of current change due to Collabs, and the gate breakdown voltage.
  • the Collabs is a phenomenon in which, when the HJFET performs a large signal operation, a negative charge is accumulated on the surface due to the response of the surface trap, and the maximum drain current is suppressed.
  • the Collabs becomes remarkable, the drain current at the time of large signal operation is suppressed, and the saturation output decreases.
  • the SiN film is formed on the surface of the device in which the Collabs is remarkable as described above, the piezoelectric polarization charge in AlGaN increases due to the stress of the SiN film, which has the effect of canceling the surface negative charge. Can be reduced.
  • the amount of collapse is 60% or more.
  • the amount of collabs can be suppressed to 10% or less.
  • the surface negative charge has the effect of reducing the electric field concentration between the gate and the drain and increasing the gate breakdown voltage. For this reason, when the surface negative charges are canceled by thickening the SiN film, the electric field concentration between the gate and the drain becomes remarkable, and the gate breakdown voltage decreases. As a result, as shown in FIG. 2, there is a trade-off between the Collabs and the gate breakdown voltage due to the difference in the thickness of the SiN film.
  • FIG. 3 is a cross-sectional structural view of another conventional HJFET in which a field plate portion is added to solve the above-described problem of the HJFET.
  • Such prior art HJFETs are available for $ 200 a year from Electronics Letters.
  • This HJFET is configured on a substrate 110 made of SiC or the like.
  • a buffer layer 111 serving as a semiconductor layer is formed on the substrate 110.
  • a GaN channel layer 112 is formed on this buffer layer 111.
  • An AlGaN electron supply layer 113 is formed on the channel layer.
  • a source electrode 101 and a drain electrode 103 which are in ohmic contact are provided.
  • a gate electrode 102 having a field plate portion 105 projecting like an eave on the drain electrode 103 side and having a Schottky contact.
  • the surface of the electron supply layer 113 is covered with a SiN film 121, and the SiN film 121 exists immediately below the field plate portion 105.
  • the HJFET to which the field plate is added as described above, it is possible to improve the trade-off between the Collabs and the gate breakdown voltage.
  • the electric field near the gate is relieved by the field plate to improve the gate breakdown voltage
  • the surface potential is modulated by the field plate to maximize the drain current. Can be shed.
  • a SiN film is formed on the surface of the device where Collabs is remarkable.
  • the piezo-polarized charge in AlGaN increases due to the stress of the SiN film, which has the effect of canceling the surface negative charge.
  • the gate breakdown voltage is reduced.
  • the effect of suppressing the collapse increases as the size of the field plate increases, the effect of suppressing the collapse can be further obtained by increasing the size of the field plate.
  • the size of the field plate exceeds 70% of the distance between the gate electrode and the drain electrode, the gate withstand voltage is determined by the electric field concentration between the field plate and the drain electrode. Tend. Therefore, there is a limit to the suppression of Collabs by increasing the size of the field plate.
  • An object of the present invention is to provide a field effect transistor capable of achieving both gate breakdown voltage and Collabs suppression required for realizing operation at a higher voltage.
  • a field effect transistor of the present invention comprises a group III nitride semiconductor layer structure including a heterojunction, and a source electrode and a drain electrode formed on the semiconductor layer structure so as to be separated from each other.
  • a field effect transistor having a gate electrode formed between the source electrode and the drain electrode, and an insulating film formed on the semiconductor layer structure, wherein the gate electrode is located on the drain electrode side.
  • a field plate portion protruding in the shape of an eave, and formed on the insulating film, wherein a thickness of a portion of the insulating film located between the field plate portion and the semiconductor layer structure has a thickness of That the thickness gradually changes from the gate electrode toward the drain electrode.
  • the field effect transistor of the present invention by providing the field plate portion, when a high reverse voltage is applied between the gate and the drain, an electric field is applied to the end of the gate electrode on the drain electrode side. Is reduced by the action of the field plate portion, thereby improving the gate withstand pressure. Furthermore, at the time of a large signal operation, the surface potential near the gate is particularly effectively modulated by the field plate portion, so that it is possible to suppress the occurrence of Collabs due to the response of the surface trap.
  • the thickness of the insulating film in the region near the gate electrode where the electric field is most concentrated that is, the thickness of the insulating film immediately below the field plate portion Force Direction from gate electrode to drain electrode ,
  • the thickness of the insulating film in that region becomes thinner than that of the other regions, and in this region, both the surface negative charge and the field plate part work.
  • the electric field concentration can be reduced, and the gate breakdown voltage can be improved.
  • the surface negative charge is a factor that causes collabs.However, the surface negative charge is generated near the gate electrode, and the insulating film in the area near the gate electrode is relatively thin. Since the surface potential can be modulated effectively, it is possible to suppress Collabs.
  • the field-effect transistor of the present invention it is possible to achieve both the gate withstand voltage and the suppression of the Collabs more satisfactorily, and it is possible to realize an operation at a higher voltage than before.
  • the semiconductor layer structure may have an AlGaN / GaN heterostructure.
  • the configuration may be such that the thickness of the portion of the insulating film changes stepwise, or the configuration may be such that the thickness of the portion of the insulating film continuously changes.
  • the insulating film is formed of a SiON film, a SiO film or a SiN film, or a film formed of a SiN film and a SiO film.
  • a configuration may be adopted in which a drain field plate electrode connected to the drain electrode is provided on the insulating film between the gate electrode and the drain electrode. Les ,. According to this configuration, the electric field concentration at the end of the drain electrode can be reduced by the drain field plate electrode, so that the withstand voltage characteristics can be improved and a higher Operation at a voltage becomes possible. In addition, since the effect of the decrease in the gain is greater on the field plate on the gate electrode side, by providing a drain field plate electrode and shortening the length of the field plate on the gate electrode side, the breakdown voltage characteristics can be maintained. It is also possible to improve the gain.
  • FIG. 1 is a sectional structural view of a conventional heterojunction field effect transistor.
  • FIG. 2 is a graph showing a relationship between a thickness of a surface protective film SiN, a current change amount due to Collabs, and a gate breakdown voltage.
  • FIG. 3 is a sectional structural view of another conventional HJFET to which a field plate portion is added.
  • FIG. 4 is a sectional structural view of an HJFET according to the first embodiment of the present invention.
  • FIG. 5 is a sectional structural view of an HJFET according to a second embodiment of the present invention.
  • FIG. 6 is a sectional structural view of a modification of the HJFET shown in FIG. 5.
  • FIG. 7 is a sectional structural view of an HJFET according to a third embodiment of the present invention.
  • FIG. 8 is a sectional structural view of a modification of the HJFET shown in FIG. 7.
  • FIG. 9 is a sectional structural view of a modification of the HJFET shown in FIG. 7.
  • FIG. 10 is a sectional structural view of a modified example of the HJFET shown in FIG. 7.
  • FIG. 4 is a sectional structural view of the HJFET according to the first embodiment of the present invention.
  • the HJFET of the present embodiment is configured on a substrate 10 made of SiC or the like.
  • a buffer layer 11 serving as a semiconductor is formed on a substrate 10.
  • a GaN channel layer 12 is formed on this buffer layer 11.
  • an AlGaN electron supply layer 13 is formed on the GaN channel layer 12.
  • a source electrode 1 and a drain electrode 3 which are in ohmic contact are provided.
  • a field plate portion 5 protruding like an eave on the drain electrode 3 side.
  • a gate electrode 2 with which sexual contact is made is provided.
  • the surface of the AlGaN electron supply layer 13 is covered with a SiON film 23 as an insulating film, and the SiON film 23 (field plate layer 23a) immediately below the field plate 5 extends from the gate electrode 2 side to the drain electrode 3 side. It is thicker in a step-like shape.
  • the HJFET of the present embodiment is formed as follows.
  • a molecular beam epitaxy (Molecular) is formed on a substrate 10 made of SiC or the like.
  • the semiconductor layer thus formed is, in order from the substrate 10 side, a buffer layer 11 made of undoped A1N (film thickness 20 ⁇ m), an undoped GaN force, a channel layer 12 made of undoped A2N (film thickness 2 ⁇ m), and an undoped By Al Ga
  • an element isolation mesa (not shown) is formed by removing a part of the epitaxial layer structure by etching until the GaN channel layer 12 is exposed. Subsequently, a source electrode 1 and a drain electrode 3 are formed on the AlGaN electron supply layer 13 by evaporating a metal such as Ti / Al, and ohmic contact is obtained by annealing at 650 ° C. .
  • a SiON film 23 (film thickness 150 nm) is formed by a plasma CVD method or the like.
  • the thickness of the field plate layer 23a which is the portion of the SiON film 23 that is covered by the field plate portion 5, is changed into a step-like shape by etching and completely removed and exposed on the exposed AlGaN electron supply layer 13 such as Ni / Au.
  • a metal is deposited to form a gate electrode 2 of a Schottky contact having a field plate portion 5.
  • the thickness of the field plate layer 23a is changed stepwise in three steps so that the thickness gradually increases in the direction from the gate electrode 2 toward the drain electrode 3. ing.
  • the field plate portion 5 As in the present embodiment, when a high reverse voltage is applied between the gate and the drain, the electric field applied to the end of the gate electrode 2 on the side of the drain electrode 3 is reduced by the field plate. Gate voltage is improved by being alleviated by the function of the part 5. Furthermore, since the surface potential near the gate is particularly effectively modulated by the field plate portion 5 at the time of large signal operation, it is possible to suppress the occurrence of Collabs due to the response of the surface trap. According to the present embodiment, according to the present embodiment, according to the present embodiment, the SiON film 23 in the region near the gate electrode 2 where the electric field is most concentrated, that is, the field plate layer which is the SiON film 23 immediately below the field plate portion 5.
  • the 23a By making the 23a thinner than the SiON film 23 in other regions, it is possible to reduce the electric field concentration and improve the gate withstand voltage in this region by the action of both the surface negative charge and the field plate portion 5. .
  • the surface negative charge is a factor causing collabs, the surface negative charge is generated immediately near the gate electrode 2 and the field plate layer 23a is relatively thin, so that the field plate portion 5 effectively reduces the surface. Since the potential can be modulated, it is possible to suppress Collabs.
  • the thickness of the portion where the film thickness of the field plate layer 23a is thinnest is the same as that of FIG. It is preferable that the dimension in the direction extending between the gate electrode 2 and the drain electrode 3 is 0.3 am or more. Further, it is preferable that the dimension of the portion where the film thickness of the field plate layer 23a is the smallest is 0.5 / im or more. Further, the overall dimension of the field plate portion 5 extending to the drain electrode 3 side is preferably 0.5 / im or more, and more preferably the overall dimension of the field plate portion 5 is 0.7 ⁇ or more. . Further, it is preferable that the end of the field plate portion 5 is located at a position that does not overlap with the drain electrode 3.
  • the gate withstand voltage is determined by the concentration of the electric field between the field plate portion 5 and the drain electrode 3.
  • the gate breakdown voltage tends to decrease.
  • the dimension of the field plate portion 5 be 70% or less of the distance between the gate electrode 2 and the drain electrode 3.
  • the thickness of the field plate layer 23 a made of the Si ⁇ N film 23 immediately below the field plate portion 5 gradually increases as the force moves from the gate electrode 2 to the drain electrode 3.
  • the thickness is changed in three stages as described above, the same effect can be obtained if the thickness is changed in at least two stages.
  • an example in which the Si ⁇ N film is used as the insulating film constituting the field plate layer 23a has been described, but instead of the SiON film, a SiN film, a SiO film, or a SiN film and a Si ⁇ 2 film are used. The same effect can be obtained when a laminated film with
  • FIG. 5 is a sectional structural view of an HJFET according to a second embodiment of the present invention.
  • the HJFET of the present embodiment is configured on a substrate 10 made of SiC or the like.
  • a semiconductor layer and a buffer layer 11 are formed on this buffer layer 11.
  • a GaN channel layer 12 is formed on this buffer layer 11.
  • an AlGaN electron supply layer 13 is formed on the GaN channel layer 12.
  • a source electrode 1 and a drain electrode 3 which are in ohmic contact are provided.
  • a gate electrode 2 having a field plate portion 5 protruding like an eave on the drain electrode 3 side and having a Schottky contact.
  • the surface of the AlGaN electron supply layer 13 is covered with a Si ⁇ N film 23 as an insulating film, and the SiON film 23 (field plate layer 23a) immediately below the field plate 5 is formed from the gate electrode 2 side to the drain electrode 3 side. It is continuously thicker toward the side.
  • the HJFET of the present embodiment is formed as follows.
  • a semiconductor is grown on a substrate 10 made of SiC or the like by, for example, a molecular beam epitaxy (MBE) growth method.
  • the semiconductor layer formed in this manner includes, in order from the substrate 10, a buffer layer 11 made of undoped A1N (film thickness 20 nm), a channel layer 12 made of undoped GaN (film thickness 2 ⁇ m), and an undoped AlGaN supply layer 13 (thickness 2
  • a part of the epitaxial layer structure is etched and removed until the GaN channel layer 12 is exposed, thereby forming an element isolation mesa (not shown).
  • a source electrode 1 and a drain electrode 3 are formed on the AlGaN electron supply layer 13 by evaporating a metal such as Ti / Al, and ohmic contact is obtained by annealing at 650 ° C. .
  • an SiON film 23 (film thickness 150 nm) is formed by a plasma CVD method or the like.
  • a field plate layer 23a whose thickness is continuously increased from the gate electrode 2 side to the drain electrode 3 side is formed.
  • a metal such as Ni / Au is vapor-deposited on the exposed AlGaN electron supply layer 13 to form a Schottky contact gate electrode 2 having a finolole plate 5. Form.
  • the HJFET shown in FIG. 5 is manufactured.
  • the field plate portion 5 when a high reverse voltage is applied between the gate and the drain, an electric field applied to the end of the gate electrode 2 on the drain electrode 3 side is generated.
  • the gate withstand voltage is improved by being alleviated by the function of the field plate portion 5.
  • the surface potential near the gate is particularly effectively modulated by the field plate portion 5, so that the occurrence of Collabs due to the response of the surface trap can be suppressed.
  • the SiON film 23 in the region near the gate electrode 2 where the electric field is most concentrated is, the field plate layer 23a, which is the Si ⁇ N film 23 immediately below the field plate portion 5, is By making the film thinner than the Si ⁇ N film 23, it is possible to reduce the electric field concentration and improve the gate withstand voltage in this region by the action of both the surface negative charge and the field plate portion 5.
  • the surface negative charge is a cause of the Collabs, but the surface negative charge is generated immediately near the gate electrode 2 and the field plate layer 23a is relatively thin, so that the surface potential is effectively reduced by the field plate portion 5. Can be modulated, so that the collapse can be suppressed.
  • the gate electrode 2 and the drain electrode 3 in the region where the thickness of the field plate layer 23a changes are formed.
  • the dimension in the extending direction be 0.3 / im or more.
  • the dimension of the region where the film thickness of the field plate layer 23a changes is 0.5 ⁇ m or more.
  • the end portion of the field plate portion 5 is located at a position that does not overlap with the drain electrode 3. Further, for the reason described in the first embodiment, it is preferable that the dimension of the field plate portion 5 be 70% or less of the distance between the gate electrode 2 and the drain electrode 3.
  • the thickness of the field plate layer 23a is changed in at least a part of the region immediately below the field plate portion 5 by changing the thickness of the field plate layer 23a over the entire region immediately below the field plate portion 5.
  • a force in which the field plate portion 5 projects in an eaves shape to the drain electrode 3 side is formed by the source plate 1 It is good also as a structure which overhangs to the side like an eaves.
  • an SiON film is used as an insulating film constituting the field plate layer 23a is shown. Instead of the SiON film, a SiN film, a SiO film or a SiN film, or a SiN film and a Si ⁇ film are used. Similar effects can be obtained when a laminated film is used.
  • FIG. 6 is a sectional structural view of a modification of the HJFET shown in FIG.
  • the field plate layer 23a of the present embodiment has an extremely thin force S at the edge of the gate electrode 2 , and as shown in FIG. 6 , a certain thickness is secured in the field plate layer 23a near the gate electrode 2. It is okay to change the thickness in the area below the field plate part 5. With such a configuration, it is possible to improve the gain by reducing the capacitance in the vicinity of the gate electrode 2 and to improve the breakdown voltage due to the destruction of the field plate layer 23a.
  • the thickness of the field plate layer 23a near the gate electrode is preferably 10 nm or more, and more preferably 50 nm or more.
  • FIG. 7 is a cross-sectional structure diagram of an HJFET according to the third embodiment of the present invention.
  • the HJFET of the present embodiment is configured on a substrate 10 made of SiC or the like.
  • a buffer layer 11 serving as a semiconductor is formed on a substrate 10.
  • a GaN channel layer 12 is formed on this buffer layer 11.
  • an AlGaN electron supply layer 13 is formed on the GaN channel layer 12.
  • a source electrode 1 and a drain electrode 3 which are in ohmic contact are provided.
  • a gate electrode 2 having a field plate portion 5 protruding like an eave on the drain electrode 3 side and having a Schottky contact.
  • the surface of the AlGaN electron supply layer 13 is covered with a Si ⁇ N film 23 as an insulating film, and the SiON film 23 (field plate layer 23a) immediately below the field plate 5 is formed from the gate electrode 2 side to the drain electrode 3 side. It is continuously thicker toward the side.
  • a drain field plate electrode 6 connected to the drain electrode 3 is provided on the SION film 23 between the gate electrode 2 and the drain electrode 3.
  • the HJFET of the present embodiment is formed as follows.
  • a semiconductor is grown on a substrate 10 made of SiC or the like by, for example, a molecular beam epitaxy (MBE) growth method.
  • the semiconductor layers formed in this manner are arranged in order from the substrate 10 side.
  • Buffer layer 11 made of undoped A1N (film thickness 20 nm)
  • channel layer 12 made of undoped GaN (film thickness 2 ⁇ m)
  • AlGaN supply layer 13 made of undoped AlGaN
  • a part of the epitaxial layer structure is removed by etching until the GaN channel layer 12 is exposed, thereby forming an element isolation mesa (not shown).
  • a source electrode 1 and a drain electrode 3 are formed on the AlGaN electron supply layer 13 by evaporating a metal such as Ti / Al, and ohmic contact is obtained by annealing at 650 ° C. .
  • a SiON film 23 (film thickness 150 nm) is formed by a plasma CVD method or the like.
  • a field plate layer 23a whose thickness is continuously increased from the gate electrode 2 side to the drain electrode 3 side is formed.
  • a part of the AlGaN electron supply layer 13 is exposed, and a metal such as Ni / Au is vapor-deposited on the exposed AlGaN electron supply layer 13 to form a Schottky contact gate electrode 2 having a finolole plate 5.
  • a part of the SiON film 23 on the drain electrode 3 is removed by etching, and a metal such as Ti / Au is deposited to form a drain field plate electrode 6.
  • the HJFET shown in FIG. 7 is manufactured.
  • the electric field concentration at the end of the drain electrode 3 can be reduced by the drain field plate electrode 6, so that the gate electrode 2 side as in the first and second embodiments described above.
  • the drain field plate electrode 6 As compared with the configuration having only the field plate 5 of the first embodiment, it is possible to improve the withstand voltage characteristic and to operate at a higher voltage. Further, since the effect on the gain reduction is greater in the field plate 5 on the side of the gate electrode 2, by providing the drain field plate electrode 6 and shortening the length of the field plate 5 as in the present embodiment. It is also possible to improve the gain while maintaining the breakdown voltage characteristics.
  • FIG. 8 is a sectional structural view of a modification of the HJFET shown in FIG.
  • the drain field plate electrode 6 of the present embodiment has a Si ⁇ N film 23 (field plate layer 23a) immediately below the field plate 5 in a step-like shape from the gate electrode 2 side to the drain electrode 3 side.
  • FIG. 9 shows a cross-sectional structure of another modification of the HJFET shown in FIG.
  • the drain field of this embodiment The rate electrode 6 can be similarly applied to an HJFET in which the field plate layer 23a near the gate electrode 2 has a certain thickness as shown in FIG.
  • the drain field plate electrode 6 can be similarly applied to an HJFET in which the thickness of the field plate layer 23a does not change.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　電界効果トランジスタは、ＧａＮチャネル層１２とＡｌＧａＮ電子供給層１３を含む半導体層構造と、電子供給層１３上に互いに離間して形成されたソース電極１およびドレイン電極３と、ソース電極１とドレイン電極３との間に形成されたゲート電極２と、電子供給層１３上に形成されたＳｉＯＮ膜２３とを有している。ゲート電極２は、ドレイン電極３側にひさし状に張り出し、かつＳｉＯＮ膜２３上に形成されたフィールドプレート部５を有している。ＳｉＯＮ膜２３のフィールドプレート部５と電子供給層１３との間に位置する部分（フィールドプレート層２３ａ）の厚さが、ゲート電極２からドレイン電極３の方向に向かって次第に厚くなるように変化している。

Description

明 細 書
電界効果トランジスタ
技術分野
[oooi] 本発明は、 m族窒化物半導体を用いた電界効果トランジスタに関するものである。
背景技術
[0002] 図 1は、従来技術によるへテロ接合電界効果トランジスタ（Hetero-Junction
Field Effect Transistor;以下、「HJFET」という。）の断面構造図である。このような従 来技術の HJFETは、 "2001年インターナショナル'エレクトロン'デバイス'ミーティン グ'ダイジェスト (IEDM01-381— 384)、安藤（Y.Ando)〃に報告されている。
[0003] 図 1に示す従来の HJFETは、サファイア基板 109の上に A1Nバッファ層 111、 Ga Nチャネル層 112、および AlGaN電子供給層 113がこの順で積層されている。さら に AlGaN電子供給層 113の上にソース電極 101とドレイン電極 103が形成されてお り、これらの電極 101 , 103は AlGaN電子供給層 113にオーム性接触している。また 、ソース電極 101とドレイン電極 103との間にゲート電極 102が形成されており、この ゲート電極 102は AlGaN電子供給層 113にショットキー性接触している。この HJFE Tの最上層には、 SiN膜 121が表面保護膜として形成されてレ、る。
[0004] このような AlGaN/GaN HJFETにおいては、コラプス量とゲート耐圧との間にトレ ードオフが存在し、その制御が非常に困難である。 AlGaNZGaNヘテロ接合におい ては、 AlGaN層と GaN層との格子不整合に起因するストレスによってピエゾ分極が 発生し、 AlGaN/GaN界面に 2次元電子ガスが供給される。このため、素子表面に ストレスを生じる保護膜を形成すると、 HJFETの素子特性に影響を与える。
[0005] 図 2は、表面保護膜 SiNの厚さと、コラブスによる電流変化量およびゲート耐圧との 関係を示すグラフである。
[0006] ここで、コラブスとは、 HJFETが大信号動作する際に、表面トラップの応答によって 表面に負電荷が蓄積された状態になり、最大ドレイン電流が抑制される現象である。 コラブスが顕著になると大信号動作時のドレイン電流が抑制されるため、飽和出力が 低下する。 [0007] このようにコラブスが顕著な素子の表面に SiN膜を形成すると、 SiN膜のストレスに よって AlGaN中のピエゾ分極電荷が増加し、表面負電荷を打ち消す効果があるた め、コラブス量を減らすことができる。図 2を参照すると、例えば SiN膜がない場合 (膜 厚 Onm)ではコラプス量は 60%以上である力 SiN膜の膜厚が lOOnmの場合では コラブス量は 10%以下に抑制できることがわかる。
[0008] 一方、表面負電荷はゲート一ドレイン間の電界集中を緩和し、ゲート耐圧を高める 効果がある。このため、 SiN膜を厚くして表面負電荷が打ち消されると、ゲート一ドレイ ン間の電界集中が顕著になり、ゲート耐圧が低下する。その結果、図 2に示すように 、コラブスとゲート耐圧との間に、 SiN膜の厚さの違いによるトレードオフが存在する。
[0009] 図 3は、上記の HJFETの課題を解決するためにフィールドプレート部を付加した従 来技術の他の HJFETの断面構造図である。このような従来技術の HJFETは、〃200 1年エレクトロニクス ·レターズ (Electronics Letters
vol.37 p.196-197)、 Li等〃に報告されている。
[0010] この HJFETは、 SiC等からなる基板 110上に構成されている。基板 110上には半 導体層力 なるバッファ層 111が形成されてレ、る。このバッファ層 111上に GaNチヤ ネル層 112が形成されている。チャネル層の上には、 AlGaN電子供給層 113が形 成されている。この電子供給層 113上にはオーム性接触がとられたソース電極 101 およびドレイン電極 103が設けられている。ソース電極 101とドレイン電極 103との間 には、ドレイン電極 103側にひさし状に張り出したフィールドプレート部 105を有し、 ショットキー性接触がとられたゲート電極 102が設けられている。電子供給層 113の 表面は SiN膜 121で覆われており、フィールドプレート部 105の直下にはこの SiN膜 121が存在している。
[0011] 上記のようにフィールドプレートを付加した HJFETによれば、コラブスとゲート耐圧 とのトレードオフを改善することが可能である。すなわち、大信号動作時のピンチオフ 状態時にはフィールドプレート部によってゲート近傍の電界が緩和されることによりゲ ート耐圧が改善し、オン状態時にはフィールドプレート部によって表面電位を変調し て最大のドレイン電流を流すことができる。
[0012] 図 1および図 2を参照して説明したように、コラブスが顕著な素子の表面に SiN膜を 形成すると、 SiN膜のストレスによって AlGaN中のピエゾ分極電荷が増加し、表面負 電荷を打ち消す効果がある一方で、 SiN膜を厚くして表面負電荷が打ち消されると、 ゲート一ドレイン間の電界集中が顕著になり、ゲート耐圧が低下してしまう。
[0013] そこで、図 3に示す従来技術のようにソース電極とドレイン電極との間にフィールド プレート部を設けることが提案されてレ、る力 フィールドプレート部の直下の SiN膜の 膜厚が厚い場合には十分な電界緩和効果を得ることができない。図 3に示した従来 のフィールドプレート構造では、 30V程度の動作電圧で要求されるゲート耐圧とコラ プス抑制との両立を図ることは可能である力 50V以上の更なる高電圧による動作を 実現する上で必要とされるゲート耐圧とコラブス抑制との両立を図ることは困難である
[0014] コラプス抑制の効果はフィールドプレートの寸法が大きいほど高くなるので、フィー ルドプレートの寸法を大きくすることでコラブス抑制の効果をより得ることが可能である 。し力 ながら、フィールドプレートの寸法がゲート電極とドレイン電極との間隔の 70 %を超えると、ゲート耐圧がフィールドプレートとドレイン電極との間の電界集中で決 まるため、逆にゲート耐圧が低下する傾向がある。そのため、フィールドプレートの寸 法を大きくすることによるコラブス抑制には限界がある。
発明の開示
[0015] 本発明の目的は、より高い電圧による動作を実現する上で必要とされるゲート耐圧 とコラブス抑制との両立を図ることが可能な電界効果トランジスタを提供することにあ る。
[0016] 上記目的を達成するため、本発明の電界効果トランジスタは、ヘテロ接合を含む III 族窒化物半導体層構造と、該半導体層構造上に互いに離間して形成されたソース 電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成された ゲート電極と、前記半導体層構造上に形成された絶縁膜と、を有する電界効果トラン ジスタにおいて、前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し、かつ 前記絶縁膜上に形成されたフィールドプレート部を有しており、前記絶縁膜の前記フ ィールドプレート部と前記半導体層構造との間に位置する部分の厚さが、前記ゲート 電極から前記ドレイン電極の方向に向かって次第に厚くなるように変化していることを 特徴とする。
[0017] 本発明の電界効果トランジスタによれば、フィールドプレート部を設けることにより、 ゲート一ドレイン間に高い逆方向電圧が力かった場合、ゲート電極のドレイン電極側 の端部に力、かる電界がフィールドプレート部の働きによって緩和されるので、ゲート耐 圧が向上する。さらに、大信号動作時にはゲート直近の表面電位がフィールドプレー ト部によって特に効果的に変調されるため、表面トラップの応答によるコラブスの発生 を抑制することができる。
[0018] さらに、本発明の電界効果トランジスタによれば、電界が最も集中するゲート電極の 近傍の領域における絶縁膜、すなわちフィールドプレート部の直下の絶縁膜の膜厚 力 ゲート電極からドレイン電極の方向に向かって次第に厚くなるように変化している ので、その領域における絶縁膜の膜厚が他の領域の絶縁膜よりも薄くなり、この領域 で表面負電荷とフィールドプレート部との双方の働きによって電界集中を緩和し、ゲ ート耐圧を改善することができる。なお、表面負電荷はコラブスを引き起こす要因であ るが、表面負電荷が生じるのはゲート電極の直近であり、かつゲート電極の近傍の領 域における絶縁膜は比較的薄いためにフィールドプレート部によって効果的に表面 電位を変調することができるので、コラブスを抑制することが可能である。
[0019] このように、本発明の電界効果トランジスタによれば、ゲート耐圧とコラブス抑制との 両立をより一層良好に図ることでき、従来よりも高い電圧による動作を実現することが 可能になる。
[0020] さらに、前記半導体層構造は AlGaN/GaNヘテロ構造を有している構成としても よい。
[0021] さらには、前記絶縁膜の前記部分の厚さが階段状に変化している構成としてもよく 、あるいは、前記絶縁膜の前記部分の厚さが連続的に変化している構成としてもよい
[0022] また、前記絶縁膜が SiON膜、 SiO膜または SiN膜、あるいは SiN膜と SiO膜との
2 2 積層膜力 なる構成としてもょレ、。
[0023] また、前記ゲート電極と前記ドレイン電極との間の前記絶縁膜の上には、前記ドレイ ン電極に接続されたドレインフィールドプレート電極が設けられている構成としてもよ レ、。この構成によれば、ドレインフィールドプレート電極によってドレイン電極端の電 界集中を緩和できるので、ゲート電極側のフィールドプレートだけを備えた構成に比 ベて、耐圧特性を改善することができ、より高い電圧での動作が可能となる。また、利 得低下に関する影響はゲート電極側のフィールドプレートの方が大きいことから、ドレ インフィールドプレート電極を設けてゲート電極側のフィールドプレートの長さを短く することにより、耐圧特性を維持しつつ利得を改善することも可能となる。
図面の簡単な説明
[0024] [図 1]従来技術によるへテロ接合電界効果トランジスタの断面構造図である。
[図 2]表面保護膜 SiNの厚さと、コラブスによる電流変化量およびゲート耐圧との関係 を示すグラフである。
[図 3]フィールドプレート部を付加した従来技術の他の HJFETの断面構造図である。
[図 4]本発明の第 1の実施形態に係る HJFETの断面構造図である。
[図 5]本発明の第 2の実施形態に係る HJFETの断面構造図である。
[図 6]図 5に示した HJFETの変形例の断面構造図である。
[図 7]本発明の第 3の実施形態に係る HJFETの断面構造図である。
[図 8]図 7に示した HJFETの変形例の断面構造図である。
[図 9]図 7に示した HJFETの変形例の断面構造図である。
[図 10]図 7に示した HJFETの変形例の断面構造図である。
発明を実施するための最良の形態
[0025] 本発明の実施形態について図面を参照して説明する。
[0026] (第 1の実施形態）
図 4は、本発明の第 1の実施形態に係る HJFETの断面構造図である。
[0027] 本実施形態の HJFETは、 SiC等からなる基板 10上に構成される。基板 10上には 半導体力 なるバッファ層 11が形成されている。このバッファ層 11上に GaNチヤネ ル層 12が形成されている。 GaNチャネル層 12の上には、 AlGaN電子供給層 13が 形成されている。この AlGaN電子供給層 13上にはオーム性接触がとられたソース電 極 1およびドレイン電極 3が設けられている。ソース電極 1とドレイン電極 3との間には 、ドレイン電極 3側にひさし状に張り出したフィールドプレート部 5を有し、ショットキー 性接触がとられたゲート電極 2が設けられている。 AlGaN電子供給層 13の表面は絶 縁膜である SiON膜 23で覆われており、フィールドプレート 5の直下の SiON膜 23 (フ ィールドプレート層 23a)は、ゲート電極 2側からドレイン電極 3側に向かって階段状に 厚くなつている。
[0028] 本実施形態の HJFETは、以下のように形成される。
[0029] まず、 SiC等からなる基板 10上に、例えば分子線ェピタキシ（Molecular
Beam Epitaxy ; MBE)成長法によって半導体を成長させる。このようにして形成した 半導体層は、基板 10側から順に、アンドープの A1Nからなるバッファ層 11 (膜厚 20η m)、アンドープの GaN力、らなるチャネル層 12 (膜厚 2 μ m)、アンドープの Al Ga
Nからなる AlGaN供給層 13 (膜厚 25nm)である。
[0030] 次いで、ェピタキシャル層構造の一部を GaNチャネル層 12が露出するまでエッチ ング除去することにより、素子間分離メサ（不図示）を形成する。続いて、 AlGaN電子 供給層 13上に、例えば Ti/Alなどの金属を蒸着することによってソース電極 1およ びドレイン電極 3を形成し、 650°Cでァニールを行うことでオーム性接触を取る。
[0031] 続いて、 SiON膜 23 (膜厚 150nm)をプラズマ CVD法等によって形成する。 SiON 膜 23のうちフィールドプレート部 5に覆われる部分であるフィールドプレート層 23aの 膜厚をエッチングによって階段状に変え、完全に除去して露出した AlGaN電子供給 層 13上に例えば Ni/Auなどの金属を蒸着して、フィールドプレート部 5を有するショ ットキー接触のゲート電極 2を形成する。本実施形態では、図 4に示すように、フィー ルドプレート層 23aの厚さをゲート電極 2からドレイン電極 3の方に向力うにつれて次 第に厚くなるように 3段階に階段状に変化させている。
[0032] このようにして、図 4に示した HJFETを作製する。
[0033] 本実施形態のようにフィールドプレート部 5を設けることにより、ゲート—ドレイン間に 高い逆方向電圧がかかった場合、ゲート電極 2のドレイン電極 3側の端部にかかる電 界がフィールドプレート部 5の働きによって緩和されることにより、ゲート耐圧が向上す る。さらに、大信号動作時にはゲート直近の表面電位がフィールドプレート部 5によつ て特に効果的に変調されるため、表面トラップの応答によるコラブスの発生を抑制す ること力 Sできる。 [0034] 力 Qえて、本実施形態によれば、電界が最も集中するゲート電極 2の近傍の領域に おける SiON膜 23、すなわちフィールドプレート部 5の直下の SiON膜 23であるフィ 一ルドプレート層 23aを他の領域の SiON膜 23よりも薄くすることで、この領域で表面 負電荷とフィールドプレート部 5との双方の働きによって電界集中を緩和し、ゲート耐 圧を改善することが可能である。なお、表面負電荷はコラブスを引き起こす要因であ るが、表面負電荷が生じるのはゲート電極 2の直近であり、かつフィールドプレート層 23aは比較的薄いためにフィールドプレート部 5によって効果的に表面電位を変調 することができるので、コラブスを抑制することが可能である。
[0035] 本実施形態のようにフィールドプレート層 23aの厚さを階段状に変化させている構 成では、フィールドプレート層 23aの膜厚が最も薄い部分（第 1段目の部分）の、グー ト電極 2とドレイン電極 3との間に延びる方向の寸法を 0. 3 a m以上とすることが好ま しい。さらには、フィールドプレート層 23aの膜厚が最も薄い部分の上記寸法を 0. 5 /i m以上とすることが好ましい。また、ドレイン電極 3側に延びるフィールドプレート部 5の全体寸法は 0. 5 /i m以上とすることが好ましぐさらにはフィールドプレート部 5の 全体寸法は 0. 7 μ ΐη以上とすることが好ましい。また、フィールドプレート部 5の端部 は、ドレイン電極 3にオーバーラップしない位置とすることが好ましい。
[0036] フィールドプレート部 5の寸法が大きいほどコラプス抑制の効果は高いが、ゲート耐 圧はフィールドプレート部 5とドレイン電極 3の間の電界集中で決まるため、フィーノレド プレート部 5のドレイン電極 3側の端部がゲート電極 2とドレイン電極 3の間隔の 70% を超えると、逆にゲート耐圧が低下する傾向がある。このため、フィールドプレート部 5 の寸法をゲート電極 2とドレイン電極 3の間隔の 70%以下とすることが好ましい。
[0037] 本実施形態では、フィールドプレート部 5の直下の Si〇N膜 23からなるフィールドプ レート層 23aの厚さをゲート電極 2からドレイン電極 3の方に向力、うにつれて次第に厚 くなるように 3段階に変化させているが、その厚みが少なくとも 2段階に変化する構成 を有していれば同様の効果を得ることができる。また、本実施形態ではフィールドプレ ート層 23aを構成する絶縁膜として Si〇N膜を用いた例を示したが、 SiON膜に代え て SiN膜、 SiO膜、あるいは SiN膜と Si〇2膜との積層膜を用いた場合にも同様の効
2
果を得ること力 sできる。 [0038] (第 2の実施形態）
図 5は、本発明の第 2の実施形態に係る HJFETの断面構造図である。
[0039] 本実施形態の HJFETは、 SiC等からなる基板 10上に構成される。基板 10上には 半導体力、らなるバッファ層 11が形成されている。このバッファ層 11上に GaNチヤネ ル層 12が形成されている。 GaNチャネル層 12の上には、 AlGaN電子供給層 13が 形成されている。この AlGaN電子供給層 13上にはオーム性接触がとられたソース電 極 1およびドレイン電極 3が設けられている。ソース電極 1とドレイン電極 3との間には 、ドレイン電極 3側にひさし状に張り出したフィールドプレート部 5を有し、ショットキー 性接触がとられたゲート電極 2が設けられている。 AlGaN電子供給層 13の表面は絶 縁膜である Si〇N膜 23で覆われており、フィールドプレート 5の直下の SiON膜 23 (フ ィールドプレート層 23a)は、ゲート電極 2側からドレイン電極 3側に向かって連続的に 厚くなつている。
[0040] 本実施形態の HJFETは、以下のように形成される。
[0041] まず、 SiC等からなる基板 10上に、例えば分子線ェピタキシ (MBE)成長法によつ て半導体を成長させる。このようにして形成した半導体層は、基板 10側から順に、ァ ンドープの A1Nからなるバッファ層 11 (膜厚 20nm)、アンドープの GaNからなるチヤ ネル層 12 (膜厚 2 μ m)、アンドープの Al Ga N力 なる AlGaN供給層 13 (膜厚 2
5nm)でめる。
[0042] 次いで、ェピタキシャル層構造の一部を GaNチャネル層 12が露出するまでエッチ ング除去することにより、素子間分離メサ（不図示）を形成する。続いて、 AlGaN電子 供給層 13上に、例えば Ti/Alなどの金属を蒸着することによってソース電極 1およ びドレイン電極 3を形成し、 650°Cでァニールを行うことでオーム性接触を取る。
[0043] 続いて、 SiON膜 23 (膜厚 150nm)をプラズマ CVD法等によって形成する。 SiON 膜 23のうちフィールドプレート部 5に覆われる部分をテーパー状にエッチングすること で、ゲート電極 2側からドレイン電極 3側に向かって膜厚が連続的に厚くなるフィール ドプレート層 23aを形成するとともに、 AlGaN電子供給層 13の一部を露出させ、露 出した AlGaN電子供給層 13上に例えば Ni/Auなどの金属を蒸着して、フィーノレド プレート部 5を有するショットキー接触のゲート電極 2を形成する。 [0044] このようにして、図 5に示した HJFETを作製する。
[0045] 本実施形態においても、フィールドプレート部 5を設けることにより、ゲート一ドレイン 間に高い逆方向電圧が力かった場合、ゲート電極 2のドレイン電極 3側の端部にかか る電界がフィールドプレート部 5の働きによって緩和されることにより、ゲート耐圧が向 上する。さらに、大信号動作時にはゲート直近の表面電位がフィールドプレート部 5 によって特に効果的に変調されるため、表面トラップの応答によるコラブスの発生を 抑制することができる。
[0046] 加えて、電界が最も集中するゲート電極 2の近傍の領域における SiON膜 23、すな わちフィールドプレート部 5の直下の Si〇N膜 23であるフィールドプレート層 23aを他 の領域の Si〇N膜 23よりも薄くすることで、この領域で表面負電荷とフィールドプレー ト部 5との双方の働きによって電界集中を緩和し、ゲート耐圧を改善することが可能で ある。なお、表面負電荷はコラブスを引き起こす要因であるが、表面負電荷が生じる のはゲート電極 2の直近であり、かつフィールドプレート層 23aは比較的薄いために フィールドプレート部 5によって効果的に表面電位を変調することができるので、コラ ブスを抑制することが可能である。
[0047] 本実施形態のようにフィールドプレート層 23aの厚さを連続的に変化させている構 成では、フィールドプレート層 23aの膜厚が変化する領域の、ゲート電極 2とドレイン 電極 3との間に延びる方向の寸法を 0. 3 /i m以上とすることが好ましレ、。さらには、フ ィールドプレート層 23aの膜厚が変化する領域の上記寸法を 0. 5 μ m以上とすること が好ましい。また、フィールドプレート部 5の端部は、ドレイン電極 3にオーバーラップ しない位置とすることが好ましい。さらに、第 1の実施形態で説明した理由により、フィ 一ルドプレート部 5の寸法をゲート電極 2とドレイン電極 3の間隔の 70%以下とするこ とが好ましい。
[0048] 本実施形態では、フィールドプレート部 5の直下の全域にわたってフィールドプレー ト層 23aの厚さを変化させている力 フィールドプレート部 5の直下の少なくとも一部 の領域においてフィールドプレート層 23aの厚さを変化させる構成であれば同様の効 果を得ることができる。また、本実施形態ではフィールドプレート部 5がドレイン電極 3 側にひさし状に張り出す構成になっている力 フィールドプレート部 5がソース電極 1 側にひさし状に張り出す構成としてもよい。また、本実施形態ではフィールドプレート 層 23aを構成する絶縁膜として SiON膜を用いた例を示した力 SiON膜に代えて Si N膜、 SiO膜または SiN膜、あるいは SiN膜と Si〇膜との積層膜を用いた場合にも 同様の効果を得ることができる。
[0049] 図 6は図 5に示した HJFETの変形例の断面構造図である。本実施形態のフィール ドプレート層 23aはゲート電極 2の端部において極めて薄い構成である力 S、図 6に示 すようにゲート電極 2の近傍においてフィールドプレート層 23aに一定の厚みを確保 した上でフィールドプレート部 5の下の領域で厚さを変化させても良レ、。このような構 成とすることでゲート電極 2の近傍における容量低減による利得改善と、フィールドプ レート層 23aの破壊に起因する耐圧を改善できる。ゲート電極近傍のフィールドプレ ート層 23aの厚さは 10nm以上とすることが好ましぐ更には 50nm以上とすることが 好ましい。
[0050] (第 3の実施形態）
図 7は、本発明の第 3の実施形態に係る HJFETの断面構造図である。
[0051] 本実施形態の HJFETは、 SiC等からなる基板 10上に構成される。基板 10上には 半導体力 なるバッファ層 11が形成されている。このバッファ層 11上に GaNチヤネ ル層 12が形成されている。 GaNチャネル層 12の上には、 AlGaN電子供給層 13が 形成されている。この AlGaN電子供給層 13上にはオーム性接触がとられたソース電 極 1およびドレイン電極 3が設けられている。ソース電極 1とドレイン電極 3との間には 、ドレイン電極 3側にひさし状に張り出したフィールドプレート部 5を有し、ショットキー 性接触がとられたゲート電極 2が設けられている。 AlGaN電子供給層 13の表面は絶 縁膜である Si〇N膜 23で覆われており、フィールドプレート 5の直下の SiON膜 23 (フ ィールドプレート層 23a)は、ゲート電極 2側からドレイン電極 3側に向かって連続的に 厚くなつている。また、ゲート電極 2とドレイン電極 3との間の SION膜 23の上には、ド レイン電極 3に接続されたドレインフィールドプレート電極 6が設けられている。
[0052] 本実施形態の HJFETは、以下のように形成される。
[0053] まず、 SiC等からなる基板 10上に、例えば分子線ェピタキシ (MBE)成長法によつ て半導体を成長させる。このようにして形成した半導体層は、基板 10側から順に、ァ ンドープの A1Nからなるバッファ層 11 (膜厚 20nm)、アンドープの GaNからなるチヤ ネル層 12 (膜厚 2 μ m)、アンドープの Al Ga N力 なる AlGaN供給層 13 (膜厚 2
5nm)でめる。
[0054] 次いで、ェピタキシャル層構造の一部を GaNチャネル層 12が露出するまでエッチ ング除去することにより、素子間分離メサ（不図示）を形成する。続いて、 AlGaN電子 供給層 13上に、例えば Ti/Alなどの金属を蒸着することによってソース電極 1およ びドレイン電極 3を形成し、 650°Cでァニールを行うことでオーム性接触を取る。
[0055] 続いて、 SiON膜 23 (膜厚 150nm)をプラズマ CVD法等によって形成する。 SiON 膜 23のうちフィールドプレート部 5に覆われる部分をテーパー状にエッチングすること で、ゲート電極 2側からドレイン電極 3側に向かって膜厚が連続的に厚くなるフィール ドプレート層 23aを形成するとともに、 AlGaN電子供給層 13の一部を露出させ、露 出した AlGaN電子供給層 13上に例えば Ni/Auなどの金属を蒸着して、フィーノレド プレート部 5を有するショットキー接触のゲート電極 2を形成する。その後、ドレイン電 極 3の上の SiON膜 23の一部をエッチングにより除去し、例えば Ti/Auなどの金属 を蒸着することにより、ドレインフィールドプレート電極 6を形成する。
[0056] このようにして、図 7に示した HJFETを作製する。
[0057] 本実施形態の構成によれば、ドレインフィールドプレート電極 6によってドレイン電 極 3端の電界集中を緩和できるので、上述した第 1および第 2の実施形態のようにゲ ート電極 2側のフィールドプレート 5だけを備えた構成に比べて、耐圧特性を改善す ること力 Sでき、より高い電圧での動作が可能となる。また、利得低下に関する影響はゲ ート電極 2側のフィールドプレート 5の方が大きいことから、本実施形態のようにドレイ ンフィールドプレート電極 6を設けてフィールドプレート 5の長さを短くすることにより、 耐圧特性を維持しつつ利得を改善することも可能となる。
[0058] 図 8は図 7に示した HJFETの変形例の断面構造図である。本実施形態のドレイン フィールドプレート電極 6は、図 8に示すようにフィールドプレート 5の直下の Si〇N膜 23 (フィールドプレート層 23a)がゲート電極 2側からドレイン電極 3側に向かって階段 状に厚くなつている構成の HJFETにおいても同様に適用可能である。図 9は図 7に 示した HJFETの別の変形例の断面構造である。本実施形態のドレインフィールドプ レート電極 6は、図 9に示すようにゲート電極 2の近傍のフィールドプレート層 23aに一 定の厚みを確保した構成の HJFETにおレヽても同様に適用可能である。更には図 10 に示すように、フィールドプレート層 23aの厚みが変化しない構成の HJFETにおいて もドレインフィールドプレート電極 6を同様に適用することが可能である。

Claims

請求の範囲
[1] ヘテロ接合を含む m族窒化物半導体層構造と、該半導体層構造上に互いに離間 して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極 との間に形成されたゲート電極と、前記半導体層構造上に形成された絶縁膜と、を有 する電界効果トランジスタにおいて、
前記ゲート電極は、前記ドレイン電極側にひさし状に張り出し、かつ前記絶縁膜上 に形成されたフィールドプレート部を有しており、
前記絶縁膜の前記フィールドプレート部と前記半導体層構造との間に位置する部 分の厚さが、前記ゲート電極から前記ドレイン電極の方向に向かって次第に厚くなる ように変化してレ、ることを特徴とする電界効果トランジスタ。
[2] 前記半導体層構造は AlGaN/GaNヘテロ構造を有している、請求項 1に記載の 電界効果トランジスタ。
[3] 前記絶縁膜の前記部分の厚さが階段状に変化している、請求項 1または 2に記載 の電界効果トランジスタ。
[4] 前記絶縁膜の前記部分の厚さが連続的に変化している、請求項 1または 2に記載 の電界効果トランジスタ。
[5] 前記絶縁膜が Si〇N膜からなる、請求項 1から 4のいずれか 1項に記載の電界効果 トランジスタ。
[6] 前記絶縁膜が Si〇膜または SiN膜からなる、請求項 1から 4のいずれか 1項に記載 の電界効果トランジスタ。
[7] 前記絶縁膜が SiN膜と Si〇膜との積層膜からなる、請求項 1から 4のレ、ずれか 1項 に記載の電界効果トランジスタ。
[8] 前記ゲート電極と前記ドレイン電極との間の前記絶縁膜の上には、前記ドレイン電 極に接続されたドレインフィールドプレート電極が設けられている、請求項 1から 7の いずれ力 1項に記載の電界効果トランジスタ。
PCT/JP2005/002712 2004-02-20 2005-02-21 電界効果トランジスタ WO2005081304A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006510264A JP4888115B2 (ja) 2004-02-20 2005-02-21 電界効果トランジスタ
US10/588,775 US20070164326A1 (en) 2004-02-20 2005-02-21 Field effect transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-044459 2004-02-20
JP2004044459 2004-02-20

Publications (1)

Publication Number Publication Date
WO2005081304A1 true WO2005081304A1 (ja) 2005-09-01

Family

ID=34879344

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/002712 WO2005081304A1 (ja) 2004-02-20 2005-02-21 電界効果トランジスタ

Country Status (3)

Country Link
US (1) US20070164326A1 (ja)
JP (1) JP4888115B2 (ja)
WO (1) WO2005081304A1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096203A (ja) * 2005-09-30 2007-04-12 Sanken Electric Co Ltd ２次元キャリアガス層を有する電界効果トランジスタ
JP2008243848A (ja) * 2007-03-23 2008-10-09 Sanken Electric Co Ltd 半導体装置
JP2011114267A (ja) * 2009-11-30 2011-06-09 Sanken Electric Co Ltd 半導体装置
JP2011138973A (ja) * 2009-12-29 2011-07-14 New Japan Radio Co Ltd 窒化物半導体装置
JP2011142182A (ja) * 2010-01-06 2011-07-21 Sharp Corp 電界効果トランジスタ
JP2012069978A (ja) * 2011-11-14 2012-04-05 Fujitsu Ltd 化合物半導体装置
JP2012517699A (ja) * 2009-02-09 2012-08-02 トランスフォーム インコーポレーテッド Ｉｉｉ族窒化物デバイスおよび回路
JP2013069810A (ja) * 2011-09-21 2013-04-18 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2013084726A1 (ja) * 2011-12-07 2013-06-13 シャープ株式会社 電界効果トランジスタ
US8969919B2 (en) 2006-09-20 2015-03-03 Fujitsu Limited Field-effect transistor
US9276072B2 (en) 2013-11-13 2016-03-01 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
JP2017195400A (ja) * 2017-06-20 2017-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US10410868B2 (en) 2013-06-03 2019-09-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
CN102315262B (zh) * 2010-07-06 2013-11-20 西安能讯微电子有限公司 半导体器件及其制造方法
US8530978B1 (en) * 2011-12-06 2013-09-10 Hrl Laboratories, Llc High current high voltage GaN field effect transistors and method of fabricating same
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
US9917080B2 (en) * 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
US8981381B2 (en) * 2012-11-16 2015-03-17 Vishay General Semiconductor Llc GaN-based Schottky diode having dual metal, partially recessed electrode
US9142626B1 (en) * 2013-04-23 2015-09-22 Hrl Laboratories, Llc Stepped field plate wide bandgap field-effect transistor and method
JP6140050B2 (ja) * 2013-10-18 2017-05-31 古河電気工業株式会社 窒化物半導体装置、ダイオード、および電界効果トランジスタ
JP6133191B2 (ja) 2013-10-18 2017-05-24 古河電気工業株式会社 窒化物半導体装置、ダイオード、および電界効果トランジスタ
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
JP6665157B2 (ja) * 2015-03-17 2020-03-13 パナソニック株式会社 窒化物半導体装置
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
WO2017038139A1 (ja) 2015-08-28 2017-03-09 シャープ株式会社 窒化物半導体装置
EP3378097A4 (en) 2015-11-19 2019-09-11 HRL Laboratories, LLC NITRIDE-III FIELD EFFECT TRANSISTOR WITH DOUBLE TRIGGER
CN107591439A (zh) * 2017-08-18 2018-01-16 电子科技大学 一种带有阶梯场板和阶梯钝化层的晶体管
CN113178480B (zh) * 2021-05-12 2022-10-18 华南师范大学 具有栅漏复合阶梯场板结构的增强型hemt射频器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321126A (ja) * 1994-05-20 1995-12-08 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JP2000100831A (ja) * 1998-09-22 2000-04-07 Nec Corp 電界効果型トランジスタ
JP2001308110A (ja) * 2000-04-24 2001-11-02 Ricoh Co Ltd 半導体装置
JP2003273130A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004022773A (ja) * 2002-06-17 2004-01-22 Nec Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2744126B2 (ja) * 1990-10-17 1998-04-28 株式会社東芝 半導体装置
US5448081A (en) * 1993-02-22 1995-09-05 Texas Instruments Incorporated Lateral power MOSFET structure using silicon carbide
US6229184B1 (en) * 1999-02-16 2001-05-08 Advanced Micro Devices, Inc. Semiconductor device with a modulated gate oxide thickness
JP2000323495A (ja) * 1999-05-07 2000-11-24 Sony Corp 接合型電界効果トランジスタ及びその作製方法
US6580101B2 (en) * 2000-04-25 2003-06-17 The Furukawa Electric Co., Ltd. GaN-based compound semiconductor device
JP2002246589A (ja) * 2001-02-19 2002-08-30 Fujitsu Ltd 電界効果半導体装置
JP2003282597A (ja) * 2002-03-22 2003-10-03 Sumitomo Electric Ind Ltd 電界効果トランジスタの製造方法
US6893947B2 (en) * 2002-06-25 2005-05-17 Freescale Semiconductor, Inc. Advanced RF enhancement-mode FETs with improved gate properties
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
US7268375B2 (en) * 2003-10-27 2007-09-11 Sensor Electronic Technology, Inc. Inverted nitride-based semiconductor structure
US7071498B2 (en) * 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321126A (ja) * 1994-05-20 1995-12-08 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JP2000100831A (ja) * 1998-09-22 2000-04-07 Nec Corp 電界効果型トランジスタ
JP2001308110A (ja) * 2000-04-24 2001-11-02 Ricoh Co Ltd 半導体装置
JP2003273130A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004022773A (ja) * 2002-06-17 2004-01-22 Nec Corp 半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096203A (ja) * 2005-09-30 2007-04-12 Sanken Electric Co Ltd ２次元キャリアガス層を有する電界効果トランジスタ
US8969919B2 (en) 2006-09-20 2015-03-03 Fujitsu Limited Field-effect transistor
JP2008243848A (ja) * 2007-03-23 2008-10-09 Sanken Electric Co Ltd 半導体装置
JP2012517699A (ja) * 2009-02-09 2012-08-02 トランスフォーム インコーポレーテッド Ｉｉｉ族窒化物デバイスおよび回路
JP2011114267A (ja) * 2009-11-30 2011-06-09 Sanken Electric Co Ltd 半導体装置
JP2011138973A (ja) * 2009-12-29 2011-07-14 New Japan Radio Co Ltd 窒化物半導体装置
JP2011142182A (ja) * 2010-01-06 2011-07-21 Sharp Corp 電界効果トランジスタ
JP2013069810A (ja) * 2011-09-21 2013-04-18 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012069978A (ja) * 2011-11-14 2012-04-05 Fujitsu Ltd 化合物半導体装置
WO2013084726A1 (ja) * 2011-12-07 2013-06-13 シャープ株式会社 電界効果トランジスタ
US10410868B2 (en) 2013-06-03 2019-09-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US9276072B2 (en) 2013-11-13 2016-03-01 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
JP2017195400A (ja) * 2017-06-20 2017-10-26 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2005081304A1 (ja) 2007-10-25
US20070164326A1 (en) 2007-07-19
JP4888115B2 (ja) 2012-02-29

Similar Documents

Publication Publication Date Title
WO2005081304A1 (ja) 電界効果トランジスタ
JP4385206B2 (ja) 電界効果トランジスタ
JP5348364B2 (ja) ヘテロ接合型電界効果半導体装置
JP5125512B2 (ja) 電界効果トランジスタ
JP4385205B2 (ja) 電界効果トランジスタ
US8692292B2 (en) Semiconductor device including separated gate electrode and conductive layer
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
JP5397825B2 (ja) 電界効果半導体装置
JP5217157B2 (ja) 電界効果トランジスタおよびその製造方法
US7728355B2 (en) Nitrogen polar III-nitride heterojunction JFET
JP5684574B2 (ja) 半導体装置
JP2009200395A (ja) Ｈｆｅｔおよびその製造方法
WO2011010418A1 (ja) 窒化物半導体装置及びその製造方法
JP2006032749A (ja) 半導体装置とその製造方法
JP2004260114A (ja) 化合物半導体素子
JP5712583B2 (ja) 化合物半導体装置及びその製造方法
JPWO2007122790A1 (ja) 電界効果トランジスタ
WO2012160757A1 (ja) ショットキーダイオード
JP6597046B2 (ja) 高電子移動度トランジスタ
JP5582378B2 (ja) 電界効果半導体装置及びその製造方法
WO2012132407A1 (ja) 窒化物系半導体デバイス及びその製造方法
JP5100002B2 (ja) 窒化物半導体装置
JP5581601B2 (ja) 化合物半導体装置及びその製造方法
JP5549081B2 (ja) 半導体装置及びその製造方法
KR101870524B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006510264

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2007164326

Country of ref document: US

Ref document number: 10588775

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

122 Ep: pct application non-entry in european phase
WWP Wipo information: published in national office

Ref document number: 10588775

Country of ref document: US