WO2007015358A1 - 磁気ランダムアクセスメモリ及びその動作方法 - Google Patents

磁気ランダムアクセスメモリ及びその動作方法 Download PDF

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WO2007015358A1
WO2007015358A1 PCT/JP2006/313988 JP2006313988W WO2007015358A1 WO 2007015358 A1 WO2007015358 A1 WO 2007015358A1 JP 2006313988 W JP2006313988 W JP 2006313988W WO 2007015358 A1 WO2007015358 A1 WO 2007015358A1
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Yuukou Katou
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Definitions

  • the present invention relates to a magnetic random access memory and an operation method thereof.
  • the present invention relates to write control in a magnetic random access memory.
  • Magnetic random access memory is a non-volatile memory that is promising from the viewpoint of high integration and high-speed operation (for example, JP 2003-272375 A, JP 2002-140889 JP, JP 2004-5972, JP 2003-346475, etc.).
  • MRAM Magnetic random access memory
  • a magnetoresistive element exhibiting a “magnetoresistance effect” such as a TMR (Tunnel MagnetoResistance) effect is used.
  • MTJ magnetic tunnel junction
  • the two ferromagnetic layers are composed of a pinned layer in which the orientation of the magnetic layer is fixed and a free layer force in which the direction of magnetization can be reversed.
  • the MTJ resistance value (R + AR) when the direction of the magnetic layer of the pinned layer and the free layer is "antiparallel” is the resistance value when they are “parallel” due to the magnetoresistance effect ( It is known to be larger than R).
  • the MRAM uses the magnetoresistive element having the MTJ as a memory cell, and stores data in a nonvolatile manner by utilizing the change in the resistance value. Data is written into the memory cell by reversing the direction of the magnetic layer in the free layer.
  • the asteroid method and the toggle method are conventionally known. According to these write methods, the reversal magnetic field necessary for reversing the magnetic layer of the free layer is substantially inversely proportional to the memory cell size. That is, as the memory cell is miniaturized, the write current tends to increase.
  • spin pouring method for example, Grollier et al, Spin-polarized current induced switching in Co / Cu / Cu pillars, Applied Physics Letters, Vol. 78, pp. 3663, 2001., Yagami and Su Suzuki, Research Trends in Spin Transfer Magnetization Switching, Journal of Japan Society of Applied Magnetics, Vol. 28, No. 9, 2004.
  • spin transfer method a spin-polarized current is injected into the ferromagnetic conductor, and the direct interaction between the spin of the conduction electron carrying the current and the magnetic moment of the conductor.
  • Spin Transfer Magnetization Switching An outline of spin injection magnetization reversal will be described with reference to FIG.
  • a magnetoresistive element 1 includes a free layer 2 and a pinned layer 4 that are magnetic layers, and a tunnel barrier layer 3 that is a nonmagnetic layer sandwiched between the free layer 2 and the pinned layer 4. Speak.
  • the pinned layer 4 in which the direction of the magnetic flux is fixed is formed to be thicker than the free layer 2, and plays a role as a mechanism (spin filter) for creating a spin-polarized current.
  • the state where the magnetic layer directions of the free layer 2 and the pin layer 4 are parallel are associated with data “0”, and the state where they are anti-parallel are associated with data “1”. .
  • the spin injection magnetization reversal shown in FIG. 1 is realized by a CPP (Current Perpendicular to Plane) method, and the write current IW is injected perpendicularly to the film surface. Specifically, the write current IW flows from the pinned layer 4 to the free layer 2 at the transition from data “0” to data “1”. In this case, the electron force free layer 2 having the same spin state as the pinned layer 4 as a spin filter moves from the pinned layer 4 to the pinned layer 4. And the magnetization of the free layer 2 is reversed by the effect of spin transfer (spin angular momentum transfer).
  • CPP Current Perpendicular to Plane
  • the write current IW flows from the free layer 2 to the pinned layer 4. In this case, it moves from the electron force pinned layer 4 having the same spin state as the pinned layer 4 as a spin filter to the free layer 2.
  • the magnetic layer of the free layer 2 is reversed by the spin transfer effect.
  • the direction of magnetization of the free layer 2 can be defined by the direction of the spin-polarized current injected perpendicular to the film surface.
  • the threshold for writing depends on the current density. Therefore, as the memory cell size is reduced, the write current required for magnetization inversion decreases. Since the write current decreases with the miniaturization of memory cells, the spin transfer magnetization reversal is important for the realization of a large capacity of MRAM. It is important.
  • Japanese Patent Laid-Open No. 2003-115577 discloses a recording / reproducing method for a nonvolatile magnetic thin film memory device for the purpose of suppressing write defects.
  • the trial writing is performed in the memory cell for trial writing before the information is recorded.
  • regular data writing is executed. In this case, the writing time increases. The probability that the writing operation will be performed normally increases even in a situation where the temperature environment is different.
  • An object of the present invention is to provide a spin injection magnetic random access memory capable of reducing power consumption and an operation method thereof.
  • Another object of the present invention is to provide a spin-injection magnetic random access memory that can reduce the probability of erroneous writing, and an operating method thereof.
  • Still another object of the present invention is to provide a spin-injection magnetic random access memory that can suppress an increase in write time and an operation method thereof.
  • Still another object of the present invention is to provide a spin injection magnetic random access memory and a method of operating the same that can prevent a decrease in operating speed.
  • an MRAM operating method includes: (A) supplying a write current to a memory cell having a magnetoresistive element, and writing desired data based on a spin injection method. And (B) determining whether or not a desired data is written in the memory cell. The step (B) is executed during the step (A).
  • (C) when it is determined that desired data is written in the memory cell
  • the method further includes the step of terminating the supply of the write current. As a result, power consumption is reduced.
  • the write current increases with time.
  • the step (B) includes (B1) a step of monitoring the potential at a predetermined position of the wiring through which the write current (IW) flows, and (B2) comparing the potential with the reference potential to obtain the desired potential. And a step of performing the above determination by detecting whether or not the force is a value corresponding to the data.
  • the step (B2) may be performed in real time during the step (A).
  • the operation method according to the present invention includes the step of (D) extending the period of the step (A) when it is determined that the desired data has not been written to the memory cell by the end of the step (A). Furthermore, you may have. Alternatively, the operation method may further include a step of (E) rewriting the desired data in the memory cell when it is determined that the desired data has not been written in the memory cell by the end of the step (A). You may have. This reduces the write error rate.
  • the step (B2) may be performed at a predetermined timing in the step (A).
  • the step (D) when it is determined that the desired data is written in the memory cell at the predetermined timing, and the step (A) extends the period of the step. Furthermore, you may have.
  • the operation method is as follows: (E1) When it is determined that the desired data is not written in the memory cell at the predetermined timing, (A) the step of ending the step; and (E2) And a step of rewriting desired data in the memory cell. Thereby, the erroneous writing rate is reduced.
  • the step (B) includes (B1) a step of calculating a ratio between a potential at a predetermined position of the wiring through which the write current flows and the write power, and (B2) the ratio and the reference value. And performing the above determination by detecting whether the ratio is a value corresponding to the desired data.
  • the step (B2) may be performed in real time during the step (A).
  • the operation method when it is determined that (D) the desired data has not been written in the memory cell by the end of the step (A), the period of the step (A) is extended. A step may be further included. In the step (D), it is preferable that the write current increases with time.
  • the operation method is as follows: (E) when it is determined that the desired data has not been written to the memory cell by the end of the step (A), the rewrite current is supplied to the memory cell. It may further include a step of rewriting the data. It is preferable that the rewrite current force in the step (E) is larger than the write current in the step (A). In the step (E), it is preferable that the rewrite current increases with time. This reduces the erroneous write rate.
  • the step (B2) may be performed at a predetermined timing in the step (A).
  • the operation method according to the present invention further includes the step of (D) increasing the write current temporally when it is determined that the desired data has been written into the memory cell at a predetermined timing. May be.
  • the period of step (A) may be extended.
  • the operation method is as follows: (E1) When it is determined that the desired data has not been written to the memory cell at a predetermined timing, the step (A) terminates the step, and (E2) the memory cell
  • the method may further include a step of rewriting desired data by supplying a rewrite current. It is preferable that the rewrite current force in the step (E2) is larger than the write current in the step (A). In the step (E2), it is preferable that the rewrite current increases with time. This reduces the erroneous write rate.
  • the operation method according to the present invention may further include a step of applying a bias magnetic field corresponding to desired data to the magnetoresistive element simultaneously with the step (F) (A)!
  • a spin injection MRAM in a second aspect of the present invention, includes a memory cell having a magnetoresistive element, a current supply circuit, and a controller.
  • the current supply circuit supplies a write current in a direction corresponding to data written to the memory cell to the magnetoresistive element.
  • the controller controls the supply of the write current by the current supply circuit.
  • the controller also determines whether the force written in the data force memory cell during a predetermined write period during which the write current is supplied.
  • the controller instructs the current supply circuit to end the supply of the write current. Thereby, power consumption is reduced. Further, it is preferable that the controller instructs the current supply circuit to increase the write current with time during a predetermined write period.
  • the controller may include a comparator that compares a potential at a predetermined position of the wiring through which the write current flows with a reference potential.
  • the comparator performs the determination in real time by detecting whether the potential is a value corresponding to the data based on the comparison. If it is determined that no data has been written to the memory cell by the end of the predetermined write period, the controller may instruct the current supply circuit to extend the period during which the write current is supplied. Alternatively, the controller may instruct the current supply circuit to supply the write current again. This reduces the erroneous writing rate.
  • the controller may have a potential monitor that monitors the potential at a predetermined position of the wiring through which the write current flows. In that case, the controller performs the above determination by determining whether or not the potential is a value corresponding to the data at a predetermined timing during a predetermined writing period. When it is determined that data is written in the memory cell at a predetermined timing, the controller may instruct the current supply circuit to extend the period during which the write current is supplied. Alternatively, the controller may instruct the current supply circuit to supply the write current again after the supply of the write current is finished. This reduces the write error rate.
  • the controller may include an arithmetic unit that calculates a ratio between a potential at a predetermined position of the wiring through which the write current flows and the write current, and compares the ratio with a reference value.
  • the arithmetic unit performs the determination in real time by detecting whether the ratio is a value corresponding to the data based on the comparison.
  • the controller may instruct the current supply circuit to extend the period during which the write current is supplied when it is determined that data has not been written to the memory cell by the end of the predetermined write period. .
  • the controller preferably instructs the current supply circuit to increase the write current with time in the extended period.
  • the controller The current supply circuit may be instructed to supply. In that case, it is preferable that the rewrite current is larger than the write current. The rewrite current may increase with time. Thereby, the erroneous writing rate is reduced.
  • the controller may include an arithmetic unit that calculates a ratio between a potential at a predetermined position of the wiring through which the write current flows and the write current. In that case, the controller makes a determination by determining whether the ratio is a value corresponding to the data at a predetermined timing during a predetermined writing period.
  • the controller may instruct the current supply circuit to increase the write current with time. The period during which the write current is supplied may be extended.
  • the controller may instruct the current supply circuit to supply the rewrite current after the supply of the write current is finished. In that case, it is preferable that the rewrite current is larger than the write current. The rewrite current may increase over time. Thereby, the erroneous writing rate is reduced.
  • the MRAM according to the present invention may further include a write line magnetically coupled to the magnetoresistive element, and an auxiliary current supply circuit for supplying an auxiliary write current to the write line.
  • a magnetic field generated by the auxiliary write current is applied to the magnetoresistive element.
  • the controller instructs the auxiliary current supply circuit to supply the auxiliary write current simultaneously with the supply of the write current (IW).
  • FIG. 1 is a diagram for explaining spin injection magnetic field reversal.
  • FIG. 2 is a flowchart schematically showing write control according to the present invention.
  • FIG. 3 is a circuit block diagram showing a configuration of an MRAM according to the first embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing a configuration example of a write line decoder according to the first embodiment.
  • FIG. 5 is a timing chart showing an example of write control according to the first embodiment.
  • FIG. 6 is a timing chart showing another example of write control according to the first embodiment. Is.
  • FIG. 7 is a timing chart showing still another example of write control according to the first embodiment.
  • FIG. 8 is a circuit block diagram showing a configuration of an MRAM according to a second embodiment of the present invention.
  • FIG. 9 is a timing chart showing an example of write control according to the second embodiment.
  • FIG. 10 is a timing chart showing another example of write control according to the second embodiment.
  • FIG. 11 is a timing chart showing still another example of write control according to the second embodiment.
  • FIG. 12 is a timing chart showing still another example of write control according to the second embodiment.
  • FIG. 13 is a timing chart showing still another example of write control according to the second embodiment.
  • FIG. 14 is a circuit block diagram showing a configuration of an MRAM according to a third embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing an example of write control according to the third embodiment.
  • FIG. 16 is a timing chart showing another example of write control according to the third embodiment.
  • FIG. 17 is a timing chart showing still another example of write control according to the third embodiment.
  • FIG. 18 is a circuit block diagram showing a configuration of an MRAM according to a fourth embodiment of the present invention.
  • FIG. 19 is a timing chart showing an example of write control according to the fourth embodiment.
  • FIG. 20 is a timing chart showing another example of write control according to the fourth embodiment.
  • FIG. 21 is a timing chart showing still another example of write control according to the fourth embodiment.
  • FIG. 22 is a timing chart showing still another example of write control according to the fourth embodiment.
  • FIG. 23 is a timing chart showing still another example of write control according to the fourth embodiment.
  • FIG. 24 is a circuit block diagram showing a configuration of an MRAM according to a fifth embodiment of the present invention.
  • MRAM magnetic random access memory
  • FIG. 2 is a flowchart schematically showing the data write procedure according to the embodiment of the present invention.
  • desired data is written to the target memory cell based on the spin injection method (step Sl).
  • the value of the write current may be constant or may increase with time.
  • a determination is made as to whether or not the desired data has been written to the target memory cell (step S2). The determination may be made in real time during a predetermined writing period V, or may be made at a predetermined timing during a predetermined writing period! /.
  • Step S3 When desired data is written in the target memory cell (Pass), Pass processing is executed (Step S3). Specifically, even during a predetermined writing period, the supply of the writing current is stopped and the writing process is ended. On the other hand, when desired data is not written in the target memory cell (Fail), Fail processing is executed (step S4). For example, the writing period is extended, the rewriting process is performed, or the writing current is controlled to increase with time.
  • FIG. 3 is a circuit block diagram showing a configuration of the MRAM according to the first exemplary embodiment of the present invention.
  • This MRAM has a memory cell array in which a plurality of memory cells 10 are arranged in a matrix.
  • Each memory cell 10 includes the magnetoresistive element 1 and the select transistor 9 shown in FIG.
  • the magnetoresistive element 1 includes a free layer 2, a tunnel NOR layer 3, and a pinned layer 4.
  • the pinned layer 4 with a fixed magnetic orientation is formed to be thicker than the free layer 2 and serves as a mechanism (spin filter) that creates a spin-polarized current.
  • Desired data is written in the memory cell 10 by a write current IW injected perpendicularly to the film surface of the magnetoresistive element 1. The direction of the write current IW is determined depending on the desired data to be written.
  • One end of the magnetoresistive element 1 is connected to the first write line 21 and the other end is connected to one of the source Z drain of the selection transistor 9.
  • the other of the source Z drain of the selection transistor 9 is connected to the second write line 22.
  • the gate of the selection transistor 9 is connected to the selection line 31.
  • the plurality of first write lines 21 and the plurality of second write lines 22 are connected to the write line decoder 20.
  • the plurality of selection lines 31 are connected to the selection line decoder 30.
  • the MRAM further includes a write current generation circuit 40 and a write control circuit 50.
  • the write current generation circuit 40 supplies the write current IW to the memory cell 10 through the write line decoder 20.
  • the write control circuit 50 controls the operation of each circuit by sending a control signal to each circuit.
  • the write current generation circuit 40 receives a write control signal CON for adjusting the write current IW from the write control circuit 50. In response to the write control signal CON, the write current generation circuit 40 supplies, changes, and stops the write current IW.
  • the selection line decoder (selection line dry memory) 30 receives a selection line address signal ADDS related to the address of the target memory cell from the write control circuit 50.
  • the selection line decoder 30 drives one selection line 31 connected to the target memory cell based on the selection line address signal ADDS. As a result, the selection transistor 9 of the target memory cell is turned on.
  • the write line decoder (write line driver) 20 receives a current direction signal DIR indicating the direction of the write current IW from the write control circuit 50. The direction of the write current IW is determined depending on the data written to the target memory cell.
  • the write line decoder 20 also receives a write line address signal ADDW related to the address of the target memory cell from the write control circuit 50.
  • the write line decoder 20 drives the first write line 21 and the second write line 22 connected to the target memory cell based on the write line address signal ADDW.
  • the write current IW output from the write current generation circuit 40 flows through the memory cell 10 (the magnetoresistive element 1) so as to coincide with the direction indicated by the current direction signal DIR.
  • FIG. 4 An example of the write line decoder 20 for supplying the write current IW in the direction matching the current direction signal DIR is shown in FIG.
  • the write line decoder 20 includes inverters INV1 to INV3 and N channel transistors Nl to N6.
  • the first write line 21 is connected to a write current generating circuit 40 via N-channel transistors Nl and N5.
  • the first write line 21 is connected to the ground via N-channel transistors N2 and N5.
  • the second write line 22 is connected to the write current generating circuit 40 via N channel transistors N3 and N6.
  • the second write line 22 is connected to the ground via N-channel transistors N4 and N6.
  • the write line address signal ADDW is supplied to the gates of the N-channel transistors N5 and N6. When the write line address signal ADDW becomes “High”, one first write line 21 and one second write line 22 shown in the figure are selected.
  • the current direction signal DIR is supplied to the gate of the N channel transistor N1, and is also supplied to the gate of the N channel transistor N2 through the inverter INV1. Further, the current direction signal DIR is supplied to the gate of the N-channel transistor N3 through the inverter I NV2 and to the gate of the N-channel transistor N4 through the inverters INV2 and INV3.
  • the first write line 21 and the ground are electrically connected, and the second write line 22 and the write current generating circuit 40 are electrically connected.
  • the write current IW (second write current IW2) flows from the second write line 22 through the magnetoresistive element 1 to the first write line 21.
  • the MRAM according to the present embodiment further includes a determination circuit 60.
  • the determination circuit 60 is a circuit responsible for the process of step S2 shown in FIG. That is, the determination circuit 60 is a circuit for detecting the resistance value of the magnetoresistive element 1 of the target memory cell and determining whether or not the desired data is written in the target memory cell.
  • a potential at a predetermined position of the wiring through which the write current IW flows may be used.
  • the potential V41 at the node 41 between the write current generation circuit 40 and the write line decoder 20 is used.
  • the potential V41 increases as the resistance value of the magnetoresistive element 1 increases, and the potential V41 decreases as the resistance value decreases. That is, the potential V41 reflects the resistance value of the magnetoresistive element 1.
  • the determination circuit 60 determines whether or not desired data is written in the target memory cell based on the potential V41.
  • the determination circuit 60 includes a comparator 61 that compares the potential V41 and the reference potential Vref.
  • the reference potential Vref is set to an intermediate potential between the potential V41 corresponding to the data “0” and the potential V41 corresponding to the data “1”. Therefore, the comparator 61 can detect whether or not the potential V41 is a value corresponding to desired data by comparing the potential V41 with the reference potential Vref. In other words, the comparator 61 can determine whether or not desired data is written in the target memory cell by comparing the potential V41 and the reference potential Vref.
  • the comparator 61 outputs a comparison result signal SC representing the comparison result to the write control circuit 50.
  • a comparison result signal SC representing the comparison result to the write control circuit 50.
  • the comparison result signal SC is always output to the write control circuit 50.
  • the comparator 61 performs the above-described determination in real time, and supplies the comparison result signal SC indicating the determination result to the write control circuit 50 in real time.
  • the write control circuit 50 executes the processing of step S3 and step S4 shown in FIG. 2 in response to the comparison result signal SC from the comparator 61 (determination circuit 60). That is, the write control circuit 50 controls the operation of the write current generation circuit 40 in response to the comparison result signal SC.
  • the write current generation circuit 40, the write line decoder 20, and the selection line decoder 30 constitute a “current supply circuit”.
  • the determination circuit 60 and the write control circuit 50 constitute a “controller”.
  • the “current supply circuit” supplies a write current IW in a direction corresponding to data to be written to the magnetoresistive element 1 of the target memory cell.
  • the “controller” controls the supply of the write current IW by the current supply circuit by giving various instructions to the current supply circuit. Further, according to the present embodiment, the controller determines whether or not the desired data is written in the target memory cell during the writing period (FIG. 2; step S2).
  • write control when data “1” is recorded in the memory cell 10 in which data “0” is stored is shown as an example.
  • the resistance value of the magnetoresistive element 1 increases. Therefore, the potential V41 of the node 41 also increases.
  • FIG. 5 shows an example of write control according to the present embodiment, and shows a write current IW, a potential V41, and a comparison result signal SC.
  • Predetermined writing period PW Is defined as the period from time ts to time te.
  • the comparator 61 performs the above determination in real time (step S2).
  • the potential V41 is smaller than the reference potential Vre; f
  • the comparison result signal SC is “Low”.
  • the magnetic layer of the free layer 2 is inverted, and the potential V41 becomes higher than the reference potential Vre; f.
  • the level of the comparison result signal SC is switched from “Low” to “High”.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 to end the supply of the write current IW (step S3).
  • the supply of the write current IW ends at time t2 during the write period PW. Therefore, power consumption is reduced.
  • the initial result is that the comparison result signal SC is “High”, that is, it corresponds to the desired write data. It has become the level. Therefore, as soon as the write period PW starts, the supply of the write current IW stops. Naturally, before the write operation, the data value stored in the target memory cell is checked in advance (pre-read processing), and if the same data is stored, the write operation may not be performed. .
  • FIG. 6 shows another example of the write control according to the present embodiment.
  • the comparator 61 performs the above determination in real time (step S2).
  • the magnetization of the free layer 2 is not reversed by the end of the predetermined write period PW.
  • the comparison result signal SC remains “Low” for the writing period PW, and does not become “High” level corresponding to the desired data at the time te. In that case, the write control circuit 50 instructs the write current generation circuit 40 to extend the write period PW (step S4). This is expected to increase the injection amount (movement amount) of spin electrons and to reverse the magnetization of the free layer 2.
  • FIG. 7 shows another example of write control according to the present embodiment.
  • the comparator 61 performs the above determination in real time (step S2).
  • the magnetization of the free layer 2 is not reversed by the end of the predetermined write period PW.
  • the comparison result signal SC remains “Low” for the writing period PW, and does not become “High” level corresponding to the desired data at the time te. In this case, the write control circuit 50 executes the write control again after completing the write control as usual (step S4).
  • the rewrite period PRW is defined as a period from time trs to time tre.
  • the write control circuit 50 instructs the write current generation circuit 40 to supply the rewrite current IW during the rewrite period PRW.
  • an increase in the injection amount (movement amount) of the spin electrons is expected, and the magnetic layer of the free layer 2 is expected to be reversed.
  • the potential V41 is smaller than the reference potential Vre; f, and the comparison result signal SC is “Low”.
  • the magnetic layer of the free layer 2 is inverted, and the potential V41 becomes higher than the reference potential Vre; f.
  • the level of the comparison result signal SC switches from “Low” to “High”.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the rewrite current IW. At time t2, supply of rewrite current IW stops.
  • Such rewriting processing may be repeated a predetermined number of times. If data is not written to the target memory cell even after a predetermined number of rewrite processes, the target memory cell is registered in the storage area as a defective cell (defective bit). Thereafter, a substitute cell associated with the defective cell is used instead of the defective cell. Note that write errors rarely occur and such fail processing is executed only occasionally. [0060] 1-3. Effects
  • whether or not data is written to the target memory cell is determined in real time during the write period PW.
  • the supply of the write current IW ends during the write period PW.
  • a decrease in operating speed is prevented.
  • the reason is as follows. Since the occurrence of erroneous writing (write error) is rare, the operation speed decreases if verification is performed each time one write control is completed. However, according to the present embodiment, data verification is executed during one write control. In most cases, the extension process and rewrite process are not performed, so the increase in write time is suppressed.
  • ECC Error Correction Code
  • FIG. 8 is a circuit block diagram showing a configuration of the MRAM according to the second exemplary embodiment of the present invention.
  • the determination circuit 60 includes an arithmetic comparator 62.
  • the arithmetic comparator 62 receives the current signal SI indicating the value of the write current IW and the potential V41. It is powered. Then, the operational comparator 62 calculates a “ratio” between the potential V41 and the write current IW, and compares the “ratio” with a predetermined reference value.
  • the “ratio” is the value obtained by dividing the potential V41 by the write current IW or the value obtained by dividing the write current IW by the potential V41.
  • the reason why the operational comparator 62 calculates the ratio between the potential V41 and the write current IW is as follows.
  • the potential V41 changes even if the resistance value of the magnetoresistive element 1 does not change. In that case, the potential V41 cannot be simply compared with the predetermined reference potential Vref in order to determine data writing.
  • the reference potential Vref that changes according to the change of the write current IW may be prepared, according to the present embodiment, the ratio between the potential V41 and the write current IW is calculated. Since the influence of the fluctuation of the write current IW does not appear in the ratio, it is possible to detect a change in the resistance value of the magnetoresistive element 1 by using a certain predetermined reference value. In other words, when the potential V41 is standardized by the write current IW, it is possible to easily detect a change in resistance value even when the write current IW changes.
  • the value power obtained by dividing the potential V41 by the write current IW is used as the ratio.
  • the ratio (V41ZIW) increases as the resistance value of the magnetoresistive element 1 increases, and the ratio (V41ZIW) decreases as the resistance value decreases.
  • the reference value Vref is set to an intermediate value between the ratio corresponding to the data “0” and the ratio corresponding to the data “1”.
  • the arithmetic comparator 62 can determine whether or not desired data is written in the target memory cell by comparing the ratio (V41ZIW) with the reference value Vref.
  • the arithmetic comparator 62 outputs a comparison result signal SC representing the comparison result to the write control circuit 50.
  • the comparison result signal SC is always output to the write control circuit 50.
  • the arithmetic comparator 62 performs the above-described determination in real time and supplies the comparison result signal SC indicating the determination result in real time to the write control circuit 50.
  • the write current IW can be gradually or stepwise increased until the magnetization of the free layer 2 is reversed. According to the present embodiment, the write current IW increases with time. Even if the write current IW fluctuates, the calculation ratio Since the comparator 62 calculates the above-mentioned ratio, it is possible to easily compare the ratio with a predetermined reference value Vref.
  • FIG. 9 shows an example of write control according to the present embodiment, and shows a write current IW, a potential V41, a ratio (V41ZIW), and a comparison result signal SC.
  • the predetermined writing period PW is defined as the period from time ts to time te.
  • the write current IW increases with time during the write period PW.
  • the potential V41 also increases with time.
  • the ratio (V41ZIW) is kept constant as long as the resistance value of the magnetoresistive element 1 does not change.
  • the arithmetic comparator 62 performs the above-described determination in real time (step S2).
  • the ratio (V41ZIW) is smaller than the reference value Vre; f.
  • the comparison result signal SC is “Low”.
  • the magnetic layer of the free layer 2 is inverted, and the ratio (V41ZIW) becomes larger than the reference value Vrof.
  • the level of the comparison result signal SC switches from “Low” to “High”.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and ends the supply of the write current IW (step S3).
  • the supply of the write current IW ends at time t2 during the write period PW. Therefore, power consumption is reduced.
  • FIG. 10 shows another example of write control according to the present embodiment.
  • the write current IW is set to a predetermined value.
  • the magnetic field of the free layer 2 is not reversed until the predetermined writing period PW ends.
  • the comparison result signal SC remains “Low” for the writing period PW, and does not become “High” level corresponding to the desired data at the time te.
  • the write control circuit 50 instructs the write current generation circuit 40 to extend the write period PW (step S4).
  • the write control circuit 50 instructs the write current generation circuit 40 to increase the write current IW during the extension period. As a result, it is expected that the magnetic layer of the free layer 2 is easily reversed.
  • the write current IW increases with time.
  • the potential V41 also increases with time.
  • the ratio (V41ZIW) is kept at the same level as before time te as long as the resistance value of magnetoresistive element 1 does not change.
  • the magnetic layer of the free layer 2 is inverted, and the ratio (V41ZIW) becomes larger than the reference value Vre; f.
  • the level of the comparison result signal SC switches from “Low” to “High”.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the write current IW.
  • the supply of the write current IW is stopped.
  • the write current IW increases with time until the magnetization of the free layer 2 is reversed during the extension period.
  • FIG. 11 shows still another example.
  • the write current IW also increases during the predetermined write period PW.
  • the write control circuit 50 instructs the write current generation circuit 40 to extend the write period PW.
  • the write current IW also increases during the extension period.
  • the increase rate of the write current IW during the extension period may be set larger than the increase rate during the predetermined write period PW.
  • the magnetic layer 2 of the free layer 2 is inverted, and the level of the comparison result signal SC switches from “Low” to “High”.
  • the supply of the write current IW is stopped.
  • the write current IW increases with time until the magnetization of the free layer 2 is reversed.
  • FIG. 12 shows another example of write control according to the present embodiment.
  • the write current IW is set to a predetermined value.
  • the magnetic layer of the free layer 2 does not reverse until the predetermined writing period PW ends.
  • the comparison result signal SC remains “Low” for the writing period PW, and does not become “High” level corresponding to the desired data even at the time te. In that case, the write control circuit 50 executes the write control again after completing the write control as usual (step S4).
  • the rewrite period PRW is defined as a period from time trs to time tre.
  • Write Only the control circuit 50 instructs the write current generation circuit 40 to supply the rewrite current IW during the rewrite period PRW.
  • the write control circuit 50 instructs the write current generation circuit 40 so that the rewrite current IW is larger than the write current IW during the write period PW. As a result, it is expected that the magnetization of the free layer 2 is easily reversed.
  • the ratio (V41ZIW) is kept at the same level as before time te.
  • the magnetic layer 2 of the free layer 2 is inverted, and the ratio (V4 1ZIW) becomes larger than the reference value Vre; f.
  • the level of the comparison result signal SC switches from “Low” to “High”.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the rewrite current IW. At time t2, the supply of the rewrite current IW stops.
  • FIG. 13 shows still another example.
  • the write current IW increases during the predetermined write period PW. Then, until the predetermined write period PW ends, the magnetic layer of the free layer 2 does not invert, so the write control circuit 50 executes rewrite control (step S4).
  • the initial value of the rewrite current IW is set larger than the initial value of the write current IW.
  • the rewrite current IW also increases during the rewrite period PRW.
  • the increase rate of the rewrite current IW may be set larger than the increase rate of the write current IW.
  • the magnetic layer 2 of the free layer 2 is inverted, and the level of the comparison result signal SC switches from “Low” to “High”.
  • supply of rewrite current IW stops.
  • Such a rewrite process may be repeated a predetermined number of times. If data is not written to the target memory cell even after a predetermined number of rewrite processes, the target memory cell is registered in the storage area as a defective cell (defective bit). Thereafter, a substitute cell associated with the defective cell is used instead of the defective cell.
  • the same effect as in the first embodiment can be obtained. Furthermore, since the write current IW is controlled to increase, the probability that desired data is written to the target memory cell is further increased, and the erroneous write probability is further decreased. Therefore, the reliability of MRAM Reliability is further improved.
  • the write current IW it is difficult to increase the write current just because the desired data is not written to the target memory cell. This is because the write current affects memory cells other than the target memory cell.
  • the write current IW penetrating the magnetoresistive element 1 acts only on the target memory cell, so that an increase in the write current IW does not affect other memory cells. It can be said that the write control according to the present embodiment is control unique to the spin injection method.
  • FIG. 14 is a circuit block diagram showing a configuration of the MRAM according to the third exemplary embodiment of the present invention.
  • the same components as those in FIG. 3 are denoted by the same reference numerals, and the description thereof is omitted as appropriate.
  • the determination circuit 60 includes a potential monitor 63 that monitors the potential V41 of the node 41.
  • the determination circuit 60 does not necessarily have to make the above determination in real time.
  • the write control circuit 50 outputs a verify instruction signal VER to the potential monitor 63 at a predetermined timing during the write period PW.
  • the potential monitor 63 determines whether desired data is written at the predetermined timing based on the potential V41 (or information on the potential V41). Then, the potential monitor 63 outputs a verification result signal SV indicating the result of the determination to the write control circuit 50.
  • the write control circuit 50 executes the processing of step S3 and step S4 shown in FIG. 2 in response to the potential monitor result signal SV of the potential monitor 6 3 (determination circuit 60). That is, the write control circuit 50 controls the operation of the write current generation circuit 40 in response to the verify result signal SV.
  • FIG. 15 shows an example of write control according to the present embodiment, and shows the write current IW, the potential V41, and the time differential value AV41 of the potential V41.
  • the predetermined write period PW is defined as the period from time ts to time te.
  • the above determination is made at a predetermined timing TJ during the writing period PW.
  • the magnetic field of the free layer 2 is inverted at time tl before timing TJ, and as a result, the potential V41 becomes higher than the reference potential Vre; f.
  • the above-described determination is performed in response to an instruction from the write control circuit 50.
  • the potential V41 is already greater than the reference potential Vre; f, that is, a value corresponding to the desired data. Therefore, the potential monitor 63 outputs the verification result signal SV indicating “Pass” to the write control circuit 50.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the write current IW (step S3). The supply of the write current IW ends at time t2 during the write period PW. Therefore, power consumption is reduced.
  • the time differential value AV41 of the potential V41 may be used instead of the potential V41.
  • the determination circuit 60 further includes a differentiation circuit that performs a differentiation operation on the potential V41.
  • the potential V41 changes in accordance with the inversion of the magnetic field, and a pulse-like change (inversion pulse) appears in the time differential value AV41.
  • an inversion pulse that reaches the reference value Refl can be detected (in the case of writing data “0”, the reference value Ref 2 is used).
  • the determination circuit 60 stores that the inversion pulse has been detected, and performs the above-described determination based on the presence or absence of the inversion pulse at the determination timing TJ.
  • the time differential value AV41 may be used in the first embodiment described above.
  • FIG. 16 shows another example of write control according to the present embodiment. It is assumed that the above judgment is made at a predetermined timing TJ during the writing period PW. In this example, at the predetermined timing TJ, the magnetic layer 2 of the free layer 2 has not yet been reversed. In other words, at the timing TJ, the potential V41 is not a value corresponding to the desired data. Accordingly, the potential monitor 63 outputs a verify result signal SV indicating “Fail” to the write control circuit 50. In that case, the write control circuit 50 issues an instruction to the write current generation circuit 40 to extend the write period PW (step S4). As a result, an increase in the amount of spin electrons injected (amount of movement) is expected, and the magnetic layer of the free layer 2 is expected to be reversed.
  • the extended writing period PEW is defined as a period from time te to time tee. This The extended write period PEW is set to one clock cycle, for example. At time tl of the extended write period PEW, the magnetic layer of the free layer 2 is inverted, and the potential V41 becomes larger than the reference potential Vre. When the extended write period PEW ends, the supply of the write current IW also ends. The time differential value AV41 of the potential V41 may be used for the determination.
  • FIG. 17 shows another example of write control according to the present embodiment. It is assumed that the above judgment is made at a predetermined timing TJ during the writing period PW. In this example, at the predetermined timing TJ, the magnetic layer 2 of the free layer 2 has not yet been reversed. In other words, at the timing TJ, the potential V41 is not a value corresponding to the desired data. Accordingly, the potential monitor 63 outputs a verify result signal SV indicating “Fail” to the write control circuit 50. In that case, the write control circuit 50 instructs the write current generation circuit 40 to stop supplying the write current IW. At time tl, the supply of the write current IW is forcibly terminated. Subsequently, the write control circuit 50 executes the write control again (step S4).
  • the rewrite period PRW is defined as a period from time trs to time tre.
  • the write control circuit 50 instructs the write current generation circuit 40 to supply the rewrite current IW during the rewrite period PRW.
  • an increase in the amount of spin electrons injected (amount of movement) is expected, and the magnetic layer in the free layer 2 is expected to be reversed.
  • the magnetization of the free layer 2 is reversed, and the potential V41 becomes higher than the reference potential Vref. Thereafter, the above determination is performed again at a predetermined timing TJ during the rewrite period PRW. In this case, the potential V41 is already a value corresponding to the desired data.
  • the potential monitor 63 writes the verification result signal SV indicating “Pass” to the write control circuit 50.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the rewrite current IW. At time t3, the supply of the rewrite current IW ends. Note that the time differential value AV41 of the potential V41 may be used for the determination.
  • Such rewriting processing may be repeated a predetermined number of times. If data is not written to the target memory cell even after a predetermined number of rewrite operations, Elephant memory cells are registered in the storage area as defective cells (defective bits). Thereafter, a substitute cell associated with the defective cell is used instead of the defective cell.
  • FIG. 18 is a circuit block diagram showing a configuration of the MRAM according to the fourth exemplary embodiment of the present invention.
  • the determination circuit 60 includes a monitor calculator 64.
  • the monitor calculator 64 receives the current signal SI indicating the value of the write current IW together with the potential V41. Then, the monitor calculator 64 calculates a “ratio” between the potential V41 and the write current IW.
  • the “ratio” is a value obtained by dividing the potential V41 by the write current IW or a value obtained by dividing the write current IW by the potential V41.
  • the write control circuit 50 outputs a verify instruction signal VER to the monitor calculator 64 at a predetermined timing during the write period PW. Based on the calculated “ratio” (or information related to “ratio”), the monitor arithmetic unit 64 determines whether or not desired data is written at the predetermined timing. Then, the monitor computing unit 64 outputs a verification result signal SV indicating the result of the determination to the write control circuit 50.
  • the write control circuit 50 executes the processing of step S3 and step S4 shown in FIG. 2 in response to the verification result signal SV from the monitor computing unit 64 (determination circuit 60). That is, the write control circuit 50 controls the operation of the write current generation circuit 40 in response to the verify result signal SV.
  • the write current IW increases with time. Even when the write current IW fluctuates, the monitor comparator 64 calculates the above-described ratio, so that the ratio and a predetermined reference value Vref can be easily compared. As an example, it is used as the ratio of the potential V41 divided by the write current IW.
  • the reference value Vref is set to an intermediate value between the ratio corresponding to the data “0” and the ratio corresponding to the data “1”.
  • FIG. 19 shows an example of the write control according to the present embodiment, and shows the write current IW, the potential V41, the ratio (V41ZIW), and the time differential value ⁇ (V41 / IW) of the ratio.
  • the predetermined writing period PW is defined as the period from time ts to time te. Further, it is assumed that the above determination is performed at a predetermined timing TJ during the writing period PW.
  • the write current IW increases with time during the write period PW.
  • the potential V41 also increases with time.
  • the ratio (V41ZIW) is kept constant as long as the resistance value of magnetoresistive element 1 does not change!
  • the magnetic layer 2 of the free layer 2 is inverted at time tl before timing TJ, and as a result, the ratio (V41ZIW) becomes larger than the reference value Vrof.
  • the above-described determination is performed in response to an instruction from the write control circuit 50.
  • the ratio (V41ZIW) is already larger than the reference value Vre; f, that is, a value corresponding to the desired data. Therefore, the monitor arithmetic unit 64 outputs the verification result signal SV indicating “Pass” to the write control circuit 50.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the write current IW (step S3).
  • the supply of the write current IW ends at time t2 during the write period PW. Therefore, power consumption is reduced.
  • the time differential value ⁇ (V41ZIW) may be used instead of the ratio (V41ZIW).
  • the determination circuit 60 further includes a differentiation circuit that performs a differentiation operation of the ratio (V41ZIW).
  • the ratio (V41ZIW) changes according to the magnetization reversal, and a pulse-like change (inversion pulse) appears in the time differential value ⁇ (V41 / IW).
  • the determination circuit 60 stores that the inversion pulse has been detected, and performs the above-described determination based on the presence or absence of the inversion pulse at the determination timing TJ.
  • the time differential value ⁇ (V41ZIW) may be used in the second embodiment described above.
  • FIG. 20 shows another example of write control according to the present embodiment. It is assumed that the above judgment is made at a predetermined timing TJ during the writing period PW. In this example, at the predetermined timing TJ, the magnetic layer 2 of the free layer 2 has not yet been reversed. That is, at timing TJ, the ratio (V41ZIW) is not a value corresponding to the desired data. Therefore, the monitor arithmetic unit 64 outputs the verification result signal SV indicating “Fail” to the write control circuit 50. In that case, the write control circuit 50 instructs the write current generation circuit 40 to extend the write period PW (step S4).
  • the write control circuit 50 instructs the write current generation circuit 40 to increase the write current IW.
  • the write current IW starts increasing from time tl immediately after timing TJ.
  • the extended writing period PEW is defined as a period from time te to time tee. This extended write period PEW is set to one clock cycle, for example. At time t2 of the extended write period PEW, the magnetic layer of the free layer 2 is inverted, and the ratio (V41ZIW) becomes larger than the reference value Vre; f. When the extended write period PEW ends, the supply of the write current IW also ends.
  • the time differential value ⁇ (V41ZIW) may be used for the determination.
  • FIG. 21 shows still another example.
  • the write current IW increases from the start of the write period PW. Since the magnetic layer 2 of the free layer 2 is not inverted at the predetermined timing TJ, the write control circuit 50 instructs the write current generation circuit 40 to extend the write period PW (step S4 ). Even after time tl, the write current IW increases with time. The increase rate of the write current IW after time tl may be set larger than the increase rate up to that time. At time t2 during the extended write period PEW, the magnetic layer of the free layer 2 is inverted, and the ratio (V41ZIW) becomes larger than the reference value Vre; f. Extended Write period When PEW ends, supply of write current IW also ends. Note that the time minute value ⁇ (V41 / IW) may be used for the determination.
  • FIG. 22 shows another example of the write control according to the present embodiment. It is assumed that the above judgment is made at a predetermined timing TJ during the writing period PW. In this example In the predetermined timing TJ, the magnetic layer 2 of the free layer 2 has not yet reversed. In that case, the write control circuit 50 instructs the write current generation circuit 40 to stop supplying the write current IW. At time tl, the supply of the write current IW is forcibly terminated. Subsequently, the write control circuit 50 executes write control again (step S4).
  • the rewrite period PRW is defined as a period from time trs to time tre.
  • the write control circuit 50 instructs the write current generation circuit 40 to supply the rewrite current IW during the rewrite period PRW.
  • the write control circuit 50 instructs the write current generation circuit 40 so that the rewrite current IW becomes larger than the write current IW during the write period PW. This is expected to make the magnetization of the free layer 2 easier to reverse.
  • the monitor computing unit 64 outputs a verify eye result signal SV indicating “Pass” to the write control circuit 50.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the rewrite current IW.
  • the supply of the rewrite current IW ends.
  • the time differential value ⁇ (V 41ZIW) may be used for the determination.
  • the write current IW increases from the start of the write period PW. Since the magnetic layer of the free layer 2 is not inverted at the predetermined timing TJ, the write control circuit 50 executes rewrite control (step S4). It is preferable that the initial value of the rewrite current IW is set larger than the initial value of the write current IW. Also, the rewrite current IW increases during the rewrite period PRW. The increase rate of the rewrite current IW may be set larger than the increase rate of the write current IW.
  • the write control circuit 50 immediately gives an instruction to the write current generation circuit 40 and terminates the supply of the rewrite current IW. At time t3, the supply of the rewrite current IW ends.
  • the time differential value ⁇ (V41 / IW) of the ratio (V41ZIW) may be used for the determination.
  • Such rewriting processing may be repeated a predetermined number of times. In that case, the writing process and the determination process are repeated alternately. As the write process is repeated, the write current IW increases step by step. If data is not written to the target memory cell even after a predetermined number of rewrite processes, the target memory cell is registered as a defective cell (defective bit) in the storage area. Thereafter, a substitute cell associated with the defective cell is used instead of the defective cell.
  • FIG. 24 is a circuit block diagram showing a configuration of the MRAM according to the fifth exemplary embodiment of the present invention. 24, the same components as those in FIG. 3 are denoted by the same reference numerals, and the description thereof is omitted as appropriate.
  • the MRAM according to the present embodiment further includes an auxiliary write line 71.
  • the auxiliary write line 71 is disposed in the vicinity of the magnetoresistive element 1, and a magnetic field generated by a current flowing through the auxiliary write line 71 is applied to the magnetoresistive element 1. That is, the auxiliary write line 71 is magnetically coupled to the magnetoresistive element 1.
  • the auxiliary write current IW ′ is supplied to the auxiliary write line 71 at the same time as the write current IW is supplied for spin injection.
  • the magnetic field generated by the auxiliary write current IW ' serves as a noisy magnetic field that assists data writing.
  • the MRAM includes an auxiliary write line decoder 70 and an auxiliary write current generation circuit (auxiliary current supply circuit) 80.
  • the auxiliary write line decoder 70 receives the auxiliary write line address signal ADDA related to the address of the target memory cell from the write control circuit 50, and selects one auxiliary write line 71 in response to the signal ADDA.
  • the auxiliary write current generation circuit 80 receives a write control signal CON2 for adjusting the auxiliary write current IW ′ from the write control circuit 50. Based on the write control signal CON2, the auxiliary write current generation circuit 80 supplies the auxiliary write current IW ′ to the selected auxiliary write line 71 through the auxiliary write line decoder 70 or is selected. Pull from auxiliary writing line 71.
  • a write current IW is injected perpendicularly to the film surface of the magnetoresistive element 1 during a write operation.
  • the strong write current IW causes deterioration of the magnetoresistive element 1 (tunnel barrier layer 3).
  • the bias magnetic field generated by the auxiliary write current IW ′ assists data writing. Therefore, the magnitude of the write current IW for spin injection writing can be suppressed. Degradation of the magnetoresistive element 1 can be suppressed by reducing the write current IW as much as possible.
  • the auxiliary circuit described above can be applied to any of the first to fourth embodiments described above.
  • the spin injection MRAM and its operation method according to the present invention power consumption is reduced.
  • the erroneous writing probability is reduced.
  • an increase in write time is suppressed.
  • a reduction in operating speed is prevented.
  • the configuration of the memory cell 10 and the peripheral circuit configuration for driving the memory cell 10 are not limited to the configurations shown in the above embodiments, and can be appropriately designed by those skilled in the art.
  • one end of the magnetoresistive element 1 may be connected to a termination circuit or the like instead of the write line.
  • the write current generation circuit 40 only has to supply the write current IW toward the memory cell 10 and draw the write current IW from the memory cell 10.
  • the spin injection MRAM and its operation method according to the present invention power consumption is reduced.
  • the erroneous writing probability is reduced.
  • an increase in writing time is suppressed.
  • a reduction in operating speed is prevented.

Landscapes

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Abstract

　スピン注入方式のＭＲＡＭは、磁気抵抗素子１を有するメモリセル１０と、電流供給回路と、コントローラを備える。電流供給回路は、メモリセル１０に書き込まれるデータに応じた方向の書き込み電流ＩＷを、磁気抵抗素子１に供給する。 コントローラは、電流供給回路による書き込み電流ＩＷの供給を制御する。また、コントローラは、書き込み電流ＩＷが供給される所定の書き込み期間ＰＷの最中に、データがメモリセル１０に書き込まれたかどうかの判定を行う。メモリセル（１０）にデータが書き込まれたと判定された場合、コントローラは、書き込み電流ＩＷの供給を終了させるように電流供給回路に指示する。

Description

明 細 書
磁気ランダムアクセスメモリ及びその動作方法
技術分野
[0001] 本発明は、磁気ランダムアクセスメモリ及びその動作方法に関する。特に、本発明 は、磁気ランダムアクセスメモリにおける書き込み制御に関する。
背景技術
[0002] 磁気ランダムアクセスメモリ（MRAM)は、高集積 ·高速動作の観点から有望な不揮 発性メモリである（例えば、特開 2003— 272375号公報、特開 2002— 140889号 公報、特開 2004- 5972号公報、特開 2003— 346475号公報など参照）。 MRAM においては、 TMR (Tunnel MagnetoResistance)効果などの「磁気抵抗効果」を示す 磁気抵抗素子が利用される。その磁気抵抗素子には、例えばトンネルバリヤ層が 2層 の強磁性体層で挟まれた磁気トンネル接合（MTJ; Magnetic Tunnel Junction)が形 成される。その 2層の強磁性体層は、磁ィ匕の向き（orientation)が固定されたピン層（p inned layer)と、磁化の向きが反転可能なフリー層（free layer)力 構成される。
[0003] ピン層とフリー層の磁ィ匕の向きが"反平行"である場合の MTJの抵抗値 (R+ A R) は、磁気抵抗効果により、それらが"平行"である場合の抵抗値 (R)よりも大きくなるこ とが知られている。 MRAMは、この MTJを有する磁気抵抗素子をメモリセルとして用 い、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。メモリ セルに対するデータの書き込みは、フリー層の磁ィ匕の向きを反転させることによって 行われる。
[0004] MRAMに対するデータの書き込み方法として、従来、ァステロイド方式やトグル方 式が知られている。これらの書き込み方式によれば、メモリセルサイズにほぼ反比例 して、フリー層の磁ィ匕を反転させるために必要な反転磁界が大きくなる。つまり、メモリ セルが微細化されるにつれて、書き込み電流が増加する傾向にある。
[0005] 微細化に伴う書き込み電流の増加を抑制することができる書き込み方式として、「ス ピン注人方式 (例 ば、 Grollier et al, Spin- polarized current induced switching in C o/Cu/Co pillars, Applied Physics Letters, Vol. 78, pp. 3663, 2001.、 Yagami and Su zuki, Research Trends in Spin Transfer Magnetization Switching (スピン注入磁ィ匕反 転の研究動向）， 日本応用磁気学会誌， Vol. 28, No. 9, 2004.参照）」が提案されて いる。スピン注入（spin transfer)方式によれば、強磁性導体にスピン偏極電流（spin- polarized current)が注入され、その電流を担う伝導電子のスピンと導体の磁気モー メントとの間の直接相互作用によって磁ィ匕が反転する（以下、「スピン注入磁ィ匕反転： Spin Transfer Magnetization Switching]と参照される）。スピン注入磁化反転の概略 を、図 1を参照することによって説明する。
[0006] 図 1において、磁気抵抗素子 1は、磁性体層であるフリー層 2とピン層 4、及びフリー 層 2とピン層 4に挟まれた非磁性体層であるトンネルバリヤ層 3を備えて ヽる。ここで、 磁ィ匕の向きが固定されたピン層 4は、フリー層 2よりも厚くなるように形成されており、 スピン偏極電流を作る機構 (スピンフィルター）としての役割を果たす。フリー層 2とピ ン層 4の磁ィ匕の向きが平行である状態は、データ" 0"に対応付けられ、それらが反平 行である状態は、デーダ '1"に対応付けられている。
[0007] 図 1に示されるスピン注入磁化反転は、 CPP (Current Perpendicular to Plane)方式 により実現され、書き込み電流 IWは膜面に垂直に注入される。具体的には、データ" 0"からデータ" 1"への遷移時、書き込み電流 IWはピン層 4からフリー層 2へ流れる。 この場合、スピンフィルターとしてのピン層 4と同じスピン状態を有する電子力 フリー 層 2からピン層 4に移動する。そして、スピントランスファー (スピン角運動量の授受）効 果により、フリー層 2の磁化が反転する。一方、デーダ '1"からデーダ '0"への遷移時 、書き込み電流 IWはフリー層 2からピン層 4へ流れる。この場合、スピンフィルタ一とし てのピン層 4と同じスピン状態を有する電子力 ピン層 4からフリー層 2に移動する。ス ピントランスファー効果により、フリー層 2の磁ィ匕が反転する。
[0008] このように、スピン注入磁ィ匕反転では、スピン電子の移動により、データの書き込み が行われる。膜面に垂直に注入されるスピン偏極電流の方向により、フリー層 2の磁 化の向きを規定することが可能である。ここで、書き込み (磁ィ匕反転)の閾値は電流密 度に依存することが知られている。従って、メモリセルサイズが縮小されるにつれ、磁 化反転に必要な書き込み電流が減少する。メモリセルの微細化に伴って書き込み電 流が減少するため、スピン注入磁化反転は、 MRAMの大容量化の実現にとって重 要である。
[0009] V、ずれの書き込み方式であれ、 MRAMの書き込み動作にお!、ては、フリー層の磁 化状態を変化させる必要がある。そのため、メモリセルに所望のデータが書き込めな い確率 (以下、「誤書き込み確率」と参照される）が存在する。消費電力を抑制するた めに書き込み電流を小さくしたり、高速ィ匕のため書き込み時間を短くしたりすることは 、誤書き込み確率の増加の原因となる。
[0010] 特開 2003— 115577号公報には、書き込み不良の抑制を目的とした不揮発性磁 気薄膜メモリ装置の記録再生方法が開示されている。この記録再生方法によれば、 情報の記録が行われる前に、試し書き用のメモリセルに試し書きが行われる。その試 し書きの記録確認が行われた後、正規のデータ書き込みが実行される。この場合、 書き込み時間は増大する力 温度環境が異なる状況においても正常に書き込み動 作が行われる確率が上がる。
発明の開示
[0011] 本発明の目的は、消費電力を低減することができるスピン注入方式の磁気ランダム アクセスメモリ及びその動作方法を提供することにある。
[0012] 本発明の他の目的は、誤書き込み確率を低減することができるスピン注入方式の 磁気ランダムアクセスメモリ及びその動作方法を提供することにある。
[0013] 本発明の更に他の目的は、書き込み時間の増大を抑制することができるスピン注 入方式の磁気ランダムアクセスメモリ及びその動作方法を提供することにある。
[0014] 本発明の更に他の目的は、動作速度の低下を防止することができるスピン注入方 式の磁気ランダムアクセスメモリ及びその動作方法を提供することにある。
[0015] この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによ つて容易に確認することができる。
[0016] 本発明の第 1の観点において、 MRAMの動作方法は、（A)磁気抵抗素子を有す るメモリセルに書き込み電流を供給し、スピン注入方式に基づ 、て所望のデータを書 き込むステップと、 (B)メモリセルに所望のデータが書き込まれた力否かの判定を行う ステップとを有する。上記 (B)ステップは、上記 (A)ステップの最中に実行される。
[0017] この動作方法は、（C)メモリセルに所望のデータが書き込まれたと判定された場合 、書き込み電流の供給を終了させるステップを更に有する。これにより、消費電力が 低減される。また、上記 (A)ステップにおいて、書き込み電流が時間的に増加すると 好適である。
[0018] 上記 (B)ステップは、（B1)書き込み電流 (IW)が流れる配線の所定の位置におけ る電位をモニタするステップと、 (B2)その電位と参照電位とを比較し電位が所望の データに応じた値である力否かを検出することにより、上記判定を行うステップとを含 む。
[0019] 上記（B2)ステップは、上記 (A)ステップの間、リアルタイムに行われてもよい。
本発明に係る動作方法は、（D)上記 (A)ステップが終わるまでにメモリセルに所望の データが書き込まれな力つたと判定された場合、上記 (A)ステップの期間を延長する ステップを更に有してもよい。あるいは、その動作方法は、（E)上記 (A)ステップが終 わるまでにメモリセルに所望のデータが書き込まれな力つたと判定された場合、メモリ セルに所望のデータを再度書き込むステップを更に有してもよい。これにより、誤書き 込み率が低減される。
[0020] 上記（B2)ステップは、上記 (A)ステップ中の所定のタイミングで行われてもよい。
本発明に係る動作方法は、 (D)その所定のタイミングにメモリセルに所望のデータが 書き込まれて 、な力つたと判定された場合、上記 (A)ステップの期間を延長するステ ップを更に有してもよい。あるいは、その動作方法は、（E1)その所定のタイミングにメ モリセルに所望のデータが書き込まれていな力つたと判定された場合、上記 (A)ステ ップを終了させるステップと、（E2)メモリセルに所望のデータを再度書き込むステツ プとを更に有してもよい。これにより、誤書き込み率が低減される。
[0021] また、上記 (B)ステップは、（B1)書き込み電流が流れる配線の所定の位置におけ る電位と書き込み電との間の比を算出するステップと、 (B2)その比と参照値とを比較 し、その比が所望のデータに応じた値である力否かを検出することにより、上記判定 を行うステップとを含んでもょ 、。
[0022] 上記（B2)ステップは、上記 (A)ステップの間、リアルタイムに行われてもよい。
本発明に係る動作方法は、（D)上記 (A)ステップが終わるまでにメモリセルに所望の データが書き込まれな力つたと判定された場合、上記 (A)ステップの期間を延長する ステップを更に有してもよい。上記 (D)ステップにおいて、書き込み電流が時間的に 増加すると好適である。あるいは、その動作方法は、（E)上記 (A)ステップが終わる までにメモリセルに所望のデータが書き込まれな力つたと判定された場合、メモリセル に再書き込み電流を供給することによって所望のデータを再度書き込むステップを 更に有してもよい。上記 (E)ステップにおける再書き込み電流力 上記 (A)ステップ における書き込み電流よりも大きいと好適である。また、上記 (E)ステップにおいて、 再書き込み電流が時間的に増加すると好適である。これにより、誤書き込み率が低 減される。
[0023] 上記（B2)ステップは、上記 (A)ステップ中の所定のタイミングで行われてもよい。
本発明に係る動作方法は、 (D)所定のタイミングにメモリセルに所望のデータが書き 込まれて 、な力つたと判定された場合、書き込み電流を時間的に増カロさせるステップ を更に有してもよい。上記 (A)ステップの期間が延長されてもよい。あるいは、その動 作方法は、（E1)所定のタイミングにメモリセルに所望のデータが書き込まれていなか つたと判定された場合、上記 (A)ステップを終了させるステップと、（E2)メモリセルに 再書き込み電流を供給することによって、所望のデータを再度書き込むステップとを 更に有してもよい。上記 (E2)ステップにおける再書き込み電流力 上記 (A)ステップ における書き込み電流よりも大きいと好適である。また、上記 (E2)ステップにおいて、 再書き込み電流が時間的に増加すると好適である。これにより、誤書き込み率が低 減される。
[0024] 本発明に係る動作方法は、（F)上記 (A)ステップと同時に、所望のデータに応じた バイアス磁界を磁気抵抗素子に印加するステップを更に有してもよ!、。
[0025] 本発明の第 2の観点において、スピン注入方式の MRAMが提供される。その MR AMは、磁気抵抗素子を有するメモリセルと、電流供給回路と、コントローラを備える。 電流供給回路は、メモリセルに書き込まれるデータに応じた方向の書き込み電流を、 磁気抵抗素子に供給する。コントローラは、電流供給回路による書き込み電流の供 給を制御する。また、コントローラは、書き込み電流が供給される所定の書き込み期 間の最中に、データ力メモリセルに書き込まれた力どうかの判定を行う。
[0026] 本発明に係る MRAMにおいて、メモリセルにデータが書き込まれたと判定された 場合、コントローラは、書き込み電流の供給を終了させるように電流供給回路に指示 する。これにより、消費電力が低減される。また、コントローラは、所定の書き込み期間 中に書き込み電流を時間的に増カロさせるように電流供給回路に指示すると好適であ る。
[0027] コントローラは、書き込み電流が流れる配線の所定の位置における電位と参照電位 との比較を行う比較器を有してもよい。その比較器は、上記比較に基づいて電位が データに応じた値である力否かを検出することにより、上記判定をリアルタイムに行う 。所定の書き込み期間が終わるまでにメモリセルにデータが書き込まれなかったと判 定された場合、コントローラは、書き込み電流が供給される期間を延長するように電 流供給回路に指示してもよい。あるいは、コントローラは、書き込み電流の供給を再 度行うように電流供給回路に指示してもよい。これにより、誤書き込み率が低減される
[0028] コントローラは、書き込み電流が流れる配線の所定の位置における電位をモニタす る電位モニタを有してもよい。その場合、コントローラは、所定の書き込み期間中の所 定のタイミングにおいて、電位がデータに応じた値であるか否かを判断することにより 上記判定を行う。所定のタイミングにメモリセルにデータが書き込まれて 、な 、と判定 された場合、コントローラは、書き込み電流が供給される期間を延長するように電流 供給回路に指示してもよい。あるいは、コントローラは、書き込み電流の供給を終了し た後書き込み電流の供給を再度行うように電流供給回路に指示してもよい。これによ り、誤書き込み率が低減される。
[0029] コントローラは、書き込み電流が流れる配線の所定の位置における電位と書き込み 電流との間の比を算出し、その比と参照値との比較を行う演算器を有してもよい。そ の演算器は、上記比較に基づいてその比がデータに応じた値である力否かを検出 することにより、上記判定をリアルタイムに行う。所定の書き込み期間が終わるまでに メモリセルにデータが書き込まれな力つたと判定された場合、コントローラは、書き込 み電流が供給される期間を延長するように電流供給回路に指示してもよい。その場 合、コントローラは、延長期間において書き込み電流を時間的に増加させるように電 流供給回路に指示すると好適である。あるいは、コントローラは、再書き込み電流の 供給を行うように電流供給回路に指示してもよい。その場合、再書き込み電流が、書 き込み電流よりも大きいと好適である。再書き込み電流が、時間的に増加してもよい。 これにより、誤書き込み率が低減される。
[0030] コントローラは、書き込み電流が流れる配線の所定の位置における電位と書き込み 電流との間の比を算出する演算器を有してもよい。その場合、コントローラは、所定の 書き込み期間中の所定のタイミングにおいて、その比がデータに応じた値である力否 かを判断することにより判定を行う。所定のタイミングにメモリセルにデータが書き込ま れていないと判定された場合、コントローラは、書き込み電流を時間的に増加させる ように電流供給回路に指示してもよい。書き込み電流が供給される期間が延長され てもよい。あるいは、コントローラは、書き込み電流の供給を終了した後再書き込み電 流の供給を行うように電流供給回路に指示してもよい。その場合、再書き込み電流が 、書き込み電流よりも大きいと好適である。再書き込み電流が、時間的に増加してもよ い。これにより、誤書き込み率が低減される。
[0031] 本発明に係る MRAMは、更に、磁気抵抗素子と磁気的に結合した書き込み線と、 その書き込み線に補助書き込み電流を供給する補助電流供給回路とを備えてもよい 。補助書き込み電流により発生する磁界は、磁気抵抗素子に印加される。コントロー ラは、書き込み電流 (IW)の供給と同時に、補助書き込み電流を供給するように補助 電流供給回路に指示する。
図面の簡単な説明
[0032] [図 1]図 1は、スピン注入磁ィ匕反転を説明するための図である。
[図 2]図 2は、本発明に係る書き込み制御を要約的に示すフローチャートである。
[図 3]図 3は、本発明の第 1の実施の形態に係る MRAMの構成を示す回路ブロック 図である。
[図 4]図 4は、第 1の実施の形態に係る書き込み線デコーダの構成例を示す回路図で ある。
[図 5]図 5は、第 1の実施の形態に係る書き込み制御の一例を示すタイミングチャート である。
[図 6]図 6は、第 1の実施の形態に係る書き込み制御の他の例を示すタイミングチヤ一 トである。
[図 7]図 7は、第 1の実施の形態に係る書き込み制御の更に他の例を示すタイミング チャートである。
[図 8]図 8は、本発明の第 2の実施の形態に係る MRAMの構成を示す回路ブロック 図である。
[図 9]図 9は、第 2の実施の形態に係る書き込み制御の一例を示すタイミングチャート である。
[図 10]図 10は、第 2の実施の形態に係る書き込み制御の他の例を示すタイミングチ ヤートである。
[図 11]図 11は、第 2の実施の形態に係る書き込み制御の更に他の例を示すタイミン グチャートである。
[図 12]図 12は、第 2の実施の形態に係る書き込み制御の更に他の例を示すタイミン グチャートである。
[図 13]図 13は、第 2の実施の形態に係る書き込み制御の更に他の例を示すタイミン グチャートである。
[図 14]図 14は、本発明の第 3の実施の形態に係る MRAMの構成を示す回路ブロッ ク図である。
[図 15]図 15は、第 3の実施の形態に係る書き込み制御の一例を示す回路図である。
[図 16]図 16は、第 3の実施の形態に係る書き込み制御の他の一例を示すタイミング チャートである。
[図 17]図 17は、第 3の実施の形態に係る書き込み制御の更に他の例を示すタイミン グチャートである。
[図 18]図 18は、本発明の第 4の実施の形態に係る MRAMの構成を示す回路ブロッ ク図である。
[図 19]図 19は、第 4の実施の形態に係る書き込み制御の一例を示すタイミングチヤ ートである。
[図 20]図 20は、第 4の実施の形態に係る書き込み制御の他の例を示すタイミングチ ヤートである。 [図 21]図 21は、第 4の実施の形態に係る書き込み制御の更に他の例を示すタイミン グチャートである。
[図 22]図 22は、第 4の実施の形態に係る書き込み制御の更に他の例を示すタイミン グチャートである。
[図 23]図 23は、第 4の実施の形態に係る書き込み制御の更に他の例を示すタイミン グチャートである。
[図 24]図 24は、本発明の第 5の実施の形態に係る MRAMの構成を示す回路ブロッ ク図である。
発明を実施するための最良の形態
[0033] 添付図面を参照して、本発明による磁気ランダムアクセスメモリ（MRAM； Magnetic
Random Access Memory)及びその動作方法を説明する。本発明に係る MRAMは 、 「スピン注入方式」によりデータの書き込みが行われる。
[0034] 図 2は、本発明の実施の形態に係るデータ書き込みの手順を要約的に示すフロー チャートである。まず、所定の書き込み期間中、スピン注入方式に基づいて、対象メ モリセルに対して所望のデータの書き込みが実行される (ステップ Sl)。ここで、書き 込み電流の値は、一定であっても、時間的に増加してもよい。その所定の書き込み 期間の最中、対象メモリセルに所望のデータが書き込まれた力否かの判定が行われ る (ステップ S2)。その判定は、所定の書き込み期間中にリアルタイムに行われてもよ V、し、所定の書き込み期間中の所定のタイミングにお 、て行われてもよ!/、。
[0035] 対象メモリセルに所望のデータが書き込まれた場合 (Pass)、 Pass処理が実行され る (ステップ S3)。具体的には、所定の書き込み期間中であっても、書き込み電流の 供給が停止し、書き込み処理は終了する。一方、対象メモリセルに所望のデータが 書き込まれていない場合 (Fail)、 Fail処理が実行される (ステップ S4)。例えば、書き 込み期間が延長される、または、再書き込み処理が行われる、あるいは、書き込み電 流が時間的に増加するように制御される。
[0036] 以下、図 2に示された手順を実現するための回路構成例と共に、本発明に係る書き 込み制御方式を詳細に説明する。
[0037] 1.第 1の実施の形態 1 - 1.回路構成
図 3は、本発明の第 1の実施の形態に係る MRAMの構成を示す回路ブロック図で ある。この MRAMは、複数のメモリセル 10がマトリックス状に配置されたメモリセルァ レイを備えている。各メモリセル 10は、図 1に示された磁気抵抗素子 1と、選択トラン ジスタ 9を有している。図 1に示されたように、磁気抵抗素子 1は、フリー層 2、トンネル ノリャ層 3、及びピン層 4を備えている。磁ィ匕の向きが固定されたピン層 4は、フリー層 2よりも厚くなるように形成されており、スピン偏極電流を作る機構 (スピンフィルター） としての役割を果たす。磁気抵抗素子 1の膜面に垂直に注入される書き込み電流 IW により、メモリセル 10に所望のデータが書き込まれる。その書き込み電流 IWの方向 は、書き込まれる所望のデータに依存して決定される。
[0038] 磁気抵抗素子 1の一端は、第 1書き込み線 21に接続され、その他端は、選択トラン ジスタ 9のソース Zドレインの一方に接続されて 、る。選択トランジスタ 9のソース Zド レインの他方は、第 2書き込み線 22に接続されている。選択トランジスタ 9のゲートは 、選択線 31に接続されている。複数の第 1書き込み線 21と複数の第 2書き込み線 22 は、書き込み線デコーダ 20に接続されている。複数の選択線 31は、選択線デコーダ 30に接続されている。
[0039] MRAMは、更に、書き込み電流発生回路 40と書き込み制御回路 50を備えている 書き込み電流発生回路 40は、書き込み電流 IWを、書き込み線デコーダ 20を通して メモリセル 10に供給する。書き込み制御回路 50は、各回路に制御信号を送ることに よって、各回路の動作を制御する。
[0040] 書き込み電流発生回路 40は、書き込み制御回路 50から、書き込み電流 IWを調整 するための書き込み制御信号 CONを受け取る。書き込み電流発生回路 40は、その 書き込み制御信号 CONに応答して、書き込み電流 IWの供給、変更、停止を行う。
[0041] 選択線デコーダ (選択線ドライノく） 30は、書き込み制御回路 50から、対象メモリセ ルのアドレスに関連する選択線アドレス信号 ADDSを受け取る。選択線デコーダ 30 は、その選択線アドレス信号 ADDSに基づいて、対象メモリセルにつながる 1本の選 択線 31を駆動する。これにより、対象メモリセルの選択トランジスタ 9が ONする。 [0042] 書き込み線デコーダ (書き込み線ドライバ） 20は、書き込み制御回路 50から、書き 込み電流 IWの方向を示す電流方向信号 DIRを受け取る。書き込み電流 IWの方向 は、対象メモリセルに書き込まれるデータに依存して決定される。また、書き込み線デ コーダ 20は、書き込み制御回路 50から、対象メモリセルのアドレスに関連する書き込 み線アドレス信号 ADDWを受け取る。書き込み線デコーダ 20は、その書き込み線ァ ドレス信号 ADDWに基づいて、対象メモリセルにつながる第 1書き込み線 21と第 2書 き込み線 22を駆動する。これにより、書き込み電流発生回路 40から出力される書き 込み電流 IWは、電流方向信号 DIRが示す方向に一致するように、メモリセル 10 (磁 気抵抗素子 1)を流れる。
[0043] 電流方向信号 DIRに一致する方向に書き込み電流 IWを供給するための書き込み 線デコーダ 20の一例が、図 4に示されている。図 4において、 1本の書き込み線 21と 1本の書き込み線 22、すなわち、 1つの磁気抵抗素子 1に対する構成が示されている 。書き込み線デコーダ 20は、インバータ INV1〜INV3、 Nチャネルトランジスタ Nl〜 N6を備えている。第 1書き込み線 21は、 Nチャネルトランジスタ Nl, N5を介して、書 き込み電流発生回路 40に接続されている。また、第 1書き込み線 21は、 Nチャネルト ランジスタ N2, N5を介して、グランドに接続されている。第 2書き込み線 22は、 Nチ ャネルトランジスタ N3, N6を介して、書き込み電流発生回路 40に接続されている。 また、第 2書き込み線 22は、 Nチャネルトランジスタ N4, N6を介して、グランドに接続 されている。
[0044] 書き込み線アドレス信号 ADDWは、 Nチャネルトランジスタ N5, N6のゲートに供給 される。書き込み線アドレス信号 ADDWが" High"になると、図示されている 1本の第 1書き込み線 21と 1本の第 2書き込み線 22が選択される。電流方向信号 DIRは、 N チャネルトランジスタ N1のゲートに供給され、また、インバータ INV1を通して、 Nチヤ ネルトランジスタ N2のゲートに供給される。更に、電流方向信号 DIRは、インバータ I NV2を通して、 Nチャネルトランジスタ N3のゲートに供給され、また、インバータ INV 2, INV3を通して、 Nチャネルトランジスタ N4のゲートに供給される。
[0045] 電流方向信号 DIRが" High"の場合、 Nチャネルトランジスタ Nl, N4が ONし、 N チャネルトランジスタ N2, N3が OFFする。これにより、第 1書き込み線 21と書き込み 電流発生回路 40が電気的につながり、第 2書き込み線 22とグランドが電気的につな がる。その結果、書き込み電流 IW (第 1書き込み電流 IW1)が、第 1書き込み線 21か ら、磁気抵抗素子 1を通り抜けて、第 2書き込み線 22へ流れる。一方、電流方向信号 DIRが" Low"の場合、 Nチャネルトランジスタ N2, N3が ONし、 Nチャネルトランジス タ Nl, N4が OFFする。これにより、第 1書き込み線 21とグランドが電気的につながり 、第 2書き込み線 22と書き込み電流発生回路 40が電気的につながる。その結果、書 き込み電流 IW (第 2書き込み電流 IW2)が、第 2書き込み線 22から、磁気抵抗素子 1 を通り抜けて、第 1書き込み線 21へ流れる。
[0046] 図 3に戻って、本実施の形態に係る MRAMは、更に、判定回路 60を備えている。
この判定回路 60は、図 2で示されたステップ S2の処理を担う回路である。つまり、判 定回路 60は、対象メモリセルの磁気抵抗素子 1の抵抗値を検出し、対象メモリセルに 所望のデータが書き込まれている力否かの判定を行うための回路である。
[0047] 磁気抵抗素子 1の抵抗値を検出するためには、例えば、書き込み電流 IWが流れる 配線の所定の位置における電位が用いられるとよい。図 3においては、例として、書 き込み電流発生回路 40と書き込み線デコーダ 20との間のノード 41における電位 V4 1が用いられる。書き込み電流 IWが一定の場合、磁気抵抗素子 1の抵抗値が大きく なれば電位 V41も大きくなり、その抵抗値が小さくなれば電位 V41も小さくなる。つま り、電位 V41は、磁気抵抗素子 1の抵抗値を反映している。判定回路 60は、その電 位 V41に基づ 、て、対象メモリセルに所望のデータが書き込まれて 、るか否かの判 定を行う。
[0048] より具体的には、本実施の形態に係る判定回路 60は、電位 V41と参照電位 Vrefを 比較する比較器 61を備えている。参照電位 Vrefは、データ「0」に対応する電位 V4 1とデータ「1」に対応する電位 V41との間の中間電位に設定される。従って、比較器 61は、電位 V41と参照電位 Vrefを比較することにより、その電位 V41が所望のデー タに応じた値である力否かを検出することができる。言い換えれば、比較器 61は、電 位 V41と参照電位 Vrefを比較することにより、対象メモリセルに所望のデータが書き 込まれて 、るか否力判定することができる。
[0049] 比較器 61は、比較の結果を表す比較結果信号 SCを、書き込み制御回路 50に出 力する。例えば、電位 V41が参照電位 Vrofより小さい場合、比較結果信号 SCは" L ow"であり、電位 V41が参照電位 Vre;fより大きい場合、比較結果信号 SCは" High" である。この比較結果信号 SCは、書き込み制御回路 50に常時出力される。フリー層 2の磁ィ匕が反転し、磁気抵抗素子 1の抵抗値が変化すると、比較結果信号 SCのレべ ルも即座にスィッチする。つまり、比較器 61は、上述の判定をリアルタイムに行い、判 定結果を示す比較結果信号 SCを書き込み制御回路 50にリアルタイムに供給してい ると言える。
[0050] 書き込み制御回路 50は、比較器 61 (判定回路 60)からの比較結果信号 SCに応答 して、図 2で示されたステップ S3やステップ S4の処理を実行する。つまり、書き込み 制御回路 50は、比較結果信号 SCに応答して、書き込み電流発生回路 40の動作を 制御する。
[0051] 書き込み電流 IWの供給という観点から、書き込み電流発生回路 40、書き込み線デ コーダ 20、及び選択線デコーダ 30は、「電流供給回路」を構成していると言える。一 方、書き込み電流 IWの制御という観点から、判定回路 60と書き込み制御回路 50は 、「コントローラ」を構成していると言える。「電流供給回路」は、書き込まれるデータに 応じた方向の書き込み電流 IWを、対象メモリセルの磁気抵抗素子 1に供給する。「コ ントローラ」は、電流供給回路に各種指示を与えることによって、電流供給回路による 書き込み電流 IWの供給を制御する。また、本実施の形態によれば、そのコントローラ は、書き込み期間の最中に、所望のデータが対象メモリセルに書き込まれた力どうか の判定を行う（図 2 ;ステップ S2)。
[0052] 1 - 2.書き込み制御
次に、本実施の形態に係る書き込み制御が詳細に説明される。以下の説明におい ては、データ「0」が格納されたメモリセル 10にデータ「1」を記録する際の書き込み制 御が例として示される。メモリセル 10にデータ「1」が書き込まれた場合、磁気抵抗素 子 1の抵抗値は増加する。従って、ノード 41の電位 V41も増加する。
[0053] (Pass処理）
図 5には、本実施の形態に係る書き込み制御の一例が示されており、書き込み電 流 IW、電位 V41、及び比較結果信号 SCが示されている。所定の書き込み期間 PW は、時刻 tsから時刻 teまでの期間として規定されている。書き込み期間 PW中、比較 器 61は、上述の判定をリアルタイムに行っている（ステップ S2)。時刻 tsから時刻 tl の期間、電位 V41は参照電位 Vre;fより小さぐ比較結果信号 SCは" Low"である。 書き込み期間 PW中の時刻 tlにおいて、フリー層 2の磁ィ匕が反転し、電位 V41が参 照電位 Vre;fより大きくなる。その結果、比較結果信号 SCのレベルは、 "Low"から" H igh"にスィッチする。書き込み制御回路 50は、即座に書き込み電流発生回路 40に 指示を出し、書き込み電流 IWの供給を終了させる (ステップ S3)。書き込み電流 IW の供給は、書き込み期間 PW中の時刻 t2において終了する。従って、消費電力が低 減される。
[0054] 尚、データ「1」が格納された対象メモリセルに同じデータ「1」が記録される場合、最 初力も比較結果信号 SCは" High"である、すなわち、所望の書き込みデータに対応 したレベルになっている。よって、書き込み期間 PWが開始すると、即座に書き込み 電流 IWの供給が停止する。当然、書き込み動作の前に、対象メモリセルに格納され て 、るデータ値が予めチェックされ (先読み処理）、同一データが格納されて 、る場 合には、書き込み動作が行われなくてもよい。
[0055] (Fail処理：延長）
図 6には、本実施の形態に係る書き込み制御の他の例が示されている。書き込み 期間 PW中、比較器 61は、上述の判定をリアルタイムに行っている (ステップ S2)。こ の例においては、所定の書き込み期間 PWが終わるまでに、フリー層 2の磁化が反転 しない。
比較結果信号 SCは、書き込み期間 PWにわたつて" Low"のままであり、時刻 teにお いても所望のデータに応じた" High"レベルにならない。その場合、書き込み制御回 路 50は、書き込み期間 PWを延長するように書き込み電流発生回路 40に指示を出 す (ステップ S4)。これにより、スピン電子の注入量 (移動量)の増加が期待され、フリ 一層 2の磁化が反転することが期待される。
[0056] 時刻 teより後の時刻 tlにおいて、フリー層 2の磁ィ匕が反転し、電位 V41が参照電位 Vre;fより大きくなる。その結果、比較結果信号 SCのレベルは、 "Low"から" High"に スィッチする。書き込み制御回路 50は、即座に書き込み電流発生回路 40に指示を 出し、書き込み電流 IWの供給を終了させる。時刻 t2において、書き込み電流 IWの 供給は停止する。尚、書き込みエラーの発生は稀であり、このような Fail処理もごくた まにしか実行されないことに留意されたい。
[0057] (Fail処理:再書き込み）
図 7には、本実施の形態に係る書き込み制御の他の例が示されている。書き込み 期間 PW中、比較器 61は、上述の判定をリアルタイムに行っている (ステップ S2)。こ の例においては、所定の書き込み期間 PWが終わるまでに、フリー層 2の磁化が反転 しない。
比較結果信号 SCは、書き込み期間 PWにわたつて" Low"のままであり、時刻 teにお いても所望のデータに応じた" High"レベルにならない。その場合、書き込み制御回 路 50は、通常通り書き込み制御を終了した後、再度書き込み制御を実行する (ステツ プ S4)。
[0058] 再書き込み期間 PRWは、時刻 trsから時刻 treまでの期間として規定される。書き込 み制御回路 50は、再書き込み期間 PRWに再書き込み電流 IWを供給するように書き 込み電流発生回路 40に指示を出す。これにより、スピン電子の注入量 (移動量)の増 加が期待され、フリー層 2の磁ィ匕が反転することが期待される。時刻 trsから時刻 tlの 期間、電位 V41は参照電位 Vre;fより小さぐ比較結果信号 SCは" Low"である。再 書き込み期間 PRW中の時刻 tlにおいて、フリー層 2の磁ィ匕が反転し、電位 V41が 参照電位 Vre;fより大きくなる。その結果、比較結果信号 SCのレベルは、 "Low"から" High"にスィッチする。書き込み制御回路 50は、即座に書き込み電流発生回路 40 に指示を出し、再書き込み電流 IWの供給を終了させる。時刻 t2において、再書き込 み電流 IWの供給は停止する。
[0059] このような再書き込み処理は、所定の回数繰り返されてもよい。所定の回数の再書 き込み処理によっても、対象メモリセルにデータが書き込まれない場合、その対象メ モリセルは不良セル (不良ビット）として記憶領域に登録される。以降、その不良セル の代わりに、その不良セルに対応付けられた代替セルが用いられる。尚、書き込みェ ラーの発生は稀であり、このような Fail処理もごくたまにしか実行されないことに留意 されたい。 [0060] 1 - 3.効果
以上に説明されたように、本実施の形態に係る MRAMによれば、対象メモリセルに データが書き込まれた力否かが書き込み期間 PW中にリアルタイムに判定される。所 望のデータが書き込まれた場合、書き込み電流 IWの供給は、書き込み期間 PW中に 終了する。
従って、消費電力が低減される。一方、所定の書き込み期間 PW中が終わるまでに データが書き込まれなかった場合、延長処理や再書き込み処理が実行される。これ により、所望のデータが対象メモリセルに書き込まれる確率が増加し、誤書き込み確 率が減少する。よって、 MRAMの信頼性が向上する。
[0061] また、本実施の形態によれば動作速度の低下が防止される。その理由は次の通り である。誤書き込み（書き込みエラー）の発生は稀であるため、 1回の書き込み制御が 終了する度にベリファイが行われると、動作速度が低下してしまう。しかしながら、本 実施の形態によれば、 1回の書き込み制御の最中にデータのベリファイが実行される 。ほとんどの場合、延長処理や再書き込み処理は実施されないので、書き込み時間 の増大が抑制される。
従って、動作速度の低下が防止される。すなわち、本発明によれば、誤書き込み確 率が低減され、且つ、高速動作が維持される。このような制御は、 MRAMだ力 こそ 可能である。
[0062] 更に、誤書き込み確率が低減されるため、エラー補正回路 (ECC (Error Correctio n Code)回路）は、熱擾乱によるデータ破壊のみを対処すればよい。これにより、エラ 一補正回路の巨大化が防止される。従って、本発明によれば、回路面積が低減され る。
[0063] 2.第 2の実施の形態
2- 1.回路構成
図 8は、本発明の第 2の実施の形態に係る MRAMの構成を示す回路ブロック図で ある。図 8において、図 3と同様の構成には同一の符号が付され、その説明は適宜省 略される。本実施の形態において、判定回路 60は、演算比較器 62を備えている。演 算比較器 62には、電位 V41と共〖こ、書き込み電流 IWの値を示す電流信号 SIが入 力される。そして、演算比較器 62は、電位 V41と書き込み電流 IWとの間の"比"を算 出し、その"比"と所定の参照値との比較を行う。その"比"は、電位 V41を書き込み電 流 IWで割った値、あるいは、書き込み電流 IWを電位 V41で割った値である。
[0064] 演算比較器 62が電位 V41と書き込み電流 IWとの間の比を算出する理由は、次の 通りである。書き込み電流 IWが変化する場合、磁気抵抗素子 1の抵抗値が変わらな くても、電位 V41が変化してしまう。その場合、データ書き込みを判定するために、電 位 V41と所定の参照電位 Vrefを単純に比較することはできなくなる。書き込み電流 I Wの変動に応じて変化する参照電位 Vrefが用意されてもよいが、本実施の形態によ れば、電位 V41と書き込み電流 IWとの間の比が算出される。その比には書き込み電 流 IWの変動の影響は現れないため、ある所定の参照値を用いることによって、磁気 抵抗素子 1の抵抗値の変化を検出することが可能となる。言い換えれば、電位 V41 を書き込み電流 IWで規格ィ匕することによって、書き込み電流 IWが変化した場合に おいても、容易に抵抗値の変化を検出することが可能となる。
[0065] 例として、電位 V41を書き込み電流 IWで割った値力 その比として用いられる。そ の場合、磁気抵抗素子 1の抵抗値が大きくなれば比 (V41ZIW)も大きくなり、その 抵抗値が小さくなれば比 (V41ZIW)も小さくなる。参照値 Vrefは、データ「0」に対 応する比とデータ「1」に対応する比との間の中間値に設定される。演算比較器 62は 、比 (V41ZIW)と参照値 Vrefを比較することにより、対象メモリセルに所望のデータ が書き込まれているか否力判定することができる。演算比較器 62は、比較の結果を 表す比較結果信号 SCを、書き込み制御回路 50に出力する。この比較結果信号 SC は、書き込み制御回路 50に常時出力される。つまり、演算比較器 62は、上述の判定 をリアルタイムに行い、判定結果を示す比較結果信号 SCを書き込み制御回路 50〖こ リアルタイムに供給して 、ると言える。
[0066] 2- 2.書き込み制御
スピン注入方式の場合、書き込み閾値に影響するファクターの 1つが「電流密度」で ある、という報告がある。従って、フリー層 2の磁化が反転するまで、書き込み電流 IW を徐々に、又は、段階的に増加させることも可能である。本実施の形態によれば、書 き込み電流 IWが時間的に増加する。書き込み電流 IWが変動した場合でも、演算比 較器 62が上述の比を算出するため、その比と所定の参照値 Vrefを簡単に比較する ことが可能である。
[0067] (Pass処理）
図 9には、本実施の形態に係る書き込み制御の一例が示されており、書き込み電 流 IW、電位 V41、比 (V41ZIW)、及び比較結果信号 SCが示されている。所定の 書き込み期間 PWは、時刻 tsから時刻 teまでの期間として規定されている。図 9にお いて、書き込み電流 IWは、書き込み期間 PWの間、時間的に増加していく。それに 伴い、電位 V41も時間的に増加していく。比 (V41ZIW)は、磁気抵抗素子 1の抵抗 値が変化しない限り、一定の値に保たれる。
[0068] 書き込み期間 PW中、演算比較器 62は、上述の判定をリアルタイムに行っている（ ステップ S2)。時刻 tsから時刻 tlの期間、比 (V41ZIW)は参照値 Vre;fより小さぐ 比較結果信号 SCは" Low"である。書き込み期間 PW中の時刻 tlにおいて、フリー 層 2の磁ィ匕が反転し、比 (V41ZIW)が参照値 Vrofより大きくなる。その結果、比較 結果信号 SCのレベルは、 "Low"から" High"にスィッチする。書き込み制御回路 50 は、即座に書き込み電流発生回路 40に指示を出し、書き込み電流 IWの供給を終了 させる (ステップ S3)。書き込み電流 IWの供給は、書き込み期間 PW中の時刻 t2に おいて終了する。従って、消費電力が低減される。
[0069] (Fail処理：延長）
図 10には、本実施の形態に係る書き込み制御の他の例が示されている。所定の書 き込み期間 PW中、書き込み電流 IWは所定の値に設定されている。この例において は、その所定の書き込み期間 PWが終わるまでに、フリー層 2の磁ィ匕が反転しない。 比較結果信号 SCは、書き込み期間 PWにわたつて" Low"のままであり、時刻 teにお いても所望のデータに応じた" High"レベルにならない。その場合、書き込み制御回 路 50は、書き込み期間 PWを延長するように書き込み電流発生回路 40に指示を出 す (ステップ S4)。ここで、書き込み制御回路 50は、延長期間において書き込み電流 IWを増加させるように書き込み電流発生回路 40に指示を出す。これにより、フリー層 2の磁ィ匕が反転しやすくなることが期待される。尚、書き込みエラーの発生は稀であり 、このような Fail処理もごくたまにしか実行されないことに留意されたい。 [0070] 時刻 teから、書き込み電流 IWは時間的に増加して 、く。それに伴 、、電位 V41も 時間的に増加していく。比 (V41ZIW)は、磁気抵抗素子 1の抵抗値が変化しない 限り、時刻 teより前と同じレベルに保たれる。時刻 tlにおいて、フリー層 2の磁ィ匕が反 転し、比 (V41ZIW)が参照値 Vre;fより大きくなる。その結果、比較結果信号 SCのレ ベルは、 "Low"から" High"にスィッチする。書き込み制御回路 50は、即座に書き込 み電流発生回路 40に指示を出し、書き込み電流 IWの供給を終了させる。
時刻 t2において、書き込み電流 IWの供給は停止する。このように、本例によれば、 延長期間中、フリー層 2の磁化が反転するまで、書き込み電流 IWが時間的に増加す る。
[0071] 図 11には、更に他の例が示されている。この例においては、所定の書き込み期間 P W中にも書き込み電流 IWが増加する。そして、その所定の書き込み期間 PWが終わ るまでに、フリー層 2の磁ィ匕が反転しないので、書き込み制御回路 50は、書き込み期 間 PWを延長するように書き込み電流発生回路 40に指示を出す (ステップ S4)。延長 期間中にも書き込み電流 IWは増加する。延長期間中の書き込み電流 IWの増加率 は、所定の書き込み期間 PW中の増加率より大きく設定されてもよい。時刻 tlにおい て、フリー層 2の磁ィ匕が反転し、比較結果信号 SCのレベルは、 "Low"から" High"に スィッチする。時刻 t2において、書き込み電流 IWの供給は停止する。このように、本 例によれば、フリー層 2の磁化が反転するまで、書き込み電流 IWが時間的に増加す る。
[0072] (Fail処理:再書き込み）
図 12には、本実施の形態に係る書き込み制御の他の例が示されている。所定の書 き込み期間 PW中、書き込み電流 IWは所定の値に設定されている。この例において は、所定の書き込み期間 PWが終わるまでに、フリー層 2の磁ィ匕が反転しない。比較 結果信号 SCは、書き込み期間 PWにわたつて" Low"のままであり、時刻 teにおいて も所望のデータに応じた" High"レベルにならない。その場合、書き込み制御回路 50 は、通常通り書き込み制御を終了した後、再度書き込み制御を実行する (ステップ S4
) o
[0073] 再書き込み期間 PRWは、時刻 trsから時刻 treまでの期間として規定される。書き込 み制御回路 50は、再書き込み期間 PRWに再書き込み電流 IWを供給するように書き 込み電流発生回路 40に指示を出す。ここで、その再書き込み電流 IWが書き込み期 間 PW中の書き込み電流 IWよりも大きくなるように、書き込み制御回路 50は書き込み 電流発生回路 40に指示を出す。これにより、フリー層 2の磁化が反転しやすくなるこ とが期待される。
[0074] 時刻 trsから時刻 tlの期間、比 (V41ZIW)は、時刻 teより前と同じレベルに保たれ る。再書き込み期間 PRW中の時刻 tlにおいて、フリー層 2の磁ィ匕が反転し、比 (V4 1ZIW)が参照値 Vre;fより大きくなる。その結果、比較結果信号 SCのレベルは、 "Lo w"から" High"にスィッチする。書き込み制御回路 50は、即座に書き込み電流発生 回路 40に指示を出し、再書き込み電流 IWの供給を終了させる。時刻 t2において、 再書き込み電流 IWの供給は停止する。
[0075] 図 13には、更に他の例が示されている。この例においては、所定の書き込み期間 P W中に書き込み電流 IWが増加する。そして、その所定の書き込み期間 PWが終わる までに、フリー層 2の磁ィ匕が反転しないので、書き込み制御回路 50は、再書き込み 制御を実行する (ステップ S4)。再書き込み電流 IWの初期値は、書き込み電流 IWの 初期値より大きく設定されると好適である。また、再書き込み期間 PRW中にも再書き 込み電流 IWは増加する。再書き込み電流 IWの増加率は、書き込み電流 IWの増加 率より大きく設定されてもよい。時刻 tlにおいて、フリー層 2の磁ィ匕が反転し、比較結 果信号 SCのレベルは、 "Low"から" High"にスィッチする。時刻 t2において、再書き 込み電流 IWの供給は停止する。
[0076] このような再書き込み処理は、所定の回数繰り返されてもよい。所定の回数の再書 き込み処理によっても、対象メモリセルにデータが書き込まれない場合、その対象メ モリセルは不良セル (不良ビット）として記憶領域に登録される。以降、その不良セル の代わりに、その不良セルに対応付けられた代替セルが用いられる。
[0077] 2- 3.効果
本実施の形態によれば、第 1の実施の形態と同様の効果が得られる。更に、書き込 み電流 IWが増加するように制御されるため、所望のデータが対象メモリセルに書き 込まれる確率がより増加し、誤書き込み確率が更に減少する。よって、 MRAMの信 頼性が更に向上する。尚、ァステロイド方式の場合、所望のデータが対象メモリセル に書き込まれな力 たからといって、書き込み電流を増加させることは困難である。そ れは、書き込み電流が、対象メモリセル以外のメモリセルにも影響を与えてしまうから である。一方、スピン注入方式の場合、磁気抵抗素子 1を貫通する書き込み電流 IW は、対象メモリセルにだけ作用するので、書き込み電流 IWの増加が他のメモリセル に影響を与えることはない。本実施の形態に係る書き込み制御は、スピン注入方式 ならではの制御であると言える。
[0078] 3.第 3の実施の形態
3- 1.回路構成
図 14は、本発明の第 3の実施の形態に係る MRAMの構成を示す回路ブロック図 である。図 14において、図 3と同様の構成には同一の符号が付され、その説明は適 宜省略される。本実施の形態において、判定回路 60は、ノード 41の電位 V41をモ- タする電位モニタ 63を備えて 、る。
[0079] 判定回路 60は、必ずしもリアルタイムに上記判定を行わなくてもよい。書き込み制 御回路 50は、書き込み期間 PW中の所定のタイミングで、ベリファイ指示信号 VERを 電位モニタ 63へ出力する。電位モニタ 63は、電位 V41 (あるいは電位 V41に関する 情報）に基づき、その所定のタイミングにおいて所望のデータが書き込まれているか どうかの判定を行う。そして、電位モニタ 63は、その判定の結果を示すベリファイ結果 信号 SVを書き込み制御回路 50へ出力する。書き込み制御回路 50は、電位モニタ 6 3 (判定回路 60)力ものべリファイ結果信号 SVに応答して、図 2で示されたステップ S 3やステップ S4の処理を実行する。つまり、書き込み制御回路 50は、ベリファイ結果 信号 SVに応答して、書き込み電流発生回路 40の動作を制御する。
[0080] 3- 2.書き込み制御
(Pass処理）
図 15には、本実施の形態に係る書き込み制御の一例が示されており、書き込み電 流 IW、電位 V41、及び電位 V41の時間微分値 AV41が示されている。所定の書き 込み期間 PWは、時刻 tsから時刻 teまでの期間として規定されている。また、上述の 判定は、書き込み期間 PW中の所定のタイミング TJで行われるとする。 [0081] 図 15に示される例において、フリー層 2の磁ィ匕はタイミング TJより前の時刻 tlで反 転し、その結果、電位 V41は参照電位 Vre;fより大きくなる。その後、所定のタイミング TJで、書き込み制御回路 50による指示に応答して、上述の判定が行われる。このタ イミング TJにおいて、電位 V41は既に、参照電位 Vre;fより大きい、すなわち、所望の データに応じた値になっている。従って、電位モニタ 63は、 "Pass"を示すベリファイ 結果信号 SVを書き込み制御回路 50へ出力する。書き込み制御回路 50は、即座に 書き込み電流発生回路 40に指示を出し、書き込み電流 IWの供給を終了させる (ス テツプ S3)。書き込み電流 IWの供給は、書き込み期間 PW中の時刻 t2において終 了する。従って、消費電力が低減される。
[0082] 判定において、電位 V41の代わりに、電位 V41の時間微分値 AV41が用いられて もよい。その場合、判定回路 60は更に、電位 V41の微分演算を行う微分回路を有し ている。図 15に示された例の場合、時刻 tlにおいて、磁ィ匕の反転に応じて電位 V41 は変化し、時間微分値 AV41にはパルス状の変化 (反転パルス）が現れる。時間微 分値 AV41と所定の基準値 Reflを比較することにより、その基準値 Reflに達する 反転パルスを検出することができる（データ「0」書き込みの場合、基準値 Ref 2が用い られる）。判定回路 60は、反転パルスが検出されたことを記憶し、判定タイミング TJに おいて、反転パルスの有無に基づき上述の判定を行う。尚、時間微分値 AV41は、 既出の第 1の実施の形態において用いられてもよい。
[0083] (Fail処理:延長）
図 16には、本実施の形態に係る書き込み制御の他の例が示されている。上述の判 定は、書き込み期間 PW中の所定のタイミング TJで行われるとする。この例において は、その所定のタイミング TJにおいて、フリー層 2の磁ィ匕はまだ反転していない。つま り、タイミング TJにおいて、電位 V41は所望のデータに応じた値になっていない。従 つて、電位モニタ 63は、 "Fail"を示すベリファイ結果信号 SVを書き込み制御回路 50 へ出力する。その場合、書き込み制御回路 50は、書き込み期間 PWを延長するよう に書き込み電流発生回路 40に指示を出す (ステップ S4)。これにより、スピン電子の 注入量 (移動量)の増加が期待され、フリー層 2の磁ィ匕が反転することが期待される。
[0084] 延長書き込み期間 PEWは、時刻 teから時刻 teeまでの期間として規定される。この 延長書き込み期間 PEWは、例えば、 1クロックサイクルに設定される。延長書き込み 期間 PEWの時刻 tlにおいて、フリー層 2の磁ィ匕が反転し、電位 V41が参照電位 Vre はり大きくなる。延長書き込み期間 PEWが終了すると、書き込み電流 IWの供給も終 了する。尚、電位 V41の時間微分値 AV41が判定に用いられてもよい。
[0085] (Fail処理:再書き込み）
図 17には、本実施の形態に係る書き込み制御の他の例が示されている。上述の判 定は、書き込み期間 PW中の所定のタイミング TJで行われるとする。この例において は、その所定のタイミング TJにおいて、フリー層 2の磁ィ匕はまだ反転していない。つま り、タイミング TJにおいて、電位 V41は所望のデータに応じた値になっていない。従 つて、電位モニタ 63は、 "Fail"を示すベリファイ結果信号 SVを書き込み制御回路 50 へ出力する。その場合、書き込み制御回路 50は、書き込み電流発生回路 40に指示 を出し、書き込み電流 IWの供給を停止させる。時刻 tlにおいて、書き込み電流 IW の供給は強制的に終了させられる。続いて、書き込み制御回路 50は、再度書き込み 制御を実行する (ステップ S4)。
[0086] 再書き込み期間 PRWは、時刻 trsから時刻 treまでの期間として規定される。書き込 み制御回路 50は、その再書き込み期間 PRWに再書き込み電流 IWを供給するよう に書き込み電流発生回路 40に指示を出す。これにより、スピン電子の注入量 (移動 量)の増加が期待され、フリー層 2の磁ィヒが反転することが期待される。再書き込み期 間 PRWの時刻 t2において、フリー層 2の磁化が反転し、電位 V41が参照電位 Vref より大きくなる。その後、再書き込み期間 PRW中の所定のタイミング TJにおいて、上 述の判定が再度行われる。この場合、電位 V41は既に、所望のデータに応じた値に なっている。従って、電位モニタ 63は、 "Pass"を示すベリファイ結果信号 SVを書き 込み制御回路 50へ出力する。書き込み制御回路 50は、即座に書き込み電流発生 回路 40に指示を出し、再書き込み電流 IWの供給を終了させる。時刻 t3において、 再書き込み電流 IWの供給は終了する。尚、電位 V41の時間微分値 AV41が判定 に用いられてもよい。
[0087] また、このような再書き込み処理は、所定の回数繰り返されてもよい。所定の回数の 再書き込み処理によっても、対象メモリセルにデータが書き込まれない場合、その対 象メモリセルは不良セル (不良ビット）として記憶領域に登録される。以降、その不良 セルの代わりに、その不良セルに対応付けられた代替セルが用いられる。
[0088] 3- 3.効果
本実施の形態によれば、第 1の実施の形態と同様の効果が得られる。
[0089] 4.第 4の実施の形態
4- 1.回路構成
図 18は、本発明の第 4の実施の形態に係る MRAMの構成を示す回路ブロック図 である。図 18において、図 3と同様の構成には同一の符号が付され、その説明は適 宜省略される。本実施の形態において、判定回路 60は、モニタ演算器 64を備えて いる。モニタ演算器 64には、電位 V41と共に、書き込み電流 IWの値を示す電流信 号 SIが入力される。そして、モニタ演算器 64は、電位 V41と書き込み電流 IWとの間 の"比"を算出する。その"比"は、電位 V41を書き込み電流 IWで割った値、あるいは 、書き込み電流 IWを電位 V41で割った値である。
[0090] 書き込み制御回路 50は、書き込み期間 PW中の所定のタイミングで、ベリファイ指 示信号 VERをモニタ演算器 64へ出力する。モニタ演算器 64は、算出した"比"（ある いは"比"に関する情報）に基づき、その所定のタイミングにおいて所望のデータが書 き込まれているかどうかの判定を行う。そして、モニタ演算器 64は、その判定の結果 を示すベリファイ結果信号 SVを書き込み制御回路 50へ出力する。書き込み制御回 路 50は、モニタ演算器 64 (判定回路 60)からのべリファイ結果信号 SVに応答して、 図 2で示されたステップ S3やステップ S4の処理を実行する。つまり、書き込み制御回 路 50は、ベリファイ結果信号 SVに応答して、書き込み電流発生回路 40の動作を制 御する。
[0091] 4- 2.書き込み制御
本実施の形態によれば、書き込み電流 IWが時間的に増加する。書き込み電流 IW が変動した場合でも、モニタ比較器 64が上述の比を算出するため、その比と所定の 参照値 Vrefを簡単に比較することが可能である。例として、電位 V41を書き込み電 流 IWで割った値力 その比として用いられる。参照値 Vrefは、データ「0」に対応する 比とデータ「1」に対応する比との間の中間値に設定される。 [0092] (Pass処理）
図 19には、本実施の形態に係る書き込み制御の一例が示されており、書き込み電 流 IW、電位 V41、比（V41ZIW)、及び比の時間微分値 Δ (V41/IW)が示されて いる。所定の書き込み期間 PWは、時刻 tsから時刻 teまでの期間として規定されてい る。また、上述の判定は、書き込み期間 PW中の所定のタイミング TJで行われるとする 。図 19において、書き込み電流 IWは、書き込み期間 PWの間、時間的に増加してい く。それに伴い、電位 V41も時間的に増加していく。比 (V41ZIW)は、磁気抵抗素 子 1の抵抗値が変化しな!、限り、一定の値に保たれる。
[0093] 図 19に示される例において、フリー層 2の磁ィ匕はタイミング TJより前の時刻 tlで反 転し、その結果、比 (V41ZIW)は参照値 Vrofより大きくなる。その後、所定のタイミ ング TJで、書き込み制御回路 50による指示に応答して、上述の判定が行われる。こ のタイミング TJにおいて、比 (V41ZIW)は既に、参照値 Vre;fより大きい、すなわち、 所望のデータに応じた値になっている。従って、モニタ演算器 64は、 "Pass"を示す ベリファイ結果信号 SVを書き込み制御回路 50へ出力する。書き込み制御回路 50は 、即座に書き込み電流発生回路 40に指示を出し、書き込み電流 IWの供給を終了さ せる (ステップ S3)。書き込み電流 IWの供給は、書き込み期間 PW中の時刻 t2にお いて終了する。従って、消費電力が低減される。
[0094] 判定において、比（V41ZIW)の代わりに、その時間微分値 Δ (V41ZIW)が用い られてもよい。その場合、判定回路 60は更に、比 (V41ZIW)の微分演算を行う微分 回路を有している。図 19に示された例の場合、時刻 tlにおいて、磁化の反転に応じ て比 (V41ZIW)は変化し、時間微分値 Δ (V41/IW)にはパルス状の変化 (反転 パルス）が現れる。時間微分値 Δ (V41ZIW)と所定の基準値 Reflを比較すること により、その基準値 Reflに達する反転パルスを検出することができる（データ「0」書 き込みの場合、基準値 Ref 2が用いられる）。判定回路 60は、反転パルスが検出され たことを記憶し、判定タイミング TJにおいて、反転パルスの有無に基づき上述の判定 を行う。尚、時間微分値 Δ (V41ZIW)は、既出の第 2の実施の形態において用いら れてもよい。
[0095] (Fail処理：延長） 図 20には、本実施の形態に係る書き込み制御の他の例が示されている。上述の判 定は、書き込み期間 PW中の所定のタイミング TJで行われるとする。この例において は、その所定のタイミング TJにおいて、フリー層 2の磁ィ匕はまだ反転していない。つま り、タイミング TJにおいて、比 (V41ZIW)は所望のデータに応じた値になっていない 従って、モニタ演算器 64は、 "Fail"を示すベリファイ結果信号 SVを書き込み制御回 路 50へ出力する。その場合、書き込み制御回路 50は、書き込み期間 PWを延長す るように書き込み電流発生回路 40に指示を出す (ステップ S4)。更に、書き込み制御 回路 50は、書き込み電流 IWを増加させるように書き込み電流発生回路 40に指示を 出す。その結果、書き込み電流 IWは、タイミング TJ直後の時刻 tlから、時間的に増 カロし始める。これにより、フリー層 2の磁ィ匕が反転しやすくなることが期待される。
[0096] 延長書き込み期間 PEWは、時刻 teから時刻 teeまでの期間として規定される。この 延長書き込み期間 PEWは、例えば、 1クロックサイクルに設定される。延長書き込み 期間 PEWの時刻 t2において、フリー層 2の磁ィ匕が反転し、比 (V41ZIW)が参照値 Vre;fより大きくなる。延長書き込み期間 PEWが終了すると、書き込み電流 IWの供給 も終了する。尚、時間微分値 Δ (V41ZIW)が判定に用いられてもよい。
[0097] 図 21には、更に他の例が示されている。この例においては、書き込み期間 PWの開 始から書き込み電流 IWが増加する。そして、所定のタイミング TJの時点でフリー層 2 の磁ィ匕が反転していないので、書き込み制御回路 50は、書き込み期間 PWを延長す るように書き込み電流発生回路 40に指示を出す (ステップ S4)。時刻 tlの後も、書き 込み電流 IWは時間的に増加する。時刻 tl後の書き込み電流 IWの増加率は、それ までの増加率より大きく設定されてもよい。延長書き込み期間 PEW中の時刻 t2にお いて、フリー層 2の磁ィ匕が反転し、比 (V41ZIW)が参照値 Vre;fより大きくなる。延長 書き込み期間 PEWが終了すると、書き込み電流 IWの供給も終了する。尚、時間微 分値 Δ (V41/IW)が判定に用いられてもよい。
[0098] (Fail処理：再書き込み）
図 22には、本実施の形態に係る書き込み制御の他の例が示されている。上述の判 定は、書き込み期間 PW中の所定のタイミング TJで行われるとする。この例において は、その所定のタイミング TJにおいて、フリー層 2の磁ィ匕はまだ反転していない。その 場合、書き込み制御回路 50は、書き込み電流発生回路 40に指示を出し、書き込み 電流 IWの供給を停止させる。時刻 tlにおいて、書き込み電流 IWの供給は強制的に 終了させられる。続いて、書き込み制御回路 50は、再度書き込み制御を実行する (ス テツプ S4)。
[0099] 再書き込み期間 PRWは、時刻 trsから時刻 treまでの期間として規定される。書き込 み制御回路 50は、その再書き込み期間 PRWに再書き込み電流 IWを供給するよう に書き込み電流発生回路 40に指示を出す。ここで、その再書き込み電流 IWが書き 込み期間 PW中の書き込み電流 IWよりも大きくなるように、書き込み制御回路 50は 書き込み電流発生回路 40に指示を出す。これにより、フリー層 2の磁化が反転しや すくなることが期待される。
[0100] 再書き込み期間 PRWの時刻 t2において、フリー層 2の磁ィ匕が反転し、比 (V41ZI W)が参照値 Vre;fより大きくなる。その後、再書き込み期間 PRW中の所定のタイミン グ TJにおいて、上述の判定が再度行われる。この場合、比 (V41ZIW)は既に、所 望のデータに応じた値になっている。従って、モニタ演算器 64は、 "Pass"を示すベリ フアイ結果信号 SVを書き込み制御回路 50へ出力する。書き込み制御回路 50は、即 座に書き込み電流発生回路 40に指示を出し、再書き込み電流 IWの供給を終了させ る。時刻 t3において、再書き込み電流 IWの供給は終了する。尚、時間微分値 Δ (V 41ZIW)が判定に用いられてもよい。
[0101] 図 23には、更に他の例が示されている。この例においては、書き込み期間 PWの開 始から書き込み電流 IWが増加する。そして、所定のタイミング TJの時点でフリー層 2 の磁ィ匕が反転していないので、書き込み制御回路 50は、再書き込み制御を実行す る (ステップ S4)。再書き込み電流 IWの初期値は、書き込み電流 IWの初期値より大 きく設定されると好適である。また、再書き込み期間 PRW中にも再書き込み電流 IW は増加する。再書き込み電流 IWの増加率は、書き込み電流 IWの増加率より大きく 設定されてもよい。
[0102] 再書き込み期間 PRW中の時刻 t2において、フリー層 2の磁化が反転する。その後 、再書き込み期間 PRW中の所定のタイミング TJにおいて、上述の判定が再度行わ れる。
この場合、比 (V41ZIW)は既に、所望のデータに応じた値になっている。従って、 書き込み制御回路 50は、即座に書き込み電流発生回路 40に指示を出し、再書き込 み電流 IWの供給を終了させる。時刻 t3において、再書き込み電流 IWの供給は終了 する。
尚、比 (V41ZIW)の時間微分値 Δ (V41/IW)が判定に用いられてもよい。
[0103] このような再書き込み処理は、所定の回数繰り返されてもよい。その場合、書き込み 処理と判定処理が交互に繰り返される。書き込み処理が繰り返されるにつれて、書き 込み電流 IWが段階的に増加していく。所定の回数の再書き込み処理によっても、対 象メモリセルにデータが書き込まれな 、場合、その対象メモリセルは不良セル (不良 ビット）として記憶領域に登録される。以降、その不良セルの代わりに、その不良セル に対応付けられた代替セルが用いられる。
[0104] 4- 3.効果
本実施の形態によれば、第 2の実施の形態と同様の効果が得られる。
[0105] 5.第 5の実施の形態
図 24は、本発明の第 5の実施の形態に係る MRAMの構成を示す回路ブロック図 である。図 24において、図 3と同様の構成には同一の符号が付され、その説明は適 宜省略される。本実施の形態に係る MRAMは、更に、補助書き込み線 71を備えて いる。補助書き込み線 71は、磁気抵抗素子 1の近傍に配置されており、その補助書 き込み線 71を流れる電流により発生する磁界は、磁気抵抗素子 1に印加される。つ まり、補助書き込み線 71は、磁気抵抗素子 1と磁気的に結合している。
[0106] 本実施の形態によれば、スピン注入のため上述の書き込み電流 IWが供給されると 同時に、補助書き込み電流 IW'が補助書き込み線 71に供給される。その補助書き 込み電流 IW'により発生する磁界は、データ書き込みを補助するノ ィァス磁界の役 割を果たす。
つまり、フィールド書き込みとスピン注入書き込みの協働によって、所望のデータの書 き込みが行われる。補助書き込み電流 IW'の方向は、対象メモリセルに書き込まれる データに応じて反転し、バイアス磁界の向きも、そのデータに応じて逆転する。 [0107] このような補助書き込み電流 IW'を供給するために、本実施の形態に係る MRAM は、補助書き込み線デコーダ 70及び補助書き込み電流発生回路 (補助電流供給回 路） 80を備えている。補助書き込み線デコーダ 70は、書き込み制御回路 50から、対 象メモリセルのアドレスに関連する補助書き込み線アドレス信号 ADDAを受け取り、 その信号 ADDAに応答して 1本の補助書き込み配線 71を選択する。補助書き込み 電流発生回路 80は、書き込み制御回路 50から、補助書き込み電流 IW'を調整する ための書き込み制御信号 CON2を受け取る。その書き込み制御信号 CON2に基づ いて、補助書き込み電流発生回路 80は、補助書き込み電流 IW'を、補助書き込み 線デコーダ 70を通して、選択された補助書き込み線 71に向けて供給する、あるいは 、選択された補助書き込み線 71から引き込む。
[0108] スピン注入方式では、書き込み動作時、磁気抵抗素子 1の膜面に垂直に書き込み 電流 IWが注入される。強い書き込み電流 IWは、磁気抵抗素子 1 (トンネルバリヤ層 3 )の劣化の原因となる。本実施の形態によれば、補助書き込み電流 IW'によるバイァ ス磁界が、データ書き込みを補助する。従って、スピン注入書き込みのための書き込 み電流 IWの大きさを抑えることが可能になる。少しでも書き込み電流 IWを小さくする ことによって、磁気抵抗素子 1の劣化を抑制することが可能となる。尚、以上に説明さ れた補助的な回路は、既出の第 1〜第 4の実施の形態のいずれにも適用可能である
[0109] 6.まとめ
以上に説明されたように、本発明に係るスピン注入方式の MRAM及びその動作方 法によれば、消費電力が低減される。また、誤書き込み確率が低減される。また、書 き込み時間の増大が抑制される。更に、動作速度の低下が防止される。
[0110] メモリセル 10の構成や、メモリセル 10を駆動するための周辺回路構成は、上記実 施の形態で示された構成に限られず、当業者によって適宜設計され得る。例えば、 磁気抵抗素子 1の一端が、書き込み線の代わりに、終端回路などに接続されていて もよい。その場合、書き込み電流発生回路 40は、メモリセル 10に向けて書き込み電 流 IWを供給する力、メモリセル 10から書き込み電流 IWを引き込めばよい。
[0111] 本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各 実施例は適宜変形又は変更され得ることは明らかである。
本発明に係るスピン注入方式の MRAM及びその動作方法によれば、消費電力が 低減される。また、誤書き込み確率が低減される。また、書き込み時間の増大が抑制 される。更に、動作速度の低下が防止される。

Claims

請求の範囲
[1] (A)磁気抵抗素子を有するメモリセルに書き込み電流を供給し、スピン注入方式に 基づ!/、て所望のデータを書き込むステップと、
(B)前記メモリセルに前記所望のデータが書き込まれたか否かの判定を行うステツ プと
を有し、
前記 (B)ステップは、前記 (A)ステップの最中に実行される
磁気ランダムアクセスメモリの動作方法。
[2] 請求の範囲 1に記載の磁気ランダムアクセスメモリの動作方法であって、
(C)前記メモリセルに前記所望のデータが書き込まれたと判定された場合、前記書 き込み電流の供給を終了させるステップを
更に有する
磁気ランダムアクセスメモリの動作方法。
[3] 請求の範囲 1又は 2に記載の磁気ランダムアクセスメモリの動作方法であって、 前記 (A)ステップにおいて、前記書き込み電流は時間的に増加する
磁気ランダムアクセスメモリの動作方法。
[4] 請求の範囲 1又は 2に記載の磁気ランダムアクセスメモリの動作方法であって、 前記 (B)ステップは、
(B1)前記書き込み電流が流れる配線の所定の位置における電位をモニタするス テツプと、
(B2)前記電位と参照電位とを比較し前記電位が前記所望のデータに応じた値で ある力否かを検出することにより、前記判定を行うステップと
を含む
磁気ランダムアクセスメモリの動作方法。
[5] 請求の範囲 4に記載の磁気ランダムアクセスメモリの動作方法であって、
前記（B2)ステップは、前記 (A)ステップの間、リアルタイムに行われる
磁気ランダムアクセスメモリの動作方法。
[6] 請求の範囲 5に記載の磁気ランダムアクセスメモリの動作方法であって、 (D)前記 (A)ステップが終わるまでに前記メモリセルに前記所望のデータが書き込 まれな力つたと判定された場合、前記 (A)ステップの期間を延長するステップを 更に有する
磁気ランダムアクセスメモリの動作方法。
[7] 請求の範囲 5に記載の磁気ランダムアクセスメモリの動作方法であって、
(E)前記 (A)ステップが終わるまでに前記メモリセルに前記所望のデータが書き込 まれなかったと判定された場合、前記メモリセルに前記所望のデータを再度書き込む ステップを
更に有する
磁気ランダムアクセスメモリの動作方法。
[8] 請求の範囲 4に記載の磁気ランダムアクセスメモリの動作方法であって、
前記 (B2)ステップは、前記 (A)ステップ中の所定のタイミングで行われる 磁気ランダムアクセスメモリの動作方法。
[9] 請求の範囲 8に記載の磁気ランダムアクセスメモリの動作方法であって、
(D)前記所定のタイミングに前記メモリセルに前記所望のデータが書き込まれて!/、 な力つたと判定された場合、前記 (A)ステップの期間を延長するステップを
更に有する
磁気ランダムアクセスメモリの動作方法。
[10] 請求の範囲 8に記載の磁気ランダムアクセスメモリの動作方法であって、
(E1)前記所定のタイミングに前記メモリセルに前記所望のデータが書き込まれて いな力つたと判定された場合、前記 (A)ステップを終了させるステップと、
(E2)前記メモリセルに前記所望のデータを再度書き込むステップとを
更に有する
磁気ランダムアクセスメモリの動作方法。
[11] 請求の範囲 1又は 2に記載の磁気ランダムアクセスメモリの動作方法であって、 前記 (B)ステップは、
(B1)前記書き込み電流が流れる配線の所定の位置における電位と前記書き込み 電流との間の比を算出するステップと、 (B2)前記比と参照値とを比較し前記比が前記所望のデータに応じた値である力否 かを検出することにより、前記判定を行うステップと
を含む
磁気ランダムアクセスメモリの動作方法。
[12] 請求の範囲 11に記載の磁気ランダムアクセスメモリの動作方法であって、
前記（B2)ステップは、前記 (A)ステップの間、リアルタイムに行われる
磁気ランダムアクセスメモリの動作方法。
[13] 請求の範囲 12に記載の磁気ランダムアクセスメモリの動作方法であって、
(D)前記 (A)ステップが終わるまでに前記メモリセルに前記所望のデータが書き込 まれな力つたと判定された場合、前記 (A)ステップの期間を延長するステップを 更に有する
磁気ランダムアクセスメモリの動作方法。
[14] 請求の範囲 13に記載の磁気ランダムアクセスメモリの動作方法であって、
前記 (D)ステップにおいて、前記書き込み電流は時間的に増加する
磁気ランダムアクセスメモリの動作方法。
[15] 請求の範囲 12に記載の磁気ランダムアクセスメモリの動作方法であって、
(E)前記 (A)ステップが終わるまでに前記メモリセルに前記所望のデータが書き込 まれな力つたと判定された場合、前記メモリセルに再書き込み電流を供給すること〖こ よって前記所望のデータを再度書き込むステップを
更に有する
磁気ランダムアクセスメモリの動作方法。
[16] 請求の範囲 15に記載の磁気ランダムアクセスメモリの動作方法であって、
前記 (E)ステップにおける前記再書き込み電流は、前記 (A)ステップにおける前記 書き込み電流よりも大きい
磁気ランダムアクセスメモリの動作方法。
[17] 請求の範囲 15又は 16に記載の磁気ランダムアクセスメモリの動作方法であって、 前記 (E)ステップにおいて、前記再書き込み電流は時間的に増加する 磁気ランダムアクセスメモリの動作方法。
[18] 請求の範囲 11に記載の磁気ランダムアクセスメモリの動作方法であって、 前記 (B2)ステップは、前記 (A)ステップ中の所定のタイミングで行われる 磁気ランダムアクセスメモリの動作方法。
[19] 請求の範囲 18に記載の磁気ランダムアクセスメモリの動作方法であって、
(D)前記所定のタイミングに前記メモリセルに前記所望のデータが書き込まれて!/、 な力つたと判定された場合、前記書き込み電流を時間的に増加させるステップを 更に有する
磁気ランダムアクセスメモリの動作方法。
[20] 請求の範囲 18に記載の磁気ランダムアクセスメモリの動作方法であって、
(D)前記所定のタイミングに前記メモリセルに前記所望のデータが書き込まれて!/、 な力つたと判定された場合、前記 (A)ステップの期間を延長するステップを
更に有する
磁気ランダムアクセスメモリの動作方法。
[21] 請求の範囲 18に記載の磁気ランダムアクセスメモリの動作方法であって、
(E1)前記所定のタイミングに前記メモリセルに前記所望のデータが書き込まれて いな力つたと判定された場合、前記 (A)ステップを終了させるステップと、
(E2)前記メモリセルに再書き込み電流を供給することによって、前記所望のデータ を再度書き込むステップとを
更に有する
磁気ランダムアクセスメモリの動作方法。
[22] 請求の範囲 21に記載の磁気ランダムアクセスメモリの動作方法であって、
前記 (E2)ステップにおける前記再書き込み電流は、前記 (A)ステップにおける前 記書き込み電流よりも大きい
磁気ランダムアクセスメモリの動作方法。
[23] 請求の範囲 21又は 22に記載の磁気ランダムアクセスメモリの動作方法であって、 前記 (E2)ステップにおいて、前記再書き込み電流は時間的に増加する 磁気ランダムアクセスメモリの動作方法。
[24] 請求の範囲 11乃至 23のいずれかに記載の磁気ランダムアクセスメモリの動作方法 であって、
前記 (A)ステップにおいて、前記書き込み電流は時間的に増加する
磁気ランダムアクセスメモリの動作方法。
[25] 請求の範囲 1乃至 24のいずれかに記載の磁気ランダムアクセスメモリの動作方法 であって、
(F)前記 (A)ステップと同時に、前記所望のデータに応じたバイアス磁界を前記磁 気抵抗素子に印加するステップを
更に有する
磁気ランダムアクセスメモリの動作方法。
[26] スピン注入方式の磁気ランダムアクセスメモリであって、
磁気抵抗素子を有するメモリセルと、
前記メモリセルに書き込まれるデータに応じた方向の書き込み電流を、前記磁気抵 抗素子に供給する電流供給回路と、
前記電流供給回路による前記書き込み電流の供給を制御するコントローラと を具備し、
前記コントローラは、前記書き込み電流が供給される所定の書き込み期間の最中 に、前記データが前記メモリセルに書き込まれた力どうかの判定を行う
磁気ランダムアクセスメモリ。
[27] 請求の範囲 26に記載の磁気ランダムアクセスメモリであって、
前記メモリセルに前記データが書き込まれたと判定された場合、前記コントローラは 、前記書き込み電流の供給を終了させるように前記電流供給回路に指示する 磁気ランダムアクセスメモリ。
[28] 請求の範囲 26又は 27に記載の磁気ランダムアクセスメモリであって、
前記コントローラは、前記所定の書き込み期間中に前記書き込み電流を時間的に 増加させるように前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[29] 請求の範囲 26又は 27に記載の磁気ランダムアクセスメモリであって、
前記コントローラは、前記書き込み電流が流れる配線の所定の位置における電位と 参照電位との比較を行う比較器を有し、
前記比較器は、前記比較に基づ 、て前記電位が前記データに応じた値であるか 否かを検出することにより、前記判定をリアルタイムに行う
磁気ランダムアクセスメモリ。
[30] 請求の範囲 29に記載の磁気ランダムアクセスメモリであって、
前記所定の書き込み期間が終わるまでに前記メモリセルに前記データが書き込ま れな力つたと判定された場合、前記コントローラは、前記書き込み電流が供給される 期間を延長するように前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[31] 請求の範囲 29に記載の磁気ランダムアクセスメモリの動作方法であって、
前記所定の書き込み期間が終わるまでに前記メモリセルに前記データが書き込ま れな力つたと判定された場合、前記コントローラは、前記書き込み電流の供給を再度 行うように前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[32] 請求の範囲 26又は 27に記載の磁気ランダムアクセスメモリであって、
前記コントローラは、前記書き込み電流が流れる配線の所定の位置における電位 をモニタする電位モニタを有し、
前記コントローラは、前記所定の書き込み期間中の所定のタイミングにおいて、前 記電位が前記データに応じた値であるカゝ否かを判断することにより前記判定を行う 磁気ランダムアクセスメモリ。
[33] 請求の範囲 32に記載の磁気ランダムアクセスメモリであって、
前記所定のタイミングに前記メモリセルに前記データが書き込まれて 、な 、と判定 された場合、前記コントローラは、前記書き込み電流が供給される期間を延長するよ うに前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[34] 請求の範囲 32に記載の磁気ランダムアクセスメモリの動作方法であって、
前記所定のタイミングに前記メモリセルに前記データが書き込まれて 、な 、と判定 された場合、前記コントローラは、前記書き込み電流の供給を終了した後前記書き込 み電流の供給を再度行うように前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[35] 請求の範囲 26又は 27に記載の磁気ランダムアクセスメモリであって、
前記コントローラは、前記書き込み電流が流れる配線の所定の位置における電位と 前記書き込み電流との間の比を算出し、前記比と参照値との比較を行う演算器を有 し、
前記演算器は、前記比較に基づ 、て前記比が前記データに応じた値である力否 かを検出することにより、前記判定をリアルタイムに行う
磁気ランダムアクセスメモリ。
[36] 請求の範囲 35に記載の磁気ランダムアクセスメモリであって、
前記所定の書き込み期間が終わるまでに前記メモリセルに前記データが書き込ま れな力つたと判定された場合、前記コントローラは、前記書き込み電流が供給される 期間を延長するように前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[37] 請求の範囲 36に記載の磁気ランダムアクセスメモリの動作方法であって、
前記コントローラは、延長期間において前記書き込み電流を時間的に増加させるよ うに前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[38] 請求の範囲 35に記載の磁気ランダムアクセスメモリの動作方法であって、
前記所定の書き込み期間が終わるまでに前記メモリセルに前記データが書き込ま れな力つたと判定された場合、前記コントローラは、再書き込み電流の供給を行うよう に前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[39] 請求の範囲 38に記載の磁気ランダムアクセスメモリであって、
前記再書き込み電流は、前記書き込み電流よりも大きい
磁気ランダムアクセスメモリ。
[40] 請求の範囲 38又は 39に記載の磁気ランダムアクセスメモリであって、
前記コントローラは、前記再書き込み電流を時間的に増加させるように前記電流供 給回路に指示する
磁気ランダムアクセスメモリ。
[41] 請求の範囲 26又は 27に記載の磁気ランダムアクセスメモリであって、
前記コントローラは、前記書き込み電流が流れる配線の所定の位置における電位と 前記書き込み電流との間の比を算出する演算器を有し、
前記コントローラは、前記所定の書き込み期間中の所定のタイミングにおいて、前 記比が前記データに応じた値である力否かを判断することにより前記判定を行う 磁気ランダムアクセスメモリ。
[42] 請求の範囲 41に記載の磁気ランダムアクセスメモリであって、
前記所定のタイミングに前記メモリセルに前記データが書き込まれて 、な 、と判定 された場合、前記コントローラは、前記書き込み電流を時間的に増加させるように前 記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[43] 請求の範囲 41に記載の磁気ランダムアクセスメモリであって、
前記所定のタイミングに前記メモリセルに前記データが書き込まれて 、な 、と判定 された場合、前記コントローラは、前記書き込み電流が供給される期間を延長するよ うに前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[44] 請求の範囲 41に記載の磁気ランダムアクセスメモリであって、
前記所定のタイミングに前記メモリセルに前記データが書き込まれて 、な 、と判定 された場合、前記コントローラは、前記書き込み電流の供給を終了した後再書き込み 電流の供給を行うように前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[45] 請求の範囲 44に記載の磁気ランダムアクセスメモリであって、
前記再書き込み電流は、前記書き込み電流よりも大きい
磁気ランダムアクセスメモリ。
[46] 請求の範囲 44又は 45に記載の磁気ランダムアクセスメモリであって、
前記コントローラは、前記再書き込み電流を時間的に増加させるように前記電流供 給回路に指示する
磁気ランダムアクセスメモリ。
[47] 請求の範囲 35乃至 46の!、ずれかに記載の磁気ランダムアクセスメモリであって、 前記コントローラは、前記所定の書き込み期間中に前記書き込み電流を時間的に 増加させるように前記電流供給回路に指示する
磁気ランダムアクセスメモリ。
[48] 請求の範囲 26乃至 47の!、ずれかに記載の磁気ランダムアクセスメモリであって、 更に、
前記磁気抵抗素子と磁気的に結合した書き込み線と、
前記書き込み線に補助書き込み電流を供給する補助電流供給回路と を具備し、
前記補助書き込み電流により発生する磁界は、前記磁気抵抗素子に印加され、 前記コントローラは、前記書き込み電流の供給と同時に、前記補助書き込み電流を 供給するように前記補助電流供給回路に指示する
磁気ランダムアクセスメモリ。
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