JP7432449B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、ＳＴＴ－ＭＡＲＭ（Spin Transfer Torque - Magnetoresistive Random Access Memory）を含む半導体装置に関する。
ＳＴＴ－ＭＡＲＭのエンデュランスを向上される技術として、非特許文献１が知られている。非特許文献１では、まず、書き込み対象のメモリセルに、低いパルス電圧を持つパルス信号を用いてライト動作が行われる。続いて、ベリファイ動作によってライト動作が完了したメモリセルが除外され、残りのメモリセルに、中程度のパルス電圧を持つパルス信号を用いてライト動作が行われる。同様にして、最後に、高いパルス電圧を持つパルス信号を用いてライト動作が行われる。
L. Wei et al., "13.3 A 7Mb STT-MRAM in 22FFL FinFET Technology with 4ns Read Sensing Time at 0.9V Using Write-Verify-Write Scheme and Offset-Cancellation Sensing Technique", 2019 ISSCC, pp.214-216
近年、ＭＣＵ（Micro Controller Unit）やＳｏＣ（System on a Chip）等の半導体装置における内蔵メモリとして、ＳＴＴ－ＭＲＡＭが注目されている。ＳＴＴ－ＭＲＡＭは、例えば、従来型のＭＲＡＭやフラッシュメモリと比較して、微細化（スケーリング）等の観点でメリットが得られる。また、ＳＴＴ－ＭＲＡＭは、例えば、ＳＲＡＭ等の代替えとしての役割が期待されている。この場合、頻繁にアクセスが行わるため、書き換え耐性（書き換え可能回数）を表すエンデュランスを高めることが求められる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、メモリユニットを有する。メモリユニットは、ワード線と、ワード線に交差して配置されるビット線と、ビット線に並んで配置されるソース線と、ワード線とビット線またはソース線との交点に配置されるメモリセルと、ライト回路と、基準信号生成回路と、を有する。ライト回路は、メモリセルに外部からのライトデータをライトする。メモリセルは、ビット線に接続され、ＭＴＪ（Magnetic Tunnel Junction）を構成要素として低抵抗状態か高抵抗状態かによって異なるデータを記憶する記憶素子と、ソース線と記憶素子との間に接続され、ワード線によってオン・オフが制御される選択トランジスタと、を有する。基準信号生成回路は、時間と共に振幅が増加する基準信号を生成する。ライト回路は、ライトドライバと、状態監視回路と、ライト停止回路と、を有する。ライトドライバは、基準信号に比例するライト信号を、ソース線を基準としてビット線に、または、ビット線を基準としてソース線に印加する。状態監視回路は、ライト信号の印加時間の中で記憶素子の抵抗状態を監視し、低抵抗状態および高抵抗状態の一方から他方への状態変化を検出した際に検出信号を出力する。ライト停止回路は、検出信号に応じて、ライトドライバにおけるライト信号の印加を停止させる。
一実施の形態の半導体装置を用いることで、エンデュランスを高めることが可能になる。
図１は、本発明の実施の形態１による半導体装置において、主要部の構成例を示すブロック図である。 図２Ａは、図１におけるメモリユニットの主要部の構成例を示すブロック図である。 図２Ｂは、図２Ａにおけるメモリセルの構成例を示す回路図である。 図３は、図２におけるメモリセルの電気的特性の一例を示す図である。 図４は、図２Ａにおけるライト回路周りの主要部の詳細な構成例を示す回路図である。 図５は、図４におけるランプ信号生成回路の動作例を示す波形図である。 図６は、図４におけるライト回路のＰライト動作時の動作例を示す波形図である。 図７は、図４におけるライト回路のＡＰライト動作時の動作例を示す波形図である。 図８は、図４において、Ｐライト動作用の状態監視回路の構成例を示す回路図である。 図９は、図８の状態監視回路の動作例を示す波形図である。 図１０は、図４において、ＡＰライト動作用の状態監視回路の構成例を示す回路図である。 図１１は、図１０の状態監視回路の動作例を示す波形図である。 図１２は、図４を変形したライト回路周りの主要部の詳細な構成例を示す回路図である。 図１３は、図１２における状態監視回路の構成例を示す回路図である。 図１４は、図４における基準信号回路の変形例を説明する模式図である。 図１５は、図４における基準信号回路の変形例を説明する模式図である。 図１６は、本発明の実施の形態２による半導体装置において、図４における状態監視回路のＰライト動作用の構成例を示す回路図である。 図１７は、図１６の状態監視回路の動作例を示す波形図である。 図１８は、図１６の状態監視回路をＡＰライト動作に適用した場合の動作例を示す波形図である。 図１９は、本発明の実施の形態２による半導体装置において、図２Ａにおけるライト回路周りの主要部の詳細な構成例を示す回路図である。 図２０は、図１９のライト回路のＡＰライト動作時の動作例を示す波形図である。 図２１は、図１９におけるバイアス信号生成回路の構成例を示す回路図である。 図２２は、図２１のバイアス信号生成回路の動作例を示す波形図である。 図２３は、本発明の実施の形態３による半導体装置において、Ｐライト動作時のシーケンスの一例を説明する概略図である。 図２４は、本発明の実施の形態３による半導体装置において、ＡＰライト動作時のシーケンスの一例を説明する概略図である。 図２５は、本発明の実施の形態４による半導体装置において、状態監視回路のＰライト動作時の動作例を説明する概略図である。 図２６は、本発明の実施の形態４による半導体装置において、状態監視回路のＡＰライト動作時の動作例を説明する概略図である。 図２７は、図２５のＰライト動作において、比較用電流源周りの詳細な構成例を示す回路図である。 図２８は、図２６のＡＰライト動作において、比較用電圧源の詳細な構成例を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
《半導体装置およびメモリユニットの概略》
図１は、本発明の実施の形態１による半導体装置において、主要部の構成例を示すブロック図である。図１の半導体装置ＤＥＶは、一つの半導体チップで構成され、例えば、ＭＣＵや、ＳｏＣ等である。半導体装置ＤＥＶは、例えば、車両のＥＣＵ（Electronic Control Unit）等に搭載可能である。
半導体装置ＤＥＶは、ＣＰＵ（Central Processing Unit）およびメモリユニットＭＥＭＵと、各種周辺ユニットとを備える。これらは、互いにバスＢＳで接続される。各種周辺ユニットには、例えば、タイマＴＭＲ、アナログディジタル変換器ＡＤＣ、ディジタルアナログ変換器ＤＡＣ、通信インタフェースＣＩＦ等が含まれる。通信インタフェースＣＩＦは、ＣＡＮ（Controller Area Network）インタフェース等であってよい。
メモリユニットＭＥＭＵは、例えば、ＳＴＴ－ＭＲＡＭ等である。ＳＴＴ－ＭＲＡＭは、ＣＰＵのワーク用メモリとして用いることも可能な不揮発性メモリである。この場合、メモリユニットＭＥＭＵには、特に、エンデュランスを高めることが求められる。そこで、後述するメモリユニットＭＥＭＵを用いることが有益となる。
図２Ａは、図１におけるメモリユニットの主要部の構成例を示すブロック図である。図２Ｂは、図２Ａにおけるメモリセルの構成例を示す回路図である。図２Ａに示すメモリユニットＭＥＭＵは、メモリアレイＭＡＲＹと、ワードドライバＷＤと、複数（ｋ個）のリードライト回路ＲＷＣ１～ＲＷＣｋと、アドレスデコーダＡＤＥＣと、シーケンス制御回路ＳＱＣＴＬとを備える。
メモリアレイＭＡＲＹは、複数（ｎ本）のワード線ＷＬ１～ＷＬｎを備える。また、メモリアレイＭＡＲＹは、１個のリードライト回路（この例ではＲＷＣ１）に対応して、複数（ｍ本）のビット線ＢＬ１～ＢＬｍおよびソース線ＳＬ１～ＳＬｍと、複数（ｎ×ｍ個）のメモリセルＭＣ１１～ＭＣｎｍとを備える。すなわち、図示は省略されるが、詳細には、ｋ個のリードライト回路ＲＷＣ１～ＲＷＣｋに対応して、ビット線およびソース線は、ｍ×ｋ本設けられ、メモリセルは、ｎ×ｍ×ｋ個設けられる。
明細書では、複数のワード線ＷＬ１～ＷＬｎを総称してワード線ＷＬと呼ぶ。また、複数のビット線ＢＬ１～ＢＬｍおよびソース線ＳＬ１～ＳＬｍを総称して、それぞれ、ビット線ＢＬおよびソース線ＳＬと呼ぶ。さらに、複数のメモリセルＭＣ１１～ＭＣｎｍを総称してメモリセルＭＣと呼ぶ。
複数のワード線ＷＬ１～ＷＬｎは、ロウ方向に並んで配置され、ロウ方向と交差（例えば直交）するカラム方向に向けて延伸する。一方、複数のビット線ＢＬ１～ＢＬｍおよびソース線ＳＬ１～ＳＬｍは、カラム方向に並んで配置され、ロウ方向に向けて延伸する。すなわち、ビット線ＢＬは、ワード線ＷＬに交差して配置され、ソース線ＳＬは、ビット線ＢＬに並んで配置され、ビット線ＢＬとペアを構成する。複数のメモリセルＭＣは、複数のワード線ＷＬと、複数のビット線ＢＬ（またはソース線ＳＬ）との交点にそれぞれ配置される。例えば、メモリセルＭＣｎｍは、ワード線ＷＬｎと、ビット線ＢＬｍ（ソース線ＳＬｍ）との交点に配置される。なお、ここでは、１本のソース線に対して１本のビット線が設けられる構成を示したが、１本のソース線に対して複数本のビット線が設けられる構成であってもよい。
メモリセルＭＣは、図２Ｂに示されるように、ビット線ＢＬと、ソース線ＳＬとの間に直列に接続される記憶素子ＭＥおよび選択トランジスタＳＴを備える。記憶素子ＭＥは、ビット線ＢＬに接続され、ＭＴＪ（Magnetic Tunnel Junction）を構成要素として低抵抗状態か高抵抗状態かによって異なるデータを記憶する。具体的には、ＭＴＪでは、トンネルバリア膜を挟んで固定層とフリー層とが設けられ、ライト動作時に流す電流の方向に応じて、フリー層の磁化の向きが変化する。固定層とフリー層とで磁化の向きが同じ状態は、Ｐ状態と呼ばれ、磁化の向きが反対の状態は、ＡＰ状態と呼ばれる。Ｐ状態は低抵抗状態であり、ＡＰ状態は高抵抗状態である。
選択トランジスタＳＴは、例えば、ＭＯＳトランジスタであり、ソース線ＳＬと記憶素子ＭＥとの間に接続される。また、選択トランジスタＳＴは、制御ノード（ゲート）がワード線ＷＬに接続され、ワード線ＷＬによってオン・オフが制御される。明細書では、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬの各電圧を、それぞれ、ワード線電圧Ｖｗｌ、ビット線電圧Ｖｂｌおよびソース線電圧Ｖｓｌと呼ぶ。
例えば、記憶素子ＭＥをＡＰ状態（高抵抗状態）からＰ状態（低抵抗状態）に変化させる場合、選択トランジスタＳＴがオンの状態で、ソース線電圧Ｖｓｌを基準に正極のビット線電圧Ｖｂｌ（すなわちライト電圧）を印加する。または、ビット線ＢＬからソース線ＳＬへ記憶素子ＭＥを介してビット線電流Ｉｂｌ（すなわちライト電流）を流す。明細書では、このようなＡＰ状態からＰ状態へのライト動作をＰライト動作と呼ぶ。
一方、記憶素子ＭＥをＰ状態（低抵抗状態）からＡＰ状態（高抵抗状態）に変化させる場合、選択トランジスタＳＴがオンの状態で、ソース線電圧Ｖｓｌを基準に負極のビット線電圧Ｖｂｌ（すなわちライト電圧）を印加する。または、ソース線ＳＬからビット線ＢＬへ記憶素子ＭＥを介してソース線電流Ｉｓｌ（すなわちライト電流）を流す。明細書では、このようなＰ状態からＡＰ状態へのライト動作をＡＰライト動作と呼ぶ。
なお、リード動作時には、ソース線ＳＬとビット線ＢＬとの間に、ライト電圧よりも十分に小さいリード電圧を印加するか、または、ライト電流よりも十分に小さいリード電流を流す。そして、これに伴う記憶素子ＭＥのメモリセル電流またはメモリセル電圧に基づいて、記憶素子ＭＥがＰ状態かＡＰ状態かが判別される。
図２Ａに戻り、ワードドライバＷＤは、アドレスデコーダＡＤＥＣからの制御信号に基づいて、複数のワード線ＷＬ１～ＷＬｎの中から選択されたワード線ＷＬに、選択トランジスタＳＴをオンに制御するためのワード線電圧Ｖｗｌを印加する。複数のリードライト回路ＲＷＣ１～ＲＷＣｋのそれぞれ（代表としてＲＷＣ１）は、カラムセレクタＣＳＥＬ１と、リード回路ＲＤＣ１と、ライト回路ＷＴＣ１と、プログラムラッチＰＬＴ１とを備える。
カラムセレクタＣＳＥＬ１は、ｍ対のビット線ＢＬおよびソース線ＳＬの中のいずれか１対をアドレスデコーダＡＤＥＣからの制御信号に基づいて選択する。そして、カラムセレクタＣＳＥＬ１は、選択された１対のビット線ＢＬおよびソース線ＳＬを、それぞれ、グローバルビット線ＧＢＬ１およびグローバルソース線ＧＳＬ１に接続する。
リード回路ＲＤＣ１は、グローバルビット線ＧＢＬ１およびグローバルソース線ＧＳＬ１と、カラムセレクタＣＳＥＬ１とを介して、選択されたビット線ＢＬとソース線ＳＬとの間に図２Ｂで述べたリード電圧（またはリード電流）を印加する。これによって、リード回路ＲＤＣ１は、選択されたメモリセルＭＣのデータを判別し、判別したデータをリードデータＤＯ１として外部へ出力する。または、リード回路ＲＤＣ１は、リードデータＤＯ１を外部へ出力する代わりに、ベリファイデータＶＤ１として、プラグラムラッチＰＬＴ１へ出力する。
プラグラムラッチＰＬＴ１は、外部からのライトデータＤＩ１と、リード回路ＲＤＣ１からのベリファイデータＶＤ１との一致・不一致を判定する。そして、プラグラムラッチＰＬＴ１は、ライト回路ＷＴＣ１へのライトイネーブル信号ＷＥＮを、判定結果が不一致の場合にはアサートし、判定結果が一致の場合にはネゲートする。このように、プラグラムラッチＰＬＴ１は、リード回路ＲＤＣ１と共に、記憶素子ＭＥからのリードデータと、外部からのライトデータＤＩとの一致・不一致を判定するベリファイ回路として機能する。
ライト回路ＷＴＣ１は、ライトイネーブル信号ＷＥＮのアサート時に、グローバルビット線ＧＢＬ１およびグローバルソース線ＧＳＬ１と、カラムセレクタＣＳＥＬ１とを介して、選択されたメモリセルＭＣにライトデータＤＩ１をライトする。具体的には、ライト回路ＷＴＣ１は、Ｐライト動作かＡＰライト動作かに応じて、選択されたビット線ＢＬとソース線ＳＬとの間に図２Ｂで述べたライト電圧（またはライト電流）を印加する。
リードライト回路ＲＷＣ２～ＲＷＣｋも、リードライト回路ＲＷＣ１と同様の構成を備え、同様の動作を行う。その結果、リードライト回路ＲＷＣ２～ＲＷＣｋは、それぞれ、外部へリードデータＤＯ２～ＤＯｋを出力するか、または、プラグラムラッチＰＬＴ２～ＰＬＴｋ（図示省略）へベリファイデータＶＤ２～ＶＤｋ（図示省略）を出力する。また、リードライト回路ＲＷＣ２～ＲＷＣｋには、それぞれ、外部からのライトデータＤＩ２～ＤＩｋが入力される。
明細書では、各リードライト回路ＲＷＣ１～ＲＷＣｋを総称してリードライト回路ＲＷＣと呼ぶ。また、各リードライト回路ＲＷＣが備えるカラムセレクタ、リード回路、ライト回路およびプログラムラッチを総称して、それぞれ、カラムセレクタＣＳＥＬ、リード回路ＲＤＣ、ライト回路ＷＴＣおよびプログラムラッチＰＬＴと呼ぶ。さらに、リードデータＤＯ１～ＤＯｋを総称してリードデータＤＯと呼び、ベリファイデータＶＤ１～ＶＤｋを総称してベリファイデータＶＤと呼び、ライトデータＤＩ１～ＤＩｋを総称してライトデータＤＩと呼ぶ。
シーケンス制御回路ＳＱＣＴＬは、モード選択信号ＭＳｒ，ＭＳｗを用いて、リード回路ＲＤＣおよびライト回路ＷＴＣのシーケンスを制御する。具体的には、シーケンス制御回路ＳＱＣＴＬは、外部からのリード命令に応じてリード回路ＲＤＣにリード動作を行わせる。また、シーケンス制御回路ＳＱＣＴＬは、外部からのライト命令に応じて、リード回路ＲＤＣおよびプラグラムラッチＰＬＴにベリファイ動作を行わせ、ライト回路ＷＴＣにライト動作を行わせる。
《メモリセルの特性》
図３は、図２におけるメモリセルの電気的特性の一例を示す図である。図２には、メモリセルＭＣのライト動作に必要なライト電圧Ｖｗｔと、メモリセルＭＣの抵抗値Ｒとの関係例が示される。Ｐライト動作において、ソース線ＳＬを基準としてビット線ＢＬにＰライト閾値電圧ＶｔＰ以上のライト電圧Ｖｗｔを所定時間印加すると、メモリセルＭＣは、ＡＰ状態（高抵抗状態）からＰ状態（低抵抗状態）に変化する。一方、ＡＰライト動作において、ビット線ＢＬを基準としてソース線ＳＬにＡＰライト閾値電圧ＶｔＡＰ以上のライト電圧Ｖｗｔを所定時間印加すると、メモリセルＭＣは、Ｐ状態からＡＰ状態に変化する。
しかし、Ｐライト閾値電圧ＶｔＰには、環境温度や、製造ばらつき等によって複数のメモリセルＭＣ間でばらつき成分ΔＶｗｔが発生する。例えば、Ｐライト閾値電圧ＶｔＰは、ティピカルのメモリセルＭＣ（Ｔ）では０．８Ｖ等であり、ベストのメモリセルＭＣ（Ｂ）ではティピカル値よりも小さくなり、ワーストのメモリセルＭＣ（Ｗ）ではティピカル値よりも大きくなる。図示は省略されるが、ＡＰライト閾値電圧ＶｔＡＰに関しても同様であり、例えば、｜０．４Ｖ｜（－０．４Ｖ）等のティピカル値を基準にばらつく。
ここで、複数のメモリセルＭＣに対して個々に最適なライト電圧Ｖｗｔを印加することが理想的であるが、個々の最適なライト電圧Ｖｗｔは不明である。このため、通常、ワーストのメモリセルＭＣ（Ｗ）を基準にライト電圧Ｖｗｔが定められ、当該ライト電圧Ｖｗｔがライト対象の全メモリセルＭＣに印加される。例えば、Ｐライト動作時のライト電圧Ｖｗｔは、１．０Ｖ程度等に定められる。
しかし、この場合、例えば、ベストのメモリセルＭＣ（Ｂ）は、ライト電圧Ｖｗｔの印加時間（例えば２００ｎｓ等）の中の最も早いタイミングでＡＰ状態からＰ状態へ変化する。その後、ベストのメモリセルＭＣ（Ｂ）には、当該印加時間が終了するまで（すなわち、ワーストのメモリセルＭＣ（Ｗ）のライトが完了するまで）、Ｐ状態（低抵抗状態）に伴う大きなメモリセル電流が流れ続ける。すなわち、当該メモリセルＭＣに、本来不必要なストレスが印加される。その結果、各メモリセルＭＣ（特に、ＭＣ（Ｂ）寄りに分類されるメモリセル）において、劣化が進み、結果として、エンデュランスが低下する。
一方、エンデュランスを高めるため、非特許文献１のように、それぞれ異なるライト電圧を持つ３通りのライトパルス信号で３回のライト動作（およびベリファイ動作）を行う方式が考えられる。しかし、この方式では、ライト時間が増加する。例えば、ライトパルス信号の印加時間を３００ｎｓと仮定した場合、３回のライト動作およびベリファイ動作に伴い、ライト時間は、１μｓ程度に到達し得る。
さらに、非特許文献１の方式では、エンデュランスを高められるとは言え、その効果が不十分となる恐れがある。具体的には、ベストのメモリセルＭＣ（Ｂ）では、１回目のライトパルス信号でライト動作が完了するため、残りの２回のライトパルス信号が印加されずに済む。ただし、ベストのメモリセルＭＣ（Ｂ）のライト動作は、この１回目のライトパルス信号の印加時間の中の最も早いタイミングで完了する。このため、その後に当該１回目のライトパルス信号の印加時間が終了するまでの期間で、依然として、ストレスが印加される。
すなわち、１回のライトパルス信号を用いた方式に比べると、ストレスを１／３程度に低減できるが、依然として、この１／３程度のストレスが残存する。特に、ＳＲＡＭ等の代替えとしての役割を考慮すると、ストレスを更に低減させ、エンデュランスを更に高めことが望まれる。
《ライト回路回りの詳細》
図４は、図２Ａにおけるライト回路周りの主要部の詳細な構成例を示す回路図である。図５は、図４におけるランプ信号生成回路の動作例を示す波形図である。図６は、図４におけるライト回路のＰライト動作時の動作例を示す波形図である。まずは、Ｐライト動作を行う場合の構成例について説明する。
図４には、複数のライト回路ＷＴＣ１～ＷＴＣｋと、基準信号生成回路の一例であるランプ信号生成回路ＲＭＰＧとが示される。複数のライト回路ＷＴＣ１～ＷＴＣｋは、それぞれ、図２Ａにおける複数のリードライト回路ＲＷＣ１～ＲＷＣｋ内に設けられる。ランプ信号生成回路ＲＭＰＧは、複数のライト回路ＷＴＣ１～ＷＴＣｋに対して共通に設けられる。
ランプ信号生成回路ＲＭＰＧは、時間と共に振幅が増加する基準信号を生成し、基準信号の一例として、ここではランプ信号Ｖｒｍｐを生成する。ランプ信号生成回路ＲＭＰＧは、リファレンス電流Ｉｒｆを生成するリファレンス電流源ＲＣＳと、ｐＭＯＳトランジスタＭＰ５およびｎＭＯＳトランジスタＭＮ５と、容量素子Ｃ１，Ｃ２とを備える。
イネーブル信号ＥＮＢがアサートされると（“１”レベルから“０”レベルに遷移すると）、ｐＭＯＳトランジスタＭＰ５がオンとなる。ｐＭＯＳトランジスタＭＰ５がオンとなった直後、ランプ信号Ｖｒｍｐの電圧は、容量素子Ｃ１と、電源電圧ＶＤＤの電荷が蓄えられた容量素子Ｃ２とのチャージシェアにより、後述するクランプ用ＭＯＳトランジスタＭｃｌｐのしきい値電圧Ｖｔｈｎ近くまで上昇する。
その後、容量素子Ｃ１は、時間と共に、ｐＭＯＳトランジスタＭＰ５を介したリファレンス電流Ｉｒｆによって充電される。例えば、容量素子Ｃ１の容量値を１ｐＦ、リファレンス電流Ｉｒｆの大きさを５μＡとすると、ランプ信号Ｖｒｍｐの電圧は、しきい値電圧Ｖｔｈｎ近くから、１Ｖ／２００ｎｓの勾配で増加する。その結果、図５に示されるようなランプ信号Ｖｒｍｐが生成される。
複数のライト回路ＷＴＣ１～ＷＴＣｋのそれぞれ（代表としてＷＴＣ１）は、ライトドライバＷＴＤａと、状態監視回路ＳＭＮと、ライト停止回路ＳＴＰＣとを備える。ライトドライバＷＴＤａは、ランプ信号（基準信号）Ｖｒｍｐに比例するライト信号（この例では電圧信号）を、ソース線ＳＬを基準としてビット線ＢＬに印加する。具体的には、ライトドライバＷＴＤａは、クランプ用ＭＯＳトランジスタＭｃｌｐと、スイッチ用ＭＯＳトランジスタＭｓｗと、ｐＭＯＳトランジスタＭＰ１，ＭＰ２からなるカレントミラー回路とを備える。
クランプ用ＭＯＳトランジスタＭｃｌｐは、例えば、ソースフォロワで動作するｎＭＯＳトランジスタであり、ゲートにランプ信号Ｖｒｍｐが入力され、ソースからライト信号（電圧信号）となるビット線電圧Ｖｂｌを出力する。当該ライト信号（ビット線電圧Ｖｂｌ）は、グローバルビット線ＧＢＬ１を介してライト対象のビット線ＢＬに印加される。なお、この際に、図示は省略するが、当該ビット線ＢＬと対をなすソース線ＳＬには接地電源電圧ＧＮＤが印加される。
ｐＭＯＳトランジスタＭＰ１は、クランプ用ＭＯＳトランジスタＭｃｌｐに流れるビット線電流ＩｂｌをｐＭＯＳトランジスタＭＰ２に転写する。これにより、ｐＭＯＳトランジスタＭＰ２には、ビット線電流Ｉｂｌに比例する検出用ビット線電流Ｉｂｌ’が流れる。スイッチ用ＭＯＳトランジスタＭｓｗは、例えば、ｎＭＯＳトランジスタであり、ｐＭＯＳトランジスタＭＰ１とクランプ用ＭＯＳトランジスタＭｃｌｐとの間の電流経路上に挿入される。
クランプ用ＭＯＳトランジスタＭｃｌｐは、スイッチ用ＭＯＳトランジスタＭｓｗがオンの場合には、ソースフォロワとして動作するため、ライト信号（Ｖｂｌ）の印加を行うことができる。一方、クランプ用ＭＯＳトランジスタＭｃｌｐは、スイッチ用ＭＯＳトランジスタＭｓｗがオフの場合には、ドレインのオープンに伴いオフとなり、結果としてライト信号（Ｖｂｌ）の印加を停止する。
状態監視回路ＳＭＮは、ライト信号（Ｖｂｌ）の印加時間の中で、記憶素子ＭＥの抵抗状態を、検出用ビット線電流Ｉｂｌ’に基づいて監視する。そして、状態監視回路ＳＭＮは、ＡＰ状態（高抵抗状態）からＰ状態（低抵抗状態）への状態変化を検出した際に検出信号ＳＤＥＴを出力する。ライト停止回路ＳＴＰＣは、状態監視回路ＳＭＮａからの検出信号ＳＤＥＴに応じて、停止信号ＳＴＰを用いてスイッチ用ＭＯＳトランジスタＭｓｗをオフに制御する。これによって、ライト停止回路ＳＴＰＣは、ライトドライバＷＴＤａにおけるライト信号（Ｖｂｌ）の印加を停止させる。
このような構成を用いると、まず、図５に示されるように、グローバルビット線ＧＢＬ１（ひいてはライト対象のビット線ＢＬ）に印加されるライト信号（Ｖｂｌ）は、クランプ用ＭＯＳトランジスタＭｃｌｐに伴い、ランプ信号Ｖｒｍｐから当該トランジスタのしきい値電圧Ｖｔｈｎ分低下した電圧となる。すなわち、ライト信号（Ｖｂｌ）は、時間と共にゼロから所定の勾配で増加することになる。
そして、図６において、ワード線電圧Ｖｗｌによって選択されたメモリセルＭＣのビット線ＢＬに、図５に示したランプ波形状のライト信号（Ｖｂｌ）が印加されることで、Ｐライト動作が行われる。この際に、ライト信号（Ｖｂｌ）が当該メモリセルＭＣのＰライト閾値電圧ＶｔＰに到達すると、記憶素子ＭＥは、ＡＰ状態（高抵抗状態）からＰ状態（低抵抗状態）へ変化する。
そして、このような高抵抗状態から低抵抗状態への状態変化に応じて、メモリセル電流（ひいてはビット線電流Ｉｂｌ）は、急激に増加する。状態監視回路ＳＭＮは、このビット線電流Ｉｂｌの急激な増加を検出することで、ＡＰ状態からＰ状態への状態変化が生じたことを検出し、検出信号ＳＤＥＴを出力する。ライト停止回路ＳＴＰＣは、この検出信号ＳＤＥＴに応じて、停止信号ＳＴＰを用いてライト信号（Ｖｂｌ）の印加を停止させる。
図７は、図４におけるライト回路のＡＰライト動作時の動作例を示す波形図である。ＡＰライト動作時には、図４のライトドライバＷＴＤａは、グローバルビット線ＧＢＬ１の代わりにグローバルソース線ＧＳＬ１（ひいてはライト対象のソース線ＳＬ）にライト信号（この場合は、ソース線電圧Ｖｓｌ）を印加する。この際に、当該ソース線ＳＬと対をなすビット線ＢＬには接地電源電圧ＧＮＤが印加される。
図７において、図６の場合と同様に、ワード線電圧Ｖｗｌによって選択されたメモリセルＭＣのソース線ＳＬに、図５のビット線電圧Ｖｂｌと同様のランプ波形状のライト信号（ソース線電圧Ｖｓｌ）が印加されることで、ＡＰライト動作が行われる。この際に、ライト信号（Ｖｓｌ）が、当該メモリセルＭＣのＡＰライト閾値電圧ＶｔＡＰに到達すると、記憶素子ＭＥは、Ｐ状態（低抵抗状態）からＡＰ状態（高抵抗状態）に変化する。
そして、このような低抵抗状態から高抵抗状態への状態変化に応じて、メモリセル電流（ひいてはソース線電流Ｉｓｌ）は、急激に減少する。状態監視回路ＳＭＮは、このソース線電流Ｉｓｌの急激な減少を検出することで、Ｐ状態からＡＰ状態への状態変化が生じたことを検出し、検出信号ＳＤＥＴを出力する。ライト停止回路ＳＴＰＣは、この検出信号ＳＤＥＴに応じて、停止信号ＳＴＰを用いてライト信号（Ｖｓｌ）の印加を停止させる。
このようなライト動作方式を用いることで、各メモリセルＭＣは、Ｐ状態（またはＡＰ状態）へ変化する個々のタイミングでライト信号の印加が行われなくなる。これにより、図３で述べたように、Ｐライト閾値電圧ＶｔＰ（またはＡＰライト閾値電圧ＶｔＡＰ）にばらつき成分ΔＶｗｔが存在する場合であっても、各メモリセルＭＣに印加されるストレスを低減（理想的には、ほぼゼロ）にすることができる。その結果、エンデュランスを高めることが可能になる。
また、非特許文献１のような複数回のライト動作を行わずに、１回のライト動作で済むため、ライト時間を短縮することが可能である。さらに、図４に示したように、ランプ信号生成回路（基準信号生成回路）ＲＭＰＧを、複数のライト回路ＷＴＣ１～ＷＴＣｋ内のライトドライバＷＴＤａで共通化することで、回路面積の増大を抑制することができる。図４の例では、ライトドライバＷＴＤａ内にクランプ用ＭＯＳトランジスタＭｃｌｐを設けることで、このような共通化を実現している。
《状態監視回路の詳細》
図８は、図４において、Ｐライト動作用の状態監視回路の構成例を示す回路図である。図９は、図８の状態監視回路の動作例を示す波形図である。図８に示す状態監視回路ＳＭＮａは、抵抗素子Ｒｄｅｔと、微分回路ＤＦＣと、コンパレータＣＭＰ１とを備える。抵抗素子Ｒｄｅｔは、図４のライトドライバＷＴＤａからの検出用ビット線電流Ｉｂｌ’を検出電圧値に変換する。
微分回路ＤＦＣは、ライト信号（Ｖｂｌ）の印加時間の中で、抵抗素子Ｒｄｅｔからの検出電圧値（すなわち、検出用ビット線電流Ｉｂｌ’、ひいては記憶素子ＭＥに流れるメモリセル電流）の変化率を検出する。具体的には、微分回路ＤＦＣは、負帰還回路を構成する帰還用抵抗素子ＲｆおよびアンプＡＭＰと、当該負帰還回路の（－）入力に挿入される入力用容量素子Ｃｉｎとを備える。
図９に示されるように、検出用ビット線電流Ｉｂｌ’の変化率がゼロの場合、微分回路ＤＦＣの出力信号（電圧信号）ＤＦＯ１は、アンプＡＭＰの（＋）入力に印加されるリファレンス電圧Ｖｒｆ１に等しくなる。一方、ライト信号（Ｖｂｌ）の印加が開始されると、検出用ビット線電流Ｉｂｌ’は一定の変化率で増加し、この変化率は、負帰還回路の（－）入力に反映される。このため、微分回路ＤＦＣの出力信号ＤＦＯ１は、リファレンス電圧Ｖｒｆ１よりも低い一定値となる。
その後、ＡＰ状態からＰ状態への状態変化が生じると、検出用ビット線電流Ｉｂｌ’の変化率が上昇し、これに伴い、微分回路ＤＦＣの出力信号ＤＦＯ１は、一定値から更に低い電圧に変化する。コンパレータＣＭＰ１は、出力信号ＤＦＯ１を（－）入力、リファレンス電圧Ｖｒｆ１よりも低いリファレンス電圧Ｖｒｆ２を（＋）入力として比較動作を行う。これにより、コンパレータＣＭＰ１は、出力信号ＤＦＯ１が一定値から更に低い電圧に変化したことを、リファレンス電圧Ｖｒｆ２を用いて検出し、検出信号ＳＤＥＴ１を出力する。言い換えれば、コンパレータＣＭＰ１は、検出用ビット線電流Ｉｂｌ’（ひいてはメモリセル電流）の変化率の変化を検出する。
図１０は、図４において、ＡＰライト動作用の状態監視回路の構成例を示す回路図である。図１１は、図１０の状態監視回路の動作例を示す波形図である。図１０に示す状態監視回路ＳＭＮｂは、図８の場合と同様の抵抗素子Ｒｄｅｔおよび微分回路ＤＦＣと、図８とは入力極性が異なるコンパレータＣＭＰ２とを備える。ただし、抵抗素子Ｒｄｅｔは、図８の場合と異なり、ライトドライバＷＴＤａからの検出用ソース線電流Ｉｓｌ’を検出電圧値に変換する。
図１１において、ライト信号（Ｖｓｌ）の印加が開始されると、検出用ソース線電流Ｉｓｌ’は一定の変化率で増加する。このため、図９の場合と同様に、微分回路ＤＦＣの出力信号（電圧信号）ＤＦＯ２は、リファレンス電圧Ｖｒｆ１よりも低い一定値となる。その後、Ｐ状態からＡＰ状態への状態変化が生じると、検出用ソース線電流Ｉｓｌ’の変化率が低下し、これに伴い、微分回路ＤＦＣの出力信号ＤＦＯ２は、一定値から高い電圧に変化する。
コンパレータＣＭＰ２は、図８の場合とは逆に、出力信号ＤＦＯ２を（＋）入力、リファレンス電圧Ｖｒｆ１よりも高いリファレンス電圧Ｖｒｆ３を（－）入力として比較動作を行う。これにより、コンパレータＣＭＰ２は、出力信号ＤＦＯ２が一定値から高い電圧に変化したことを、リファレンス電圧Ｖｒｆ３を用いて検出し、検出信号ＳＤＥＴ２を出力する。言い換えれば、コンパレータＣＭＰ２は、検出用ソース線電流Ｉｓｌ’（ひいてはメモリセル電流）の変化率の変化を検出する。
《ライト回路回りの詳細（変形例）》
図１２は、図４を変形したライト回路周りの主要部の詳細な構成例を示す回路図である。図１３は、図１２における状態監視回路の構成例を示す回路図である。図１２では、図４の構成例と比較して、複数のライト回路ＷＴＣ１～ＷＴＣｋのそれぞれ（代表的にＷＴＣ１）の中に、セレクタＳＥＬａ，ＳＥＬｂが追加されている。セレクタＳＥＬａ，ＳＥＬｂは、ライトドライバＷＴＤａからのライト信号をビット線ＢＬまたはソース線ＳＬのいずれに印加するかを選択する。
具体的には、Ｐライトイネーブル信号ＰＷＥが“１”レベルの場合、ライトドライバＷＴＤａからのライト信号は、セレクタＳＥＬｂを介してグローバルビット線ＧＢＬ１（ひいてはライト対象のビット線ＢＬ）に印加される。この際に、グローバルソース線ＧＳＬ１（ひいてはライト対象のソース線ＳＬ）には、セレクタＳＥＬａを介して接地電源電圧ＧＮＤが印加される。
一方、Ｐライトイネーブル信号ＰＷＥが“０”レベルの場合、ライトドライバＷＴＤａからのライト信号は、セレクタＳＥＬａを介してグローバルソース線ＧＳＬ１（ひいてはライト対象のソース線ＳＬ）に印加される。この際に、グローバルビット線ＧＢＬ１（ひいてはライト対象のビット線ＢＬ）には、セレクタＳＥＬｂを介して接地電源電圧ＧＮＤが印加される。
このようなセレクタＳＥＬａ，ＳＥＬｂを設けることで、ライトドライバＷＴＤａは、ライト信号を、ソース線ＳＬを基準としてビット線ＢＬに、または、ビット線ＢＬを基準としてソース線ＳＬに選択的に印加することが可能になる。すなわち、Ｐライト動作とＡＰライト動作とで、ライトドライバＷＴＤａを共通化することができる。その結果、回路面積の増大を抑制することが可能になる。
なお、図３に示したように、Ｐライト動作とＡＰライト動作では、通常、Ｐライト動作の方が高いライト電圧Ｖｗｔが必要とされ得る。この場合、図１２のランプ信号生成回路ＲＭＰＧをＰライト動作に合わせて設計し、それをＡＰライト動作でも用いればよい。ただし、場合によっては、Ｐライト動作とＡＰライト動作とで、それぞれに最適なランプ信号生成回路を設け、各ライト回路ＷＴＣ１～ＷＴＣｋが、Ｐライト動作かＡＰライト動作かに応じて、使用するランプ信号生成回路を選択できるように構成してもよい。
図１３に示す状態監視回路ＳＭＮｃは、図８（または図１０）の場合と同様の抵抗素子Ｒｄｅｔおよび微分回路ＤＦＣに加えて、セレクタＳＥＬｃ，ＳＥＬｄと、コンパレータＣＭＰとを備える。セレクタＳＥＬｃ，ＳＥＬｄは、微分回路ＤＦＣの出力信号ＤＦＯを、Ｐライトイネーブル信号ＰＷＥに応じてコンパレータＣＭＰの（＋）入力または（－）入力の一方に伝送する。
また、セレクタＳＥＬｃ，ＳＥＬｄは、Ｐライトイネーブル信号ＰＷＥに応じてコンパレータＣＭＰの（＋）入力または（－）入力の他方にリファレンス電圧（Ｖｒｆ２またはＶｒｆ３）を伝送する。その結果、コンパレータＣＭＰは、Ｐライトイネーブル信号ＰＷＥが“１”レベルの場合には、図８のコンパレータＣＭＰ１と等価になり、Ｐライトイネーブル信号ＰＷＥが“０”レベルの場合には、図１０のコンパレータＣＭＰ２と等価になる。
このようなセレクタＳＥＬｃ，ＳＥＬｄを設けることで、状態監視回路ＳＭＮｃは、ライト信号の印加時間の中で記憶素子ＭＥの抵抗状態を監視し、Ｐ状態（低抵抗状態）およびＡＰ状態（高抵抗状態）の一方から他方への状態変化を検出した際に検出信号ＳＤＥＴｃを出力することが可能になる。すなわち、Ｐライト動作とＡＰライト動作とで、抵抗素子Ｒｄｅｔ、微分回路ＤＦＣおよびコンパレータＣＭＰを共通化することができる。その結果、回路面積の増大を抑制することが可能になる。
《基準信号生成回路の変形例》
図１４および図１５は、図４における基準信号回路の変形例を説明する模式図である。図４の示したランプ信号生成回路（基準信号回路）ＲＭＰＧは、基準信号として時間と共に単調増加するランプ信号Ｖｒｍｐを生成した。ただし、基準信号は、このようなランプ信号Ｖｒｍｐに限らない。
例えば、図１４のケース１～ケース３に示されるように、複数のメモリセルＭＣのＰライト閾値電圧ＶｔＰに、偏った分布が生じる場合がある。分布に偏りが無いケース２を基準として、ケース１ではＰライト閾値電圧ＶｔＰが高い側に分布が偏っており、ケース３ではＰライト閾値電圧ＶｔＰが低い側に分布が偏っている。
例えば、ケース２の場合には、ランプ信号Ｖｒｍｐを用いればよい。一方、ケース１の場合には、例えば、時間ｔと共にｅを底とする指数関数“ｅｔ”で増加するような基準信号を用いてもよい。また、ケース３の場合には、例えば、時間ｔと共に“１－ｅ－ｔ”で増加するような基準信号を用いてもよい。
図１５には、基準信号回路を構成する各種回路方式が示される。図１５のタイプ１は、容量素子Ｃを電流源ＣＳからの定電流で充電する方式である。この場合、ランプ波形状の基準信号（電圧信号）Ｖｏが得られる。図１５のタイプ２は、ＲＣ回路で容量素子Ｃを充電する方式である。この場合、時間ｔと共に“１－ｅ－ｔ”で増加するような基準信号（電圧信号）Ｖｏが得られる。図１５のタイプ３は、容量素子Ｃを、定電圧で充電する方式である。この場合、時間ｔと共に“１－ｅ－ｔ”で増加するような基準信号（電流信号）Ｉｏが得られる。
《実施の形態１の主要な効果》
以上、実施の形態１の半導体装置を用いることで、代表的には、ＭＲＡＭ（特にＳＴＴ－ＭＲＡＭ）におけるエンデュランスを高めることが可能になる。また、ライト時間の増大を抑制しつつ、エンデュランスを高めることが可能になる。
（実施の形態２）
前述した実施の形態１では、図８等に示したように、微分回路ＤＦＣを用いて状態変化を検出した。一方、図２のメモリユニットＭＥＭＵを大容量化する場合、例えば、ワード線ＷＬの本数（ｎ）が増加し、これに応じて、ビット線ＢＬおよびソース線ＳＬの寄生抵抗・寄生容量も増加し得る。その結果、状態変化に伴う波形が鈍化し、微分回路ＤＦＣの検出精度が低下する恐れがある。その対策として、例えば、図８の微分回路ＤＦＣの応答性を高める（具体的にはアンプＡＭＰの駆動能力を高める）ことが考えられる。ただし、この場合、消費電力の増加が生じ得る。そこで、以下の実施の形態２の方式を用いることが有益となる。
《状態監視回路の詳細》
図１６は、本発明の実施の形態２による半導体装置において、図４における状態監視回路のＰライト動作用の構成例を示す回路図である。図１７は、図１６の状態監視回路の動作例を示す波形図である。図１６に示す状態監視回路ＳＭＮｄは、比較用電流源ＣＣＳと、コンパレータＣＭＰ３とを備える。比較用電流源ＣＣＳは、予め定めた一定の比較用電流Ｉｃｐを生成する。
具体的には、比較用電流Ｉｃｐは、図１７の状態変化時におけるＡＰ状態での検出用ビット線電流Ｉｂｌ’と、Ｐ状態での検出用ビット線電流Ｉｂｌ’の中間電流に定められる。この状態変化時におけるメモリセル電圧は、例えば、ティピカルのメモリセルＭＣ（Ｔ）におけるＰライト閾値電圧ＶｔＰであると仮定する。この場合、ＡＰ状態での電流（Ｉｂｌ’）は、ティピカルのＰライト閾値電圧ＶｔＰと、ＡＰ状態での既知の抵抗値（Ｒａｐ’）とに基づいて、“ＶｔＰ／Ｒａｐ’”で定められる。同様に、Ｐ状態での電流（Ｉｂｌ’）は、ティピカルのＰライト閾値電圧ＶｔＰと、Ｐ状態での既知の抵抗値（Ｒｐ’）とに基づいて、“ＶｔＰ／Ｒｐ’”で定められる。
コンパレータＣＭＰ３は、検出用ビット線電流Ｉｂｌ’から比較用電流Ｉｃｐを減算した電流を（＋）入力に受け、当該電流（すなわち充電電流または放電電流）により定まる電圧ＩＮｃｐ３と、（－）入力に印加されるリファレンス電圧Ｖｒｆ４とを比較する。これにより、コンパレータＣＭＰ３は、図１７に示されるように、ライト信号の印加時間の中で、検出用ビット線電流Ｉｂｌ’（ひいてはメモリセル電流）が比較用電流Ｉｃｐを超えた際（すなわち、充電電流となった際）に検出信号ＳＤＥＴ３を出力する。
このように、実施の形態２では、実施の形態１における微分回路ＤＦＣを用いたＡＣ的な検出方式と異なり、ＤＣ的な検出方式を用いるため、状態変化の検出精度を高めることが可能になる。また、微分回路ＤＦＣが不要となるため、回路面積を低減でき、消費電力も低減できる。さらに、メモリユニットＭＥＭＵの大容量化にも対応可能である。
図１８は、図１６の状態監視回路をＡＰライト動作に適用した場合の動作例を示す波形図である。この場合、比較用電流Ｉｃｐは、図１６の場合と同様に、状態変化時におけるＡＰ状態での電流（Ｉｓｌ’）と、Ｐ状態での電流（Ｉｓｌ’）の中間電流に定められる。ただし、ＡＰ状態およびＰ状態での各電流値（Ｉｓｌ’）は、図１６の場合と異なり、例えば、ティピカルのＰライト閾値電圧ＶｔＰの代わりにティピカルのＡＰライト閾値電圧ＶｔＡＰに基づいて定められる。
また、コンパレータＣＭＰ３は、図１６の場合と同様に、検出用ソース線電流Ｉｓｌ’から比較用電流Ｉｃｐを減算した電流を（＋）入力に受け、当該電流（すなわち充電電流または放電電流）に伴う電圧ＩＮｃｐ３と、（－）入力に印加されるリファレンス電圧Ｖｒｆ４とを比較する。ただし、図１８に示されるように、ＡＰライト動作時には、図１７のＰライト動作時と異なり、時間と共に増加している検出用ソース線電流Ｉｓｌ’が急減に減少したことを検出する必要がある。このため、単純に検出用ソース線電流Ｉｓｌ’と比較用電流Ｉｃｐとを比較する方式では、状態変化を高精度に検出できない場合がある。
《ライト回路回りの詳細》
図１９は、本発明の実施の形態２による半導体装置において、図２Ａにおけるライト回路周りの主要部の詳細な構成例を示す回路図である。図２０は、図１９のライト回路のＡＰライト動作時の動作例を示す波形図である。図１８で述べたような問題を解決するため、図１９に示すライト回路は、Ｐ状態（低抵抗状態）からＡＰ状態（高抵抗状態）へのライト信号として電流信号を用いる。すなわち、Ｐライト動作時には、図４のライトドライバＷＴＤａを用いて、電圧信号であるライト信号の印加が行われる。一方、ＡＰライト動作時には、図１９の構成例を用いて、電流信号であるライト信号の印加が行われる。
図１９には、複数のライト回路ＷＴＣ１～ＷＴＣｋと、バイアス信号生成回路ＶＢＳＧとが示される。複数のライト回路ＷＴＣ１～ＷＴＣｋは、それぞれ、図２Ａにおける複数のリードライト回路ＲＷＣ１～ＲＷＣｋ内に設けられる。バイアス信号生成回路ＶＢＳＧは、複数のライト回路ＷＴＣ１～ＷＴＣｋに対して共通に設けられる。詳細は後述するが、バイアス信号生成回路ＶＢＳＧは、図４に示したランプ信号生成回路ＲＭＰＧからのランプ信号（基準信号）Ｖｒｍｐを利用して、ランプ信号Ｖｒｍｐとは逆の特性で変化するバイアス信号Ｖｂｓを生成する。
複数のライト回路ＷＴＣ１～ＷＴＣｋのそれぞれ（代表的にＷＴＣ１）は、ライトドライバＷＴＤｂと、状態監視回路ＳＭＮｅと、ライト停止回路ＳＴＰＣとを備える。ライトドライバＷＴＤｂは、ランプ信号（基準信号）Ｖｒｍｐに比例するライト信号（この例では電流信号）を、ビット線ＢＬを基準としてソース線ＳＬに印加する。具体的には、ライトドライバＷＴＤｂは、電流源用ＭＯＳトランジスタＭｃｓと、スイッチ用ＭＯＳトランジスタＭｓｗとを備える。
電流源用ＭＯＳトランジスタＭｃｓは、例えば、可変電流源として機能するｐＭＯＳトランジスタであり、ゲートにバイアス信号生成回路ＶＢＳＧからのバイアス信号Ｖｂｓが入力され、ドレインからライト信号（電流信号）となるソース線電流Ｉｓｌを出力する。当該ライト信号（ソース線電流Ｉｓｌ）は、グローバルソース線ＧＳＬ１を介してライト対象のソース線ＳＬに印加される。なお、この際に、図示は省略するが、当該ソース線ＳＬと対をなすビット線ＢＬには、接地電源電圧ＧＮＤが印加される。
スイッチ用ＭＯＳトランジスタＭｓｗは、例えば、ｐＭＯＳトランジスタであり、電流源用ＭＯＳトランジスタＭｃｓの電流経路上に挿入される。このため、電流源用ＭＯＳトランジスタＭｃｓは、スイッチ用ＭＯＳトランジスタＭｓｗがオンの場合には、ライト信号（Ｉｓｌ）の印加を行うことができる。一方、電流源用ＭＯＳトランジスタＭｃｓは、スイッチ用ＭＯＳトランジスタＭｓｗがオフの場合には、ライト信号（Ｉｓｌ）の印加を停止する。スイッチ用ＭＯＳトランジスタＭｓｗのオン・オフは、図４の場合と同様に、ライト停止回路ＳＴＰＣからの停止信号ＳＴＰで制御される。
状態監視回路ＳＭＮｅは、比較用電圧源ＣＶＳと、コンパレータＣＭＰ４とを備える。比較用電圧源ＣＶＳは、予め定めた一定の比較用電圧Ｖｃｐを生成する。比較用電圧Ｖｃｐは、図２０の状態変化時におけるＡＰ状態でのソース線電圧Ｖｓｌと、Ｐ状態でのソース線電圧Ｖｓｌの中間電圧に定められる。この際に、例えば、ＡＰ状態での電圧（Ｖｓｌ）は、ティピカルのＡＰライト閾値電圧（｜ＶｔＡＰ｜）であると仮定し、Ｐ状態での電圧（Ｖｓｌ）は、ティピカルのＰライト閾値電圧ＶｔＰであると仮定する。
コンパレータＣＭＰ４は、ライト信号（Ｉｓｌ）の印加時間の中で、ソース線電圧Ｖｓｌ（ひいては記憶素子ＭＥに生じたメモリセル電圧）が比較用電圧Ｖｃｐを超えた際に検出信号ＳＤＥＴ４を出力する。ライト停止回路ＳＴＰＣは、状態監視回路ＳＭＮｅからの検出信号ＳＤＥＴ４に応じて、停止信号ＳＴＰを用いてスイッチ用ＭＯＳトランジスタＭｓｗをオフに制御する。これによって、ライト停止回路ＳＴＰＣは、ライトドライバＷＴＤｂにおけるライト信号（Ｉｓｌ）の印加を停止させる。なお、図１９のスイッチ用ＭＯＳトランジスタＭｓｗは、図４の場合と異なりｐＭＯＳトランジスタであるため、図２０の停止信号ＳＴＰは、図６等とは極性が異なる。
このように、ＡＰライト動作時には、電流信号でライトし、かつメモリセル電圧を検出する方式を用いることで、図２０に示されるように、検出対象となるメモリセル電圧（ソース線電圧Ｖｓｌ）は、図１７のメモリセル電流（検出用ビット線電流Ｉｂｌ’）と同様に、状態変化時に急激に増加する波形形状となる。その結果、ＡＰライト動作においても、状態変化を高精度に検出可能になる。
なお、このように、Ｐライト動作とＡＰライト動作とで、ライト方式および検出方式を切り替える場合、ライト回路ＷＴＣ１～ＷＴＣｋを、例えば、図１２に示したようなセレクタＳＥＬa，ＳＥＬｂを用いて構成すればよい。具体的には、セレクタＳＥＬｂの“１”入力の先に、図４のライトドライバＷＴＤａおよび図１６の状態監視回路ＳＭＮｄ等を接続し、セレクタＳＥＬａの“０”入力の先に、図１９のライトドライバＷＴＤｂおよび状態監視回路ＳＭＮｅ等を接続すればよい。
図２１は、図１９におけるバイアス信号生成回路の構成例を示す回路図である。図２２は、図２１のバイアス信号生成回路の動作例を示す波形図である。図２１に示すバイアス信号生成回路ＶＢＳＧは、図４に示したランプ信号生成回路ＲＭＰＧと、ｎＭＯＳトランジスタＭＮ６と、ｐＭＯＳトランジスタＭＰ６とを備える。ｎＭＯＳトランジスタＭＮ６は、ゲートにランプ信号生成回路ＲＭＰＧからのランプ信号Ｖｒｍｐが入力されることで、ランプ信号Ｖｒｍｐに比例する電流Ｉ６を流す。ｐＭＯＳトランジスタＭＰ６は、ダイオード接続で構成され、この電流Ｉ６をバイアス信号（電圧信号）Ｖｂｓに変換する。
その結果、図２２に示されるように、バイアス信号Ｖｂｓは、ランプ信号Ｖｒｍｐとは逆の特性で変化する。すなわち、バイアス信号Ｖｂｓは、時間と共に振幅が減少する。また、図１９の電流源用ＭＯＳトランジスタＭｃｓは、ｐＭＯＳトランジスタＭＰ６とカレントミラー回路を構成するため、ランプ信号Ｖｒｍｐに比例する（すなわち時間と共に増加する）ライト信号（ソース線電流Ｉｓｌ）を生成し、グローバルソース線ＧＳＬ１に印加することになる。
このように、バイアス信号生成回路ＶＢＳＧを、ランプ信号生成回路ＲＭＰＧを利用する形で構成することで、回路面積の増大を抑制することができる。また、バイアス信号生成回路ＶＢＳＧを、複数のライト回路ＷＴＣ１～ＷＴＣｋ内のライトドライバＷＴＤｂで共通化することで、回路面積の増大を抑制することができる。図１９の例では、ライトドライバＷＴＤｂ内に電流源用ＭＯＳトランジスタＭｃｓを設けることで、このような共通化を実現している。
《実施の形態２の主要な効果》
以上、実施の形態２の半導体装置を用いることで、実施の形態１の場合と同様の効果が得られる。また、実施の形態１と比較して、微分回路を用いる必要がないため、回路面積を低減できる。さらに、ＤＣ的な方式で状態変化を検出するため、メモリユニットＭＥＭＵの大容量化への対応が容易となる。
（実施の形態３）
実施の形態２の方式は、Ｐライト閾値電圧ＶｔＰおよびＡＰライト閾値電圧ＶｔＡＰのばらつきがある程度小さい場合には有益である。一方、このばらつきが大きくなると、図１６における比較用電流Ｉｃｐや、図１９における比較用電圧Ｖｃｐを最適値に設定することが困難となる恐れがある。
例えば、図１６における比較用電流Ｉｃｐの値をベストのメモリセルＭＣ（Ｂ）に合わせて低めに設定すると、ワーストのメモリセルＭＣ（Ｗ）において、状態変化が生じる前にライト信号の印加が停止され得る。逆に、比較用電流Ｉｃｐの値をワーストのメモリセルＭＣ（Ｗ）に合わせて高めに設定すると、ベストのメモリセルＭＣ（Ｂ）において、状態変化後のある程度の時間でストレスが印加され得る。そこで、以下の実施の形態３の方式を用いることが有益となる。
《ライト動作のシーケンス》
図２３は、本発明の実施の形態３による半導体装置において、Ｐライト動作時のシーケンスの一例を説明する概略図である。半導体装置の構成は、実施の形態２で述べた構成とほぼ同様である。ただし、図１６における比較用電流源ＣＣＳは、図２３に示されるように、比較用電流Ｉｃｐとして、比較用電流ＩｃｐＡと、比較用電流ＩｃｐＡよりも大きい比較用電流ＩｃｐＢとを生成する。
また、ライト回路ＷＴＣ１～ＷＴＣｋのそれぞれは、図４に示したライトドライバＷＴＤａを用いて、ライト信号（ビット線電圧Ｖｂｌ）の印加を２回行う。さらに、図２Ａのシーケンス制御回路ＳＱＣＴＬは、１回目のライト信号（Ｖｂｌ）の印加時間Ｔｐ１の前の時間Ｔｖ１に加えて、当該印加時間Ｔｐ１の後の時間Ｔｖ２でも、ベリファイ回路（ＲＤＣ，ＰＬＴ）にベリファイ動作を行わせる。
時間Ｔｖ１において、各ライト回路ＷＴＣ１～ＷＴＣｋ内のベリファイ回路（ＲＤＣ，ＰＬＴ）は、Ｐライト動作の対象であると判定した場合に、ライトイネーブル信号ＷＥＮをアサートする。具体的には、ベリファイ回路は、ライトデータＤＩがＰ状態に対応し、かつ、ライト対象のメモリセルＭＣがＡＰ状態を保持している場合に、Ｐライト動作の対象であると判定する。
Ｐライト動作の対象であるライト回路ＷＴＣは、ライトドライバＷＴＤａを用いて１回目のライト信号（Ｖｂｌ）の印加を行う。当該ライト回路ＷＴＣ内の状態監視回路（図１６のＳＭＮｄ）は、当該１回目のライト信号（Ｖｂｌ）の印加時間Ｔｐ１の中で、コンパレータＣＭＰ３に、検出用ビット線電流Ｉｂｌ’（ひいてはメモリセル電流）と比較用電流ＩｃｐＡとの比較を行わせる。この際に、状態監視回路ＳＭＮｄは、比較用電流源ＣＣＳに比較用電流ＩｃｐＡを生成させる。比較用電流ＩｃｐＡは、例えば、ベストのメモリセルＭＣ（Ｂ）とティピカルのメモリセル（Ｔ）の中間に分布されるメモリセルＭＣの特性に基づいて定められる。
続いて、時間Ｔｖ２において、ベリファイ回路（ＲＤＣ，ＰＬＴ）は、１回目のライト信号（Ｖｂｌ）を印加したメモリセルＭＣからのリードデータとライトデータＤＩとの一致・不一致を判定する。すなわち、ベリファイ回路は、Ｐライト動作が完了したか否かを判定する。その後、Ｐライト動作の対象であるライト回路ＷＴＣは、ベリファイ回路での判定結果が不一致であるメモリセルＭＣのみを対象に、ライトドライバＷＴＤａを用いて２回目のライト信号（Ｖｂｌ）の印加を行う（図２３の印加時間Ｔｐ２）。
すなわち、印加時間Ｔｐ２では、Ｐライト動作が完了していないメモリセルＭＣに対応するライト回路ＷＴＣのみが、２回目のライト信号（Ｖｂｌ）の印加を行う。当該ライト回路ＷＴＣ内の状態監視回路ＳＭＮｄは、印加時間Ｔｐ２の中で、コンパレータＣＭＰ３に、検出用ビット線電流Ｉｂｌ’（メモリセル電流）と比較用電流ＩｃｐＢとの比較を行わせる。この際に、状態監視回路ＳＭＮｄは、比較用電流源ＣＣＳに比較用電流ＩｃｐＢを生成させる。比較用電流ＩｃｐＢは、例えば、ワーストのメモリセルＭＣ（Ｗ）の特性に基づいて定められる。
このようなシーケンスを用いることで、例えば、ベストのメモリセルＭＣ（Ｂ）では、１回目のライト信号（Ｖｂｌ）の印加時に状態変化が検出され、２回目のライト信号（Ｖｂｌ）の印加は行われない。さらに、ベストのメモリセルＭＣ（Ｂ）では、この１回目のライト信号（Ｖｂｌ）の印加時間Ｔｐ１の中で、最も早いタイミングで状態変化が検出され、以降、印加時間Ｔｐ１が終了するまでの時間で、ライト信号（Ｖｂｌ）の印加は行われない。
図２４は、本発明の実施の形態３による半導体装置において、ＡＰライト動作時のシーケンスの一例を説明する概略図である。半導体装置の構成は、実施の形態２で述べた構成とほぼ同様である。ただし、図１９における比較用電圧源ＣＶＳは、図２４に示されるように、比較用電圧Ｖｃｐとして、比較用電圧ＶｃｐＡと、比較用電圧ＶｃｐＡよりも大きい比較用電圧ＶｃｐＢとを生成する。
また、ライト回路ＷＴＣ１～ＷＴＣｋのそれぞれは、図１９に示したライトドライバＷＴＤｂを用いて、ライト信号（ソース線電流Ｉｓｌ）の印加を２回行う。さらに、図２Ａのシーケンス制御回路ＳＱＣＴＬは、図２３の場合と同様に、１回目のライト信号（Ｉｓｌ）の印加時間Ｔａｐ１の前の時間Ｔｖ１に加えて、当該印加時間Ｔａｐ１の後の時間Ｔｖ２でも、ベリファイ回路（ＲＤＣ，ＰＬＴ）にベリファイ動作を行わせる。
動作に関しては、図２３の場合と同様である。簡単に説明すると、時間Ｔｖ１において、ベリファイ回路（ＲＤＣ，ＰＬＴ）は、ＡＰライト動作の対象であると判定した場合に、ライトイネーブル信号ＷＥＮをアサートする。具体的には、ベリファイ回路は、ライトデータＤＩがＡＰ状態に対応し、かつ、ライト対象のメモリセルＭＣがＰ状態を保持している場合に、ＡＰライト動作の対象であると判定する。
ＡＰライト動作の対象であるライト回路ＷＴＣは、ライトドライバＷＴＤｂを用いて１回目のライト信号（Ｉｓｌ）の印加を行う。状態監視回路（図１９のＳＭＮｅ）は、その印加時間Ｔａｐ１の中で、コンパレータＣＭＰ４に、メモリセル電圧と比較用電圧ＶｃｐＡとの比較を行わせる。続いて、時間Ｔｖ２において、ベリファイ回路は、メモリセルＭＣからのリードデータとライトデータＤＩとの一致・不一致を判定する。
その後、ＡＰライト動作の対象であるライト回路ＷＴＣは、ベリファイ回路での判定結果が不一致であるメモリセルＭＣのみを対象に、ライトドライバＷＴＤｂを用いて２回目のライト信号（Ｉｓｌ）の印加を行う（図２４の印加時間Ｔａｐ２）。状態監視回路ＳＭＮｅは、印加時間Ｔａｐ２の中で、コンパレータＣＭＰ４に、メモリセル電圧と比較用電圧ＶｃｐＢとの比較を行わせる。
《実施の形態３の主要な効果》
以上、実施の形態３の半導体装置を用いることで、実施の形態２の場合と同様の効果が得られる。さらに、このような効果を、メモリセルＭＣの特性ばらつきが大きい場合であっても得ることが可能になる。
（実施の形態４）
実施の形態３の方式では、ライト信号の印加が２回行われるため、ライト時間が増大し得る。また、比較用電流ＩｃｐＡ，ＩｃｐＢおよび比較用電圧ＶｃｐＡ，ＶｃｐＢの定め方によっては、若干のストレスが残存する恐れがある。そこで、以下の実施の形態４の方式を用いることが有益となる。
《状態監視回路の概略動作》
図２５は、本発明の実施の形態４による半導体装置において、状態監視回路のＰライト動作時の動作例を説明する概略図である。図２６は、本発明の実施の形態４による半導体装置において、状態監視回路のＡＰライト動作時の動作例を説明する概略図である。半導体装置の構成は、実施の形態２の場合とほぼ同様である。すなわち、Ｐライト動作時は、図４のライトドライバＷＴＤａと、図１６の状態監視回路ＳＭＮｄが用いられる。また、ＡＰライト動作時は、図１９のライトドライバＷＴＤｂおよび状態監視回路ＳＭＮｅが用いられる。
ただし、図１６の状態監視回路ＳＭＮｄにおいて、比較用電流源ＣＣＳは、図２５に示されるように、時間と共に増加する比較用電流ＩｃｐＣを生成する。そして、図１６のコンパレータＣＭＰ３は、ライト信号（ビット線電圧Ｖｂｌ）の印加時間の中で、検出用ビット線電流Ｉｂｌ’（ひいてはメモリセル電流）が当該比較用電流ＩｃｐＣを超えた際に検出信号ＳＤＥＴ３を出力する。
同様に、図１９の状態監視回路ＳＭＮｅにおいて、比較用電圧源ＣＶＳは、図２６に示されるように、時間と共に増加する比較用電圧ＶｃｐＣを生成する。そして、図１９のコンパレータＣＭＰ４は、ライト信号（ソース線電流Ｉｓｌ）の印加時間の中で、ソース線電圧Ｖｓｌ（ひいてはメモリセル電圧）が当該比較用電圧ＶｃｐＣを超えた際に検出信号ＳＤＥＴ４を出力する。
また、図２５では、図２３の場合と異なり、ベリファイ動作（時間Ｔｖ１）の後に、ライト信号（Ｖｂｌ）の印加が２回ではなく１回行われる（印加時間Ｔｐ１）。この際に、比較用電流ＩｃｐＣは、ライト信号（Ｖｂｌ）に同期して変化する。同様に、図２６では、図２４の場合と異なり、ベリファイ動作（時間Ｔｖ１）の後に、ライト信号（Ｉｓｌ）の印加が２回ではなく１回行われる（印加時間Ｔａｐ１）。この際に、比較用電圧ＶｃｐＣは、ライト信号（Ｉｓｌ）に同期して変化する。
このような状態監視回路を用いると、ライト信号の印加時間Ｔｐ１，Ｔａｐ１で比較用電流ＩｃｐＣおよび比較用電圧ＶｃｐＣを、常時、最適値に保つことができる。これにより、実施の形態３の場合のように、複数の比較用電流ＩｃｐＡ，ＩｃｐＢおよび比較用電圧ＶｃｐＡ，ＶｃｐＢを用いる必要がなく、また、ライト信号の印加を複数回行う必要もない。その結果、エンデュランスを高めつつ、ライト時間を短縮できる。
《比較用電流源および比較用電圧源の詳細》
図２７は、図２５のＰライト動作において、比較用電流源周りの詳細な構成例を示す回路図である。図２７には、ＡＰ電流生成回路ＩＡＰＧと、電流加算回路ＩＡＤＤと、リターン回路ＲＴＣとが示される。ＡＰ電流生成回路ＩＡＰＧは、レプリカ用抵抗素子ＲａｐＲと、レプリカ用トランジスタＭｃｌｐＲと、レプリカ用カレントミラー回路（ＭＰ１１，ＭＰ１２）とを備える。レプリカ用抵抗素子ＲａｐＲは、ＡＰ状態の記憶素子ＭＥのレプリカとして機能し、ＡＰ状態での抵抗値（既知）を有する。
レプリカ用トランジスタＭｃｌｐＲおよびレプリカ用カレントミラー回路（ＭＰ１１，ＭＰ１２）は、それぞれ、図４におけるクランプ用ＭＯＳトランジスタＭｃｌｐおよびカレントミラー回路（ＭＰ１，ＭＰ２）のレプリカとして機能する。これにより、レプリカ用カレントミラー回路（ＭＰ１１，ＭＰ１２）は、レプリカ用抵抗素子ＲａｐＲに流れる電流を、ＡＰ電流Ｉａｐとして出力する。
電流加算回路ＩＡＤＤは、オフセット電流ΔＩ１を生成するオフセット電流源ＯＣＳ１を備える。電流加算回路ＩＡＤＤは、ＡＰ電流生成回路ＩＡＰＧからのＡＰ電流Ｉａｐにオフセット電流ΔＩ１を加算する。リターン回路ＲＴＣは、ｎＭＯＳトランジスタＭＮ１１を備える。ｎＭＯＳトランジスタＭＮ１１は、比較用電流源ＣＣＳを構成するｎＭＯＳトランジスタＭＮｃとカレントミラー回路を構成する。リターン回路ＲＴＣは、電流加算回路ＩＡＤＤからの電流（Ｉａｐ＋ΔＩ１）を、比較用電流ＩｃｐＣとして比較用電流源ＣＣＳに折り返す。これにより、比較用電流ＩｃｐＣは、図２５に示されるように、ＡＰ状態の記憶素子ＭＥに流れるメモリセル電流よりも、オフセット電流ΔＩだけ高い値に設定される。
図２８は、図２６のＡＰライト動作において、比較用電圧源の詳細な構成例を示す回路図である。図２８に示す比較用電圧源ＣＶＳは、レプリカ用トランジスタＭＰ１３と、オフセット電流源ＯＣＳ２と、レプリカ用抵抗素子ＲｐＲとを備える。レプリカ用抵抗素子ＲｐＲは、Ｐ状態の記憶素子ＭＥのレプリカとして機能し、Ｐ状態での抵抗値（既知）を有する。
レプリカ用トランジスタＭＰ１３は、図１９の電流源用ＭＯＳトランジスタＭｃｓのレプリカとして機能し、レプリカ用抵抗素子ＲｐＲにＰ電流Ｉｐを流す。オフセット電流源ＯＣＳ２は、レプリカ用抵抗素子ＲｐＲに、Ｐ電流Ｉｐに加算する形でオフセット電流ΔＩ２を流す。これにより、レプリカ用抵抗素子ＲｐＲには、比較用電圧ＶｃｐＣが生成される。比較用電圧ＶｃｐＣは、図２６に示されるように、Ｐ状態の記憶素子ＭＥで生じるメモリセル電圧よりも、オフセット電流ΔＩ２に基づくオフセット電圧（ΔＩ２×ＲｐＲ）だけ高い値に設定される。
なお、このような構成を用いると、ＡＰ電流Ｉａｐとオフセット電流ΔＩ１の加算比率（またはＰ電流Ｉｐとオフセット電流ΔＩ２の加算比率）によって、比較用電流ＩｃｐＣ（または比較用電圧ＶｃｐＣ）の傾きを容易に調整することも可能である。例えば、傾きを小さくしたい場合には、オフセット電流ΔＩ１を増やし、ＡＰ電流Ｉａｐを減らせばよい。具体的には、例えば、オフセット電流源ＯＣＳ１を構成するトランジスタのサイズ調整や、ｐＭＯＳトランジスタＭＰ１２のサイズ調整（カレントミラー比の調整）等を行えばよい。
また、ここでは、レプリカ用抵抗素子ＲａｐＲ，ＲｐＲを設けたが、これに対して、さらに、図２ＡのカラムセレクタＣＳＥＬや、図２Ｂの選択トランジスタＳＴ等の各レプリカを追加してもよい。これにより、レプリカとしての精度（ひいては、比較用電流ＩｃｐＣおよび比較用電圧ＶｃｐＣの精度）をより高めることが可能になる。
《実施の形態４の主要な効果》
以上、実施の形態４の半導体装置を用いることで、実施の形態３の場合と同様の効果が得られる。さらに、実施の形態３の場合と比較して、ライト時間を短縮することが可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＬ ビット線
ＣＣＳ 比較用電流源
ＣＭＰ コンパレータ
ＣＶＳ 比較用電圧源
ＤＥＶ 半導体装置
ＭＣ メモリセル
ＭＥ 記憶素子
ＭＥＭＵ メモリユニット
Ｍｃｌｐ クランプ用ＭＯＳトランジスタ
Ｍｃｓ 電流源用ＭＯＳトランジスタ
ＲＭＰＧ ランプ信号生成回路（基準信号生成回路）
ＳＥＬ セレクタ
ＳＬ ソース線
ＳＭＮ 状態監視回路
ＳＴ 選択トランジスタ
ＳＴＰＣ ライト停止回路
ＷＬ ワード線
ＷＴＣ ライト回路
ＷＴＤ ライトドライバ

Claims (10)

  1. メモリユニットを有する半導体装置であって、
    前記メモリユニットは、
    ワード線と、
    前記ワード線に交差して配置されるビット線と、
    前記ビット線に並んで配置されるソース線と、
    前記ワード線と、前記ビット線または前記ソース線との交点に配置されるメモリセルと、
    前記メモリセルに外部からのライトデータをライトするライト回路と、
    基準信号生成回路と、
    を有し、
    前記メモリセルは、
    前記ビット線に接続され、ＭＴＪ（Magnetic Tunnel Junction）を構成要素として低抵抗状態か高抵抗状態かによって異なるデータを記憶する記憶素子と、
    前記ソース線と前記記憶素子との間に接続され、前記ワード線によってオン・オフが制御される選択トランジスタと、
    を有し、
    前記基準信号生成回路は、時間と共に振幅が増加する基準信号を生成し、
    前記ライト回路は、
    前記基準信号に比例するライト信号を、前記ソース線を基準として前記ビット線に、または、前記ビット線を基準として前記ソース線に印加するライトドライバと、
    前記ライト信号の印加時間の中で前記記憶素子の抵抗状態を監視し、前記低抵抗状態および前記高抵抗状態の一方から他方への状態変化を検出した際に検出信号を出力する状態監視回路と、
    前記検出信号に応じて、前記ライトドライバにおける前記ライト信号の印加を停止させるライト停止回路と、
    を有し、
    前記高抵抗状態から前記低抵抗状態への前記ライト信号は、電圧信号であり、
    前記状態監視回路は、
    予め定めた一定の比較用電流を生成する比較用電流源と、
    前記ライト信号の前記印加時間の中で、前記記憶素子に流れるメモリセル電流が前記比較用電流を超えた際に前記検出信号を出力する第１のコンパレータと、
    を有する、
    半導体装置。
  2. 請求項１記載の半導体装置において、
    前記低抵抗状態から前記高抵抗状態への前記ライト信号は、電流信号であり、
    前記状態監視回路は、
    予め定めた一定の比較用電圧を生成する比較用電圧源と、
    前記ライト信号の前記印加時間の中で、前記記憶素子に生じたメモリセル電圧が前記比較用電圧を超えた際に前記検出信号を出力する第２のコンパレータと、
    を有する、
    半導体装置。
  3. 請求項１記載の半導体装置において、
    前記メモリユニットは、更に、前記記憶素子からのリードデータと、前記ライトデータとの一致・不一致を判定するベリファイ回路を有し、
    前記比較用電流源は、前記比較用電流として、第１の比較用電流と、前記第１の比較用電流よりも大きい第２の比較用電流とを生成し、
    前記ライト回路は、前記ライトドライバを用いて、前記高抵抗状態から前記低抵抗状態への前記ライト信号の印加を２回行い、
    前記状態監視回路は、１回目の前記ライト信号の前記印加時間の中で、前記第１のコンパレータに、前記メモリセル電流と前記第１の比較用電流との比較を行わせ、２回目の前記ライト信号の前記印加時間の中で、前記第１のコンパレータに、前記メモリセル電流と前記第２の比較用電流との比較を行わせ、
    前記ベリファイ回路は、前記１回目の前記ライト信号の前記印加時間の後に、前記リードデータと前記ライトデータとの一致・不一致を判定し、
    前記ライト回路は、前記ベリファイ回路での判定結果が不一致である前記メモリセルのみを対象に、前記ライトドライバを用いて前記２回目の前記ライト信号の印加を行う、
    半導体装置。
  4. 請求項２記載の半導体装置において、
    前記メモリユニットは、更に、前記記憶素子からのリードデータと、前記ライトデータとの一致・不一致を判定するベリファイ回路を有し、
    前記比較用電圧源は、前記比較用電圧として、第１の比較用電圧と、前記第１の比較用電圧よりも大きい第２の比較用電圧とを生成し、
    前記ライト回路は、前記ライトドライバを用いて、前記低抵抗状態から前記高抵抗状態への前記ライト信号の印加を２回行い、
    前記状態監視回路は、１回目の前記ライト信号の前記印加時間の中で、前記第１のコンパレータに、前記メモリセル電圧と前記第１の比較用電圧との比較を行わせ、２回目の前記ライト信号の前記印加時間の中で、前記第１のコンパレータに、前記メモリセル電圧と前記第２の比較用電圧との比較を行わせ、
    前記ベリファイ回路は、前記１回目の前記ライト信号の前記印加時間の後に、前記リードデータと前記ライトデータとの一致・不一致を判定し、
    前記ライト回路は、前記ベリファイ回路での判定結果が不一致である前記メモリセルのみを対象に、前記ライトドライバを用いて前記２回目の前記ライト信号の印加を行う、
    半導体装置。
  5. メモリユニットを有する半導体装置であって、
    前記メモリユニットは、
    ワード線と、
    前記ワード線に交差して配置されるビット線と、
    前記ビット線に並んで配置されるソース線と、
    前記ワード線と、前記ビット線または前記ソース線との交点に配置されるメモリセルと、
    前記メモリセルに外部からのライトデータをライトするライト回路と、
    基準信号生成回路と、
    を有し、
    前記メモリセルは、
    前記ビット線に接続され、ＭＴＪ（Magnetic Tunnel Junction）を構成要素として低抵抗状態か高抵抗状態かによって異なるデータを記憶する記憶素子と、
    前記ソース線と前記記憶素子との間に接続され、前記ワード線によってオン・オフが制御される選択トランジスタと、
    を有し、
    前記基準信号生成回路は、時間と共に振幅が増加する基準信号を生成し、
    前記ライト回路は、
    前記基準信号に比例するライト信号を、前記ソース線を基準として前記ビット線に、または、前記ビット線を基準として前記ソース線に印加するライトドライバと、
    前記ライト信号の印加時間の中で前記記憶素子の抵抗状態を監視し、前記低抵抗状態および前記高抵抗状態の一方から他方への状態変化を検出した際に検出信号を出力する状態監視回路と、
    前記検出信号に応じて、前記ライトドライバにおける前記ライト信号の印加を停止させるライト停止回路と、
    を有し、
    前記高抵抗状態から前記低抵抗状態への前記ライト信号は、電圧信号であり、
    前記状態監視回路は、
    時間と共に増加する比較用電流を生成する比較用電流源と、
    前記ライト信号の前記印加時間の中で、前記記憶素子に流れるメモリセル電流が前記比較用電流を超えた際に前記検出信号を出力する第１のコンパレータと、
    を有する、
    半導体装置。
  6. 請求項５記載の半導体装置において、
    前記低抵抗状態から前記高抵抗状態への前記ライト信号は、電流信号であり、
    前記状態監視回路は、
    時間と共に増加する比較用電圧を生成する比較用電圧源と、
    前記ライト信号の前記印加時間の中で、前記記憶素子に生じたメモリセル電圧が前記比較用電圧を超えた際に前記検出信号を出力する第２のコンパレータと、
    を有する、
    半導体装置。
  7. メモリユニットを有する半導体装置であって、
    前記メモリユニットは、
    ワード線と、
    前記ワード線に交差して配置される複数のビット線と、
    前記複数のビット線に並んで配置される複数のソース線と、
    前記ワード線と、前記複数のビット線または前記複数のソース線との交点にそれぞれ配置される複数のメモリセルと、
    前記複数のメモリセルに外部からのライトデータをライトする複数のライト回路と、
    前記複数のライト回路に対して共通に設けられる基準信号生成回路と、
    を有し、
    前記複数のメモリセルのそれぞれは、
    前記ビット線に接続され、ＭＴＪ（Magnetic Tunnel Junction）を構成要素として低抵抗状態か高抵抗状態かによって異なるデータを記憶する記憶素子と、
    前記ソース線と前記記憶素子との間に接続され、前記ワード線によってオン・オフが制御される選択トランジスタと、
    を有し、
    前記基準信号生成回路は、時間と共に振幅が増加する基準信号を生成し、
    前記複数のライト回路のそれぞれは、
    前記基準信号に比例するライト信号を、前記ソース線を基準として前記ビット線に、または、前記ビット線を基準として前記ソース線に印加するライトドライバと、
    前記ライト信号の印加時間の中で前記記憶素子の抵抗状態を監視し、前記低抵抗状態および前記高抵抗状態の一方から他方への状態変化を検出した際に検出信号を出力する状態監視回路と、
    前記検出信号に応じて、前記ライトドライバにおける前記ライト信号の印加を停止させるライト停止回路と、
    を有し、
    前記高抵抗状態から前記低抵抗状態への前記ライト信号は、電圧信号であり、
    前記状態監視回路は、
    予め定めた一定の比較用電流を生成する比較用電流源と、
    前記ライト信号の前記印加時間の中で、前記記憶素子に流れるメモリセル電流が前記比較用電流を超えた際に前記検出信号を出力する第１のコンパレータと、
    を有する、
    半導体装置。
  8. 請求項７記載の半導体装置において、
    前記複数のライト回路のそれぞれは、前記ライト信号を前記ビット線または前記ソース線のいずれに印加するかを選択するセレクタを有する、
    半導体装置。
  9. 請求項７記載の半導体装置において、
    前記ライトドライバは、ゲートに前記基準信号が入力され、ソースから電圧信号となる前記ライト信号を出力するクランプ用ＭＯＳトランジスタを有する、
    半導体装置。
  10. 請求項７記載の半導体装置において、
    前記ライトドライバは、ゲートに前記基準信号とは逆の特性のバイアス信号が入力され、ドレインから電流信号となる前記ライト信号を出力する電流源用ＭＯＳトランジスタを有する、
    半導体装置。
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