WO2007010835A1 - 信号出力回路、シフトレジスタ、出力信号生成方法、表示装置の駆動回路および表示装置 - Google Patents

信号出力回路、シフトレジスタ、出力信号生成方法、表示装置の駆動回路および表示装置 Download PDF

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WO2007010835A1
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signal
output
circuit
input
terminal
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Etsuo Yamamoto
Yuhichiroh Murakami
Eiji Matsuda
Original Assignee
Sharp Kabushiki Kaisha
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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Definitions

  • Signal output circuit shift register, output signal generation method, display device drive circuit, and display device
  • the present invention relates to a shift register provided in a drive circuit of a display device (for example, a liquid crystal display device).
  • a display device for example, a liquid crystal display device.
  • Figure 13 shows the configuration of one block (unit stage) of a conventional shift register.
  • one block SRn of the shift register includes an RS flip-flop (hereinafter referred to as RS-FF) 103a, two selection circuits 105a '106a, an analog switch (hereinafter referred to as ASW) 1 08a And an N-channel MOS transistor 110a and two inverters 112a '113a.
  • the LR line is given a shift direction signal
  • the LRB line is given an inverted signal of the shift direction signal
  • the CK1 line is given a first clock signal
  • the CK2 line is given a second clock.
  • a signal is given.
  • the selection circuit 105a has two analog switches ASW, and has four input terminals p • q'i'j and an output terminal X, where “H” is in p and “L” is in q. If input, input terminal i and output terminal X are connected, and the signal input to i is output from X. On the other hand, if “shi” is entered in p and “H” is entered in q, input terminal j and output terminal X are connected, and the signal input to j is output from X.
  • the selection circuit 106a has four input terminals p'q'i'j and an output terminal Y, and if "H" is input to p and “L” is input to q, the input terminal i is connected to the output terminal Y. The signal input to i is output from Y. On the other hand, if “L” is input to p and “H” is input to q, the input terminal j is connected to the output terminal Y, and the signal input to j is output as Y force.
  • the ASW108a is composed of Pch and Nch transistors, and includes two control terminals g'G and two conduction terminals T'U.
  • the control terminal g has "H” or the control terminal G has "L”. If inserted, the two conductive terminals T'U are connected. Note that, when “H” is input to the gate of the ⁇ -channel MOS transistor 110a, the source and the drain become conductive.
  • the input terminal i of the selection circuit 105a, the input terminal j of the selection circuit 106a, and the node Cn—1 are connected to each other.
  • the input terminal j of the selection circuit 105a, the input terminal i of the selection circuit 106a, and the node Cn + 1 are connected to each other.
  • the input terminal p and the input terminal q of the selection circuit 105a are connected to the LR line and the LRB line, respectively.
  • the input terminal p and the input terminal q of the selection circuit 106a are also connected to the LR line and the LRB line, respectively.
  • the output terminal X of the selection circuit 105a is connected to the set bar input (SB) of the RS—FF103a via the inverter 112a, and the output terminal Y of the selection circuit 106a is connected to the reset (R) of the RS—FF103a.
  • the output (Q) of the RS-FF 103a, the control terminal g of the ASW 108a, and the input of the inverter 113a are connected to each other.
  • the output of the inverter 113a, the control terminal G of the ASW 108a, and the gate of the MOS transistor 110a are connected to each other.
  • the source of the MOS transistor 110a is connected to Vssd (Low potential), and its drain, the node Cn (the output of this block), and the conduction terminal U of the ASW 108a are connected to each other.
  • the conduction terminal T of ASW108a is connected to the CK2 line.
  • the initial bar (INTB) signal is input to INTB of RS-FF103a, and the output Q is initialized.
  • the output Q of RS-FF103a is initialized to “L” by “L” INTB signal.
  • this shift register 1 block SRn (the output power ⁇ H of the left adjacent block t1 to t4 when the output of the right adjacent block becomes "L”) will be described using the timing chart of FIG. It is as follows. During this period, the shift direction signal applied to the LR line is “H” and the LRB line is “L”, and the shift to the right, that is, the left block SRn 1 ⁇ the main block SRn ⁇ the right block SRn + Shift in the order of 1 shall be performed
  • the ASW 108a is turned on (the control terminal g is “H”, the control terminal G is “L”), and the MOS transistor 110a is turned off, so that the node Cn is connected via the conduction terminal TU of the ASW 108a.
  • CK2 line signal “L” is output.
  • the CK2 line becomes “H” thereafter (between tl and t2), “H” is also output to the node Cn.
  • the ASW 108a is turned off (the control terminal g is “L”, the control terminal G is “H”), and the conduction terminal T′U is disconnected.
  • the gate of the N-channel MOS transistor 110a becomes “H” by the inverter 113a, and the source and drain of the MOS transistor 110a are conducted.
  • Vssd (signal “L”) is output to the node Cn.
  • the ASW 108a remains OFF, the conduction terminal T′U is cut off, the MOS transistor 110a remains ON, and Vssd (signal “L”) is also output to the node Cn.
  • the configuration of the entire shift register will be described with reference to FIG. 14 while referring to the configuration of each block. This shift register can be switched left and right in the shift direction.
  • shift register 101 includes block 1... 'Block SRn—1, block SRn, and block SRd (dummy block).
  • the block SRn includes an RS flip-flop (hereinafter referred to as RS-FF) 103a, two selection circuits 1 05a-106a, an analog switch (hereinafter referred to as ASW) 108a, an N-channel MOS transistor 110a, and two Inverters 112a '113a and a DELAY circuit are provided.
  • the block SRn-1 includes an RS flip-flop (hereinafter RS-FF) 103b, two selection circuits 105b * 106b, an analog switch (hereinafter ASW) 108b, and an N-channel MOS transistor 110b. And two inverters 112b'113b.
  • the block SRd (dummy block) includes an RS flip-flop (hereinafter referred to as RS-FF) 103d, two selection circuits 105d '106d, an analog switch (hereinafter referred to as ASW) 108d, and an N-channel MOS transistor 110d. And two inverters 112d ′ and 113d.
  • RS-FF RS flip-flop
  • ASW analog switch
  • the input terminal i of the selection circuit 105b of the block SRn—1, the input terminal j of the selection circuit 106b, and the output Cn—2 (the output of the left block of the block SRn—1) are connected to each other.
  • the input terminal j of b, the input terminal i of the selection circuit 106b, and the output Cn of the block SRn are connected to each other.
  • the conduction terminal T of ASW108b is connected to the CK2 line.
  • the input terminal i of the selection circuit 105a of the block SRn, the input terminal j of the selection circuit 106a, and the output C n ⁇ 1 of the block SRn ⁇ 1 are connected to each other.
  • the input terminal j of the selection circuit 105a is connected to the SP line via the start pulse switch SW117, and the input terminal i of the selection circuit 106a is connected to the block SR. Connected to output Cd of d.
  • the conduction terminal T of the ASW 108a is connected to the CK1 line.
  • Input i of the selection circuit 105d of the block SRd is connected to the output Cn block SRn
  • selection ⁇ path input j of 105d is connected to Vssd (L OW potential)
  • the input terminal j of the selection circuit 106d is Vd d (High
  • the input terminal i of the selection circuit 106d is connected to R (reset) of RS—FF103a of the block SRn via the DELAY circuit.
  • the conduction terminal T of ASW108d is connected to the CK2 line.
  • a shift direction signal is given to the LR line
  • an inverted signal of the shift direction signal is given to the LRB line
  • a start pulse signal is given to the SP line
  • the first signal is given to the CK1 line.
  • a clock signal is applied
  • a second clock signal is applied to the CK2 line
  • an INT signal (a signal for initializing each RS-FF) is applied to the INT line.
  • initial reset is first performed regardless of the shift direction.
  • an INT signal “H” is applied to the INT line
  • “L” is input to the INTB of each RS—FF
  • the output (Qn—1) of each RS—FF103 (103a. 103b '103d) -Qn-Qd) is “L”.
  • the control terminal g of each ASW 108 becomes “L”, and the conduction terminals T′U of each ASW are disconnected.
  • each MOS transistor 110 is turned ON, and Vssd (signal “L”) is output to each output (Cn ⁇ 1 ⁇ ⁇ ⁇ Cd). After this, return the INT signal to “L”.
  • FIG. 16 is a timing chart regarding the shift.
  • the selection circuit 105a has “L” in p, “H” in q, and the signal input to j is output from X.
  • the selection circuit 106a “L” is input to p, “H” is input to q, and a signal input to j is output from Y.
  • SW117 force SON and SW118 are OFF.
  • the ASW 108a is turned on (the control terminal g is “H” and the control terminal G is “L”), while the MOS transistor 110a is turned off, so that the conduction terminal T′U of the SW 108a is connected to the output Cn. Through the C K1 line.
  • FIG. 17 is a timing chart relating to the shift operation.
  • the selection circuit 105a has “H” in p, “L” in q, and the signal input to the input terminal i is from X Is output. Similarly, in the selection circuit 106a, “H” is input to p, “L” is input to q, and a signal input to i is output from Y. Since the LR line is "H” and the LRB line is "L”, the start pulse signal switch SW117 is OFF and SW118 is ON!
  • the input terminal i of the selection circuit 105d of the block SRd is “L”
  • the input terminal i of the selection circuit 106d is “H”
  • X (Sd) of the block SRd is “L”
  • Y is “H”.
  • SB of RS—FF103d is set to “H”
  • reset R (Rd) is also set to “H”
  • Q (Qd) of (RS—FF103d) is set to “L”.
  • Vssd (signal “L”) is output to Cd via the source and drain of the MOS transistor 110d.
  • Patent Document 1 Japanese Patent Publication “JP 2001-135093 Publication (Publication Date: May 18, 2001)”
  • Patent Document 2 Japanese Patent Publication “JP 2000-339984 Publication (Publication Date: December 8, 2000)”
  • Patent Document 3 Japanese Patent Gazette “JP 2001-307495 (Publication date: November 2, 2001)”
  • Patent Document 4 US Published Patent Publication “US2003Z0184512A1 (Publication Date: October 2, 2003)”
  • the output Q (Qn—1) of the RS—FF103b of the SRn block SRn—1 is reset by the output Cn of the block SRn, and the output Q of the RS—FF103a of the block SRn is reset.
  • the flip-flops of each block are connected to the outputs of other blocks (other stages). It is reset (deactivated) using the output of the subsequent stage (next stage).
  • a dummy block (dummy stage) such as the block S Rd is required.
  • the wiring between each block is long and complicated. As a result, the circuit area (the frame area when mounted on a panel) increases.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a signal output circuit for a shift register that realizes reduction in circuit area and simplification of wiring.
  • the signal output circuit of the present invention is a signal output circuit provided in a unit stage of the shift register, and captures or blocks a clock signal based on a set-reset type flip-flop and an input signal.
  • a signal generation circuit that generates an output signal. The signal output from the flip-flop and the output signal fed back are input to the signal generation circuit, and the output signal is input to the reset of the flip-flop. It is characterized by being.
  • the flip-flop force output signal is used as a first control signal, and the signal generation circuit generates a second control signal using the first control signal and the output signal fed back. Based on this second control signal, the clock signal can be taken in, but can be cut off!
  • the first control signal becomes inactive when the output signal becomes active
  • the second control signal becomes inactive when the output signal becomes inactive. It becomes possible.
  • the first and second control signals can be reset (self-reset) only by the own stage without receiving a reset signal from another stage. Therefore, unlike the conventional configuration in which the reset signal is supplied from the other stage, the dummy stage can be reduced and the number of wirings to the other stage can be greatly reduced. As a result, the circuit area (the frame width when the panel is mounted) can be reduced. Furthermore, not only a physical failure such as a wiring short-circuit but also a signal failure such as a signal delay can be reduced.
  • the signal output circuit may be configured such that the second control signal is activated when the output signal is inactive and the first control signal is activated. it can.
  • the signal generation circuit includes a logic circuit to which the first control signal is input, and the output signal is fed back to the input of the logic circuit. It can also be configured to output the second control signal.
  • the logic circuit is constituted by a NOR circuit or an OR circuit.
  • the signal generation circuit may be configured to include a switch circuit that captures or blocks a clock signal by the second control signal.
  • the signal generation circuit may be configured to include a level shifter that captures or blocks a clock signal by the second control signal.
  • the flip-flop can also be configured to be able to initialize the first control signal to be inactive by inputting the initialization signal. By doing this, it is possible to avoid the situation where the flip-flop in the initial state is active for some reason, and it is possible to surely reset itself.
  • the signal output circuit may be configured such that the clock signal at the time of initialization is at a level corresponding to the inactivity of the output signal. This prevents the output signal in the initial state from becoming active for some reason and enables self-reset.
  • the signal output circuit may be configured to input a signal based on the initialization signal to the logic circuit for initialization.
  • the second control signal at the time of initialization is a signal that cuts off the clock signal. In this way, it is possible to prevent the output signal at initialization from becoming active for some reason, and to perform self-reset reliably regardless of the level (“H” Z “L”) of the clock signal at that time.
  • the signal output circuit may be configured to output at least one of the first and second control signals in addition to the output signal. This makes it possible to output multiple types of pulses such as 1 ⁇ pulse and 2 ⁇ pulse.
  • the signal output circuit of the present invention is a signal output circuit provided in a unit stage of the shift register, and includes a set-reset type flip-flop, a logic circuit, and an analog switch, and the input of the analog switch
  • the first input terminal (one input terminal) of the logic circuit is connected to the output terminal of the flip-flop and the second input terminal (the other input terminal of the logic circuit)
  • the input terminal is connected to the output terminal of the analog switch
  • the output terminal of the logic circuit is connected to the control terminal of the analog switch
  • the reset terminal of the flip-flop is connected to the output terminal of the analog switch. It is characterized by.
  • the signal output circuit of the present invention is a signal output circuit provided in a unit stage of the shift register, and includes a set-reset type flip-flop, a logic circuit, and a level shifter, and includes an input terminal of the level shifter. Is connected to the clock signal supply line, one input terminal of the logic circuit is connected to the output terminal of the flip-flop, and the other input terminal of the logic circuit is connected to the output terminal of the level shifter.
  • the output terminal of the logic circuit is connected to the control terminal of the level shifter, and the reset terminal of the flip-flop is connected to the output terminal of the level shifter.
  • the signal output circuit of the present invention is provided in a shift register included in the drive circuit of the display device, and at least one of the output terminal of the analog switch, the output terminal of the logic circuit, and the output terminal of the flip-flop. A signal obtained by one may be used for driving the display device.
  • the signal output circuit of the present invention is provided in a shift register included in the drive circuit of the display device, and includes an output terminal of the level shifter, an output terminal of the logic circuit, and an output terminal of the flip-flop.
  • the signal obtained by at least one may be used for driving the display device.
  • a shift register of the present invention includes the signal output circuit.
  • the signal output circuit is preferably provided in at least one of the first stage and the last stage. This eliminates the need for dummy stages as in the conventional configuration, and provides a shift register with a small circuit area (frame area when mounted on a panel). Further, this signal output circuit may be provided in all stages. In this way, in addition to the above effects The wiring between each stage can be greatly reduced. Furthermore, it is possible to shift in both directions by providing each stage with a selection circuit for determining the shift direction. In this case, since this signal output circuit can be self-reset, unlike the conventional configuration, it is sufficient to provide one selection circuit at each stage. In addition, the wiring between each stage can be greatly reduced. As a result, the circuit area of the shift register capable of bidirectional shift (the frame area when mounted on a panel) can be greatly reduced.
  • a drive circuit for a display device of the present invention includes the shift register.
  • a display device of the present invention is characterized by including a drive circuit for the display device.
  • the output signal generation method of the present invention is an output signal generation method that generates an output signal by capturing or blocking a clock signal at each stage of the shift register, and the output signal is a set-reset type flip-flop.
  • a control signal is generated using a signal output from the flip-flop and a feedback output signal, and a clock signal is captured or blocked using the control signal.
  • the signal output from the flip-flop is deactivated by activating the output signal, while the control signal is deactivated by the inactivity of the output signal. You can also.
  • control signal may be activated by activating the signal output from the flip-flop when the output signal is inactive.
  • the signal output from the flip-flop and the output signal fed back are input to the signal generation circuit, and the output signal is reset to the flip-flop. Is input.
  • the dummy stage can be deleted and the number of wirings with the other stage can be greatly reduced.
  • the circuit area (the frame width when mounted on a panel) can be reduced, and of course physical failures such as wiring short-circuits can be achieved.
  • signal defects such as signal delay can be reduced.
  • ⁇ 1] It is a circuit diagram showing a configuration of a signal output circuit of the shift register.
  • FIG. 2 is a circuit showing the configuration of the shift register.
  • FIG. 3 is a timing chart showing the operation of one block of the shift register.
  • FIG. 4 is a circuit diagram showing another configuration of the present shift register.
  • FIG. 5 is a circuit diagram showing a configuration of a signal output circuit of the shift register.
  • FIG. 6 is a circuit diagram showing a configuration of a level shifter used in the signal output circuit shown in FIG.
  • FIG. 7 is a timing chart showing the operation of the level shifter shown in FIG.
  • FIG. 8 is a timing chart showing the operation of one block of the shift register shown in FIG. ⁇ Circle around (9) ⁇
  • FIG. 9 is a circuit diagram showing a modification of the signal output circuit provided in the shift register.
  • FIG. 9B is a circuit diagram showing a modification of the signal output circuit provided in the shift register.
  • [10 (a)] is a circuit diagram showing a configuration of a selection circuit.
  • FIG. 10 (b) is a circuit diagram showing the configuration of the analog switch.
  • FIG. 11 is a circuit diagram showing a configuration of an RS flip-flop.
  • FIG. 13 is a circuit diagram showing one block of a conventional shift register.
  • FIG. 14 is a circuit diagram showing a configuration of a conventional shift register.
  • FIG. 15 is a timing chart showing an operation of one block of the shift register shown in FIG.
  • FIG. 16 is a timing chart showing the operation (right ⁇ left) of the shift register shown in FIG. 14;
  • FIG. 17 is a timing chart showing an operation (left to right) of the shift register shown in FIG. [18]
  • FIG. 18 is a circuit diagram showing a configuration of a signal output circuit (n ⁇ 1 stage) of the shift register.
  • FIG. 19 is a circuit diagram showing a configuration (n-2 stages) of a signal output circuit of the shift register.
  • FIG. 20 is a timing chart showing an operation of two blocks (n ⁇ 1 stage ⁇ ⁇ stage) of the shift register.
  • FIG. 21 is a block diagram showing a configuration of the present liquid crystal display device.
  • FIG. 21 is a block diagram showing a configuration of a liquid crystal display device that is useful for this embodiment.
  • the liquid crystal display device 81 includes a display unit 79, a gate driver 78, and a source driver 80.
  • a video signal is supplied to the source driver 80.
  • the display unit 79 pixels are provided in the vicinity of intersections of a plurality of scanning signal lines and a plurality of data signal lines orthogonal to each other.
  • FIG. 2 shows the configuration of the present shift register provided in the source driver 80.
  • this shift register 1 includes blocks SRB1 ' ⁇ ' SRBn-2, SRBn-1 and SRBn (unit stage of shift register). Each block has a signal output circuit SG and a selection circuit 5 Is provided.
  • the block SRBn includes a signal output circuit SGa and a selection circuit 5a.
  • the signal output circuit SGa includes an RS flip-flop (hereinafter referred to as RS-FF) 3a, a NOR 4a, and an analog switch (hereinafter referred to as an analog switch).
  • ASW analog switch 8a, N-channel MOS transistor 10a, and two inverters 12a ' 13a.
  • the block SRBn—1 has a signal output circuit SGb and a selection circuit 5b.
  • the signal output circuit SGb includes RS—FF (RS flip-flop) 3b, N OR4b, and ASW (analog switch).
  • the block SRBn—2 has a signal output circuit SGc and a selection circuit 5c.
  • the signal output circuit SGc includes RS—FF (RS flip-flop) 3c, NOR4c, and ASW (analog switch). 8c, an N-channel MOS transistor 10c, and two inverters 12c '13c (see FIG. 19).
  • a shift direction signal is given to the LR line
  • an inverted signal of the shift direction signal is given to the LRB line
  • a first clock signal is given to the CK1 line
  • a second signal is given to the CK2 line.
  • a clock signal is granted or exempted.
  • the selection circuit 5 has, for example, the configuration shown in FIG. 10 (a), includes four input terminals p 'q' i'j and an output terminal X, and "H" If “L” is entered in q, the input terminal i and the output terminal X are connected, and the signal input to i is output from X. On the other hand, if “L” is entered in p and “H” is entered in q, input terminal j and output terminal X are connected, and the signal input to j is output from X.
  • ASW8 (8a '8 b-8c) has the configuration shown in FIG.
  • RS-FF (3a-3b ⁇ 3c) has a configuration shown in FIG. 11, for example.
  • the inverters 12 (12a ⁇ 12b ⁇ 12c) and the inverters 13 (13a ⁇ 13b ⁇ 13c) are circuits that amplify a positive logic signal and output it as a negative logic signal.
  • FIG. 1 shows a specific configuration of the signal output circuit SGa provided in the block SRBn.
  • the input S (see Fig. 2) connected to the X terminal of the selection circuit 5a is connected to the input side of the inverter 12a, and the output of the inverter 12a is connected to the RS-FF3a set bar (SB) Is input.
  • the output Q (Qn) of RS—FF3a is used as one input of NOR4a, and is connected to the other input force of this NOR 4a RS—FF3a reset input (R) and node On (output of block SRBn). ing.
  • NOR4a node CBn
  • the output (node Cn) of the inverter 13a and the control terminal g of the ASW 8a are connected to each other, and the source of the MOS transistor 10a is connected to Vssd (Low potential).
  • the conduction terminal U of the ASW 8a, the drain of the MOS transistor 10a, OUT, and the node On are connected to each other.
  • a signal generation circuit is configured by the NOR 4a, the ASW 8a, the MOS transistor 10a, and the like.
  • the configuration of the signal output circuit SGb ′ SGc is the same as the configuration of the SGa.
  • the node Sn-1 connected to the X terminal of the selection circuit 5b is connected to the input side of the inverter 12b, and the output of the inverter 12b is input to the set bar (SB) of the RS-FF3b Is done.
  • the output of RS-FF3b (Qn-1) is used as one input of NOR4b, and is connected to the reset input (R) of the other input force RS-FF3b of NOR4b and node On (output of block SRBn-1) Has been.
  • the output of NOR4b (node CBn-1), the control terminal G of ASW8b, the input of inverter 13b, and the gate of MOS transistor 10b are connected to each other.
  • the output of the inverter 13b (node Cn-l) and the control terminal g of the AS W8b are connected to each other, and the source of the MOS transistor 10b is connected to Vssd (Low potential).
  • the conduction terminal U of ASW8b, the drain of the MOS transistor 10b, and the node On—1 (the output of the block SRBn—1) are connected to each other.
  • the input terminal i of the selection circuit 5b of the block SRBn— 1 is connected to the node On — 2 (the output of the block SRBn— 2), and the input terminal of the selection circuit 5b j is connected to node On (the output of block SRBn).
  • the output terminal X of the selection circuit 5b is connected to the node Sn ⁇ 1 of the block SRB n ⁇ 1.
  • the input terminal p and input terminal q of the selection circuit 5b are connected to the LR line and LRB line, respectively, and the INTB input of RS-FF3b is connected to the INT line.
  • the input terminal i of the selection circuit 5a of the block SRBn is connected to the node On —1 (the output of the block SRBn— 1) and connected to the start pulse line SP via the input terminal switch SW17 of the selection circuit 5a.
  • the output terminal X of the selection circuit 5a is connected to the node Sn of the block SRBn.
  • the input terminal p and input terminal q of the selection circuit 5a are connected to the LR line and LRB line, respectively.
  • the INTB input of RS—FF3a is connected to the IN T line, and the conduction terminal T of ASW8a is CK (clock) 1 line. It is connected to the [0072] Based on the configuration of the shift register described above, its operation will be described with reference to FIGS.
  • initial reset is first performed regardless of the shift direction.
  • INT signal “H” is applied to the INT line
  • “L” is input to INTB of each RS-FF, and the output Q of each RS-FF becomes “L”.
  • the node CB becomes “H” and the node C becomes “L”
  • the conduction terminals T′U of each ASW are cut off. Since the node CB is “ ⁇ ”, each MOS transistor 10 remains ON, and Vssd (signal “L”) is output to each output (On—2 ⁇ On—1 ⁇ On).
  • Fig. 12 can also be used to ensure that the conduction terminals T'U of each ASW are securely disconnected during initialization. That is, for SGa, an N-channel MOS transistor 21a is further provided in the configuration of FIG. 1, and INTB and the gate of this transistor 21a are connected via an inverter 19a, and the source of the transistor 21a is connected to Vssd. Connect the drain to On. This ensures that the node CB of each block SRB is set to “H” during initialization, and its output O is set to Vssd (“L”) regardless of the “H” / “L” of the clock signal CK. can do.
  • This shift register can be shifted in both the left and right directions.
  • the shift direction signal applied to the LR line is “H” and the LRB line is “L”
  • the shift is performed in the right direction (when shifting from block S RBn ⁇ 1 to block SRBn is completed).
  • the selection circuit 5b outputs “:”, “L” in q, and the signal input to the input terminal i is output from X . Since the LR line is “H” and the LRB line is “L”, the start pulse signal switch SW17 is OFF and SW18 is ON (shift starts from the left end).
  • the shift direction signal applied to the LR line is “L” and the LRB line is “H”
  • the shift is made to the left (left from block SRBn and terminated at block SRB1).
  • the selection circuit 5b has “L” in p and “H” in q.
  • the signal input to input terminal j is output from X. Since the LR line is “L” and the LRB line is “H”, the start pulse signal switch SW17 is ON and SW18 is OFF (shift starts from the right end).
  • block SRBn shown in FIG. 2 The operation of block SRBn shown in FIG. 2 and the method of shifting to adjacent block SRBn-1 will be described below with reference to FIGS.
  • ASW8a is turned off (control terminal g is “L”, control terminal 0 is “11”), while the source and drain of MOS transistor 10a are conductive, and Vssd (signal “L”) is turned on. Is output.
  • each stage of the shift register according to the present embodiment resets (self-reset) with a signal generated in its own stage without receiving a reset signal from another stage.
  • the number of wirings to the other stage can be greatly reduced, and the wiring area can be reduced.
  • the circuit area (the frame width when the panel is mounted) can be reduced, and further, not only a physical failure such as a wiring short-circuit but also a signal failure such as a signal delay can be reduced.
  • This embodiment is also effective when the duty ratio of the CK to be shifted is 50% or less.
  • this shift register may be provided in the gate driver 78 in FIG.
  • the signal output circuit SGa shown in FIG. 1 may be modified and configured as shown in FIG. 9 (a). That is, a malfunction prevention circuit 40a is provided instead of the ASW 8a.
  • a phase shift occurs between the clock signal CK1 and the clock signal CK2, and the waveforms of the clock signal CK1 and the clock signal CK2 overlap. However, this is to prevent the shift register from malfunctioning.
  • the malfunction prevention circuit 40a includes a phase difference detection unit 43 and a waveform timing shaping unit 44.
  • the phase difference detection unit 43 detects the waveforms of the clock signal CK1 and the clock signal CK2, extracts the waveform when the clock signal CK1 and the clock signal CK2 do not overlap, and extracts this as a new clock. Generated as a clock signal (overlapping elimination clock signal).
  • Such a phase difference detection unit 43 can be configured by a NOR circuit 42 and an inverter circuit 41 as shown in FIG. 9B, for example.
  • the waveform timing shaping unit 44 is connected to the node Cn, and the new clock signal generated by the corresponding phase difference detection unit 43 is “H” during the period when the signal Cn is “H”.
  • the output signal is generated by extracting the period to become On signal.
  • a waveform timing shaping unit 44 can be composed of, for example, a NAND circuit 51 and an inverter circuit 52 as shown in FIG. 9B.
  • FIG. 4 shows the configuration of a shift register according to another embodiment of the present invention.
  • the shift register 2 includes blocks SRB1 ′ ⁇ ′ SRBn ⁇ 2, SRBn ⁇ 1 and SRBn, and each block includes a signal output circuit SG and a selection circuit 25.
  • the block SRBn includes a signal output circuit SGA and a selection circuit 25a.
  • the signal output circuit SGA includes an RS flip-flop (hereinafter referred to as RS-FF) 23a, a level shifter LSa, and NOR24a. And inverters 32a '33a.
  • the block SRBn—1 includes a signal output circuit SGB and a selection circuit 25b.
  • the signal output circuit SGB includes an RS flip-flop (hereinafter referred to as RS—FF) 23b, a level shifter LSb, and NOR24b. Two inverters 32b and 33b are provided.
  • the block SRBn-2 has a signal output circuit SGC and a selection circuit 25c.
  • This signal output circuit SGC includes an RS flip-flop (hereinafter referred to as RS-FF) 23c, a level shifter LSc, NOR24c, Two inverters 32c '33c are provided.
  • a shift direction signal is given to the LR line
  • an inverted signal of the shift direction signal is given to the LRB line
  • a first clock signal is given to the CK1 line
  • a second signal is given to the CK2 line.
  • a clock signal is granted or exempted.
  • the level shifter LS includes N-channel MOS transistors 51 to 56 and P-channel MOS transistors 57 to 63.
  • the input (EN terminal), the gate of the transistor 51, the gate of the transistor 57, the gate of the transistor 55, the gate of the transistor 61, and the gate of the transistor 60 are connected to each other.
  • the source of transistor 51 is connected to CKB, The drain of the transistor 51, the drain of the transistor 57, the gate of the transistor 58, and the node B are connected to each other.
  • the drain of the transistor 58, the drain of the transistor 52, the gate of the transistor 52, and the gate of the transistor 53 are connected to each other.
  • the source of the transistor 52, the drain of the transistor 54, and the source of the transistor 53 are connected to each other.
  • the drain of the transistor 53, the node A, the drain of the transistor 59, the drain of the transistor 61, the drain of the transistor 62, the gate of the transistor 63, and the gate of the transistor 56 are connected to each other.
  • the source of the transistor 57, the source of the transistor 60, the source of the transistor 61, the source of the transistor 62, and the source of the transistor 63 are connected to Vdd (“H”).
  • the source of transistor 54 and the source of 56 are connected to Vssd (“L”).
  • the source of transistor 58 and the source of transistor 59 are connected to each other and to Vdd (“H”).
  • the gate of the transistor 59, the node C, the drain of the transistor 60, and the drain of the transistor 55 are connected to each other.
  • the source of the transistor 55 is connected to CK
  • the gate force NTB of the transistor 62 is connected to the drain
  • the drain of the transistor 63, the drain of the transistor 56, and OUT are connected to each other!
  • the configuration and operation of the selection circuit 25 are the same as those of the selection circuit 5 described above. Further, the inverter 32 (32a-32b ⁇ 32c) and the inverter 33 (33a ⁇ 33b ⁇ 33c) are the same as the inverters 12 ⁇ 13.
  • FIG. 5 shows a specific configuration of the signal output circuit SGA provided in the block SRBn.
  • the node Sn connected to the X terminal of the selection circuit 25a is connected to the input side of the inverter 32a, and the output of the inverter 32a is input to the set bar (SB) of the RS-FF 23a.
  • the output Q (Qn) of RS-FF23a is used as one input of NOR24a.
  • the other input of this NOR 24a, the reset input (R) of RS-FF23a, and the node On (connected to the block shifter LSa OUT) Output) are connected to each other.
  • the output of NOR24a is connected to the input side of inverter 33a, and the output side of inverter 33a is connected to the input (EN terminal) of level shifter LSa.
  • the configuration of the signal output circuit SGB ′ SGC is the same as the configuration of the SGA.
  • the node Sn-1 connected to the X terminal of the selection circuit 25b The input side of the inverter 32b is connected, and the output of the inverter 32b is input to the set bar (SB) of the RS-FF23b.
  • the output (Q) of RS-FF23b is used as one input of NOR24b.
  • the other input of this NOR24b, the reset input (R) of RS-FF23b, and the node On-1 connected to the OUT of level shifter LSb (block SRBn — Outputs 1) are connected to each other.
  • the output of NOR24b is connected to the input side of inverter 33b, and the output side of inverter 33b is connected to the input (EN terminal) of level shifter LSb.
  • the input terminal i of the selection circuit 25b of the block SRBn—1 is connected to the node On-2 (the output of the block SRBn—2), and the input of the selection circuit 25b End j is connected to node On (the output of block SRBn).
  • the output terminal X of the selection circuit 25b is connected to the node Sn-1 of the block SRBn-1.
  • the input terminal p and input terminal q of the selection circuit 25b are connected to the LR line and LRB line, respectively.
  • the INT B input, CK input, and CKB input of the level shifter LSn—1 are INT line, CK line, and CKB line, respectively. It is connected to the.
  • the input terminal i of the selection circuit 25a of the block SRBn is connected to the node On—1 (the output of the block SRBn —1), and the input terminal j of the selection circuit 25a is connected to the start pulse line via the switch SW37. Connected to SP.
  • the output terminal X of the selection circuit 25a is connected to the node Sn of the block SRBn.
  • the input terminal p and input terminal q of the selection circuit 25a are connected to the LR line and LRB line, respectively, and the INTB input, CK input, and CKB input of the level shifter LSn are connected to the INT line, CK line, and CKB line, respectively. ing.
  • the level shifter LS (LSa'LSb) shown in FIG. 6 outputs “to the EN pin while shifting the level of the CK signal when HJ is input and outputs it to the EN pin.
  • “L” is input
  • “L” is output.
  • “L” is input to INTB input
  • “L” is output.
  • Node On is connected to the reset (R) of RS-FF23a. Therefore, when “On” is set to “H” at t3, and “H” is input to R (reset) of RS-FF23a, Qn becomes “L”. Since On is “H”, NORn is “L” and Cn is “H”. The EN pin of the level shifter LS does not change because Cn is “H” and remains “H” (CK is acquired).
  • the present shift register can be reset using the signal of its own stage without requiring the signal of another stage. This makes it possible to eliminate the dummy blocks required in the prior art. Since there is no need to receive a reset signal from another stage, the number of wirings to the other stage can be greatly reduced, and the wiring area can be reduced. As a result, the circuit area (the frame width when the panel is mounted) can be reduced, and further, signal failure such as signal delay can be reduced as well as physical failure such as wiring short circuit.
  • the signal output circuit of the present invention can be applied to a drive circuit (shift register) of a display device such as a liquid crystal display device.

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Abstract

　本発明の信号出力回路は、シフトレジスタの単位段に設けられる信号出力回路であって、セットリセット型のフリップフロップと、入力される信号に基づいてクロック信号を取り込みあるいは遮断することで出力信号を生成する信号生成回路とを備え、該信号生成回路にフリップフロップから出力された信号および帰還された出力信号が入力されるとともに、上記フリップフロップのリセット入力に出力信号が帰還される構成とする。これにより、回路面積の縮小化と回路の簡易化を実現することができる。

Description

明 細 書
信号出力回路、シフトレジスタ、出力信号生成方法、表示装置の駆動回 路および表示装置
技術分野
[0001] 本発明は、表示装置 (例えば、液晶表示装置)の駆動回路に設けられるシフトレジ スタに関する。
背景技術
[0002] 従来のシフトレジスタの 1ブロック分 (単位段）の構成を図 13に示す。
[0003] 同図に示すように、シフトレジスタの 1ブロック SRnには、 RSフリップフロップ（以下、 RS-FF) 103aと、 2つの選択回路 105a' 106aと、アナログスィッチ（以下、 ASW) 1 08aと、 Nチャネル MOSトランジスタ 110aと、 2つのインバータ 112a' 113aと力備え られる。なお、 LRラインには、シフト方向信号が与えられ、 LRBラインには、シフト方 向信号の反転信号が与えられ、 CK1ラインには第 1クロック信号が与えられ、 CK2ラ インには第 2クロック信号が与えられる。
[0004] 選択回路 105aは、アナログスィッチ ASWを 2つ備えた構成であり、 4つの入力端 p •q'i'jおよび出力端 Xを備え、 pに「H」、 qに「L」が入れば入力端 iと出力端 Xとがつ ながり、 iに入力される信号が Xから出力される。一方、 pに「し」、 qに「H」が入れば入 力端 jと出力端 Xとがつながり、 jに入力される信号が Xから出力される。同様に、選択 回路 106aは、 4つの入力端 p 'q'i'jおよび出力端 Yを備え、 pに「H」、 qに「L」が入 れば入力端 iと出力端 Yとがつながり、 iに入力される信号が Yから出力される。一方、 pに「L」、 qに「H」が入れば入力端 jと出力端 Yとがつながり、 jに入力される信号が Y 力 出力される。
[0005] ASW108aは、 Pchおよび Nchのトランジスタで構成され、 2つの制御端子 g'Gお よび 2つの導通端子 T'Uを備え、制御端子 gに「H」または制御端子 Gに「L」が入れ ば、 2つの導通端子 T'U間がつながる。なお Νチャネル MOSトランジスタ 110aは、 ゲートに「H」が入力されるとソース'ドレイン間が導通する。
[0006] ここで、選択回路 105aの入力端 iと、選択回路 106aの入力端 jと、ノード Cn— 1 (左 側ブロックの出力）とが互いに接続され、選択回路 105aの入力端 jと、選択回路 106 aの入力端 iと、ノード Cn+ 1 (右側ブロックの出力）とが互いに接続される。また、選択 回路 105aの入力端 pおよび入力端 qはそれぞれ LRラインおよび LRBラインに接続さ れ、同様に、選択回路 106aの入力端 pおよび入力端 qもそれぞれ LRラインおよび L RBラインに接続されて 、る。
[0007] また、選択回路 105aの出力端 Xがインバータ 112aを介して RS— FF103aのセット バー入力（SB)に接続され、選択回路 106aの出力端 Yが RS— FF103aのリセット（ R)に接続されている。また、 RS— FF103aの出力（Q)と、 ASW108aの制御端子 g と、インバータ 113aの入力とが互いに接続されている。また、インバータ 113aの出力 と、 ASW108aの制御端子 Gと、 MOSトランジスタ 110aのゲートとが互いに接続され ている。また、 MOSトランジスタ 110aのソースが Vssd (Low電位）に接続されており 、そのドレインと、ノード Cn (本ブロックの出力）と、 ASW108aの導通端子 Uとが互い に接続されている。なお、 ASW108aの導通端子 Tは CK2ラインに接続される。なお 、 RS— FF103aの INTBにはイニシャルバー（INTB)信号が入力され、これにより、 出力 Qが初期化される。例えば、「L」の INTB信号によって、 RS— FF103aの出力 Q は「L」に初期化される。
[0008] このシフトレジスタ 1ブロック SRnの基本動作（左隣ブロックの出力力^ H」になる tl 〜右隣ブロックの出力が「L」になる t4)を図 15のタイミングチャートを用いて説明す れば以下の通りである。なお、この期間中、 LRラインに与えられるシフト方向信号が「 H」、 LRBラインが「L」となっており、右方向へのシフト、すなわち、左側ブロック SRn 1→本ブロック SRn→右側ブロック SRn+ 1の順序でのシフトが行われるものとする
[0009] まず、 LRラインは「H」、 LRBラインは「L」なので、選択回路 105aは、 pに「H」、 qに 「L」が入り、 iに入力される信号が X( =ノード Sn)から出力される。同様に、選択回路 106aも、 pに「H」、 qに「L」が入り、 iに入力される信号が Y( =ノード Rn)から出力さ れる。
[0010] ここで、 tlに、左側ブロック SRn— 1からの出力信号「H」がノード Cn—1に入ると、 選択回路 105aの Xは「H」となる。このとき、ノード Cn+ 1は「L」であるため、選択回 路 106aの Yは「L」のままである。 Xは「H」、 Yは「L」であるため、 RS— FF103aの SB には「L」、 R (リセット）には「L」が入り、その（RS— FF103aの）出力 Qは「H」となる。 これにより、 ASW108aが ON (制御端子 gが「H」、制御端子 Gが「L」）となる一方、 M OSトランジスタ 110aが OFFとなるため、ノード Cnには、 ASW108aの導通端子 T-U を介して CK2ラインの信号「L」が出力される。なお、その後（tl〜t2の間に） CK2ラ インが「H」になると、ノード Cnにも「H」が出力される。
[0011] ついで、 t2に、左側ブロック SRn—lの出力信号が「L」となり、ノード Cn—lに「L」 が入ると、選択回路 105aの Xは「L」となる。このとき、ノード Cn+ 1は「L」のままであ るため、選択回路 106aの Yも「L」のままである。 Xは「L」、 Yは「L」であるため、 RS— FF103aの SBには「H」、 R (リセット）には「L」が入り、その（RS— FF103aの）出力 Q は現在の「H」が維持される。よって、 ASW108aも「ON」のままで導通端子 T'U間 がつながっており、ノード Cnには CK2ラインの t2での信号「Η」が出力される。
[0012] ついで、 t3に、右側ブロック SRn+ 1の出力信号が「H」となり、ノード Cn+ 1に「H」 が入ると、選択回路 106aの Yは「H」となる。このとき、ノード Cn— 1 (左側ブロック SR n— 1の出力）は「L」のままであるため、選択回路 105aの Xも「L」のままである。 Xは「 LJのまま、 Yは「H」となるため、 RS— FF103aの SBは「H」のまま、 R (リセット）には「 H」が入り、その（RS— FF103aの）出力 Qは「L」となる。よって、 ASW108aは OFF ( 制御端子 gが「L」、制御端子 Gが「H」）となり導通端子 T'U間は遮断される。このとき 、インバータ 113aによって、 Nチャネル MOSトランジスタ 110aのゲートは、「H」となり 、 MOSトランジスタ 110aのソース'ドレイン間が導通する。これにより、ノード Cnには Vssd (信号「L」）が出力される。
[0013] ついで、 t4に、右側ブロック SRn+ 1の出力信号が「L」となり、ノード Cn+ 1に「L」 が入ると、選択回路 106aの Yは「L」となる。このとき、ノード Cn— 1 (左側ブロック SRn — 1の出力）は「L」のままであるため、選択回路 105aの Xも「L」のままである。 Xは「L 」のまま、 Yは「L」となるため、 RS— FF103aの SBは「L」のまま、 R (リセット）には「L」 が入り、その（RS— FF103aの）出力 Qは「H」のままである。よって、 ASW108aは O FFのままで、導通端子 T'U間は遮断、 MOSトランジスタ 110aは ONのままであり、 ノード Cnにも Vssd (信号「L」）が出力されたままである。 [0014] 上記各ブロックの構成を参照しつつ、シフトレジスタ全体の構成を、図 14を用いて 説明する。なお、このシフトレジスタはシフト方向の左右切り替えが可能である。
[0015] 同図に示されるように、シフトレジスタ 101は、ブロック 1 · · 'ブロック SRn— 1、ブロッ ク SRnおよびブロック SRd (ダミーブロック）を備える。
[0016] ブロック SRnには、 RSフリップフロップ（以下、 RS— FF) 103aと、 2つの選択回路 1 05a- 106aと、アナログスィッチ（以下、 ASW) 108aと、 Nチャネル MOSトランジスタ 110aと、 2つのインバータ 112a' 113aと、 DELAY回路とが備えられる。同様に、ブ ロック SRn— 1には、 RSフリップフロップ（以下、 RS— FF) 103bと、 2つの選択回路 1 05b* 106bと、アナログスィッチ（以下、 ASW) 108bと、 Nチャネル MOSトランジスタ 110bと、 2つのインバータ 112b ' 113bとが備えられる。同様に、ブロック SRd (ダミー ブロック）には、 RSフリップフロップ（以下、 RS— FF) 103dと、 2つの選択回路 105d' 106dと、アナログスィッチ（以下、 ASW) 108dと、 Nチャネル MOSトランジスタ 110d と、 2つのインバータ 112d' 113dとが備えられる。
[0017] なお、各 RS— FF (103a、 103b, 103d)、各選択回路（105a- 106a、 105b · 106 b、 105(1· 106d)、各アナログスィッチ ASW(108a、 108b, 108d)、各 Nチャネル M OSトランジスタ（110a、 110b, 110(1)ぉょび各ィンバータ（112&' 113&、 112W 1 3b、 112d' 113d)は、同一構成を有するものとする。さらに、シフトレジスタを構成し たときの各ブロック（SRn— 1、 SRn、 SRd)内の構成は、選択回路の入力端 i'jの接 続関係および CK1 ' 2との接続関係を除いて、基本的に、図 13に示すシフトレジスタ 1ブロック分 (SRn)の構成と同様である。そこで、選択回路の入力端 i'jの接続関係 および CK1 · 2との接続関係を含めつつ、各ブロック間の接続関係を説明しておく。
[0018] ブロック SRn— 1の選択回路 105bの入力端 iと、選択回路 106bの入力端 jと、出力 Cn—2 (ブロック SRn— 1の左側ブロックの出力）とが互いに接続され、選択回路 105 bの入力端 jと、選択回路 106bの入力端 iと、ブロック SRnの出力 Cnとが互いに接続 される。また、 ASW108bの導通端子 Tは CK2ラインに接続される。ブロック SRnの 選択回路 105aの入力端 iと、選択回路 106aの入力端 jと、ブロック SRn— 1の出力 C n—1とが互いに接続される。また、選択回路 105aの入力端 jはスタートパルス用のス イッチ SW117を介して SPラインに接続され、選択回路 106aの入力端 iはブロック SR dの出力 Cdに接続される。また、 ASW108aの導通端子 Tは CK1ラインに接続される 。ブロック SRdの選択回路 105dの入力端 iはブロック SRnの出力 Cnに接続され、選 択回路 105dの入力端 jは Vssd (LOW電位）に接続、選択回路 106dの入力端 jは Vd d (High電位）に接続され、選択回路 106dの入力端 iは、 DELAY回路を介してプロ ック SRnの RS— FF103aの R (リセット）に接続されている。また、 ASW108dの導通 端子 Tは CK2ラインに接続される。
[0019] なお、 LRラインには、シフト方向信号が与えられ、 LRBラインには、シフト方向信号 の反転信号が与えられ、 SPラインには、スタートパルス信号が与えられ、 CK1ライン には第 1クロック信号が与えられ、 CK2ラインには第 2クロック信号が与えられ、 INTラ インには INT信号 (各 RS— FFを初期化するための信号）が与えられる。
[0020] 以上のシフトレジスタの構成および上記した各ブロックの動作を参照しつつ、シフト レジスタ全体の動作を図 16 ·図 17のタイミングチャートを用いて説明すれば以下の 通りである。
[0021] 図 16 ·図 17では図示しないが、シフト方向によらず、まず初期リセットを行う。すな わち、 INTラインに INT信号「H」が与えられることで各 RS— FFの INTBに「L」が入 力され、各 RS— FF103 (103a. 103b ' 103d)の出力（Qn— 1 -Qn-Qd)は「L」とな る。このとき、各 ASW108の制御端子 gは「L」となり、各 ASWの導通端子 T'U間が 遮断する。したがって、各 MOSトランジスタ 110は ONになり、各出力（Cn— 1 ·Οι· Cd)には Vssd (信号「L」）が出力される。この後、 INT信号を「L」に戻す。
[0022] はじめに、 LRラインに与えられるシフト方向信号が「L」、 LRBラインが「H」であり、 左方向へシフトする場合（ブロック SRnからシフトをスタートし、ブロック SRn— 1にシフ トする場合）について説明する。図 16は該シフトに関するタイミングチャートである。
[0023] まず、 LRラインは「L」、 LRBラインは「H」なので、選択回路 105aは、 pに「L」、 qに 「H」が入り、 jに入力される信号が Xから出力される。同様に、選択回路 106aも、 pに「 L」、 qに「H」が入り、 jに入力される信号が Yから出力される。また、 LRラインは「L」、 LRBラインは「H」なので、 SW117力 SON、 SW118は OFFとなっている。
[0024] tlに、 SPラインにスタートパルス信号「H」が与えられると、このスタートパルス信号 は SW117を介してブロック SRnに与えられ、選択回路 105aの入力端 j力^ H」となる 。これにより、ブロック SRnの X(Sn)は「H」となる。ブロック SRn— 1の出力 Cn— 1 (選 択回路 106aの入力端 j)は初期化により「L」であるため、ブロック SRnの Yも「L」とな る。ブロック SRnの Xは「H」、 Yは「L」であるため、 RS— FF103aの SBには「L」、リセ ット R(Rn)にも「L」が入り、その（RS— FF103aの） Q (Qn)は「H」となる。これにより 、 ASW108aは ON (制御端子 gが「H」、制御端子 Gが「L」）となる一方、 MOSトラン ジスタ 110aが OFFとなるため、出力 Cnには、 SW108aの導通端子 T'Uを介して C K1ラインの信号「L」が出力される。
[0025] なお、 t2でスタートパルス信号が「L」になると、選択回路 105aの入力端 jが「L」にな り、ブロック SRnの Xが「L」、 Yが「L」となる。すなわち、 RS— FF103aの SBには「H」 、R (リセット）に「L」が入り、その（RS— FF103aの）出力 Qは現状の「H」のままとなる 。よって、出力 Cnには CK1ラインの信号「L」が出力されたままである。
[0026] ついで、 t3に、 CK1ラインの（クロック）信号 CK1が「H」となると、出力 Cnは「H」と なる。これにより、 SRn— 1の選択回路 105bの入力端 j力^ H」となる。なお、このとき S Rn- 1の選択回路 106bの入力端 j (左隣の SRn— 2の出力）は初期化により「L」とな つている。したがって、ブロック SRn— 1の X(Sn— 1)は「H」、 Yは「L」となり、 RS— F F103bの SBには「： L」、リセット R (Rn— 1)にも「L」が入り、その（RS— FF103bの）出 力 Q (Qn— 1)は「H」となる。これにより、 ASW108bは ONとなり、出力 Cn— 1には C K2ラインの信号「L」が出力される。
[0027] ついで、 t4に、 CK1ラインの（クロック）信号 CK1が「L」となると、出力 Cnは「L」とな る。これにより、 SRn— 1の選択回路 105bの入力端 jが「L」となる。なお、選択回路 1 06bの入力端 jは「L」のままであるため、ブロック SRn— 1の X(Sn— 1)は「L」、 Yは「 LJとなり、 RS— FF103bの SBには「H」、 R (リセット）にも「L」が入り、その（RS— FF 103bの）出力 Q (Qn- 1)は現状の「H」のままとなる。また、 ASW108bが ONのまま であるため、出力 Cn— 1にも CK2ラインの信号「L」が出力されたままである。
[0028] ついで、 t5に、 CK2ラインの（クロック）信号 CK2が「H」となると、出力 Cn— 1は「H 」となる。これにより、 SRnの選択回路 106aの入力端 jが「H」となる。なお、選択回路 105aの入力端 jは「L」のままであるため、ブロック SRnの X(Sn)は「L」、 Yは「H」とな り、 RS— FF103aの SBには「H」、リセット R(Rn)にも「H」が入り、その（RS— FF10 3aの）出力 Q (Qn)は「L」となる。よって、 ASW108aが OFFされ、導通端子 T'U間 が遮断される一方、 MOSトランジスタ 110aのソース'ドレイン間が導通し、 Cnには Vs sd (信号「L」）が出力される。
[0029] ついで、 t6に、 CK2ラインの（クロック）信号 CK2が「L」となると、出力 Cn— 1は「L」 となる。これにより、 SRnの選択回路 106aの入力端 jが「L」となる。なお、選択回路 10 5aの入力端 jは「L」のままであるため、ブロック SRnの X (Sn)は「L」、 Yは「L」となり、 RS— FF103aの SBには「H」、リセット R (Rn)には「L」が入り、その（RS— FF103a の）出力 Q (Qn)は「L」のままとなる。よって、 ASW108aが OFFされる一方、 MOSト ランジスタ 110aのソース'ドレイン間が導通し、 Cnには Vssd (信号「L」）が出力された ままとなる。
[0030] 次に、 LRラインに与えられるシフト方向信号が「H」、 LRBラインが「L」であり、右方 向へシフトする場合（ブロック SRn— 1→ブロック SRnとシフトして、最後にブロック SR dへシフトして終了する場合）について説明する。図 17は該シフト動作に関するタイミ ングチャートである。
[0031] まず、 LRラインは「H」、 LRBラインは「L」なので、選択回路 105aは、 pに「H」、 qに 「L」が入り、入力端 iに入力される信号が Xから出力される。同様に、選択回路 106a も、 pに「H」、 qに「L」が入り、 iに入力される信号が Yから出力される。なお、 LRライン は「H」、 LRBラインは「L」なので、スタートパルス信号用のスィッチ SW117は OFF、 SW118が ONとなって!/ヽる。
[0032] tlに、 CK2が「H」になり、これによつて RSn— 1の出力 Cn— 1が「H」になると、選 択回路 105aの入力端 iは「H」、選択回路 106aの入力端 iは「L」、ブロック SRnの X( Sn)は「H」、選択回路 106aの Yは「L」となる。よって、 RS— FF103aの SBには「L」 、リセット R(Rn)にも「L」が入り、その（RS— FF103aの） Q (Qn)は「H」となる。このと き、 ASW108aが ONとなるため、導通端子 T'Uを介して出力 Cnには CK1ラインの 信号「L」が出力される。
[0033] t2に、 CK1が「H」になり、これによつて RSnの出力 Cnが「H」になると、ブロック SR dの選択回路 105dの入力端 iは「H」、選択回路 106dの入力端 iは「L」、ブロック SRd の X(Sd)は「H」、選択回路 106aの Yは「L」となる。よって、 RS— FF103dの SBには 「L」、リセット R(Rd)にも「L」が入り、その（RS— FF103dの） Q (Qd)は「H」となる。こ のとき ASW108dが ONとなるため、導通端子 T'Uを介して出力 Cdには CK2ライン の信号「L」が出力される。
[0034] t3に、 CK2が「H」になると、ブロック SRdの出力 Cdが「H」になる。これにより、ブロ ック SRnの選択回路 105aの入力端 iは「L」、選択回路 106aの入力端 iは「H」、ブロ ック SRnの X(Sn)は「L」、 Yは「H」となる。よって、 RS— FF103nの SBには「H」、リ セット R(Rn)にも「H」が入り、その（RS— FF103aの） Qは「L」となる。このとき、 AS W108aは OFFであるため、 Cnには MOSトランジスタ 110aのソース'ドレインを介し て Vssd (信号「L」）が出力される。ここで、選択回路 106aの Yから出力された「H」は 、 DERAY回路で遅延され、 t4で選択回路 106dの入力端 iに入力される。
[0035] t4では、ブロック SRdの選択回路 105dの入力端 iは「L」、選択回路 106dの入力端 iは「H」、ブロック SRdの X(Sd)は「L」、 Yは「H」となる。よって、 RS— FF103dの SB には「H」、リセット R(Rd)も「H」が入り、その（RS— FF103dの） Q (Qd)は「L」となる 。このとき、 ASW108dは OFFであるため、 Cdには MOSトランジスタ 110dのソース' ドレインを介して Vssd (信号「L」）が出力される。
特許文献 1 :日本国公開特許公報「特開 2001— 135093公報 (公開日： 2001年 5月 18日）」
特許文献 2 :日本国公開特許公報「特開 2000— 339984公報 (公開日： 2000年 12 月 8日）」
特許文献 3 :日本国公開特許公報「特開 2001— 307495公報 (公開日： 2001年 11 月 2日）」
特許文献 4:米国公開特許公報「US2003Z0184512A1 (公開日：2003年 10月 2 曰）」
発明の開示
[0036] しかしながら、従来のシフトレジスタでは、 SRnブロック SRn— 1の RS— FF103bの 出力 Q (Qn— 1)を、ブロック SRnの出力 Cnのよつてリセットし、ブロック SRnの RS— FF103aの出力 Q (Qn)をブロック SRdの出力 Cdのよつてリセットしているように、各 ブロックのフリップフロップを他のブロック（他段）の出力、詳しくはシフト方向において 後段 (次段）の出力を用いてリセット（非アクティブ化）している。これにより、ブロック S Rdのようなダミーのブロック (ダミー段）が必要となる。また、各ブロック間の配線が長く 、かつ複雑ィ匕してしまう。この結果、回路面積 (パネルに実装したときはその額縁面積 )が増大する。力 Πえて、配線短絡等の物理的故障や信号遅延等の信号不良が発生 しゃすくなる。特に、シフト可能方向を双方向（右→左および左→右）に構成した場 合、各ブロックに選択回路が 2つ（図 13の 105a' 106a)必要となってしまう上、これら の配線が非常に複雑になる。
[0037] 本発明は上記課題に鑑みてなされたものであり、その目的は、回路面積の縮小化 と配線の簡易化とを実現するシフトレジスタ用の信号出力回路を提供する点にある。
[0038] 本発明の信号出力回路は、シフトレジスタの単位段に設けられる信号出力回路で あって、セットリセット型のフリップフロップと、入力される信号に基づいてクロック信号 を取り込みあるいは遮断することで出力信号を生成する信号生成回路とを備え、上 記信号生成回路にフリップフロップから出力された信号および帰還された出力信号 が入力されるとともに、この出力信号が該フリップフロップのリセットに入力されている ことを特徴としている。
[0039] 上記フリップフロップ力 出力された信号を第 1の制御信号とし、上記信号生成回 路は、該第 1の制御信号と帰還された出力信号とを用いて第 2の制御信号を生成し、 この第 2の制御信号に基づ 、てクロック信号を取り込みある 、は遮断しても良!、。
[0040] こうすれば、例えば、出力信号がアクティブになることで上記第 1の制御信号が非ァ クティブとし、出力信号が非アクティブになることで上記第 2の制御信号を非ァクティ ブとすることが可能となる。これにより、第 1および第 2の制御信号を、他段からリセット 信号をもらくことなく自段だけでリセット（自己リセット)することができる。したがって、 他段からリセット信号が供給されていた従来の構成と異なり、ダミー段が削減でき、か つ他段との配線数を大幅に削減することができる。この結果、回路面積 (パネル実装 されたときにはその額縁幅）を縮小することができ、さらに、配線短絡といった物理的 故障はもちろん、信号遅延といった信号不良も低減することができる。
[0041] 本信号出力回路においては、上記出力信号が非アクティブでかつ第 1の制御信号 がアクティブになることで上記第 2の制御信号がアクティブとなるように構成することも できる。
[0042] 本信号出力回路においては、上記信号生成回路は上記第 1の制御信号が入力さ れる論理回路を備えており、出力信号が該論理回路の入力に帰還されるとともに、該 論理回路が上記第 2の制御信号を出力するように構成することもできる。
[0043] 本信号出力回路においては、上記論理回路を NOR回路あるいは OR回路で構成 することちでさる。
[0044] 本信号出力回路においては、上記信号生成回路は、上記第 2の制御信号によって クロック信号を取り込みある 、は遮断するスィッチ回路を備えるように構成することも できる。
[0045] 本信号出力回路においては、上記信号生成回路は、上記第 2の制御信号によって クロック信号を取り込みある 、は遮断するレベルシフタを備えるように構成することも できる。
[0046] 本信号出力回路においては、上記フリップフロップは、初期化信号の入力によって 第 1の制御信号を非アクティブとする初期化が可能であるように構成することもできる 。こうすれば、何らかの理由で初期状態のフリップフロップがアクティブになっている 事態を回避でき、確実に自己リセットが可能となる。
[0047] 本信号出力回路においては、初期化時のクロック信号が出力信号の非アクティブ に対応するレベルであるように構成することもできる。こうすれば、何らかの理由で初 期状態での出力信号がアクティブになることを防ぎ自己リセットが可能となる。
[0048] 本信号出力回路においては、初期化にあたり、論理回路に上記初期化信号に基 づく信号を入力するように構成とすることもできる。例えば、論理回路に上記初期化 信号に基づく信号を入力することで、初期化時の第 2の制御信号を、クロック信号を 遮断する信号とする。こうすれば、何らかの理由で初期化時の出力信号がアクティブ になることを防ぎ、そのときのクロック信号のレベル（「H」Z「L」）に関係なぐ確実に 自己リセットを行うことができる。
[0049] 本信号出力回路においては、上記出力信号に加え、第 1および第 2の制御信号の 少なくとも一方の信号を出力するように構成とすることもできる。これにより、 1倍パル スゃ 2倍パルスといった複数種類のパルスを出力とすることができる。 [0050] また、本発明の信号出力回路は、シフトレジスタの単位段に設けられる信号出力回 路であって、セットリセット型のフリップフロップと論理回路とアナログスィッチとを備え 、上記アナログスィッチの入力端力クロック信号の供給ラインに接続され、上記論理 回路の第 1の入力端 (一方の入力端)が上記フリップフロップの出力端に接続される とともに該論理回路の第 2の入力端 (他方の入力端)が上記アナログスィッチの出力 端に接続され、上記論理回路の出力端が上記アナログスィッチの制御端に接続され 、上記フリップフロップのリセット端が上記アナログスィッチの出力端に接続されてい ることを特徴とする。
[0051] また、本発明の信号出力回路は、シフトレジスタの単位段に設けられる信号出力回 路であって、セットリセット型のフリップフロップと論理回路とレベルシフタとを備え、上 記レベルシフタの入力端がクロック信号の供給ラインに接続され、上記論理回路の一 方の入力端が上記フリップフロップの出力端に接続されるとともに該論理回路の他方 の入力端が上記レベルシフタの出力端に接続され、上記論理回路の出力端が上記 レベルシフタの制御端に接続され、上記フリップフロップのリセット端が上記レベルシ フタの出力端に接続されていることを特徴とする。
[0052] また、本発明の信号出力回路は、表示装置の駆動回路が備えるシフトレジスタに設 けられ、上記アナログスィッチの出力端、論理回路の出力端、および上記フリップフロ ップの出力端の少なくとも 1つで得られる信号が、上記表示装置の駆動に用 ヽられて も良い。
[0053] また、本発明の信号出力回路は、表示装置の駆動回路が備えるシフトレジスタに設 けられ、上記レベルシフタの出力端、上記論理回路の出力端、および上記フリップフ 口ップの出力端の少なくとも 1つで得られる信号が、上記表示装置の駆動に用いられ ても良い。
[0054] また本発明のシフトレジスタは、上記信号出力回路を備えたことを特徴とする。
この場合、上記信号出力回路が、初段および最終段の少なくとも一方に設けられて いることが好ましい。こうすれば、従来の構成のようなダミー段が不要となり、回路面 積 (パネル実装したときは額縁面積)の小さなシフトレジスタを提供することができる。 また、全ての段に本信号出力回路を設けても構わない。こうすれば、上記効果に加え 、各段間の配線を大幅に減少させることができる。さらに、各段にシフト方向を決定す るための選択回路を備えることで、双方向にシフトさせることが可能となる。この場合、 本信号出力回路は自己リセットが可能であるため、従来の構成と異なり、各段に 1つ の選択回路を設ければ済む。これに加え、各段間の配線を大幅に減少させることが できる。これにより、双方向シフト可能なシフトレジスタの回路面積 (パネル実装したと きは額縁面積)を大幅に縮小することができる。
[0055] また、本発明の表示装置の駆動回路は、上記シフトレジスタを備えたことを特徴とす る。
[0056] また、本発明の表示装置は、上記表示装置の駆動回路を備えたことを特徴とする。
[0057] 本発明の出力信号生成方法は、シフトレジスタの各段においてクロック信号を取り 込みあるいは遮断することによって出力信号を生成する、出力信号生成方法であつ て、出力信号をセットリセット型のフリップフロップのリセット入力に帰還させる一方、該 フリップフロップが出力する信号および帰還させた出力信号を用いて制御信号を生 成し、該制御信号を用いてクロック信号を取り込みあるいは遮断することを特徴とする
[0058] 本出力信号生成方法においては、出力信号のアクティブ化によって上記フリップフ 口ップが出力する信号を非アクティブとする一方、出力信号の非アクティブィ匕によって 上記制御信号を非アクティブとすることもできる。
[0059] 本出力信号生成方法においては、上記出力信号が非アクティブのときに、上記フリ ップフ口ップが出力する信号がアクティブィ匕することによって上記制御信号がァクティ ブ化しても良い。
[0060] 以上のように、本発明の信号出力回路においては、信号生成回路にフリップフロッ プから出力された信号および帰還された出力信号が入力されるとともに、この出力信 号が該フリップフロップのリセットに入力される。これにより、他段からリセット信号をも らうことなく自段だけでのリセット（自己リセット）が可能となる。したがって、他段からリ セット信号が供給されていた従来の構成と異なり、ダミー段が削除でき、かつ、他段と の配線数を大幅に削減することができる。この結果、回路面積 (パネル実装されたと きにはその額縁幅）を縮小することができ、配線短絡といった物理的故障はもちろん 、信号遅延といった信号不良も低減することができる。
図面の簡単な説明
圆 1]本シフトレジスタの信号出力回路の構成を示す回路図である。
[図 2]本シフトレジスタの構成を示す回路である。
[図 3]本シフトレジスタの 1ブロックの動作を示すタイミングチャートである。
[図 4]本シフトレジスタの他の構成を示す回路図である。
圆 5]本シフトレジスタの信号出力回路の構成を示す回路図である。
[図 6]図 5に示す信号出力回路に用いられるレベルシフタの構成を示す回路図である
[図 7]図 6に示すレベルシフタの動作を示すタイミングチャートである。
[図 8]図 4に示すシフトレジスタの 1ブロックの動作を示すタイミングチャートである。 圆 9(a)]本シフトレジスタに設けられる信号出力回路の変形例を示す回路図である。 圆 9(b)]本シフトレジスタに設けられる信号出力回路の変形例を示す回路図である。 圆 10(a)]選択回路の構成を示す回路図である。
[図 10(b)]アナログスィッチの構成を示す回路図である。
[図 11]RSフリップフロップの構成を示す回路図である。
圆 12]図 1の信号出力回路の変形例を示す回路図である。
[図 13]従来のシフトレジスタの 1ブロックを示す回路図である。
[図 14]従来のシフトレジスタの構成を示す回路図である。
[図 15]図 13に示すシフトレジスタ 1ブロックの動作を示すタイミングチャートである。
[図 16]図 14に示すシフトレジスタの動作 (右→左）を示すタイミングチャートである。
[図 17]図 14に示すシフトレジスタの動作 (左→右）を示すタイミングチャートである。 圆 18]本シフトレジスタの信号出力回路 (n— 1段)の構成を示す回路図である。 圆 19]本シフトレジスタの信号出力回路の構成 (n— 2段)を示す回路図である。
[図 20]本シフトレジスタの 2ブロック (n— 1段 ·η段）の動作を示すタイミングチャートで ある。
[図 21]本液晶表示装置の構成を示すブロック図である。
符号の説明 [0062] 1 - 2 シフトレジスタ
3 - 23 RSフリップフロップ
4- 24 NOR回路
5 - 25 選択回路
8 - 17- 18 アナログスィッチ
10- 21 MOSトランジスタ
12- 13 - 32- 33 インバータ
40a 誤動作防止回路
43 位相差検出部
44 波形タイミング整形部
50〜56 Nチャネルの MOSトランジスタ
57〜63 Pチャネルの MOSトランジスタ
SRB シフトレジスタの 1ブロック
LS レベルシフタ
SG (SGa - SGb - SGA- SGB) 信号出力回路
発明を実施するための最良の形態
[0063] 図 21は本実施の形態に力かる液晶表示装置の構成を示すブロック図である。同図 に示すように、本液晶表示装置 81は、表示部 79、ゲートドライバ 78、およびソースド ライバ 80を備える。ソースドライバ 80には映像信号が供給される。また、表示部 79に は、互いに直交する複数の走査信号線および複数のデータ信号線の交点近傍に画 素が設けられる。
[0064] 上記ソースドライバ 80に設けられる本シフトレジスタの構成を図 2に示す。同図に示 すように、本シフトレジスタ 1は、ブロック SRB1 ' · ' SRBn— 2、 SRBn— 1および SRB n (シフトレジスタの単位段)を備え、各ブロックは信号出力回路 SGおよび選択回路 5 を備える。
[0065] ブロック SRBnは、信号出力回路 SGaおよび選択回路 5aを有しており、この信号出 力回路 SGaは、 RSフリップフロップ（以下、 RS— FF) 3aと、 NOR4aと、アナログスィ ツチ（以下、 ASW) 8aと、 Nチャネル MOSトランジスタ 10aと、 2つのインバータ 12a' 13aとを備える。同様に、ブロック SRBn— 1は、信号出力回路 SGbおよび選択回路 5bを有しており、この信号出力回路 SGbは、 RS— FF (RSフリップフロップ） 3bと、 N OR4bと、 ASW (アナログスィッチ） 8bと、 Nチャネル MOSトランジスタ 10bと、 2つの インバータ 12b' 13bとを備える（図 18参照）。同様に、ブロック SRBn— 2は、信号出 力回路 SGcおよび選択回路 5cを有しており、この信号出力回路 SGcは、 RS—FF ( RSフリップフロップ） 3cと、 NOR4cと、 ASW (アナログスィッチ） 8cと、 Nチャネル MO Sトランジスタ 10cと、 2つのインバータ 12c' 13cとを備える（図 19参照）。
[0066] なお、 LRラインには、シフト方向信号が与えられ、 LRBラインには、シフト方向信号 の反転信号が与えられ、 CK1ラインには第 1クロック信号が与えられ、 CK2ラインに は第 2クロック信号が与免られる。
[0067] 選択回路 5 (5a' 5b ' 5c)は、例えば図 10 (a)に示す構成であり、 4つの入力端 p 'q' i'jおよび出力端 Xを備え、 pに「H」、 qに「L」が入れば入力端 iと出力端 Xとがつなが り、 iに入力される信号が Xから出力される。一方、 pに「L」、 qに「H」が入れば入力端 j と出力端 Xとがつながり、 jに入力される信号が Xから出力される。また、 ASW8 (8a' 8 b - 8c)は、例えば図 10 (b)に示す構成であり、 Pchおよび Nchのトランジスタで構成 され、 2つの制御端子 g'Gおよび 2つの導通端子 T'Uを備え、制御端子 gに「Η」また は制御端子 Gに「L」が入れば、 2つの導通端子 T'U間がつながる。なお、 Νチャネル MOSトランジスタ 10aは、ゲートに「H」が入力されるとソース'ドレイン間が導通する。 また、 RS— FF (3a- 3b · 3c)は、例えば図 11に示す構成である。
[0068] なお、インバータ 12 ( 12a · 12b · 12c)およびインバータ 13 ( 13a · 13b · 13c)は、正 論理の信号を増幅して負論理の信号として出力する回路である。
[0069] 図 1は、ブロック SRBnに設けられる信号出力回路 SGaの具体的構成である。同図 に示すように、選択回路 5aの X端子に接続する入力 S (図 2参照）と、インバータ 12a の入力側とが接続され、該インバータ 12aの出力が RS— FF3aのセットバー（SB)に 入力される。また、 RS— FF3aの出力 Q (Qn)は NOR4aの一方入力とされ、この NO R4aの他方入力力 RS—FF3aのリセット入力（R)と、ノード On (ブロック SRBnの出 力）とに接続されている。また、 NOR4aの出力（ノード CBn)と、 ASW8aの制御端子 Gと、インバータ 13aの入力と、 MOSトランジスタ 10aのゲートとが互いに接続されて いる。また、インバータ 13aの出力（ノード Cn)と、 ASW8aの制御端子 gとが互いに接 続され、 MOSトランジスタ 10aのソースが Vssd (Low電位）に接続されている。さらに 、 ASW8aの導通端子 Uと、 MOSトランジスタ 10aのドレインと、 OUTと、ノード On ( ブロック SRBnの出力）とが互いに接続されている。このように、 NOR4a、 ASW8aお よび MOSトランジスタ 10a等により信号生成回路が構成される。
[0070] なお、図 18 ·図 19に示すように、信号出力回路 SGb ' SGcの構成は、上記 SGaの 構成と同様である。例えば信号出力回路 SGbについては、選択回路 5bの X端子に 接続するノード Sn— 1と、インバータ 12bの入力側とが接続され、該インバータ 12bの 出力が RS— FF3bのセットバー（SB)に入力される。また、 RS— FF3bの出力（Qn— 1)は NOR4bの一方入力とされ、この NOR4bの他方入力力 RS—FF3bのリセット 入力（R)と、ノード On (ブロック SRBn— 1の出力）とに接続されている。また、 NOR4 bの出力（ノード CBn— 1)と、 ASW8bの制御端子 Gと、インバータ 13bの入力と、 M OSトランジスタ 10bのゲートとが互いに接続されている。また、インバータ 13bの出力 (ノード Cn—l)と、 AS W8bの制御端子 gとが互いに接続され、 MOSトランジスタ 10b のソースが Vssd (Low電位）に接続されている。さらに、 ASW8bの導通端子 Uと、 M OSトランジスタ 10bのドレインと、ノード On— 1 (ブロック SRBn— 1の出力）とが互い に接続されている。
[0071] ここで、図 2に示すように、ブロック SRBn— 1の選択回路 5bの入力端 iと、ノード On — 2 (ブロック SRBn— 2の出力）とが接続され、選択回路 5bの入力端 jと、ノード On ( ブロック SRBnの出力）とが接続される。また、選択回路 5bの出力端 Xはブロック SRB n— 1のノード Sn— 1に接続される。なお、選択回路 5bの入力端 pおよび入力端 qは それぞれ LRラインおよび LRBラインに接続され、 RS— FF3bの INTB入力は INTラ インに接続されている。さらに、ブロック SRBnの選択回路 5aの入力端 iと、ノード On —1 (ブロック SRBn— 1の出力）とが接続され、選択回路 5aの入力端 スィッチ S W17を介してスタートパルスライン SPに接続される。また、選択回路 5aの出力端 Xは ブロック SRBnのノード Snに接続される。なお、選択回路 5aの入力端 pおよび入力端 qはそれぞれ LRラインおよび LRBラインに接続され、 RS— FF3aの INTB入力は IN Tラインに接続され、 ASW8aの導通端子 Tが CK (クロック） 1ラインに接続されている [0072] 上記した本シフトレジスタの構成をふまえてその動作を、図 1〜図 3を用いて説明す れば以下の通りである。
[0073] 図 3では図示していないがシフト方向によらず、まず初期リセットを行う。すなわち、 I NTラインに INT信号「H」が与えられることで各 RS— FFの INTBに「L」が入力され、 各 RS— FFの出力 Qが「L」となる。このとき、各ブロック SRBの出力 Oは通常「L」であ るため、ノード CBが「H」でノード Cが「L」となり、各 ASWの導通端子 T'U間が遮断 する。ノード CBが「Η」であるため、各 MOSトランジスタ 10は ONのままとなり、各出力 (On— 2 · On— 1 · On)には Vssd (信号「L」）が出力される。この点、何らかの理由で 初期化時にブロック SRBの出力が「H」になっていると、ノード CBが「L」となり、各 AS Wの導通端子 T'U間がつながってしまう。そこで、初期化をクロック信号 CKの「L」の タイミングに合わせることが好ましい。なお、初期化時に各 ASWの導通端子 T'U間 を確実に遮断すべく図 12の構成をとることもできる。すなわち、 SGaであれば、図 1の 構成に Nチャネル MOSトランジスタ 21aをさらに設け、 INTBとこのトランジスタ 21aの ゲートとをインバータ 19aを介して接続するとともに、トランジスタ 21aのソースを Vssd に接続し、そのドレインを Onに接続する。こうすれば、初期化時に各ブロック SRBの ノード CBを確実に「H」にすることができ、クロック信号 CKの「H」/「L」に関係なくそ の出力 Oを Vssd (「L」 )にすることができる。
[0074] 本シフトレジスタは左右双方向にシフト可能である。すなわち、 LRラインに与えられ るシフト方向信号が「H」、 LRBラインが「L」であれば、右方向へシフトする（ブロック S RBn— 1からブロック SRBnへシフトして終了する場合）する。このとき、 LRラインは「 H」、 LRBラインは「L」なので、選択回路 5bは、 に「：¾、 qに「L」が入り、入力端 iに 入力される信号が Xから出力される。なお、 LRラインは「H」、 LRBラインは「L」なので 、スタートパルス信号用のスィッチ SW17は OFF、 SW18が ON (左端からシフト開始 )となっている。
[0075] 一方、 LRラインに与えられるシフト方向信号が「L」、 LRBラインが「H」であれば、左 方向へシフトする（ブロック SRBnからフトしてブロック SRB1で終了）する。このとき、 L Rラインは「L」、 LRBラインは「H」なので、選択回路 5bは、 pに「L」、 qに「H」が入り、 入力端 jに入力される信号が Xから出力される。なお、 LRラインは「L」、 LRBラインは 「H」なので、スタートパルス信号用のスィッチ SW17は ON、 SW18が OFF (右端か らシフト開始）となっている。
[0076] 以下に、図 2に示すブロック SRBnの動作および隣ブロック SRBn— 1へのシフト方 法について、図 2·図 3を用いて説明する。
[0077] まず tOで、 SRBn— 1の出力 On— 1が「L」であるとき、選択回路 5aの入力端 iは「L」 となり、選択回路 5aの出力端 X(Sn)が「L」となる。この結果、 RS— FF3aの SBには インバータ 12aによって「H」が入っている。なお、 RS— FF3aの R (リセット）は、該 RS —FF3aの出力 Onに接続されているため、「L」のままである。これにより、 RS—FF3 aの Q (Qn)はそれまでの「L」のままとなつている。このとき、 NOR4aの入力には、 RS — FF3aの Q (「L」）と、該 RS— FF3aの出力 On「L」とが入力されるため、 NOR4aの 出力（CBn)は「H」となる。この結果、制御端子 g (Cn)が「L」、制御端子 Gが「H」とな り、 ASW8aは OFFされ、導通端子 T'U間は遮断される。一方、 MOSトランジスタ 10 aのゲート (CBn)が「H」となってソース'ドレイン間が導通し、 Onには Vssd (信号「L」 )が出力される。
[0078] ここで、右方向へのシフトする場合 (すなわち、シフトの最終段なる場合）、 tlに、 S 1^811—1の出カ011—1が「11」になり、選択回路 5aの入力端 iは「H」、選択回路 5aの 出力端 X(Sn)が「H」となる。また、左方向へのシフトする場合 (すなわち、シフトの開 始段なる場合）、 tlに、スタートパルス信号「H」が SW17を介して入力され、選択回 路 5aの入力端 jは「H」、選択回路 5aの出力端 X(Sn)が「H」となる。
[0079] この結果、 RS— FF3aの SBにはインバータ 12aによって「L」が入る。このとき、 RS — FF3aの R (リセット）は「L」のままである。これにより、 RS— FF3aの Qは「H」となる 。このとき、 NOR4aの入力には、 RS— FF3aの Q (「H」）と、該 RS— FF3aの出力 On 「L」とが入力されるため、 NOR4aの出力（CBn)は「L」となる。この結果、 ASW8aは ON (制御端子 gが「H」、制御端子 Gが「L」）となり、 Onには、導通端子 T'Uを介して CK1の信号「L」が出力される。
[0080] ついで、 t2に、 SRBn— 1の出力 On— 1が「L」になると、選択回路 5aの入力端 i«「 L」となり、選択回路 5aの出力端 Xが「L」となる。この結果、 RS— FF3aの SBにはイン バータ 12aによって「H」が入る。なお、 RS— FF3aの R (リセット）は、該 RS— FF3aの 出力 Onに接続されているため、「L」のままである。これにより、その RS— FF3aの Q ( Qn)はそれまでの状態を維持し、「H」のままである。このとき、 NOR4aの入力には、 RS— FF3aの Q (「H」）と、該 RS— FF3aの出力 On「L」とが入力されるため、 NOR4 aの出力は「L」となる。この結果、 ASW8aは ON (制御端子 gが「H」、制御端子 0が「 L」）のまま、 Onに CK1の信号「L」が出力される。
[0081] ここで、 t3に、 CK1が「H」になると出力 Onが「H」となる。選択回路 5aの出力端 Xは 「L」のままであるため、 RS— FF3aの SBは「H」となる。また、 RS— FF3aの Rは出力 Onと接続されているため「H」となる。よって、 RS— FF3aの Qは「L」となる。このとき、 NOR4aの入力には、 RS— FF3aの Q (「L」）と、該 RS— FF3aの出力 On「H」とが入 力されるため、 NOR4aの出力（CBn)は「L」（ASW8aは ON)のままであり、 Onには CK1の信号「H」が出力されている。
[0082] ついで、 t4に、 CK1が「L」になると出力 Onが「L」となる。選択回路 5aの出力端 Xも 「L」のままであるため RS— FF3aの SBは「H」となる。また、 RS— FF3aの Rは出力 O nと接続されて!、るため「L」となる。よって、 RS— FF3aの Qは今までの「L」のままとな る。このとき、 NOR4aの入力には、 RS— FF3aの Q (「L」）と、該 RS— FF3aの出力 O n「L」とが入力されるため、 NOR4aの出力（CBn)は「H」となる。この結果、 ASW8a が OFF (制御端子 gが「L」、制御端子 0が「11」）される一方、 MOSトランジスタ 10aの ソース ·ドレイン間が導通し、 Onには Vssd (信号「L」）が出力される。
[0083] なお、左方向へのシフトする（すなわち、ブロック SRBnがシフトの開始段になる）場 合、 t3で Onが「H」となると、ブロック SRBn— 1の選択回路 5bの j端子に「H」が入る。 これにより、選択回路 5bの出力端 X(Sn— 1)が「H」となり、ブロック SRBn— 1へのシ フトが行われる。具体的には、選択回路 5bの出力端 X(Sn— 1)が「H」となれば、 SB n— 1は「L (アクティブ）」となり、 Qn— 1が「H (アクティブ）」となる。これにより、 NOR4 bの一方入力力^ H」となり、その出力（CBn)は「L」となる。この結果、 ASW8bが ON してクロック CKの取り込みが開始され、 On— 1は「L」となる。クロック CKが「H」となり 、 On— 1も「H」となれば、 Qn—1はリセットされ、「L (非アクティブ）」となる。一方、 On 1が「H」であるため、 NOR4bの出力 CBn—lは「L」のままであり、クロック CKの取 り込みは継続される。やがてクロック CKが「L」となり、 On— 1が「L」となれば、 Qn— 1 は「L」のままであるため、 NOR4bの出力 CBn— 1も「H (非アクティブ）」となる。これ により、 ASW8b力 SOFF、トランジスタ 10bが ONして、 On— 1は「L」を維持する。
[0084] ブロック SRBn— 1の信号出力回路 SGb (18参照）やブロック SRBn— 2の信号出 力回路 SGc ( 19参照）の動作は、上記したブロック SRBnの信号出力回路 SGa (図 1 参照）の動作と同様である。すなわち、 On— 1や On— 2が Onに対応し、 Qn— 1や Q n— 2力 SQnに対応し、 CBn— 1や CBn— 2が CBnに対応する。また、各信号出力回 路 SGに入力される CKは同じ位相であってもよいし、異なる位相であっても良い。ここ で、図 20のタイミングチャートに、信号出力回路 SGa' SGbそれぞれに入力される C K (CK1 -CK2)の位相が異なる場合の、信号出力回路 SGa (ブロック SRBn)および 信号出力回路 SGb (ブロック SRBn— 1)の動作を示しておく。
[0085] このように、本実施の形態に係るシフトレジスタの各段は、リセット信号を他段力 も らうことなぐ自段で生成した信号でリセット（自己リセット）を行う。これにより、従来技 術で要求されるダミーブロックをなくすことが可能となる。カロえて、他段からリセット信 号をもらわずに済むため、他段との配線数を大幅に削減でき、配線領域を縮小させ ることができる。この結果、回路面積 (パネル実装されたときにはその額縁幅）を縮小 することができ、さらに、配線短絡といった物理的故障はもちろん、信号遅延といった 信号不良も低減することができる。なお、本実施の形態は、シフトをする CKの DUTY 比が 50パーセント以下である時にも有効である。
[0086] なお、本シフトレジスタを、図 21のゲートドライバ 78に設けることも可能である。
[0087] 図 1に示す信号出力回路 SGaを変形し、図 9 (a)のように構成しても良い。すなわち 、 ASW8aの代わりに、誤動作防止回路 40aを設ける。誤動作防止回路 40aは、クロ ック信号 CK1とクロック信号 CK2との間に位相ずれが発生し、クロック信号 CK1とク ロック信号 CK2とに波形が重なる、すなわち、ともに「H」となる期間があっても、シフト レジスタが誤動作しないようにするものである。誤動作防止回路 40aは、位相差検出 部 43と波形タイミング整形部 44とからなる。
[0088] 位相差検出部 43は、クロック信号 CK1とクロック信号 CK2との波形を検出して、ク ロック信号 CK1とクロック信号 CK2とが重ならな 、波形を抽出し、これを新たなクロッ ク信号 (重なり除去クロック信号）として生成する。このような位相差検出部 43は、例え ば、図 9 (b)に示すように、 NOR回路 42とインバータ回路 41とから構成することがで きる。
[0089] 一方、波形タイミング整形部 44は、ノード Cnに接続され、その信号 Cnが「H」となる 期間に、対応する位相差検出部 43にて生成される新たなクロック信号が「H」となる 期間を抽出して出力信号を生成し、これを On信号とするものである。このような波形 タイミング整形部 44は、例えば、図 9 (b)に示すように、 NAND回路 51とインバータ 回路 52とから構成することができる。
[0090] 本発明の他の実施形態に係るシフトレジスタの構成を図 4に示す。同図に示すよう に、本シフトレジスタ 2は、ブロック SRB1 ' · ' SRBn— 2、 SRBn— 1および SRBnを備 え、各ブロックは信号出力回路 SGおよび選択回路 25を備える。
[0091] ブロック SRBnは、信号出力回路 SGAおよび選択回路 25aを有しており、この信号 出力回路 SGAは、 RSフリップフロップ（以下、 RS— FF) 23aと、レベルシフタ LSaと 、 NOR24aと、 2つのインバータ 32a' 33aとを備える。同様に、ブロック SRBn— 1は、 信号出力回路 SGBおよび選択回路 25bを有しており、この信号出力回路 SGBは、 R Sフリップフロップ（以下、 RS— FF) 23bと、レベルシフタ LSbと、 NOR24bと、 2つの インバータ 32b ' 33bとを備える。同様に、ブロック SRBn— 2は、信号出力回路 SGC および選択回路 25cを有しており、この信号出力回路 SGCは、 RSフリップフロップ（ 以下、 RS— FF) 23cと、レベルシフタ LScと、 NOR24cと、 2つのインノ ータ 32c' 33 cとを備える。
[0092] なお、 LRラインには、シフト方向信号が与えられ、 LRBラインには、シフト方向信号 の反転信号が与えられ、 CK1ラインには第 1クロック信号が与えられ、 CK2ラインに は第 2クロック信号が与免られる。
[0093] レベルシフタ LS (LSa'LSb 'LSc)の構成は図 6のとおりである。すなわち、レベル シフタ LSは、 Nチャネルの MOSトランジスタ 51〜56と、 Pチャネルの MOSトランジス タ 57〜63とを備える。ここで、入力（EN端子）と、トランジスタ 51のゲートと、トランジス タ 57のゲートと、トランジスタ 55のゲートと、トランジスタ 61のゲートと、トランジスタ 60 のゲートが互いに接続されている。また、トランジスタ 51のソースが CKBに接続され、 トランジスタ 51のドレインと、トランジスタ 57のドレインと、トランジスタ 58のゲートと、ノ ード Bとが互いに接続されている。また、トランジスタ 58のドレインと、トランジスタ 52の ドレインと、トランジスタ 52のゲートと、トランジスタ 53のゲートとが互いに接続されてい る。トランジスタ 52のソースと、トランジスタ 54のドレインと、トランジスタ 53のソースとが 互いに接続されている。また、トランジスタ 53のドレインと、ノード Aと、トランジスタ 59 のドレインと、トランジスタ 61のドレインと、トランジスタ 62のドレインと、トランジスタ 63 のゲートと、トランジスタ 56のゲートとが互いに接続されている。また、トランジスタ 57 のソース、トランジスタ 60のソース、トランジスタ 61のソース、トランジスタ 62のソース、 トランジスタ 63のソースが Vdd(「H」）に接続されている。また、トランジスタ 54のソー スおよび 56のソースが Vssd (「L」）に接続されている。また、トランジスタ 58のソース およびトランジスタ 59のソースが互いに接続されるとともに Vdd (「H」）に接続されて いる。また、トランジスタ 59のゲートと、ノード Cと、トランジスタ 60のドレインと、トランジ スタ 55のドレインとが互いに接続されている。また、トランジスタ 55のソースが CKに接 続され、トランジスタ 62のゲート力 NTBに接続され、トランジスタ 63のドレインと、トラ ンジスタ 56のドレインと、 OUTとが互いに接続されて!、る。
[0094] なお、選択回路 25 (25a ' 25b ' 25c)の構成および作用は、上記した選択回路 5と 同様である。また、インバータ 32 (32a- 32b · 32c)およびインバータ 33 (33a · 33b · 3 3c)もインバータ 12· 13と同様である。
[0095] 図 5は、ブロック SRBnに設けられる信号出力回路 SGAの具体的構成である。同図 に示すように、選択回路 25aの X端子に接続するノード Snと、インバータ 32aの入力 側とが接続され、該インバータ 32aの出力が RS— FF23aのセットバー（SB)に入力 される。また、 RS— FF23aの出力 Q (Qn)は NOR24aの一方入力とされ、この NOR 24aの他方入力と、 RS— FF23aのリセット入力（R)と、レベルシフタ LSaの OUTに 繋がるノード On (ブロック SRBnの出力）とが互いに接続されている。また、 NOR24a の出力がインバータ 33aの入力側とが接続され、インバータ 33aの出力側がレベルシ フタ LSaの入力（EN端子）に接続されている。
[0096] なお、信号出力回路 SGB' SGCの構成は、上記 SGAの構成と同様である。例えば 信号出力回路 SGBについては、選択回路 25bの X端子に接続するノード Sn—1と、 インバータ 32bの入力側とが接続され、該インバータ 32bの出力が RS— FF23bのセ ットバー（SB)に入力される。また、 RS— FF23bの出力（Q)は NOR24bの一方入力 とされ、この NOR24bの他方入力と、 RS—FF23bのリセット入力（R)と、レベルシフ タ LSbの OUTに繋がるノード On— 1 (ブロック SRBn— 1の出力）とが互いに接続さ れている。また、 NOR24bの出力がインバータ 33bの入力側とが接続され、インバー タ 33bの出力側がレベルシフタ LSbの入力（EN端子）に接続されている。
[0097] ここで、図 4に示すように、ブロック SRBn— 1の選択回路 25bの入力端 iと、ノード O n— 2 (ブロック SRBn— 2の出力）とが接続され、選択回路 25bの入力端 jと、ノード O n (ブロック SRBnの出力）とが接続される。また、選択回路 25bの出力端 Xはブロック SRBn— 1のノード Sn— 1に接続される。なお、選択回路 25bの入力端 pおよび入力 端 qはそれぞれ LRラインおよび LRBラインに接続され、レベルシフタ LSn— 1の INT B入力、 CK入力および CKB入力は、それぞれ INTライン、 CKラインおよび CKBラ インに接続されている。
[0098] さらに、ブロック SRBnの選択回路 25aの入力端 iと、ノード On— 1 (ブロック SRBn —1の出力）とが接続され、選択回路 25aの入力端 jが、スィッチ SW37を介してスタ ートパルスライン SPに接続される。また、選択回路 25aの出力端 Xはブロック SRBn のノード Sn〖こ接続される。なお、選択回路 25aの入力端 pおよび入力端 qはそれぞれ LRラインおよび LRBラインに接続され、レベルシフタ LSnの INTB入力、 CK入力お よび CKB入力は、それぞれ INTライン、 CKラインおよび CKBラインに接続されてい る。
[0099] ここで、図 6に示すレベルシフタ LS (LSa'LSb)は、図 7に示すように、 EN端子に「 HJが入力されると CK信号をレベルシフトして出力する一方、 EN端子に「L」が入力 されると「L」を出力する。なお、 INTB入力に「L」が入力されると、「L」を出力する。
[0100] EN端子が「L」の場合、図 6の Nチャネルのトランジスタ 54、トランジスタ 51およびト ランジスタ 55が OFFする一方、 Pチャネルのトランジスタ 57、トランジスタ 60およびト ランジスタ 61は ONする。この結果、ノード Aの電位が Vdd (「H」）となり、出力 OUT は Vssd (「L」）となる。
[0101] EN端子が「H」の場合、図 6の Nチャネルのトランジスタ 54、トランジスタ 51およびト ランジスタ 55が ONする一方、 Pチャネルのトランジスタ 57、トランジスタ 60およびトラ ンジスタ 61は OFFする。この結果、ノード Bは CKBの電位、 Cは CKの電位となる。
[0102] CKBが「H」で CKが「L」の場合、 Pチャネルのトランジスタ 58には電流制限がかか り、 Pチャネルのトランジスタ 59が ONし、トランジスタ 59に電流が流れるため、ノード Aの電位が上昇する。これにより、出力 OUTは Vssd (「L」）となる。
[0103] 反対に、 CKBが「L」で CKが「H」の場合、 Pチャネルのトランジスタ 58は ONして!/ヽ るため電流制限が力からない。また、 Pチャネルのトランジスタ 59の電流に制限がか かるため、ノード Aの電位が下降する。よって、出力 OUTは Vdd (「H」）となる。
[0104] これにより、信号出力回路 SGA (図 5参照）の回路動作は以下のようになる。
[0105] ノード Snに「H」が入力されると、 RS— FF23aの SBに「L」が入力される。これにより 、出力 Q (Qn)は「H」となる。ここで、信号 Qnと、ノード Onの信号 On (ブロック SRBn の出力）と、信号 Qnおよび信号 Onの NOR (すなわち NOR24aの出力）である信号 NORnと、インバータ 33aの出力 Cn (NORnの反転信号）との関係は、下記のように なる。
[0106] すなわち、 Qnが「L」で Onが「L」の場合は、 NORnが「H」で Cnが「L」であり、 Qn が「L」で Onが「H」の場合は、 NORnが「L」で Cnが「H」であり、 Qnが「H」で Onが「 L」の場合は、 NORnが「L」で Cnが「H」であり、 Qnが「H」で Onが「H」の場合は、 N ORnが「L」で Cnが「H」である。
[0107] ここで、ブロック SRBn (図 4参照）の動作を図 8のタイミングチャートを用いて説明す れば以下のとおりである。
[0108] まず、初期設定として tOで INT信号に「H」を入力し、 RS— FF23aの出力信号 Qn およびレベルシフタ LSの出力信号 Onを「L」とする（初期化)。
[0109] tlでは、 Qnが「L」で Onが「L」であるため、 NORnは「H」で Cnは「L」となる。 Cnは 、 LSnの EN信号に入力されているため、 ENは「L」となる。よって、 CKおよび CKB の「H」 /「L」に関わらず、 On信号は「L」となる。
[0110] t2で信号 Snが「H」となると、 RS—FF23aの SBに「L」が入力されて、 Qnが「H」と なる。よって Qnが「H」で Onが「L」となり、 NORnが「L」で Cnが「H」となる。レベルシ フタ LSnの EN端子は、 Cnが Hの場合、「H」となる。そして EN端子が「H」の場合は 、 Onには CK信号が出力される。すなわち、 CKは「L」で CKBが「H」の場合、 Onは「 LJとなる。もちろん、 CKが「H」で CKBが「L」であれば Onは「H」となる。
[0111] ノード Onは、 RS— FF23aのリセット（R)に接続されている。よって、 t3に Onが「H」 となり、 RS— FF23aの R (リセット）に「H」が入力されると、 Qnが「L」となる。ここで、 O nは「H」であるため、 NORnが「L」で Cnが「H」となる。レベルシフタ LSの EN端子は 、 Cnが「H」であるため変化せず、「H」のまま（CKを取得したまま）である。
[0112] したがって、 t4で CKが「L」（CKBが「H」）になると、 Onは CKに従って「L」となる。
このとき、 Qnが「L」で Onが「L」となるので、 NORnが「H」で Cnが「L」となる。したが つて、 LSnの EN端子が「L」となり、 0 0^ の「11」7「し」にわらず、 Onは「L」とな る。
[0113] このように、本シフトレジスタは、他段の信号を必要とすることなく自段の信号を用い てリセットすることができる。これにより、従来技術で要求されるダミーブロックをなくす ことが可能となる。カロえて、他段からリセット信号をもらわずに済むため、他段との配線 数大幅に削減でき、配線領域を縮小させることができる。この結果、回路面積 (パネ ル実装されたときにはその額縁幅）を縮小することができ、さらに、配線短絡といった 物理的故障はもちろん、信号遅延といった信号不良も低減することができる。
[0114] さらに、信号 Oi (i= l、 2" ' 11—1、11)は1倍パルス信号として、信号 (1= 1、 2· · · n— 1、 n)は 2倍パルス信号として、バスライン (データ信号線や走査信号線)の充電 を制御する信号として使用することができる。また、信号 Qi (i= l、 2· · ·η— 1、 η)を バスラインの充電を制御する信号として使用することもできる。
産業上の利用可能性
[0115] 本発明の信号出力回路は、液晶表示装置等の表示装置の駆動回路 (シフトレジス タ）に適用可能である。

Claims

請求の範囲
[1] シフトレジスタの単位段に設けられる信号出力回路であって、
セットリセット型のフリップフロップと、
入力される信号に基づいてクロック信号を取り込みあるいは遮断することで出力信 号を生成する信号生成回路とを備え、
該信号生成回路にフリップフロップ力 出力された信号および帰還された出力信号 が入力されるとともに、上記フリップフロップのリセット入力に出力信号が帰還されて
V、ることを特徴とする信号出力回路。
[2] 上記フリップフロップ力も出力された信号を第 1の制御信号とし、
上記信号生成回路は、該第 1の制御信号と帰還された出力信号とに基づいて第 2 の制御信号を生成し、この第 2の制御信号を用いてクロック信号を取り込みあるいは 遮断することを特徴とする請求項 1記載の信号出力回路。
[3] 出力信号がアクティブになることで上記第 1の制御信号が非アクティブとされ、出力 信号が非アクティブになることで上記第 2の制御信号が非アクティブとされることを特 徴とする請求項 2記載の信号出力回路。
[4] 上記出力信号が非アクティブでかつ第 1の制御信号がアクティブになることで上記 第 2の制御信号がアクティブとなることを特徴とする請求項 2記載の信号出力回路。
[5] 上記信号生成回路は上記第 1の制御信号が入力される論理回路を備えており、出 力信号が該論理回路の入力に帰還されるとともに、該論理回路が上記第 2の制御信 号を出力することを特徴とする請求項 1記載の信号出力回路。
[6] 上記論理回路は、 NOR回路あるいは OR回路であることを特徴とする請求項 5記載 の信号出力回路。
[7] 上記信号生成回路は、上記第 2の制御信号によってクロック信号を取り込みあるい は遮断するスィッチ回路を備えることを特徴とする請求項 5記載の信号出力回路。
[8] 上記信号生成回路は、上記第 2の制御信号によってクロック信号を取り込みあるい は遮断するレベルシフタを備えることを特徴とする請求項 5記載の信号出力回路。
[9] 上記フリップフロップは、初期化信号の入力によって第 1の制御信号を非アクティブ とする初期化が可能であることを特徴とする請求項 5記載の信号出力回路。
[10] 初期化時のクロック信号が出力信号の非アクティブに対応するレベルであることを 特徴とする請求項 9記載の信号出力回路。
[11] 初期化にあたり、上記論理回路に初期化信号に基づいた信号を入力することを特 徴とする請求項 9記載の信号出力回路。
[12] 上記出力信号に加え、第 1および第 2の制御信号の少なくとも一方の信号を出力す ることができる請求項 2記載の信号出力回路。
[13] シフトレジスタの単位段に設けられる信号出力回路であって、
セットリセット型のフリップフロップと論理回路とアナログスィッチとを備え、 上記アナログスィッチの入力端力クロック信号の供給ラインに接続され、 上記論理回路の第 1の入力端が上記フリップフロップの出力端に接続されるととも に該論理回路の第 2の入力端が上記アナログスィッチの出力端に接続され、 上記論理回路の出力端が上記アナログスィッチの制御端に接続され、 上記フリップフロップのリセット入力端が上記アナログスィッチの出力端に接続され て!、ることを特徴とする信号出力回路。
[14] シフトレジスタの単位段に設けられる信号出力回路であって、
セットリセット型のフリップフロップと論理回路とレベルシフタとを備え、
上記レベルシフタの入力端がクロック信号の供給ラインに接続され、
上記論理回路の第 1の入力端が上記フリップフロップの出力端に接続されるととも に該論理回路の第 2の入力端が上記レベルシフタの出力端に接続され、
上記論理回路の出力端が上記レベルシフタの制御端に接続され、
上記フリップフロップのリセット入力端が上記レベルシフタの出力端に接続されてい ることを特徴とする信号出力回路。
[15] 表示装置の駆動回路が備えるシフトレジスタに設けられ、上記アナログスィッチの 出力端、上記論理回路の出力端、および上記フリップフロップの出力端の少なくとも 1つで得られる信号が、上記表示装置の駆動に用いられることを特徴とする請求項 1 3記載の信号出力回路。
[16] 表示装置の駆動回路が備えるシフトレジスタに設けられ、上記レベルシフタの出力 端、上記論理回路の出力端、および上記フリップフロップの出力端の少なくとも 1つ で得られる信号が、上記表示装置の駆動に用いられることを特徴とする請求項 14記 載の信号出力回路。
[17] シフトレジスタの各段においてクロック信号を取り込みあるいは遮断することによって 出力信号を生成する、出力信号生成方法であって、
出力信号をセットリセット型のフリップフロップのリセット入力に帰還させる一方、該フ リップフロップが出力する信号および帰還させた出力信号を用いて制御信号を生成 し、該制御信号を用いてクロック信号を取り込みあるいは遮断することを特徴とする出 力信号生成方法。
[18] 出力信号のアクティブ化によって上記フリップフロップが出力する信号を非ァクティ ブとする一方、出力信号の非アクティブィヒによって上記制御信号を非アクティブとす ることを特徴とする請求項 17記載の出力信号生成方法。
[19] 上記出力信号が非アクティブのときに上記フリップフロップが出力する信号がァクテ イブィ匕することによって上記制御信号がアクティブィ匕することを特徴とする請求項 17 記載の出力信号生成方法。
[20] 請求項 1、 13、 14のいずれ力 1項に記載の信号出力回路を備えることを特徴とする シフトレジスタ。
[21] 上記信号出力回路が、初段および最終段の少なくとも一方に設けられていることを 特徴とする請求項 20に記載のシフトレジスタ。
[22] 各段にシフト方向を決定するための選択回路を備え、双方向シフトが可能であるこ とを特徴とする請求項 20に記載のシフトレジスタ。
[23] 請求項 20に記載のシフトレジスタを備えることを特徴とする表示装置の駆動回路。
[24] 請求項 23に記載の表示装置の駆動回路を備えたことを特徴とする表示装置。
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