WO2010146751A1 - 表示駆動回路、表示パネル、表示装置 - Google Patents

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WO2010146751A1
WO2010146751A1 PCT/JP2010/001938 JP2010001938W WO2010146751A1 WO 2010146751 A1 WO2010146751 A1 WO 2010146751A1 JP 2010001938 W JP2010001938 W JP 2010001938W WO 2010146751 A1 WO2010146751 A1 WO 2010146751A1
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WO
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signal
stage
terminal
circuit
input
Prior art date
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PCT/JP2010/001938
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English (en)
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Inventor
鉢田卓也
村上祐一郎
古田成
横山真
佐々木寧
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シャープ株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G09G2310/063—Waveforms for resetting the whole screen at once
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to a display drive circuit (various display drivers) that performs simultaneous selection of signal lines at a predetermined timing.
  • Patent Document 1 discloses a set-reset flip-flop having an initial terminal (INI) at each stage of a shift register included in a gate driver for a liquid crystal display device, an analog switch 43, and an N-channel transistor 44.
  • a configuration is disclosed in which a clock circuit CK is input to the analog switch 43, the source of the transistor 44 is connected to VSS, and the output signal On of each stage is supplied to the scanning signal line.
  • the start pulse ST is activated while the clock signal CK is fixed to be active when the power of the liquid crystal display device is turned on, the output signals (On ⁇ 1, On, On + 1) of all stages. Etc.) become active while being sequentially delayed.
  • Vcom common electrode potential
  • both the SB signal and the R signal are active ⁇ when both the SB signal and the R signal transition to inactive, the flip-flop is in the holding state and its output Q becomes High (see FIG. 40).
  • the flip-flop is reset and its output Q becomes Low (FIG. 41).
  • the flip-flop is set and its output Q Becomes High (see FIG. 42).
  • This display drive circuit is a display drive circuit that includes a shift register and simultaneously selects a plurality of signal lines at a predetermined timing, and is a set-reset type in which an initialization signal is input to each stage of the shift register.
  • a flip-flop and a signal generation circuit that receives the simultaneous selection signal and generates an output signal of its own stage using the output of the flip-flop, and the output signal of each stage of the shift register receives the simultaneous selection signal
  • the flip-flop output is active when the initialization signal is active and the set signal and the reset signal are active. Even if it is inactive, it becomes inactive and the initialization signal is made active before the end of the simultaneous selection, Characterized in that it is inactive to After the completion.
  • the initialization of the shift register (initialization of the flip-flops at each stage) is completed when the simultaneous selection is completed and the set signal and the reset signal are deactivated. Therefore, the operation of the shift register after completion of the simultaneous selection is stabilized as compared with the conventional driver (see FIGS. 38 and 39) in which the flip-flop is in an indefinite state after the simultaneous selection is completed until the INI signal is input. Can do.
  • the operation of the shift register after completion of simultaneous selection can be stabilized in a display drive circuit that performs simultaneous selection of a plurality of signal lines at a predetermined timing.
  • FIG. 1 is a schematic diagram illustrating a configuration of a liquid crystal display device according to a first embodiment.
  • FIG. 2 is a circuit diagram showing a part of a shift register of the liquid crystal display device shown in FIG. 1.
  • FIG. 3 is a circuit diagram (a) and a truth table (b) of a flip-flop of the shift register shown in FIG. 2.
  • 3 is a timing chart showing a driving method (when the power is turned on) of the liquid crystal display device of FIG. 1.
  • 2 is a timing chart showing a driving method of the liquid crystal display device of FIG. 1 (when SB signal return and R signal return are simultaneous).
  • 2 is a timing chart showing a driving method of the liquid crystal display device of FIG. 1 (when the return of the SB signal is earlier than the return of the R signal).
  • FIG. 3 is a timing chart showing a driving method of the liquid crystal display device of FIG. 1 (when the return of the SB signal is slower than the return of the R signal).
  • FIG. 6 is a schematic diagram illustrating another configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 6 is a schematic diagram illustrating still another configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 10 is a circuit diagram showing a part of a shift register of the liquid crystal display device shown in FIG. 9.
  • FIG. 11 is a circuit diagram (a), an operation timing chart (b), and a truth table (c) of the flip-flop of the shift register shown in FIG. 10.
  • 10 is a timing chart showing a method for driving the liquid crystal display device of FIG. 9 (when the power is turned on).
  • FIG. 10 is a timing chart showing a driving method of the liquid crystal display device of FIG. 9 (when SB signal return and R signal return are simultaneous).
  • 10 is a timing chart showing a driving method of the liquid crystal display device of FIG. 9 (when the return of the SB signal is earlier than the return of the R signal).
  • 10 is a timing chart showing a driving method of the liquid crystal display device of FIG. 9 (when the return of the SB signal is slower than the return of the R signal). It is the production
  • FIG. 10 is a schematic diagram illustrating still another configuration of the liquid crystal display device according to the second embodiment.
  • FIG. 10 is a schematic diagram illustrating still another configuration of the liquid crystal display device according to the second embodiment.
  • FIG. 19 is a circuit diagram showing a part of a shift register of the liquid crystal display device shown in FIG. 18.
  • FIG. 19 is a timing chart showing a method for driving the liquid crystal display device of FIG. 18 (when the power is turned on).
  • FIG. FIG. 19 is a circuit diagram (a), an operation timing chart (b), and a truth table (c) of the flip-flop of the shift register shown in FIG.
  • FIG. 19 is a circuit diagram of a flip-flop of the shift register shown in FIG. 18.
  • 19 is a timing chart showing a driving method of the liquid crystal display device of FIG. 18 (when the return of the SB signal is slower than the return of the R signal).
  • FIG. 19 is a timing chart showing a driving method of the liquid crystal display device of FIG. 18 (when the return of the SB signal is slower than the return of the R signal).
  • FIG. 19 is a circuit diagram (a), an operation timing chart (b), and a truth table (c) of the flip-flop of the shift register shown in FIG.
  • FIG. 20 is a circuit diagram showing a specific configuration of the NAND of FIG. 19. It is a schematic diagram which shows the structure of the liquid crystal display device concerning this Embodiment 3.
  • FIG. 27 is a circuit diagram showing each stage of the shift register of the liquid crystal display device shown in FIG. 26.
  • FIG. 27 is a circuit diagram showing a D latch circuit of a G-CS driver of the liquid crystal display device shown in FIG. 26.
  • 27 is a timing chart illustrating a method for driving the liquid crystal display device of FIG. 27 is a timing chart illustrating a method for driving the liquid crystal display device of FIG.
  • FIG. 32 is a timing chart showing a method for driving the liquid crystal display device of FIG. 31.
  • FIG. FIG. 32 is a timing chart showing a method for driving the liquid crystal display device of FIG. 31.
  • FIG. It is a circuit diagram which shows the structural example of each stage of a shift register. It is a timing chart which shows the modification of FIG. 21 is a timing chart showing another modification of FIG. FIG. 21 is a timing chart showing still another modification of FIG. 20.
  • FIG. It is a circuit diagram which shows the structure of the conventional shift register. It is a timing chart which shows the drive method of the conventional shift register.
  • a set signal (S signal or SB signal) is input to a set terminal (S terminal or SB terminal) of a set-reset type flip-flop (hereinafter abbreviated as FF as appropriate), and a reset terminal (R A reset signal (R signal or RB signal) is input to the terminal or RB terminal, and an initialization signal (INIT signal or INITB signal) is input to the initialization terminal (INI terminal or INITB terminal)
  • the Q signal is output from the output terminal (Q terminal), and the QB signal is output from the inverted output terminal (QB terminal).
  • VDD high potential side power supply
  • VSS low potential side power supply
  • S signal set signal
  • R signal reset signal
  • Q signal output signal
  • SB set bar signal
  • RB signal reset bar signal
  • QB QB signal
  • FIG. 1 is a circuit diagram showing a configuration of a liquid crystal display device 3a according to the present invention.
  • the liquid crystal display device 3a includes a display unit DAR, a gate driver GD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC supplies the gate driver GD with an INITB signal (initialization signal), an AONB signal (simultaneous selection signal), a gate start pulse GSP, a gate on enable signal GOE, and gate clock signals GCKB1 and GCKB2.
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate driver GD includes a shift register SR having a plurality of stages.
  • the output signal (OUT signal) from the i-stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via the buffer.
  • the OUT signal of the n stage SRn is supplied to the scanning signal line Gn via the buffer.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn.
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • FIG. 2 is a circuit diagram showing a specific configuration of part of the shift register SR.
  • each stage of the shift register includes a set / reset type flip-flop FF having an SB terminal, an R terminal, and an INITB terminal, two analog switches ASW9 and ASW10, an inverter, a CKB terminal, and an ONB.
  • the Q terminal of the flip-flop FF is connected to the P channel side gate of the analog switch ASW9 and the N channel side gate of the analog switch ASW10, and the QB terminal of the FF is analog Connected to the N channel side gate of the switch ASW9 and the P channel side gate of the analog switch ASW10, one conduction electrode of the analog switch ASW9 is connected to the ONB terminal, and one conduction electrode of the analog switch ASW10 is connected to the CK terminal.
  • Connected and analog switch And the other conductive electrode of ASW9, is connected to the OUTB terminal is an output terminal of the stage and the other conductive electrode of the analog switch ASW10, OUTB terminal is connected to the OUT terminal through the inverter.
  • the OUTB terminal of the own stage is connected to the SB terminal of the next stage, and the OUT terminal of the next stage is connected to the R terminal of the own stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1
  • the OUT terminal of the (n + 1) stage SRn + 1 is connected to the R terminal of the n stage SRn.
  • the GSPB signal is input to the SB terminal of the first stage SR1 of the shift register SR.
  • the INITB terminal of each stage flip-flop is connected to the INITB signal line, the ONB terminal of each stage is connected to the AONB signal line, and the odd stage CKB terminal and the even stage CKB terminal are different. It is connected to a GCKB line (a line for supplying GCKB).
  • a GCKB line a line for supplying GCKB.
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line.
  • the flip-flop FF1 shown in FIG. 3 is used for the flip-flop FF of FIG.
  • the flip-flop FF1 includes a P-channel transistor p84 and an N-channel transistor n84 that constitute a CMOS circuit, a P-channel transistor p85 and an N-channel transistor n85 that constitute a CMOS circuit, and P-channel transistors p82 and p83.
  • the drain of n83 is connected, the source of n81 and the drain of n82 are connected, the INITB terminal is connected to the source of p82 and the gate of p86, and the SB terminal is connected to the gate of p82, the gate of n81, and the gate of n83
  • the R terminal is connected to the gate of n82 and the gate of p83, the source of n85 is connected to VSS, the sources of p82
  • FIG. 3B is a truth table of FF1.
  • the Q signal of FF1 is low (inactive) during the period when the SB signal is high (inactive) and the R signal is high (active), and the SB signal is high (inactive).
  • the hold state is set.
  • the SB signal is Low (active) and the R signal is High (active)
  • the SB signal is Low (active) and the R signal is Low. It becomes High (active) during the period of (inactive).
  • the flip-flop FF1 when both the SB signal and the R signal are inactive while the INITB terminal is active (Low), p82 and n86 are OFF, and p85, p86, n83, and n84 are ON and the Q signal is turned on. Is Low and the QB signal is High (inactive). When both the SB signal and the R signal are active while the INITB terminal is active (Low), p82, p86, and p85 are turned on, the Q signal is Low, and the QB signal is High (inactive).
  • the flip-flop FF1 when the SB signal is active (Low) and the R signal is inactive (High) while the INITB terminal is active (Low), p82 and p85 are ON and p84 is OFF. The Q signal is low and the QB signal is high (inactive).
  • the flip-flop FF1 when the SB signal is inactive (High) and the R signal is active (High) while the INITB terminal is active (Low), the n81, n82, and p85 are turned on and the Q signal is turned on. Is Low and the QB signal is High (inactive).
  • FIG. 4 is a timing chart showing a driving method when the liquid crystal display device 3a is powered on.
  • AONB is an AONB signal (simultaneous selection signal)
  • INITB is an INITB signal (initialization signal)
  • GSPB is a gate start pulse bar signal
  • GCK1B is a GCK1B signal
  • GCK2B is a GCK2B signal
  • OUT signal (potential of OUT terminal).
  • the following preparation operation is performed when the power is turned on. Specifically, the AONB signal and the INITB signal are simultaneously activated (Low), and after the AONB signal returns to inactive (High), the INITB signal returns to inactive (High). Since the ASW 9 is ON in each stage of the shift register SR, the OUT signals in all stages are thereby activated (High), and all scanning signal lines are selected. At this time, since the analog switch asw corresponding to each data signal line is turned on, Vcom is supplied to all the data signal lines. In each stage flip-flop, the INITB signal is active (Low), so that the Q signal is Low (inactive) and the QB signal is High (inactive). After the above preparatory operation is completed (after the AONB signal becomes inactive), Vcom is written to all PIX of the display unit DAR, and the shift register SR is initialized (the output of the flip-flop at each stage is (Inactive) state.
  • the shift register SR of the liquid crystal display device 3a the following operation is performed during each vertical scanning period (when each frame is displayed). That is, when the SB signal input to the own stage becomes active (Low), the FF of the own stage is set, the Q signal becomes High (active), and the GCKB signal is taken into the own stage via the analog switch ASW10. .
  • the self-stage GCKB signal becomes active (High)
  • the self-stage OUTB signal becomes active (Low)
  • the next-stage SB signal becomes active.
  • the OUTB signal of the next stage FF becomes active, and the GCKB signal is taken into the next stage.
  • next-stage GCKB signal becomes active (Low)
  • the FF of its own stage is reset, the Q signal becomes Low (inactive), and the analog switch ASW9 is turned ON.
  • the AONB signal is High
  • the OUTB signal of its own stage is also High (inactive).
  • liquid crystal display device 3a for example, all scanning signal lines are simultaneously selected when the power is turned on, and the same potential (for example, Vcom) can be written to all the pixels, so that screen disturbance when the power is turned on can be eliminated.
  • Vcom voltage-to-emitter-to-emitter-to-emitter-to-emitter-to-emitter-to-emitter-to-emitter-to-emitter-to-Vcom
  • the output Q of the flip-flop is always inactive (Low), and both the SB signal and the R signal are active ⁇ the SB signal is active and the R signal is inactive as shown in FIG. 7. Both the SB signal and the R signal are inactive.
  • the output Q of the flip-flop is always inactive (Low) even if the transition is made. Therefore, it is possible to stabilize the operation of the shift register when returning from the simultaneous selection and after the return.
  • the gate driver can be downsized as compared with the conventional configuration shown in FIG.
  • the preparation operation can be completed more quickly than in the conventional configuration in which simultaneous selection and shift register initialization are performed separately.
  • FIG. 8 is a circuit diagram showing a configuration of a liquid crystal display device 3b using the shift register SR of FIG. 1 on the source driver side.
  • the source start pulse SSP is input to the first stage of the shift register SR
  • the source clock bar signal SCK1B or SCK2B is input to the CKB terminal of each stage.
  • the OUT signal output from the i stage SRi is supplied to the sampling circuit SAC, and the data sampled by the OUT signal is supplied to the data signal line SLi of the display unit DAR through the DAC.
  • the OUT signal of the n stage SRn is supplied to the sampling circuit SAC, and the data sampled by this OUT signal is supplied to the data signal line SLn of the display unit DAR through the DAC.
  • the data signal line SLn is connected to the source of a transistor connected to the pixel electrode in PIXn.
  • FIG. 9 is a circuit diagram showing a configuration of a liquid crystal display device 3c obtained by modifying the liquid crystal display device 3a.
  • FIG. 10 is a circuit diagram showing a part of the shift register SR of the liquid crystal display device 3c.
  • each stage of the shift register includes a set / reset type flip-flop FF having an SB terminal, an RB terminal, and an INITB terminal, two analog switches ASW3 and ASW4, an inverter, a CKB terminal, and an ONB. Terminal, OUT terminal, and OUTB terminal, the Q terminal of FF is connected to the P channel side gate of analog switch ASW3 and the N channel side gate of analog switch ASW4, and the QB terminal of FF is analog switch ASW3.
  • the N-channel side gate of the analog switch ASW4 and the P-channel side gate of the analog switch ASW4 are connected, one conductive electrode of the analog switch ASW3 is connected to the ONB terminal, and one conductive electrode of the analog switch ASW4 is connected to the CKB terminal.
  • the other lead of the analog switch ASW3 And the electrode is connected to the OUTB terminal is an output terminal of the stage and the other conductive electrode of the analog switch ASW4, OUTB terminal is connected to the OUT terminal through the inverter.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage, and the OUTB terminal of the next stage is connected to the RB terminal of its own stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1
  • the OUTB terminal of the (n + 1) stage SRn + 1 is connected to the RB terminal of the n stage SRn.
  • the GSPB signal is input to the SB terminal of the first stage SR1 of the shift register SR.
  • the INITB terminal of each stage flip-flop is connected to the INITB signal line, the ONB terminal of each stage is connected to the AONB signal line, and the odd stage CKB terminal and the even stage CKB terminal are different. It is connected to a GCKB line (a line for supplying GCKB).
  • a GCKB line a line for supplying GCKB.
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line.
  • the FF2 shown in FIG. 11 is used for the flip-flop FF of FIG.
  • the FF 2 includes a P-channel transistor p6 and an N-channel transistor n5 that constitute a CMOS circuit, a P-channel transistor p8 and an N-channel transistor n7 that constitute a CMOS circuit, and P-channel transistors p5 and p7.
  • the RB terminal is connected to the source of p5, the gate of p7, and the gate of n8, the INITB terminal is connected to the source of p6, the sources of p7 and p8 are connected to VDD, and the sources of n6 and n8 are set to VSS It is a connected configuration.
  • p6, n5, p8 and n7 constitute a latch circuit LC
  • p5 functions as a set transistor ST
  • p7 functions as a reset transistor RT
  • n6 and n8 function as a latch release transistor (release transistor) LRT.
  • FIG. 11B is a timing chart showing the operation of FF2
  • FIG. 11C is a truth table of FF2.
  • the Q signal of FF2 is low (inactive) during the period when the SB signal is low (active) and the RB signal is low (active), and the SB signal is low (active).
  • the RB signal is High (inactive)
  • the SB signal is High (inactive) and the RB signal is Low (active)
  • the SB signal is High (inactive).
  • the RB signal is held (High) (inactive).
  • the driving method when the power of the liquid crystal display device 3c is turned on is as shown in FIG.
  • both the SB signal and the RB signal are active as shown in FIG.
  • both the SB signal and the RB signal are active ⁇ the SB signal is inactive and the RB signal is active ⁇ the flip-flop is switched even if both the SB signal and the RB signal are inactive.
  • the output Q is always inactive (Low), and both the SB signal and the RB signal are active ⁇ the SB signal is active and the RB signal is inactive ⁇ the SB signal and the RB signal are both inactive as shown in FIG.
  • the output Q of the flip-flop is instantaneous (the SB signal is active and the RB signal is Otherwise though becomes active period) Undefined becomes inactive (Low). Therefore, it is possible to stabilize the operation of the shift register when returning from the simultaneous selection and after the return.
  • the INITB signal used in the liquid crystal display devices 3a to 3c can be generated as shown in FIGS. 16 (a) and 16 (b), for example. That is, the AONB signal is input to a delay circuit in which a plurality of inverter circuits are connected in cascade, the output of the delay circuit and the AONB signal are input to the AND circuit, and the output of the AND circuit is used as the INTB signal. Also, it can be generated as shown in FIGS. That is, the AON signal is input to the SB terminal (setting terminal) of the set-reset type flip-flop, and the GSPB (gate start pulse) is input to the RB terminal (resetting terminal). ) Is the INITB signal.
  • FIG. 18 is a circuit diagram showing a configuration of a liquid crystal display device 3d according to the present invention.
  • the liquid crystal display device 3d includes a display unit DAR, a gate driver GD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC supplies an INITB signal (initialization signal), an AONB signal (simultaneous selection signal), a gate start pulse GSP, a gate on enable signal GOE, and gate clock signals GCK1B and GCK2B to the gate driver GD.
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate driver GD includes a shift register SR having a plurality of stages.
  • the output signal (OUT signal) from the i-stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via the buffer.
  • the OUTB signal of the n stage SRn is supplied to the scanning signal line Gn via the buffer.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn.
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • FIG. 19 is a circuit diagram showing a specific configuration of part of the shift register SR.
  • each stage of the shift register includes a flip-flop FF (FF2 in FIG. 11) having INITB terminal, SB terminal and RB terminal, two analog switches ASW5 and ASW6 (gate circuit), NAND (Logic circuit), an inverter, a CKB terminal, an ONB terminal, and an OUTB terminal, the QB terminal of the flip-flop FF is connected to one input of the NAND, and the output of the NAND is connected to the input of the inverter
  • the P channel side gate of the analog switch ASW5 and the N channel side gate of the analog switch ASW6 are connected, and the output of the inverter is connected to the N channel side gate of the analog switch ASW5 and the P channel side gate of the analog switch ASW6.
  • One conductive electrode of switch ASW5 is in contact with ONB terminal
  • one conduction electrode of the analog switch ASW6 is connected to the CKB terminal, the other conduction electrode of the analog switch ASW5, the other conduction electrode of the analog switch ASW6, and an OUTB terminal that is an output terminal of this stage;
  • the other input of the NAND and the RB terminal of the FF are connected.
  • the analog switches ASW5 and ASW6 (gate circuit) and the NAND (logic circuit) constitute a signal generation circuit that generates the OUTB signal.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1.
  • the GSPB signal is input to the SB terminal of the first stage SR1 of the shift register SR.
  • the INITB terminal of each stage flip-flop is connected to the INITB signal line
  • the ONB terminal of each stage is connected to the AONB signal line
  • the odd stage CKB terminal and the even stage CKB terminal are different. It is connected to a GCKB line (a line for supplying GCKB).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line.
  • FIG. 20 is a timing chart showing a driving method when the liquid crystal display device 3d is powered on.
  • the following preparation operation is performed before the first frame (vertical scanning period) of the display image.
  • the AONB signal and the INITB signal are simultaneously activated (Low), and after the AONB signal returns to inactive (High), the INITB signal returns to inactive (High), and while the AONB signal is active,
  • Each GCKB signal is fixed to active (Low).
  • the AONB signal becomes active (Low)
  • the OUTB signal becomes active (Low)
  • all scanning signal lines are selected.
  • Vcom is supplied to all the data signal lines. Further, in each stage flip-flop, the INITB signal is active (Low), so that the Q signal is Low (inactive) and the QB signal is High (inactive). Note that once the OUTB signal of each stage of the shift register becomes active, the feedback signal to the NAND becomes Low, so ASW5 is turned off and ASW6 is turned on (in each stage, GCK1B or GCK2B is captured). After the above preparatory operation is completed (after the AONB signal becomes inactive), Vcom is written to all PIX of the display unit DAR, and the shift register SR is initialized (the output of the flip-flop at each stage is (Inactive) state.
  • the following operation is performed during each vertical scanning period (when each frame is displayed). That is, when the SB signal input to the own stage of the shift register SR becomes active (Low), the output of the own stage FF is set and activated, and the own stage takes in the GCKB signal.
  • the self-stage GCKB signal becomes active (Low)
  • the self-stage OUTB signal becomes active (Low)
  • the next-stage SB signal becomes active
  • the self-stage FF is reset so that the QB signal becomes High ( Inactive).
  • the OUTB signal of the own stage is Low (that is, the output of the NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the NAND output becomes Low. Thereafter, the AONB signal is output from the OUTB terminal, and the OUTB signal becomes High (inactive).
  • both scanning signal lines are simultaneously selected when the power is turned on, and the same potential (for example, Vcom) can be written to all the pixels.
  • Vcom the same potential
  • both the SB signal and the RB signal are active as shown in FIG.
  • both the SB signal and the RB signal are active ⁇ the SB signal is inactive and the RB signal is active ⁇ the flip-flop output even when the SB signal and the RB signal are both inactive.
  • Q is always inactive (Low), and both the SB signal and the RB signal are active ⁇ the SB signal is active and the RB signal is inactive ⁇ the SB signal and the RB signal are both inactive as shown in FIG.
  • the output Q of the flip-flop is instantaneous (the SB signal is active and the RB signal is inactive Otherwise though become period) indefinite blanking becomes inactive (Low). Therefore, it is possible to stabilize the operation of the shift register when returning from the simultaneous selection and after the return.
  • the gate driver can be downsized as compared with the conventional configuration shown in FIG.
  • the preparation operation can be completed more quickly than in the conventional configuration in which simultaneous selection and shift register initialization are performed separately. Further, since the self-reset at each stage is possible, the connection relationship between the stages can be simplified.
  • the SB signal / RB signal becomes indefinite for a moment when the SB signal / RB signal transition as shown in FIG. Therefore, by using the flip-flop FF2x shown in FIG. 21 for the flip-flop FF in each stage of FIG. 19, the SB signal / RB signal can be made difficult to change as shown in FIG.
  • the driving capability of p7 reset transistor RT
  • p5 set transistor ST
  • the flip-flop FF2y shown in FIG. 22 includes a P-channel transistor p6 and an N-channel transistor n5 that constitute a CMOS circuit, a P-channel transistor p8 and an N-channel transistor n7 that constitute a CMOS circuit, and P-channel transistors p5 and p7.
  • the SB terminal is connected to the gate of p5 and the gate of n6, the RB terminal is connected to the source of nT, the gate of p7, and the gate of n8, and the INITB terminal is connected to the source of p6 and the gate of nT.
  • the sources of p7 and p8 are connected to VDD, and the sources of n6 and n8 are connected to VSS.
  • p6, n5, p8 and n7 constitute a latch circuit LC
  • p5 functions as a set transistor ST
  • p7 functions as a reset transistor RT
  • n6 and n8 function as a latch release transistor (release transistor) LRT.
  • FIG. 22 (b) is a timing chart showing the operation of FF2y
  • FIG. 22 (c) is a truth table of FF2y.
  • the Q signal of FF2y is low (inactive) and the SB signal is low (active) while the SB signal is low (active) and the RB signal is low (active).
  • the RB signal is High (inactive)
  • the SB signal is High (inactive) and the RB signal is Low (active)
  • the SB signal is High (inactive).
  • the RB signal is held (High) (inactive).
  • both the SB signal and the R signal are active ⁇ the SB signal is active and the R signal is inactive ⁇ the flip-flop output Q is always inactive even if both the SB signal and the R signal are inactive. (Low).
  • the flip-flop FF2z shown in FIG. 24 includes a P-channel transistor p6 and an N-channel transistor n5 that constitute a CMOS circuit, a P-channel transistor p8 and an N-channel transistor n7 that constitute a CMOS circuit, and P-channel transistors p5 and p7.
  • p6, n5, p8 and n7 constitute a latch circuit LC
  • p5 functions as a set transistor ST
  • p7 functions as a reset transistor RT
  • n6 and n8 function as a latch release transistor (release transistor) LRT.
  • FIG. 24 (b) is a timing chart showing the operation of FF2z
  • FIG. 24 (c) is a truth table of FF2z.
  • the Q signal of FF2z is low (inactive) during the period when the SB signal is low (active) and the RB signal is low (active), and the SB signal is low (active).
  • the RB signal is High (inactive)
  • the SB signal is High (inactive) and the RB signal is Low (active)
  • the SB signal is High (inactive).
  • the RB signal is held (High) (inactive).
  • the flip-flop FF2z when the SB signal is active (Low) and the RB signal is inactive (High) while the INITB terminal is active (Low), the p5 and p8 are turned on, and the Q signal is When low, the QB signal is high (inactive). Also, when the SB signal is active (Low) and the RB signal is active (Low) while the INITB terminal is active (Low), the Q signal is Low and the QB signal is High (inactive). When the SB signal is inactive (High) and the RB signal is inactive (High) while the INITB terminal is active (Low), both the Q signal and the QB signal are held. Accordingly, as shown in FIG. 23, both the SB signal and the R signal are active ⁇ the SB signal is active and the R signal is inactive ⁇ the flip-flop output Q is always inactive even if both the SB signal and the R signal are inactive. (Low).
  • the NAND of FIG. 19 is preferably configured as shown in FIG.
  • the source of the P-channel transistor p40 is connected to VDD
  • the gate is the input X of the NAND
  • the drain is the output M of the NAND
  • the source of the P-channel transistor p41 is connected to VDD
  • the gate is the input Y of the NAND
  • the drain is connected to the source of the N-channel transistor n40
  • the gate of the N-channel transistor n40 is connected to the input Y
  • the drain is connected to the source of the N-channel transistor n41
  • the gate of the N-channel transistor n41 is connected to the input X
  • the drain is connected to VSS
  • the drive capability of the P-channel transistors p40 and 41 is made larger than that of the N-channel transistors n40 and 41.
  • FIG. 26 is a circuit diagram showing a configuration of a liquid crystal display device 3e according to the present invention.
  • the liquid crystal display device 3e is a so-called CC (charge coupled) drive liquid crystal display device, and includes a display unit DAR, a gate / Cs driver G-CsD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC supplies the gate driver GD with a gate start pulse GSP, a gate on enable signal GOE, an AONB signal (simultaneous selection signal), an INITB signal, a CS inversion signal CMI1 and CMI2, and a gate clock signal GCK1B and GCK2B. .
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate / Cs driver G-CsD includes a shift register SR composed of a plurality of stages and a plurality of D latch circuits CSL.
  • One OR circuit and one D latch circuit correspond to one stage of the shift register.
  • CSL is provided.
  • a D latch circuit CSLi is provided corresponding to the i-stage SRi of the shift register.
  • the output signal (OUT signal) from the i-stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via the buffer. Further, an output signal (out signal, CS signal) from the D latch circuit CSLi corresponding to the i-stage SRi is supplied to the storage capacitor line CSi of the display unit DAR.
  • the OUT signal of the n-stage SRn is supplied to the scanning signal line Gn via the buffer, and the output signal (out signal, CS signal) from the D latch circuit CSLn corresponding to the n-stage SRn is held in the display unit DAR. It is supplied to the capacitor wiring CSn.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn. .
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • FIG. 27 is a circuit diagram showing a configuration of i stage SRi of shift register SR shown in FIG.
  • each stage of the shift register includes a flip-flop FF having the INITB terminal, the SB terminal, and the RB terminal (the flip-flops FF2, 2x, 2y, and 2z) and two analog switches ASW7 and ASW8.
  • NAND, an inverter, a CKB terminal, and an ONB terminal the QB terminal of the flip-flop FF is connected to one input of the NAND, and the output (M) of the NAND is connected to the input of the inverter and the analog switch ASW7.
  • the output of the inverter is connected to the N channel side gate of the analog switch ASW7 and the P channel side gate of the analog switch ASW8.
  • One of the conductive electrodes is connected to the ONB terminal
  • one conduction electrode of the analog switch ASW8 is connected to the CKB terminal, the other conduction electrode of the analog switch ASW7, the other conduction electrode of the analog switch ASW8, the OUTB terminal that is the output terminal of this stage, and the NAND Is connected to the RB terminal of the FF.
  • the OUTB terminal is connected to the OUT terminal via an inverter.
  • the i-stage SRi In the i-stage SRi, during the period when the QB signal (NAND input X) of the flip-flop FF is High (inactive), if the OUTB signal (NAND other input Y) is High (inactive), the NAND output ( M) becomes Low (analog switch ASW7 is ON and ASW8 is OFF), and AONB signal (inactive and Vdd) is output to OUTB terminal, while OUTB signal (the other input Y of NAND) is Low (active) If so, the output (M) of the NAND becomes High (the analog switch ASW7 is OFF and the ASW8 is ON), and the GCKB signal is captured and output from the OUTB terminal.
  • the NAND input (M) is High because the one input X of the NAND is Low and the other input Y of the NAND is Low (the analog switch ASW7 is turned on).
  • the analog switch ASW7 is turned OFF, the GCKB signal is captured and output from the OUTB terminal. That is, the NAND, the inverter, and the analog switches ASW1 and ASW2 (gate circuits) constitute a signal generation circuit that generates the OUTB signal.
  • the analog switches ASW7 and ASW8 receive the AONB signal or the clock signal according to the output M of the NAND. Configure the gate circuit to capture.
  • FIG. 28 is a circuit diagram showing a configuration of the D latch circuit CSLi corresponding to the i-stage SRi of the shift register SR shown in FIG.
  • the D latch circuit CSLi includes three CMOS circuits 5 to 7, analog switches ASW15 and ASW16, an inverter, a CK terminal, a D terminal, and an out terminal.
  • the CMOS circuits 5 and 6 the gates of one P-channel transistor and one N-channel transistor are connected to each other, the drains are connected to each other, and the source of the P-channel transistor is connected to VDD. Is connected to VSS.
  • the gates of one P-channel transistor and one N-channel transistor are connected to each other, the drains are connected to each other, the source of the P-channel transistor is connected to the power supply VCSH, and the source of the N-channel transistor is the power supply This is a configuration connected to the VCSL.
  • the ck terminal, the input of the inverter, the N channel side gate of the analog switch ASW16, and the P channel side gate of the analog switch ASW15 are connected, and the output of the inverter, the P channel side gate of the analog switch ASW16, and the N channel of the analog switch ASW15 Side gate is connected, the drain side of the CMOS circuit 5 is connected to one conduction terminal of the analog switch ASW15, one conduction terminal of the analog switch ASW16 is connected to the D terminal, and the other conduction of the analog switch ASW15 is connected.
  • the terminal and the other conduction terminal of the analog switch ASW 16 are connected to the gate side of the CMOS circuit 6, the gate side of the CMOS circuit 5 and the drain side of the CMOS circuit 6 are connected, and the drain side of the CMOS circuit 6 and the CMOS circuit 7 are connected. The gate side of the It is continued, and the drain side and the out terminal of the CMOS circuit 7 is connected.
  • the D latch circuit CSLi captures and latches the D signal (signal input to the D terminal) while the ck signal (signal input to the ck terminal) is active (High). That is, if the D signal changes from Low to High during the active period of the ck signal, the out signal (signal output from the out terminal) is raised from the potential of the power supply VCSL to the potential of the power supply VCSH and thereafter the potential of the power supply VCSH is increased. If the D signal changes from High to Low while the ck signal is active, the out signal (the signal output from the out terminal) drops from the potential of the power supply VCSH to the potential of the power supply VCSL, and then the power supply VCSL The potential will be maintained.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage. Further, the OUT terminal of the own stage is connected to one input terminal of the OR circuit corresponding to the own stage, and the OUT terminal of the next stage is connected to the other input terminal of the OR circuit corresponding to the own stage, The output of the OR circuit corresponding to the own stage is connected to the ck terminal of the D latch circuit corresponding to the own stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1, the OUT terminal of the n stage SRn is connected to one input terminal of the OR circuit corresponding to the n stage SRn, and (n + 1)
  • the OUT terminal of stage SRn + 1 is connected to the other input terminal of the OR circuit corresponding to n stage SRn, and the output of the OR circuit corresponding to n stage SRn is connected to the ck terminal of D latch circuit CSLn corresponding to n stage SRn.
  • the GSPB signal is input to the first stage SB terminal of the shift register SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines for supplying GCK), and the INITB terminals of the flip-flops of the respective stages are connected to the INITB signal.
  • the ONB terminals of each stage are connected to a common AONB line (line for supplying an AON signal).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line
  • the ONB terminals of the n stage SRn and the (n + 1) stage SRn + 1 are the same AONB signal.
  • the D terminal is connected to a different CMI line (a line for supplying a CMI signal) for each of two D latch circuits corresponding to two consecutive stages.
  • the D terminal of the D latch circuit CSLn corresponding to the n stage SRn is connected to the CMI2 signal line
  • the D terminal of the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 is connected to the CMI2 signal line
  • the D terminal of the D latch circuit CSLn + 2 corresponding to SRn + 2 is connected to the CMI1 signal line
  • the D terminal of the D latch circuit CSLn + 3 corresponding to the (n + 3) stage SRn + 3 is connected to the CMI1 signal line.
  • FIG. 29 is a timing chart showing a driving method of the liquid crystal display device 3e.
  • the cycle of the polarity signal POL is set to one horizontal scanning period 1H (that is, the polarity of the data signal supplied to the same data signal line is inverted every 1H), and CMI1 and CMI2 are in phase.
  • the following display preparation operation is performed before the first frame (vertical scanning period) of the display image.
  • the AONB signal and INITB signal are simultaneously activated (Low), the AONB signal returns to inactive (High), and then the INITB signal returns to inactive (High) in synchronization with the activation of GSPB.
  • Each GCKB signal is fixed to active (low) while the AONB signal is active.
  • Each CMI signal is fixed to High (or Low).
  • Vcom is supplied to all the data signal lines.
  • the INITB signal is active (Low), so that the Q signal is Low (inactive) and the QB signal is High (inactive).
  • the OUTB signal of each stage of the shift register becomes active, the feedback signal to the NAND becomes Low, so ASW7 is turned off and ASW8 is turned on (GCK1B or GCK2B is taken in).
  • each D latch circuit latches the CMI1 signal (Low) or the CMI2 signal (Low), and the out signal supplied to the storage capacitor wiring (CS signal) is the potential of the power supply VCSL.
  • Vcom is written to all PIX of the display unit DAR, the QB output of the FF provided in each stage of the shift register is made inactive (High), and the out of each D latch circuit is output.
  • the signal (the potential of the storage capacitor wiring) is set to the potential of the power supply VCSL.
  • the OUTB signal of the own stage is Low (that is, the output of the NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the NAND output becomes Low. Thereafter, the AONB signal is output from the OUTB terminal, and the OUTB signal becomes High (inactive).
  • the D latch circuit corresponding to the own stage latches the CMI1 signal or the CMI2 signal, and further the next stage
  • the D latch circuit corresponding to the own stage again latches the CMI1 signal or the CMI2 signal.
  • the out signal of the D latch circuit corresponding to the self-stage (the potential of the storage capacitor wiring corresponding to the self-stage) is deactivated by the OUTB signal of the self-stage (the scanning signal line corresponding to the self-stage is OFF)
  • the potential of the power supply VCSL is increased to the potential of the power supply VCSH (when a positive polarity data signal is written to the pixel corresponding to the self-stage) or the potential of the power supply VCSH is decreased to the potential of the power supply VCSL. (When a negative polarity data signal is written to the pixel corresponding to the own stage).
  • the D latch circuit CSLn corresponding to the n stage SRn latches the CMI2 signal, and (n + 1) )
  • D latch circuit CSLn latches the CMI2 signal again.
  • the OUT signal of the D-stage latch circuit CSLn corresponding to the n-stage SRn (the potential of the storage capacitor line CSn corresponding to the n-stage SRn) becomes inactive (the corresponding to the n-stage SRn).
  • the potential of the power supply VCSH is lowered to the potential of the power supply VCSL.
  • a negative polarity data signal is written in the pixel PIXn corresponding to the n-stage SRn, as shown by POL, and the effective potential is lowered below the potential of the data signal by pushing down the storage capacitor line CSn. (The luminance of the pixel PIXn is increased).
  • the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 latches the CMI2 signal
  • the D latch Circuit CSLn + 1 again latches the CMI2 signal.
  • the out signal (potential of the storage capacitor wiring CSn + 1) of the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 is deactivated (the scanning signal line Gn + 1 is turned ON / OFF). After turning off), the potential of the power supply VCSL is pushed up to the potential of the power supply VCSH.
  • a positive polarity data signal is written in the pixel PIXn + 1 corresponding to the (n + 1) stage SRn + 1 as shown by POL, and the effective potential is made higher than the potential of the data signal by pushing up the storage capacitor wiring CSn + 1.
  • the luminance can be increased (the luminance of the pixel PIXn + 1 is increased).
  • the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 latches the CMI1 signal
  • the D latch Circuit CSLn + 2 again latches the CMI1 signal.
  • the OUT signal of the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 (potential of the storage capacitor line CSn + 2) is deactivated (the scanning signal line Gn + 2 is turned ON / OFF). After turning off, the potential of the power supply VCSH is pushed down to the potential of the power supply VCSL.
  • a negative polarity data signal is written to the pixel PIXn + 2 corresponding to the (n + 2) stage SRn + 2 as shown by POL, and the effective potential is made to be lower than the potential of the data signal by pushing down the storage capacitor line CSn + 2. (The luminance of the pixel PIXn + 2 can be increased).
  • the second and subsequent frames are displayed in the same manner as the first frame.
  • the POL phase is shifted by a half cycle every frame, the polarity of the data signal supplied to the same pixel is inverted every frame.
  • the push-up and push-down of the out signal (the potential of the storage capacitor wiring CSi) of the D latch circuit CSLi is also switched every frame.
  • the liquid crystal display device 3e for example, all scanning signal lines are simultaneously selected when the power is turned on, and the same potential (for example, Vcom) can be written to all the pixels.
  • Vcom the same potential
  • the flip-flops of each stage of the shift register SR operate as shown in FIGS. 13 to 15 or FIG. Can be stabilized.
  • the preparation operation can be completed more quickly than in the conventional configuration in which simultaneous selection and shift register initialization are performed separately. Further, since the self-reset at each stage is possible, the connection relationship between the stages can be simplified. In addition, since each pixel row can be appropriately CC-driven from the first frame, it is possible to eliminate screen distortion (horizontal stripe-like unevenness) of the first frame, which has been a problem with conventional CC driving.
  • the phase of the CMI2 signal is shifted by a half cycle (from FIG. 29), and the cycle of the polarity signal POL is 2H (supplied to the same data signal line).
  • the polarity of the data signal is inverted every 2H), and each pixel row can be appropriately CC-driven from the first frame.
  • the period of the polarity signal POL can be switched from 1H to 2H only by controlling the phases of the CS inversion signals CMI1 and CMI2 signals, and screen disturbance at that time can be eliminated.
  • FIG. 31 is a circuit diagram showing a configuration of a liquid crystal display device 3f according to the present invention.
  • the liquid crystal display device 3f is a so-called CC (charge coupled) drive liquid crystal display device, and includes a display unit DAR, a gate / Cs driver G-CsD, a source driver SD, and a display control circuit DCC.
  • the display control circuit DCC supplies the gate driver GD with a gate start pulse GSP, a gate on enable signal GOE, an INITB signal, an AONB signal (simultaneous selection signal), a CS inversion signal CMI1 and CMI2, and a gate clock signal GCK1B and GCK2B. .
  • the display control circuit DCC supplies a source start pulse SSP, digital data DAT, a polarity signal POL, and a source clock signal SCK to the source driver SD.
  • the gate / Cs driver G-CsD includes a shift register SR having a plurality of stages and a plurality of D latch circuits CSL.
  • One inverter and one D latch circuit CSL are provided corresponding to one stage of the shift register. And one buffer.
  • a D latch circuit CSLi is provided corresponding to the i-stage SRi of the shift register.
  • the output signal (OUT signal) from the i-stage SRi of the shift register is supplied to the scanning signal line Gi of the display unit DAR via the buffer.
  • the output signal (out signal, CS signal) from the D latch circuit CSLi corresponding to the i-stage SRi is supplied to the storage capacitor line CSi-1 of the display unit DAR.
  • the OUT signal of the n-stage SRn is supplied to the scanning signal line Gn via the buffer, and the output signal (out signal, CS signal) from the D latch circuit CSLn corresponding to the n-stage SRn is held in the display unit DAR.
  • the voltage is supplied to the capacitor wiring CSn-1.
  • the scanning signal line Gn is connected to the gate of a transistor connected to the pixel electrode in PIXn, and a storage capacitor (auxiliary capacitor) is formed between the pixel electrode in PIXn and the storage capacitor line CSn.
  • the scanning signal line Gn-1 is connected to the gate of a transistor connected to the pixel electrode in PIXn-1, and a storage capacitor (between the pixel electrode in PIXn-1 and the storage capacitor line CSn-1). Auxiliary capacity) is formed.
  • one analog switch asw and an inverter are provided corresponding to one data signal line, the input of this inverter is connected to the AONB signal line, and the end of the data signal line is one of the continuity of the analog switch asw.
  • the other conduction terminal of the analog switch asw is connected to the Vcom (common electrode potential) power source, the N channel side gate of the analog switch asw is connected to the output of the inverter, and the P channel side gate of the analog switch asw is Connected to AONB signal line.
  • the configuration of the i-stage SRi of the shift register SR shown in FIG. 31 is as shown in FIG. 27, and the configuration of the D latch circuit CSLi is as shown in FIG.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage. Further, the M terminal of the own stage is connected to the ck terminal of the D latch circuit corresponding to the own stage.
  • the OUTB terminal of the n stage SRn is connected to the SB terminal of the (n + 1) stage SRn + 1
  • the M terminal of the n stage SRn is connected to the ck terminal of the D latch circuit CSLn corresponding to the n stage SRn.
  • the GSPB signal is input to the first stage SB terminal of the shift register SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (lines for supplying GCK), and INITB terminals of flip-flops at each stage are connected to INITB signal lines,
  • the ONB terminals at each stage are connected to a common AONB line (line for supplying an AON signal).
  • the CKB terminal of the n stage SRn is connected to the GCK2B signal line
  • the CKB terminal of the (n + 1) stage SRn + 1 is connected to the GCK1B signal line
  • the ONB terminals of the n stage SRn and the (n + 1) stage SRn + 1 are the same AONB signal.
  • the D terminal is connected to a different CMI line (a line for supplying a CMI signal) for each of two D latch circuits corresponding to two consecutive stages.
  • the D terminal of the D latch circuit CSLn-1 corresponding to the (n-1) stage SRn-1 is connected to the CMI1 signal line
  • the D terminal of the D latch circuit CSLn corresponding to the n stage SRn is connected to the CMI1 signal line
  • the D terminal of the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 is connected to the CMI2 signal line
  • the D terminal of the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 is connected to the CMI2 signal line.
  • FIG. 32 is a timing chart showing a driving method of the liquid crystal display device 3f.
  • the cycle of the polarity signal POL is set to one horizontal scanning period 1H (that is, the polarity of the data signal supplied to the same data signal line is inverted every 1H), and CMI1 and CMI2 are in phase.
  • the following display preparation operation is performed before the first frame (vertical scanning period) of the display image.
  • the AONB signal and the INITB signal are simultaneously activated (Low), the AONB signal returns to the inactive (High), and then the INITB signal returns to the inactive (High) in synchronization with the activation of the GSPB.
  • Each GCKB signal is fixed to active (low) while the AONB signal is active.
  • Each CMI signal is fixed to High (or Low).
  • the supplied out signal becomes the potential of the power supply VCSL.
  • Vcom is written to all PIX of the display unit DAR, the QB outputs of the flip-flops provided in each stage of the shift register are inactive (High), and each D latch circuit
  • the out signal (the potential of the storage capacitor wiring) is set to the potential of the power supply VCSL.
  • the self-stage GCKB signal becomes active (Low)
  • the self-stage OUTB signal becomes active (Low)
  • the next-stage SB signal becomes active
  • the self-stage FF is reset to High (inactive). It becomes.
  • the OUTB signal of the own stage is Low (that is, the output of the NAND is High)
  • the GCKB signal is continuously taken into the own stage, and when the GCKB signal becomes High (inactive), The OUTB signal becomes High and the NAND output becomes Low. Thereafter, the AONB signal is output from the OUTB terminal, and the OUTB signal becomes High (inactive).
  • the D latch circuit corresponding to the next stage latches the CMI1 signal or the CMI2 signal.
  • the out signal of the D latch circuit corresponding to the self-stage (the potential of the storage capacitor wiring corresponding to the self-stage) is deactivated by the OUTB signal of the self-stage (the scanning signal line corresponding to the self-stage is OFF)
  • the potential of the power supply VCSL is increased to the potential of the power supply VCSH (when a positive polarity data signal is written to the pixel corresponding to the self-stage) or the potential of the power supply VCSH is decreased to the potential of the power supply VCSL. (When a negative polarity data signal is written to the pixel corresponding to the own stage).
  • the D latch circuit CSLn corresponding to the n stage SRn latches the CMI1 signal.
  • the out signal of the D latch circuit CSLn (the potential of the storage capacitor line CSn-1) becomes inactive when the OUT signal of the (n-1) stage SRn-1 is turned on (the scanning signal line Gn-1 is turned ON After turning off), the potential of the power supply VCSL is pushed up to the potential of the power supply VCSH.
  • a positive polarity data signal is written in the pixel PIXn ⁇ 1 corresponding to the (n ⁇ 1) stage SRn ⁇ 1, as shown by POL.
  • the potential can be made higher than the potential of the data signal (the luminance of the pixel PIXn-1 can be increased).
  • the D latch circuit CSLn + 1 corresponding to the (n + 1) stage SRn + 1 latches the CMI2 signal.
  • the out signal (the potential of the storage capacitor line CSn) of the D latch circuit CSLn + 1 becomes after the OUT signal of the n-stage SRn becomes inactive (the scanning signal line Gn corresponding to the n-stage SRn is turned ON / OFF). Then, the potential of the power supply VCSH is pushed down to the potential of the power supply VCSL.
  • a negative polarity data signal is written in the pixel PIXn corresponding to the n-stage SRn, as shown by POL, and the effective potential is lowered below the potential of the data signal by pushing down the storage capacitor line CSn. (The luminance of the pixel PIXn is increased).
  • the D latch circuit CSLn + 2 corresponding to the (n + 2) stage SRn + 2 latches the CMI2 signal.
  • the out signal of the D latch circuit CSLn + 2 (the potential of the storage capacitor line CSn + 1) is not supplied to the power supply VCSL after the OUT signal of the (n + 1) stage SRn + 1 becomes inactive (the scanning signal line Gn + 1 is turned ON / OFF). The potential is pushed up from the potential to the potential of the power supply VCSH.
  • a positive polarity data signal is written in the pixel PIXn + 1 corresponding to the (n + 1) stage SRn + 1 as shown by POL, and the effective potential is made higher than the potential of the data signal by pushing up the storage capacitor wiring CSn + 1.
  • the luminance can be increased (the luminance of the pixel PIXn + 1 is increased).
  • the second and subsequent frames are displayed in the same manner as the first frame.
  • the POL phase is shifted by a half cycle every frame, the polarity of the data signal supplied to the same pixel electrode PIXi is inverted every frame.
  • the push-up and push-down of the out signal (the potential of the storage capacitor wiring CSi) of the D latch circuit CSLi is also switched every frame.
  • liquid crystal display device 3f for example, all scanning signal lines are simultaneously selected when the power is turned on, and the same potential (for example, Vcom) can be written to all the pixels, so that screen disturbance when the power is turned on can be eliminated.
  • Vcom the same potential
  • the flip-flops of each stage of the shift register SR operate as shown in FIGS. 13 to 15 or FIG. Can be stabilized.
  • the gate driver can be downsized as compared with the conventional configuration shown in FIG.
  • the preparation operation can be completed more quickly than in the conventional configuration in which simultaneous selection and shift register initialization are performed separately. Further, since the self-reset at each stage is possible, the connection relationship between the stages can be simplified.
  • each pixel row can be appropriately CC-driven from the first frame, it is possible to eliminate screen distortion (horizontal stripe-like unevenness) of the first frame, which has been a problem with conventional CC driving.
  • the phase of the polarity signal POL is supplied to the same data signal line by shifting the phase of the CMI2 signal by a half cycle (from FIG. 32).
  • the polarity of the data signal is inverted every 2H), and each pixel row can be appropriately CC-driven from the first frame.
  • the period of the polarity signal POL can be switched from 1H to 2H only by controlling the phases of the CS inversion signals CMI1 and CMI2 signals, and screen disturbance at that time can be eliminated.
  • each stage of the shift register in the liquid crystal display devices 3e and 3f can be changed as shown in FIG. That is, the ASW 7 in FIG. 27 is a single channel (P channel) transistor TR. In this way, the shift register can be further reduced in size.
  • the AONB signal may be inactive (High) during the simultaneous selection period as shown in FIG. 35, or the INITB signal may be activated by the AONB as shown in FIG. It may be made active (Low) after becoming (Low) and before becoming inactive (High), and the INITB signal is changed from AON being active (Low) to inactive (High) as shown in FIG. It may be active (Low) after becoming.
  • gate driver source driver, or gate-CS driver and the pixel circuit of the display unit may be formed monolithically (on the same substrate).
  • the output side of the two conductive electrodes of the transistor (P channel or N channel) is called a drain terminal.
  • This display drive circuit is a display drive circuit equipped with a shift register that performs simultaneous selection of a plurality of signal lines at a predetermined timing, and an initialization signal is input to each stage of the shift register.
  • Type flip-flop and a signal generation circuit that receives the simultaneous selection signal and generates the output signal of its own stage using the output of the flip-flop, and the output signal of each stage of the shift register.
  • the initialization of the shift register (initialization of the flip-flops at each stage) is completed when the simultaneous selection is completed and the set signal and the reset signal are deactivated. Therefore, the operation of the shift register after completion of the simultaneous selection is stabilized as compared with the conventional driver (see FIGS. 38 and 39) in which the flip-flop is in an indefinite state after the simultaneous selection is completed until the INI signal is input. Can do.
  • the signal generation circuit may include a gate circuit that selectively takes in a signal corresponding to an input switching signal and uses it as an output signal of its own stage.
  • This display drive circuit may be configured such that the output of the flip-flop is input to the gate circuit as a switching signal.
  • the signal generation circuit further includes a logic circuit, and the output of the flip-flop is input to the logic circuit, and the output of the logic circuit is input to the gate circuit as the switching signal, May be fed back to the logic circuit and the reset terminal of the flip-flop.
  • the gate circuit may be configured to selectively capture the simultaneous selection signal or the clock signal.
  • This display drive circuit may be configured to fix the clock signal to active while simultaneous selection is performed.
  • the logic circuit may include a NAND.
  • the NAND includes a plurality of P-channel transistors and a plurality of N-channel transistors.
  • the drive capability of each P-channel transistor is higher than the drive capability of each N-channel transistor.
  • a high configuration can also be achieved.
  • the flip-flop includes a first CMOS circuit in which gate terminals and drain terminals of a P-channel first transistor and an N-channel second transistor are connected to each other, a P-channel third transistor and an N-channel transistor.
  • a fourth CMOS circuit having a gate terminal and a drain terminal connected to each other, an input transistor, a plurality of input terminals, a first output terminal, and a second output terminal.
  • the drain side of the 2CMOS circuit and the first output terminal are connected, the gate side of the second CMOS circuit, the drain side of the first CMOS circuit, and the second output terminal are connected, and the input transistor has a gate terminal and a source terminal
  • Each may be configured to be connected to separate input terminals.
  • the drain terminal of the input transistor may be connected to the first output terminal.
  • the input transistor is a P-channel, and the source terminal of the input transistor is connected to an input terminal of a signal that is a first potential when inactive and a second potential lower than the first potential when active. It can also be set as the structure made.
  • the plurality of input terminals include a set signal input terminal and a reset signal input terminal, and the input transistor has a gate terminal connected to the set signal input terminal.
  • the source terminal may be a set transistor connected to the reset signal input terminal.
  • the plurality of input terminals further include an input terminal for the initialization signal, and the input terminal for the initialization signal is connected to one of the source terminals of the first to fourth transistors. It can also be set as the structure made.
  • the display driving circuit includes a reset transistor having a gate terminal connected to the reset signal input terminal, a source terminal connected to the first power supply line, and a drain terminal connected to the second output terminal. You can also.
  • a release transistor having a gate terminal connected to the reset signal input terminal, a source terminal connected to the second power supply line, and a drain terminal connected to the source terminal of the second transistor; A terminal having a terminal connected to the input terminal of the set signal, a source terminal connected to the second power supply line, and a drain terminal connected to the source terminal of the fourth transistor. You can also.
  • the display driving circuit includes a pixel electrode connected to the data signal line and the scanning signal line through a switching element, and a signal potential written to the pixel electrode in a storage capacitor wiring that forms a capacitor with the pixel electrode. It is also possible to adopt a configuration used for a display device that supplies a modulation signal in accordance with the polarity.
  • one holding circuit is provided corresponding to each stage of the shift register, and a holding target signal is input to each holding circuit, and when the control signal generated in the own stage becomes active,
  • the holding circuit corresponding to the stage captures and holds the above holding target signal, supplies the output signal of the own stage to the scanning signal line connected to the pixel corresponding to the own stage, and the holding circuit corresponding to the own stage.
  • one holding circuit is provided corresponding to each stage of the shift register, and when a holding target signal is input to each holding circuit and a control signal generated in one stage is activated.
  • the holding circuit corresponding to this stage takes in the holding target signal and holds it, supplies the output of one holding circuit as the modulation signal to the holding capacitor wiring, and the control signal generated at each stage is displayed. It is also possible to adopt a configuration that becomes active before the first vertical scanning period of the image.
  • This display drive circuit may be configured to invert the polarity of the signal potential supplied to the data signal line every plural horizontal scanning periods.
  • one holding circuit is provided corresponding to each stage of the shift register, and a holding target signal is input to each holding circuit, and the output signal of the own stage and the output of the subsequent stage of the own stage are output.
  • Signal is input to the logic circuit, and when the output of the logic circuit becomes active, the holding circuit corresponding to the own stage takes in the holding target signal and holds it, and the output signal of the own stage is sent to the own stage.
  • the output of the holding circuit corresponding to the own stage is supplied as the modulation signal to the holding capacitor wiring forming the capacitor and the pixel electrode of the pixel corresponding to the own stage.
  • the phase of the holding target signal input to the plurality of holding circuits may be different from the phase of the holding target signal input to another plurality of holding circuits.
  • one holding circuit is provided corresponding to each stage of the shift register, and a holding target signal is input to each holding circuit, and when the control signal generated in the own stage becomes active,
  • the holding circuit corresponding to the stage captures and holds the above holding target signal, supplies the output signal of the own stage to the scanning signal line connected to the pixel corresponding to the own stage, and the holding circuit corresponding to the own stage.
  • the polarity of the signal potential supplied to the data signal line is inverted every n horizontal scanning periods (n is a natural number) and the polarity of the signal potential supplied to the data signal line is m horizontal scanning. It can also be set as the structure which switches the mode reversed every period (m is a natural number different from n).
  • This display panel is characterized in that the display driving circuit and the pixel circuit are monolithically formed.
  • This display device includes the display driving circuit.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on known techniques and common general knowledge or combinations thereof are also included in the embodiments of the present invention. It is. In addition, the operational effects described in each embodiment are merely examples.
  • the shift register of the present invention is suitable for various drivers, particularly for liquid crystal display devices.

Landscapes

  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

シフトレジスタの各段に、初期化用信号（ＩＮＩＴＢ）が入力されるセットリセット型フリップフロップと、同時選択信号（ＡＯＮＢ）が入力され、上記フリップフロップの出力（Ｑ）を用いて自段の出力信号（ＯＵＴ）を生成する信号生成回路とを備え、上記フリップフロップの出力（Ｑ）は、初期化用信号（ＩＮＩＴＢ）がアクティブであれば、セット用信号（ＳＢ）およびリセット用信号（Ｒ）それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、上記初期化用信号（ＩＮＩＴＢ）が、上記同時選択の終了前にアクティブとされ、終了後に非アクティブとされる。こうすれば、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路において、同時選択終了後のシフトレジスタの動作を安定化させることができる。

Description

表示駆動回路、表示パネル、表示装置
　本発明は、所定のタイミングで信号線の同時選択を行う表示駆動回路（各種表示ドライバ）に関する。
　特許文献１（図３８参照）には、液晶表示装置用ゲートドライバに含まれるシフトレジスタの各段に、イニシャル端子（ＩＮＩ）を有するセットリセット型フリップフロップと、アナログスイッチ４３およびＮチャネルのトランジスタ４４からなるゲート回路とを設け、アナログスイッチ４３にクロック信号ＣＫを入力するとともにトランジスタ４４のソースをＶＳＳに接続し、各段の出力信号Ｏｎを走査信号線に供給する構成が開示されている。この構成では、図３９に示すように、液晶表示装置の電源ＯＮ時に、クロック信号ＣＫをアクティブに固定しながらスタートパルスＳＴをアクティブにすれば、全段の出力信号（Ｏｎ－１・Ｏｎ・Ｏｎ＋１等）が順次遅延しつつアクティブとなる。これにより、全走査信号線を同時選択し、全画素にＶｃｏｍ（共通電極電位）を書き込むことができる。
国際公開特許公報「ＷＯ２００７／１０８１７７（公開日　２００７年９月２７日）」
　しかしながら上記従来の構成では、図３９に示すように、クロック信号ＣＫが非アクティブ（Ｌｏｗ）になることで各段の出力信号が非アクティブになってから（すなわち、同時選択が終了して）からＩＮＩ信号（初期化用信号）がアクティブ（Ｈｉｇｈ）になるまでの間、フリップフロップの出力が不定になってシフトレジスタの動作が不安定になるという問題がある。これは、各段の出力信号が非アクティブになることで各段に入力されるＳＢ信号およびＲ信号それぞれが非アクティブに戻るものの、ＳＢ信号が非アクティブに戻るタイミングとＲ信号が非アクティブに戻るタイミングとの関係によってフリップフロップ出力が変わるからである。例えば、ＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移した場合には、フリップフロップは保持状態となってその出力ＱはＨｉｇｈとなり（図４０参照）、ＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号が非アクティブでＲ信号がアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移した場合には、フリップフロップにはリセットがかかってその出力ＱはＬｏｗとなり（図４１参照）、ＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移した場合には、フリップフロップにはセットがかかってその出力ＱはＨｉｇｈとなる（図４２参照）。
　本発明は、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路において、同時選択終了後のシフトレジスタの動作を安定化させることを目的とする。
　本表示駆動回路は、シフトレジスタを備え、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路であって、上記シフトレジスタの各段に、初期化用信号が入力されるセットリセット型フリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが設けられ、上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップの出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする。
　上記構成によれば、同時選択が終了し、セット用信号およびリセット用信号それぞれが非アクティブになった時点でシフトレジスタの初期化（各段のフリップフロップの初期化）が完了する。したがって、同時選択終了後、ＩＮＩ信号が入力されるまでフリップフロップが不定状態となる従来のドライバ（図３８・３９参照）と比較して、同時選択終了後のシフトレジスタの動作を安定化させることができる。
　本発明によれば、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路において、同時選択終了後のシフトレジスタの動作を安定化させることができる。
本実施の形態１にかかる液晶表示装置の構成を示す模式図である。 図１に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 図２に示すシフトレジスタのフリップフロップの回路図（ａ）、および真理値表（ｂ）である。 図１の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。 図１の液晶表示装置の駆動方法（ＳＢ信号の戻りとＲ信号の戻りが同時の場合）を示すタイミングチャートである。 図１の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも早い場合）を示すタイミングチャートである。 図１の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。 本実施の形態１にかかる液晶表示装置の他の構成を示す模式図である。 本実施の形態１にかかる液晶表示装置のさらに他の構成を示す模式図である。 図９に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 図１０に示すシフトレジスタのフリップフロップの回路図（ａ）、動作タイミングチャート（ｂ）および真理値表（ｃ）である。 図９の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。 図９の液晶表示装置の駆動方法（ＳＢ信号の戻りとＲ信号の戻りが同時の場合）を示すタイミングチャートである。 図９の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも早い場合）を示すタイミングチャートである。 図９の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。 イニシャル信号の生成方法（ａ）、およびそのタイミングチャート（ｂ）である。 イニシャル信号の他の生成方法（ａ）、およびそのタイミングチャート（ｂ）である。 本実施の形態２にかかる液晶表示装置のさらに他の構成を示す模式図である。 図１８に示す液晶表示装置のシフトレジスタの一部を示す回路図である。 図１８の液晶表示装置の駆動方法（電源ＯＮ時）を示すタイミングチャートである。 図１８に示すシフトレジスタのフリップフロップの回路図（ａ）、動作タイミングチャート（ｂ）および真理値表（ｃ）である。 図１８に示すシフトレジスタのフリップフロップの回路図である。 図１８の液晶表示装置の駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。 図１８に示すシフトレジスタのフリップフロップの回路図（ａ）、動作タイミングチャート（ｂ）および真理値表（ｃ）である。 図１９のＮＡＮＤの具体的構成を示す回路図である。 本実施の形態３にかかる液晶表示装置の構成を示す模式図である。 図２６に示す液晶表示装置のシフトレジスタの各段を示す回路図である。 図２６に示す液晶表示装置のＧ－ＣＳドライバのＤラッチ回路を示す回路図である。 図２６の液晶表示装置の駆動方法を示すタイミングチャートである。 図２６の液晶表示装置の駆動方法を示すタイミングチャートである。 本実施の形態４にかかる液晶表示装置の構成を示す模式図である。 図３１の液晶表示装置の駆動方法を示すタイミングチャートである。 図３１の液晶表示装置の駆動方法を示すタイミングチャートである。 シフトレジスタの各段の構成例を示す回路図である。 図２０の変形例を示すタイミングチャートである。 図２０の他の変形例を示すタイミングチャートである。 図２０のさらに他の変形例を示すタイミングチャートである。 従来のシフトレジスタの構成を示す回路図である。 従来のシフトレジスタの駆動方法を示すタイミングチャートである。 従来のシフトレジスタの駆動方法（ＳＢ信号の戻りとＲ信号の戻りが同時の場合）を示すタイミングチャートである。 従来のシフトレジスタの駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも早い場合）を示すタイミングチャートである。 従来のシフトレジスタの駆動方法（ＳＢ信号の戻りがＲ信号の戻りよりも遅い場合）を示すタイミングチャートである。 従来のゲートドライバの構成を示す回路図である。
　本発明の実施の形態を図１～図３７に基づいて説明すれば以下のとおりである。なお、以下では、セットリセット型フリップフロップ（以下、適宜ＦＦと略記）のセット用端子（Ｓ端子またはＳＢ端子）にはセット用信号（Ｓ信号またはＳＢ信号）が入力され、リセット用端子（Ｒ端子またはＲＢ端子）にはリセット用信号（Ｒ信号またはＲＢ信号）が入力され、初期化用端子（ＩＮＩ端子またはＩＮＩＴＢ端子）には初期化用信号（ＩＮＩＴ信号またはＩＮＩＴＢ信号）が入力されるものとし、出力端子（Ｑ端子）からはＱ信号が出力され、反転出力端子（ＱＢ端子）からはＱＢ信号が出力されるものとする。なお、高電位側電源（ＶＤＤ）の電位をＶｄｄ（以下、適宜Ｈｉｇｈと記載）とし、低電位側電源（ＶＳＳ）の電位をＶｓｓ（以下、適宜Ｌｏｗと記載）とする。Ｓ信号（セット信号）、Ｒ信号（リセット信号）、およびＱ信号（出力信号）はアクティブ時にＨｉｇｈとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、およびＱＢ信号（反転出力信号）はアクティブ時にＬｏｗとなる信号である。
　〔実施の形態１〕
　図１は本発明にかかる液晶表示装置３ａの構成を示す回路図である。液晶表示装置３ａは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＩＮＩＴＢ信号（初期化信号）、ＡＯＮＢ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫＢ１・ＧＣＫＢ２を供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　図２は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、Ｒ端子およびＩＮＩＴＢ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ９・ＡＳＷ１０と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子と、ＯＵＴ端子とが含まれ、フリップフロップＦＦのＱ端子が、アナログスイッチＡＳＷ９のＰチャネル側ゲートとアナログスイッチＡＳＷ１０のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ９のＮチャネル側ゲートとアナログスイッチＡＳＷ１０のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ９の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ１０の一方の導通電極がＣＫ端子に接続され、アナログスイッチＡＳＷ９の他方の導通電極と、アナログスイッチＡＳＷ１０の他方の導通電極とこの段の出力端子であるＯＵＴＢ端子とが接続され、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。
　シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴ端子が自段のＲ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎのＲ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
　図２のフリップフロップＦＦには、図３に示すＦＦ１を用いている。同図に示すように、フリップフロップＦＦ１は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８４およびＮチャネルトランジスタｎ８４と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８５およびＮチャネルトランジスタｎ８５と、Ｐチャネルトランジスタｐ８２・ｐ８３・ｐ８６と、Ｎチャネルトランジスタｎ８１・ｎ８２・ｎ８３と、ＳＢ端子と、Ｒ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ８４のゲートとｎ８４のゲートとｐ８５のドレインとｎ８５のドレインとｐ８６のドレインとＱＢ端子とが接続されるとともに、ｐ８４のドレインとｎ８４のドレインとｐ８２のドレインとｎ８１のドレインとｐ８５のゲートとｎ８５のゲートとＱ端子とが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｎ８４のソースとｎ８３のドレインとが接続され、ｎ８１のソースとｎ８２のドレインとが接続され、ＩＮＩＴＢ端子がｐ８２のソースとｐ８６のゲートとに接続され、ＳＢ端子がｐ８２のゲートとｎ８１のゲートとｎ８３のゲートとに接続され、Ｒ端子がｎ８２のゲートとｐ８３のゲートとに接続され、ｎ８５のソースがＶＳＳに接続され、ｐ８２、ｐ８３、ｐ８５およびｐ８６のソースがＶＤＤに接続され、ｎ８２、ｎ８３およびｎ８５のソースがＶＳＳに接続されている構成である。
　図３（ｂ）はＦＦ１の真理値表である。図３（ｂ）に示されるように、ＦＦ１のＱ信号は、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間に保持状態、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＨｉｇｈ（アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲ信号がＬｏｗ（非アクティブ）の期間にＨｉｇｈ（アクティブ）となる。
　また、フリップフロップＦＦ１では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号およびＲ信号がともに非アクティブになった場合、ｐ８２・ｎ８６がＯＦＦでｐ８５・ｐ８６・ｎ８３・ｎ８４がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号およびＲ信号がともにアクティブになった場合、ｐ８２・ｐ８６・ｐ８５がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、フリップフロップＦＦ１では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲ信号が非アクティブ（Ｈｉｇｈ）になった場合も、ｐ８２・ｐ８５がＯＮ、ｐ８４がＯＦＦしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、フリップフロップＦＦ１では、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号が非アクティブ（Ｈｉｇｈ）でＲ信号がアクティブ（Ｈｉｇｈ）になった場合も、ｎ８１・ｎ８２・ｐ８５がＯＮしてＱ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。
　図４は、液晶表示装置３ａの電源ＯＮ時の駆動方法を示すタイミングチャートである。なお、各図中、ＡＯＮＢはＡＯＮＢ信号（同時選択信号）、ＩＮＩＴＢはＩＮＩＴＢ信号（初期化用信号）、ＧＳＰＢはゲートスタートパルスバー信号、ＧＣＫ１ＢはＧＣＫ１Ｂ信号、ＧＣＫ２ＢはＧＣＫ２Ｂ信号を意味し、ＳＢｉ、Ｒｉ、Ｑｉ、およびＯＵＴｉ（ｉ＝ｎ－１・ｎ・ｎ＋１）はそれぞれ、ｉ段ＳＲｉにおけるＳＢ信号（ＳＢ端子の電位）、Ｒ信号（Ｒ端子の電位）、Ｑ信号（Ｑ端子の電位）およびＯＵＴ信号（ＯＵＴ端子の電位）を意味する。
　液晶表示装置３ａでは、例えば電源ＯＮ時に以下の準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後にＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻る。シフトレジスタＳＲの各段ではＡＳＷ９がＯＮしているため、これにより全段のＯＵＴ信号がアクティブ（Ｈｉｇｈ）となって、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。
　また、液晶表示装置３ａのシフトレジスタＳＲでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、自段に入力されるＳＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦがセットされてＱ信号がＨｉｇｈ（アクティブ）になり、アナログスイッチＡＳＷ１０を介して自段にＧＣＫＢ信号が取り込まれる。自段のＧＣＫＢ信号がアクティブ（Ｈｉｇｈ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになる。これにより、次段のＦＦのＯＵＴＢ信号がアクティブになって次段にＧＣＫＢ信号が取り込まれる。次段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦがリセットされてＱ信号がＬｏｗ（非アクティブ）となり、アナログスイッチＡＳＷ９がＯＮする。このときＡＯＮＢ信号はＨｉｇｈであるため、自段のＯＵＴＢ信号もＨｉｇｈ（非アクティブ）となる。
　液晶表示装置３ａでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、本シフトレジスタでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）の期間は、図５のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図６のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号が非アクティブでＲ信号がアクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図７のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）となる。したがって、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
　また、ＡＯＮＢ信号をＡＳＷ９に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。
　図８は、図１のシフトレジスタＳＲをソースドライバ側に用いた液晶表示装置３ｂの構成を示す回路図である。この構成では、シフトレジスタＳＲの初段にソーススタートパルスＳＳＰが入力されるとともに、各段のＣＫＢ端子には、ソースクロックバー信号ＳＣＫ１ＢまたはＳＣＫ２Ｂが入力される。また、ｉ段ＳＲｉから出力されるＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号はサンプリング回路ＳＡＣに供給され、このＯＵＴ信号によってサンプリングされたデータがＤＡＣを介して表示部ＤＡＲのデータ信号線ＳＬｎに供給される。表示部ＤＡＲでは、データ信号線ＳＬｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのソースに接続されている。
　図９は、液晶表示装置３ａを変形した液晶表示装置３ｃの構成を示す回路図である。図１０は、液晶表示装置３ｃのシフトレジスタＳＲの一部を示す回路図である。同図に示すように、シフトレジスタの各段には、ＳＢ端子、ＲＢ端子およびＩＮＩＴＢ端子を備えるセットリセット型フリップフロップＦＦと、２つのアナログスイッチＡＳＷ３・ＡＳＷ４と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴ端子と、ＯＵＴＢ端子とが含まれ、ＦＦのＱ端子が、アナログスイッチＡＳＷ３のＰチャネル側ゲートとアナログスイッチＡＳＷ４のＮチャネル側ゲートとに接続され、ＦＦのＱＢ端子がアナログスイッチＡＳＷ３のＮチャネル側ゲートとアナログスイッチＡＳＷ４のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ３の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ４の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ３の他方の導通電極と、アナログスイッチＡＳＷ４の他方の導通電極とこの段の出力端子であるＯＵＴＢ端子とが接続され、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。
　シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ端子がｎ段ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
　図１０のフリップフロップＦＦには、図１１に示すＦＦ２を用いている。同図に示すように、ＦＦ２は、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＩＮＩＴＢ端子と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｐ５のソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
　図１１（ｂ）はＦＦ２の動作を示すタイミングチャートであり、図１１（ｃ）はＦＦ２の真理値表である。図１１（ｂ）（ｃ）に示されるように、ＦＦ２のＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　液晶表示装置３ｃの電源ＯＮ時の駆動方法は図１２に示すとおりである。この構成では、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）の期間は、図１３のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１４のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号が非アクティブでＲＢ信号がアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１５のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号がアクティブでＲＢ信号が非アクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは一瞬（ＳＢ信号がアクティブでＲＢ信号が非アクティブの期間）不定になるもののそれ以外は非アクティブ（Ｌｏｗ）となる。したがって、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
　なお、液晶表示装置３ａ～３ｃで用いられるＩＮＩＴＢ信号は、例えば、図１６（ａ）（ｂ）のように生成することができる。すなわち、インバータ回路が複数縦続接続された遅延回路にＡＯＮＢ信号を入力するとともに、遅延回路の出力とＡＯＮＢ信号とをＡＮＤ回路に入力し、該ＡＮＤ回路の出力をＩＮＴＢ信号とする。また、図１７（ａ）（ｂ）のようにして生成することもできる。すなわち、セットリセット型のフリップフロップのＳＢ端子（セット用端子）にＡＯＮＢ信号を入力するとともに、ＲＢ端子（リセット用端子）にＧＳＰＢ（ゲートスタートパルス）を入力し、このフリップフロップの出力（ＱＢ信号）をＩＮＩＴＢ信号とする。
　〔実施の形態２〕
　図１８は本発明にかかる液晶表示装置３ｄの構成を示す回路図である。液晶表示装置３ｄは、表示部ＤＡＲ、ゲートドライバＧＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ＩＮＩＴＢ信号（初期化用信号）、ＡＯＮＢ信号（同時選択信号）、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲートドライバＧＤには、複数段からなるシフトレジスタＳＲが含まれている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴＢ信号は、バッファを介して走査信号線Ｇｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　図１９は、シフトレジスタＳＲの一部の具体的構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＩＮＩＴＢ端子、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦ（図１１のＦＦ２）と、２つのアナログスイッチＡＳＷ５・ＡＳＷ６（ゲート回路）と、ＮＡＮＤ（論理回路）と、インバータと、ＣＫＢ端子と、ＯＮＢ端子と、ＯＵＴＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力が、インバータの入力とアナログスイッチＡＳＷ５のＰチャネル側ゲートとアナログスイッチＡＳＷ６のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ５のＮチャネル側ゲートとアナログスイッチＡＳＷ６のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ５の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ６の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ５の他方の導通電極と、アナログスイッチＡＳＷ６の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。ここでは、アナログスイッチＡＳＷ５・ＡＳＷ６（ゲート回路）と、ＮＡＮＤ（論理回路）とでＯＵＴＢ信号を生成する信号生成回路が構成されている。
　シフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続されている。なお、シフトレジスタＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子がＡＯＮＢ信号ラインに接続され、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫＢライン（ＧＣＫＢを供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続されている。
　図２０は、液晶表示装置３ｄの電源ＯＮ時の駆動方法を示すタイミングチャートである。液晶表示装置３ｄでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後にＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻り、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。ＡＯＮＢ信号がアクティブ（Ｌｏｗ）になると、ＡＳＷ５がＯＮであるためＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。さらに、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ５がＯＦＦしてＡＳＷ６がＯＮする（各段ではＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。以上の準備動作の終了後（ＡＯＮＢ信号が非アクティブとなった後）は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、かつシフトレジスタＳＲが初期化された（各段のフリップフロップの出力が非アクティブの）状態となる。
　また、液晶表示装置３ｄでは、各垂直走査期間（各フレーム表示時）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＱＢ信号がＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　液晶表示装置３ｄでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）の期間は、図１３のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１４のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号が非アクティブでＲＢ信号がアクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）であり、図１５のようにＳＢ信号およびＲＢ信号がともにアクティブ→ＳＢ信号がアクティブでＲＢ信号が非アクティブ→ＳＢ信号およびＲＢ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは一瞬（ＳＢ信号がアクティブでＲＢ信号が非アクティブの期間）不定になるもののそれ以外は非アクティブ（Ｌｏｗ）となる。したがって、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
　また、ＡＯＮＢ信号をＡＳＷ５に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。
　なお、液晶表示装置３ｄでは、ＳＢ信号・ＲＢ信号が図１５のように遷移すると一瞬不定になる期間がある。そこで、図１９の各段のフリップフロップＦＦに、図２１に示すフリップフロップＦＦ２ｘを用いることで、ＳＢ信号・ＲＢ信号が図１５のように遷移し難くすることができる。フリップフロップＦＦ２ｘでは、図１１のフリップフロップＦＦ２において、ｐ７（リセットトランジスタＲＴ）の駆動能力を、ｐ５（セットトランジスタＳＴ）よりも高める。このようにすれば、ＱＢ端子の電位が下がり難く、Ｑ端子の電位が上がり難くなり、リセットがかかった状態になり易くなる。これにより、ＳＢ信号・ＲＢ信号が図１５のように遷移し難くすることができる。
　また、図１９の各段のフリップフロップＦＦに、図２２に示すフリップフロップＦＦ２ｙを用いることで、ＳＢ信号・ＲＢ信号がどのように遷移しても（図１５のように遷移しても）不定となる瞬間をなくすことができる。図２２に示すように、ＦＦ２ｙは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、ＮチャネルトランジスタｎＴ・ｎ６・ｎ８と、ＩＮＩＴＢ端子と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｐ５のソースとｎＴのドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＲＢ端子がｎＴのソースとｐ７のゲートとｎ８のゲートとに接続され、ＩＮＩＴＢ端子がｐ６のソースとｎＴのゲートとに接続され、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
　図２２（ｂ）はＦＦ２ｙの動作を示すタイミングチャートであり、図２２（ｃ）はＦＦ２ｙの真理値表である。図２２（ｂ）（ｃ）に示されるように、ＦＦ２ｙのＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　ここで、フリップフロップＦＦ２ｙでは、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号が非アクティブ（Ｈｉｇｈ）になった場合、ｎＴがＯＦＦするため、前状態を維持する。したがって、図２３のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）となる。
　さらに、図１９の各段のフリップフロップＦＦに、図２４に示すフリップフロップＦＦ２ｚを用いることで、ＳＢ信号・ＲＢ信号がどのように遷移しても（図１５のように遷移しても）不定となる瞬間をなくすことができる。図２４に示すように、ＦＦ２ｚは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ６およびＮチャネルトランジスタｎ５と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ８およびＮチャネルトランジスタｎ７と、Ｐチャネルトランジスタｐ５・ｐ７と、Ｎチャネルトランジスタｎ６・ｎ８と、ＩＮＩＴＢ端子と、ＳＢ端子と、ＲＢ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ６のゲートとｎ５のゲートとｐ７のドレインとｐ８のドレインとｎ７のドレインとＱＢ端子とが接続されるとともに、ｐ６のドレインとｎ５のドレインとｐ５のドレインとｐ８のゲートとｎ７のゲートとＱ端子とが接続され、ｎ５のソースとｎ６のドレインとが接続され、ｎ７のソースとｎ８のドレインとが接続され、ＳＢ端子がｐ５のゲートとｎ６のゲートとに接続され、ＩＮＩＴＢ端子がｐ５のソースに接続され、ＲＢ端子がｐ７のゲートとｎ８のゲートとに接続され、ｐ６、ｐ７およびｐ８のソースがＶＤＤに接続され、ｎ６およびｎ８のソースがＶＳＳに接続されている構成である。ここでは、ｐ６、ｎ５、ｐ８およびｎ７がラッチ回路ＬＣを構成し、ｐ５がセットトランジスタＳＴ、ｐ７がリセットトランジスタＲＴ、ｎ６およびｎ８それぞれがラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
　図２４（ｂ）はＦＦ２ｚの動作を示すタイミングチャートであり、図２４（ｃ）はＦＦ２ｚの真理値表である。図２４（ｂ）（ｃ）に示されるように、ＦＦ２ｚのＱ信号は、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＬｏｗ（アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間にＨｉｇｈ（アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＬｏｗ（アクティブ）の期間にＬｏｗ（非アクティブ）、ＳＢ信号がＨｉｇｈ（非アクティブ）かつＲＢ信号がＨｉｇｈ（非アクティブ）の期間に保持状態となる。
　ここで、フリップフロップＦＦ２ｚでは、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号が非アクティブ（Ｈｉｇｈ）になった場合、ｐ５・ｐ８がＯＮして、Ｑ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号がアクティブ（Ｌｏｗ）でＲＢ信号がアクティブ（Ｌｏｗ）になった場合も、Ｑ信号はＬｏｗでＱＢ信号はＨｉｇｈ（非アクティブ）となる。また、ＩＮＩＴＢ端子がアクティブ（Ｌｏｗ）の期間にＳＢ信号が非アクティブ（Ｈｉｇｈ）でＲＢ信号が非アクティブ（Ｈｉｇｈ）になった場合は、Ｑ信号・ＱＢ信号とも保持状態となる。したがって、図２３のようにＳＢ信号およびＲ信号がともにアクティブ→ＳＢ信号がアクティブでＲ信号が非アクティブ→ＳＢ信号およびＲ信号がともに非アクティブと遷移してもフリップフロップの出力Ｑは常に非アクティブ（Ｌｏｗ）となる。
　なお、図１９の構成（ＦＦをリセット優先とし、シフトレジスタの各段を自己リセット型とする構成）では、ＯＵＴＢ信号のフリップフロップのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうおそれがある。そこで、図１９のＮＡＮＤを、図２５のように構成することが好ましい。すなわち、Ｐチャネルトランジスタｐ４０のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｘとし、ドレインをＮＡＮＤの出力Ｍとし、Ｐチャネルトランジスタｐ４１のソースをＶＤＤに接続し、ゲートをＮＡＮＤの入力Ｙとし、ドレインをＮチャネルトランジスタｎ４０のソースに接続し、Ｎチャネルトランジスタｎ４０のゲートを入力Ｙに接続し、ドレインをＮチャネルトランジスタｎ４１のソースに接続し、Ｎチャネルトランジスタｎ４１のゲートを入力Ｘに接続し、ドレインをＶＳＳに接続しておき、Ｐチャネルトランジスタｐ４０・４１の駆動能力を、Ｎチャネルトランジスタｎ４０・４１のそれよりも大きくしておく。こうすれば、ＱＢ信号が十分に非アクティブ（Ｈｉｇｈ）になるまで、ＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）を保つようになり、ＦＦのＲＢ端子へのフィードバックがＮＡＮＤへのフィードバックよりも先立ってしまうことを防止することができる。
　〔実施の形態３〕
　図２６は本発明にかかる液晶表示装置３ｅの構成を示す回路図である。液晶表示装置３ｅはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ－ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＡＯＮＢ信号（同時選択信号）、ＩＮＩＴＢ信号、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ－ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのＯＲ回路と、１つのＤラッチ回路ＣＳＬとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉに供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎに供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続され、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　図２７は、図２６に示すシフトレジスタＳＲのｉ段ＳＲｉの構成を示す回路図である。同図に示すように、シフトレジスタの各段には、ＩＮＩＴＢ端子、ＳＢ端子およびＲＢ端子を備えるフリップフロップＦＦ（上記フリップフロップＦＦ２・２ｘ・２ｙ・２ｚ）と、２つのアナログスイッチＡＳＷ７・ＡＳＷ８と、ＮＡＮＤと、インバータと、ＣＫＢ端子と、ＯＮＢ端子とが含まれ、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤの一方の入力に接続され、ＮＡＮＤの出力（Ｍ）が、インバータの入力とアナログスイッチＡＳＷ７のＰチャネル側ゲートと、アナログスイッチＡＳＷ８のＮチャネル側ゲートとに接続され、インバータの出力がアナログスイッチＡＳＷ７のＮチャネル側ゲートと、アナログスイッチＡＳＷ８のＰチャネル側ゲートとに接続され、アナログスイッチＡＳＷ７の一方の導通電極がＯＮＢ端子に接続されるとともに、アナログスイッチＡＳＷ８の一方の導通電極がＣＫＢ端子に接続され、アナログスイッチＡＳＷ７の他方の導通電極と、アナログスイッチＡＳＷ８の他方の導通電極と、この段の出力端子であるＯＵＴＢ端子と、ＮＡＮＤの他方の入力と、ＦＦのＲＢ端子とが接続されている。また、ＯＵＴＢ端子がインバータを介してＯＵＴ端子に接続されている。
　ｉ段ＳＲｉでは、フリップフロップＦＦのＱＢ信号（ＮＡＮＤの一方入力Ｘ）がＨｉｇｈ（非アクティブ）の期間は、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＨｉｇｈ（非アクティブ）であればＮＡＮＤの出力（Ｍ）はＬｏｗとなり（アナログスイッチＡＳＷ７がＯＮでＡＳＷ８がＯＦＦし）、ＯＵＴＢ端子にはＡＯＮＢ信号（非アクティブでＶｄｄ）が出力される一方、ＯＵＴＢ信号（ＮＡＮＤの他方入力Ｙ）がＬｏｗ（アクティブ）であればＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ７がＯＦＦでＡＳＷ８がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。また、フリップフロップＦＦのＱＢ信号がＬｏｗ（アクティブ）の期間は、ＮＡＮＤの一方入力ＸがＬｏｗかつＮＡＮＤの他方入力ＹがＬｏｗであるため、ＮＡＮＤの出力（Ｍ）はＨｉｇｈとなり（アナログスイッチＡＳＷ７がＯＦＦでＡＳＷ８がＯＮし）、ＧＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。すなわち、ＮＡＮＤ、インバータおよびアナログスイッチＡＳＷ１・ＡＳＷ２（ゲート回路）はＯＵＴＢ信号を生成する信号生成回路を構成し、特に、アナログスイッチＡＳＷ７・ＡＳＷ８は、ＮＡＮＤの出力Ｍに応じてＡＯＮＢ信号あるいはクロック信号を取り込むゲート回路を構成する。
　図２８は、図２６に示すシフトレジスタＳＲのｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉの構成を示す回路図である。同図に示すように、Ｄラッチ回路ＣＳＬｉは、３つのＣＭＯＳ回路５～７と、アナログスイッチＡＳＷ１５・ＡＳＷ１６と、インバータと、ＣＫ端子と、Ｄ端子と、ｏｕｔ端子とを備える。ＣＭＯＳ回路５・６はそれぞれ、１つのＰチャネルトランジスタおよび１つのNチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースがＶＤＤに接続され、ＮチャネルトランジスタのソースがＶＳＳに接続された構成である。ＣＭＯＳ回路７は、１つのＰチャネルトランジスタおよび１つのNチャネルトランジスタのゲート同士が接続されるとともにドレイン同士が接続され、かつＰチャネルトランジスタのソースが電源ＶＣＳＨに接続され、Ｎチャネルトランジスタのソースが電源ＶＣＳＬに接続された構成である。そして、ｃｋ端子とインバータの入力とアナログスイッチＡＳＷ１６のＮチャネル側ゲートとアナログスイッチＡＳＷ１５のＰチャネル側ゲートとが接続され、インバータの出力とアナログスイッチＡＳＷ１６のＰチャネル側ゲートとアナログスイッチＡＳＷ１５のＮチャネル側ゲートとが接続され、ＣＭＯＳ回路５のドレイン側とアナログスイッチＡＳＷ１５の一方の導通端子とが接続され、アナログスイッチＡＳＷ１６の一方の導通端子とＤ端子とが接続され、アナログスイッチＡＳＷ１５の他方の導通端子とアナログスイッチＡＳＷ１６の他方の導通端子とＣＭＯＳ回路６のゲート側とが接続され、ＣＭＯＳ回路５のゲート側とＣＭＯＳ回路６のドレイン側とが接続され、ＣＭＯＳ回路６のドレイン側とＣＭＯＳ回路７のゲート側とが接続され、ＣＭＯＳ回路７のドレイン側とｏｕｔ端子とが接続されている。
　Ｄラッチ回路ＣＳＬｉは、ｃｋ信号（ｃｋ端子に入力される信号）がアクティブ（Ｈｉｇｈ）である期間にＤ信号（Ｄ端子に入力される信号）を取り込み、これをラッチする。すなわち、ｃｋ信号がアクティブの期間にＤ信号がＬｏｗからＨｉｇｈになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げて以後電源ＶＣＳＨの電位を維持し、ｃｋ信号がアクティブの期間にＤ信号がＨｉｇｈからＬｏｗになれば、ｏｕｔ信号（ｏｕｔ端子から出力される信号）は、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げて以後電源ＶＣＳＬの電位を維持することになる。
　液晶表示装置３ｅのＧ－ＣｓＤでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＯＵＴ端子が自段に対応するＯＲ回路の一方の入力端子に接続されるとともに、次段のＯＵＴ端子が上記自段に対応するＯＲ回路の他方の入力端子に接続され、該自段に対応するＯＲ回路の出力が自段に対応するＤラッチ回路のｃｋ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＯＵＴ端子がｎ段ＳＲｎに対応するＯＲ回路の一方の入力端子に接続されるとともに、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ端子がｎ段ＳＲｎ段に対応するＯＲ回路の他方の入力端子に接続され、ｎ段ＳＲｎに対応するＯＲ回路の出力がｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｃｋ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
　また、液晶表示装置３ｅのＧ－ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋３）段ＳＲｎ＋３に対応するＤラッチ回路ＣＳＬｎ＋３のＤ端子はＣＭＩ１信号ラインに接続されている。
　図２９は、液晶表示装置３ｅの駆動方法を示すタイミングチャートである。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
　液晶表示装置３ｅでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後、ＧＳＰＢのアクティブ化に同期してＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻り、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。また、各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ７を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。このとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ７がＯＦＦしてＡＳＷ８がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段に対応するＯＲ回路の出力もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたＦＦのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
　液晶表示装置３ｅでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（＝Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　また、自段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、自段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチし、さらに次段のＯＵＴＢ信号がアクティブになると（自段に対応するＯＲ回路の出力がアクティブになるため）、上記自段に対応するＤラッチ回路が再びＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
　例えば、ｎ段ＳＲｎのＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると（ｎ段ＳＲｎに対応するＯＲ回路の出力がアクティブになるため）、Ｄラッチ回路ＣＳＬｎが再びＣＭＩ２信号をラッチする。これにより、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｏｕｔ信号（ｎ段ＳＲｎに対応する保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴＢ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
　また、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチし、さらに（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋１が再びＣＭＩ２信号をラッチする。これにより、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
　また、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ１信号をラッチし、さらに（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号がアクティブになると、Ｄラッチ回路ＣＳＬｎ＋２が再びＣＭＩ１信号をラッチする。これにより、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋２の電位）は、（ｎ＋２）段ＳＲｎ＋２のＯＵＴＢ信号が非アクティブとなった（走査信号線Ｇｎ＋２がＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、（ｎ＋２）段ＳＲｎ＋２に対応する画素ＰＩＸｎ＋２には、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋２の突き下げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋２の輝度を高める）ことができる。
　なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素に供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
　液晶表示装置３ｅでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、同時選択からの復帰時には、シフトレジスタＳＲの各段のフリップフロップが図１３～図１５あるいは図２３のように動作するため、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
　また、ＡＯＮＢ信号をＡＳＷ７に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
　さらに注目すべきは、液晶表示装置３ｅでは、図３０に示すように、ＣＭＩ２信号の位相を（図２９から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｅでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
　〔実施の形態４〕
　図３１は本発明にかかる液晶表示装置３ｆの構成を示す回路図である。液晶表示装置３ｆはいわゆるＣＣ（charge coupled）駆動の液晶表示装置であり、表示部ＤＡＲ、ゲート・ＣｓドライバＧ－ＣｓＤ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。表示制御回路ＤＣＣは、ゲートドライバＧＤに、ゲートスタートパルスＧＳＰ、ゲートオンイネーブル信号ＧＯＥ、ＩＮＩＴＢ信号、ＡＯＮＢ信号（同時選択信号）、ＣＳ反転信号ＣＭＩ１・ＣＭＩ２、およびゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを供給する。また、表示制御回路ＤＣＣは、ソースドライバＳＤに、ソーススタートパルスＳＳＰ、デジタルデータＤＡＴ、極性信号ＰＯＬ、およびソースクロック信号ＳＣＫを供給する。ゲート・ＣｓドライバＧ－ＣｓＤには、複数段からなるシフトレジスタＳＲと、複数のＤラッチ回路ＣＳＬが含まれ、シフトレジスタの１段に対応して、１つのインバータと、１つのＤラッチ回路ＣＳＬと、１つのバッファとが設けられている。以下適宜、シフトレジスタのｉ段（ｉ＝１・・・ｎ－１・ｎ・ｎ＋１・・・）をｉ段ＳＲｉと略記する。また、シフトレジスタのｉ段ＳＲｉに対応して、Ｄラッチ回路ＣＳＬｉが設けられている。
　シフトレジスタのｉ段ＳＲｉからの出力信号（ＯＵＴ信号）は、バッファを介して表示部ＤＡＲの走査信号線Ｇｉに供給される。また、ｉ段ＳＲｉに対応するＤラッチ回路ＣＳＬｉからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｉ－１に供給される。例えば、ｎ段ＳＲｎのＯＵＴ信号は、バッファを介して走査信号線Ｇｎに供給され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎからの出力信号（ｏｕｔ信号、ＣＳ信号）は、表示部ＤＡＲの保持容量配線ＣＳｎ－１に供給される。表示部ＤＡＲでは、走査信号線Ｇｎが、ＰＩＸｎ内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ内の画素電極と保持容量配線ＣＳｎとの間に保持容量（補助容量）が形成され、また、走査信号線Ｇｎ－１が、ＰＩＸｎ－１内の画素電極に繋がるトランジスタのゲートに接続されるとともに、ＰＩＸｎ－１内の画素電極と保持容量配線ＣＳｎ－１との間に保持容量（補助容量）が形成されている。
　また、１本のデータ信号線に対応して１つのアナログスイッチａｓｗとインバータとが設けられ、このインバータの入力がＡＯＮＢ信号ラインに接続され、データ信号線の端部がアナログスイッチａｓｗの一方の導通端子に接続され、アナログスイッチａｓｗの他方の導通端子がＶｃｏｍ（共通電極電位）電源に接続され、アナログスイッチａｓｗのＮチャネル側ゲートがインバータの出力に接続され、アナログスイッチａｓｗのＰチャネル側ゲートがＡＯＮＢ信号ラインに接続されている。
　なお、図３１に示すシフトレジスタＳＲのｉ段ＳＲｉの構成は図２７のとおりであり、Ｄラッチ回路ＣＳＬｉの構成は図２８のとおりである。
　液晶表示装置３ｆのＧ－ＣｓＤのシフトレジスタＳＲでは、自段のＯＵＴＢ端子が次段のＳＢ端子に接続されている。また、自段のＭ端子が、自段に対応するＤラッチ回路のｃｋ端子に接続されている。例えば、ｎ段ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段ＳＲｎ＋１のＳＢ端子に接続され、ｎ段ＳＲｎのＭ端子が、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのｃｋ端子に接続されている。なお、シフトレジスタＳＲの初段のＳＢ端子にはＧＳＰＢ信号が入力される。
　また、Ｇ－ＣｓＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のフリップフロップのＩＮＩＴＢ端子がＩＮＩＴＢ信号ラインに接続され、各段のＯＮＢ端子は共通のＡＯＮＢライン（ＡＯＮ信号を供給するライン）に接続されている。例えば、ｎ段ＳＲｎのＣＫＢ端子はＧＣＫ２Ｂ信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１Ｂ信号ラインに接続され、ｎ段ＳＲｎおよび（ｎ＋１）段ＳＲｎ＋１それぞれのＯＮＢ端子は共通のＡＯＮＢ信号ラインに接続されている。さらに、連続する２段に対応する２つのＤラッチ回路ごとにＤ端子が異なるＣＭＩライン（ＣＭＩ信号を供給するライン）に接続されている。
　例えば、（ｎ－１）段ＳＲｎ－１に対応するＤラッチ回路ＣＳＬｎ－１のＤ端子はＣＭＩ１信号ラインに接続され、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎのＤ端子はＣＭＩ１信号ラインに接続され、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１のＤ端子はＣＭＩ２信号ラインに接続され、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２のＤ端子はＣＭＩ２信号ラインに接続されている。
　図３２は、液晶表示装置３ｆの駆動方法を示すタイミングチャートである。なお本図では、極性信号ＰＯＬの周期を一水平走査期間１Ｈとし（すなわち、同一データ信号線に供給されるデータ信号の極性は１Ｈごとに反転する）、ＣＭＩ１・ＣＭＩ２それぞれを同位相としている。
　液晶表示装置３ｆでは、表示映像の最初のフレーム（垂直走査期間）の前に、以下の表示準備動作が行われる。具体的には、ＡＯＮＢ信号およびＩＮＩＴＢ信号が同時にアクティブ（Ｌｏｗ）化され、ＡＯＮＢ信号が非アクティブ（Ｈｉｇｈ）に戻った後、ＧＳＰＢのアクティブ化に同期してＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）に戻り、ＡＯＮＢ信号がアクティブの間は、各ＧＣＫＢ信号がアクティブ（Ｌｏｗ）に固定される。また、各ＣＭＩ信号はＨｉｇｈ（またはＬｏｗ）に固定される。これにより、シフトレジスタＳＲの各段では、ＡＯＮＢ信号がＡＳＷ７（図２７参照）を介してＯＵＴＢ端子から出力されるため、全段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）となり、全走査信号線が選択される。なおこのとき、各データ信号線に対応するアナログスイッチａｓｗがＯＮするため、全データ信号線にＶｃｏｍが供給される。また、各段のフリップフロップでは、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）となるため、Ｑ信号はＬｏｗ（非アクティブ）でＱＢ信号はＨｉｇｈ（非アクティブ）となる。なお、シフトレジスタの各段のＯＵＴＢ信号が一旦アクティブになると、ＮＡＮＤへのフィードバック信号がＬｏｗとなるため、ＡＳＷ７がＯＦＦしてＡＳＷ８がＯＮする（ＧＣＫ１ＢまたはＧＣＫ２Ｂが取り込まれる）。また、各段のＭ信号（Ｍ端子から出力される信号）もアクティブ（Ｈｉｇｈ）となるので、各Ｄラッチ回路は、ＣＭＩ１信号（Ｌｏｗ）またはＣＭＩ２信号（Ｌｏｗ）をラッチし、保持容量配線に供給されるｏｕｔ信号（ＣＳ信号）は電源ＶＣＳＬの電位となる。以上の表示準備動作の終了後は、表示部ＤＡＲの全ＰＩＸにＶｃｏｍが書き込まれ、シフトレジスタの各段に設けられたフリップフロップのＱＢ出力が非アクティブ（Ｈｉｇｈ）とされ、各Ｄラッチ回路のｏｕｔ信号（保持容量配線の電位）が電源ＶＣＳＬの電位とされた状態となる。
　液晶表示装置３ｆでは、最初のフレーム表示時（最初の垂直走査期間）に以下の動作が行われる。すなわち、シフトレジスタＳＲの自段に入力されるＳＢ信号がアクティブ（＝Ｌｏｗ）になると、自段のＦＦの出力がセットされてアクティブになり、自段がＧＣＫＢ信号を取り込む。自段のＧＣＫＢ信号がアクティブ（Ｌｏｗ）になると、自段のＯＵＴＢ信号がアクティブ（Ｌｏｗ）になるとともに次段のＳＢ信号がアクティブになり、かつ自段のＦＦがリセットされてＨｉｇｈ（非アクティブ）となる。このとき自段のＯＵＴＢ信号はＬｏｗ（すなわち、ＮＡＮＤの出力はＨｉｇｈ）であるため、自段にはＧＣＫＢ信号が取り込まれ続け、ＧＣＫＢ信号がＨｉｇｈ（非アクティブ）となったときに、自段のＯＵＴＢ信号がＨｉｇｈになるとともにＮＡＮＤの出力がＬｏｗとなり、以後ＯＵＴＢ端子からＡＯＮＢ信号が出力されてＯＵＴＢ信号はＨｉｇｈ（非アクティブ）となる。
　また、次段のＭ信号がアクティブになると、次段に対応するＤラッチ回路がＣＭＩ１信号またはＣＭＩ２信号をラッチする。これにより、自段に対応するＤラッチ回路のｏｕｔ信号（自段に対応する保持容量配線の電位）は、自段のＯＵＴＢ信号が非アクティブとなった（自段に対応する走査信号線がＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位への突き上げる（自段に対応する画素にプラス極性のデータ信号が書き込まれ場合）か、あるいは電源ＶＣＳＨの電位から電源ＶＣＳＬの電位への突き下げる（自段に対応する画素にマイナス極性のデータ信号が書き込まれ場合）。
　例えば、ｎ段ＳＲｎのＭ信号がアクティブになると、ｎ段ＳＲｎに対応するＤラッチ回路ＣＳＬｎがＣＭＩ１信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎのｏｕｔ信号（保持容量配線ＣＳｎ－１の電位）は、（ｎ－１）段ＳＲｎ－１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ－１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ－１）段ＳＲｎ－１に対応する画素ＰＩＸｎ－１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ－１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ－１の輝度を高める）ことができる。
　また、（ｎ＋１）段ＳＲｎ＋１のＭ信号がアクティブになると、（ｎ＋１）段ＳＲｎ＋１に対応するＤラッチ回路ＣＳＬｎ＋１がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋１のｏｕｔ信号（保持容量配線ＣＳｎの電位）は、ｎ段ＳＲｎのＯＵＴ信号が非アクティブとなった（ｎ段ＳＲｎに対応する走査信号線ＧｎがＯＮ・ＯＦＦした）後に、電源ＶＣＳＨの電位から電源ＶＣＳＬの電位に突き下げる。ここで、ｎ段ＳＲｎに対応する画素ＰＩＸｎには、ＰＯＬに示されるようにマイナス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎの突き下げによって、実効電位をデータ信号の電位よりも低下させる（画素ＰＩＸｎの輝度を高める）ことができる。
　また、（ｎ＋２）段ＳＲｎ＋２のＭ信号がアクティブになると、（ｎ＋２）段ＳＲｎ＋２に対応するＤラッチ回路ＣＳＬｎ＋２がＣＭＩ２信号をラッチする。これにより、Ｄラッチ回路ＣＳＬｎ＋２のｏｕｔ信号（保持容量配線ＣＳｎ＋１の電位）は、（ｎ＋１）段ＳＲｎ＋１のＯＵＴ信号が非アクティブとなった（走査信号線Ｇｎ＋１がＯＮ・ＯＦＦした）後に、電源ＶＣＳＬの電位から電源ＶＣＳＨの電位に突き上げる。ここで、（ｎ＋１）段ＳＲｎ＋１に対応する画素ＰＩＸｎ＋１には、ＰＯＬに示されるようにプラス極性のデータ信号が書き込まれており、保持容量配線ＣＳｎ＋１の突き上げによって、実効電位をデータ信号の電位よりも上昇させる（画素ＰＩＸｎ＋１の輝度を高める）ことができる。
　なお、２フレーム目以降も、最初のフレームと同様の表示が行われる。ただし、１フレームごとにＰＯＬの位相が半周期ずれるため、同一画素電極ＰＩＸｉに供給されるデータ信号の極性は１フレームごとに反転する。これに合わせて、Ｄラッチ回路ＣＳＬｉのｏｕｔ信号（保持容量配線ＣＳｉの電位）の突き上げおよび突き下げも１フレームごとに入れ替わる。
　液晶表示装置３ｆでは、例えば電源ＯＮ時に全走査信号線を同時選択して全画素に同電位（例えばＶｃｏｍ）を書き込めるため、電源ＯＮ時の画面乱れをなくすことができる。ここで、同時選択からの復帰時には、シフトレジスタＳＲの各段のフリップフロップが図１３～図１５あるいは図２３のように動作するため、同時選択からの復帰時および復帰後のシフトレジスタの動作を安定化させることができる。
　また、ＡＯＮＢ信号をＡＳＷ７（図２７参照）に入力することで、従来からあった図４３のような構成と比較してゲートドライバの小型化を実現することができる。また、同時選択とシフトレジスタの初期化とを別々に行う従来の構成に比べて、準備動作を速やかに完了することができる。また、各段での自己リセットが可能であるため、段間の接続関係を簡易化することができる。
　また、シフトレジスタの内部信号（Ｍ信号）をＤラッチ回路のｃｋ端子に入力することでＧ－Ｃｓドライバ内にＮＯＲ回路やＯＲ回路が不要となり、さらなる小型化が可能となる。また、最初のフレームから各画素行を適切にＣＣ駆動できるため、従来のＣＣ駆動で問題となっていた最初のフレームの画面乱れ（横縞状のムラ）もなくすことができる。
　さらに注目すべきは、液晶表示装置３ｆでは、図３３に示すように、ＣＭＩ２信号の位相を（図３２から）半周期ずらすだけで、極性信号ＰＯＬの周期を２Ｈ（同一データ信号線に供給されるデータ信号の極性が２Ｈごとに反転）に切り替え、かつ最初のフレームから各画素行を適切にＣＣ駆動することができる点である。すなわち、液晶表示装置３ｆでは、ＣＳ反転信号ＣＭＩ１およびＣＭＩ２信号それぞれの位相を制御するだけで、極性信号ＰＯＬの周期を１Ｈから２Ｈに切り替えることができ、そのときの画面乱れもなくすことができる。
　なお、液晶表示装置３ｅ・３ｆにおけるシフトレジスタの各段の構成（図２７参照）を、図３４のように変更することもできる。すなわち、図２７のＡＳＷ７を単チャネル（Ｐチャネル）トランジスタＴＲとする。こうすれば、シフトレジスタのさらなる小型化が可能となる。
　また、液晶表示装置３ｄの駆動では、図３５のように、ＡＯＮＢ信号を同時選択期間の途中で非アクティブ（Ｈｉｇｈ）としてもよいし、また、図３６のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）になった後で非アクティブ（Ｈｉｇｈ）になる前にアクティブ（Ｌｏｗ）としてもよいし、また、図３７のように、ＩＮＩＴＢ信号を、ＡＯＮＢがアクティブ（Ｌｏｗ）から非アクティブ（Ｈｉｇｈ）になった後にアクティブ（Ｌｏｗ）としてもよい。
　なお、上記ゲートドライバ、ソースドライバあるいはゲート－ＣＳドライバと、表示部の画素回路とがモノリシック（同一基板上）に形成されていてもよい。
　また、本願では、トランジスタ（ＰチャンネルあるいはＮチャネル）が有する２つの導通電極のうち出力側をドレイン端子と呼んでいる。
　本表示駆動回路は、所定のタイミングで複数の信号線の同時選択を行う、シフトレジスタを備えた表示駆動回路であって、上記シフトレジスタの各段に、初期化用信号が入力されるセットリセット型フリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが設けられ、上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、上記フリップフロップの出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする。
　上記構成によれば、同時選択が終了し、セット用信号およびリセット用信号それぞれが非アクティブになった時点でシフトレジスタの初期化（各段のフリップフロップの初期化）が完了する。したがって、同時選択終了後、ＩＮＩ信号が入力されるまでフリップフロップが不定状態となる従来のドライバ（図３８・３９参照）と比較して、同時選択終了後のシフトレジスタの動作を安定化させることができる。
　本表示駆動回路では、上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで自段の出力信号とするゲート回路を備える構成とすることもできる。
　本表示駆動回路では、上記フリップフロップの出力が切り替え信号としてゲート回路に入力されている構成とすることもできる。
　本表示駆動回路では、上記信号生成回路はさらに論理回路を備え、上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされている構成とすることもできる。
　本表示駆動回路では、上記ゲート回路は、上記同時選択信号またはクロック信号を選択的に取り込む構成とすることもできる。
　本表示駆動回路では、同時選択が行われる間は上記クロック信号をアクティブに固定する構成とすることもできる。
　本表示駆動回路では、上記論理回路にＮＡＮＤが含まれている構成とすることもできる。
　本表示駆動回路では、上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高い構成とすることもできる。
　本表示駆動回路では、上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、入力トランジスタと、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、上記入力トランジスタは、ゲート端子およびソース端子それぞれが別々の入力端子に接続されている構成とすることもできる。
　本表示駆動回路では、上記入力トランジスタのドレイン端子は第１出力端子に接続されている構成とすることもできる。
　本表示駆動回路では、上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されている構成とすることもできる。
　本表示駆動回路では、上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタである構成とすることもできる。
　本表示駆動回路では、上記複数の入力端子に、さらに上記初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１～第４トランジスタのいずれか１つのソース端子に接続されている構成とすることもできる。
　本表示駆動回路では、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備える構成とすることもできる。
　本表示駆動回路では、ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの、少なくとも一方を備える構成とすることもできる。
　本表示駆動回路では、スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる構成とすることもできる。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給する構成とすることもできる。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなる構成とすることもできる。
　本表示駆動回路では、上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させる構成とすることもできる。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
　本表示駆動回路では、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
　本表示駆動回路では、上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替える構成とすることもできる。
　本表示パネルは、上記表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする。
　本表示装置は、上記表示駆動回路を備えることを特徴とする。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
　本発明のシフトレジスタは各種ドライバ、特に液晶表示装置のドライバに好適である。
　３ａ～３ｆ　液晶表示装置
　ＡＳＷ９・ＡＳＷ１０　ａｓｗ　アナログスイッチ
　ＳＲ　シフトレジスタ
　ＳＲｉ　シフトレジスタのｉ段
　ＤＣＣ　表示制御回路
　ＧＤ　ゲートドライバ
　ＳＤ　ソースドライバ
　Ｇ－ＣｓＤ　ゲート－Ｃｓドライバ
　ＤＡＲ　表示部
　Ｇｎ　走査信号線
　ＣＳｎ　保持容量配線
　ＰＩＸｎ　画素
　ＣＳＬｉ　ＳＲのｉ段に対応するＤラッチ回路
　ＦＦ　フリップフロップ
　ＳＴ　セットトランジスタ（入力トランジスタ）
　ＲＴ　リセットトランジスタ（入力トランジスタ）
　ＬＲＴ　ラッチ解除トランジスタ
　ＬＣ　ラッチ回路
　ＰＯＬ　（データ）極性信号
　ＣＭＩ１　ＣＭＩ２　ＣＳ反転信号

Claims (24)

  1. 　シフトレジスタを備え、所定のタイミングで複数の信号線の同時選択を行う表示駆動回路であって、
    　上記シフトレジスタの各段に、初期化用信号が入力されるセットリセット型フリップフロップと、同時選択信号が入力され、上記フリップフロップの出力を用いて自段の出力信号を生成する信号生成回路とが設けられ、
    　上記シフトレジスタの各段の出力信号は、上記同時選択信号のアクティブ化によりアクティブとなって上記同時選択が行われる間アクティブとされ、
    　上記フリップフロップの出力は、初期化用信号がアクティブであれば、セット用信号およびリセット用信号それぞれがアクティブであっても非アクティブであっても、非アクティブとなり、
    　上記初期化用信号が、同時選択の終了前にアクティブとされ、終了後に非アクティブとされることを特徴とする表示駆動回路。
  2. 　上記信号生成回路は、入力される切り替え信号に応じた信号を選択的に取り込んで自段の出力信号とするゲート回路を備えることを特徴とする請求項１記載の表示駆動回路。
  3. 　上記フリップフロップの出力が切り替え信号としてゲート回路に入力されていることを特徴とする請求項２記載の表示駆動回路。
  4. 　上記信号生成回路はさらに論理回路を備え、
    　上記フリップフロップの出力が論理回路に入力され、該論理回路の出力が上記切り替え信号としてゲート回路に入力され、自段の出力信号が該論理回路と上記フリップフロップのリセット用端子とにフィードバックされていることを特徴とする請求項２記載の表示駆動回路。
  5. 　上記ゲート回路は、上記同時選択信号またはクロック信号を選択的に取り込むことを特徴とする請求項２記載の表示駆動回路。
  6. 　同時選択が行われる間は上記クロック信号をアクティブに固定することを特徴とする請求項５記載の表示駆動回路。
  7. 　上記論理回路にＮＡＮＤが含まれていることを特徴とする請求項４記載の表示駆動回路。
  8. 　上記ＮＡＮＤは複数のＰチャネルのトランジスタと複数のＮチャネルのトランジスタとからなり、該ＮＡＮＤでは、Ｐチャネルの各トランジスタの駆動能力が、Ｎチャネルの各トランジスタの駆動能力よりも高いことを特徴とする請求項７記載の表示駆動回路。
  9. 　上記フリップフロップは、Ｐチャネルの第１トランジスタとＮチャネルの第２トランジスタのゲート端子同士およびドレイン端子同士が接続された第１ＣＭＯＳ回路と、Ｐチャネルの第３トランジスタとＮチャネルの第４トランジスタのゲート端子同士およびドレイン端子同士が接続された第２ＣＭＯＳ回路と、入力トランジスタと、複数の入力端子と、第１および第２出力端子とを備え、第１ＣＭＯＳ回路のゲート側と第２ＣＭＯＳ回路のドレイン側と第１出力端子とが接続されるとともに、第２ＣＭＯＳ回路のゲート側と第１ＣＭＯＳ回路のドレイン側と第２出力端子とが接続され、上記入力トランジスタは、ゲート端子およびソース端子それぞれが別々の入力端子に接続されていることを特徴とする請求項１記載の表示駆動回路。
  10. 　上記入力トランジスタのドレイン端子は第１出力端子に接続されていることを特徴とする請求項９記載の表示駆動回路。
  11. 　上記入力トランジスタはＰチャネルであって、該入力トランジスタのソース端子は、非アクティブ時に第１電位でアクティブ時に第１電位よりも低い第２電位となる信号の入力端子に接続されていることを特徴とする請求項９記載の表示駆動回路。
  12. 　上記複数の入力端子に、セット用信号の入力端子とリセット用信号の入力端子とが含まれ、上記入力トランジスタは、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子がリセット用信号の入力端子に接続されたセットトランジスタであることを特徴とする請求項９に記載の表示駆動回路。
  13. 　上記複数の入力端子に、さらに上記初期化用信号の入力端子が含まれ、この初期化用信号の入力端子が第１～第４トランジスタのいずれか１つのソース端子に接続されていることを特徴とする請求項９記載の表示駆動回路。
  14. 　ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第１電源ラインに接続され、かつドレイン端子が第２出力端子に接続されたリセットトランジスタを備えることを特徴とする請求項９記載の表示駆動回路。
  15. 　ゲート端子がリセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第２トランジスタのソース端子に接続されたリリーストランジスタと、ゲート端子がセット用信号の入力端子に接続されるとともにソース端子が第２電源ラインに接続され、かつドレイン端子が第４トランジスタのソース端子に接続されたリリーストランジスタとの、少なくとも一方を備えることを特徴とする請求項１４記載の表示駆動回路。
  16. 　スイッチング素子を介してデータ信号線および走査信号線に接続される画素電極を備えるとともに、該画素電極と容量を形成する保持容量配線に、該画素電極に書き込まれた信号電位の極性に応じた変調信号を供給する表示装置に用いられる請求項１～１５のいずれか１項に記載の表示駆動回路。
  17. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給することを特徴とする請求項１６記載の表示駆動回路。
  18. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    　１つの段で生成された制御信号がアクティブになるとこの段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　１つの保持回路の出力を、上記変調信号として保持容量配線に供給し、
    　各段で生成される制御信号が、表示映像の最初の垂直走査期間よりも前にアクティブとなることを特徴とする請求項１６記載の表示駆動回路。
  19. 　上記データ信号線に供給される信号電位の極性を複数水平走査期間ごとに反転させることを特徴とする請求項１６記載の表示駆動回路。
  20. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    　自段の出力信号と自段よりも後段の出力信号とが論理回路に入力されるとともに、該論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
    　複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項１９記載の表示駆動回路。
  21. 　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段で生成された制御信号がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を、自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段よりも前の段に対応する画素の画素電極と容量を形成する保持容量配線に、上記変調信号として供給し、
    　複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項１９記載の表示駆動回路。
  22. 　上記データ信号線に供給される信号電位の極性をｎ水平走査期間（ｎは自然数）ごとに反転させるモードと、データ信号線に供給される信号電位の極性をｍ水平走査期間（ｍはｎと異なる自然数）ごとに反転させるモードとを切り替えることを特徴とする請求項１９記載の表示駆動回路。
  23. 　請求項１～２２のいずれか１項に記載の表示駆動回路と画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
  24. 　請求項１～２２のいずれか１項に記載の表示駆動回路を備えることを特徴とする表示装置。
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