JP2004056454A - フリップフロップとシフトレジスタ及びその動作方法 - Google Patents
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Abstract
【課題】レイアウト面積の小さいフリップフロップとシフトレジスタの提供。
【解決手段】データ入力端子が第１のスイッチ素子の片方の端子に入力し、第１のスイッチ素子のもう片方の端子が第１のインバーター素子の入力端子に入力する。さらに、第１のインバーター素子の出力が、第２のスイッチ素子の片方の端子に入力し、第２のスイッチ素子のもう片方の端子が第２のインバーター素子の入力端子に入力し、第２のインバーター素子の出力がデータ出力端子となる。
【選択図】 図１
【解決手段】データ入力端子が第１のスイッチ素子の片方の端子に入力し、第１のスイッチ素子のもう片方の端子が第１のインバーター素子の入力端子に入力する。さらに、第１のインバーター素子の出力が、第２のスイッチ素子の片方の端子に入力し、第２のスイッチ素子のもう片方の端子が第２のインバーター素子の入力端子に入力し、第２のインバーター素子の出力がデータ出力端子となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ全般に使用されるフリップフロップと複数のフリップフロップが複数接続されてなるシフトレジスタに関する。
【０００２】
【従来の技術】
従来のフリップフロップの１例を図５に示す。
【０００３】
このフリップフロップは、スイッチ素子であるトランスミッションゲートとインバーターとラッチ素子からなる。通常待機状態においては、Ｓ端子をハイ状態、ＳＸ端子をロー状態にすることによって、Ｍ端子がハイ状態、ＱＸ端子がロー状態に固定されている。
【０００４】
このフリップフロップが複数接続されてなるシフトレジスタを図６に示す。
【０００５】
【発明が解決しようとする課題】
しかし、この様なフリッピフロップは、素子数が多いという問題がある。
また、このフリップフロップが複数接続されてなるシフトレジスタは、Ｓ端子とＳＸ端子の信号線が必要であるので、Ｃ、ＣＸを含めて４本の信号線が必要である。
したがって、レイアウト面積が大きいという問題があった。
【０００６】
【課題を解決するための手段】
従来のこのような問題点を解決するために、本発明は、データ入力端子が第１のスイッチ素子の片方の端子に入力し、前記第１のスイッチ素子のもう片方の端子が第１のインバーター素子に入力し、前記第１のインバーター素子の出力が、第２のスイッチ素子の片方の端子に入力し、前記第２のスイッチ素子のもう片方の端子が第２のインバーター素子に入力し、前記第２のインバーター素子の出力がデータ出力端子となることを特徴とするフリップフロップとした。
【０００７】
本発明のフリップフロップは、前記第１のインバーター素子の出力が、第１のＭＯＳトランジスタのゲート端子に入力し、前記第１のＭＯＳトランジスタのドレインが、前記第１のインバーター素子の入力端子に入力し、前記第２のインバーター素子の出力が、第２のＭＯＳトランジスタのゲート端子に入力し、前記第２のＭＯＳトランジスタのドレインが、前記第２のインバーター素子の入力端子に入力することを特徴とする。
【０００８】
本発明のフリップフロップは、前記第１のスイッチ素子は第１のＮＭＯＳトランジスタのみで構成され、前記第１のＮＭＯＳトランジスタのゲートには、第１の制御信号（ＣＸ）が入力し、前記第２のスイッチ素子は第２のＮＭＯＳトランジスタのみで構成され、前記第２のＮＭＯＳトランジスタのゲートには、第２の制御信号（Ｃ）が入力することを特徴とする請求項１又は２に記載のフリップフロップ。
【０００９】
本発明のフリップフロップの動作方法は、待機状態において、前記第１の制御信号（ＣＸ）と前記第２の制御信号（Ｃ）が共にＨＩＧＨ状態であることを特徴とする。
【００１０】
本発明のシフトレジスタは、第１の制御信号（ＣＸ）を伝送する第１の共通信号線と、第２の制御信号（Ｃ）を伝送する第２の共通信号線によって、前記フリップフロップを接続して構成されることを特徴とする。
このフリップフロップによれば、待機状態に固定するためのトランジスタが不要であるので、レイアウト面積を小さくできる。また、このフリップフロップが複数接続されてなるシフトレジスタにおいては、待機状態にするための、共通信号線が不要であるのでレイアウト面積を小さくできる。
【００１１】
【発明の実施の形態】
【００１２】
【実施例】
以下、本発明を図面を用いて説明する。
【００１３】
図１は、本発明のフリップフロップの回路図である。
このフリップフロップは第１のスイッチ素子であるＮＭＯＳトランジスタ１、第１のインバーター２、第２のスイッチ素子であるＮＭＯＳトランジスタ３、第２のインバーター４、ラッチ素子であるトランジスタ５，６からなる。このフリップフロップは、２個のスイッチ素子と２個のインバータと２個のトランジスタから構成されるので、少ない素子数で構成することができる。また、ラッチ素子５，６はＭ端子、ＱＸ端子の電位が安定であれば無くてもよい。
【００１４】
このフリップフロップのスイッチ素子１，３のゲート入力の信号ＣＸ、Ｃを作る回路の一例を図２に示す。この回路はＲＸがローのとき、常にＣ、ＣＸはハイになる。
【００１５】
図３に、図１と図２の回路の動作を示すタイミング図を示す。
【００１６】
ＲＸがローのときは、Ｃ、ＣＸはハイであり、スイッチ素子１，３がオン状態であり、フリップフロップ内の全ての電位が固定される。Ｄがローならば、ＭとＱがローに、ＭＸとＱＸがハイに固定される。 Ｄがハイならば、ＭとＱがハイに、ＭＸとＱＸがローに固定される。すなわち、不定電位がないため、確実な待機状態が得られる。ＲＸがハイになると、ＣはＣＬＫの反転、ＣＸはＣＬＫと同位相のパルスとなり、データの転送が可能になる。
【００１７】
図４は、本発明のフリップフロップが複数接続されてなるシフトレジスタの回路図である。このシフトレジスタは図１のフリップフロップからなり、図２の回路でＣ、ＣＸを供給するので、待機状態では、全てのＱ出力がロー状態、またはハイ状態に固定される。
【００１８】
このシフトレジスタの共通信号線はＣ、ＣＸのみであり、待機状態にするための共通信号線は不要である。すなわち、このシフトレジスタを構成する、共通線は、電源ラインとＣ、ＣＸの２本のラインのみであるので、レイアウト面積を小さくできる。
【００１９】
以上の説明で、第１のスイッチ素子または第２のスイッチ素子はトランスミッションゲートでもよいし、ＰＭＯＳトランジスタでもよい。
【００２０】
【発明の効果】
以上説明したように、本発明のフリップフロップは、待機状態に固定するためのトランジスタが不要であるので、レイアウト面積を小さくできる。また、本発明のシフトレジスタにおいては、待機状態にするための共通信号線が不要であるのでレイアウト面積を小さくできる。
【図面の簡単な説明】
【図１】本発明のフリップフロップの回路図である。
【図２】本発明のフリップフロップに供給する信号ＣＸ、Ｃを作る回路図の一例である。
【図３】本発明のフリップフロップの動作を示すタイミング図である。
【図４】本発明のフリップフロップが複数接続されてなるシフトレジスタの回路図である。
【図５】従来のフリップフロップの回路図である。
【図６】従来のシフトレジスタの回路図である。
【符号の説明】
１ ＮＭＯＳトランジスタ
２ 第１のインバーター
３ ＮＭＯＳトランジスタ
４ 第２のインバーター
５ ラッチ素子
６ ラッチ素子
【発明の属する技術分野】
本発明は、ＩＣ全般に使用されるフリップフロップと複数のフリップフロップが複数接続されてなるシフトレジスタに関する。
【０００２】
【従来の技術】
従来のフリップフロップの１例を図５に示す。
【０００３】
このフリップフロップは、スイッチ素子であるトランスミッションゲートとインバーターとラッチ素子からなる。通常待機状態においては、Ｓ端子をハイ状態、ＳＸ端子をロー状態にすることによって、Ｍ端子がハイ状態、ＱＸ端子がロー状態に固定されている。
【０００４】
このフリップフロップが複数接続されてなるシフトレジスタを図６に示す。
【０００５】
【発明が解決しようとする課題】
しかし、この様なフリッピフロップは、素子数が多いという問題がある。
また、このフリップフロップが複数接続されてなるシフトレジスタは、Ｓ端子とＳＸ端子の信号線が必要であるので、Ｃ、ＣＸを含めて４本の信号線が必要である。
したがって、レイアウト面積が大きいという問題があった。
【０００６】
【課題を解決するための手段】
従来のこのような問題点を解決するために、本発明は、データ入力端子が第１のスイッチ素子の片方の端子に入力し、前記第１のスイッチ素子のもう片方の端子が第１のインバーター素子に入力し、前記第１のインバーター素子の出力が、第２のスイッチ素子の片方の端子に入力し、前記第２のスイッチ素子のもう片方の端子が第２のインバーター素子に入力し、前記第２のインバーター素子の出力がデータ出力端子となることを特徴とするフリップフロップとした。
【０００７】
本発明のフリップフロップは、前記第１のインバーター素子の出力が、第１のＭＯＳトランジスタのゲート端子に入力し、前記第１のＭＯＳトランジスタのドレインが、前記第１のインバーター素子の入力端子に入力し、前記第２のインバーター素子の出力が、第２のＭＯＳトランジスタのゲート端子に入力し、前記第２のＭＯＳトランジスタのドレインが、前記第２のインバーター素子の入力端子に入力することを特徴とする。
【０００８】
本発明のフリップフロップは、前記第１のスイッチ素子は第１のＮＭＯＳトランジスタのみで構成され、前記第１のＮＭＯＳトランジスタのゲートには、第１の制御信号（ＣＸ）が入力し、前記第２のスイッチ素子は第２のＮＭＯＳトランジスタのみで構成され、前記第２のＮＭＯＳトランジスタのゲートには、第２の制御信号（Ｃ）が入力することを特徴とする請求項１又は２に記載のフリップフロップ。
【０００９】
本発明のフリップフロップの動作方法は、待機状態において、前記第１の制御信号（ＣＸ）と前記第２の制御信号（Ｃ）が共にＨＩＧＨ状態であることを特徴とする。
【００１０】
本発明のシフトレジスタは、第１の制御信号（ＣＸ）を伝送する第１の共通信号線と、第２の制御信号（Ｃ）を伝送する第２の共通信号線によって、前記フリップフロップを接続して構成されることを特徴とする。
このフリップフロップによれば、待機状態に固定するためのトランジスタが不要であるので、レイアウト面積を小さくできる。また、このフリップフロップが複数接続されてなるシフトレジスタにおいては、待機状態にするための、共通信号線が不要であるのでレイアウト面積を小さくできる。
【００１１】
【発明の実施の形態】
【００１２】
【実施例】
以下、本発明を図面を用いて説明する。
【００１３】
図１は、本発明のフリップフロップの回路図である。
このフリップフロップは第１のスイッチ素子であるＮＭＯＳトランジスタ１、第１のインバーター２、第２のスイッチ素子であるＮＭＯＳトランジスタ３、第２のインバーター４、ラッチ素子であるトランジスタ５，６からなる。このフリップフロップは、２個のスイッチ素子と２個のインバータと２個のトランジスタから構成されるので、少ない素子数で構成することができる。また、ラッチ素子５，６はＭ端子、ＱＸ端子の電位が安定であれば無くてもよい。
【００１４】
このフリップフロップのスイッチ素子１，３のゲート入力の信号ＣＸ、Ｃを作る回路の一例を図２に示す。この回路はＲＸがローのとき、常にＣ、ＣＸはハイになる。
【００１５】
図３に、図１と図２の回路の動作を示すタイミング図を示す。
【００１６】
ＲＸがローのときは、Ｃ、ＣＸはハイであり、スイッチ素子１，３がオン状態であり、フリップフロップ内の全ての電位が固定される。Ｄがローならば、ＭとＱがローに、ＭＸとＱＸがハイに固定される。 Ｄがハイならば、ＭとＱがハイに、ＭＸとＱＸがローに固定される。すなわち、不定電位がないため、確実な待機状態が得られる。ＲＸがハイになると、ＣはＣＬＫの反転、ＣＸはＣＬＫと同位相のパルスとなり、データの転送が可能になる。
【００１７】
図４は、本発明のフリップフロップが複数接続されてなるシフトレジスタの回路図である。このシフトレジスタは図１のフリップフロップからなり、図２の回路でＣ、ＣＸを供給するので、待機状態では、全てのＱ出力がロー状態、またはハイ状態に固定される。
【００１８】
このシフトレジスタの共通信号線はＣ、ＣＸのみであり、待機状態にするための共通信号線は不要である。すなわち、このシフトレジスタを構成する、共通線は、電源ラインとＣ、ＣＸの２本のラインのみであるので、レイアウト面積を小さくできる。
【００１９】
以上の説明で、第１のスイッチ素子または第２のスイッチ素子はトランスミッションゲートでもよいし、ＰＭＯＳトランジスタでもよい。
【００２０】
【発明の効果】
以上説明したように、本発明のフリップフロップは、待機状態に固定するためのトランジスタが不要であるので、レイアウト面積を小さくできる。また、本発明のシフトレジスタにおいては、待機状態にするための共通信号線が不要であるのでレイアウト面積を小さくできる。
【図面の簡単な説明】
【図１】本発明のフリップフロップの回路図である。
【図２】本発明のフリップフロップに供給する信号ＣＸ、Ｃを作る回路図の一例である。
【図３】本発明のフリップフロップの動作を示すタイミング図である。
【図４】本発明のフリップフロップが複数接続されてなるシフトレジスタの回路図である。
【図５】従来のフリップフロップの回路図である。
【図６】従来のシフトレジスタの回路図である。
【符号の説明】
１ ＮＭＯＳトランジスタ
２ 第１のインバーター
３ ＮＭＯＳトランジスタ
４ 第２のインバーター
５ ラッチ素子
６ ラッチ素子
Claims (5)
- データ入力端子が第１のスイッチ素子の片方の端子に入力し、前記第１のスイッチ素子のもう片方の端子が第１のインバーター素子の入力端子に入力し、
前記第１のインバーター素子の出力が、第２のスイッチ素子の片方の端子に入力し、前記第２のスイッチ素子のもう片方の端子が第２のインバーター素子の入力端子に入力し、前記第２のインバーター素子の出力がデータ出力端子となることを特徴とするフリップフロップ。 - 前記第１のインバーター素子の出力が、第１のＭＯＳトランジスタのゲート端子に入力し、前記第１のＭＯＳトランジスタのドレインが、前記第１のインバーター素子の入力端子に入力し、
前記第２のインバーター素子の出力が、第２のＭＯＳトランジスタのゲート端子に入力し、前記第２のＭＯＳトランジスタのドレインが、前記第２のインバーター素子の入力端子に入力することを特徴とする請求項１に記載のフリップフロップ。 - 前記第１のスイッチ素子は第１のＮＭＯＳトランジスタのみで構成され、前記第１のＮＭＯＳトランジスタのゲートには、第１の制御信号（ＣＸ）が入力し、前記第２のスイッチ素子は第２のＮＭＯＳトランジスタのみで構成され、前記第２のＮＭＯＳトランジスタのゲートには、第２の制御信号（Ｃ）が入力することを特徴とする請求項１又は２に記載のフリップフロップ。
- 待機状態において、前記第１の制御信号（ＣＸ）と前記第２の制御信号（Ｃ）が共にＨＩＧＨ状態であることを特徴とする請求項３に記載のフリップフロップの動作方法。
- 第１の制御信号（ＣＸ）を伝送する第１の共通信号線と、第２の制御信号（Ｃ）を伝送する第２の共通信号線によって、請求項３に記載のフリップフロップを接続して構成されることを特徴とするシフトレジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002210920A JP2004056454A (ja) | 2002-07-19 | 2002-07-19 | フリップフロップとシフトレジスタ及びその動作方法 |
| US10/616,384 US20040051575A1 (en) | 2002-07-19 | 2003-07-09 | Flip flop, shift register, and operating method thereof |
| CNA031545084A CN1482738A (zh) | 2002-07-19 | 2003-07-18 | 触发器、移位寄存器及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002210920A JP2004056454A (ja) | 2002-07-19 | 2002-07-19 | フリップフロップとシフトレジスタ及びその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004056454A true JP2004056454A (ja) | 2004-02-19 |
Family
ID=31934293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002210920A Pending JP2004056454A (ja) | 2002-07-19 | 2002-07-19 | フリップフロップとシフトレジスタ及びその動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040051575A1 (ja) |
| JP (1) | JP2004056454A (ja) |
| CN (1) | CN1482738A (ja) |
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| KR100624115B1 (ko) * | 2005-08-16 | 2006-09-15 | 삼성에스디아이 주식회사 | 유기전계발광장치의 발광제어 구동장치 |
| CN102215034B (zh) * | 2010-04-12 | 2014-08-20 | 联发科技股份有限公司 | 触发器 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5164612A (en) * | 1992-04-16 | 1992-11-17 | Kaplinsky Cecil H | Programmable CMOS flip-flop emptying multiplexers |
| JP3606543B2 (ja) * | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
| US20020000858A1 (en) * | 1999-10-14 | 2002-01-03 | Shih-Lien L. Lu | Flip-flop circuit |
| JP2002208841A (ja) * | 2001-01-11 | 2002-07-26 | Seiko Instruments Inc | ダイナミックフリップフロップ |
-
2002
- 2002-07-19 JP JP2002210920A patent/JP2004056454A/ja active Pending
-
2003
- 2003-07-09 US US10/616,384 patent/US20040051575A1/en not_active Abandoned
- 2003-07-18 CN CNA031545084A patent/CN1482738A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1482738A (zh) | 2004-03-17 |
| US20040051575A1 (en) | 2004-03-18 |
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Legal Events
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