WO2006129405A1 - 電圧制御発振器 - Google Patents

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WO2006129405A1
WO2006129405A1 PCT/JP2006/304807 JP2006304807W WO2006129405A1 WO 2006129405 A1 WO2006129405 A1 WO 2006129405A1 JP 2006304807 W JP2006304807 W JP 2006304807W WO 2006129405 A1 WO2006129405 A1 WO 2006129405A1
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Hiroshi Katsunaga
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Kabushiki Kaisha Toyota Jidoshokki
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    • H03B2202/06—Reduction of undesired oscillations through modification of a bias voltage, e.g. selecting the operation point of an active device

Definitions

  • the present invention relates to a voltage controlled oscillator.
  • a local oscillation circuit In a receiver that receives a radio signal such as a radio, a local oscillation circuit is provided to convert the received signal into an intermediate frequency signal, and the local oscillation circuit is configured by a PLL (Phase locked loop) circuit or the like.
  • the control sensitivity which indicates the ratio between the oscillation frequency of the voltage-controlled oscillator and the control voltage, varies with the oscillation frequency, which increases the phase noise because the natural frequency of the control loop of the PLL circuit changes.
  • the natural frequency is the vibration frequency when it is assumed that the control loop of the PLL circuit is sustained by the loop filter and loop gain.
  • Patent Document 1 describes a high-frequency oscillator having a charge pump that controls a current according to a phase difference between an oscillation frequency signal of a voltage-controlled oscillator and a reference frequency signal. It describes that a control means is provided for setting the current value of the charge pump to a different value when setting the frequency range and when setting the lower frequency range.
  • Patent Document 2 describes that as the oscillation frequency is lowered, the current supplied to the amplifier of the voltage controlled oscillator is increased to increase the signal amplitude to suppress phase noise.
  • FIG. 6 is a circuit diagram of the voltage controlled oscillator of the invention described in Patent Document 2.
  • Coils Ll and L2 and capacitors Cl and C2 are connected to the drains of the p-channel MOS transistors TR1 and TR2, respectively, and their gates are connected to the other drain.
  • a control voltage Vt for controlling the oscillation frequency is applied to the other ends of the capacitors Cl and C2.
  • These p-channel MOS transistors TR1 and TR2, coils Ll and L2, and capacitors Cl and C2 constitute a resonant circuit 10.
  • the source of the p-channel MOS transistors TR1 and TR2 is a p-channel MOS transistor The drain of TR3 is connected.
  • This p-channel MOS transistor TR3 forms a current mirror circuit with the ⁇ -channel MOS transistor TR4, and a current force proportional to the current of the ⁇ -channel MOS transistor TR4 flows to the channel MOS transistor TR3.
  • the ⁇ -channel MOS transistor TR4 is cascode-connected to the ⁇ - channel MOS transistors TR5 and TR6, and flows to the 3 ⁇ 4-channel MOS transistor TR4 as a sum of currents flowing through the ⁇ - channel MOS transistors TR5 and TR6.
  • the ⁇ channel MOS transistor TR5 constitutes a current mirror circuit with the ⁇ channel MOS transistor TR7
  • the ⁇ channel MOS transistor TR6 constitutes a current mirror circuit with the ⁇ channel MOS transistor TR8.
  • the output current Iref of the current source II flows through the ⁇ channel MOS transistor TR7
  • the output current of the operational amplifier OP1 flows through the n channel MOS transistor TR8.
  • the current flowing through the p-channel MOS transistor TR4 can be changed by changing the output current of the operational amplifier OP1.
  • the output current of the operational amplifier OP1 decreases as the control voltage Vt increases, and increases as the control voltage Vt decreases. That is, when the control voltage Vt decreases and the oscillation frequency decreases, the current flowing through the p-channel MOS transistor TR4 increases and the current flowing through the p-channel MOS transistor TR3 also increases. This increases the current flowing through the p-channel MOS transistors TR1 and TR2 when the oscillation frequency is lowered, and increases the amplitude of the oscillation signal to suppress phase noise.
  • the force is controlled by digital data.
  • the charge pump current is changed in an analog manner.
  • the output current of the variable current source is changed by the analog control voltage Vt, thereby changing the current flowing through the oscillation circuit 10! / Speak.
  • Patent Document 1 JP-A-11 317664
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-313527
  • An object of the present invention is to suppress phase noise of a voltage controlled oscillator.
  • the voltage-controlled oscillator comprises a first and second MOS transistor whose gates are connected to the other drain, and a circuit that forms a resonance circuit with the first and second MOS transistors.
  • Gm setting obtained from frequency setting digital data for setting an oscillation frequency
  • a third MOS transistor connected in series with the first and second MOS transistors, a plurality of MOS transistors, and a plurality of MOS transistors.
  • a plurality of switch means for switching whether or not to connect the plurality of MOS transistors in parallel with the third MOS transistor based on the digital data.
  • the current of the third MOS transistor is changed by switching a plurality of MOS transistors connected in parallel with the third MOS transistor by the switch means, and the first and The gm of the second MOS transistor can be changed.
  • the phase noise can be suppressed by increasing the current flowing through the first and second MOS transistors.
  • gates of the plurality of MOS transistors are connected to gates of the third MOS transistor, and the plurality of switch means are connected to drains of the plurality of MOS transistors, The force is switched between connecting the drains of the plurality of MOS transistors to the drain of the third MOS transistor.
  • drains and sources of the plurality of MOS transistors are connected to drains and sources of the third MOS transistor, and the plurality of switch means includes the third MOS transistor. Is connected to the gates of the plurality of MOS transistors connected in parallel with each other, and the power is switched to connect the gates of the plurality of MOS transistors with the gates of the third MOS transistors.
  • the MOS transistor connected in parallel with the third MOS transistor can be switched by the switch means, and the current flowing through the first and second MOS transistors can be changed.
  • the current flowing through the first and second MOS transistors can be increased to suppress phase noise.
  • the current supplied to the first and second MOS transistors is changed digitally, there is no analog noise source in the current control circuit, and the noise of the voltage controlled oscillator can be reduced.
  • Another voltage-controlled oscillator of the present invention forms a resonance circuit with the first and second MOS transistors whose gates are connected to the other drain, and the first and second MOS transistors. Coils and capacitors, a plurality of MOS transistors in the first group, a plurality of MOS transistors in the second group, and digital data for setting gm obtained from frequency setting digital data for setting the oscillation frequency.
  • a plurality of switches of the first group for switching whether or not to force the plurality of MOS transistors of the first group to be connected in parallel with the first MOS transistor, and the digital data power for frequency setting for setting the oscillation frequency is obtained.
  • a second group of switches for switching whether or not the second group of MOS transistors is connected in parallel with the second MOS transistor based on the gm setting digital data.
  • the gm of the MOS transistor of the voltage controlled oscillator is changed by switching the plurality of MOS transistors connected in parallel to the first MOS transistor and the second MOS transistor by the switch means. Can be changed.
  • the phase noise can be suppressed by changing the gain of the MOS transistor of the voltage controlled oscillator.
  • FIG. 1 is a circuit diagram of a PLL circuit.
  • FIG. 2 is a diagram showing the relationship between frequency setting data and gm setting digital data.
  • FIG. 3 is a circuit diagram of the voltage controlled oscillator of the first embodiment.
  • FIG. 4 is a circuit diagram of a voltage controlled oscillator according to a second embodiment.
  • FIG. 5 is a circuit diagram of a voltage controlled oscillator according to a third embodiment.
  • FIG. 6 is a circuit diagram of a conventional voltage controlled oscillator.
  • FIG. 1 is a circuit block diagram showing a PLL circuit 11 including a voltage controlled oscillator (VCO: Voltage Controlled Oscillator), an external control unit 12 and a digital comparator 13 according to the embodiment.
  • VCO Voltage Controlled Oscillator
  • the PLL circuit 11, the control unit 12, and the digital comparator 13 are formed on a semiconductor integrated circuit manufactured by, for example, a CMOS process.
  • control unit 12 outputs frequency setting digital data corresponding to receivable broadcast stations to the digital comparator 13 and the frequency divider 14.
  • Divider 14 is the frequency The division ratio is set based on the setting digital data, and the oscillation signal of the voltage control oscillator 15 is divided by the set division ratio and output to the phase comparator (PFD) 16.
  • PFD phase comparator
  • the phase comparator 16 compares the phase of the signal fosc divided by the frequency divider 14 with the phase of the reference frequency signal fref, and outputs a pulse signal corresponding to the phase difference between the two to the low-pass filter (LPF) 17.
  • the pulse signal corresponding to this phase difference is converted to a DC control voltage Vt by the low-pass filter 17 and output to the voltage controlled oscillator 15.
  • the voltage controlled oscillator 15 outputs a signal having a frequency corresponding to the control voltage Vt to the frequency divider 14.
  • the frequency of the signal fosc divided by the frequency divider 14 is controlled to coincide with the frequency of the reference frequency signal fref.
  • the digital comparator 13 compares the frequency setting digital data with the reference data set therein, and outputs gm setting digital data for changing gm (mutual conductance) of the voltage controlled oscillator 15.
  • FIG. 2 shows frequency setting digital data (B0, ⁇ 1, ⁇ 2, ⁇ ) input to the digital comparator 13 and gm setting digital data (D0, Dl, D2 ') output from the digital comparator 13.
  • ⁇ Is a diagram showing the relationship.
  • the digital comparator 13 determines in which frequency range the frequency setting digital data falls, and outputs gm setting data corresponding to the corresponding frequency range. Specifically, when A ⁇ frequency setting data B, gm setting digital data (D0, D1--is output as (0, 0 7), and B ⁇ frequency setting digital data When C, (1, 0 ⁇ ) is output as gm setting digital data (D0, D1 ⁇ ).
  • the gm setting digital data (D0, D1, ⁇ ) is data for controlling the switches SW1 and SW2 ⁇ to be described later for switching the connection of a plurality of MOS transistors connected in parallel.
  • the MOS transistor supplying the tail current Iss to the resonance circuit 10 MOS transistor TR11 in FIG. 3
  • the gm setting digital data (D0, D1...) Force (1, 0.
  • One MOS transistor TR12 is connected in parallel to the three MOS transistors TR11, the equivalent transistor size changes, and the tail current Iss supplied to the resonant circuit 10 increases.
  • FIG. 3 is a circuit diagram of the voltage controlled oscillator 21 according to the first embodiment.
  • the drains of the plurality of MOS transistors TR12, TR13 ' are connected to the MOS transistor TRll (corresponding to the third MOS transistor) via the plurality of switches SW1, SW2'. It is connected to the drain.
  • the configuration of the resonance circuit 10 including the coinoles Ll and L2, the capacitor Cl, C2, and the MOS transistors TR1 and TR2 is the same as that of the conventional voltage controlled oscillator of FIG. To do.
  • MOS transistors TR 10, TR 11, TR 12, TR 13 ′... are connected to the power supply voltage Vdd, and the gates are connected to each other.
  • the gate of the MOS transistor TR10 is connected to the drain, and the MOS transistor TR10 and the MOS transistors TR11, TR12, TR13 '... Constitute a current mirror circuit.
  • a current source 111 is connected to the drain of the MOS transistor TR10, and Iref which is an output current of the current source 111 flows to the MOS transistor TR10.
  • the ratio of the channel width to the channel length of the MOS transistor TR11 is designed to be K (W / L) K times the ratio WZL of the channel width W to the channel length L of the MOS transistor TR10. Accordingly, a current K X Iref that is K times the current I ref flowing through the MOS transistor TRIO flows through the MOS transistor TR11.
  • the drains of the plurality of MOS transistors TR12, TR13 ′,... are connected to the drains of the MOS transistors TRll through the plurality of switches SW1, SW2-.
  • the switches SW1, SW2,... are composed of, for example, semiconductor switches such as MOS transistors, and are turned on or off depending on data applied to the respective control terminals.
  • the control terminal of the switch SW1 is given the 0th bit data D0 of the gm setting digital data
  • the control terminal of the switch SW2 is given the 1st bit data D1 of the gm setting data.
  • switch SW3 is connected to the drain of third MOS transistor TR14 connected in parallel, and switch SW4 is connected to the drain of fourth MOS transistor TR15. . Similarly, switches SW are connected to the drains of other MOS transistors connected in parallel. Switch SW3, SW4. On the control terminal, the second bit data D2 of the gm setting digital data, the third bit data
  • Each bit SW1, SW2, SW3, SW4 -... is turned on depending on whether the data DO, Dl, D2, D3 '... of each bit of the digital data for gm setting is "1" or "0". It is determined whether or not the force is turned off.
  • Kl (W / L) ⁇ for example, ⁇ , ⁇ 1, ⁇ 2, ⁇ 3 (not shown) ⁇ ⁇ ⁇ ⁇ ⁇ 1 to 2 to 4 to 8
  • the gm setting digital data corresponding to the frequency setting digital data is transferred from the digital comparator 13 to the switch SW1, SW2- Is output.
  • the 0-bit data DO of the gm setting digital data is “1”
  • the first bit data D1 is “1”
  • the second and subsequent bits are “0”
  • the data DO and D1 are controlled.
  • the switches SW1 and SW2 are turned on, and the other switches are turned off as shown in FIG. In this case, the MOS transistors TR12 and TR13 are connected in parallel with the MOS transistor TR11.
  • the current determined by the ratio K (WZL) of the channel width and channel length of the MOS transistor TR11 the current determined by the ratio KO (W / L) of the channel width and channel length of the MOS transistor TR12, and the MOS transistor TR13
  • the total current determined by the ratio Kl (WZL) of the channel width to the channel length of the transistor is the tail current Iss, and the MOS transistors TR1 and TR in the resonant circuit Supplied to 2.
  • the current flowing through the MOS transistor TR1 (corresponding to the first MOS transistor) and the MOS transistor TR2 (corresponding to the second MOS transistor) of the resonance circuit 10 is reduced.
  • the phase noise can be suppressed.
  • switches SW1, SW2,... are switched based on gm setting digital data obtained from frequency setting digital data for changing the oscillation frequency.
  • the tail current Iss supplied to the MOS transistors TR1 and TR2 of the resonance circuit 10 can be changed.
  • the amplitude of the oscillation signal of the voltage controlled oscillator 21 can be made constant and the phase noise can be suppressed.
  • the tail current Iss is changed by switching the switches SW1, SW2,..., The analog noise source is eliminated and the noise can be reduced.
  • the MOS transistors TR12 and TR13 'connected in parallel by switches SW1 and SW2 are digitally switched, the circuit scale can be reduced compared to analog circuits using operational amplifiers. .
  • current consumption can be reduced by using digital circuits.
  • FIG. 4 is a circuit diagram of the voltage controlled oscillator 31 according to the second embodiment of the present invention.
  • the gates of a plurality of MOS transistors TR12, TR13,... Connected in parallel are connected to the gate of the MOS transistor TR11 through switches SW1, SW2,.
  • the common contact COM1 of the switch SW1 is connected to the gate of the MOS transistor TR12, one contact a1 is connected to the power supply voltage Vdd, and the other contact lb is connected to the gates of the MOS transistors TR10 and TR11. It is connected.
  • the 0th bit data DO of gm setting digital data is input to the control terminal of switch SW1.
  • the common contact COM2 of the switch SW2 is connected to the gate of the MOS transistor TR13, one contact 2a is connected to the power supply voltage Vdd, and the other contact lb is connected to the gates of the MOS transistors TR10 and TR11.
  • switches SW3 and SW4- are also connected to the gates of other MOS transistors TR14 and TR15 '... connected in parallel. It is connected.
  • the voltage-controlled oscillator 31 of the second embodiment changes the frequency setting digital data to change the oscillation frequency
  • the voltage-controlled oscillator 31 corresponds to the frequency setting digital data at that time.
  • Digital data is output from the digital comparator 13 to the control terminals of the switches SW1, SW2-.
  • the switches SW1 and SW2 For example, if the 0th bit data DO of the gm setting digital data is “1”, the first bit data D1 is “1”, and all the data after the second bit are “0”, the switches SW1 and SW2
  • the common terminals COM1 and COM2 are connected to the contacts 1b and 2b, respectively, and the same gate voltage as that of the MOS transistors TR10 and TR11 is applied to the gates of the MOS transistors TR12 and TR13.
  • the common terminal of the other switch SW is connected to the power supply voltage Vdd, the other MOS transistors connected in parallel are turned off.
  • MOS transistors TR12 and TR13 form a contact mirror circuit in parallel with MOS transistor TR11.
  • the total current force tail current Iss of the current flowing through the MOS transistor TR11, the current flowing through the MOS transistor TR12, and the current flowing through the MOS transistor TR13 is supplied to the MOS transistors TR1 and TR2 of the resonance circuit 10.
  • the tail current Iss supplied to the MOS transistors TR1 and TR2 of the voltage controlled oscillator 31 can be changed.
  • the amplitude of the oscillation signal of the voltage controlled oscillator 31 can be made constant and phase noise can be suppressed.
  • the tail current Iss is changed by switching the switches SW1, SW2,..., There is no analog noise source for controlling the tail current Iss, and noise can be suppressed.
  • the circuit scale can be reduced as compared with the current control by the analog circuit using.
  • the current consumption can be reduced by using a digital circuit.
  • FIG. 5 is a circuit diagram of the voltage controlled oscillator 41 according to the third embodiment of the present invention.
  • the first group of MOS transistors TR22, TR23 ′ are connected to the MOS transistor TR1 via the first group of switches SWla, SW2a, and the switches SWlb, SW2b ′. Connected in parallel to the MOS transistor TR2 via the second group of switches SWlc, SW2c '... and the switches SWld, SW2d ... It is a thing. In the following, the same parts as those in the circuit of FIG.
  • the sources of the first group of MOS transistors TR22, TR23 ′ are connected to the source of the MOS transistor TR1 through the switches SWla, SW2a, and the MOS transistors TR22, TR23.
  • the drain of ' ⁇ is connected to the drain of MOS transistor TR1 through switches SWlb and SW2b' ⁇ .
  • the gates of the first group of MOS transistors TR21, TR22,... are connected to the gate of the MOS transistor TR1.
  • the sources of the plurality of MOS transistors TR32, TR33 ⁇ of the second group are connected to the sources of the MOS transistors tr2 through the switches SWlc, SW 2c ' ⁇ , and the drains of the MOS transistors TR32, TR33' ⁇ Is connected to the drain of MOS transistor TR2 through switches SWld and SW2d.
  • the gates of the second group of MOS transistors TR32, TR33 ' are connected to the gate of the MOS transistor TR2.
  • the voltage-controlled oscillator 31 of the third embodiment changes the frequency setting digital data to change the oscillation frequency
  • the voltage-controlled oscillator 31 corresponds to the frequency setting digital data at that time.
  • the digital data from the digital comparator 13 to the first group of switches SWla, SW2a -... and the switches SWlb, SW2b -... and the second group of switches SWlc, SW2c ' Output to the control terminal. For example, if the 0th bit data DO of the gm setting digital data is “1”, the 1st bit data D1 is “0”, and the data after the 2nd bit are all “0”, the first group The SWla and SWlb forces are turned on, and the other switches in the first group are turned off.
  • the second group of switches SWlc and SWld are turned on, and the other switches of the second group are turned off.
  • the source of the first group of MOS transistors TR22 is connected to the source of the MOS transistor TR1, and the drain is connected to the drain of the MOS transistor TR1.
  • the source of the second group of MOS transistors TR32 is connected to the source of the MOS transistor TR2, and the drain is connected to the drain of the MOS transistor TR2.
  • the MOS transistor TR22 is connected in parallel with the MOS transistor TR1
  • the MOS transistor TR32 is connected in parallel with the MOS transistor TR2.
  • the ratio of the channel width to the channel length indicating the transistor size of the MOS transistor (for example, composed of the MOS transistor TR1 and the MOS transistor TR22) connected between the drain of the MOS transistor TR11 and the coil L1 is It becomes larger and the equivalent MOS transistor gm changes.
  • the ratio of the channel width to the channel length of the MOS transistor (for example, composed of the MOS transistor TR2 and the MOS transistor TR32) connected between the drain of the MOS transistor TR11 and the coil 12 is increased. This changes the equivalent MOS transistor gm of the resonant circuit 10 and changes the MOS transistor gain.
  • the g m of the MOS transistor of the resonance circuit 10 can be increased to increase the amplitude of the oscillation signal, thereby suppressing phase noise.
  • the gm setting digital data obtained from the frequency setting digital data for changing the oscillation frequency the first group of switches SWla, SW2a- 'and By switching the switches SWlb, SW2b ' ⁇ , and the second group of switches SWlc, SW2c--' and switches SWld, SW2d- ⁇ , the gm of the MOS transistor of the resonant circuit 10 can be changed.
  • the amplitude of the oscillation signal of the voltage controlled oscillator 41 can be made constant and the phase noise can be suppressed.
  • the gm of the MOS transistor of the resonance circuit 10 is changed by digitally switching the switch of the first group and the switch of the second group, an analog type for controlling the current supplied to the resonance circuit 10 is used. Noise sources can be eliminated and noise can be reduced.
  • the first group of switches and the second group of switches digitally switch between the first group of multiple MOS transistors TR22, TR123 'and the second group of multiple MOS transistors TR32, TR33'. Therefore, the circuit scale can be reduced compared to the analog circuit.
  • the tail current is also changed by changing the gm by switching the switch. Since no operational amplifier or the like is required for control, current consumption can be reduced.
  • the present invention is not limited to the embodiment described above, and may be configured as follows, for example.
  • the switch is connected to both the drain and source of the first group of MOS transistors TR22, TR23 'and the second group of MOS transistors TR32, TR33'. You can connect the switch to only one of the drain or source.
  • the first group of MOS transistors TR21, TR22, and the second group of MOS transistors TR32, TR33 ' a switch may be connected to each of the gates, and the gate voltages of the MOS transistors TR1 and TR2 may be applied to the first and second group MOS transistors through the switches.
  • the gm of the MOS transistor of the voltage controlled oscillator can be changed to suppress the phase noise.

Landscapes

  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

　本発明の課題は、電圧制御発振器の位相雑音を抑制することである。複数のＭＯＳトランジスタＴＲ１２、ＴＲ１３・・・のドレインは、複数のスイッチＳＷ１、ＳＷ２・・・を介してＭＯＳトランジスタＴＲ１１のドレインと接続されている。発振周波数を設定するための周波数設定用デジタルデータから得られるｇｍ設定用デジタルデータによりスイッチＳＷ１，ＳＷ２・・・をオンまたはオフにすることでＭＯＳトランジスタＴＲ１１に並列に選択的に複数のＭＯＳトランジスタＴＲ１２，ＴＲ１３・・・を接続する。これにより、共振回路１０に供給する電流を変化させる。

Description

明 細 書
電圧制御発振器
技術分野
[0001] 本発明は、電圧制御発振器に関する。
背景技術
[0002] ラジオ等の無線信号を受信する受信機では、受信信号を中間周波信号に変換す るために局部発振回路が設けられ、局部発振回路は PLL (Phase locked loop)回路 等で構成されて!ヽる。電圧制御発振器の発振周波数と制御電圧との比を示す制御 感度は発振周波数により変化し、それにより PLL回路の制御ループの自然周波数が 変化するために位相雑音が増加するという問題点があった。自然周波数とは、 PLL 回路の制御ループをループフィルタとループゲインにより振動を持続させたと仮定し たときの振動周波数をいう。
[0003] このような問題を解決するために、特許文献 1には、電圧制御発振器の発振周波数 信号と基準周波数信号との位相差に応じて電流を制御するチャージポンプを有する 高周波発振器において、上側周波数範囲を設定する場合と、下側周波数範囲を設 定する場合で、チャージポンプの電流値を異なる値に設定する制御手段を設けるこ とが記載されている。
[0004] また、特許文献 2には、発振周波数が低くなるに従い、電圧制御発振器の増幅器 に供給する電流を大きくすることで信号振幅を大きくして位相雑音を抑制することが 記載されている。
[0005] 図 6は、特許文献 2記載の発明の電圧制御発振器の回路図である。 pチャネル MO Sトランジスタ TR1及び TR2のドレインには、それぞれコイル Ll、 L2、キャパシタ Cl、 C2が接続され、互いのゲートが相手のドレインに接続されている。キャパシタ Cl、 C 2の他端には発振周波数を制御する制御電圧 Vtが印加される。これら pチャネル M OSトランジスタ TR1、 TR2とコイル Ll、 L2とキャパシタ Cl、 C2とで共振回路 10を構 成している。
[0006] pチャネル MOSトランジスタ TR1、 TR2のソースには、 pチャネル MOSトランジスタ TR3のドレインが接続されている。この pチャネル MOSトランジスタ TR3は、 ρチヤネ ル MOSトランジスタ TR4とカレントミラー回路を構成しており、 ρチャネル MOSトラン ジスタ TR4の電流に比例した電流力 ¾チャネル MOSトランジスタ TR3に流れる。
[0007] ρチャネル MOSトランジスタ TR4は、 ηチャネル MOSトランジスタ TR5及び TR6と カスコード接続されており、 ηチャネル MOSトランジスタ TR5と TR6に流れる電流の 和の電流力 ¾チャネル MOSトランジスタ TR4に流れる。
[0008] ηチャネル MOSトランジスタ TR5は ηチャネル MOSトランジスタ TR7とカレントミラ 一回路を構成しており、 ηチャネル MOSトランジスタ TR6は ηチャネル MOSトランジ スタ TR8とカレントミラー回路を構成している。 ηチャネル MOSトランジスタ TR7には 電流源 IIの出力電流 Irefが流れ、 nチャネル MOSトランジスタ TR8にはオペアンプ OP1の出力電流が流れる。
[0009] 従って、オペアンプ OP1の出力電流を変化させることで、 pチャネル MOSトランジス タ TR4に流れる電流を変化させることができる。オペアンプ OP1の出力電流は制御 電圧 Vtが大きくなると減少し、制御電圧 Vtが小さくなると増加する。すなわち、制御 電圧 Vtが小さくなり発振周波数が低くなると、 pチャネル MOSトランジスタ TR4に流 れる電流が増加し、 pチャネル MOSトランジスタ TR3に流れる電流も増加する。これ により、発振周波数が低くなつたときに pチャネル MOSトランジスタ TR1、 TR2に流れ る電流を増加させ、発振信号の振幅を大きくして位相雑音を抑制している。
[0010] 特許文献 1の発明は、デジタルデータにより制御を行っている力 実際の制御はチ ヤージポンプ電流をアナログ的に変化させている。また、特許文献 2の発明は、アナ ログの制御電圧 Vtにより可変電流源の出力電流を変化させ、それにより発振回路 10 に流れる電流を変化させて！/ヽる。
特許文献 1 :特開平 11 317664号公報
特許文献 2 :特開 2001— 313527号公報
発明の開示
[0011] 本発明の課題は、電圧制御発振器の位相雑音を抑制することである。
本発明の電圧制御発振器は、ゲートが相手のドレインと接続された第 1及び第 2の MOSトランジスタと、前記第 1及び第 2の MOSトランジスタと共振回路を構成するコ ィル及びキャパシタと、前記第 1及び第 2の MOSトランジスタと直列に接続された第 3 の MOSトランジスタと、複数の MOSトランジスタと、発振周波数を設定する周波数設 定用デジタルデータから得られる gm設定用デジタルデータに基づ ヽて前記複数の MOSトランジスタを前記第 3の MOSトランジスタと並列に接続させるか否かを切り換 える複数のスィッチ手段とを備える。
[0012] この発明によれば、スィッチ手段により第 3の MOSトランジスタと並列に接続される 複数の MOSトランジスタを切り換えることで第 3の MOSトランジスタの電流を変化さ せ、電圧制御発振器の第 1及び第 2の MOSトランジスタの gmを変化させることがで きる。これにより、例えば、発振周波数が低いときには、第 1及び第 2の MOSトランジ スタに流れる電流を増やして位相雑音を抑制することができる。
[0013] 上記の発明の電圧制御発振器において、前記複数の MOSトランジスタのゲートは 前記第 3の MOSトランジスタのゲートと接続され、前記複数のスィッチ手段は、前記 複数の MOSトランジスタのドレインと接続され、前記複数の MOSトランジスタのドレイ ンを前記第 3の MOSトランジスタのドレインと接続させる力否かを切り換える。
[0014] 上記の発明の電圧制御発振器において、前記複数の MOSトランジスタのドレイン 及びソースは前記第 3の MOSトランジスタのドレイン及びソースと接続され、前記複 数のスィッチ手段は、前記第 3の MOSトランジスタと並列に接続された前記複数の M OSトランジスタのゲートに接続され、前記複数の MOSトランジスタのゲートをそれぞ れ前記第 3の MOSトランジスタのゲートと接続させる力否かを切り換える。
[0015] このように構成することでスィッチ手段により第 3の MOSトランジスタと並列に接続さ れる MOSトランジスタを切り換え、第 1及び第 2の MOSトランジスタに流れる電流を 変化させることができる。これにより、例えば、発振周波数が低いときには、第 1及び 第 2の MOSトランジスタに流れる電流を増やして位相雑音を抑制することができる。 また、第 1及び第 2の MOSトランジスタに供給する電流をデジタル的に変化させてい るので、電流制御回路にアナログ的なノイズ源が存在せず、電圧制御発振器のノィ ズを低減することができる。
[0016] 本発明の他の電圧制御発振器は、ゲートが相手のドレインと接続された第 1及び第 2の MOSトランジスタと、前記第 1及び第 2の MOSトランジスタと共振回路を構成す るコイル及びキャパシタと、第 1群の複数の MOSトランジスタと、第 2群の複数の MO Sトランジスタと、発振周波数を設定する周波数設定用デジタルデータから得られる g m設定用デジタルデータに基づ 、て前記第 1群の複数の MOSトランジスタを前記第 1の MOSトランジスタと並列に接続させる力否かを切り換える第 1群の複数のスィッチ と、前記発振周波数を設定する前記周波数設定用デジタルデータ力 得られる前記 gm設定用デジタルデータに基づいて前記第 2群の複数の MOSトランジスタを前記 第 2の MOSトランジスタと並列に接続させる力否かを切り換える第 2群の複数のスイツ チとを備える。
[0017] この発明によれば、スィッチ手段により第 1の MOSトランジスタと第 2の MOSトラン ジスタに並列に接続される複数の MOSトランジスタを切り換えることで、電圧制御発 振器の MOSトランジスタの gmを変化させることができる。これにより、例えば、発振周 波数が低いときには、電圧制御発振器の MOSトランジスタのゲインを変化させて位 相雑音を抑制することができる。
図面の簡単な説明
[0018] [図 1]PLL回路の回路図である。
[図 2]周波数設定用データと gm設定用デジタルデータの関係を示す図である。
[図 3]第 1の実施の形態の電圧制御発振器の回路図である。
[図 4]第 2の実施の形態の電圧制御発振器の回路図である。
[図 5]第 3の実施の形態の電圧制御発振器の回路図である。
[図 6]従来の電圧制御発振器の回路図である。
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態を図面を参照して説明する。図 1は、実施の形態の電 圧制御発振器 (VCO : Voltage Controlled Oscillator)を含む PLL回路 11と、外部の 制御部 12及びデジタルコンパレータ 13とを示す回路ブロック図である。
[0020] PLL回路 11、制御部 12及びデジタルコンパレータ 13は、例えば、 CMOSプロセス により製造される半導体集積回路上に形成される。
図 1において、制御部 12は、受信可能な放送局に対応する周波数設定用デジタル データをデジタルコンパレータ 13及び分周器 14に出力する。分周器 14は、周波数 設定用デジタルデータに基づ!ヽて分周比が設定され、設定された分周比で電圧制 御発振器 15の発振信号を分周して位相比較器 (PFD) 16に出力する。
[0021] 位相比較器 16は、分周器 14で分周された信号 foscと基準周波数信号 frefの位相 を比較し、両者の位相差に応じたパルス信号をローパスフィルタ (LPF) 17に出力す る。この位相差に応じたパルス信号はローパスフィルタ 17により直流の制御電圧 Vt に変換され電圧制御発振器 15に出力される。電圧制御発振器 15は制御電圧 Vtに 応じた周波数の信号を分周器 14に出力する。これにより、分周器 14で分周された信 号 foscの周波数が基準周波数信号 frefの周波数と一致するように制御される。
[0022] デジタルコンパレータ 13は、周波数設定用デジタルデータと内部に設定されている 基準データとを比較して電圧制御発振器 15の gm (相互コンダクタンス）を変化させる gm設定用デジタルデータを出力する。
[0023] 図 2は、デジタルコンパレータ 13に入力される周波数設定用デジタルデータ（B0、 Β1、 Β2· · ·)と、デジタルコンパレータ 13から出力される gm設定用デジタルデータ（ D0、 Dl、 D2' · の関係を示す図である。
[0024] デジタルコンパレータ 13は、周波数設定用デジタルデータがどの周波数範囲に入 るかを判定し、該当する周波数範囲に対応する gm設定用データを出力する。具体 的には、 A≤周波数設定用データく Bのとき、 gm設定用デジタルデータ（D0、 D1 - - として（0、 0· · ·)を出力する。また、 B≤周波数設定用デジタルデータく Cのとき、 gm設定用デジタルデータ (D0、 D1 · · · )として（ 1、 0 · · · )を出力する。
[0025] gm設定用デジタルデータ (D0、 D1 · · ·)は、並列に接続された複数の MOSトラン ジスタの接続を切り換えるための後述するスィッチ SW1、 SW2- · ·を制御するデータ であり、例えば、 gm設定用デジタルデータ（D0、 D1 · · の全てのビットが 0の（0、 0 • · のときには、共振回路 10にテール電流 Issを供給する MOSトランジスタ（図 3の MOSトランジスタ TR11)には、並列に他の MOSトランジスタが接続されないことに なる。また、 gm設定用デジタルデータ（D0、 D1 · · ·)力 (1、 0· · で最下位ビットの データのみが 1のときには、図 3の MOSトランジスタ TR11に対して 1個の MOSトラン ジスタ TR12が並列に接続されて等価的なトランジスタサイズが変化し、共振回路 10 に供給されるテール電流 Issが増加する。 [0026] 次に、図 3は、第 1の実施の形態の電圧制御発振器 21の回路図である。この第 1の 実施の形態は、複数の MOSトランジスタ TR12、 TR13 ' · ·のドレインを複数のスイツ チ SW1、 SW2' ·を介して MOSトランジスタ TRl l (第 3の MOSトランジスタに対応す る）のドレインと接続したものである。
[0027] 図 3において、コィノレ Ll、 L2とキャパシタ Cl、 C2と MOSトランジスタ TR1、 TR2か らなる共振回路 10の構成は、図 6の従来の電圧制御発振器と同じであるのでそれら の説明は省略する。
[0028] 図 3において、 pチャネル MOSトランジスタ（以下、単に MOSトランジスタという） TR 10、 TR11、 TR12、 TR13 ' · ·のソースは電源電圧 Vddに接続され、ゲートが互いに 接続されている。 MOSトランジスタ TR10のゲートはドレインと接続されており、 MOS トランジスタ TR10と MOSトランジスタ TR11、 TR12、 TR13 ' · ·はカレントミラー回路 を構成している。 MOSトランジスタ TR10のドレインには電流源 111が接続されており 、 MOSトランジスタ TR10には電流源 111の出力電流である Irefが流れる。
[0029] MOSトランジスタ TR11のチャネル幅とチャネル長の比は、 MOSトランジスタ TR1 0のチャネル幅 Wとチャネル長 Lの比 WZLの K倍の K (W/L)となるように設計され ている。従って、 MOSトランジスタ TR11には MOSトランジスタ TRIOに流れる電流 I refの K倍の電流 K X Irefが流れる。
[0030] 複数の MOSトランジスタ TR12、 TR13 ' · ·のドレインは、複数のスィッチ SW1、 S W2- · ·を介して MOSトランジスタ TRl lのドレインと接続されている。
スィッチ SW1、 SW2- · ·は、例えば、 MOSトランジスタ等の半導体スィッチで構成 されており、それぞれの制御端子に与えられるデータによりオンまたはオフ状態にな る。スィッチ SW1の制御端子には、 gm設定用デジタルデータの 0ビット目のデータ D 0が与えられ、スィッチ SW2の制御端子には、 gm設定用データの 1ビット目のデータ D1が与えられている。
[0031] 図示していないが、並列に接続されている 3番目の MOSトランジスタ TR14のドレイ ンにはスィッチ SW3が接続され、 4番目の MOSトランジスタ TR15のドレインにはスィ ツチ SW4が接続されている。以下、同様に並列に接続される他の MOSトランジスタ のドレインにそれぞれスィッチ SWが接続されている。スィッチ SW3、 SW4. · ·の各制 御端子には、 gm設定用デジタルデータの 2ビット目のデータ D2、 3ビット目のデータ
D3 · · ·が順に与えられている。
[0032] gm設定用デジタルデータの各ビットのデータ DO、 Dl、 D2、 D3 ' · ·が「1」か「0」か によりそれぞれのスィッチ SW1、 SW2、 SW3、 SW4- · ·がオン状態となる力 オフ状 態となるかが決定される。
[0033] 各 MOSトランジスタ TR12、 TR13 ' · ·のチャネル幅とチャネル長の比 KO (WZU
、 Kl (W/L) · · ·は、例えば、 ΚΟ、 Κ1、 Κ2、 Κ3 (図示せず） · · ·の値を 1対 2対 4対 8
• · ·となるように設計されている。なお、図 3の KO (WZL) pの文字 ρは、 KO (W/L)
1S pチャネル MOSトランジスタのチャネル幅とチャネル長の比であることを示して!/ヽ る。
[0034] 従って、 gm設定用デジタルデータを変化させて、オン状態にするスィッチ SW1、 S W2' ·の組み合わせを変えることで、並列に接続された複数の MOSトランジスタ TR1 2、 TR13 - - ·に流れる電流の合計電流を、 MOSトランジスタ TR12に流れる電流の 1 倍、 2倍、 3倍、 4倍 · · ·等の任意の値に変化させることができる。
[0035] 次に、第 1の実施の形態の電圧制御発振器 21のテール電流 Issを切り換えるとき の動作を説明する。
発振周波数を変化させるために周波数設定用デジタルデータを変化させると、そ のときの周波数設定用デジタルデータに対応する gm設定用デジタルデータがデジ タルコンパレータ 13からスィッチ SW1、 SW2- · ·の制御端子に出力される。例えば、 gm設定用デジタルデータの 0ビットのデータ DOが「1」、 1ビット目のデータ D1が「1」 、 2ビット目以降のデータが「0」であるとすると、データ DOと D1が制御端子に与えら れて 、るスィッチ SW1と SW2がオン状態となり、図示して!/ヽな 、他のスィッチはオフ 状態となる。この場合、 MOSトランジスタ TR11と並列に MOSトランジスタ TR12と T R13が接続されることになる。
[0036] 従って、 MOSトランジスタ TR11のチャネル幅とチャネル長の比 K(WZL)で決まる 電流と、 MOSトランジスタ TR12のチャネル幅とチャネル長の比 KO (W/L)で決まる 電流と、 MOSトランジスタ TR13のチャネル幅とチャネル長の比 Kl (WZL)で決まる 電流の合計電流が、テール電流 Issとして共振回路の MOSトランジスタ TR1及び TR 2に供給される。これにより、例えば、発振周波数を低くした場合には、共振回路 10 の MOSトランジスタ TR1 (第 1の MOSトランジスタに対応する）と MOSトランジスタ T R2 (第 2の MOSトランジスタに対応する）に流れる電流を増加させて発振信号の振 幅を大きくして位相雑音を抑制することができる。
[0037] 上述した第 1の実施の形態によれば、発振周波数を変化させるための周波数設定 用デジタルデータから得られる gm設定用デジタルデータに基づ 、てスィッチ S W1、 SW2- · ·を切り換えることで、共振回路 10の MOSトランジスタ TR1と TR2に供給す るテール電流 Issを変化させることができる。テール電流 Issを発振周波数に応じて変 ィ匕させることで電圧制御発振器 21の発振信号の振幅を一定にして位相雑音を抑制 することができる。また、スィッチ SW1、 SW2- · ·を切り換えてテール電流 Issを変化さ せているのでアナログ的なノイズ発生源が無くなり、雑音を減らすことができる。また、 スィッチ SW1、 SW2- · ·により並列に接続された複数の MOSトランジスタ TR12、 T R13 ' · ·をデジタル的に切り換えているので、オペアンプ等を使用したアナログ回路 に比べて回路規模を小さくできる。また、デジタル回路を使用することで消費電流も 少なくできる。
[0038] 次に、図 4は、本発明の第 2の実施の形態の電圧制御発振器 31の回路図である。
この第 2の実施の形態は、並列に接続された複数の MOSトランジスタ TR12、 TR13 • · ·のゲートをスィッチ SW1、 SW2- · ·を介して MOSトランジスタ TR11のゲートに接 続したものである。以下、図 3の回路と同じ部分には同じ符号を付けてそれらの説明 は省略する。
[0039] 図 4において、スィッチ SW1の共通接点 COM1は MOSトランジスタ TR12のゲート に接続され、一方の接点 a 1は電源電圧 Vddに接続され、他方の接点 lbは MOSトラ ンジスタ TR10と TR11のゲートに接続されている。スィッチ SW1の制御端子には、 g m設定用デジタルデータの 0ビット目のデータ DOが入力している。
[0040] 同様に、スィッチ SW2の共通接点 COM2は MOSトランジスタ TR13のゲートに接 続され、一方の接点 2aは電源電圧 Vddに接続され、他方の接点 lbは MOSトランジ スタ TR10と TR11のゲートに接続されている。図示していないが、並列に接続されて いる他の MOSトランジスタ TR14、 TR15 ' · ·のゲートにもスィッチ SW3、 SW4- "が 接続されている。
[0041] この第 2の実施の形態の電圧制御発振器 31は、発振周波数を変化させるために周 波数設定用デジタルデータを変化させると、そのときの周波数設定用デジタルデー タに対応する gm設定用デジタルデータがデジタルコンパレータ 13からスィッチ SW1 、 SW2- · ·の制御端子に出力される。例えば、 gm設定用デジタルデータの 0ビット目 のデータ DOが「1」、 1ビット目のデータ D1が「1」、 2ビット目以降のデータが全て「0」 であるとすると、スィッチ SW1と SW2の共通端子 COMl、 COM2がそれぞれ接点 1 b、 2bと接続され、 MOSトランジスタ TR12と TR13のゲートに MOSトランジスタ TR1 0及び TR11と同じゲート電圧が印加される。このとき、他のスィッチ SWの共通端子 は電源電圧 Vddに接続されているので並列に接続されている他の MOSトランジスタ はオフ状態となる。
[0042] この場合、 MOSトランジスタ TR11と並列に MOSトランジスタ TR12と TR13が接 ントミラー回路を構成することになる。
[0043] 従って、 MOSトランジスタ TR11に流れる電流と、 MOSトランジスタ TR12に流れる 電流と、 MOSトランジスタ TR13に流れる電流の合計電流力 テール電流 Issとして 共振回路 10の MOSトランジスタ TR1と TR2に供給される。これにより、例えば、電圧 制御発振器 31の発振周波数を低くしたときに共振回路 10に流れる電流を増カロさせ 、発振信号の振幅を大きくして位相雑音を抑制することができる。
[0044] 上述した第 2の実施の形態によれば、発振周波数を変更するための周波数設定用 デジタルデータから得られる gm設定用デジタルデータに基づ!/、てスィッチ SW1、 S W2- · ·を切り換えることで、電圧制御発振器 31の MOSトランジスタ TR1と TR2に供 給するテール電流 Issを変化させることができる。テール電流 Issを発振周波数に応じ て変化させることで電圧制御発振器 31の発振信号の振幅を一定にして位相雑音を 抑制することができる。さらに、スィッチ SW1、 SW2- · ·を切り換えてテール電流 Issを 変化させて 、るので、テール電流 Issを制御するためのアナログ的なノイズ発生源が 無くなり、雑音を抑制することができる。また、スィッチ SW1、 SW2- · ·により複数の M OSトランジスタ TR12、 TR13 ' · ·をデジタル的に切り換えているので、オペアンプ等 を使用したアナログ回路による電流制御に比べて回路規模を小さくできる。また、デ ジタル回路を使用することで消費電流も少なくできる。
[0045] 次に、図 5は、本発明の第 3の実施の形態の電圧制御発振器 41の回路図である。
この第 3の実施の形態は、第 1群の複数の MOSトランジスタ TR22、 TR23 ' · ·を第 1 群のスィッチ SWla、 SW2a- · ·とスィッチ SWlb、 SW2b ' · ·を介して MOSトランジス タ TR1と並列に接続し、第 2群の複数の MOSトランジスタ TR32、 TR33 ' · ·を第 2群 のスィッチ SWlc、 SW2c ' · ·とスィッチ SWld、 SW2d- · ·を介して MOSトランジスタ TR2と並列に接続したものである。以下、図 3の回路と同じ部分には同じ符号を付け てそれらの説明は省略する。
[0046] 図 5において、第 1群の複数の MOSトランジスタ TR22、 TR23 ' · ·のソースはスイツ チ SWla、 SW2a- · ·を介して MOSトランジスタ TR1のソースに接続され、 MOSトラ ンジスタ TR22、 TR23 ' · ·のドレインはスィッチ SWlb、 SW2b ' · ·を介して MOSトラ ンジスタ TR1のドレインに接続されている。さらに、第 1群の MOSトランジスタ TR21、 TR22- · ·のゲートは MOSトランジスタ TR1のゲートに接続されている。
[0047] 第 2群の複数の MOSトランジスタ TR32、 TR33 · · ·のソースはスィッチ SWlc、 SW 2c ' · ·を介して MOSトランジスタ tr2のソースに接続され、 MOSトランジスタ TR32, TR33 ' · ·のドレインはスィッチ SWld、 SW2d- · ·を介して MOSトランジスタ TR2のド レインに接続されている。さらに、第 2群の MOSトランジスタ TR32、 TR33 ' · ·のゲー トは MOSトランジスタ TR2のゲートに接続されている。
[0048] この第 3の実施の形態の電圧制御発振器 31は、発振周波数を変化させるために周 波数設定用デジタルデータを変化させると、そのときの周波数設定用デジタルデー タに対応する gm設定用デジタルデータがデジタルコンパレータ 13から第 1群のスィ ツチ SWla、 SW2a- · ·とスィッチ SWlb、 SW2b- · ·と、第 2群のスィッチ SWlc、 SW 2c ' · ·とスィッチ SWld、 SW2d- · ·の制御端子に出力される。例えば、 gm設定用デ ジタルデータの 0ビット目のデータ DOが「1」、 1ビット目のデータ D1が「0」、 2ビット目 以降のデータが全て「0」であるとすると、第 1群のスィッチ SWla、 SWlb力オンとなり 、第 1群の他のスィッチはオフとなる。同時に、第 2群のスィッチ SWlc、 SWldがオン となり、第 2群の他のスィッチはオフとなる。 [0049] その結果、第 1群の MOSトランジスタ TR22のソースが MOSトランジスタ TR1のソ ースに接続され、ドレインが MOSトランジスタ TR1のドレインに接続される。また、第 2 群の MOSトランジスタ TR32のソースが MOSトランジスタ TR2のソースに接続され、 ドレインが MOSトランジスタ TR2のドレインに接続される。
[0050] この場合、 MOSトランジスタ TR1と並列に MOSトランジスタ TR22が接続され、 M OSトランジスタ TR2と並列に MOSトランジスタ TR32が接続されることになる。
[0051] 従って、 MOSトランジスタ TR11のドレインとコイル L1との間に接続される MOSトラ ンジスタ（例えば、 MOSトランジスタ TR1と MOSトランジスタ TR22からなる）のトラン ジスタサイズを示すチャネル幅とチャネル長の比が大きくなり、等価的な MOSトラン ジスタの gmが変化する。同様に、 MOSトランジスタ TR11のドレインとコイル 12との間 に接続される MOSトランジスタ（例えば、 MOSトランジスタ TR2と MOSトランジスタ T R32からなる）のチャネル幅とチャネル長の比が大きくなる。これにより共振回路 10の 等価的な MOSトランジスタの gmが変化して MOSトランジスタのゲインが変化する。
[0052] 従って、例えば、発振周波数を低くしたときに共振回路 10の MOSトランジスタの g mを大きくして発振信号の振幅を大きくし位相雑音を抑制することができる。
上述した第 3の実施の形態によれば、発振周波数を変化させるための周波数設定 用デジタルデータから得られる gm設定用デジタルデータに基づ ヽて第 1群のスイツ チ SWla、 SW2a- · '及びスィッチ SWlb、 SW2b ' · ·と、第 2群のスィッチ SWlc、 S W2c - - '及びスィッチ SWld、 SW2d- · ·を切り換えることで、共振回路 10の MOSト ランジスタの gmを変化させることができる。共振回路 10の MOSトランジスタの gmを 発振周波数に応じて変化させることで電圧制御発振器 41の発振信号の振幅を一定 にして位相雑音を抑制することができる。さらに、第 1群のスィッチと第 2群のスィッチ をデジタル的に切り換えて共振回路 10の MOSトランジスタの gmを変化させているの で、共振回路 10に供給する電流を制御するためのアナログ的なノイズ発生源が無く なり、雑音を減らすことができる。また、第 1群のスィッチと第 2群のスィッチにより第 1 群の複数の MOSトランジスタ TR22、 TR123 ' · ·と第 2群の複数の MOSトランジスタ TR32、 TR33 ' · ·をデジタル的に切り換えているので、アナログ回路に比べて回路 規模を小さくできる。また、スィッチを切り換えて gmを変化させることでテール電流を 制御するためのオペアンプ等が不要となるので消費電流も少なくできる。
[0053] 本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
(1)第 3の実施の形態では、第 1群の MOSトランジスタ TR22、 TR23 ' · ·と第 2群の MOSトランジスタ TR32、 TR33 ' · ·のドレインとソースの両方にスィッチを接続してい るが、ドレインまたはソースの一方にのみスィッチを接続しても良 、。
(2)第 3の実施の形態において、図 4の第 2の実施の形態と同様に、第 1群の MOSト ランジスタ TR21、 TR22- · ·と第 2群の MOSトランジスタ TR32、 TR33 ' · ·のゲート にそれぞれスィッチを接続し、スィッチを介して MOSトランジスタ TR1と TR2のゲート 電圧を第 1群と第 2群の MOSトランジスタに印加するようにしても良い。
[0054] 上述した実施の形態によれば、スィッチ手段により並列に接続される複数の MOSト ランジスタを切り換えることで、電圧制御発振器の MOSトランジスタの gmを変化させ 位相雑音を抑制することができる。

Claims

請求の範囲
[1] ゲートが相手のドレインと接続された第 1及び第 2の MOSトランジスタと、
前記第 1及び第 2の MOSトランジスタと共振回路を構成するコイル及びキャパシタ と、
前記第 1及び第 2の MOSトランジスタと直列に接続された第 3の MOSトランジスタと 複数の MOSトランジスタと、
発振周波数を設定する周波数設定用デジタルデータから得られる gm設定用デジ タルデータに基づいて前記複数の MOSトランジスタを前記第 3の MOSトランジスタと 並列に接続させるか否かを切り換える複数のスィッチ手段とを備える電圧制御発振
[2] 前記複数の MOSトランジスタのゲートは前記第 3の MOSトランジスタのゲートと接 続され、
前記複数のスィッチ手段は、前記複数の MOSトランジスタのドレインと接続され、 前記複数の MOSトランジスタのドレインを前記第 3の MOSトランジスタのドレインと接 続させるか否かを切り換える請求項 1記載の電圧制御発振器。
[3] 前記複数の MOSトランジスタのドレイン及びソースは前記第 3の MOSトランジスタ のドレイン及びソースと接続され、
前記複数のスィッチ手段は、前記第 3の MOSトランジスタと並列に接続された前記 複数の MOSトランジスタのゲートに接続され、前記複数の MOSトランジスタのゲート をそれぞれ前記第 3の MOSトランジスタのゲートと接続させる力否かを切り換える請 求項 1記載の電圧制御発振器。
[4] ゲートが相手のドレインと接続された第 1及び第 2の MOSトランジスタと、
前記第 1及び第 2の MOSトランジスタと共振回路を構成するコイル及びキャパシタ と、
第 1群の複数の MOSトランジスタと、
第 2群の複数の MOSトランジスタと、
発振周波数を設定する周波数設定用デジタルデータから得られる gm設定用デジ タルデータに基づ 、て前記第 1群の複数の MOSトランジスタを前記第 1の MOSトラ ンジスタと並列に接続させる力否かを切り換える第 1群の複数のスィッチと、
前記発振周波数を設定する前記周波数設定用デジタルデータから得られる前記 g m設定用デジタルデータに基づいて前記第 2群の複数の MOSトランジスタを前記第 2の MOSトランジスタと並列に接続させる力否かを切り換える第 2群の複数のスィッチ とを備える電圧制御発振器。
[5] 前記第 1群の複数の MOSトランジスタのゲートは前記第 1の MOSトランジスタのゲ ートと接続され、
前記第 2群の複数の MOSトランジスタのゲートは前記第 2の MOSトランジスタのゲ ートと接続され、
前記第 1群の複数のスィッチは、前記第 1群の複数の MOSトランジスタのドレインま たはソースと接続され、前記第 1群の複数の MOSトランジスタのドレインまたはソース を前記第 1の MOSトランジスタのドレインまたはソースと接続させる力否かを切り換え 前記第 2群の複数のスィッチは、前記第 2群の複数の MOSトランジスタのドレインま たはソースと接続され、前記第 2群の複数の MOSトランジスタのドレインまたはソース を前記第 2の MOSトランジスタのドレインまたはソースと接続させる力否かを切り換え る請求項 4記載の電圧制御発振器。
[6] 前記第 1群の複数の MOSトランジスタのドレイン及びソースは前記第 1の MOSトラ ンジスタのドレイン及びソースと接続され、
前記第 2群の複数の MOSトランジスタのドレイン及びソースは前記第 2の MOSトラ ンジスタのドレイン及びソースと接続され、
前記第 1群のスィッチは、前記第 1群の複数の MOSトランジスタのゲートと接続され 、前記第 1群の複数の MOSトランジスタのゲートをそれぞれ前記第 1の MOSトランジ スタのゲートと接続させる力否かを切り換え、
前記第 2群の複数のスィッチは、前記第 2群の複数の MOSトランジスタのゲートと接 続され、前記第 2群の複数の MOSトランジスタのゲートをそれぞれ前記第 2の MOS トランジスタのゲートと接続させるカゝ否かを切り換える請求項 4記載の電圧制御発振
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