JP2003209251A - 炭化珪素半導体素子及びその絶縁膜の形成方法 - Google Patents
炭化珪素半導体素子及びその絶縁膜の形成方法Info
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Abstract
において、半導体素子として十分な界面準位密度を減少
させた絶縁膜及びその形成方法。 【解決手段】 表面に2原子層以上の高さを有するステ
ップを含む炭化珪素基板と、上記炭化珪素基板表面に形
成された酸化膜を含み、酸化膜と炭化珪素の界面準位密
度が1.5×1012cm-2以下であることを特徴とす
る、炭化珪素半導体素子、および酸素を含む雰囲気下で
複数の設定温度に保ってアニール処理を施す炭化珪素半
導体素子の絶縁膜の形成方法であって、1回目のアニー
ル処理に続いて、上記1回目のアニール処理設定温度よ
りも低い設定温度で2回目のアニール処理を施し、少な
くとも2つ以上の異なる設定温度で保たれた酸素を含む
雰囲気下でのn回(n≧2)のアニール処理を行う、炭化
珪素半導体素子の絶縁膜の形成方法。
Description
成される炭化珪素半導体素子、特にパワーMOS半導体素
子のゲート絶縁膜及びその形成方法に関する物で、特
に、高速・高耐圧・低損失のパワー半導体素子を実現可
能にするものである。
より構成される絶縁ゲート型半導体素子21は、図2の
ごとく、n型の基板22上にn型のエピタキシャル成長
層(n型層)23を形成し、その一部に例えばAlの様な
p型半導体を形成する不純物を拡散又はイオン打ち込み
することによりp型の部分24を形成し、p型の部分の
表面近傍の一部に例えばNの様なn型半導体を形成する
不純物を拡散又はイオン打ち込みすることによりn型の
部分25を形成する。上記n型層23が表面に達してい
る部分と上記n型の部分25とに挟まれたp型の部分2
4の表面に酸化絶縁膜26を形成し、更にその表面にゲ
ート電極27aを設ける。ドレイン電極27cは基板裏面
に形成し、ソース電極27bはn型の部分25、p型の部
分24にコンタクトして形成される。この絶縁ゲート型
半導体素子は、ゲート電極27aへのバイアスによってp
型の部分24の表面に形成される反転層がチャンネルと
して作用して機能する。
arbide; A Review of FundamentalQuestions and Appli
cations to Current Device Technology, edited by W.
J.Choyke,H.Matsunami, and G.Pensl, Akademie Verlag
1997 の Vol.II pp.369-388 に開示されている。炭化
珪素半導体素子は、炭化珪素が有する物性の、ワイドギ
ャップ性・高絶縁耐圧・十分な移動度・高い熱伝導性を
生かして、低損失の高温でも動作する省エネルギーに寄
与する半導体素子を提供することが期待されている。
MOSFET等の酸化絶縁膜/炭化珪素界面を含む半導体素子
は、上記酸化絶縁膜/炭化珪素界面の特性が不十分で、
実用に耐えるモノではなかった。上記絶縁ゲート型半導
体素子を形成する場合にチャンネル部の表面に形成され
る酸化絶縁膜26は、イオン打ち込み等で素子パターン
が形成された炭化珪素基板を酸化処理することにより形
成される。更に、酸化絶縁膜を形成した後の酸化絶縁膜
を形成した場合の温度よりも低温での酸素を含む雰囲気
での処理をする再酸化アニールが、酸化絶縁膜及び酸化
絶縁膜/炭化珪素界面を高性能化することは報告されて
いる。
文献P-type SiC MOS reliability with improved oxida
tion procedures and aluminum or boron p-type dopan
ts,L.A.Lipkin and J.W.Palmour , proceedings of hig
h temperature electronicsXIV-15-XIV-20にもあるよう
に、酸化温度よりも低い温度の酸化雰囲気に、形成され
た酸化膜を曝し、界面近傍に存在する残留不純物を再度
酸化して電気特性低下の原因となる界面準位密度を減少
させようとする試み(再酸化)である。これまで再酸化
に利用する温度は一種類に限られていた。
膜の形成方法は、酸化絶縁膜/炭化珪素界面の界面準位
密度を減少させることは確かであるが、半導体素子とし
て十分な界面準位密度までには、更にもう一桁以上の減
少が必要で、絶縁膜の形成方法としては不十分であっ
た。更に耐圧に関しても、1MVcm-1以下の場合が多く、
不十分であった。高耐圧素子実現のためには10MVcm-1程
度の耐圧は必要である。また、上記従来例の酸化絶縁膜
/炭化珪素界面の界面準位密度Nitは1×101 3cm
-2以上有り、この絶縁膜を用いて形成した図2の炭化珪
素半導体素子MOSFETは、10cm2/Vs程度の
低いチャンネル移動度を示し、実用に耐えるような半導
体素子のためには不十分であった。
半導体素子実現のためには、最低でも2×1012cm-2
以下の界面準位密度Nit、100cm2/Vs以上の
チャンネル移動度が必要である。このチャンネル移動度
が達成されれば、MOSFETのチャンネル抵抗が減少
して、数百ボルト耐圧のパワー素子の場合のドリフト移
動度とコンパラになり、パワー素子として実用に耐える
半導体素子となる。
炭化珪素などのワイドギャップ半導体の性質を生かした
低損失・高耐圧半導体素子を実現することを目的とす
る。
化絶縁膜の絶縁耐圧が小さく不十分であること、および
準位密度が大きく不十分であることに対して、本発明者
らが検討した結果、次のようなことが明らかとなった。
つまり、現在使用されている炭化珪素半導体基板の表面
がα-SiC(0001)offcut面を用いており、表面にα-SiC(0
001)テラスと(1-210)ステップを含むことが、絶縁耐圧
が低く準位密度が大きいことの原因となっていること
を、本発明者らは発見し、この発見に基づき本発明の絶
縁膜の形成方法を発明した。
て、酸化速度が異なることは、例えばSilicon Carbide;
A Review of Fundamental Questions and Application
s to Current Device Technology, edited by W.J.Choy
ke,H.Matsunami, and G.Pensl,Akademie Verlag 1997
の Vol.II pp.369-388 に開示されており知られている
が、酸化絶縁膜/炭化珪素界面の特性に対しての評価は
不十分であった。酸化絶縁膜の形成方法に対しても、そ
の評価に基づいた最適化はされておらず、本発明者らに
よって初めて明らかとなった評価結果に基づき、最適な
絶縁膜の形成方法が確立され、さらにこれを用いた従来
無かった炭化珪素半導体素子が発明された。
(モノレイヤー)以上の高さを有するステップを含む炭
化珪素基板と、上記炭化珪素基板表面に形成された酸化
膜を含み、酸化膜と炭化珪素の界面準位密度Nitが
1.5×1012cm-2以下であることを特徴とする。
2原子層以上の高さを有するステップを含む炭化珪素基
板が、β-SiC(111)、6H,4H等のα-SiC(0001)、15R-SiC
のSi面、β-SiC(100)、β-SiC(110)、6H,4H等のα-SiC
(1-100)及び/又はα-SiC(11-20)の内から選ばれる結晶
面の1度以上のオフカット面を表面とする炭化珪素基板
であると好ましい。
成方法は、2原子層以上の高さを有するステップを含む
炭化珪素基板と、上記炭化珪素基板表面に形成された酸
化膜を含む炭化珪素半導体素子を、酸素を含む雰囲気下
で複数の設定温度に保ってアニール処理を施す炭化珪素
半導体素子の絶縁膜の形成方法であって、1回目のアニ
ール処理に続いて、上記1回目のアニール処理設定温度
よりも低い設定温度で2回目のアニール処理を施し、少
なくとも2つ以上の異なる設定温度で保たれた酸素を含
む雰囲気下でのn回(n≧2)のアニール処理を含むことを
特徴とする。
形成方法において、1回目の酸素を含む雰囲気下でのア
ニール処理が900℃以上であり、設定温度が850℃
以下であるn回目のアニール処理を少なくとも含むと好
ましい。
縁膜の形成方法において、少なくともn回目の酸素を含
む雰囲気下でのアニール処理がウェット酸素雰囲気であ
ることと好ましい。
図1(a)の絶縁膜/炭化珪素界面の拡大図に示したよう
な、2原子層以上の高さを有するステップ2を含む炭化
珪素基板1と、上記炭化珪素基板表面に形成された酸化
膜4を含み、酸化絶縁膜4と炭化珪素1の界面3での界
面準位密度Nitが1.5×1012cm-2以下であるこ
とを特徴とする絶縁膜4を含むことを特徴とする。
プ2を含むオフカット炭化珪素基板1を利用した半導体
素子、特に高パワー用の縦型絶縁ゲート型半導体素子(M
OSFET)において、上記絶縁膜/炭化珪素の低い界面準位
密度は、本発明により初めて実現されたもので、界面準
位密度Nitが1.5×1012cm-2以下の範囲でチャ
ンネル抵抗がドリフト抵抗と同レベルとなることが初め
て確認された。
面を利用することにより、大電流制御可能なMOS半導
体素子が実現できることを確認した。界面準位密度Ni
tが1.5×1012cm-2以上となると、MOSFET
半導体素子を形成した場合に、チャンネル抵抗がドリフ
ト抵抗よりも一桁以上大きくなり、損失が大きくなり、
大電流制御パワー半導体素子として適さないことを確認
した。
て、2原子層以上の高さを有するステップを含む炭化珪
素基板が、β-SiC(111)、6H,4H等のα-SiC(0001)、15
R-SiCのSi面、β-SiC(100)、β-SiC(110)、6H,4H等のα
-SiC(1-100)及び/又はα-SiC(11-20)の内から選ばれる
結晶面の1度以上のオフカット面を表面とする炭化珪素
基板であると好ましいことを確認した。ここで、オフカ
ットの角度が1度以下の基板に対しては良好な結晶性の
エピタキシャル膜を成長させることが難しいため、好ま
しくなかった。また、オフカットの角度が10度以下の
基板に対して本発明の実現が容易であることを確認し
た。ここで炭化珪素基板の10度以上のオフ角度につい
ては良好なエピタキシャル膜を得ることが難しく、本発
明の良好な絶縁膜を形成することも難しい場合があっ
た。
成方法は、炭化珪素の酸化処理中に図1(b)の様に、酸
化処理温度を変化させる。通常1000℃以上の高温で
の酸化処理7の後に、(再酸化)アニール処理を施す。
つまり、一般に使われているSiCエピ膜は、3.5度から8
度程度(11−20)方向へのOFF角をもった炭化珪素
基板上1に成長されており、その表面3は物理的には図
1(a)に示したように(0001)面5と(11−2
0)面6から構成される。特に2原子層以上の高さを有
するステップ2を含む炭化珪素基板1において、(00
01)面5からのOFF角が8度にも及ぶ基板では、図1
(a)に示したように基板表面の14%が(11−20)
面6によって構成される。SiCエピ膜の酸化速度は、
(0001)面に比べて(11−20)面では3倍ほど
早く厚い酸化絶縁膜が形成され、従来例の説明で述べた
残留する不純物を消失させるための再酸化アニール処理
における最適な酸化温度も異なっている。
成方法は、(0001)面に対して酸素を含む雰囲気下
での再酸化アニール処理8を行った後、(11−20)
面に対して酸素を含む雰囲気下での再酸化アニール処理
9を行う2段アニーリングを基本とする。(0001)
面は(11−20)面に比べ酸化されにくいため、(0
001)面に対する再酸化アニール処理は高温を必要と
する。この(0001)面に対する高温の設定温度での
1回目の再酸化アニール処理8を行った後、この1回目
の再酸化アニール処理8の設定温度よりも低い温度で
(11−20)面を再酸化アニール処理9を行うことが
有効であった。
直交する面で有れば、例えば(1-100)面でも同様の効果
が確認され、本発明は有効であった。つまり、本発明の
上記2段アニール処理を施すことにより、高耐圧の準位
密度の少ない炭化珪素上の酸化絶縁膜が形成可能となっ
た。この後に、アニール処理を更に付加して、n回のア
ニール処理を施してもnが2以上で有れば本発明は実現
できた。
珪素基板の場合を示したが、一般には上述の(000
1)面と(11−20)面、更には(0001)面と直交する
例えば(1-100)面などの同等の面から構成されるオフカ
ット面に対して本発明は有効であることを確認した。つ
まり、本発明の炭化珪素半導体素子およびその絶縁膜の
形成方法は、表面に形成された酸化膜を含み、β-SiC(1
11)、6H,4H等のα-SiC(0001)、15R-SiCのSi面、β-SiC
(100)、β-SiC(110)、6H,4H等のα-SiC(1-100)及び/又
はα-SiC(11-20)の内から選ばれる結晶面の1度以上の
オフカット面を表面とする炭化珪素基板について有効で
あることを確認した。
(a)に示したように、2原子層以上の高さを有するステ
ップ2を含む炭化珪素基板1と、上記炭化珪素基板表面
3に形成された酸化膜4を含む炭化珪素半導体素子を、
酸素を含む雰囲気下で複数の設定温度に保ってアニール
処理を施す炭化珪素半導体素子の絶縁膜の形成方法であ
って、1回目のアニール処理に続いて、上記1回目のア
ニール処理設定温度よりも低い設定温度で2回目のアニ
ール処理を施し、少なくとも2つ以上の異なる設定温度
で保たれた酸素を含む雰囲気下でのn回(n≧2)のアニ
ール処理を含むと有効であることを確認した。
処理を1000℃以下で行うと、本発明の実現が容易で
あることを確認した。ここで酸素を含む雰囲気下でのア
ニール処理を1000℃以上で行うと、上記アニール処
理中に酸化膜/炭化珪素界面で酸化が進み、界面に残留
する不純物が増加してしまい、本発明の良好な絶縁膜を
形成するが出来ないことも確認した。
その絶縁膜の形成方法は、1回目の酸素を含む雰囲気下
でのアニール処理8の設定温度が900℃以上であり、
2回目以降のアニール処理9の設定温度が850℃以下
であると好ましい。1回目の酸素を含む雰囲気下でのア
ニール処理8の設定温度が900℃以下となると、(0
001)面に対して酸素を含む雰囲気下での再酸化アニ
ールにより残留する不純物を消失させることが十分出来
ず、本発明の良好な絶縁膜の形成が難しい。また、2回
目以降のアニール処理9の設定温度が850℃以上であ
ると、(0001)面と垂直な例えば(11−20)面を再酸
化アニール処理を行い不純物を消失させる間に、一回目
の再酸化アニールにより正常化された酸化膜/炭化珪素
界面の酸化が進み界面が再びあれてしまい、本発明の良
好な絶縁膜の形成が難しかった。
びその絶縁膜の形成方法は、1回目の酸素を含む雰囲気
下でのアニール処理8がウェット酸素雰囲気であり、2
回目以降のアニール処理9もウェット酸素雰囲気である
と好ましい。酸素を含む雰囲気下でのアニール処理が水
蒸気を含むウェット酸素雰囲気であると、上記ウェット
酸素雰囲気でのアニール処理がn回の内の1回のみであ
っても、上記界面に残留する不純物の除去の効率が高く
なり、有効であった。
膜の形成方法を用いて、初めて、絶縁膜と炭化珪素の界
面準位密度Nitが1.5×1012cm-2以下である酸
化絶縁膜が形成された。この低い界面準位密度(Nit
が1.5×1012cm-2以下)を有する絶縁膜は、例え
ば図2に示したような構造の、移動度の高い大電流を制
御可能な炭化珪素半導体素子MOSFETを初めて実現した。
素半導体素子の第一の実施例を図2を用いて説明する。
本発明の炭化珪素半導体素子の実施例1の絶縁ゲート型
半導体素子21は、図2のごとく、5×1018cm-3のドー
プ濃度のn型の基板22上に5×1015cm-3のドープ濃度
のn型のエピタキシャル成長層(n型層)23を10ミ
クロンの厚さで形成し、その一部にAl(p型半導体を形
成する不純物)イオン打ち込みすることによりp型の部
分24を5×1017cm-3の濃度で2ミクロンの厚さで形成
し、p型の部分の表面近傍の一部にn型半導体を形成す
るN不純物をイオン打ち込みすることにより1019cm-3の
ドープ濃度のn型の部分25を0.3ミクロンの厚さで形
成する。上記n型層23が表面に達している部分と上記
n型の部分25とに挟まれたp型の部分の表面に、本発
明の2原子層以上の高さを有するステップを含む炭化珪
素基板表面に形成された酸化膜であり、上記酸化膜と炭
化珪素の界面準位密度Nitが1.5×1012cm-2以
下である酸化絶縁膜26を25nmの厚みで形成した。更に
その表面にAlのゲート電極27aを設けた。ドレイン電
極27cは基板裏面にNiを蒸着してアロイ化(熱処理10
00℃、5分)してオーミック電極として形成し、ソー
ス電極27bはn型の部分25とp型の部分24にオーミ
ックコンタクトするようにNiにより形成された。この絶
縁ゲート型半導体素子21は、ゲート電極27aへのバイ
アスによってp型の部分24の表面に形成される反転層
がチャンネル領域28として作用して、ドレインからソ
ースに向かって電流が流れ、ゲート電圧によってソース
・ドレイン電流が変調されFET動作をした。
の実施例1として、ゲート長が2ミクロンでゲート幅が
500ミクロンの素子を形成した。ゲート電圧が10Vの
時の、10V印可時のソース・ドレインの電流は20mA以上
あった。一方、従来の絶縁膜つまり酸化膜と炭化珪素の
界面準位密度が1013cm-2以上である炭化珪素半導体
素子においては、上記本発明の第一の実施例の半導体素
子の実施例1と同様の大きさの半導体素子において同様
の条件で1mA以下の電流が流れるのみであることが確
認された。
絶縁膜は、上記酸化膜と炭化珪素の界面準位密度Nit
が1.5×1012cm-2以下であることを実施例2に述
べる方法により確認した。この低い界面準位密度Nit
=1.5×1012cm-2以上である場合には、上記ソー
ス・ドレイン電流値が著しく減少し、1mA以下となっ
てしまうことも確認した。つまり、上記酸化膜と炭化珪
素の界面準位密度Nitが1.5×1012cm-2以上で
あると、半導体素子の性能が著しく悪化し、実用に耐え
ないモノになってしまうことも確認した。
SiC(0001)結晶面に対して8度オフカットした面であ
り、基板表面(絶縁膜/炭化珪素界面)に必ずステップ
を有する。ここで、上記絶縁膜/炭化珪素界面のステッ
プがバンチングしており、2原子層以上の高さのステッ
プを有する場合に、上記界面準位密度Nitが1.5×
1012cm-2以下であることが特に重要であることを確
認した。本発明により、ソース・ドレイン電流の著しい
増大が確認され、本発明の実用に耐える炭化珪素半導体
素子が実現された。
プを含む炭化珪素基板と、上記炭化珪素基板表面に形成
された酸化膜を含み、酸化膜と炭化珪素の界面準位密度
Nitが1.5×1012cm-2以下である本発明の半導
体素子において、上記実施例1の半導体素子のチャンネ
ル部分28にn型層を挿入したACCUFETを形成し
た場合には、100cm2/Vs以上のチャンネル移動
度が確認された。従来の同様な炭化珪素半導体素子のチ
ャンネル移動度は10cm2/Vs以下であり、本発明
により実用に耐える炭化珪素半導体素子が実現できるこ
とが確認された。本実施例1において形成されたMOS
FETは、そのon時のチャネル抵抗およびドリフト抵
抗を見積もると、ほぼ同等の桁の値となっており、低損
失のパワー素子が形成されていることが確認された。従来
の絶縁膜/炭化珪素界面を用いて、界面準位密度が1.5×1
012cm-2以上と大きい場合は、チャンネル抵抗がドリフト
抵抗に対して一桁以上大きな値となり、実用に耐えるも
のではなかった。
ップを含む炭化珪素基板と、上記炭化珪素基板表面に形
成された酸化膜を含む半導体素子においては、酸化膜と
炭化珪素の界面準位密度Nitが1.5×1012cm-2
以下であると、酸化絶縁膜の絶縁耐圧が10MVcm-1以上と
なることも確認した。従来の2原子層以上の高さを有す
るステップを含む炭化珪素基板と上記炭化珪素基板表面
に形成された界面準位密度の大きな酸化膜を含む炭化珪
素半導体素子においては、絶縁耐圧が1MVcm-1以下であ
り、本発明の半導体素子においてはじめて、実用に耐え
る十分な絶縁耐圧が達成された。
が有する物性の、ワイドギャップ性・高絶縁耐圧・十分
な移動度・高い熱伝導性を生かして、低損失の高温でも
動作する省エネルギーに寄与する半導体素子を提供す
る。
フカット面を基板として用い、その表面に形成された炭
化珪素半導体素子について述べたが、2原子層以上の高
さを有するステップを含む炭化珪素基板が、他のβ-SiC
(111)、6H,4H等のα-SiC(0001)、15R-SiCのSi面、β-Si
C(100)、β-SiC(110)、6H,4H等のα-SiC(1-100)及び/
又はα-SiC(11-20)の内から選ばれる結晶面の1度以上
のオフカット面を表面とする炭化珪素基板であっても本
発明は有効であることを確認した。
珪素半導体素子の絶縁膜の製造方法の実施例を図1(b)
を用いて説明する。金属-酸化膜-半導体(MOS)試料を作
製するために用いた単結晶ウエファは、市販のn型の4周
期六方晶炭化珪素(4H-SiC)である。この単結晶ウエファ
は、直径2インチで(0001)面に対して8°のoff角を持って
おり、結晶表面には不純物濃度5×1015cm-3のエピタキシ
ャル膜が成長させてある。この単結晶を、5mm×5mm角に切
断してMOS試料作製用の基板とした。試料作製前、基板の
表面を有機洗浄した直後に1100℃の酸素中に水素を吹き
込んで生成した高温水蒸気で酸化を行い(水素燃焼酸
化)、その単結晶表面を犠牲酸化した。その酸化膜を3%の
薄いフッ酸を用いて溶融させて洗浄表面を露出させた。
この洗浄表面を有する炭化珪素4H-SiC基板のシリコン面
に対して、1100℃で1時間の水素燃焼酸化を行い、25nmの
厚さのゲ-ト酸化膜を形成した。
時間水素燃焼酸化雰囲気(酸素と水蒸気を含むウエット
酸素雰囲気)での一回目アニール処理を行った。 引き続
いて温度を800℃まで低下させて、さらに3時間の水素燃
焼酸化雰囲気(酸素と水蒸気を含むウエット酸素雰囲気)
での2回目のアニール処理を行った。多段アニール処理終
了後、試料を反応管から引き出し、試料温度を室温まで急
速冷却してSiO2/6H-SiC界面付近の化学反応を中断させ
た。ゲ-ト酸化膜を作製直後、アルミニウム(Al)を蒸着し
て直径0.5mmの電極を持つMOS構造を形成した。また、オ-
ミック電極は、裏面表層に成長した酸化膜を除去してか
ら、その露出した4H-SiC基板表面上にAlを蒸着して作製
した。
周波容量測定/高周波容量測定・同時測定装置(パッケ-
ジ82;ケスレ-社製)を用いて、室温、暗状態で測定した。こ
のC-V特性の取得においては、反転領域から蓄積領域へ電
圧を掃引(順方向掃引)と蓄積領域から反転領域へと測定
電圧を掃引する(逆方向掃引)を行った。順方向掃引にお
いては、掃引開始前に紫外線を試料ゲ-ト電極表面に照射
し、反転層を形成させた。反転層が形成された後、紫外線
照射を止めてから室温、暗状態にて測定を行っている。一
方、逆方向掃引を行うときは、紫外線照射は行っていな
い。
炭化珪素半導体素子の絶縁膜の形成方法のアニール処理
の実施例である950℃3時間と800℃3時間の水蒸気アニー
ル処理を続けて行ったときのC-V特性、図3(b)に、従来の
炭化珪素半導体素子の絶縁膜の形成方法のアニール処理
である950℃3時間の水蒸気アニ-ル処理しか行わなかっ
たときのC-V特性を示す。
10Vまで掃引されている。掃引電圧が減少して行くと、容
量が一旦減少(少数キャリアの再分布)する。その後電圧0
V近辺から容量の増大がはじまるが、すぐに容量の増大が
抑止され、折れ曲がっている(キャパシタンスレッジ)の
が解る。また、準静状態C-V曲線では、 キャパシタンスレ
ッジが現れる0Vの電圧領域で、楔形の大きな容量の減少
を引き起こしているのが解る。これらの事実は、SiO2/4H-
SiC界面の界面準位が少ないことを示している。
気アニール処理しか行わなかった試料では、高周波C-V特
性における、少数キャリアの再分布やキャパシタンスレ
ッジが明確ではない。また、準静状態C-V曲線の容量減少
も明確ではなく、界面準位量が多いことを示している。
に、本発明の炭化珪素半導体素子の絶縁膜の形成方法で
ある多段水蒸気アニール処理には界面準位減少の効果の
あることが解る。この結果は、(0001)面に対して
再酸化効果がある950℃で3時間の酸化雰囲気アニー
ル処理につづいて、(11−20)面に対して再酸化効
果がある800℃で3時間の酸化雰囲気アニール処理を
行った結果である。その結果、低周波CV特性の形状が楔
形に変化しており、従来の炭化珪素半導体素子の絶縁膜
の形成方法である単一温度のアニール処理よりも界面準
位量の低下が計られいることが判る。
成方法の実施例の界面準位密度Nitは、Nit=1.09×1012c
m-2であり、従来の実施例の界面準位密度Nit=5.15×10
12cm -2に比べて非常に小さくなっており、本発明の絶縁
膜の形成方法の有効性が確認された。
オフカット面を基板として用い、その表面に形成する炭
化珪素半導体素子の絶縁膜の製造方法について述べた
が、2原子層以上の高さを有するステップを含む炭化珪
素基板が、他のβ-SiC(111)、6H,4H等のα-SiC(0001)、
15R-SiCのSi面、β-SiC(100)、β-SiC(110)、6H,4H等の
α-SiC(1-100)及び/又はα-SiC(11-20)の内から選ばれ
る結晶面の1度以上のオフカット面を表面とする炭化珪
素基板であっても本発明は有効であることを確認した。
回の場合を述べたが、更に多くのn回の設定温度の変更
を含むn回のアニール処理を施した場合であっても、本
発明の2原子層以上の高さを有するステップを含む炭化
珪素基板と、上記炭化珪素基板表面に形成された酸化膜
を含む炭化珪素半導体素子を、酸素を含む雰囲気下で複
数の設定温度に保ってアニール処理を施す炭化珪素半導
体素子の絶縁膜の形成方法であって、1回目のアニール
処理に続いて、上記1回目のアニール処理設定温度より
も低い設定温度で2回目のアニール処理を施し、少なく
とも2つ以上の異なる設定温度で保たれた酸素を含む雰
囲気下でのn回(n≧2)のアニール処理を含めば、有効で
あることを確認した。
処理の設定温度が950℃、2回目のアニール処理の設
定温度が800℃の場合を述べたが、本発明の炭化珪素
半導体素子の絶縁膜の形成方法であって、1回目の酸素
を含む雰囲気下でのアニール処理が900℃以上であ
り、設定温度が850℃以下であるn回目のアニール処
理を少なくとも含めば、有効であることも確認した。
ェット酸素雰囲気の一種である水素燃焼酸化雰囲気で行
った場合を述べたが、本発明の炭化珪素半導体素子の絶
縁膜の形成方法であって、少なくともn回目の酸素を含
む雰囲気下でのアニール処理が水蒸気と酸素を少なくと
も含むウェット酸素雰囲気で行われると有効であること
を確認した。
導体素子によれば、高パワーを制御する低損失・高耐圧
の制御素子を実現でき、例えば、エアコンなどを制御す
る高性能インバータ等に用いられる、実用に耐える省エ
ネパワー素子を提供する。
膜の形成方法によれば、低損失パワー素子のゲート絶縁
膜として応用可能な、高い絶縁耐圧・低い固定電荷密度
・低い界面準位密度を有する、炭化珪素半導体素子の絶
縁膜が得られ、耐圧が高く電流容量も大きい大電力用に
適した高速な低損失半導体素子を形成可能とするもので
ある。
珪素界面の拡大図である。 (b)本発明の炭化珪素半導体素子の絶縁膜の形成方法を
示す図である。
る。
膜の形成方法による酸化絶縁膜/炭化珪素界面のC-V特性
を示す図である。 (b)従来例の絶縁膜の形成方法による酸化絶縁膜/炭化珪
素界面 のC-V特性を示す図である。
Claims (5)
- 【請求項1】 表面に2原子層以上の高さを有するステ
ップを含む炭化珪素基板と、上記炭化珪素基板表面に形
成された酸化膜を含み、酸化膜と炭化珪素の界面準位密
度Nitが1.5×1012cm-2以下であることを特徴
とする、炭化珪素半導体素子。 - 【請求項2】 請求項1記載の炭化珪素半導体素子であ
って、2原子層以上の高さを有するステップを含む炭化
珪素基板が、β-SiC(111)、6H,4H等のα-SiC(0001)、15
R-SiCのSi面、β-SiC(100)、β-SiC(110)、6H,4H等のα
-SiC(1-100)及び/又はα-SiC(11-20)の内から選ばれる
結晶面の1度以上のオフカット面を表面とする炭化珪素
基板であることを特徴とする、炭化珪素半導体素子。 - 【請求項3】 表面に2原子層以上の高さを有するステ
ップを含む炭化珪素基板と、上記炭化珪素基板表面に形
成された酸化膜を含む炭化珪素半導体素子を、酸素を含
む雰囲気下で複数の設定温度に保ってアニール処理を施
す炭化珪素半導体素子の絶縁膜の形成方法であって、1
回目のアニール処理に続いて、上記1回目のアニール処
理設定温度よりも低い設定温度で2回目のアニール処理
を施し、少なくとも2つ以上の異なる設定温度で保たれ
た酸素を含む雰囲気下でのn回(n≧2)のアニール処理を
含むことを特徴とする、炭化珪素半導体素子の絶縁膜の
形成方法。 - 【請求項4】 請求項3記載の炭化珪素半導体素子の絶
縁膜の形成方法であって、1回目の酸素を含む雰囲気下
でのアニール処理が900℃以上であり、設定温度が8
50℃以下であるn回目のアニール処理を少なくとも含
むことを特徴とする炭化珪素半導体素子の絶縁膜の形成
方法。 - 【請求項5】 請求項3記載の炭化珪素半導体素子の絶
縁膜の形成方法であって、少なくともn回目の酸素を含
む雰囲気下でのアニール処理がウェット酸素雰囲気であ
ることを特徴とする炭化珪素半導体素子の絶縁膜の形成
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002003834A JP3697211B2 (ja) | 2002-01-10 | 2002-01-10 | 炭化珪素半導体素子及びその絶縁膜の形成方法 |
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JP2002003834A JP3697211B2 (ja) | 2002-01-10 | 2002-01-10 | 炭化珪素半導体素子及びその絶縁膜の形成方法 |
Publications (2)
Publication Number | Publication Date |
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JP2003209251A true JP2003209251A (ja) | 2003-07-25 |
JP3697211B2 JP3697211B2 (ja) | 2005-09-21 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP3697211B2 (ja) |
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---|---|---|---|---|
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- 2002-01-10 JP JP2002003834A patent/JP3697211B2/ja not_active Expired - Lifetime
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