WO2005024804A1 - ウォブル信号復調回路及び光ディスク装置 - Google Patents

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WO2005024804A1
WO2005024804A1 PCT/JP2004/003399 JP2004003399W WO2005024804A1 WO 2005024804 A1 WO2005024804 A1 WO 2005024804A1 JP 2004003399 W JP2004003399 W JP 2004003399W WO 2005024804 A1 WO2005024804 A1 WO 2005024804A1
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WO
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signal
phase
circuit
frequency
adjustment
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PCT/JP2004/003399
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English (en)
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Inventor
Kohichiroh Sugata
Original Assignee
Ricoh Company Ltd.
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Priority claimed from JP2003348378A external-priority patent/JP3792223B2/ja
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Priority to US10/941,816 priority patent/US20050063277A1/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
    • G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
    • G11B7/005—Reproducing
    • G11B7/0053—Reproducing non-user data, e.g. wobbled address, prepits, BCA
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
    • G11B19/20—Driving; Starting; Stopping; Control thereof
    • G11B19/28—Speed controlling, regulating, or indicating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
    • G11B7/24—Record carriers characterised by shape, structure or physical properties, or by the selection of the material
    • G11B7/2407—Tracks or pits; Shape, structure or physical properties thereof
    • G11B7/24073—Tracks
    • G11B7/24082—Meandering

Definitions

  • the present invention relates to a wobble signal demodulation circuit and an optical disk device, and more particularly, to a wobble signal demodulation circuit for performing phase demodulation of a wobble signal obtained from an optical disk and an optical disk device including the wobble signal demodulation circuit.
  • CDs Compact Discs
  • data equivalent to approximately 7 times that of CDs have been used as media for recording user data such as music, movies, photographs, and computer software.
  • DVD + R DVD + Recordable
  • DVD + RW DVD + Rewritable optical discs
  • tracks are made to meander (pull) in advance during manufacturing, and the meandering shape is obtained.
  • the information is added by modulating (see, for example, JP-A-10-69646).
  • DVD + R and DVD + RW hereinafter also referred to as “DVD + system” for convenience
  • a wobble signal corresponding to a meandering shape is detected from a return light beam emitted from a light source and reflected on a track, and a clock signal and the like are converted from the wobble signal.
  • the signal is phase-demodulated in synchronization with the clock signal to obtain the information.
  • particularly important information added to a track is address information.
  • the optical disc device controls the recording position based on the endless dress information and the readout signal.
  • phase demodulation is performed in electronic cameras and satellite broadcast receivers (for example, see Japanese Patent Publication No. Hei 6-19898 and Japanese Patent No. 2893496).
  • various filters are used in a circuit for acquiring address information from a wobble signal. These filters are composed of general-purpose components for cost reduction. As a result, the frequency response characteristics of the filter vary, and the quality of the phase-demodulated signal varies. As recording speeds increase in the future, noise sources will become more diverse, noise level tolerance will decrease, and there will be cases where address information cannot be acquired correctly due to variations in the quality of phase demodulated signals. This is expected to occur, which may lead to a decrease in recording quality. Therefore, further improvement in phase demodulation accuracy is required. Disclosure of the invention
  • the present invention has been made under such circumstances, and a first object of the present invention is to provide a double signal demodulation circuit capable of accurately demodulating a double signal in phase.
  • a second object of the present invention is to provide an optical disk device capable of performing recording with excellent recording quality.
  • a wobble signal demodulation circuit is provided based on light reflected from a recording surface of an optical disk formed by meandering tracks, and a carrier wave having a predetermined fundamental frequency and a predetermined frequency.
  • a demodulated signal that includes a phase modulated wave portion to which the following information is added, the demodulated signal having a center frequency near the fundamental frequency, and A band-pass filter to be extracted, a frequency adjustment circuit that adjusts a center frequency of the band-pass filter based on a frequency adjustment signal corresponding to a linear velocity of rotation of the optical disk, and a clock from the extracted signal of the carrier wave unit.
  • a signal generation circuit for generating a signal; and the phase modulation in the wobble signal in synchronization with the peak signal.
  • a modulated wave demodulation circuit for phase demodulating the wave part.
  • the center frequency of the band-pass filter is adjusted by the frequency adjustment circuit based on the frequency adjustment signal corresponding to the linear velocity of rotation of the optical disk. For example, the linear velocity of rotation of the optical disk increases. Even if the fundamental frequency becomes higher, it is possible to prevent the output signal of the non-pass filter from deteriorating, and to accurately extract the carrier component contained in the cobble signal. Therefore, the accuracy of the clock signal is improved, and as a result, the phase of the wobble signal can be accurately demodulated.
  • a carrier demodulation circuit is provided based on reflected light from a recording surface of an optical disk formed by a meandering track and has a predetermined fundamental frequency. And a phase-modulated wave section to which predetermined information is added.
  • a pobble signal demodulation circuit that performs phase demodulation on a wobble signal including a center frequency near the fundamental frequency, and converts a signal of the carrier wave section from the wobble signal.
  • a band-pass filter to be extracted; a frequency adjustment circuit that adjusts a center frequency of the band-pass filter based on a frequency adjustment signal corresponding to a linear velocity of rotation of the optical disc;
  • a first signal generation circuit for generating a first clock signal from the extracted signal of the carrier unit; and a first clock signal and a frequency of the first clock signal from the signal of the carrier unit or the first clock signal.
  • a second signal generation circuit that generates a second clock signal that is equal but different in phase; a switch that selectively outputs one of the plurality of clock signals; and a switch that is synchronized with the selected clock signal.
  • a modulation wave demodulation circuit for performing phase demodulation of the phase modulation wave portion in the signal. '' This allows the op-amp acquired based on the reflected light from the recording surface of the optical disc
  • the carrier signal is extracted from the carrier signal by a bandpass filter having a center frequency near the fundamental frequency of the carrier.
  • the first signal generation circuit generates a first clock signal from the carrier wave part extracted by the band-pass filter, and the modulation wave demodulation circuit synchronizes the phase modulation wave part with the first clock signal. Demodulated.
  • the center frequency of the bandpass filter is adjusted by the frequency adjustment circuit based on a frequency adjustment signal corresponding to the linear velocity of rotation of the optical disk. Even if the fundamental frequency increases and the fundamental frequency becomes higher, it is possible to prevent the output signal of the non-pass filter from deteriorating, and it is possible to accurately extract the carrier component contained in the wobble signal. Therefore, the accuracy of the first clock signal is improved, and as a result, the phase of the sampled signal can be accurately demodulated.
  • the phase shift between the first clock signal and the cobble signal is determined. Since the frequency of the first clock signal is adjusted so as to eliminate or reduce the deviation, the phase shift of the clock signal (first clock signal ') used to execute phase demodulation is adjusted. Can be accurately phase demodulated.
  • the optical disc device can be configured by using the above-mentioned signal demodulation circuit which achieves the first object. i As a result, the carrier component included in the wobble signal is accurately extracted based on the frequency adjustment signal generated by the frequency adjustment signal generation means, and the demodulation accuracy of the phase modulated wave portion of the wobble signal is improved.
  • FIG. 1 is a block diagram showing a configuration of an optical disk device according to an embodiment of the present invention. It is.
  • FIG. 2 is a diagram for explaining a meandering shape of a track on an optical disc.
  • FIG. 3 is a diagram for explaining the configuration of an information frame.
  • FIGS. 4 (A) and 4 (B) in FIG. 4 are diagrams for explaining the meandering shape of the ADIP information section.
  • FIGS. 5A and 5B in FIG. 5 are diagrams for explaining the meandering shape of the synchronization information section.
  • FIG. 6 is a diagram for explaining the data bits of the ADIP information section.
  • FIG. 7 is a diagram for explaining the configuration of the optical pickup device in FIG.
  • FIG. 8 is a block diagram for explaining the configuration of the reproduction signal processing circuit in FIG.
  • FIG. 9 is a block diagram for explaining the configurations of the clock signal generation circuit, the adjustment circuit, and the demodulation signal generation circuit of FIG. 8, respectively.
  • FIG. 10 is a timing chart for explaining the operation of the demodulated signal generation circuit of FIG.
  • FIG. 11 is a timing chart for explaining the operation of the address decoding circuit of FIG.
  • FIG. 12 is a flowchart for explaining a process of acquiring the optimum frequency adjustment amount and the optimum phase adjustment amount for each linear velocity.
  • FIG. 13 is a waveform chart for explaining the maximum amplitude.
  • FIG. 14 is a flowchart for explaining a recording process in the optical disk device performed in response to a recording request command from the host.
  • FIG. 15 is a flowchart for explaining a reproduction process in the optical disk device performed in response to a reproduction request command from the host.
  • FIG. 16 is a block diagram illustrating an adjustment circuit having an amplitude detection circuit.
  • FIG. 17 is a block diagram for explaining an adjustment circuit having a jitter detection circuit.
  • FIG. 18 is a diagram for explaining the minimum jitter.
  • FIG. 19 is a block diagram for explaining another configuration example of the demodulation signal generation circuit in FIG.
  • FIG. 20 is a block diagram illustrating an adjustment circuit having a memory.
  • FIG. 21 is a block diagram for explaining another configuration example of the clock signal generation circuit, the adjustment circuit, and the demodulation signal generation circuit of FIG.
  • FIG. 22 is a flowchart of a process executed by the CPU using the circuit having the configuration shown in FIG.
  • FIG. 23 is a timing chart of each signal when there is no phase shift between the output signal Sg2 and the output signal Sg8.
  • FIG. 24 is a timing chart of each signal when there is a phase shift between the output signal S g2 and the output signal S g8.
  • Reference numeral 15 denotes an optical disk
  • reference numeral 20 denotes an optical disk device
  • reference numeral 23 denotes an optical pickup device (part of data recording means)
  • reference numeral 28f denotes a clock signal generation circuit (a part of an optical signal demodulation circuit).
  • 28 g is a demodulation signal generation circuit (modulation wave demodulation circuit)
  • 28 i is an adjustment circuit (part of a wobble signal demodulation circuit)
  • 39 is a flash memory (phase adjustment memory).
  • 40 is a CPU (part of data recording means, phase adjustment signal generation means, frequency adjustment signal generation means)
  • f 1 is a bandpass filter circuit (bandpass filter).
  • F 2 is a PLL circuit (signal generation circuit)
  • i 1 is a center frequency adjustment circuit (frequency adjustment circuit)
  • i 2 is a phase adjustment circuit
  • ⁇ 8 is a first signal G 8 ′ is the second signal generation circuit
  • S is a switch.
  • FIG. 1 shows a schematic configuration of an optical disk device according to an embodiment of the present invention.
  • the optical disk device 20 shown in FIG. 1 includes a spindle motor 22 for rotating the optical disk 15, an optical pickup device 23, a laser control circuit 24, an encoder 25, a motor driver 27, and a reproduction signal processing.
  • Circuit 28 It has a robot controller 33, a buffer RAM 34, a buffer manager 37, an interface 38, a flash memory 39, a CPU 40 and a RAM 41.
  • the connection lines in FIG. 1 show typical flows of signals and information, and do not represent all the connection relationships of each block.
  • an information recording medium conforming to the DVD + R standard is used for the optical disc 15 as an example.
  • a group (G) is formed as a spiral guide groove.
  • a convex portion is referred to as a groove 0 and a concave portion is referred to as a land (L) when viewed from a laser beam incident direction.
  • the group G is a track for recording information, and data is recorded in the groove G.
  • Group G is meandering (wobbling) as shown in Fig. 2 as an example.
  • the meandering shape of the truck is determined by the ADIP unit and the carrier.
  • the AD IP unit contains various information.
  • the carrier wave is used to generate a reference signal for recording and a timing signal for phase demodulation.
  • a basic unit composed of a carrier and an ADIP unit is referred to as an information frame.
  • the carrier wave portion in the information frame is called a carrier wave part.
  • the AD IP unit in the data zone, in which data is recorded has an area containing synchronization information (hereinafter referred to as “synchronization information section”) and an area containing address information (hereinafter “AD IP information”). Department).
  • synchronization information section an area containing synchronization information
  • AD IP information an area containing address information
  • the wobbled numbers 0 to 3 are the synchronization information section
  • the wobbled numbers 4 to 7 are the ADIP information section. That is, the size of the synchronization information section is 4 wobbles, and the size of the ADIP information section is 4 wobbles.
  • PSK Phase Shift Keying
  • the AD IP information section represents 1-bit data in 4 bits.
  • the data is When it is “0”, as shown in FIG. 4 (A), the two front wobbles have the same phase as the carrier wave part, and the two rear wobbles have the opposite phase to the carrier wave part.
  • the data is “1”, as shown in FIG. 4 (B), the two front wobbles have the opposite phase to the carrier part, and the rear two wobbles have the same phase as the carrier part.
  • 51-bit data is required to obtain address data.
  • the synchronization information section has word sync information, that is, 4 bits. All are in opposite phase to the carrier. Also, when data is stored in the AD IP information section, as shown in FIG. 5 (B), bit sync information, that is, the first wobble is set to be out of phase with the carrier wave section, and the remaining The three wobble signals have the same phase as the carrier wave part. Therefore, as shown in FIG. 6, one address data is obtained from 52 information frames.
  • the optical pickup device 23 is a device for irradiating the recording surface of the optical disk 15 on which the track is formed with laser light and receiving reflected light from the recording surface.
  • the optical pickup device 23 includes, as an example, a light source unit 51, a collimating lens 52, a beam splitter 54, an objective lens 60, a detection lens 58, a photodetector PD, as shown in FIG. And a drive system (focusing actuator, tracking actuator, and seek motor (all not shown)).
  • the light source unit 51 is configured to include a semiconductor laser LD as a light source that emits laser light having a wavelength of 660 nm.
  • the maximum intensity emission direction of the laser beam emitted from the light source unit 51 is defined as the + X direction.
  • the collimating lens 52 is arranged on the + X side of the light source unit 51, and makes the light beam emitted from the light source unit 51 substantially parallel light.
  • the beam splitter 54 is disposed on the + X side of the collimating lens 52, and transmits the light beam that has been made substantially collimated by the collimating lens 52 as it is. Further, the beam splitter 54 branches a light beam (return light beam) reflected by the recording surface of the optical disk 15 and incident via the objective lens 60 in the 1Z direction.
  • the objective lens 60 is located on the + X side of the beam splitter 54, The light beam transmitted through the ritter 54 is focused on the recording surface of the optical disk 15.
  • the detection lens 58 is disposed on one Z side of the beam splitter 54, and focuses the return light beam branched in the 1Z direction by the beam splitter 54 on the light receiving surface of the light receiver PD.
  • the photodetector PD is configured to include a plurality of photodetectors, and outputs a signal including sample signal information, reproduction data information, focus error information, track error information, and the like to the reproduction signal processing circuit 28.
  • the focusing actuator (not shown) is an actuator for slightly driving the objective lens 60 in the focus direction (here, the X-axis direction) which is the optical axis direction of the objective lens 60.
  • the tracking actuator (not shown) is an actuator for slightly driving the objective lens 60 in a tracking direction (here, the Z-axis direction) which is a direction orthogonal to the tangential direction of the track.
  • the seek motor (not shown) is a motor for driving the optical pickup device itself in the sledge direction (here, the Z-axis direction).
  • the reproduction signal processing circuit 28 includes an IZV amplifier 28a, a support signal detection circuit 28b, a cobble signal detection circuit 28c, an RF signal detection circuit 28d, and a decoder. 28 e, a clock signal generation circuit 28 f, a demodulation signal generation circuit 28 g as a modulation wave demodulation circuit, an address decoding circuit 28 h, and an adjustment circuit 28 i. Note that the arrows in FIG. 8 indicate typical flows of signals and information, and do not indicate all connection relationships between blocks.
  • the I / V amplifier 28a converts the current signal from the photodetector PD into a voltage signal and amplifies it with a predetermined gain.
  • the servo signal detection circuit 28b detects a servo signal (such as a focus error signal and a track error signal) based on the output signal of the IZV amplifier 28a. The servo signal detected here is output to the servo controller 33.
  • the wobble signal detection circuit 28c detects a wobble signal (Swb) based on the output signal of the I / V amplifier 28a.
  • the double signal Swb detected here is output to the clock signal generation circuit 28 f and the demodulation signal generation circuit 28 g.
  • the RF signal detection circuit 28d detects an RF signal (referred to as Srf) based on the output signal of the I / V amplifier 28a. R detected here The F signal Srf is output to the decoder 28e.
  • the decoder 28 e performs decoding processing, error detection processing, and the like on the RF signal Srf, performs error correction processing when an error is detected, and transmits the reproduced data to the buffer RAM 34 via the buffer manager 37 via the buffer manager 37.
  • the RF signal contains address data, and the decoder 28'e outputs address data extracted from the RF signal to the CPU 40.
  • the clock signal generation circuit 28f generates a reference clock signal (Wck) and a timing clock signal (Stim) based on the wobble signal Swb.
  • the clock signal generation circuit 28f includes a band-pass filter (BPF) circuit fl as a bandpass filter and a PLL (Phase Locked Loop) circuit f2 as a signal generation circuit, as shown in FIG. 9 as an example. ing.
  • This band-pass filter circuit f1 extracts a carrier component from the wobble signal Swb.
  • the center frequency of the band-pass filter circuit f1 is set by the CPU 40.
  • the 1 ⁇ circuit 2 generates a reference clock signal Wck and a timing clock signal Stim synchronized with the output signal of the bandpass filter circuit f1.
  • the generated reference clock signal Wck is output to the encoder 25, and the timing clock signal Stim is output to the adjustment circuit 28i.
  • the cycle of the reference clock signal Wck is 1/32 of the cycle of the wobble signal Swb.
  • the cycle of the timing feedback signal S tim is the same as that of the sample signal S wb.
  • the adjusting circuit 28i has a center frequency adjusting circuit i1 and a phase adjusting circuit i2 as shown in FIG. 9 as an example.
  • the center frequency adjustment circuit i1 adjusts the center frequency of the band-pass filter circuit f1 according to the frequency adjustment signal from the CPU 40.
  • the phase adjustment circuit i 2 adjusts the phase of the timing control signal Stim according to the phase adjustment signal from the CPU 40.
  • the timing clock signal Stim whose phase has been adjusted is output to the demodulation signal generation circuit 28g as an adjusted timing feedback signal Stim '.
  • the demodulated signal generation circuit 28g generates a demodulated signal by performing phase demodulation on the sampled signal Swb in synchronization with the adjustment timing clock signal Stim '.
  • the demodulated signal generated here is output to the address decoding circuit 28h.
  • the demodulated signal generation circuit As an example, as shown in Fig. 9, 28 g is a high-pass filter (HPF) g1, a low-pass filter (LPF) g2, a multiplier g3, an integrator g4, a sample-and-hold circuit (SZH circuit) g5, It comprises a control signal generation circuit g6, a low band detection circuit g7, a sine wave generation circuit g8, and the like.
  • HPF high-pass filter
  • LPF low-pass filter
  • SZH circuit sample-and-hold circuit
  • the high-pass filter g1 almost removes low-frequency noise included in the wobble signal Swb. Then, the low-pass filter g2 almost eliminates high-frequency noise included in the output signal of the high-pass filter gl. Therefore, the output signal Sg2 of the low-pass filter circuit g2 is a signal from which the low-frequency noise and the high-frequency noise included in the cobble signal Swb have been substantially removed (see signal Sg2 in FIG. 10).
  • Sine wave generation circuit g 8 is 'based on the adjustment timing clock signal Stim' adjustment timing clock signal Stim that generates a sine wave signal S g 8 having the same frequency (see signal Sg8 of Figure 10). The sine wave signal Sg8 generated here is output to the multiplier g3 and the control signal generation circuit g6.
  • the multiplier g3 multiplies the output signal Sg2 of the low-pass filter g2 by the sine wave signal Sg8.
  • the output signal Sg3 of the multiplier g3 becomes a positive signal when the signals Sg2 and Sg8 are in phase, and becomes a negative signal when the signals Sg2 and Sg8 are out of phase (see FIG. 10). See signal Sg 3 ).
  • Multiplication result of the multiplier g 3 is output as the signal Sg 3 to the integration circuit g 4 and the low-frequency detecting circuit g 7.
  • Control signal generation circuit g 6 based on the sine wave signal S g 8, generates a sampling signal Ssh instructing sampling the reset signal Srst and the sample and hold circuit g 5 instructs the reset to the integration circuit g 4.
  • a pulse signal synchronized with the start timing in one cycle of the sine wave is output as the reset signal Srst (see signal Srst in FIG. 10). Since the sampling signal Ssh needs to be sampled before the integration circuit g4 is reset, a pulse signal whose rising edge is slightly earlier than the reset signal Srst is output (see the signal Ssh in FIG. 10).
  • the reset signal Srst generated here is output to the integration circuit g4, and the sampling signal Ssh is output to the sample hold circuit g5.
  • the integrating circuit g4 is reset at the rising timing of the reset signal Srst from the control signal generating circuit g6, and integrates the output signal Sg3 of the multiplier c24 every cycle of the sine wave signal Sg8 (see FIG. 1). 0 signal S g 4).
  • Signal S g4 from the integrator g 4 is outputted to the sample hold circuit g 5.
  • the sample-and-hold circuit g5 performs sampling on the output signal Sg4 of the integration circuit g4 in synchronization with the sampling signal Ssh from the control signal generation circuit g6.
  • the signal Sg4 is sampled and held at the rising timing of the sampling signal Ssh (see signal Sdm in FIG. 10).
  • the signal from the sample hold circuit g5 is output to the address decoding circuit 28h and the CPU 40 as a demodulated signal Sdm.
  • the low band detection circuit g7 detects a low level region in the output signal Sg3 of the multiplier g3 (see the signal Sg7 in FIG. 10).
  • the signal Sg7 from the low band detection circuit g7 is output to the address decoding circuit 28h.
  • FIG. 21 is a circuit diagram showing another configuration example of the circuit of FIG.
  • circuit elements and the like having the same reference numerals as in FIG. 9 are the same as those described in FIG.
  • the difference between the circuit shown in Fig. 21 and the circuit shown in Fig. 9 is that first, the sine wave generation circuit g8 generates the sine wave signal Sg8 from the adjusted timing clock signal Stim ', and the adjusted timing clock signal Stim'
  • the cosine wave generation circuit g 8 ′ also generates a cosine wave signal Sg 8 ′.
  • the cosine wave signal Sg is a signal having the same frequency and a different phase as the sine wave signal Sg8. In this example, both are 90. The phases are different.
  • the switch S can selectively switch between the sine wave signal Sg8 and the cosine wave signal Sg8 ′ and output the signal to the multiplier g3.
  • the switching of the switch S is performed by a control signal output from the CPU 40.
  • the phase adjustment circuit i2 adjusts the phase of the adjustment timing clock signal Stim 'generated by the control signal output from the CPU 40.
  • This adjustment sine-wave signal S g 8 and the phase of the cosine wave signal Sg8 ' is also adjusted. That is, the phase force S ( ⁇ + ⁇ ) of the sine wave signal Sg8. Then, the phase of the cosine wave signal Sg8 'is (0 + 0; +90). It becomes.
  • phase adjustment A first signal generation circuit is realized by the path i 2 and the sine wave generation circuit g 8
  • a sine wave signal S g 8 is generated as a first clock signal
  • a phase adjustment circuit i 2 and a cosine wave generation circuit g 8 This realizes a second signal generation circuit, and generates a cosine wave signal Sg8 ′ as a second clock signal.
  • FIG. 22 is a flowchart of the process executed by the CPU 40 using the circuit having the configuration as shown in FIG.
  • the CPU 40 outputs a signal from the CPU 40 to the switch S at a predetermined timing, and switches the signal input to the multiplier g3 from the sine wave signal Sg8 to the cosine wave signal Sg8 '(step S1).
  • the signal Sdm input to the CPU 40 is almost 0 (a value close to 0).
  • the CPU 40 determines that the phase is not out of phase (determination means) (N in step S2), and instructs the switch S to switch from the cosine wave signal Sg to the sine wave signal Sg8 (step S3).
  • each signal is shown in Figure 24.
  • the signal Sdm input to the CPU 40 has a large value as compared with the case of FIG.
  • CPU 40 outputs a phase adjustment signal to the phase adjustment HI path i 2, so as to eliminate the phase shift between the output signal Sg2 output signal S g 8 (so that the state of FIG. 23 Adjustment (Adjustment means) (Step S4). That is, adjust the value of "" described above.
  • the CPU 40 instructs the switch S to switch the output from the cosine wave signal Sg to the sine wave signal Sg8 (step S5).
  • the CPU 40 can uniquely determine whether the phase should be adjusted to be delayed or advanced in accordance with the sign (+, —), and the phase of the phase adjustment circuit i 2 can be determined. Adjustments can be made in a short time.
  • the address decoding circuit 28 h Based on the output signal S g7 of the low-band detection circuit g 7, the address decoding circuit 28 h outputs a portion corresponding to the synchronization information portion of the demodulated signal S dm (hereinafter referred to as “synchronization information signal” for convenience). ) To generate a synchronization detection signal (see Fig. 11).
  • This synchronizing signal has a signal level from 0 (low level) to 1 (high level) or 0 (low level) corresponding to the zero-cross position when the output signal S g7 of the low-frequency detection circuit g 7 changes from the + level to one level. Changes from 1 to 0.
  • the address decoding circuit 28h When the address decoding circuit 28h detects the synchronization information signal, the address decoding circuit 28h determines whether the synchronization information stored in the synchronization information signal is the code synchronization information or the bit synchronization information, and performs bit synchronization. If it is information, a part corresponding to the AD IP information part (hereinafter also referred to as “AD IP information signal” for convenience) is extracted. Further, the address decoding circuit 28h decodes the address data from each ADIP information signal when the extracted ADIP information signal reaches a predetermined amount (here, 51 bits). The address data decoded here is output to the CPU 40 as an end address signal Sad.
  • a predetermined amount here, 51 bits
  • the servo controller 33 generates a focus control signal for correcting the focus shift based on the focus error signal from the servo signal detection circuit 28b, and detects the track shift based on the track error signal.
  • a tracking control signal for correction is generated.
  • Each control signal generated here is output to the motor driver 27 when the servo is on, and is not output when the servo is off.
  • Servo-on and servo-off are set by CPU40.
  • the motor driver 27 outputs a driving signal of the focusing actuator to the optical pickup device 23 based on the focus control signal, and outputs a driving signal of the tracking actuator based on the tracking control signal. Is output to the optical pickup device 23. That is, tracking control and focus control are performed by the servo signal detection circuit 28 b, the servo controller 33, and the motor driver 27.
  • the motor driver 27 outputs drive signals for the spindle motor 22 and the seek motor based on the control signal from the CPU 40.
  • the buffer RAM 34 temporarily stores data to be recorded on the optical disk 15 (recording data) and data reproduced from the optical disk 15 (reproduced data), and a variable area for storing various program variables. And
  • the buffer manager 37 manages input and output of data to and from the buffer RAM 34. Then, the CPU 40 is notified when the amount of data accumulated in the buffer area of the buffer RAM 34 becomes a predetermined amount.
  • the encoder 25 extracts the recording data stored in the buffer RAM 34 via the buffer manager 37 based on the instruction of the CPU 40, modulates the data and adds an error correction code, and outputs a write signal to the optical disk 15. Generate.
  • the write signal generated here is output to the laser control circuit 24 together with the reference clock signal Wck.
  • the laser control circuit 24 controls the power of the laser light applied to the optical disc 15. For example, at the time of recording, a drive signal for the semiconductor laser LD is generated based on the recording conditions, the emission characteristics of the semiconductor laser LD, the write signal from the encoder 25, the reference clock signal Wck, and the like.
  • the interface 38 is a two-way communication interface with the host, and conforms to the ATAPI (AT Attachment Packet Interface) standard as an example.
  • the flash memory 39 has a program area and a data area.
  • the program area stores a program described by a code that can be decoded by the CPU 40.
  • the data area includes information on the emission characteristics of the semiconductor laser LD, information on the seek operation of the optical pickup device 23 (hereinafter also referred to as "seek information"), recording conditions, and the center of the band-pass filter circuit f1 for each linear velocity. Frequency etc. are stored.
  • the CPU 40 controls the operations of the above-described units according to the programs stored in the program area of the flash memory 39, and stores data necessary for the control in the variable area of the buffer RAM 34 and the RAM 41.
  • the CPU 40 is provided with an A / D converter and a D / A converter (not shown), and an analog signal is input to the CPU 40 via the AZD converter. Also, -Signals from CPU 40 are output to analog circuits via D / A converters.
  • the optimum of the center frequency of the band-pass filter circuit f1 is performed in at least one of the manufacturing process, the adjusting process, and the inspection process of the optical disc device 20 configured as described above.
  • optical phase adjustment amount also referred to as “optimal phase adjustment amount”
  • a process of acquiring an optimal adjustment amount of the timing clock signal Stim hereinafter, also referred to as “optimal phase adjustment amount”.
  • the amount acquisition process will be described with reference to FIGS.
  • the flowchart of FIG. 12 corresponds to a series of processing algorithms executed by the CPU 40.
  • the head address of the program corresponding to the flowchart of FIG. 12 is set in the program counter of the CPU 40, and the optimum adjustment amount acquisition processing starts.
  • the optical disc device 20 can perform recording and reproduction at various linear velocities.
  • a reference linear velocity (1.2 to 1.4 msec) is set as an initial linear velocity.
  • the center frequency corresponding to the set linear velocity is set in the bandpass filter circuit f1 with reference to the data area of the flash memory 39.
  • a preset initial value is set to the frequency adjustment amount (referred to as F), and a frequency adjustment signal including the information of the frequency adjustment amount F is output to the center frequency adjustment circuit i1. I do.
  • the center frequency of the bandpass filter circuit f 1 is adjusted according to the value of the frequency adjustment amount F.
  • the amplitude of the output signal of the band-pass filter circuit f1 is obtained. Then, the obtained result is stored in RAM 41 in association with the value of the frequency adjustment amount F at that time.
  • step 409 it is determined whether or not the value of the loop counter nf is equal to or greater than a preset value Nf ( ⁇ 2).
  • Nf a preset value
  • step 411 after adding the variation, F set in advance to the frequency adjustment amount F to update the value of the frequency adjustment amount F, the information of the updated frequency adjustment amount F is included.
  • the frequency adjustment signal is output to the center frequency adjustment circuit i1.
  • the center frequency of the bandpass filter circuit f1 is adjusted according to the updated value of the frequency adjustment amount F.
  • 1 is added to the loop counter nf. Then, the process returns to step 407.
  • steps 407 ⁇ 409 ⁇ 411 is repeated until the judgment in step 409 is affirmed.
  • step 409 When the value of the loop counter nf becomes equal to or greater than Nf, the determination in step 409 is affirmed, and the flow shifts to step 413.
  • the maximum value of the amplitude (maximum amplitude) is obtained from the multiple acquisition results of the amplitude stored in RAM 41, and the value of the frequency adjustment amount F corresponding to the maximum amplitude (Fx ) Is extracted as the optimal frequency adjustment amount (see Fig. 13).
  • the value Fx is stored in the data area of the flash memory 39 in association with the linear velocity at that time.
  • a preset initial value is set as a phase adjustment amount (P), and a phase adjustment signal including information on the phase adjustment amount P is output to the phase adjustment circuit i2.
  • the phase of the timing clock signal S tim is adjusted by the phase adjustment circuit i 2 according to the value of the phase adjustment amount P.
  • the output signal of the sample and hold circuit g5 that is, the absolute value of the signal level of the demodulated signal Sdm is obtained. Then, the obtained result is stored in RAM 41 in association with the value of the phase adjustment amount P at that time.
  • step 423 after adding a preset variation ⁇ ⁇ ⁇ ⁇ to the phase adjustment amount P to update the value of the phase adjustment amount P, the information of the updated phase adjustment amount P is included.
  • the phase adjustment signal is output to the phase adjustment circuit i1.
  • the phase of the timing feedback signal S tim is adjusted by the phase adjustment circuit i 2 according to the updated value of the phase adjustment amount P.
  • steps 4 19 ⁇ 4 2 1 ⁇ 4 2 3 is repeated until the judgment in step 4 21 is affirmed.
  • step 421 When the value of the loop counter np becomes equal to or more than Np, the determination in step 421 is affirmed, and the flow shifts to step 425. .
  • the maximum value of the absolute value is obtained from the plurality of acquisition results of the absolute value stored in RAM41, and the value of the phase adjustment amount P (Px) corresponding to the maximum value is determined. Extract and make the optimal phase adjustment amount.
  • the value Px is stored in the data area of the flash memory 39 in association with the linear velocity at that time.
  • next step 429 it is determined whether there is an unset linear velocity. If there is an unset linear velocity, the determination here is affirmed and the flow shifts to step 431. In this step 431, the next speed is set. Then, the process returns to the above step 403.
  • step 429 determines whether there is no unset linear velocity in step 429. If there is no unset linear velocity in step 429, the determination in step 429 is denied, and the optimal strike amount acquisition processing ends.
  • FIG. 14 corresponds to a series of processing algorithms executed by the CPU 40.
  • the start address of the program corresponding to the flowchart in FIG. And the recording process starts.
  • the linear velocity is not changed during the recording process.
  • the rotation of the spindle motor 22 is controlled based on the linear velocity corresponding to the recording velocity (hereinafter also referred to as “recording linear velocity” for convenience).
  • the control signal is generated and output to the motor driver 27, and the reproduction signal processing circuit 28 is notified that the recording request command has been received from the host. It also instructs the buffer manager 37 to store the data (recording data) received from the host in the buffer RAM 34.
  • the center frequency of the band-pass filter circuit # 1 corresponding to the above recording linear velocity is extracted from the data area of the flash memory 39, and set to the band-pass filter circuit f1.
  • the optimum frequency adjustment amount corresponding to the recording and recording speed is extracted from the data area of the flash memory 39, and the frequency adjustment signal including the information of the optimum frequency adjustment amount is sent to the center frequency adjustment circuit. Output to i1. Thereby, the center frequency of the bandpass filter circuit f1 is adjusted according to the optimum frequency adjustment amount.
  • the optimum phase adjustment amount corresponding to the recording linear velocity is extracted from the data area of the flash memory 39, and the phase adjustment signal including the information of the optimum phase adjustment amount is sent to the phase adjustment circuit i2. Output.
  • the phase of the timing feedback signal S tim is adjusted by the phase adjustment circuit i 2 according to the optimum phase adjustment amount.
  • a servo-on is set to the servo controller 33.
  • an optimum recording power is obtained by performing OPC (Optimum Power Control) based on the recording speed. That is, while changing the recording power in a stepwise manner, test-write predetermined data in a test-write area called a PCA (Power Calibration Area), and then sequentially reproduce the data. For example, an asymmetry detected from an RF signal is obtained. The case where the bird's value substantially matches the target value obtained in advance through experiments or the like is determined to be the highest recording quality, and the recording power at that time is determined as the optimum recording power.
  • OPC Optimum Power Control
  • the current address is obtained based on the address signal Sad from the address decoding circuit 28h.
  • the difference (address difference) between the current address and the target address extracted from the recording request command is calculated.
  • step 517 it is determined whether a seek is necessary based on the address difference.
  • a predetermined threshold value stored in the flash memory 39 is referred to as one of the seek information. If the address difference exceeds the threshold value, the determination here is affirmed and the process proceeds to step 5 19. I do.
  • step 519 a seek motor control signal corresponding to the address difference is output to the motor driver 27.
  • the seek motor is driven, and the seek operation is performed. Then, the process returns to step 5 13.
  • step 517 If the address difference does not exceed the threshold value in step 517, the determination in step 517 is denied, and the process shifts to step 521.
  • step 521 it is determined whether or not the current address matches the target address. If the current address does not match the target address, the determination here is denied, and the process proceeds to step 523.
  • step 523 the current address is obtained based on the address signal Sad from the address decoding circuit 28h. Then, the process returns to step 5221.
  • the processing of steps 521, 523 is repeatedly performed until the determination in step 521 is affirmed.
  • step 521 If the current address matches the target address, the determination in step 521 is affirmed, and the process proceeds to step 52-5.
  • step 5 writing to the encoder 25 is permitted.
  • the recording data is written to the optical disk 15 via the encoder 25, the laser control circuit 24, and the optical pickup device 23.
  • a predetermined end process is performed, and then the recording process ends.
  • the flowchart of FIG. 15 corresponds to a series of processing algorithms executed by the CPU 40.
  • the flowchart of FIG. 15 corresponds to the flowchart of FIG.
  • the start address of the program to be executed is set in the program counter of the CPU 40, and the reproduction process starts.
  • a control signal for controlling the rotation of the spindle motor 22 is generated based on the linear velocity corresponding to the reproduction velocity (hereinafter also referred to as “reproduction linear velocity” for convenience), and the motor driver 27, and notifies the reproduction signal processing circuit 28 that a playback request command has been received from the host.
  • step 703 when it is confirmed that the optical disk 15 is rotating at the reproduction linear velocity, servo-on is set to the servo controller 33.
  • tracking control and focus control are performed as described above. Note that the tracking control and the focus control are performed at any time until the reproduction processing ends.
  • the track address data is output from the decoder 28 e to the CPU 40 at any time based on the RF signal.
  • the current address is obtained based on the address data from the decoder 28e.
  • the difference (address difference) between the current address and the target address extracted from the reproduction request command is calculated.
  • step 709 it is determined whether or not a seek is necessary, in the same manner as in step 517. If a seek is necessary, the judgment here is affirmative, and the flow shifts to step 711.
  • step 711 a seek motor control signal corresponding to the address difference is output to the motor driver 27. Then, the process returns to step 705.
  • step 709 determines whether seek is necessary. If it is determined in step 709 that seek is not necessary, the determination here is denied, and the flow shifts to step 713.
  • step 713 it is determined whether or not the current address matches the target address. If the current address does not match the target address, the determination here is denied, and the routine goes to step 715.
  • step 721 the current address is obtained based on the address data from the decoder 28e. Then, the process returns to step 7 13.
  • step 713 If the current address matches the target address, the determination in step 713 is affirmed, and the flow shifts to step 717.
  • step 717 reading is instructed to the reproduction signal processing circuit 28.
  • reproduced data is obtained by the reproduced signal processing circuit 28 and stored in the buffer RAM 34.
  • This reproduced data is transferred to the host via the buffer manager 37 and the interface 38 in sector units.
  • the cobble signal demodulation circuit 28 f, the adjustment circuit 28 i, and the demodulation signal generation circuit 28 g perform demodulation of the cobble signal.
  • a circuit has been implemented.
  • the flash memory 39 realizes a phase adjustment memory and a frequency adjustment memory.
  • a data recording unit is realized by the optical pickup device 23, the CPU 40, and a program executed by the CPU 40. Further, the CPU 40 and a program executed by the CPU 40 implement a phase adjustment signal generation unit and a frequency adjustment signal generation unit.
  • the present invention is not limited to this. That is, the above-described embodiment is merely an example, and at least a part of each unit realized by the processing according to the program by the CPU 40 may be configured by hardware, or may be entirely configured by hardware. It may be configured by wear.
  • the center frequency of the band-pass filter circuit f1 in the clock signal generation circuit 28f is adjusted by the center frequency adjustment circuit i1 to rotate the optical disc.
  • the amplitude is adjusted so that the amplitude of the output signal of the pan-pass filter circuit f1 is maximized.
  • the timing of PLL circuit ⁇ 2 is Therefore, the demodulation clock signal can be generated with high accuracy, and as a result, it is possible to improve the demodulation accuracy of the phase modulation wave part included in the wobble signal Swb. Further, the PLL circuit f2 can accurately generate the reference clock signal.
  • nonpass filter circuit f1 can be configured with general-purpose components, component costs can be reduced. Furthermore, since the deviation tolerance of the filter characteristic from the design value in the band-pass filter circuit f1 can be increased, the adjustment process can be simplified.
  • the phase of the timing clock signal Stim generated by the PLL circuit f2 is determined by the phase adjustment circuit i2 according to the linear velocity of the rotation of the optical disc, and the level of the signal output from the demodulation signal generation circuit 28g. It is adjusted so that the absolute value becomes maximum. Thereby, for example, even if the recording speed is increased, the output signal of the multiplier g3 can be prevented from deteriorating, and the synchronization information can be accurately detected. As a result, the ADIP information section can be accurately demodulated. That is, address information can be obtained with high accuracy.
  • the reference clock signal is generated with high accuracy and the address data is obtained with high accuracy, it is possible to perform recording with excellent recording quality.
  • the amplitude of the output signal of the bandpass filter circuit f1 is obtained by the CPU 40.
  • the present invention is not limited to this.
  • An amplitude detection circuit i3 for detecting the amplitude of the output signal of the filter circuit f1 may be provided in the adjustment circuit 28i. The detection result of this amplitude detection circuit i 3 is output to CPU 40.
  • the case where the frequency adjustment value when the amplitude of the output signal of the band-pass filter circuit f1 is maximized is set as the optimum frequency adjustment value is not limited thereto.
  • the frequency adjustment value when the jitter of the output signal of the filter circuit f1 is minimized may be set as the optimum frequency adjustment value.
  • a jitter detection circuit i4 for detecting the jitter of the output signal of the bandpass filter circuit f1 is provided in the adjustment circuit 28i, and the jitter detection circuit The detection result at i 4 may be output to CPU 40.
  • the band-pass filter circuit f1 instead of acquiring the amplitude of the output signal of the band-pass filter circuit f1, the band-pass filter circuit f1 is connected via the jitter detection circuit i4. The jitter of the output signal is obtained.
  • step 13 the minimum value of jitter is determined from the multiple acquisition results of jitter stored in the RAM 41, and the value of the frequency adjustment amount F corresponding to the minimum value is extracted (see Fig. 18). This is the frequency adjustment amount.
  • the force S described in the case where the optimum frequency adjustment value is obtained based on the result of actually measuring the amplitude of the output signal of the pan-pass filter circuit f 1 is not limited thereto.
  • the optimum frequency adjustment value may be obtained by using.
  • the case where the phase adjustment amount when the absolute value of the signal level of the demodulated signal S dm becomes the maximum is set as the optimal phase adjustment amount is not limited to this.
  • FIG. As shown, the phase difference between the output signal S g8 of the sine wave generation circuit g 8 and the output signal S g2 of the low-pass filter g 2 is detected, and the phase adjustment amount when the phase difference becomes almost zero May be set as the optimal phase adjustment amount.
  • the present invention is not limited to this.
  • the adjustment value may be obtained.
  • the case where the optimum adjustment amount acquisition processing is performed in at least one of the manufacturing process, the adjustment process, and the inspection process of the optical disc device 20 has been described.
  • the present invention is not limited to this. For example, it may be performed in response to a request from the host.
  • the present invention is not limited to this. You may acquire only one.
  • the center frequency, the optimal frequency adjustment amount, and the optimal phase adjustment amount are set in accordance with the new linear velocity.
  • the optimum frequency adjustment amount corresponding to the designated linear velocity is not stored in the data area of the flash memory 39, the different linear velocity stored in the data area of the flash memory 39 is used.
  • a predetermined calculation such as an approximation calculation or a trapping calculation may be performed with reference to the optimum frequency adjustment amount corresponding to the above to estimate the optimum frequency adjustment amount at the specified linear velocity.
  • the optimal phase adjustment amount corresponding to the specified linear velocity is not stored in the data area of the flash memory 39
  • the different linear velocity stored in the data area of the flash memory 39 is used.
  • a predetermined calculation such as an approximation calculation or an interpolation calculation may be performed with reference to the optimum phase adjustment amount corresponding to the above, and the optimum phase adjustment amount at the designated linear velocity may be estimated.
  • the present invention is not limited to this.
  • a memory i5 storing the relationship is provided in the adjustment circuit 28i, and the center frequency adjustment circuit i1 stores a corresponding optimal frequency adjustment amount in the memory i5 based on the linear velocity information from the CPU 40. May be extracted from
  • the relationship between the optimal phase adjustment amount and the linear velocity is stored in the memory i5, and the phase adjustment circuit i2 stores the corresponding optimal phase adjustment amount based on the linear velocity information from the CPU 40 in the memory i5. It may be extracted from i5.
  • the frequency adjustment amount when the optimum frequency adjustment amount does not change so much with the linear velocity, the frequency adjustment amount may be a fixed value in the center frequency adjustment circuit i1.
  • the phase adjustment amount in the phase adjustment circuit i 2 may be a fixed value.
  • the phase adjustment circuit i 2 when the signal delay amount in the peak signal generation circuit 28 f is small, the phase adjustment circuit i 2 does not need to adjust the phase of the timing clock signal S tim. good. In this case, the phase adjustment circuit i 2 may not be provided.
  • the optimal frequency adjustment amount and the optimal phase adjustment amount are set for each linear velocity.
  • a temperature sensor is provided near the optical pickup device 23, and at least one of the optimum frequency adjustment amount and the optimum phase adjustment amount is obtained for each temperature. Is also good.
  • the optical disc 15 complies with the DVD + R standard has been described.
  • the present invention is not limited to this, and may be, for example, DV D + RW.
  • an optical disk device capable of recording and reproducing data has been described as an optical disk device.
  • the present invention is not limited to this, and at least one of data recording, reproducing, and erasing is capable of recording data. Good.
  • the optical pickup device 23 includes one semiconductor laser.
  • the present invention is not limited to this.
  • a plurality of semiconductor lasers that emit light beams having different wavelengths may be provided.
  • at least one of a semiconductor laser emitting a light beam having a wavelength of about 405 nm, a semiconductor laser emitting a light beam having a wavelength of about 660 nm, and a semiconductor laser emitting a light beam having a wavelength of about 780 nm is used. May be included.
  • the optical disk device may be an optical disk device that supports a plurality of types of optical disks conforming to different standards.
  • the interface 38 conforms to the ATAP I standard has been described.
  • AT A AT Attachment
  • SCS I Small Computer System Interface
  • USB Universal Serial Bus
  • USB 2.0 USB 2.0
  • IEEE 1394 IEEE 1394
  • IEEE 802.3 Serial ATA
  • Serial ATAP I USB 2.0

Landscapes

  • Optical Recording Or Reproduction (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

本発明は、トラックが蛇行して形成された光ディスクの記録面からの反射光に基づいて取得され、所定の基本周波数を有する搬送波部と所定の情報が付加された位相変調波部とを含むウォブル信号を位相復調するウォブル信号復調回路であって、前記基本周波数近傍の中心周波数を有し、前記ウォブル信号から前記搬送波部の信号を抽出するバンドパスフィルタと、前記バンドパスフィルタの中心周波数を前記光ディスクの回転の線速度に応じた周波数調整信号に基づいて調整する周波数調整回路と、前記抽出された搬送波部の信号からクロック信号を生成する信号生成回路と、前記クロック信号に同期して前記ウォブル信号における前記位相変調波部を位相復調する変調波復調回路と、を備えるように構成されている。

Description

明 細 書
ゥォブル信号復調回路及ぴ光デイスク装置 技術分野
本発明は、 ゥォブル信号復調回路及ぴ光ディスク装置に係り、 さらに詳しく は、 光ディスクから得られるゥォブル信号を位相復調するゥォブル信号復調回 路及び該ゥォブル信号復調回路を備える光ディスク装置に関する。 背景技術
近年、 デジタル技術の進歩及びデータ圧縮技術の向上に伴い、 音楽、 映画、 写真及びコンピュータソフトなどのユーザデータを記録するための媒体として、 C D (Compact Disc)や、 C Dの約 7倍相当のデータを C Dと同じ直径のディ スクに記録可能とした DVD (Digital Versatile Disc) などの光ディスクが注 目されるようになり、 その低価格化とともに、 光ディスクをデータ記録の対象 媒体とする光ディスク装置が普及するようになつた。
一般的に、 DVD + R (DVD+Recordable) 等の追記型光ディスクや D V D + RW (DVD+Rewritable) 等の書き換え可能型光ディスクでは、 あらかじ め製造時にトラックを蛇行 （ゥォプリング） させ、 その蛇行形状を変調するこ とにより情報を付加している（例えば、特開平 10— 69646号公報参照）。 例えば DVD + R及ぴ DVD + RW (以下、 便宜上 「DVD+系」 ともいう） では位相変調方式が用いられている。
そこで、 例えば DVD+系に対応した光ディスク装置では、 光ディスクへの アクセスの際に、 光源から出射されトラックで反射した戻り光束から蛇行形状 に対応したゥォブル信号を検出し、 該ゥォブル信号からクロック信号などを生 成するとともに、 該クロック信号に同期してゥォブル信号を位相復調し、 前記 情報を取得している。 DVD+系では、 トラックに付加されている前記情報と して特に重要なものはアドレス情報である。 光ディスク装置では、 ユーザデー タを記録する際に、 了ドレス情報及ぴク口ック信号などに基づいて記録位置の 制御を行なっている。 なお、 ゥォブル信号を位相復調する回路を備えた種々の 装置が提案されている （例えば、 特開 2001— 52446号公報、 特開 20 01-126413号公報、 特開 2002— 208141号公報、 特開 200 3-115174号公報参照） 。 また、 電子カメラや衛星放送受信機において も位相復調は行なわれている （例えば、 特公平 6—19898号公報、 特許第 2893496号公報参照） 。
通常、 ゥォブル信号からァドレス情報を取得するための回路には各種フィル タが用いられている。 これらのフィルタは低コスト化のために汎用部品で構成 されている。 そのため、 フィルタの周波数応答特性にばらつきがあり、 位相復 調された信号の品質にばらつきを生じることとなる。 .今後、 記録速度が高速化 すると、 ノイズ要因が多様ィヒするとともに、 ノイズレベルの許容値が低下し、 位相復調された信号の品質のばらつきに起因して、 ァドレス情報を正しく取得 できない場合が発生することが予想され、 それにより記録品質の低下を招くお それがある。 そこで、 位相復調精度の更なる向上が要求されることとなる。 発明の開示
本発明は、 かかる事情の下になされたもので、 その第 1の目的は、 ゥォブル 信号を精度良く位相復調することができるゥォプル信号復調回路を提供するこ とにある。
また、 本発明の第 2の目的は、 記録品質に優れた記録を行うことができる光 ディスク装置を提供することにある。
上記第 1の目的を達成するために、 ゥォブル信号復調回路を、 トラックが蛇 行して形成された光ディスクの記録面からの反射光に基づいて取得され、 所定 の基本周波数を有する搬送波部と所定の情報が付加された位相変調波部とを含 むゥォブル信号を位相復調するゥォブル信号復調回路であって、 前記基本周波 数近傍の中心周波数を有し、 前記ゥォブル信号から前記搬送波部の信号を抽出 するパンドパスフィルタと、 前記バンドパスフィルタの中心周波数を前記光デ イスクの回転の線速度に応じた周波数調整信号に基づいて調整する周波数調整 回路と、 前記抽出された搬送波部の信号からクロック信号を生成する信号生成 回路と、 前記ク口ック信号に同期して前記ゥォブル信号における前記位相変調 波部を位相復調する変調波復調回路と、を備えるように構成することができる。 これにより、光デイスクの記録面からの反射光に基づいて取得されたゥォブ ル信号は、 搬送波部の基本周波数近傍の中心周波数を有するパンドバスフィル タにより搬送波部の信号が抽出される。 そして、 信号生成回路によりバンドパ スフィルタで抽出された搬送波部からクロック信号が生成され、 このクロック 信号に同期して変調波復調回路により位相変調波部が位相復調される。 ここで は、 バンドパスフィルタの中心周波数は、 周波数調整回路によって光ディスク の回転の線速度に応じすこ周波数調整信号に基づいて調整されているために、 例 えば光ディスクの回転の線速度が大きくなり、 基本周波数が高くなつても、 ノ ンドパスフィルタの出力信号の劣化を防止することができ、 ゥォブル信号に含 まれている搬送波成分を精度良く抽出することが可能となる。 従って、 クロッ ク信号の精度が向上し、 その結果としてゥォブル信号を精度良く位相復調する ことが可能となる。
また、 上記第 1の目的を達成するために、 ゥォプル信号復調回路を、 トラッ クが蛇行して形成された光ディスクの記録面からの反射光に基づいて取得され、 所定の基本周波数を有する搬送波部と所定の情報が付加ざれた位相変調波部と を含むゥォブル信号を位相復調するゥォブル信号復調回路であって、 前記基本 周波数近傍の中心周波数を有し、 前記ゥォブル信号から前記搬送波部の信号を 抽出するパンドパスフィルタと、 前記パンドパスフィルタの中心周波数を前記 光ディスクの回転の線速度に応じた周波数調整信号に基づいて調整する周波数 調整回路と、
前記抽出された搬送波部の信号から第 1のクロック信号を生成する第 1の信 号生成回路と、 前記搬送波部の信号又は第 1のクロック信号から前記第 1のク 口ック信号と周波数は等しいが位相が異なる第 2のクロック信号を生成する第 2の信号生成回路と、 前記複数のクロック信号のいずれかを選択的に出力する スィッチと、 前記選択されたクロック信号に同期して前記ゥォブル信号におけ る前記位相変調波部を位相復調する変調波復調回路と、 を備えるように構成す ることができる。 ' これにより、光ディスクの記録面からの反射光に基づいて取得されたゥォプ ル信号は、 搬送波部の基本周波数近傍の中心周波数を有するバンドパスフィル タにより搬送波部の信号が抽出される。 そして、 第 1の信号生成回路によりパ ンドパスフィルタで抽出された搬送波部から第 1のクロック信号が生成され、 この第 1のクロック信号に同期して変調波復調回路により位相変調波部が位相 復調される。 ここでは、 バンドパスフィ'ルタの中心周波数は、 周波数調整回路 によつて光ディスクの回転の線速度に応じた周波数調整信号に基づいて調整さ れているために、 例えば光ディスクの回転の線速度が大きくなり、 基本周波数 が高くなつてもノ ンドパスフィルタの出力信号の劣化を防止することができ、 ゥォブル信号に含まれている搬送波成分を精度良く抽出することが可能となる。 従って、 第 1のクロック信号の精度が向上し、 その結果としてゥォプル信号を 精度良く位相復調することが可能となる。 また、 周波数は等しいが互いに位相 が異なる第 1及ぴ第 2のクロック信号を用いてそれぞれ得られる位相復調の結 果から、 第 1のクロック信号とゥォブル信号との位相のずれを判定し、 このず れを解消若しくは低減するように第 1のクロック信号の周波数を調整するので、 位相復調の実行に用いるクロック信号 （第 1のクロック信号'） の位相ずれを調 整し、 この点でもゥォプル信号を精度良く位相復調することが可能となる。 上記第 2の目的を達成するために、 光ディスク装置を、 上記第 1の目的を達 成する上記ゥォブル信号復調回路を用レ、て構成することができる。 i これにより、周波数調整信号生成手段で生成ざれた周波数調整信号に基づい てゥォブル信号に含まれている搬送波成分が精度良く抽出され、 ゥォブル信号 の位相変調波部の復調精度が向上する。 そこで、 ゥォブル信号の位相変調波部 に含まれている所定の情報から位置情報を精度良く取得することができる。 従 つて、 データ記録手段により記録開始位置が精度良く決定され、 結果として記 録品質に優れた記録を行うことが可能となる。 図面の簡単な説明
本発明の他の目的、 特徴及び利点は添付の図面を参照しながら、 以下の説明 を読むことにより、 一層明瞭となるであろう。
図 1は、 本発明の一実施形態に係る光ディスク装置の構成を示すプロック図' である。
図 2は、光ディスクにおけるトラックの蛇行形状を説明するための図である。 図 3は、 情報フレームの構成を説明するための図である。
図 4における図 4 (A) 及び図 4 (B ) は、 それぞれ AD I P情報部の蛇行 形状を説明するための図である。
図 5における図 5 (A) 及び図 5 (B ) ほ、 それぞれ同期情報部の蛇行形状 を説明するための図である。
図 6は、 AD I P情報部のデータビットを説明するための図である。
図 7は、図 1における光ピックアップ装置の構成を説明するための図である。 図 8は、 図 1における再生信号処理回路の構成を説明するためのブロック図 である。
図 9は、 図 8のクロック信号生成回路、 調整回路及ぴ復調信号生成回路の構 成をそれぞれ説明するためのプロック図である。
図 1 0は、 図 8の復調信号生成回路の作用を説明するためのタイミングチヤ ートである。
図 1 1は、 図 8のァドレス復号回路の作用を説明するためのタイミングチヤ ートである。
図 1 2は、 最適周波数調整量及び最適位相調整量を線速度毎に取得する処理 を説明するためのフローチヤ一トである。
図 1 3は、 最大振幅を説明するための波形図である。
図 1 4は、 ホストからの記録要求コマンドに応じて行なわれる光ディスク装 置における記録処理を説明するためのフローチヤ一トである。
図 1 5は、 ホストからの再生要求コマンドに応じて行なわれる光ディスク装 置における再生処理を説明するためのフローチャートである。
図 1 6は、 振幅検出回路を有する調整回路を説明するためのブロック図であ る。
図 1 7は、 ジッタ検出回路を有する調整回路を説明するためのブロック図で める。
図 1 8は、 最小ジッタを説明するための図である。 図 1 9は、 図 8における復調信号生成回路の別の構成例を説明するためのブ 口ック図である。
図 2 0は、 メモリを有する調整回路を説明するためのブロック図である。 図 2 1は、 図 8のクロック信号生成回路、 '調整回路及び復調信号生成回路の 他の構成例を説明するためのブロック図である。
図 2 2は、 図 2 1のような構成の回路を用いて C P Uが実行する処理のフロ 一チヤ一トである。
図 2 3は、出力信号 S g2.と出力信号 S g8の位相ずれがない場合の各信号のタ ィミングチヤ一トである。
図 2 4は、出力信号 S g2と出力信号 S g8の位相ずれがある場合の各信号のタ ィミングチヤ一トである。
上記図において用いられている主要な参照符合を以下に説明する。
1 5は光ディスクであり、 2 0は光ディスク装置であり、 2 3は光ピックァ ップ装置（データ記録手段の一部）であり、 2 8 f はクロック信号生成回路（ゥ ォプル信号復調回路の一部） であり、 2 8 gは復調信号生成回路 （変調波復調 回路） であり、 2 8 iは調整回路 （ゥォブル信号復調回路の一部） であり、 3 9はフラッシュメモリ (位相調整用メモリ、 周波数調整用メモリ） であり、 4 0は C P U (データ記録手段の一部であり、 位相調整信号生成手段、 周波数調 整信号生成手段） であり、 f 1はパンドパスフィルタ回路 （バンドパスフィル タ） であり、 f 2は P L L回路 （信号生成回路） であり、 i 1は中心周波数調 整回路 （周波数調整回路） であり、 i 2は位相調整回路であり、 § 8は第1の 信号生成回路であり、 g 8 'は第 2の信号生成回路であり、 Sはスィツチである。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図に基づいて説明する。 図 1には、 本発明の一 実施形態に係る光ディスク装置の概略構成が示されている。
この図 1に示される光ディスク装置 2 0は、 光ディスク 1 5を回転駆動する ためのスピンドルモータ 2 2、 光ピックアップ装置 2 3、 レーザコントロール 回路 2 4、 エンコーダ 2 5、 モータドライバ 2 7、 再生信号処理回路 2 8、 サ ーボコントローラ 3 3、 ノ ッファ RAM 3 4、 バッファマネージャ 3 7、 イン ターフェース 3 8、 フラッシュメモリ 3 9、 C P U 4 0及ぴ RAM 4 1などを 備えている。 なお、 図 1における接続線は、 代表的な信号や情報の流れを示す ものであり、 各ブロックの接続関係の全てを表すものではない。 また、 本実施 形態では、 一例として D VD + Rの規格に準拠した情報記録媒体が光ディスク 1 5に用いられるものとする。
光ディスク 1 5の記録面には、 スパイラル状の案内溝としてのグループ （G とする) が形成されている。 一般に光ディスクでは、 レーザ光の入射方向から みたときに、 凸形状となる部分をグルーブ0、 凹形状となる部分をランド ( L とする） と呼んでいる。 そして、 グループ Gが情報記録用のトラックであり、 グルーブ Gにデータが記録される。 また、 グループ Gは、 一例として図 2に示 されるように、 蛇行 （ゥォブリング） している。
D VD + Rの規格によると、 トラックの蛇行形状は AD I Pユニットと搬送 波によって決定される。 AD I Pユニットには種々の情報が含まれている。 ま た、 搬送波は記録用の基準ク口ック信号や位相復調用のタイミングク口ック信 号などを生成するのに用いられる。 本実施形態では、 搬送波と AD I Pュニッ トとから構成される基本単位を情報フレームと呼ぶこととする。 また、 情報フ レームにおける搬送波の部分を搬送波部と呼ぶこととする。 1つの情報フレー ムの大きさは、 図 3に示されるように、 搬送波の 1周期 （ゥォブル周期ともい う） 分の大きさを 1ゥォブノレとすると、 9 3ゥォブル (ゥォブル番号 Nw = 0 〜9 2 ) である。 そして、 ゥォブル番号 Nw= 0〜7が AD I Pユニット、 ゥ ォプル番号 Nw= 8〜9 2が搬送波部である。 データが記録される領域である データ ·ゾーンにおける AD I Pュニットは、同期情報が含まれている領域（以 下 「同期情報部」 という） とアドレス情報が含まれている領域 （以下 「AD I P情報部」 という） とから構成されている。 そして、 ゥォブル番号 0〜 3が同 期情報部、 ゥォブル番号 4〜7が AD I P情報部である。 すなわち、 同期情報 部の大きさは 4ゥォブル、 AD I P情報部の大きさは 4ゥォブルである。 上記 各情報部はそれぞれ位相変調 ( P S K： Phase Shift Keying) されている。
AD I P情報部は、 4ゥォブノレで 1ビットのデータを表している。 データが 「0」 のときは、 図 4 (A) に示されるように、 前方の 2ゥォブルを搬送波部 と同位相とし、 後方の 2ゥォブルを搬送波部と逆位相とする。 一方、 データが 「1」 のときは、 図 4 (B ) に示されるように、 前方の 2ゥォブルを搬送波部 と逆位相とし、 後方の 2ゥォブルを搬送波部と同位相とする。 なお、 ァドレス ' データを得るには 5 1ビットのデータが必要である。
同期情報部は、 次の情報フレームにおける AD I P情報部にデータの先頭ビ ットが格納されているときには、図 5 (A)に示されるように、ヮード同期（word sync) 情報、 すなわち 4ゥォブル全てを搬送波部と逆位相とする。 また、 AD I P情報部にデータが格納されているときには、図 5 (B )に示されるように、 ビット同期 （bit sync) 情報、 すなわち先頭の 1ゥォブルを搬送波部と逆位相と し、 残りの 3ゥォブルを搬送波部と同位相とする。 従って、 図 6に示されるよ うに、 5 2個の情報フレームから 1つのアドレスデータが得られる。
前記光ピックァップ装置 2 3は、 トラックが形成された光デイスク 1 5の記 録面にレーザ光を照射するとともに、 記録面からの反射光を受光するための装 置である。この光ピックアップ装置 2 3は、一例として図 7に示されるように、 光源ユニット 5 1、 コリメートレンズ 5 2、 ビームスプリ ッタ 5 4、 対物レン ズ 6 0、 検出レンズ 5 8、 受光器 P D、 及ぴ駆動系 (フォーカシングァクチュ エータ、 トラッキングァクチユエータ及びシークモータ （いずれも図示省略）） などを備えている。
光源ュニッ ト 5 1は、 波長が 6 6 0 n mのレーザ光を発光する光源としての 半導体レーザ L Dを含んで構成されている。 なお、 本実施形態では、 光源ュニ ット 5 1から出射されるレーザ光の光束の最大強度出射方向を + X方向とする。 コリメートレンズ 5 2は、 光源ュニット 5 1の + X側に配置され、 光源ュニ ット 5 1から出射された光束を略平行光とする。
ビームスプリッタ 5 4は、 コリメートレンズ 5 2の + X側に配置され、 コリ メートレンズ 5 2で略平行光とされた光束をそのまま透過させる。 また、 ビー ムスプリ ッタ 5 4は、 光ディスク 1 5の記録面で反射され、 前記対物レンズ 6 0を介して入射する光束 （戻り光束） を一 Z方向に分岐する。
対物レンズ 6 0は、 ビームスプリッタ 5 4の + X側に配置され、 ビームスプ リツタ 5 4を透過した光束を光ディスク 1 5の記録面に集光する。
検出レンズ 5 8は、 ビームスプリッタ 5 4の一 Z側に配置され、 ビームスプ リツタ 5 4で一 Z方向に分岐された戻り光束を前記受光器 P Dの受光面に集光 する。 受光器 P Dは複数の受光素子を含んで構成され、 ゥォプル信号情報、 再 生データ情報、 フォーカスエラー情報及びトラックエラー情報などを含む信号 を再生信号処理回路 2 8に出力する。
フォーカシングァクチユエータ (図示省略） は、 対物レンズ 6 0の光軸方向 であるフォーカス方向 （ここでは X軸方向） に対物レンズ 6 0を微少駆動する ためのァクチユエータである。
トラッキングァクチユエータ （図示省略） は、 トラックの接線方向に直交す る方向であるトラッキング方向 （ここでは Z軸方向） に対物レンズ 6 0を微少 駆動するためのァクチユエータである。
シークモータ （図示省略） は、 スレツジ方向 （ここでは Z軸方向） に光ピッ クアップ装置自体を駆動するためのモータである。
再生信号処理回路 2 8は、 図 8に示されるように、 I ZVアンプ 2 8 a、 サ ーポ信号検出回路 2 8 b、 ゥォブル信号検出回路 2 8 c、 R F信号検出回路 2 8 d、 デコーダ 2 8 e、 クロック信号生成回路 2 8 f 、 変調波復調回路として の復調信号生成回路 2 8 g、 ァドレス復号回路 2 8 h及び調整回路 2 8 iなど 力 ^構成されている。 なお、 図 8における矢印は、 代表的な信号や情報の流れ を示すものであり、 各プロックの接続関係の全てを表すものではない。
I /Vアンプ 2 8 aは、 受光器 P Dからの電流信号を電圧信号に変換すると ともに、 所定のゲインで増幅する。 サーボ信号検出回路 2 8 bは、 I ZVアン プ 2 8 aの出力信号に基づいてサーボ信号 （フォーカスエラー信号及びトラッ クエラー信号など） を検出する。 ここで検出されたサーボ信号はサーポコント ローラ 3 3に出力される。 ゥォブル信号検出回路 2 8 cは、 I /Vアンプ 2 8 aの出力信号に基づいてゥォブル信号（S wbとする） を検出する。 ここで検出 されたゥォプル信号 Swbは、クロック信号生成回路 2 8 f 、及び復調信号生成 回路 2 8 gに出力される。 R F信号検出回路 2 8 dは、 I /Vアンプ 2 8 aの 出力信号に基づいて R F信号 （Srf とする） を検出する。 ここで検出された R F信号 Srfは、 デコーダ 28 eに出力される。
デコーダ 28 eは、 RF信号 Srf に対して復号処理及び誤り検出処理等を行 い、 誤りが検出されたときには誤り訂正処理を行った後、 再生データとしてパ ッファマネージャ 37を介してバッファ RAM34に格納する。 なお、 RF信 号にはアドレスデータが含まれており、 デコーダ 28'eは、 RF信号から抽出 したァドレスデータを CPU 40に出力する。
クロック信号生成回路 28 f は、ゥォブル信号 Swbに基づいて基準クロック 信号 (Wckとする)及ぴタイミングクロック信号 (Stimとする) を生成する。 ここではクロック信号生成回路 28 f は、 一例として図 9に示されるように、 バンドパスフィルタとしてのパンドパスフィルタ （BPF) 回路 f l及び信号 生成回路としての PLL (Phase Locked Loop) 回路 f 2を備えている。 このパ ンドパスフィルタ回路 f 1は、 ゥォブル信号 Swbから搬送波成分を抽出する。 なお、バンドパスフィルタ回路 f 1の中心周波数は CPU 40から設定される。 また、 ？ 1^回路£ 2はパンドパスフィルタ回路 f 1の出力信号に同期した基 準クロック信号 Wck及ぴタイミングクロック信号 Stimを生成する。 ここで生 成された基準クロック信号 Wckはエンコーダ 25に出力され、タイミングクロ ック信号 Stim は調整回路 28 iに出力される。 なお、 基準クロック信号 Wck の周期はゥォブル信号 Swbの周期の 1/32である。また、タイミングク口ッ ク信号 S timの周期はゥォプル信号 S wbと同じである。
調整回路 28 iは、 一例として図 9に示されるように、 中心周波数調整回路 i 1、 及ぴ位相調整回路 i 2を有している。 この中心周波数調整回路 i 1は C PU 40からの周波数調整信号に応じて上記バンドパスフィルタ回路 f 1の中 心周波数を調整する。 また、 位相調整回路 i 2は CPU 40からの位相調整信 号に応じて上記タイミングク口ック信号 Stim の位相を調整する。 ここで位相 調整されたタイミングクロック信号 Stimは調整タイミングク口ック信号 Stim' として復調信号生成回路 28 gに出力される。
復調信号生成回路 28 gは、 上記調整タイミングクロック信号 Stim'に同期 してゥォプル信号 Swbを位相復調し、復調信号を生成する。 ここで生成された 復調信号はァドレス復号回路 28 hに出力される。 ここでは復調信号生成回路 28 gは、 一例として図 9に示されるように、 ハイパスフィルタ （HPF) g 1、 ローパスフィルタ （LPF) g 2、 乗算器 g 3、 積分回路 g 4、 サンプル ホールド回路（SZH回路） g 5、制御信号生成回路 g 6、低域検出回路 g 7、 及びサイン波生成回路 g 8などから構成されている。
ハイパスフィルタ g 1は、ゥォブル信号 Swbに含まれる低周波ノイズをほぼ 除去する。 そして、 上記ローパスフィルタ g 2は、 ハイパスフィルタ g lの出 力信号に含まれる高周波ノイズをほぼ除去する。 従って、 ローパスフィルタ回 路 g 2の出力信号 Sg2は、 ゥォブル信号 Swbに含まれる低周波ノイズと高周 波ノイズとがそれぞれほぼ除去された信号となる （図 10の信号 Sg2参照） 。 サイン波生成回路 g 8は、 調整タイミングクロック信号 Stim'に基づいて、 調整タイミングクロック信号 Stim'と同じ周波数のサイン波信号 Sg8 を生成す る （図 10の信号 Sg8参照）。 ここで生成されたサイン波信号 Sg8は乗算器 g 3及び制御信号生成回路 g 6に出力される。
乗算器 g 3は、 ローパスフィルタ g 2の出力信号 Sg2 とサイン波信号 Sg8 とを乗算する。 乗算器 g 3の出力信号 Sg3は、 信号 Sg2と信号 Sg8とが同位 相の場合には正の信号となり、信号 Sg2と信号 Sg8とが逆位相の場合には負の 信号となる （図 10の信号 Sg3参照） 。 乗算器 g 3での乗算結果は信号 Sg3 として積分回路 g 4及び低域検出回路 g 7に出力される。
制御信号生成回路 g 6は、サイン波信号 Sg8に基づいて、積分回路 g 4にリ セットを指示するリセット信号 Srst及びサンプルホールド回路 g 5にサンプ リングを指示するサンプリング信号 Sshを生成する。 ここでは、 リセット信号 Srstとして、サイン波の 1周期における開始タイミングに同期したパルス信号 が出力される （図 10の信号 Srst参照） 。 また、 サンプリング信号 Sshとして は、積分回路 g 4がリセットされる前にサンプリングを行なう必要があるため、 リセット信号 Srst よりも立ち上がりが若干早いパルス信号が出力されている (図 10の信号 Sshを見る限りでは、 明確ではないが、信号 Sshの立ち上がり は僅かだけリセット信号 Srstよりも早く立ち上がつている。 ） 。 ここで生成さ れたリセット信号 Srstは積分回路 g 4に出力され、サンプリング信号 Sshはサ ンプルホールド回路 g 5に出力される。 積分回路 g 4は、制御信号生成回路 g 6からのリセット信号 Srstの立ち上が りタイミングでリセットされ、サイン波信号 Sg8の周期毎に乗算器 c 24の出 力信号 Sg3を積分する （図 1 0の信号 Sg4参照）。積分回路 g 4からの信号 S g4はサンプルホールド回路 g 5に出力される。
サンプルホールド回路 g 5は、 制御信号生成回路 g 6からのサンプリング信 号 Ssh に同期して積分回路 g 4の出力信号 Sg4 に対するサンプリングを行な う。ここではサンプリング信号 Sshの立ち上がりタイミングで信号 Sg4をサン プリングされて、 かつ、 ホールドされている （図 1 0の信号 Sdm参照） 。 サ ンプルホールド回路 g 5からの信号は復調信号 S dm としてァドレス復号回路 2 8 h及ぴ CPU4 0に出力される。
低域検出回路 g 7は、乗算器 g 3の出力信号 Sg3における低レベル領域を検 出する （図 1 0の信号 Sg7参照）。低域検出回路 g 7からの信号 Sg7はァドレ ス復号回路 2 8 hに出力される。
図 2 1は、 図 9の回路の他の構成例を示す回路図である。 図 2 1において、 図 9と同一符号の回路要素などは前述の図 9の説明と同様であり、 詳細な説明 は省略する。 図 2 1の回路が図 9のものと相違するのは、 まず、 調整タイミン グクロック信号 Stim'からサイン波生成回路 g 8でサイン波信号 Sg8 を生成す る他に、 調整タイミングクロック信号 Stim'からコサイン波生成回路 g 8 'でコ サイン波信号 Sg8'も生成することである。 コサイン波信号 Sg はサイン波信 号 Sg8 と周波数は同じで位相が異なる信号であり、 この例では両者は 9 0。位 相が異なる。 また、 スィッチ Sは、 サイン波信号 Sg8 とコサイン波信号 Sg8' とを選択的に切替えて乗算器 g 3に出力することができる。 このスィツチ Sの 切替えは、 CPU4 0が出力する制御信号により行う。 また、 位相調整回路 i 2は、 CPU4 0が出力する制御信号により、 その生成する調整タイミングク ロック信号 Stim'の位相を調整する。 この調整により、 サイン波信号 Sg8 とコ サイン波信号 Sg8'の位相も調整される。 すなわち、 サイン波信号 Sg8 の位相 力 S ( θ + α) 。であるとすると、 コサイン波信号 Sg8'の位相は、 （0 + 0；+ 9 0) 。となる。 ここで、 ，，は位相調整回路 i 2で行われる調整タイミングクロッ ク信号 Stim'の位相の調整分であり、 可変の値である。 すなわち、 位相調整回 路 i 2及びサイン波生成回路 g 8により第 1の信号生成回路を実現して、 第 1 のクロック信号としてサイン波信号 Sg8を生成し、位相調整回路 i 2及びコサ ィン波生成回路 g 8 Ίこより第 2の信号生成回路を実現して、第 2のクロック信 号としてコサイン波信号 Sg8'を生成する。
次に、 図 21のような構成の回路を用いて、 光ディスク装置 20が実行する 処理について説明する。
図 22は、 図 21のような構成の回路を用いて CPU 40が実行する処理の フローチャートである。 まず、 CPU40は、 所定のタイミングで CPU40 からスィッチ Sに信号を出力して、 乗算器 g 3に入力する信号をサイン波信号 Sg8 からコサイン波信号 Sg8'に切換える （ステップ S 1) 。 このときに、 口 一パスフィルタ g 2からの出力信号 Sg2 とサイン波生成回路 g 8からの出力 信号 Sg8の位相が揃っている場合には、各信号は図 23のようになる。 したが つて、 CPU40に入力される信号 Sdmは、 ほぼ 0 (0に近い値） となる。 この場合、 CPU40は位相はずれていないと判断し （判定手段） （ステップ S 2の N) 、 スィッチ Sをコサイン波信号 Sg からサイン波信号 Sg8 に切換 えるよう指示する （ステップ S 3) 。
一方、出力信号 Sg2と出力信号 Sg8の位相がずれている場合には (判定手段） (ステップ S 2の Y) 、 各信号は図 24のとおりとなる。 この場合、 CPU4 0に入力される信号 Sdm は、 図 23の場合と比較すると大きな値となる。 の値に応じて、 CPU 40は、位相調整 HI路 i 2に対し位相調整信号を出力し、 出力信号 Sg2と出力信号 Sg8の位相ずれを無くすように（図 23の状態になる ように） 調整する （調整手段） （ステップ S 4) 。 すなわち、 前述の " "の値 を調整する。 この調整後、 CPU 40は、 スィッチ Sに出力をコサイン波信号 Sg からサイン波信号 Sg8に切換えるよう指示する (ステップ S 5) 。
なお、 図 5の例では位相変調部 （位相変調情報の "1"の部分） を示している 1 位相変調部以外のモノ トーン波部分で位相ずれ調整を行うようにすれば、 位相の遅れ又は進みに応じて Sdmの符号が決まってくる。 したがって、 CP U40は、 この符号 （+ , —） に応じて位相を遅らせるように調整するか進ま せるように調整するかを一意的に決めることができ、 位相調整回路 i 2の位相 調整を短期間で行うことができる。
図 8に戻り、 アドレス復号回路 2 8 hは、 低域検出回路 g 7の出力信号 S g7 に基づいて、 復調信号 S dm における同期情報部に対応する部分 （以下、 便宜 上 「同期情報信号」 ともいう） を監視するための同期検出信号 （図 1 1参照） を生成する。 この同期信号は、低域検出回路 g 7の出力信号 S g7が +レベルか ら一レベルに変化する際のゼロクロス位置に対応して、 信号レベルが 0 (ロー レベル） から 1 (ハイレベル） あるいは 1から 0に変化する。 そして、 ァドレ ス復号回路 2 8 hは同期情報信号を検知すると、 該同期情報信号に格納されて いる同期情報が前記ヮード同期情報であるか前記ビット同期情報であるかを判 別し、 ビット同期情報であれば、 AD I P情報部に対応する部分 （以下、 便宜 上 「AD I P情報信号」 ともいう） を抽出する。 さらに、 アドレス復号回路 2 8 hは、 抽出した AD I P情報信号が所定量 （ここでは、 5 1ビット分） に達 すると各 AD I P情報信号からアドレスデータを復号する。 ここで復号された ァドレスデータは、 了ドレス信号 S adとして C P U 4 0に出力される。
図 1に戻り、 サーボコントローラ 3 3は、 サーポ信号検出回路 2 8 bからの フォーカスエラー信号に基づいてフォーカスずれを補正するためのフォーカス 制御信号を生成するとともに、 トラックエラー信号に基づいてトラックずれを 補正するためのトラッキング制御信号を生成する。 ここで生成された各制御信 号は、 サーボオンのときにモータドライバ 2 7に出力され、 サーボオフのとき には出力されない。 サーボオン及びサーポオフは C P U 4 0によって設定され る。
モータドライバ 2 7は、 上記フォーカス制御信号に基づいて前記フォーカシ ングァクチユエータの駆動信号を光ピックアップ装置 2 3に出力し、 上記トラ ッキング制御信号に基づいて前記トラッキングァクチユエータの駆動信号を光 ピックアップ装置 2 3に出力する。 すなわち、 サーポ信号検出回路 2 8 b、 サ ーボコントローラ 3 3及ぴモータドライバ 2 7によってトラッキング制御及ぴ フォーカス制御が行われる。 また、 モータドライバ 2 7は、 C P U 4 0からの 制御信号に基づいてスピンドルモータ 2 2及び前記シークモータの駆動信号を それぞれ出力する。 バッファ RAM34は、光ディスク 15に記録するデータ（記録用データ）、 及ぴ光ディスク 15から再生したデータ （再生データ） などが一時的に格納さ れるバッファ領域と、 各種プログラム変数などが格納される変数領域とを有し ている。
バッファマネージャ 37は、 バッファ RAM34へのデータの入出力を管理 する。 そして、 バッファ RAM34のバッファ領域に蓄積されたデータ量が所 定量になると CPU 40に通知する。
エンコーダ 25は、 CPU 40の指示に基づいてバッファ RAM34に蓄積 されている記録用データをバッファマネージャ 37を介して取り出し、 データ 変調及ぴエラー訂正コードの付加などを行ない、 光ディスク 15への書き込み 信号を生成する。 ここで生成された書き込み信号は、 前記基準クロック信号 W ckとともにレーザコントロール回路 24に出力される。
レーザコントロール回路 24は、 光ディスク 15に照射されるレーザ光のパ ヮーを制御する。 例えば記録の際には、 記録条件、 半導体レーザ LDの発光特 性、エンコーダ 25からの書き込み信号及ぴ基準クロック信号 Wckなどに基づ いて半導体レーザ L Dの駆動信号が生成される。
インターフェース 38は、ホストとの双方向の通信インターフェースであり、 一例として A T A P I (AT Attachment Packet Interface)の規格に準拠している。 フラ シュメモリ 39はプログラム領域とデータ領域とを備えており、 プロ グラム領域には、 CPU40にて解読可能なコードで記述されたプログラムが 格納されている。データ領域には、半導体レーザ LDの発光特性に関する情報、 光ピックアップ装置 23のシーク動作に関する情報 （以下 「シーク情報」 とも レヽう） 、 記録条件、 線速度毎の前記バンドパスフィルタ回路 f 1の中心周波数 などが格納されている。
CPU40は、 フラッシュメモリ 39のプログラム領域に格納されているプ 口グラムに従って上記各部の動作を制御するとともに、 制御に必要なデータな どをバッファ RAM34の変数領域及ぴ RAM41に保存する。 なお、 CPU 40には不図示の A/D変換器及び D/A変換器が併設されており、 アナ口グ 信号は AZD変換器を介して CPU 40に入力されるようになっている。また、 - C P U 4 0からの信号は D/A変換器を介してアナログ回路に出力されるよう になっている。
《調整量の取得処理》
次に、 前述のように構成される光ディスク装置 2 0の製造工程、 調整工程及 ぴ検查工程のうちの少なくともいずれかの工程で実施される、 前記バンドパス フィルタ回路 f 1の中心周波数の最適な調整量 （以下 「最適周波数調整量」 と もいう） 、 及び前記タイミングクロック信号 Stimの位相の最適な調整量 （以 下 「最適位相調整量」 ともいう） を取得する処理（以下 「最適調整量取得処理」 という） について図 1 2を用いて説明する。 図 1 2のフローチャートは、 C P U 4 0によって実行される一連の処理アルゴリズムに対応している。 最適調整 量取得処理要求が検知されると、 図 1 2のフローチャートに対応するプロダラ ムの先頭ァドレスが C P U 4 0のプログラムカウンタにセットされ、 最適調整 量取得処理がスタートする。 なお、 ここでは、 光ディスク装置 2 0では種々の 線速度での記録及び再生が可能であるものとする。
最初のステップ 4 0 1では、 最初の線速度として基準線速度 （1 . 2〜1 . 4 mダ s e c ) を設定する。
次のステップ 4 0 3では、 フラッシュメモリ 3 9のデータ領域を参照し、 設 定された線速度に対応した中心周波数をパンドパスフィルタ回路 f 1に設定す る。
次のステップ 4 0 5では、 予め設定されている初期値を周波数調整量 （Fと する） にセットし、 その周波数調整量 Fの情報を含む周波数調整信号を中心周 波数調整回路 i 1に出力する。 これにより、 パンドパスフィルタ回路 f 1の中 心周波数が周波数調整量 Fの値に応じて調整される。また、ループカウンタ（n f とする） に初期値 1をセットする。
次のステップ 4 0 7では、 バンドパスフィルタ回路 f 1の出力信号の振幅を 取得する。 そして、 その取得結果をそのときの周波数調整量 Fの値に対応付け て R AM 4 1に保存する。
次のステップ 4 0 9では、 ループカウンタ nf の値が予め設定されている値 Nf (≥ 2 ) 以上であるか否かを判断する。 ここでは nf= lなので、 ステップ 4 0 9での判断は否定され、 ステップ 4 1 1に移行する。
このステップ 4 1 1では、 予め設定されている変分，， Fを周波数調整量 Fに 加算して周波数調整量 Fの値を更新した後、 該更新された周波数調整量 Fの情 報を含む周波数調整信号を中心周波数調整回路 i 1に出力する。 これにより、 パンドパスフィルタ回路 f 1の中心周波数が更新された周波数調整量 Fの値に 応じて調整される。 また、 ループカウンタ nf に 1を加算する。 そして、 前記 ステップ 4 0 7に戻る。
以下、 ステップ 4 0 9での判断が肯定されるまで、 ステップ 4 0 7→4 0 9 → 4 1 1の処理を繰り返す。
ループカウンタ nfの値が Nf以上になると、 ステップ 4 0 9での判断は肯定 され、 ステップ 4 1 3に移行する。
このステップ 4 1 3では、 R AM 4 1に保存している振幅の複数の取得結果 から振幅の最大値 （最大振幅） を求め、 その最大振幅に対応する周波数調整量 Fの値 （Fxとする） を抽出し、 最適周波数調整量とする （図 1 3参照） 。 次のステップ 4 1 5では、 値 Fx をそのときの線速度に対応付けてフラッシ ュメモリ 3 9のデータ領域に格納する。
次のステップ 4 1 7では、 予め設定されている初期値を位相調整量 （Pとす る） にセットし、 位相調整量 Pの情報を含む位相調整信号を位相調整回路 i 2 に出力する。 これにより、位相調整回路 i 2にてタイミングクロック信号 S tim の位相が位相調整量 Pの値に応じて調整される。 また、 ループカウンタ （np とする） に初期値 1をセットする。
次のステップ 4 1 9では、サンプルホールド回路 g 5の出力信号、すなわち、 復調信号 S dm の信号レベルの絶対値を取得する。 そして、 その取得結果をそ のときの位相調整量 Pの値に対応付けて R AM 4 1に保存する。
次のステップ 4 2 1では、 ループカウンタ np の値が予め設定されている値 Np (≥ 2 ) 以上であるか否かを判断する。 ここでは np= lなので、 ステップ 4 2 1での判断は否定され、 ステップ 4 2 3に移行する。
このステップ 4 2 3では、 予め設定されている変分 Δ Ρを位相調整量 Pに加 算して位相調整量 Pの値を更新した後、 該更新した位相調整量 Pの情報を含む 位相調整信号を位相調整回路 i 1に出力する。 これにより、 位相調整回路 i 2 にてタイミングク口ック信号 S tim の位相が更新された位相調整量 Pの値に応 じて調整される。 また、 ループカウンタ np に 1を加算する。 そして、 前記ス テツプ 4 1 9に戻る。
以下、 ステップ 4 2 1での判断が肯定されるまで、 ステップ 4 1 9→4 2 1 →4 2 3の処理を繰り返す。
ループカウンタ npの値が Np以上になると、ステップ 4 2 1での判断は肯定 され、 ステップ 4 2 5に移行する。 . .
このステップ 4 2 5では、 R AM4 1に保存している絶対値の複数の取得結 果から絶対値の最大値を求め、 その最大値に対応する位相調整量 Pの値 （Px とする） を抽出し、 最適位相調整量とする。
次のステップ 4 2 7では、 値 Px をそのときの線速度に対応付けてフラッシ ュメモリ 3 9のデータ領域に格納する。
次のステップ 4 2 9では、未設定の線速度があるか否かを判断する。そして、 未設定の線速度があれば、ここでの判断は肯定されステップ 4 3 1に移行する。 このステップ 4 3 1では、 次の,镍速度を設定する。 そして、 上記ステップ 4 0 3に戻る。
—方、 上記ステップ 4 2 9において、 未設定の線速度がなければ、 ステップ 4 2 9での判断は否定され、 最適調撃量取得処理を終了する。
《記録処理》
次に、 ホストからの記録要求コマンドを受信したときの光ディスク装置 2 0 における処理 （記録処理） について図 1 4を用いて簡単に説明する。 図 1 4の フローチャートは、 C P U 4 0によって実行される一連の処理アルゴリズムに 対応し、 ホストから記録要求コマンドを受信すると、 図 1 4のフローチャート に対応するプログラムの先頭ァドレスが C P U 4 0のプログラムカウンタにセ ットされ、 記録処理がスタートする。 なお、 ここでは記録処理の途中で線速度 は変更されないものとする。
最初のステップ 5 0 1では、 記録速度に対応した線速度 （以下、 便宜上 「記 録線速度」 ともいう） に基づいてスピンドルモータ 2 2の回転を制御するため の制御信号を生成し、 モータドライバ 2 7に出力するとともに、 ホストから記 録要求コマンドを受信した旨を再生信号処理回路 2 8に通知する。 また、 ホス トから受信したデータ （記録用データ） のバッファ R AM 3 4への蓄積をパッ ファマネージャ 3 7に指示する。
次のステップ 5 0 3では、 フラッシュメモリ 3 9のデータ領域から、 上記記 録線速度に対応したバンドパスフィルタ回路 ί 1の中心周波数を抽出し、 バン ドパスフィルタ回路 f 1に設定する。 , 次のステップ 5 0 5では、 フラッシュメモリ 3 9のデータ領域から、 記録,镍 速度に対応した最適周波数調整量を抽出し、 該最適周波数調整量の情報を含む 周波数調整信号を中心周波数調整回路 i 1に出力する。 これにより、 バンドパ スフィルタ回路 f 1の中心周波数が最適周波数調整量に応じて調整される。 次のステップ 5 0 7では、 フラッシュメモリ 3 9のデータ領域から、 記録線 速度に対応した最適位相調整量を抽出し、 該最適位相調整量の情報を含む位相 調整信号を位相調整回路 i 2に出力する。 これにより、 位相調整回路 i 2にて タイミングク口ック信号 S timの位相が最適位相調整量に応じて調整される。 次のステップ 5 0 9では、 光ディスク 1 5が前記記録線速度で回転している ことを確認すると、 サーポコントローラ 3 3に対してサーポオンを設定する。 これにより、 前述の如く、 トラッキング制御及びフォーカス制御が行われる。 なお、 トラッキング制御及ぴフォーカス制御は記録処理が終了するまで随時行 われる。
次のステップ 5 1 1では、 記録速度に基づいて O P C (Optimum Power Control) を行い、 最適な記録パワーを取得する。 すなわち、 記録パワーを段階 的に変化させつつ、 P C A (Power Calibration Area) と呼ばれる試し書き領域に 所定のデータを試し書きした後、 それらのデータを順次再生し、 例えば R F信 号から検出されたァシンメ トリの値が予め実験等で求めた目標値とほぼ一致す る場合を最も高い記録品質であると判断し、 そのときの記録パワーを最適な記 録パワーとする。
次のステップ 5 1 3では、 ァドレス復号回路 2 8 hからのァドレス信号 S ad に基づいて現在のァドレスを取得する。 次のステップ 5 1 5では、 現在のアドレスと記録要求コマンドから抽出した 目標アドレスとの差分 （アドレス差） を算出する。
次のステップ 5 1 7では、 アドレス差に基づいてシークが必要であるか否か を判断する。 ここでは、 前記シーク情報の一つとしてフラッシュメモリ 3 9に 格納されている所定の閾値を参照し、 アドレス差が閾値を越えていれば、 ここ での判断は肯定され、 ステップ 5 1 9に移行する。
このステップ 5 1 9では、 アドレス差に応じたシークモータの制御信号をモ ータドライバ 2 7に出力する。 これによりシークモ タが駆動し、 シーク動作 が行なわれる。 そして、 前記ステップ 5 1 3に戻る。
なお、前記ステップ 5 1 7において、ァドレス差が閾値を越えていなければ、 ステップ 5 1 7での判断は否定され、 ステップ 5 2 1に移行する。
このステップ 5 2 1では、 現在のァドレスが目標ァドレスと一致しているか 否かを判断する。 現在のアドレスが目標アドレスと一致していなければ、 ここ での判断は否定され、 ステップ 5 2 3に移行する。
このステップ 5 2 3では、 アドレス復号回路 2 8 hからのアドレス信号 S ad に基づいて現在のアドレスを取得する。 そして、 前記ステップ 5 2 1に戻る。 以下、 前記ステップ 5 2 1での判断が肯定されるまで、 ステップ 5 2 1， 5 2 3の処理を繰り返し行う。
現在のァドレスが目標ァドレスと一致すれば、 前記ステップ 5 2 1での判断 は肯定され、 ステップ 5 2 5に移行する。
このステップ 5 2 5では、 エンコーダ 2 5に書き込みを許可する。 これによ り、 記録用データは、 エンコーダ 2 5、 レーザコントロール回路 2 4及ぴ光ピ ックアップ装置 2 3を介して光ディスク 1 5に書き込まれる。 記録用データが すべて書き込まれると、 所定の終了処理を行った後、 記録処理を終了する。 《再生処理》
さらに、 ホストから再生要求コマンドを受信したときの光ディスク装置 2 0 における処理 （再生処理） について図 1 5を用いて説明する。 図 1 5のフロー チャートは、 C P U 4 0によって実行される一連の処理アルゴリズムに対応し、 ホストから再生要求コマンドを受信すると、 図 1 5のフローチャートに対応す るプログラムの先頭ァドレスが C P U 4 0のプログラムカウンタにセットされ、 再生処理がスタートする。
最初のステップ 7 0 1では、 再生速度に対応する線速度 （以下、 便宜上 「再 生線速度」 ともいう） に基づいてスピンドルモータ 2 2の回転を制御するため の制御信号を生成し、 モータドライバ 2 7に出力するとともに、 ホストから再 生要求コマンドを受信した旨を再生信号処理回路 2 8に通知する。
次のステップ 7 0 3では、 光ディスク 1 5が前記再生線速度で回転している ことを確認すると、 サーボコントローラ 3 3に対してサーボオンを設定する。 これにより、 前述の如く トラッキング制御及びフォーカス制御が行われる。 な お、 トラッキング制御及びフォーカス制御は再生処理が終了するまで随時行わ れる。 また、 トラックのアドレスデータは R F信号に基づいて随時デコーダ 2 8 eから C P U 4 0に出力される。
次のステップ 7 0 5では、 デコーダ 2 8 eからのァドレスデータに基づいて 現在のアドレスを取得する。
次のステップ 7 0 7では、 現在のアドレスと再生要求コマンドから抽出した 目標アドレスとの差分 （アドレス差） を算出する。
次のステップ 7 0 9では、 前記ステップ 5 1 7と同様にして、 シークが必要 であるか否かを判断する。 シークが必要であれば、 ここでの判断は肯定され、 ステップ 7 1 1に移行する。
このステップ 7 1 1では、 ァドレス差に応じたシークモータの制御信号をモ ータドライバ 2 7に出力する。 そして、 前記ステップ 7 0 5に戻る。
一方、 前記ステップ 7 0 9において、 シークが必要でなければ、 ここでの判 断は否定され、 ステップ 7 1 3に移行する。
このステップ 7 1 3では、 現在のァドレスが目標ァドレスと一致しているか 否かを判断する。 現在のアドレスが目標アドレスと一致していなければ、 ここ での判断は否定され、 ステップ 7 1 5に移行する。
このステップ 7 2 1では、 デコーダ 2 8 eからのァドレスデータに基づいて 現在のアドレスを取得する。 そして、 前記ステップ 7 1 3に戻る。
以下、 前記ステップ 7 1 3での判断が肯定されるまで、 ステップ 7 1 3 ' 7 1 5の処理を繰り返し行う。
現在のァドレスが目標アドレスと一致すれば、 前記ステップ 7 1 3での判断 は肯定され、 ステップ 7 1 7に移行する。
このステップ 7 1 7では、 再生信号処理回路 2 8に読み取りを指示する。 こ れにより、 再生信号処理回路 2 8にて再生データが取得され、 バッファ RAM 3 4に格鈉される。 この再生データはセクタ単位でバッファマネージャ 3 7及 びインターフェース 3 8を介してホストに転送される。 そして、 ホストから指 定されたデータの再生がすべて終了すると、 所定の終了処理を行った後、 再生 処理を終了する。
以上の説明から明らかなように、本実施形態に係る光ディスク装置 2 0では、 ク口ック信号生成回路 2 8 f 、 調整回路 2 8 i、 及び復調信号生成回路 2 8 g によって、 ゥォブル信号復調回路が実現されている。
また、 フラッシュメモリ 3 9によって、 位相調整用メモリ及び周波数調整用 メモリが実現されている。
また、 光ピックアップ装置 2 3 、 C P U 4 0及び該 C P U 4 0によって実行 されるプログラムとによって、 データ記録手段が実現されている。 また、 C P U 4 0及び該 C P U 4 0によって実行されるプログラムとによって、 位相調整 信号生成手段及び周波数調整信号生成手段が実現されている。 しかしながら、 本発明がこれに限定されるものではないことは勿論である。 すなわち、 上記実 施形態は一例に過ぎず、 上記の C P U 4 0によるプログラムに従う処理によつ て実現した各手段の少なくとも一部をハードウェアによって構成することとし ても良いし、あるいは全てをハードウエアによって構成することとしても良い。 以上説明したように、 本実施形態に係る光ディスク装置 2 0によると、 クロ ック信号生成回路 2 8 f におけるバンドパスフィルタ回路 f 1の中心周波数は、 中心周波数調整回路 i 1により光ディスクの回転の線速度に応じて、 パンドパ スフィルタ回路 f 1の出力信号の振幅が最大となるように調整される。 これに より、 例えば記録速度が高速化されても、 バンドパスフィルタ回路 f 1の出力 信号の劣化を防止することができ、ゥォブル信号 S wbに含まれている搬送波成 分を精度良く抽出することが可能となる。 従って、 P L L回路 ί 2ではタイミ ングクロック信号を精度良く生成することができ、 その結果としてゥォブル信 号 S wb に含まれている位相変調波部の復調精度を向上させることが可能とな る。 また、 P L L回路 f 2では基準クロック信号を精度良く生成することが可 能となる。
またノ ンドパスフィルタ回路 f 1を汎用部品で構成することができるため、 部品コストを低減することが可能である。 さらに、 バンドパスフィルタ回路 f 1におけるフィルタ特性の設計値からのずれ許容度を大きくすることができる ため、 調整工程を簡素化することが可能である。
また、 P L L回路 f 2で生成されたタイミングクロック信号 Stimの位相は、 位相調整回路 i 2により光ディスクの回転の線速度に応じて、 復調信号生成回 路 2 8 gから出力される信号のレベルの絶対値が最大となるように調整される。 これにより、 例えば記録速度が高速化されても、 乗算器 g 3の出力信号の劣化 を防止することができ、 同期情報を精度良く検出することが可能となる。 そし て、 その結果として AD I P情報部を精度良く復調することができる。 すなわ ち、 アドレス情報を精度良く取得することができる。
そして、 基準クロック信号が精度良く生成され、 かつアドレスデータが精度 良く取得されるため、 結果として記録品質に優れた記録を行うことができる。 なお、 上記実施形態では、 パンドパスフィルタ回路 f 1の出力信号の振幅が C P U 4 0で取得される場合 ついて説明したが、 これに限らず、 例えば図 1 6に示されるように、 前記パンドパスフィルタ回路 f 1の出力信号の振幅を検 出する振幅検出回路 i 3を前記調整回路 2 8 iに設けても良い。 この振幅検出 回路 i 3での検出結果は C P U 4 0に出力される。
また、 上記実施形態では、 パンドパスフィルタ回路 f 1の出力信号の振幅が 最大となるときの周波数調整値を最適周波数調整値とする場合について説明し たが、 これに限らず、 例えば前記バンドパスフィルタ回路 f 1の出力信号のジ ッタが最小となるときの周波数調整値を最適周波数調整値としても良い。 この 場合には、 一例として図 1 7に示されるように、 前記バンドパスフィルタ回路 f 1の出力信号のジッタを検出するジッタ検出回路 i 4を前記調整回路 2 8 i に設け、そのジッタ検出回路 i 4での検出結果を C P U 4 0に出力しても良い。 そこで、 この場合には、 前記ステップ 4 0 7では、 前記パンドパスフィルタ回 路 f 1の出力信号の振幅を取得する代わりに、 ジッタ検出回路 i 4を介して前 記バンドパスフィルタ回路 f 1の出力信号のジッタを取得することとなる。 ま た、 前記ステップ 4
1 3では、 RAM 4 1に保存しているジッタの複数の取得結果からジッタの最 小値を求め、その最小値に対応する周波数調整量 Fの値を抽出し（図 1 8参照）、 最適周波数調整量とすることとなる。
また、 上記実施形態では、 パンドパスフィルタ回路 f 1の出力信号の振幅を 実測した結果に基づいて最適周波数調整値を取得する場合について説明した力 S、 これに限らず、 例えばシミュレーションゃ理論計算などにより最適周波数調整 値を取得しても良い。
また、 上記実施形態では、 復調信号 S dm の信号レベルの絶対値が最大とな るときの位相調整量を最適位相調整量とする場合について説明したが、 これに 限らず、 例えば図 1 9に示されるように、 前記サイン波生成回路 g 8の出力信 号 S g8と前記ローパスフィルタ g 2の出力信号 S g2との位相差を検出し、その 位相差がほぼ 0となるときの位相調整量を最適位相調整量としても良い。
また、 上記実施形態では、 復調信号 S dm の信号レベルを実測した結果に基 づいて最適位相調整値を取得する場合について説明したが、 これに限らず、 例 えばシミュレーションゃ理論計算などにより最適位相調整値を取得しても良い。 また、 上記実施形態では、 光ディスク装置 2 0の製造工程、 調整工程及び検 查工程のうちの少なくともいずれかの工程で、 前記最適調整量取得処理が行わ れる場合について説明したが、 これに限らず例えばホストからの要求に応じて 行っても良い。
また、 上記実施形態では、 前記最適調整量取得処理において、 最適周波数調 整量と最適位相調整量とを取得する場合について説明したが、 これに限らず、 最適周波数調整量及び最適位相調整量の一方のみを取得しても良い。
また、 上記実施形態において、 記録の途中で線速度が変更された場合には、 新たな線速度に対応して前記中心周波数、 最適周波数調整量、 及び最適位相調 整量が設定される。 また、 上記実施形態において、 指定された線速度に対応する最適周波数調整 量がフラッシュメモリ 3 9のデータ領域に格納されていないときは、 フラッシ ュメモリ 3 9のデータ領域に格納されている異なる線速度に対応する最適周波 数調整量を参照して近似演算又は捕間演算などの所定の演算を行い、 指定され た線速度での最適周波数調整量を推定しても良い。
また、 上記実施形態において、 指定された線速度に対応する最適位相調整量 がフラッシュメモリ 3 9のデータ領域に格納されていないときは、 フラッシュ メモリ 3 9のデータ領域に格納されている異なる線速度に対応する最適位相調 整量を参照して近似演算又は補間演算などの所定の演算を行い、 指定された線 速度での最適位相調整量をそれぞれ推定しても良い。
また、 上記実施形態では、 最適周波数調整量が C P U 4 0から出力される場 合について説明したが、 これに限らず、 例えば図 2 0に示されるように、 最適 周波数調整量と線速度との関係が格納されたメモリ i 5を前記調整回路 2 8 i に設け、 前記中心周波数調整回路 i 1が、 C P U 4 0からの線速度情報に基づ いて、 対応する最適周波数調整量をメモリ i 5から抽出しても良い。 この場合 に、 メモリ i 5に最適位相調整量と線速度との関係を格納し、 前記位相調整回 路 i 2が、 C P U 4 0からの線速度情報に基づいて対応する最適位相調整量を メモリ i 5から抽出しても良い。
また、 上記実施形態において、 前記最適周波数調整量が線速度によってそれ ほど変化しない場合には、 前記中心周波数調整回路 i 1でめ周波数調整量は固 定値であっても良い。
また、 上記実施形態において、 前記クロック信号生成回路 2 8 f における信 号遅延量が線速度によってそれほど変化しない場合には、 前記位相調整回路 i 2での位相調整量は固定値であっても良い。
また、 上記実施形態において、 前記ク口ック信号生成回路 2 8 f における信 号遅延量が小さい場合には、 前記位相調整回路 i 2ではタイミングクロック信 号 S tim の位相を調整しなくても良い。 この場合には、 前記位相調整回路 i 2 はなくても良い。
また、 上記実施形態では、 線速度毎に最適周波数調整量及び最適位相調整量 を取得しているが、 温度変動が大きい場合には、 例えば光ピックアップ装置 2 3の近傍に温度センサを設け、 更に温度毎に最適周波数調整量及び最適位相調 整量の少なくとも一方を取得しても良い。
また、 上記実施形態では、 光ディスク 15が DVD + Rの規格に準拠する場 合について説明したが、 本宪明がこれに限定されるものではなく、 例えば DV D + RWであっても良い。
また、 上記実施形態では、 光ディスク装置としてデータの記録及び再生が可 能な光ディスク装置について説明したが、 これに限らず、 データの記録、 再生 及び消去のうち、 少なくともデータの記録が可能な光ディスク装置であれば良 い。
また、 上記実施形態では、 前記光ピックアップ装置 23が 1つの半導体レー ザを備える場合について説明したが、 これに限らず、 例えば互いに異なる波長 の光束を発光する複数の半導体レーザを備えていても良い。 この場合に、 例え ば波長が約 405 nmの光束を発光する半導体レーザ、 波長が約 660 nmの 光束を発光する半導体レーザ及ぴ波長が約 780 nmの光束を発光する半導体 レーザの少なくとも 1つを含んでいても良い。 すなわち、 光ディスク装置が互 いに異なる規格に準拠した複数種類の光ディスクに対応する光ディスク装置で あっても良い。
また、 上記実施形態では、 前記インターフェース 38が ATAP Iの規格に 準拠する場合について説明したが、 これに限らず、 例えば AT A (AT Attachment) 、 SCS I (Small Computer System Interface) 、 USB (Universal Serial Bus) 1. 0、 USB 2. 0、 I EEE 1394、 I EEE 802. 3、 シリアル ATA及ぴシリアル ATAP Iのうちのいずれかの規格に準拠しても 良い。
本発明は、 具体的に開示された実施例に限定されるものではなく、 特許請求 した本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。

Claims

請 求 の 範. 囲
1 . トラックが蛇行して形成された光ディスクの記録面からの反射光に基づ いて取得され、 所定の基本周波数を有する搬送波部と所定の情報が付加された 位相変調波部とを含むゥォブル信号を位相復調するゥォブル信号復調回路であ つて、
前記基本周波数近傍の中心周波数を有し、 前記ゥォブル信号から前記搬送波 部の信号を抽出するバンドパスフィルタと、
前記バンドパスフィルタの中心周波数を前記光ディスクの回転の線速度に応 じた周波数調整信号に基づいて調整する周波数調整回路と、
前記抽出された搬送波部の信号からクロック信号を生成する信号生成回路と、 前記ク口ック信号に同期して前記ゥォブル信号における前記位相変調波部を 位相復調する変調波復調回路と、 を備えるゥォブル信号復調回路。
2 . トラックが蛇行して形成された光ディスクの記録面からの反射光に基づ いて取得され、 所定の基本周波数を有する搬送波部と所定の情報が付カ卩された 位相変調波部とを含むゥォブル信号を位相復調するゥォブル信号復調回路であ つて、
前記基本周波数近傍の中心周波数を有し、 前記ゥォブル信号から前記搬送波 部の信号を抽出するバンドパスフィルタと、
Figure imgf000029_0001
波数を前記光ディスクの回転の線速度に応 じた周波数調整信号に基づいて調整する周波数調整回路と、 ·
前記抽出された搬送波部の信号から第 1のクロック信号を生成する第 1の信 号生成回路と、
前記搬送波部の信号又は第 1のクロック信号から前記第 1のクロック信号と 周波数は等しいが位相が異なる第 2のクロック信号を生成する第 2の信号生成 回路と、
前記複数のクロック信号のいずれかを選択的に出力するスィツチと、 前記選択されたクロック信号に同期して前記ゥォブル信号における前記位相 変調波部を位相復調する変調波復調回路と、 を備えるゥォブル信号復調回路。
3 . 前記周波数調整信号は、 前記パンドバスフィルタの出力信号の振幅がほ ぼ最大となるときの前記中心周波数の調整量に関する情報を含む信号であるこ とを特徴とする請求項 1又は 2に記載のゥォブル信号復調回路。
4 . 前記周波数調整信号は、 前記バンドパスフィルタの出力信号におけるジ ッタがほぼ最小となるときの前記中心周波数の調整量に関する情報を含む信号 であることを特徴とする請求項 1又は 2に記載のゥォブル信号復調回路。
5 . 前記クロック信号の位相を前記光デイスクの回転の線速度に応じた位相 調整信号に基づいて調整する位相調整回路を更に備えることを特徴とする請求 項 1〜 4のいずれか一項に記載のゥォブル信号復調回路。
6 . 前記位相調整信号は、 前記変調波復調回路から出力される信号の信号レ ベルの絶対値がほぼ最大となるときの前記ク口ック信号の位相の調整量に関す る情報を含む信号であることを特徴とする請求項 5に記載のゥォプル信号復調 回路。
7 . 光ディスクに対して、 データの記録、 再生及ぴ消去のうち少なくとも記 録を行なう光ディスク装置であって、
前記光ディスクの記録面からの反射光に基づいて得られるゥォブル信号にお ける所定の情報が含まれる位相変調波部を位相復調する請求項 1〜 3のいずれ か一項に記載のゥォブル信号復調回路と、
前記周波数調整信号を生成し、 前記ゥォブル信号復調回路に出力する周波数 調整信号生成手段と、
前記ゥォブノレ信号復調回路の出力信号から位置情報を取得し、 該位置情報に 基づいて記録開始位置を決定し、 前記光ディスクにデータを記録するデータ記 録手段と、 を備える光ディスク装置。
8 . 光ディスクに対して、 データの記録、 再生及び消去のうち少なくとも記 録を行なう光ディスク装置であって、
前記光ディスクの記録面からの反射光に基づいて得られるゥォブル信号にお ける所定の情報が含まれる位相変調波部を位相復調する請求項 1〜 3のいずれ 力の一に記載のゥォブル信号復調回路と、
前記周波数調整信号を生成し、 前記ゥォブル信号復調回路に出力する周波数 調整信号生成手段と、 . ' ' '
前記ゥォブル信号復調回路の出力信号から位置情報を取得し、 該位置情報に 基づいて記録開始位置を決定し、 前記光ディスクにデータを記録するデータ記 録手段と、
前記スィツチを切替えて前記複数のクロック信号のそれぞれを用いた場合の 前記位相復調の結果から前記ク口ック信号と前記ゥォプル信号との位相のずれ を判定する判定手段と、
この位相のずれの判定に応じて前記第 1の信号生成回路で生成する前記第 1 のクロック信号の位相を調整する位相調整手段と、 を備える光ディスク装置。
9 . 光ディスクに対して、 データの記録、 再生及び消去のうち少なくとも記 録を行なう光ディスク装置であって、
前記光ディスクの記録面からの反射光に基づいて得られるゥォブル信号にお ける所定の情報が含まれる位相変調波部を位相復調する請求項 5又は 6に記載 のゥォブル信号復調回路と、
前記周波数調整信号を生成し、 前記ゥォブル信号復調回路に出力する周波数 調整信号生成手段と、
前記位相調整信号を生成し、 前記ゥォブル信号復調回路に出力する位相調整 信号生成手段と、
前記ゥォブル信号復調回路の出力信号から位置情報を取得し、 該位置情報に 基づいて記録開始位置を決定し、 前記光ディスクにデータを記録するデータ記 録手段と、 を備える光ディスク装置。
1 0 . 前記線速度毎に前記ク口ック信号の位相調整量が格納されている位相 調整用メモリを更に備えることを特徴とする請求項 9に記載の光ディスク装置。
1 1 . 前記位相調整用メモリは不揮発性のメモリであることを特徴とする請 求項 1 0に記載の光ディスク装置。
1 2 . 前記位相調整量は、 装置の製造工程、 調整工程及び検査工程のうちの 少なくともいずれかにおいて取得され、 前記位相調整用メモリに格納されてい ることを特徴とする請求項 1 0又は 1 1に記載の光ディスク装置。
1 3 . 前記位相調整信号生成手段は、 前記位相調整用メモリを参照し、 指定 された線速度に対応する位相調整量に基づいて前記位相調整信号を生成するこ とを特徴とする請求項 1 0〜1 2のいずれ力一項に記載の光ディスク装置。
1 4 . 前記位相調整信号生成手段は、 指定された線速度に対応する位相調整 量が前記位相調整用メモリに格納されていない場合に、 前記位相調整用メモリ に格納されている異なる線速度に対応する位相調整量を参照して所定の演算を 行い、 その演算結果に基づいて前記位相調整信号を生成することを特徴とする 請求項 1 0〜 1 2のいずれか一項に記載の光ディスク装置。
1 5 . 前記線速度毎に前記中心周波数の周波数調整量が格納されている周波 数調整用メモリを更に備えることを特徴とする請求項 7〜 1 4のいずれか一項 に記載の光ディスク装置。
1 6 . 前記周波数調整用メモリは不揮発性のメモリであることを特徴とする 請求項 1 5に記載の光ディスク装置。
1 7 . 前記周波数調整量は、 装置の製造工程、 調整工程及び検査工程のうち の少なくともいずれかにおいて取得され、 前記周波数調整用メモリに格納され ていることを特徴とする請求項 1 5又は 1 6に記載の光ディスク装置。
1 8 . 前記周波数調整信号生成手段は、 前記周波数調整用メモリを参照し、 指定された線速度に対応する周波数調整量に基づいて前記周波数調整信号を生 成することを特徴とする請求項 1 5〜1 7のいずれか一項に記載の光ディスク 装置。 . '
1 9 . 前記周波数調整信号生成手段は、 指定された線速度に対応する周波数 調整量が前記周波数調整用メモリに格納されていない場合に、 前記周波数調整 用メモリに格納されている異なる線速度に対応する周波数調整量を参照して所 定の演算を行い、 その演算結果に基づいて前記周波数調整信号を生成すること を特徴とする請求項 1 5〜1 7のいずれか一項に記載の光ディスク装置。
2 0 . 前記演算は、 近似演算又は補間演算であることを特徴とする請求項 1 4又は 1 9に記載の光ディスク装置。
2 1 . 前記光ディスクは D VD + Rあるいは D VD + RWの規格に準拠した 光ディスクであることを特徴とする請求項 7〜 2 0のいずれか一項に記載の光 ディスク装置。
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