WO2000044048A1 - Hybrid-leistungs-mosfet - Google Patents

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WO2000044048A1
WO2000044048A1 PCT/DE2000/000113 DE0000113W WO0044048A1 WO 2000044048 A1 WO2000044048 A1 WO 2000044048A1 DE 0000113 W DE0000113 W DE 0000113W WO 0044048 A1 WO0044048 A1 WO 0044048A1
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power mosfet
mosfet
gate
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Eric Baudelot
Manfred Bruckmann
Heinz Mitlehner
Dietrich Stephani
Benno Weis
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Siemens Aktiengesellschaft
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    • H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
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    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches

Definitions

  • the invention relates to a hybrid power MOSFET consisting of a MOSFET and a junction FET, the MOSFET and the junction FET being electrically connected in series.
  • This hybrid power MOSFET has a self-blocking n-channel MOSFET 2, in particular a low-voltage power MOSFET, and a self-conducting n-channel junction FET 4.
  • This high blocking junction FET 4 is also referred to as a junction field effect transistor (JFET).
  • JFET junction field effect transistor
  • MOSFET 2 of this cascode circuit has an internal bipolar diode D ⁇ N , which is connected antiparallel to MOSFET 2 and is generally referred to as an inverse diode or internal freewheeling diode.
  • the self-locking n-channel MOSFET 2 is made of silicon, whereas the self-locking n-channel JFET 4 is made of
  • Silicon carbide exists. This hybrid power MOSFET is designed for a high reverse voltage of over 600 volts and yet has only low losses in the pass band.
  • FIG. 4 shows various important characteristics of the self-conducting barrier layer FET 4 in more detail.
  • 2 shows various output characteristics of the junction FET 4
  • FIG. 4 shows the drain voltage U DS as a function of the gate voltage U G s at a constant drain current I D.
  • a junction FET is also called a controlled resistor.
  • This cascode circuit is controlled by means of the gate voltage Uc-s ' of the self-blocking MOSFET 2. If the MOSFET 2 is switched on or the anti-parallel internal diode Dm of the MOSFET 2 carries a current, then the drain voltage U D ' s ' of the MOSFET 2 approximately zero. By coupling the gate connection of the JFET 4 to the source connection S 1 of the MOSFET 2, the gate voltage U GS ⁇ of the JFET 4 is zero to a little negative or positive. 3, approximately the largest flows through the JFET 4
  • Drain current I D Drain current I D. If the MOSFET 2 is switched off, the drain voltage U D - S 'increases until the maximum permissible reverse voltage of the MOSFET 2 is reached. In the case of a low-voltage power MOSFET 2, the value of the reverse voltage is 30 volts, for example. As soon as the value of the drain voltage U D -s ' of the MOSFET 2 exceeds the value of the threshold voltage U T , the drain current I D of the JFET 4 is zero in accordance with the transmission characteristics according to FIG. That is, the JFET 4 is turned off.
  • FIG. 5 shows the time course of a switch-off process of the hybrid power MOSFET according to FIG. 1.
  • the shutdown process begins at time ti.
  • the drain voltage U D - S - of the MOSFET 2 begins to rise, that is, the MOSFET 2 takes up voltage.
  • this voltage is fed back to the gate G of the JFET 4 here. Since the drain current I D does not change, but remains constant, the drain voltage U D s ' of the JFET 4 increases according to the characteristic curve according to FIG. 4.
  • MOSFETs are characterized by the fact that they switch very quickly.
  • the time interval ti to t 5 which characterizes the switch-off process, is significantly less than 100 ns according to data sheet values. If one now also takes into account the fact that, according to the characteristics of FIGS. 3 and 4, the switching edges of the JFET 4 are completed within a span of a few volts, there are enormous steepnesses for voltage and current changes. Since a high value of a current change in connection with inevitable leakage inductances lead to high overvoltages on the component and high voltage edges affect the EMC behavior (electromagnetic compatibility) of circuits and devices, it is necessary to reduce this value of voltage and current changes.
  • the invention is based on the object of developing the known hybrid power MOSFET in such a way that the aforementioned disadvantages no longer occur.
  • This object is achieved in that the hybrid power MOSFET is provided with a device for reducing the change in the gate voltage of the junction FET.
  • the change in the gate voltage of the JFET can be reduced directly or indirectly. By reducing the gate voltage change, the steepness of the voltage and current change is flattened, so that high overvoltages no longer occur at the hybrid power MOSFET.
  • a decoupling device is connected between the gate connection of the JFET and the source connection of the MOSFET of the hybrid power MOSFET.
  • the simplest embodiment of a decoupling device is a gate resistor.
  • This gate resistance forms a time constant together with the gate capacitance of the JFET which is always present.
  • the rapid change in the drain voltage of the MOSFET is delayed by this timing element, so that the switching steepness of the JFET is reduced.
  • the time delay can be set depending on the existing gate capacitance of the JFET and a predetermined gate resistance.
  • a capacitor is electrically connected in parallel to the gate capacitance of the JFET of the hybrid power MOSFET. With the help of this capacitor and the gate resistor, the switching edge of the JFET of the hybrid power MOSFET can be set almost arbitrarily. Further embodiments of the decoupling device can be found in subclaims 8 to 10.
  • At least one control resistor is provided, which is linked to the gate connection of the MOSFET of the hybrid power MOSFET.
  • This control resistor together with an existing gate-drain capacitance of the MOSFET, forms a time constant for the MOSFET. With this timer, the MOSFET switches off with a delay. That is, the drain voltage of the
  • MOSFET rises with a delay, which means that the JFET also switches off with a delay due to the negative feedback of the drain voltage of the MOSFET on the gate of the JFET, so that the change in the gate voltage of the JFET occurs, the time delay of the MOSFET must be very large. As a result, higher switching losses for the MOSFET have to be accepted.
  • a further possibility for indirectly influencing the gate voltage change of the JFET is that a decoupling device is provided which is connected on the one hand to a source connection of the JFET and on the other hand to a drain connection of the MOSFET of the hybrid power MOSFET.
  • This decoupling device changes the source potential of the JFET in such a way that the JFET switches off slowly.
  • the simplest embodiment of such a coupling device is an inductor. Depending on the current flowing through this inductor, there is a voltage drop across this inductor, which raises the source potential of the JFET, causing the JFET to switch off more slowly.
  • an extended bond wire is used as the inductor.
  • FIG 2 shows output characteristics of a JFET
  • FIG. 3 shows a transfer characteristic of a JFET
  • FIG. 4 shows the drain voltage of a JFET in a diagram over the gate voltage with a constant drain current
  • FIG. 5 shows a shutdown process of the hybrid circuit in a diagram over time t Power MOSFET shown in FIG 1 and the
  • 6 to 11 each show an embodiment of the hybrid power MOSFET according to the invention.
  • FIG. 6 shows a first embodiment of the hybrid power MOSFET according to the invention.
  • a control resistor Ro ff which is linked to a gate connection G ′ of the MOSFET 2 is provided as a device for reducing the change in the gate voltage of the junction FET 4.
  • a control resistor R on is also provided, which is also linked to the gate connection G ′ of the MOSFET 2. So that these two control resistors R 0ff and R 0n can only be used in a predetermined operating state, a decoupling diode D1 , D2 is arranged between the control resistors R ⁇ ff and R on and the gate terminal G 'of the MOSFET 2.
  • the control voltage U st present at the control connection 6 is delayed by means of the timing elements, so that the MOSFET 2 of the hybrid power MOSFET switches off with a delay.
  • the gate voltage U GS 'of the JFET 4 changes correspondingly slowly.
  • the change in the drain voltage U D ⁇ S - of the MOSFET 2 must be very slow.
  • the MOSFET 2 of the hybrid power MOSFET is operated longer in the active region, so that the switching losses of the MOSFET 2 increase. So that the switching edges of the JFET 4 can be changed separately when switching on and when switching off, a control resistor R on and R 0 ff is provided for the switching on and switching off process, which have different values.
  • a decoupling device is provided as a device for reducing the change in the gate voltage of the JFET 4, which is electrically conductively connected on the one hand to the gate connection G of the JFET 4 and on the other hand to the source connection S 'of the MOSFET 2 is.
  • a gate resistor RQ J is provided as the decoupling device. This gate resistor RQ forms a timing element with the always available gate capacitance C GSJ of the JFET 4, the time constant of which is determined by the value of the gate resistor RQ J and by the value of the gate capacitance C GS j.
  • a rapid change in the drain voltage U D - S - of the MOSFET 2 is delayed by means of this timing element at the gate connection G of the JFET 4.
  • the switching edge of the JFET 4 can be set depending on the value of the gate resistor RQ J. If the switching edge of the JFET 4 can be set as desired, a capacitor C z is electrically connected in parallel to the existing gate capacitance C GSJ . This possibility of using an external capacitor C z is shown by means of a broken line. This setting of the switching edge of the JFET 4 applies to the switch-on and switch-off process.
  • FIG. 8 shows an embodiment of the decoupling device with which the switching edges of the JFET 4 for switching on and switching off are set separately from one another.
  • the decoupling device has one for switching off in addition to the gate resistor R & j off Gate resistor RQ JO ⁇ for switching on.
  • a decoupling diode D3 and D4 is electrically connected in series to both gate resistors R & joff and Rcjon, so that only one gate resistor Rcj off and R & j on is used for operational reasons.
  • one of the two decoupling diodes D3 and D4 can be omitted.
  • the effective resistance when switching off is equal to the resistance Rcj of and when switching on the parallel circuit of the resistors R ⁇ j off and R GJO ⁇ - the capacitor C z mentioned in FIG. 7, which is electrically parallel to the Gate capacitance C GJ is switched can also be used in this embodiment.
  • two current sources 8 and 10 are provided. Such an embodiment is shown in more detail in FIG 9.
  • the gate G of the JFET 4 is charged when switched on and discharged when switched off.
  • the level of the current i on or i off determines the switching edge of the
  • a controlled voltage source 12 can also be provided, as is illustrated in FIG. 10.
  • a resistor R SP which determines a current value as a function of the voltage of the voltage source 12, is connected electrically in series with the controlled voltage source 12.
  • FIGS. 7 to 10 show different embodiments for a decoupling device which is connected in an electrically conductive manner on the one hand to the gate connection G of the JFET 4 and on the other hand to the source connection S 'of the MOSFET 2 of the hybrid power MOSFET.
  • this decoupling device By means of this decoupling device, the change in the gate voltage U GS 'of the JFET 4 is made directly Influenced.
  • the decoupling device By inserting the decoupling device in the manner shown in FIGS. 7 to 10, the hard coupling of the gate voltage U GS - of the JFET 4 to the drain voltage U D - S 'of the MOSFET 2 is decoupled.
  • an inductance is built into the gate circuit of the JFET 4 (FIG. 11).
  • an inductance L s is connected between the source terminal S of the JFET and the drain terminal D 'of the MOSFET 2. Since already very small
  • inductance L s s result in corresponding current rise to significant voltage drops across the inductor L, the value of inductance L s can be very small.
  • Such an inductance L s can thus be realized by an extended bond wire of the hybrid power MOSFET between the connections S and D '.

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Abstract

Die Erfindung bezieht sich auf ein Hybrid-Leistungs-MOSFET, bestehend aus einem MOSFET (2) und einem Sperrschicht-FET (4), wobei der MOSFET (2) und der Sperrschicht-FET (4) elektrisch in Reihe geschaltet sind. Erfindungsgemäß ist der Hybrid-Leistungs-MOSFET mit einer Einrichtung zur Reduzierung der Änderung der Gatespannung (UGS') des Sperrschicht-FET (4) versehen. Somit erhält man einen Hybrid-Leistungs-MOSFET, bei dem keine hohen Überspannungen mehr auftreten und dessen EMV-Verhalten sich wesentlich verbessert hat.

Description

Beschreibung
Hybrid-Leistungs-MOSFET
Die Erfindung bezieht sich auf einen Hybrid-Leistungs-MOSFET, bestehend aus einen MOSFET und einem Sperrschicht-FET, wobei der MOSFET und der Sperrschicht-FET elektrisch in Reihe geschaltet sind.
Ein derartiger Hybrid-Leistungs-MOSFET ist aus der
DE 196 10 135 Cl bekannt. Anhand der FIG 1 wird dieser bekannte Hybrid-Leistungs-MOSFET näher beschrieben:
Dieser Hybrid-Leistungs-MOSFET weist einen selbstsperrenden n-Kanal-MOSFET 2, insbesondere einen Niedervolt-Leistungs- MOSFET, und einen selbstleitenden n-Kanal-Sperrschicht-FET 4 auf. Dieser hochsperrende Sperrschicht-FET 4 wird auch als Junction-Field-Effect-Transistor (JFET) bezeichnet. Diese beiden FET sind derart elektrisch in Reihe geschaltet, daß der Source-Anschluß S des Sperrschicht-FET 4 mit dem Drain- Anschluß D' des MOSFET 2 und daß der Gate-Anschluß G des Sperrschicht-FET 4 mit dem Source-Anschluß S' des MOSFET 2 elektrisch leitend verbunden sind. Diese elektrische Zusammenschaltung zweier Halbleiterbauelemente wird bekanntlich auch als Kaskodenschaltung bezeichnet. Der niedersperrende
MOSFET 2 dieser Kaskodenschaltung weist eine interne bipolare Diode DΪN auf, die antiparallel zum MOSFET 2 geschaltet ist und allgemein als Inversdiode bzw. interne Freilaufdiode bezeichnet wird. Der selbstsperrende n-Kanal-MOSFET 2 ist aus Silizium, wogegen der selbstsperrende n-Kanal-JFET 4 aus
Siliziumcarbid besteht. Dieser Hybrid-Leistungs-MOSFET ist für eine hohe Sperrspannung von über 600 Volt ausgelegt und weist dennoch nur geringe Verluste im Durchlaßbereich auf.
In den FIG 2 bis 4 sind einige wichtige Kennlinien des selbstleitenden Sperrschicht-FET 4 näher dargestellt. Die FIG 2 zeigt verschiedene Ausgangskennlinien des Sperrschicht- FET 4, wogegen in der FIG 3 die Übertragungskennlinie des Sperrschicht-FET 4 dargestellt ist. Dieser Übertragungskennlinie kann entnommen werden, daß der größte Drain-Strom ID bei einer Gate-Spannung UG = 0 durch den Sperrschicht-FET fließt. Deshalb wird ein derartiger Sperrschicht-FET 4 als selbstleitend bezeichnet. Sinkt die Gate-Spannung UG unterhalb einer Schwellenspannung UTh, ist der Drain-Strom ID gleich Null. Die FIG 4 zeigt die Drain-Spannung UDS als Funktion der Gate-Spannung UGs bei einem konstanten Drain- Strom ID. Dem Diagramm der FIG 2 ist zu entnehmen, daß mittels einer Gate-Spannung UGS der Widerstand zwischen dem Drain-Anschluß D und dem Source-Anschluß S des Sperrschicht- FET 4 gesteuert werden kann. Die Steuerspannung ist die Gate- Spannung UGS. Aus diesem Grund wird ein Sperrschicht-FET auch als gesteuerter Widerstand bezeichnet.
Gesteuert wird diese Kaskodenschaltung mittels der Gate- Spannung Uc-s' des selbstsperrenden MOSFET 2. Ist der MOSFET 2 eingeschaltet oder die antiparallele interne Diode Dm des MOSFET 2 führt einen Strom, so ist die Drain-Spannung UD's' des MOSFET 2 näherungsweise Null . Durch die Kopplung des Gate-Anschlusses des JFET 4 mit dem Source-Anschluß S1 des MOSFET 2 ist die Gate-Spannung UGS< des JFET 4 Null bis ein wenig negativ oder positiv. Gemäß der Übertragungskennlinie gemäß FIG 3 fließt durch den JFET 4 annähernd der größte
Drain-Strom ID. Wird der MOSFET 2 abgeschaltet, so steigt die Drain-Spannung UD-S' an, bis die maximal zulässige Sperrspannung des MOSFET 2 erreicht ist. Der Wert der Sperrspannung ist bei einem Niedervolt-Leistungs-MOSFET 2 beispielsweise 30 Volt. Sobald der Wert der Drain-Spannung UD-s' des MOSFET 2 den Wert der Schwellenspannung UT überschreitet, ist der Drain-Strom ID des JFET 4 gemäß der Übertragungskennlinien nach FIG 3 Null. Das heißt, der JFET 4 ist abgeschaltet. Durch die Verkopplung des Gate-Anschlusses G des JFET 4 mit dem Source-Anschluß S' des MOSFET 2 wird die Drain-Spannung UD'S' des MOSFET 2 auf das Gate G des JFET 4 gegengekoppelt. In dem Diagramm der FIG 5 ist der zeitliche Verlauf eines Abschaltvorgangs des Hybrid-Leistungs-MOSFET nach FIG 1 näher dargestellt. Der Abschaltvorgang beginnt zum Zeitpunkt ti. Zu diesem Zeitpunkt ti beginnt die Drain-Spannung UD-S- des MOSFET 2 anzusteigen, d.h., der MOSFET 2 nimmt Spannung auf. Wie bereits erwähnt, wird diese Spannung auf das Gate G des JFET 4 hier gegengekoppelt. Da der Drain-Strom ID sich nicht ändert, sondern konstant bleibt, steigt gemäß der Kennlinie gemäß FIG 4 die Drain-Spannung UDs' des JFET 4 an. Sobald die- se Drain-Spannung UDs- des JFET 4 gleich einer am Hybrid-Leistungs-MOSFET anstehenden Gleichspannung ist (Zeitpunkt t3) , fällt der Drain-Strom ID gemäß der Übertragungskennlinie nach FIG 3 bis auf den Wert Null ab. Dies ist das eigentliche Ende des Abschaltvorgangs . Die weitere Erhöhung der Drain-Spannung UD'S' des MOSFET 2 bis zum Zeitpunkt t5 auf ihren stationären Endwert beeinflußt nur noch das Sperrverhalten des Hybrid- Leistungs-MOSFET.
MOSFET zeichnen sich dadurch aus, daß sie sehr schnell schal- ten. Das Zeitintervall ti bis t5, das den Abschaltvorgang kennzeichnet, beträgt nach Datenblattwerten deutlich weniger als 100 ns . Berücksichtigt man nun noch die Tatsache, daß nach den Kennlinien der FIG 3 und 4 die Schaltflanken des JFET 4 innerhalb einer Spanne von wenigen Volt abgeschlossen sind, so ergeben sich enorme Steilheiten für Spannungs- und Stromänderungen. Da ein hoher Wert einer Stromänderung in Verbindung mit unvermeidlichen Streuinduktivitäten zu hohen Überspannungen am Bauelement führen und hohe Spannungsflanken das EMV-Verhalten (Elektromagnetische Verträglichkeit) von Schaltungen und .Geräten beeinträchtigen, ist es erforderlich, dieses Werte von Spannungs- und Stromänderungen zu reduzieren.
Der Erfindung liegt nun die Aufgabe zugrunde, den bekannten Hybrid-Leistungs-MOSFET derart weiterzubilden, daß die zuvor genannten Nachteile nicht mehr auftreten. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Hybrid-Leistungs-MOSFET mit einer Einrichtung zur Reduzierung der Änderung der Gate-Spannung des Sperrschicht-FET versehen ist. In Abhängigkeit der Ausführung dieser Einrichtung kann direkt oder indirekt die Änderung der Gate-Spannung des JFET reduziert werden. Durch die Reduzierung der Gate-Spannungs- änderung wird die Steilheit der Spannungs- und Stromänderung abgeflacht, so daß keine hohen Überspannungen am Hybrid-Leistungs-MOSFET mehr auftreten.
Zur direkten Beeinflussung der Gate-Spannungsänderung des JFET ist eine Entkopplungsvorrichtung zwischen dem Gate-Anschluß des JFET und dem Source-Anschluß des MOSFET des Hybrid-Leistungs-MOSFET geschaltet. Mittels dieser Entkopp- lungsvorrichtung wird die harte Ankopplung der Gate-Spannung des JFET an die Drain-Spannung des MOSFET gemildert oder aufgebrochen.
Die einfachste Ausführungsform einer Entkopplungsvorrichtung ist ein Gate-Widerstand. Dieser Gate-Widerstand bildet zusammen mit der immer vorhandenen Gate-Kapazität des JFET eine Zeitkonstante. Die schnelle Änderung der Drain-Spannung des MOSFET wird durch dieses gebildete Zeitglied verzögert, so daß die Schaltsteilheit des JFET reduziert wird. In Abhängig- keit der vorhandenen Gate-Kapazität des JFET und eines vorbestimmten Gate-Widerstandes kann die Zeitverzögerung eingestellt werden.
Bei einer vorteilhaften Ausführungsform dieser einfachen Aus- führungsform der Entkopplungsvorrichtung ist elektrisch parallel zur Gate-Kapazität des JFET des Hybrid-Leistungs- MOSFET ein Kondensator geschaltet. Mit Hilfe dieses Kondensators und des Gate-Widerstandes kann die Schaltflanke des JFET des Hybrid-Leistungs-MOSFET nahezu beliebig eingestellt wer- den. Weitere Ausführungsformen der Entkopplungsvorrichtung sind den Unteransprüchen 8 bis 10 zu entnehmen.
Zur indirekten Beeinflussung der Gate-Spannungsänderung des JFET ist wenigstens ein Steuerwiderstand vorgesehen, der mit dem Gate-Anschluß des MOSFET des Hybrid-Leistungs-MOSFET verknüpft ist. Dieser Steuerwiderstand bildet zusammen mit einer vorhandenen Gate-Drain-Kapazität des MOSFET eine Zeitkonstante für den MOSFET. Mittels diesem Zeitglied schaltet der MOSFET verzögert aus. Das heißt, die Drain-Spannung des
MOSFET steigt verzögert an, wodurch auch der JFET durch die Gegenkopplung der Drain-Spannung des MOSFET auf das Gate des JFET verzögert ausschaltet, damit eine Reduzierung der Änderung der Gate-Spannung des JFET eintritt, muß die Zeitverzö- gerung des MOSFET sehr groß sein. Dadurch müssen höhere Schaltverluste für den MOSFET in Kauf genommen werden.
Eine weitere Möglichkeit zur indirekten Beeinflussung der Gate-Spannungsänderung des JFET besteht darin, daß eine Ent- kopplungsvorrichtung vorgesehen ist, die einerseits mit einem Source-Anschluß des JFET und andererseits mit einen Drain-Anschluß des MOSFET des Hybrid-Leistungs-MOSFET verbunden ist. Durch diese Entkopplungsvorrichtung wird das Source-Potential des JFET derart verändert, daß dadurch der JFET langsam aus- schaltet.
Die einfachste Ausführungform einer derartigen Ankopplungs- vorrichtung ist eine Induktivität. In Abhängigkeit des durch diese Induktivität fließenden Stromes entsteht ein Spannungs- abfall an dieser Induktivität, der das Source-Potential des JFET anhebt, wodurch das JFET verlangsamt ausschaltet.
Bei einer besonders vorteilhaften Ausführungsform dieser einfachen Ausführungsform der Entkopplungsvorrichtung wird als Induktivität ein verlängerter Bonddraht verwendet. Zur näheren Erläuterung der Erfindung wird auf die Zeichnung Bezug genommen, in der mehrere Ausführungsformen des erfindungsgemäßen Hybrid-Leistungs-MOSFET schematisch veranschaulicht sind.
FIG 1 zeigt die Schaltung eines bekannten Hybrid-
Leistungs-MOSFET, die FIG 2 zeigt Ausgangskennlinien eines JFET, in
FIG 3 ist eine Übertragungskennlinie eines JFET, in FIG 4 ist in einem Diagramm über die Gate-Spannung die Drain-Spannung eines JFET bei konstantem Drain-Strom dargestellt, in der FIG 5 ist in einem Diagramm über der Zeit t ein Abschaltvorgang des Hybrid-Leistungs-MOSFET nach FIG 1 dargestellt und die
FIG 6 bis 11 zeigen jeweils eine Ausführungsform des erfindungsgemäßen Hybrid-Leistungs-MOSFET.
In der FIG 6 ist ein erste Ausführungsform des erfindungsge- mäßen Hybrid-Leistungs-MOSFET dargestellt. Bei dieser Ausführungsform ist als Einrichtung zur Reduzierung der Änderung der Gate-Spannung des Sperrschicht-FET 4 ein Steuerwiderstand Roff vorgesehen, der mit einem Gate-Anschluß G' des MOSFET 2 verknüpft ist. In dieser Darstellung ist ebenfalls ein Steu- er iderstand Ron vorgesehen, der ebenfalls mit dem Gate-Anschluß G' des MOSFET 2 verknüpft ist. Damit diese beiden Steuerwiderstände R0ff und R0n nur bei einem vorbestimmten Betriebszustand verwendet werden können, sind zwischen den Steuerwiderständen Rσff und Ron und dem Gate-Anschluß G' des MOSFET 2 jeweils eine Entkopplungsdiode Dl, D2 angeordnet. Diese Steuerwiderstände Roff und Ron bilden mit der vorhandenen Gate-Drain-Kapazität CD-G' des MOSFET 2 jeweils ein Zeitglied. Die am Steueranschluß 6 anstehende Steuerspannung Ust wird mittels der Zeitglieder verzögert, so daß der MOSFET 2 des Hybrid-Leistungs-MOSFET verzögert ausschaltet. Infolge der verlangsamten Spannungsänderung am MOSFET 2 ändert sich die Gate-Spannung UGS' des JFET 4 entsprechend langsam. Damit die Schaltflanke des JFET 4 ausreichend abgeflacht werden kann, muß die Änderung der Drain-Spannung UD<S- des MOSFET 2 sehr langsam erfolgen. Dadurch wird der MOSFET 2 des Hybrid- Leistungs-MOSFET länger im aktiven Bereich betrieben, so daß sich die Schaltverluste des MOSFET 2 erhöhen. Damit die Schaltflanken des JFET 4 beim Einschalten und beim Ausschalten getrennt verändert werden können, ist für den Einschalt- und dem Ausschaltvorgang jeweils ein Steuerwiderstand Ron und R0ff vorgesehen, die unterschiedliche Werte aufweisen.
In einer zweiten Ausführungsform ist als Einrichtung zur Reduzierung der Änderung der Gate-Spannung des JFET 4 eine Entkopplungsvorrichtung vorgesehen, die einerseits mit dem Gate- Anschluß G des JFET 4 und andererseits mit dem Source-An- schluß S' des MOSFET 2 elektrisch leitend verbunden ist. In einer einfachsten Ausführungsform ist als Entkopplungsvorrichtung ein Gate-Widerstand RQJ vorgesehen. Dieser Gate-Widerstand RQ bildet mit der immer vorhandenen Gate-Kapazität CGSJ des JFET 4 ein Zeitglied, dessen Zeitkonstante vom Wert des Gate-Widerstandes RQJ und vom Wert der Gate-Kapazität CGSj bestimmt wird. Eine schnelle Änderung der Drain-Spannung UD-S- des MOSFET 2 wird mittels dieses Zeitgliedes verzögert am Gate-Anschluß G des JFET 4 gegengekoppelt. In Abhängigkeit des Wertes des Gate-Widerstandes RQJ kann die Schaltflanke des JFET 4 eingestellt werden. Soll die Schaltflanke des JFET 4 beliebig eingestellt werden können, so wird der vorhandenen Gate-Kapazität CGSJ ein Kondensator Cz elektrisch parallel geschaltet. Diese Möglichkeit der Verwendung eines externen Kondensators Cz ist mittels einer unterbrochenen Linie darge- stellt. Diese Einstellung der Schaltflanke des JFET 4 gilt für den Einschalt- und den Ausschaltvorgang.
In der FIG 8 ist eine Ausführungsform der Entkopplungsvorrichtung dargestellt, mit der die Schaltflanken des JFET 4 für das Einschalten und das Ausschalten getrennt voneinander eingestellt werden. Dazu weist die Entkopplungsvorrichtung neben dem Gate-Widerstand R&joff für das Ausschalten einen Gate-Widerstand RQJOΠ für das Einschalten auf. Beiden Gate- Widerständen R&joff und Rcjon ist jeweils eine Entkopplungsdiode D3 und D4 elektrisch in Reihe geschaltet, so daß betriebsbedingt nur ein Gate-Widerstand Rcjoff bzw. R&jon benutzt wird. Bei dieser Ausführungsform der Entkopplungsvorrichtung kann von den beiden Entkopplungsdioden D3 und D4 eine weggelassen werden. Unter der Annahme, daß nur die Entkopplungsdiode D4 vorhanden ist, ist der effektive Widerstand beim Ausschalten gleich dem Widerstand Rcjof und beim Einschalten gleich der Parallalschaltung der Widerstände Rαjoff und RGJOΠ- Der in FIG 7 erwähnte Kondensator Cz, der elektrisch parallel zur Gatekapazität CGJ geschaltet ist, kann auch bei dieser Ausführungsform verwendet werden.
Bei einer weiteren Ausführungsform der Entkopplungsvorrichtung sind zwei Stromquellen 8 und 10 vorgesehen. Eine derartige Ausführungsform ist in der FIG 9 näher dargestellt. Mittels dieser Stromquellen 8 und 10 wird das Gate G des JFET 4 beim Einschalten geladen und beim Ausschalten Entladen. Die Höhe des Strom ion bzw. ioff bestimmt die Schaltflanke des
JFET 4 beim Ein- bzw. Ausschalten. Gesteuert werden diese beiden Stromquellen 8 und 10 von der Drainspannung UD's- des MOSFET 2 des Hybrid-Leistungs-MOSFET.
Anstelle von Stromquellen 8 und 10 als Entkopplungsvorrichtung kann auch eine gesteuerte Spannungsquelle 12 vorgesehen sein, wie es in der FIG 10 veranschaulicht ist. Elektrisch in Reihe zur gesteuerten Spannungsquelle 12 ist ein Widerstand RSP geschaltet, der in Abhängigkeit der Spannung der Span- nungsquelle 12 einen Stromwert bestimmt.
Die FIG 7 bis 10 zeigen verschiedene Ausführungsformen für eine Entkopplungsvorrichtung, die einerseits mit dem Gate-Anschluß G des JFET 4 und andererseits mit dem Source-Anschluß S' des MOSFET 2 des Hybrid-Leistungs-MOSFET elektrisch leitend verbunden ist. Mittels dieser Entkopplungsvorrichtung wird direkt auf die Änderung der Gate-Spannung UGS' des JFET 4 Einfluß genommen. Durch die Einfügung der Entkopplungsvorrichtung in der in den FIG 7 bis 10 gezeigten Art und Weise wird die harte Ankopplung der Gate-Spannung UGS- des JFET 4 an die Drain-Spannung UD-S' des MOSFET 2 entkoppelt.
Soll vorzugsweise die Stromflanke des JFET 4 beeinflußt werden, so wird eine Induktivität in den Gate-Kreis des JFET 4 eingebaut (FIG 11) . In dieser FIG 11 ist eine Induktivität Ls zwischen dem Source-Anschluß S des JFET und dem Drain-An- Schluß D' des MOSFET 2 geschaltet. Da bereits sehr kleine
Werte der Induktivität Ls bei entsprechenden Stromsteilheiten zu merklichen Spannungsabfällen an der Induktivität Ls führen, kann der Wert der Induktivität Ls sehr klein sein. Dadurch kann eine derartige Induktivität Ls durch einen verlän- gerten Bonddraht des Hybrid-Leistungs-MOSFET zwischen den Anschlüssen S und D' realisiert werden. Beim Einschalten des Hybrid-Leistungs-MOSFET wird in der Induktivität Ls ein Strom aufgebaut, der an dieser Induktivität Ls ein Spannungsabfall erzeugt. Dieser Spannungsabfall hebt das Source-Potential des JFET 4 an und verlangsamt somit das Einschalten des JFET 4. Analog wird das Ausschalten verlangsamt.
Mit der erfindungsgemäßen Einrichtung zur Reduzierung der Änderung der Gate-Spannung UGS' des Sperrschicht-FET 4 eines Hy- brid-Leistungs-MOSFET treten keine hohe Überspannungen mehr auf und das EMV-Verhalten hat sich wesentlich verbessert.

Claims

Patentansprüche
1. Hybrid-Leistungs-MOSFET, bestehend aus einem MOSFET (2) und einer Sperrschicht-FET (4) , wobei der MOSFET (2) und der Sperrschicht-FET (4) elektrisch in Reihe geschaltet sind, d a d u r c h g e k e n n z e i c h n e t , daß der Hybrid-Leistungs-MOSFET mit einer Einrichtung zur Reduzierung der Änderung der Gate-Spannung (UGS-) des Sperrschicht-FET (4) versehen ist.
2. Hybrid-Leistungs-MOSFET nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß als Einrichtung eine Entkopplungsvorrichtung vorgesehen ist.
3. Hybrid-Leistungs-MOSFET nach Anspruch 1, d a du r c h g e k e n n z e i c h n e t , daß als Einrichtung wenigstens ein Steuerwiderstand (R0ff) vorgesehen ist, der mit einem Gate-Anschluß (G1) des MOSFET (2) verknüpft ist.
4. Hybrid-Leistungs-MOSFET nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die Entkopplungsvorrichtung einerseits mit einem Gate-Anschluß (G) des Sperrschicht-FET (4) und andererseits mit einem Source- Anschluß (S') des MOSFET (2) verbunden ist.
5. Hybrid-Leistungs-MOSFET nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die Entkopplungsvorrichtung einerseits mit einem Source-Anschluß (S) des Sperrschicht-FET (4) und andererseits mit einem Drain-Anschluß (D1) des MOSFET (2) verbunden ist.
6. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 d a d u r c h g e k e n n z e i c h n e t , daß als Ent- kopplungsvorrichtung ein Gate-Widerstand (RGJ) vorgesehen ist.
7. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 d a d u r c h g e k e n n z e i c h n e t , daß als Entkopplungsvorrichtung zwei Gate-Widerstände (Raro * Rcjoff) vorgesehen ist, die elektrisch parallel geschaltet sind, wobei wenigstens einem Gate-Widerstand (Rαjon/ R&joff) eine Entkopplungsdiode (D3, D4) elektrisch in Reihe geschaltet ist.
8. Hybrid-Leistungs-MOSFET nach Anspruch 6 oder 7, d a d u r c h g e k e n n z e i c h n e t , daß ein Kon- densator (Cz) vorgesehen ist, der elektrisch parallel zur
Gate-Source-Strecke des Sperrschicht-FET (4) geschaltet ist.
9. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 d a d u r c h g e k e n n z e i c h n e t , daß als Ent- kopplungsvorrichtung wenigstens eine Stromquelle (8, 10) vorgesehen ist.
10. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 d a d u r c h g e k e n n z e i c h n e t , daß als Ent- kopplungsvorrichtung eine gesteuerte Spannungsquelle (12) vorgesehen ist.
11. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 5 d a d u r c h g e k e n n z e i c h n e t , daß als Ent- kopplungsvorrichtung eine Induktivität (Ls) vorgesehen ist.
12. Hybrid-Leistungs-MOSFET nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , daß als Induktivität (LS) ein verlängerter Bonddraht verwendet wird.
13. Hybrid-Leistungs-MOSFET nach einem der vorgenannten Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß als MOSFET (2) ein Niedervolt-Leistungs-MOSFET vorgesehen ist.
14. Hybrid-Leistungs-MOSFET nach einem der Ansprüche 1 bis 13, d a d u r c h g e k e n n z e i c h n e t , daß der MOSFET (2) aus Silizium besteht.
15. Hybrid-Leistungs-MOSFET nach einem der Ansprüche 1 bis 13, d a d u r c h g e k e n n z e i c h n e t , daß der Sperrschicht-FET (4) aus Silizium-Carbid besteht.
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