DE19902520B4 - Hybrid-Leistungs-MOSFET - Google Patents

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Abstract

Hybrid-Leistungs-MOSFET, bestehend aus einem MOSFET (2) und einer Sperrschicht-FET (4), wobei der MOSFET (2) und der Sperrschicht-FET (4) elektrisch in Reihe geschaltet sind, dadurch gekennzeichnet, daß der Hybrid-Leistungs-MOSFET mit einer Einrichtung zur Reduzierung der Änderung der Gate-Spannung (UGS') des Sperrschicht-FET (4) versehen ist.

Description

  • Die Erfindung bezieht sich auf einen Hybrid-Leistungs-MOSFET, bestehend aus einen MOSFET und einem Sperrschicht-FET, wobei der MOSFET und der Sperrschicht-FET elektrisch in Reihe geschaltet sind.
  • Ein derartiger Hybrid-Leistungs-MOSFET ist aus der DE 196 10 135 C1 bekannt. Anhand der 1 wird dieser bekannte Hybrid-Leistungs-MOSFET näher beschrieben:
    Dieser Hybrid-Leistungs-MOSFET weist einen selbstsperrenden n-Kanal-MOSFET 2, insbesondere einen Niedervolt-Leistungs-MOSFET, und einen selbstleitenden n-Kanal-Sperrschicht-FET 4 auf. Dieser hochsperrende Sperrschicht-FET 4 wird auch als Junction-Field-Effect-Transistor (JFET) bezeichnet. Diese beiden FET sind derart elektrisch in Reihe geschaltet, daß der Source-Anschluß S des Sperrschicht-FET 4 mit dem Drain-Anschluß D' des MOSFET 2 und daß der Gate-Anschluß G des Sperrschicht-FET 4 mit dem Source-Anschluß S' des MOSFET 2 elektrisch leitend verbunden sind. Diese elektrische Zusammenschaltung zweier Halbleiterbauelemente wird bekanntlich auch als Kaskodenschaltung bezeichnet. Der niedersperrende MOSFET 2 dieser Kaskodenschaltung weist eine interne bipolare Diode DIN auf, die antiparallel zum MOSFET 2 geschaltet ist und allgemein als Inversdiode bzw. interne Freilaufdiode bezeichnet wird. Der selbstsperrende n-Kanal-MOSFET 2 ist aus Silizium, wogegen der selbstsperrende n-Kanal-JFET 4 aus Siliziumcarbid besteht. Dieser Hybrid-Leistungs-MOSFET ist für eine hohe Sperrspannung von über 600 Volt ausgelegt und weist dennoch nur geringe Verluste im Durchlaßbereich auf.
  • In den 2 bis 4 sind einige wichtige Kennlinien des selbstleitenden Sperrschicht-FET 4 näher dargestellt. Die 2 zeigt verschiedene Ausgangskennlinien des Sperrschicht- FET 4, wogegen in der 3 die Übertragungskennlinie des Sperrschicht-FET 4 dargestellt ist. Dieser Übertragungskennlinie kann entnommen werden, daß der größte Drain-Strom ID bei einer Gate-Spannung UG = 0 durch den Sperrschicht-FET fließt. Deshalb wird ein derartiger Sperrschicht-FET 4 als selbstleitend bezeichnet. Sinkt die Gate-Spannung UG unterhalb einer Schwellenspannung UTh, ist der Drain-Strom ID gleich Null. Die 4 zeigt die Drain-Spannung UDS als Funktion der Gate-Spannung UGS bei einem konstanten Drain-Strom ID. Dem Diagramm der 2 ist zu entnehmen, daß mittels einer Gate-Spannung UGS der Widerstand zwischen dem Drain-Anschluß D und dem Source-Anschluß S des Sperrschicht-FET 4 gesteuert werden kann. Die Steuerspannung ist die Gate-Spannung UGS. Aus diesem Grund wird ein Sperrschicht-FET auch als gesteuerter Widerstand bezeichnet.
  • Gesteuert wird diese Kaskodenschaltung mittels der Gate-Spannung UG'S' des selbstsperrenden MOSFET 2. Ist der MOSFET 2 eingeschaltet oder die antiparallele interne Diode DIN des MOSFET 2 führt einen Strom, so ist die Drain-Spannung UD'S' des MOSFET 2 näherungsweise Null. Durch die Kopplung des Gate-Anschlusses des JFET 4 mit dem Source-Anschluß S' des MOSFET 2 ist die Gate-Spannung UGS' des JFET 4 Null bis ein wenig negativ oder positiv. Gemäß der Übertragungskennlinie gemäß 3 fließt durch den JFET 4 annähernd der größte Drain-Strom ID. Wird der MOSFET 2 abgeschaltet, so steigt die Drain-Spannung UD'S' an, bis die maximal zulässige Sperrspannung des MOSFET 2 erreicht ist. Der Wert der Sperrspannung ist bei einem Niedervolt-Leistungs-MOSFET 2 beispielsweise 30 Volt. Sobald der Wert der Drain-Spannung UD'S' des MOSFET 2 den Wert der Schwellenspannung UTh überschreitet, ist der Drain-Strom 2D des JFET 4 gemäß der Übertragungskennlinien nach 3 Null. Das heißt, der JFET 4 ist abgeschaltet. Durch die Verkopplung des Gate-Anschlusses G des JFET 4 mit dem Source-Anschluß S' des MOSFET 2 wird die Drain-Spannung UG'S' des MOSFET 2 auf das Gate G des JFET 4 gegengekoppelt.
  • In dem Diagramm der 5 ist der zeitliche Verlauf eines Abschaltvorgangs des Hybrid-Leistungs-MOSFET nach 1 näher dargestellt. Der Abschaltvorgang beginnt zum Zeitpunkt t1. Zu diesem Zeitpunkt t1 beginnt die Drain-Spannung UD'S' des MOSFET 2 anzusteigen, d.h., der MOSFET 2 nimmt Spannung auf. Wie bereits erwähnt, wird diese Spannung auf das Gate G des JFET 4 hier gegengekoppelt. Da der Drain-Strom ID sich nicht ändert, sondern konstant bleibt, steigt gemäß der Kennlinie gemäß 4 die Drain-Spannung UDS' des JFET 4 an. Sobald diese Drain-Spannung UDS' des JFET 4 gleich einer am Hybrid-Leistungs-MOSFET anstehenden Gleichspannung ist (Zeitpunkt t3), fällt der Drain-Strom ID gemäß der Übertragungskennlinie nach 3 bis auf den Wert Null ab. Dies ist das eigentliche Ende des Abschaltvorgangs. Die weitere Erhöhung der Drain-Spannung UD'S' des MOSFET 2 bis zum Zeitpunkt t5 auf ihren stationären Endwert beeinflußt nur noch das Sperrverhalten des Hybrid-Leistungs-MOSFET.
  • MOSFET zeichnen sich dadurch aus, daß sie sehr schnell schalten. Das Zeitintervall t1 bis t5, das den Abschaltvorgang kennzeichnet, beträgt nach Datenblattwerten deutlich weniger als 100 ns. Berücksichtigt man nun noch die Tatsache, daß nach den Kennlinien der 3 und 4 die Schaltflanken des JFET 4 innerhalb einer Spanne von wenigen Volt abgeschlossen sind, so ergeben sich enorme Steilheiten für Spannungs- und Stromänderungen. Da ein hoher Wert einer Stromänderung in Verbindung mit unvermeidlichen Streuinduktivitäten zu hohen Überspannungen am Bauelement führen und hohe Spannungsflanken das EMV-Verhalten (Elektromagnetische Verträglichkeit) von Schaltungen und Geräten beeinträchtigen, ist es erforderlich, dieses Werte von Spannungs- und Stromänderungen zu reduzieren.
    •
  • Der Erfindung liegt nun die Aufgabe zugrunde, den bekannten Hybrid-Leistungs-MOSFET derart weiterzubilden, dass mit einfachen Mitteln die Schaltflanke des JFET des Hybrid-Leistungs-MOSFET beeinflussbar ist.
  • Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Hybrid-Leistungs-MOSFET mit einer Einrichtung zur Reduzierung der Änderung der Gate-Spannung des Sperrschicht-FET versehen ist. In Abhängigkeit der Ausführung dieser Einrichtung kann direkt oder indirekt die Änderung der Gate-Spannung des JFET reduziert werden. Durch die Reduzierung der Gate-Spannungsänderung wird die Steilheit der Spannungs- und Stromänderung abgeflacht, so daß keine hohen Überspannungen am Hybrid-Leistungs-MOSFET mehr auftreten.
  • Zur direkten Beeinflussung der Gate-Spannungsänderung des JFET ist eine Entkopplungsvorrichtung zwischen dem Gate-Anschluß des JFET und dem Source-Anschluß des MOSFET des Hybrid-Leistungs-MOSFET geschaltet. Mittels dieser Entkopplungsvorrichtung wird die harte Ankopplung der Gate-Spannung des JFET an die Drain-Spannung des MOSFET gemildert oder aufgebrochen.
  • Die einfachste Ausführungsform einer Entkopplungsvorrichtung ist ein Gate-Widerstand. Dieser Gate-Widerstand bildet zusammen mit der immer vorhandenen Gate-Kapazität des JFET eine Zeitkonstante. Die schnelle Änderung der Drain-Spannung des MOSFET wird durch dieses gebildete Zeitglied verzögert, so daß die Schaltsteilheit des JFET reduziert wird. In Abhängigkeit der vorhandenen Gate-Kapazität des JFET und eines vorbestimmten Gate-Widerstandes kann die Zeitverzögerung eingestellt werden.
  • Bei einer vorteilhaften Ausführungsform dieser einfachen Ausführungsform der Entkopplungsvorrichtung ist elektrisch parallel zur Gate-Kapazität des JFET des Hybrid-Leistungs-MOSFET ein Kondensator geschaltet. Mit Hilfe dieses Kondensators und des Gate-Widerstandes kann die Schaltflanke des JFET des Hybrid-Leistungs-MOSFET nahezu beliebig eingestellt werden.
  • Weitere Ausführungsformen der Entkopplungsvorrichtung sind den Unteransprüchen 8 bis 10 zu entnehmen.
  • Zur indirekten Beeinflussung der Gate-Spannungsänderung des JFET ist wenigstens ein Steuerwiderstand vorgesehen, der mit dem Gate-Anschluß des MOSFET des Hybrid-Leistungs-MOSFET verknüpft ist. Dieser Steuerwiderstand bildet zusammen mit einer vorhandenen Gate-Drain-Kapazität des MOSFET eine Zeitkonstante für den MOSFET. Mittels diesem Zeitglied schaltet der MOSFET verzögert aus. Das heißt, die Drain-Spannung des MOSFET steigt verzögert an, wodurch auch der JFET durch die Gegenkopplung der Drain-Spannung des MOSFET auf das Gate des JFET verzögert ausschaltet, damit eine Reduzierung der Änderung der Gate-Spannung des JFET eintritt, muß die Zeitverzögerung des MOSFET sehr groß sein. Dadurch müssen höhere Schaltverluste für den MOSFET in Kauf genommen werden.
  • Eine weitere Möglichkeit zur indirekten Beeinflussung der Gate-Spannungsänderung des JFET besteht darin, daß eine Entkopplungsvorrichtung vorgesehen ist, die einerseits mit einem Source-Anschluß des JFET und andererseits mit einen Drain-Anschluß des MOSFET des Hybrid-Leistungs-MOSFET verbunden ist. Durch diese Entkopplungsvorrichtung wird das Source-Potential des JFET derart verändert, daß dadurch der JFET langsam ausschaltet.
  • Die einfachste Ausführungform einer derartigen Ankopplungsvorrichtung ist eine Induktivität. In Abhängigkeit des durch diese Induktivität fließenden Stromes entsteht ein Spannungsabfall an dieser Induktivität, der das Source-Potential des JFET anhebt, wodurch das JFET verlangsamt ausschaltet.
  • Bei einer besonders vorteilhaften Ausführungsform dieser einfachen Ausführungsform der Entkopplungsvorrichtung wird als Induktivität ein verlängerter Bonddraht verwendet.
    •
  • Zur näheren Erläuterung der Erfindung wird auf die Zeichnung Bezug genommen, in der mehrere Ausführungsformen des erfindungsgemäßen Hybrid-Leistungs-MOSFET schematisch veranschaulicht sind.
  • 1 zeigt die Schaltung eines bekannten Hybrid-Leistungs-MOSFET, die
  • 2 zeigt Ausgangskennlinien eines JFET, in
  • 3 ist eine Übertragungskennlinie eines JFET, in
  • 4 ist in einem Diagramm über die Gate-Spannung die Drain-Spannung eines JFET bei konstantem Drain-Strom dargestellt, in der
  • 5 ist in einem Diagramm über der Zeit t ein Abschaltvorgang des Hybrid-Leistungs-MOSFET nach 1 dargestellt und die
  • 6 bis 11 zeigen jeweils eine Ausführungsform des erfindungsgemäßen Hybrid-Leistungs-MOSFET.
  • In der 6 ist ein erste Ausführungsform des erfindungsgemäßen Hybrid-Leistungs-MOSFET dargestellt. Bei dieser Ausführungsform ist als Einrichtung zur Reduzierung der Änderung der Gate-Spannung des Sperrschicht-FET 4 ein Steuerwiderstand Roff vorgesehen, der mit einem Gate-Anschluß G' des MOSFET 2 verknüpft ist. In dieser Darstellung ist ebenfalls ein Steuerwiderstand Ron vorgesehen, der ebenfalls mit dem Gate-Anschluß G' des MOSFET 2 verknüpft ist. Damit diese beiden Steuerwiderstände Roff und Ron nur bei einem vorbestimmten Betriebszustand verwendet werden können, sind zwischen den Steuerwiderständen Roff und Ron und dem Gate-Anschluß G' des MOSFET 2 jeweils eine Entkopplungsdiode D1, D2 angeordnet. Diese Steuerwiderstände Roff und Ron bilden mit der vorhandenen Gate-Drain-Kapazität CD'S' des MOSFET 2 jeweils ein Zeitglied. Die am Steueranschluß 6 anstehende Steuerspannung Ust wird mittels der Zeitglieder verzögert, so daß der MOSFET 2 des Hybrid-Leistungs-MOSFET verzögert ausschaltet. Infolge der verlangsamten Spannungsänderung am MOSFET 2 ändert sich die Gate-Spannung UGS' des JFET 4 entsprechend langsam. Damit die Schaltflanke des JFET 4 ausreichend abgeflacht werden kann, muß die Änderung der Drain-Spannung UD'S' des MOSFET 2 sehr langsam erfolgen. Dadurch wird der MOSFET 2 des Hybrid-Leistungs-MOSFET länger im aktiven Bereich betrieben, so daß sich die Schaltverluste des MOSFET 2 erhöhen. Damit die Schaltflanken des JFET 4 beim Einschalten und beim Ausschalten getrennt verändert werden können, ist für den Einschalt- und dem Ausschaltvorgang jeweils ein Steuerwiderstand Ron und Roff vorgesehen, die unterschiedliche Werte aufweisen.
  • In einer zweiten Ausführungsform ist als Einrichtung zur Reduzierung der Änderung der Gate-Spannung des JFET 4 eine Entkopplungsvorrichtung vorgesehen, die einerseits mit dem Gate-Anschluß G des JFET 4 und andererseits mit dem Source-Anschluß S' des MOSFET 2 elektrisch leitend verbunden ist. In einer einfachsten Ausführungsform ist als Entkopplungsvorrichtung ein Gate-Widerstand RGJ vorgesehen. Dieser Gate-Widerstand RGJ bildet mit der immer vorhandenen Gate-Kapazität CGSJ des JFET 4 ein Zeitglied, dessen Zeitkonstante vom Wert des Gate-Widerstandes RGJ und vom Wert der Gate-Kapazität CGSJ bestimmt wird. Eine schnelle Änderung der Drain-Spannung UD'S' des MOSFET 2 wird mittels dieses Zeitgliedes verzögert am Gate-Anschluß G des JFET 4 gegengekoppelt. In Abhängigkeit des Wertes des Gate-Widerstandes RGJ kann die Schaltflanke des JFET 4 eingestellt werden. Soll die Schaltflanke des JFET 4 beliebig eingestellt werden können, so wird der vorhandenen Gate-Kapazität CGSJ ein Kondensator CZ elektrisch parallel geschaltet. Diese Möglichkeit der Verwendung eines externen Kondensators CZ ist mittels einer unterbrochenen Linie dargestellt. Diese Einstellung der Schaltflanke des JFET 4 gilt für den Einschalt- und den Ausschaltvorgang.
  • In der 8 ist eine Ausführungsform der Entkopplungsvorrichtung dargestellt, mit der die Schaltflanken des JFET 4 für das Einschalten und das Ausschalten getrennt voneinander eingestellt werden. Dazu weist die Entkopplungsvorrichtung neben dem Gate-Widerstand RGJoff für das Ausschalten einen Gate-Widerstand RGJon für das Einschalten auf. Beiden Gate-Widerständen RGJoff und RGJon ist jeweils eine Entkopplungsdiode D3 und D4 elektrisch in Reihe geschaltet, so daß betriebsbedingt nur ein Gate-Widerstand RGJoff bzw. RGJon benutzt wird. Bei dieser Ausführungsform der Entkopplungsvorrichtung kann von den beiden Entkopplungsdioden D3 und D4 eine weggelassen werden. Unter der Annahme, daß nur die Entkopplungsdiode D4 vorhanden ist, ist der effektive Widerstand beim Ausschalten gleich dem Widerstand RGJoff und beim Einschalten gleich der Parallalschaltung der Widerstände RGJoff und RGJon. Der in 7 erwähnte Kondensator CZ, der elektrisch parallel zur Gatekapazität CGJ geschaltet ist, kann auch bei dieser Ausführungsform verwendet werden.
  • Bei einer weiteren Ausführungsform der Entkopplungsvorrichtung sind zwei Stromquellen 8 und 10 vorgesehen. Eine derartige Ausführungsform ist in der 9 näher dargestellt. Mittels dieser Stromquellen 8 und 10 wird das Gate G des JFET 4 beim Einschalten geladen und beim Ausschalten Entladen. Die Höhe des Strom ion bzw. ioff bestimmt die Schaltflanke des JFET 4 beim Ein- bzw. Ausschalten. Gesteuert werden diese beiden Stromquellen 8 und 10 von der Drainspannung UD'S' des MOSFET 2 des Hybrid-Leistungs-MOSFET.
  • Anstelle von Stromquellen 8 und 10 als Entkopplungsvorrichtung kann auch eine gesteuerte Spannungsquelle 12 vorgesehen sein, wie es in der 10 veranschaulicht ist. Elektrisch in Reihe zur gesteuerten Spannungsquelle 12 ist ein Widerstand RSP geschaltet, der in Abhängigkeit der Spannung der Spannungsquelle 12 einen Stromwert bestimmt.
  • Die 7 bis 10 zeigen verschiedene Ausführungsformen für eine Entkopplungsvorrichtung, die einerseits mit dem Gate-Anschluß G des JFET 4 und andererseits mit dem Source-Anschluß S' des MOSFET 2 des Hybrid-Leistungs-MOSFET elektrisch leitend verbunden ist. Mittels dieser Entkopplungsvorrichtung wird direkt auf die Änderung der Gate-Spannung UGS' des JFET 4 Einfluß genommen. Durch die Einfügung der Entkopplungsvorrichtung in der in den 7 bis 10 gezeigten Art und Weise wird die harte Ankopplung der Gate-Spannung UGS' des JFET 4 an die Drain-Spannung UD'S' des MOSFET 2 entkoppelt.
  • Soll vorzugsweise die Stromflanke des JFET 4 beeinflußt werden, so wird eine Induktivität in den Gate-Kreis des JFET 4 eingebaut (11). In dieser 11 ist eine Induktivität LS zwischen dem Source-Anschluß S des JFET und dem Drain-Anschluß D' des MOSFET 2 geschaltet. Da bereits sehr kleine Werte der Induktivität LS bei entsprechenden Stromsteilheiten zu merklichen Spannungsabfällen an der Induktivität LS führen, kann der Wert der Induktivität LS sehr klein sein. Dadurch kann eine derartige Induktivität LS durch einen verlängerten Bonddraht des Hybrid-Leistungs-MOSFET zwischen den Anschlüssen S und D' realisiert werden. Beim Einschalten des Hybrid-Leistungs-MOSFET wird in der Induktivität LS ein Strom aufgebaut, der an dieser Induktivität LS ein Spannungsabfall erzeugt. Dieser Spannungsabfall hebt das Source-Potential des JFET 4 an und verlangsamt somit das Einschalten des JFET 4. Analog wird das Ausschalten verlangsamt.
  • Mit der erfindungsgemäßen Einrichtung zur Reduzierung der Änderung der Gate-Spannung UGS' des Sperrschicht-FET 4 eines Hybrid-Leistungs-MOSFET treten keine hohe Überspannungen mehr auf und das EMV-Verhalten hat sich wesentlich verbessert.

Claims (15)

  1. Hybrid-Leistungs-MOSFET, bestehend aus einem MOSFET (2) und einer Sperrschicht-FET (4), wobei der MOSFET (2) und der Sperrschicht-FET (4) elektrisch in Reihe geschaltet sind, dadurch gekennzeichnet, daß der Hybrid-Leistungs-MOSFET mit einer Einrichtung zur Reduzierung der Änderung der Gate-Spannung (UGS') des Sperrschicht-FET (4) versehen ist.
  2. Hybrid-Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß als Einrichtung eine Entkopplungsvorrichtung vorgesehen ist.
  3. Hybrid-Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß als Einrichtung wenigstens ein Steuerwiderstand (Roff) vorgesehen ist, der mit einem Gate-Anschluß (G') des MOSFET (2) verknüpft ist.
  4. Hybrid-Leistungs-MOSFET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Entkopplungsvorrichtung einerseits mit einem Gate-Anschluß (G) des Sperrschicht-FET (4) und andererseits mit einem Source-Anschluß (S') des MOSFET (2) verbunden ist.
  5. Hybrid-Leistungs-MOSFET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Entkopplungsvorrichtung einerseits mit einem Source-Anschluß (S) des Sperrschicht-FET (4) und andererseits mit einem Drain-Anschluß (D') des MOSFET (2) verbunden ist.
  6. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 dadurch gekennzeichnet, daß als Entkopplungsvorrichtung ein Gate-Widerstand (RGJ) vorgesehen ist.
  7. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 dadurch gekennzeichnet, daß als Entkopplungsvorrichtung zwei Gate-Widerstände (RGJon, RGJoff) vorgesehen ist, die elektrisch parallel geschaltet sind, wobei wenigstens einem Gate-Widerstand (RGJon, RGJoff) eine Entkopplungsdiode (D3, D4) elektrisch in Reihe geschaltet ist.
  8. Hybrid-Leistungs-MOSFET nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß ein Kondensator (CZ) vorgesehen ist, der elektrisch parallel zur Gate-Source-Strecke des Sperrschicht-FET (4) geschaltet ist.
  9. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 dadurch gekennzeichnet, daß als Entkopplungsvorrichtung wenigstens eine Stromquelle (8, 10) vorgesehen ist.
  10. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 4 dadurch gekennzeichnet, daß als Entkopplungsvorrichtung eine gesteuerte Spannungsquelle (12) vorgesehen ist.
  11. Hybrid-Leistungs-MOSFET nach Anspruch 1, 2 oder 5 dadurch gekennzeichnet, daß als Entkopplungsvorrichtung eine Induktivität (LS) vorgesehen ist.
  12. Hybrid-Leistungs-MOSFET nach Anspruch 11, dadurch gekennzeichnet, daß als Induktivität (LS) ein verlängerter Bonddraht verwendet wird.
  13. Hybrid-Leistungs-MOSFET nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet, daß als MOSFET (2) ein Niedervolt-Leistungs-MOSFET vorgesehen ist.
  14. Hybrid-Leistungs-MOSFET nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der MOSFET (2) aus Silizium besteht.
  15. Hybrid-Leistungs-MOSFET nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Sperrschicht-FET (4) aus Silizium-Carbid besteht.
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