JPS6319846A - 増幅用複合半導体装置 - Google Patents
増幅用複合半導体装置Info
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- JPS6319846A JPS6319846A JP61163791A JP16379186A JPS6319846A JP S6319846 A JPS6319846 A JP S6319846A JP 61163791 A JP61163791 A JP 61163791A JP 16379186 A JP16379186 A JP 16379186A JP S6319846 A JPS6319846 A JP S6319846A
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- 150000001875 compounds Chemical class 0.000 claims 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号増幅を行うための複合半導体装置に関す
るものである。
るものである。
従来、半導体集積回路上で信号増幅を行うために相補型
電界効果トランジスタ（以下、ＣＭＯＳと略す）による
差動増幅器がしばしば用いられてきた。ＣＭＯ３は、ｎ
チャネルの絶縁ゲート形電界効果トランジスタ（以下、
ＭＯＳ Ｆ ＥＴと略す）とｎチャネルのＭＯＳ Ｆ
ＥＴとから構成されるものであり、かかるＣＭＯ３を用
いて構成される差動増幅器１段を第９図の回路図に示す
。同図において、１および２はｐチャネル形ＭＯ３ＦＥ
Ｔ、３ないし５はｎチャネル形ＭＯＳ Ｆ ＥＴ、６は
電源電圧■ＤＤ端子、７は第１入力端子、８は第２入力
端子、９は出力端子、１０は制御端子である。
電界効果トランジスタ（以下、ＣＭＯＳと略す）による
差動増幅器がしばしば用いられてきた。ＣＭＯ３は、ｎ
チャネルの絶縁ゲート形電界効果トランジスタ（以下、
ＭＯＳ Ｆ ＥＴと略す）とｎチャネルのＭＯＳ Ｆ
ＥＴとから構成されるものであり、かかるＣＭＯ３を用
いて構成される差動増幅器１段を第９図の回路図に示す
。同図において、１および２はｐチャネル形ＭＯ３ＦＥ
Ｔ、３ないし５はｎチャネル形ＭＯＳ Ｆ ＥＴ、６は
電源電圧■ＤＤ端子、７は第１入力端子、８は第２入力
端子、９は出力端子、１０は制御端子である。
このような、増幅器における増幅利得Ｇは、ＭＯＳＦＥ
Ｔの相互コンダクタンスｇｍ（ミΔＩｌ、／ΔＶＧ）
とドレイン・コンダクタンスｇ４（＝ΔΔＩｏ／ΔＶ
Ｏ） とを用いて次式で与えられることが知られている
。
Ｔの相互コンダクタンスｇｍ（ミΔＩｌ、／ΔＶＧ）
とドレイン・コンダクタンスｇ４（＝ΔΔＩｏ／ΔＶ
Ｏ） とを用いて次式で与えられることが知られている
。
Ｇ−２０ｌｏｇ＋ｏ（ｇ、％／ ｇａ ） −（
１）それゆえ、大きなＧを得るためにはｇ、／ｇａをで
きるだけ大きくすることが必要となる。ｇ、／ｇ、を大
きくするには、 （ｉ）ｇ−を大きくする。
１）それゆえ、大きなＧを得るためにはｇ、／ｇａをで
きるだけ大きくすることが必要となる。ｇ、／ｇ、を大
きくするには、 （ｉ）ｇ−を大きくする。
（ｉｉ）ｇｄを小さくする。
（ｉｉｉ ）その双方を行う。
の何れかの方法を取るしかない。（ｉ）の場合、半導体
集積回路の製造条件を変えないとすれば、Ｍ ＯＳ Ｆ
Ｅ Ｔのゲート幅を広くするか、ゲート長を短くする
か、またはその双方を行うかするしか手法はない。しか
し、ゲート幅を広くすると半導体集積回路の寸法が大き
くなるので得策ではないし、ゲート長を短くするとｇｌ
Ｉは大きくなるが、ｇｄも同程度の割合で大きくなるの
で実質的にあまり効果がない。（ｉｉ）の場合、通常の
ＭＯＳＦＥＴにおいてこの効果を得るには、半導体集積
回路の製造条件を変えないとすれば、ゲート長をできる
限り長くする他ない。しかし、この方法ではｇ、の大き
さを変えないためにゲート幅を大きくしなければならず
、半導体集積回路の寸法を大きくせざるを得ない。
集積回路の製造条件を変えないとすれば、Ｍ ＯＳ Ｆ
Ｅ Ｔのゲート幅を広くするか、ゲート長を短くする
か、またはその双方を行うかするしか手法はない。しか
し、ゲート幅を広くすると半導体集積回路の寸法が大き
くなるので得策ではないし、ゲート長を短くするとｇｌ
Ｉは大きくなるが、ｇｄも同程度の割合で大きくなるの
で実質的にあまり効果がない。（ｉｉ）の場合、通常の
ＭＯＳＦＥＴにおいてこの効果を得るには、半導体集積
回路の製造条件を変えないとすれば、ゲート長をできる
限り長くする他ない。しかし、この方法ではｇ、の大き
さを変えないためにゲート幅を大きくしなければならず
、半導体集積回路の寸法を大きくせざるを得ない。
このような状況の下において、現在のところ実際に採用
されているゲート長は２〜３μｍ程度である。これは、
Ｍ ＯＳ Ｆ Ｅ Ｔの動作速度を考慮してｇ。の値を
大きくするように決められたものであり、ｇｄをある程
度犠牲にしたものである。そして、このようなＣＭ Ｏ
Ｓでは、ｇｍ／ｇａとしては３０ （Ｇは約３０ｄＢ）
という値が限界値であることが経験的によく知られてい
る。
されているゲート長は２〜３μｍ程度である。これは、
Ｍ ＯＳ Ｆ Ｅ Ｔの動作速度を考慮してｇ。の値を
大きくするように決められたものであり、ｇｄをある程
度犠牲にしたものである。そして、このようなＣＭ Ｏ
Ｓでは、ｇｍ／ｇａとしては３０ （Ｇは約３０ｄＢ）
という値が限界値であることが経験的によく知られてい
る。
一方、増幅器として必要な利得は通常５０ｄＢ以上であ
るといわれており、現在のところ、これを実現するには
第９図に示したようなＣＭＯ３差動増幅器を２段接続す
ることが必要となっている。
るといわれており、現在のところ、これを実現するには
第９図に示したようなＣＭＯ３差動増幅器を２段接続す
ることが必要となっている。
しかし、ＣＭＯ３差動増幅器を２段接続するということ
は、当然のことながら集積回路の寸法が大きくなってし
まう。また、増幅器の動作の安定化を図るために通常帰
還回路を設けるが、そのまま帰還をかけると入出力信号
が同位相であるために発振を起こしてしまう。そこで通
常、位相補償回路という余分な回路を付加しなければな
らない。
は、当然のことながら集積回路の寸法が大きくなってし
まう。また、増幅器の動作の安定化を図るために通常帰
還回路を設けるが、そのまま帰還をかけると入出力信号
が同位相であるために発振を起こしてしまう。そこで通
常、位相補償回路という余分な回路を付加しなければな
らない。
最近必要度の高まってきている高速アナログ／デジタル
変換器ＬＳＩ、高速デジタル／アナログ変換器ＬＳＩの
中では、数百個以上の差動増幅器が使用されており、Ｃ
ＭＯ３差動増幅器を２段接続しなけらばならないことに
起因する上記の問題点は、回路設計や集積回路接続に及
ぼす悪影響（設計の煩雑さ、歩留まりの悪さ等による製
品価格への影響）は非常に大きなものとなっている。
変換器ＬＳＩ、高速デジタル／アナログ変換器ＬＳＩの
中では、数百個以上の差動増幅器が使用されており、Ｃ
ＭＯ３差動増幅器を２段接続しなけらばならないことに
起因する上記の問題点は、回路設計や集積回路接続に及
ぼす悪影響（設計の煩雑さ、歩留まりの悪さ等による製
品価格への影響）は非常に大きなものとなっている。
本発明の増幅用複合半導体装置は上記問題点に鑑みてな
されたものであり、第１導電チャネル形のＭＯＳＦＥＴ
と第２導電チャネル形のＪ、ＦＥＴとから構成され、前
記ＭＯＳ Ｆ ＥＴのソース端子と前記ＪＦＥＴのドレ
イン端子とを接続し、前記ＭＯ３ＦＥＴのドレイン端子
と前記ＪＦＥＴのゲート端子を接続し、前記ＭＯＳ Ｆ
ＥＴのソース端子と前記ＪＦＥＴのソース端子との間
に電流バイパス回路を設けたものである。
されたものであり、第１導電チャネル形のＭＯＳＦＥＴ
と第２導電チャネル形のＪ、ＦＥＴとから構成され、前
記ＭＯＳ Ｆ ＥＴのソース端子と前記ＪＦＥＴのドレ
イン端子とを接続し、前記ＭＯ３ＦＥＴのドレイン端子
と前記ＪＦＥＴのゲート端子を接続し、前記ＭＯＳ Ｆ
ＥＴのソース端子と前記ＪＦＥＴのソース端子との間
に電流バイパス回路を設けたものである。
ＭＯＳＦＥＴのドレインをドレイン端子、ＪＦＥＴのソ
ースをソース端子、ＭＯＳ Ｆ ＥＴのゲートをゲート
端子と見做して通常のＭＯＳ Ｆ ＥＴのように動作さ
せると、ＭＯＳＦＥＴの電流電圧特性にＪＦＥＴの電流
電圧特性が付加され、さらに電流バイパス回路によるド
レイン電流のバイパスの影響を受けて電流飽和領域にお
けるドレイン・コンダクタンスｇ４が非常に小さくなり
、ｇｍ／ｇ４が増大する。
ースをソース端子、ＭＯＳ Ｆ ＥＴのゲートをゲート
端子と見做して通常のＭＯＳ Ｆ ＥＴのように動作さ
せると、ＭＯＳＦＥＴの電流電圧特性にＪＦＥＴの電流
電圧特性が付加され、さらに電流バイパス回路によるド
レイン電流のバイパスの影響を受けて電流飽和領域にお
けるドレイン・コンダクタンスｇ４が非常に小さくなり
、ｇｍ／ｇ４が増大する。
以下、実施例と共に本発明の詳細な説明する。
第１図および第２図はいずれも本発明の一実施例を示す
回路図であり、第１図の場合はｎチャネル形ＭＯ３ＦＥ
ＴＩＯとｐチャネル形接合ゲート形電界効果トランジス
タ（以下ＪＦＥＴと略す）１１からなる複合半導体装置
に、例えば抵抗体で構成された電流バイパス回路１２を
付加したものであり、第２図の場合はｐチャネル形ＭＯ
３ＦＥＴ１３とｎチャネル形ＪＦＥＴ１４とからなる複
合半導体装置に電流バイパス回路１２を付加したもので
ある。第１図および第２図において符号１５〜１８はそ
れぞれ外部接続端子であり、端子１５は通常のＭＯＳＦ
ＥＴのドレイン端子、端子１６は通常のＭＯＳＦＥＴの
ゲート端子、端子１７は通常のＭ ＯＳ Ｆ Ｅ Ｔの
ソース端子に相当する。
回路図であり、第１図の場合はｎチャネル形ＭＯ３ＦＥ
ＴＩＯとｐチャネル形接合ゲート形電界効果トランジス
タ（以下ＪＦＥＴと略す）１１からなる複合半導体装置
に、例えば抵抗体で構成された電流バイパス回路１２を
付加したものであり、第２図の場合はｐチャネル形ＭＯ
３ＦＥＴ１３とｎチャネル形ＪＦＥＴ１４とからなる複
合半導体装置に電流バイパス回路１２を付加したもので
ある。第１図および第２図において符号１５〜１８はそ
れぞれ外部接続端子であり、端子１５は通常のＭＯＳＦ
ＥＴのドレイン端子、端子１６は通常のＭＯＳＦＥＴの
ゲート端子、端子１７は通常のＭ ＯＳ Ｆ Ｅ Ｔの
ソース端子に相当する。
なお、端子１８は電流バイパス回路１２とＭ Ｏ５ＦＥ
ＴＩＯのソースとの接続端子である。
ＴＩＯのソースとの接続端子である。
第３図は第１図の実施例におけるｎ形ＭＯ３ＦＥＴＩＯ
とｐ形ＪＦＥＴＩＩからなる複合半導体装置の具体的構
成を示す図であり、同図（ａ）は平面配置図、同図（ｂ
）は同図（ａ）におけるＢ−Ｂ’断面図、同図（ｃ）は
同図（ａ）におけるｃ−ｃ ’断面図である。同図にお
いて、２０は半導体基板、２１は絶縁物層、２２はｐ形
半導体による能動領域、２３および２４はｎ形高不純物
濃度領域、２５および２６はｐ形高不純物濃度領域、２
７はゲート絶縁物層である。なお、電極１５〜１８は第
１図の端子１５〜１８に他ならない。この図かられかる
ように、ｎ形高不純物濃度領域２３．２４およびｐ形能
動領域２２により第１図のｎチャネルＭＯ３ＦＥＴＩＯ
が形成され、ｐ形高不純物′濃度領域２５．２６および
ｐ形能動領域２２によりｐチャネル形ＪＦＥＴ１４が形
成されており、この２つのＦＥＴｌ０，１１が互いに直
交して重なっている。
とｐ形ＪＦＥＴＩＩからなる複合半導体装置の具体的構
成を示す図であり、同図（ａ）は平面配置図、同図（ｂ
）は同図（ａ）におけるＢ−Ｂ’断面図、同図（ｃ）は
同図（ａ）におけるｃ−ｃ ’断面図である。同図にお
いて、２０は半導体基板、２１は絶縁物層、２２はｐ形
半導体による能動領域、２３および２４はｎ形高不純物
濃度領域、２５および２６はｐ形高不純物濃度領域、２
７はゲート絶縁物層である。なお、電極１５〜１８は第
１図の端子１５〜１８に他ならない。この図かられかる
ように、ｎ形高不純物濃度領域２３．２４およびｐ形能
動領域２２により第１図のｎチャネルＭＯ３ＦＥＴＩＯ
が形成され、ｐ形高不純物′濃度領域２５．２６および
ｐ形能動領域２２によりｐチャネル形ＪＦＥＴ１４が形
成されており、この２つのＦＥＴｌ０，１１が互いに直
交して重なっている。
第４図（ａ）および（ｂ）はいずれも第１図の実施例に
おける電流バイパス回路１２の具体的構成を示す図であ
り、同図（ａ）は拡散層抵抗を用いた例、同図（ｂ）は
多結晶シリコン抵抗を用いた例を示す断面図である。同
図において、第３図と同一もしくは相当部分には同一の
符号を付しである。３０はｐ形不純物領域、３１．３２
はｐ形高不純物濃度領域、３３は絶縁物層、３４は多結
晶シリコン、３５は絶縁物層であり、電極１７ａまたは
１７ｂが第３図の電極１７と接続され、１８ａまたは１
８ｂが第３図の電極１８と接続される。
おける電流バイパス回路１２の具体的構成を示す図であ
り、同図（ａ）は拡散層抵抗を用いた例、同図（ｂ）は
多結晶シリコン抵抗を用いた例を示す断面図である。同
図において、第３図と同一もしくは相当部分には同一の
符号を付しである。３０はｐ形不純物領域、３１．３２
はｐ形高不純物濃度領域、３３は絶縁物層、３４は多結
晶シリコン、３５は絶縁物層であり、電極１７ａまたは
１７ｂが第３図の電極１７と接続され、１８ａまたは１
８ｂが第３図の電極１８と接続される。
つぎに、第１図に示す本実施例の動作および特性を説明
する。全体の動作特性を説明する前に、第３図に示した
ＭＯ３ＦＥＴＩＯとＪＦＥＴＩＩとからなる複合半導体
装置すなわち第１図の回路から電流バイパス回路１２を
除き、端子１８と端子１７との間を解放した複合半導体
装置の特性について説明する。このような複合半導体装
置において、端子１７を接地し、端子１６に正電圧ＶＣ
Ｓを、端子１５に正電圧ＶＤＳをそれぞれ印加したとき
に、端子１５に流れる電流値Ｉ。、を測定した結果を第
５図の電流電圧特性図に示す。なお、この実験に用いら
れた半導体装置の主要な構造定数を表１に示す。
する。全体の動作特性を説明する前に、第３図に示した
ＭＯ３ＦＥＴＩＯとＪＦＥＴＩＩとからなる複合半導体
装置すなわち第１図の回路から電流バイパス回路１２を
除き、端子１８と端子１７との間を解放した複合半導体
装置の特性について説明する。このような複合半導体装
置において、端子１７を接地し、端子１６に正電圧ＶＣ
Ｓを、端子１５に正電圧ＶＤＳをそれぞれ印加したとき
に、端子１５に流れる電流値Ｉ。、を測定した結果を第
５図の電流電圧特性図に示す。なお、この実験に用いら
れた半導体装置の主要な構造定数を表１に示す。
表１
第５図から明らかなように、図中ｒＢＪで示した電流領
域に微分負性コンダクタンスが現れていることがわかる
。この微分資性コンダクタンスはこの複合半導体装置特
有の現象であり、通常のＭＯＳＦＥＴでは見られない。
域に微分負性コンダクタンスが現れていることがわかる
。この微分資性コンダクタンスはこの複合半導体装置特
有の現象であり、通常のＭＯＳＦＥＴでは見られない。
第１０図は通常のＭＯ３Ｉ”ＥＴ（例えば第９図の差動
増幅器に用いられているものや、本実施例に用いられて
いるＭＯ３ＦＥＴＩＯ）の電流電圧特性図である。この
図から明らかなように通常のＭＯＳ Ｆ ＥＴでは飽和
領域においてもドレイン・ソース間電圧の上昇に対して
僅かなからドレイン電流も増加しており、ドレインコン
ダクタンスは正の値を示している。
増幅器に用いられているものや、本実施例に用いられて
いるＭＯ３ＦＥＴＩＯ）の電流電圧特性図である。この
図から明らかなように通常のＭＯＳ Ｆ ＥＴでは飽和
領域においてもドレイン・ソース間電圧の上昇に対して
僅かなからドレイン電流も増加しており、ドレインコン
ダクタンスは正の値を示している。
第５図に示すように、この複合半導体装置において微分
負性コンダクタンスが得られるのはつぎのような理由に
よる。まず、第５図の領域ｒＡＪではＶＤＳが小さいの
でＭＯ３ＦＥＴＩＯの内部直流抵抗はほぼ一定である。
負性コンダクタンスが得られるのはつぎのような理由に
よる。まず、第５図の領域ｒＡＪではＶＤＳが小さいの
でＭＯ３ＦＥＴＩＯの内部直流抵抗はほぼ一定である。
また、Ｖ Ｄ ５はＪＦＥＴのゲートバイアスともなっ
ているため、この値が小さいときはＪＦＥＴＩＩがピン
チオフしていない。それゆえ、■。、の増加と共にＩＤ
Ｓはほぼ線形に増加する。これに対して、領・域ｒＢＪ
では、ＭＯ３ＦＥＴＩＯの内部直流抵抗がほぼドレイン
・ソース間電圧に比例して増加するため、ＭＯ３ＦＥＴ
ＩＯにおけるドレイン電流は飽和する。一方、端子１５
の電圧Ｖ。が増加するということはＪＦＥＴＩＩのゲー
ト・バイアスが深くなることになり、ＪＦＥＴの導通電
流が減少する。したがって、複合半導体装置全体として
、ＩＤＳが減少し、第５図に示すような微分負性コンダ
クタンスが得られるのである。
ているため、この値が小さいときはＪＦＥＴＩＩがピン
チオフしていない。それゆえ、■。、の増加と共にＩＤ
Ｓはほぼ線形に増加する。これに対して、領・域ｒＢＪ
では、ＭＯ３ＦＥＴＩＯの内部直流抵抗がほぼドレイン
・ソース間電圧に比例して増加するため、ＭＯ３ＦＥＴ
ＩＯにおけるドレイン電流は飽和する。一方、端子１５
の電圧Ｖ。が増加するということはＪＦＥＴＩＩのゲー
ト・バイアスが深くなることになり、ＪＦＥＴの導通電
流が減少する。したがって、複合半導体装置全体として
、ＩＤＳが減少し、第５図に示すような微分負性コンダ
クタンスが得られるのである。
なお、第３図に示した構造の複合半導体装置を用いて十
分大きな微分負性コンダクタンスを得るには、ＭＯ３Ｆ
ＥＴＩＯのゲート長をドレイン接合２４から広がる空乏
層の厚さと同程度の長さとし、能動領域２２をドレイン
接合２４の深さと同程度の厚さとすることが必要である
。
分大きな微分負性コンダクタンスを得るには、ＭＯ３Ｆ
ＥＴＩＯのゲート長をドレイン接合２４から広がる空乏
層の厚さと同程度の長さとし、能動領域２２をドレイン
接合２４の深さと同程度の厚さとすることが必要である
。
さて、本発明に係る装置は、このような微分負性コンダ
クタンスを有する複合半導体装置の端子１８と端子１７
の間に電流バイパス回路１２を設けて電流電圧特性をさ
らに制御したものである。
クタンスを有する複合半導体装置の端子１８と端子１７
の間に電流バイパス回路１２を設けて電流電圧特性をさ
らに制御したものである。
第６図（ａ）〜（ｃ）はそれぞれ、電流バイパス回路１
２として５．ＯｋΩの抵抗を用いた場合の電流電圧特性
、相互コンダクタンスｇ、およびドレイン・コンダクタ
ンスｇ、を測定した結果である。
２として５．ＯｋΩの抵抗を用いた場合の電流電圧特性
、相互コンダクタンスｇ、およびドレイン・コンダクタ
ンスｇ、を測定した結果である。
なお、同図（ｃ）で示された特性の破線部は、測定装置
との関係で測定不能となった部分であり、２．２４Ｘ１
０−’Ｓ以下の値であることを意味している。
との関係で測定不能となった部分であり、２．２４Ｘ１
０−’Ｓ以下の値であることを意味している。
第６図（ａ）かられかるように、飽和領域におけるドレ
イン電流■。、は第５図と異なり電圧ＶＤＩに係わらず
ほぼ一定となっている。これは、ＪＦＥＴｌｌで制限さ
れたていた電流が電流バイパス回路１２を介して導通す
ることにより生じたものであり、抵抗値を適当に設定す
ることにより達成することができる。このとき得られた
ｇ、は第６図（ｂ）に示すように、通常のＭＯＳＦＥＴ
を動作させたときに得られる値の３分の１程度に低下し
てしまうが、同図（Ｃ）に示すようにｇ４の値はその極
小値で１μｓ以下となるような極めて小さな値となる。
イン電流■。、は第５図と異なり電圧ＶＤＩに係わらず
ほぼ一定となっている。これは、ＪＦＥＴｌｌで制限さ
れたていた電流が電流バイパス回路１２を介して導通す
ることにより生じたものであり、抵抗値を適当に設定す
ることにより達成することができる。このとき得られた
ｇ、は第６図（ｂ）に示すように、通常のＭＯＳＦＥＴ
を動作させたときに得られる値の３分の１程度に低下し
てしまうが、同図（Ｃ）に示すようにｇ４の値はその極
小値で１μｓ以下となるような極めて小さな値となる。
この値は、通常のＭＯＳＦＥＴを動作させたときに得ら
れる値の１ ／１０００以下の値である。したがって、
ｇ−／ｇａＯ値は３００以上となり５０ｄＢ以上の増幅
利得Ｇを得ることができる。
れる値の１ ／１０００以下の値である。したがって、
ｇ−／ｇａＯ値は３００以上となり５０ｄＢ以上の増幅
利得Ｇを得ることができる。
このような特性見積もりの妥当性実証するために、第７
図に示すような差動増幅器を構成して増幅利得を測定し
た。同図において、４１〜４４が本実施例の増幅用複合
半導体装置であり、４５が入力端子、４６が出力端子、
４７が帰還回路、４８が測定用補助出力端子である。な
お、ここで用いた半導体装置の主要な構造定数を表２に
示す。
図に示すような差動増幅器を構成して増幅利得を測定し
た。同図において、４１〜４４が本実施例の増幅用複合
半導体装置であり、４５が入力端子、４６が出力端子、
４７が帰還回路、４８が測定用補助出力端子である。な
お、ここで用いた半導体装置の主要な構造定数を表２に
示す。
また、増幅利得の測定条件を表３に示す。
表２
表３
第８図は測定結果を示す波形図であり、同図（ａ）に示
す電圧振幅４．２ ｍ Ｖの入力信号に対し、端子４８
から得られる出力信号電圧振幅は１．３ Ｖとなってい
る。つまり、増幅利得は３０９（５０ｄＢ）である。こ
れは予想された増幅利得とほぼ同じ値であり、本発明の
複合半導体装置を用いれば非常に高い増幅利得を得やす
いことを裏付けている。
す電圧振幅４．２ ｍ Ｖの入力信号に対し、端子４８
から得られる出力信号電圧振幅は１．３ Ｖとなってい
る。つまり、増幅利得は３０９（５０ｄＢ）である。こ
れは予想された増幅利得とほぼ同じ値であり、本発明の
複合半導体装置を用いれば非常に高い増幅利得を得やす
いことを裏付けている。
以上説明したように本発明の増幅用複合半導体装置によ
れば、ＭＯＳ Ｆ ＥＴの電流電圧特性にＪＦＥＴの電
流電圧特性が付加され、さらに電流バイパス回路による
ドレイン電流のバイパスの影響を受けて電流飽和領域に
おけるドレイン・コンダクタンスｇ４が非常に小さくな
り、ｇａ／ｇａが増大する。そのため、本発明の増幅用
複合半導体装置を用いて差動増幅器を構成した場合、１
段の増幅利得を５０ｄＢ以上とすることができる。した
がって、従来のように５０ｄＢ以上の増幅利得を得るた
めに差動増幅器を２段にする必要がない。
れば、ＭＯＳ Ｆ ＥＴの電流電圧特性にＪＦＥＴの電
流電圧特性が付加され、さらに電流バイパス回路による
ドレイン電流のバイパスの影響を受けて電流飽和領域に
おけるドレイン・コンダクタンスｇ４が非常に小さくな
り、ｇａ／ｇａが増大する。そのため、本発明の増幅用
複合半導体装置を用いて差動増幅器を構成した場合、１
段の増幅利得を５０ｄＢ以上とすることができる。した
がって、従来のように５０ｄＢ以上の増幅利得を得るた
めに差動増幅器を２段にする必要がない。
その結果、回路が簡素化され、設計が容易となる。
また、ＬＳＩの寸法が小さくなり、製造歩留まりが向上
する。
する。
第１図および第２図はいずれも本発明の一実施例を示す
回路図、第３図は第１図のＭＯＳ Ｆ ＥＴｌｏおよび
ＪＦＥＴＩＩからなる複合半導体装置を示す具体的構成
図、第４図は第１図の電流バイパス回路の具体的構成図
、第５図はＭ ＯＳ Ｆ Ｅ Ｔ１０およびＪＦＥＴＩ
Ｉからなる複合半導体装置の電流電圧特性図、第６図は
第１図の実施例の特性図、第７図は本発明の増幅用複合
半導体装置を用いて構成された差動増幅器を示す回路図
、第８図は第７図の差動増幅器の特性を示す波形図、第
９図はＣＭＯ３による従来の差動増幅器を示す回路図、
第１０図は通常のＭ ＯＳ Ｆ Ｅ Ｔの電流電圧特性
図である。 １０・−・ｎチャネル形ＭＯＳ Ｆ ＥＴ、１１ ・ｐ
チャネル形ＪＦＥＴ、１２電流バイパス回路、１３・・
・ｐチャネル形ＭＯＳ Ｆ ＥＴ、１４・・・ｎチャネ
ル形ＪＦＥＴ１４．１５〜１８はそれぞれ外部接続端子
。
回路図、第３図は第１図のＭＯＳ Ｆ ＥＴｌｏおよび
ＪＦＥＴＩＩからなる複合半導体装置を示す具体的構成
図、第４図は第１図の電流バイパス回路の具体的構成図
、第５図はＭ ＯＳ Ｆ Ｅ Ｔ１０およびＪＦＥＴＩ
Ｉからなる複合半導体装置の電流電圧特性図、第６図は
第１図の実施例の特性図、第７図は本発明の増幅用複合
半導体装置を用いて構成された差動増幅器を示す回路図
、第８図は第７図の差動増幅器の特性を示す波形図、第
９図はＣＭＯ３による従来の差動増幅器を示す回路図、
第１０図は通常のＭ ＯＳ Ｆ Ｅ Ｔの電流電圧特性
図である。 １０・−・ｎチャネル形ＭＯＳ Ｆ ＥＴ、１１ ・ｐ
チャネル形ＪＦＥＴ、１２電流バイパス回路、１３・・
・ｐチャネル形ＭＯＳ Ｆ ＥＴ、１４・・・ｎチャネ
ル形ＪＦＥＴ１４．１５〜１８はそれぞれ外部接続端子
。
Claims (1)
- 第１導電チャネル形の絶縁ゲート形電界効果トランジス
タと第２導電チャネル形の接合ゲート形電界効果トラン
ジスタとから構成され、前記絶縁ゲート形電界効果トラ
ンジスタのソース端子と前記接合ゲート形電界効果トラ
ンジスタのドレイン端子とを接続し、前記絶縁ゲート形
電界効果トランジスタのドレイン端子と前記接合ゲート
形電界効果トランジスタのゲート端子を接続し、前記絶
縁ゲート形電界効果トランジスタのソース端子と前記接
合ゲート形電界効果トランジスタのソース端子との間に
電流バイパス回路を設けた増幅用複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163791A JPH0797605B2 (ja) | 1986-07-14 | 1986-07-14 | 増幅用複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163791A JPH0797605B2 (ja) | 1986-07-14 | 1986-07-14 | 増幅用複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6319846A true JPS6319846A (ja) | 1988-01-27 |
| JPH0797605B2 JPH0797605B2 (ja) | 1995-10-18 |
Family
ID=15780771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163791A Expired - Fee Related JPH0797605B2 (ja) | 1986-07-14 | 1986-07-14 | 増幅用複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797605B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044048A1 (de) * | 1999-01-22 | 2000-07-27 | Siemens Aktiengesellschaft | Hybrid-leistungs-mosfet |
-
1986
- 1986-07-14 JP JP61163791A patent/JPH0797605B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044048A1 (de) * | 1999-01-22 | 2000-07-27 | Siemens Aktiengesellschaft | Hybrid-leistungs-mosfet |
| US6633195B2 (en) | 1999-01-22 | 2003-10-14 | Siemens Aktiengesellschaft | Hybrid power MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797605B2 (ja) | 1995-10-18 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |