KR102265460B1 - 캐스코드 스위치 회로 - Google Patents

캐스코드 스위치 회로 Download PDF

Info

Publication number
KR102265460B1
KR102265460B1 KR1020160003289A KR20160003289A KR102265460B1 KR 102265460 B1 KR102265460 B1 KR 102265460B1 KR 1020160003289 A KR1020160003289 A KR 1020160003289A KR 20160003289 A KR20160003289 A KR 20160003289A KR 102265460 B1 KR102265460 B1 KR 102265460B1
Authority
KR
South Korea
Prior art keywords
transistor
diode
cascode switch
terminal
protection circuit
Prior art date
Application number
KR1020160003289A
Other languages
English (en)
Other versions
KR20170084405A (ko
Inventor
장우진
고상춘
문재경
박영락
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020160003289A priority Critical patent/KR102265460B1/ko
Priority to US15/217,271 priority patent/US9825622B2/en
Publication of KR20170084405A publication Critical patent/KR20170084405A/ko
Application granted granted Critical
Publication of KR102265460B1 publication Critical patent/KR102265460B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

Landscapes

  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 트랜지스터, 제 2 트랜지스터 및 보호 회로를 포함할 수 있다. 제 1 트랜지스터는 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달할 수 있다. 제 2 트랜지스터는 제 2 제어 신호에 응답하여 제 1 트랜지스터가 전달하는 신호를 제 2 단자로 전달할 수 있다. 보호 회로는 제 1 트랜지스터의 게이트와 제 2 단자 사이에 연결될 수 있다. 제 1 제어 신호는 제 2 트랜지스터가 통상 온 상태로 동작하도록 제공될 수 있다. 제 2 제어 신호는 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공될 수 있다.

Description

캐스코드 스위치 회로{Cascode Switch Circuit}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 캐스코드 스위치 회로에 관한 것이다.
반도체 장치의 동작 속도가 높아지거나 주변 회로의 인덕턴스, 커패시턴스에 의해 과도한 전류 혹은 전압이 반도체 장치에서 발생 할 수 있다. 이에 반도체 장치의 서지 전압에 대한 대처 능력이 요구되었다. 서지 전압은 전기적 전류, 전압 또는 전력의 과도 파형을 말한다. 이러한 서지 전압은 전자 부품을 파괴시킬 정도의 큰 열에너지를 발산할 수 있다. 이는 반도체 장치의 수명 단축이나 기능 저하 등을 초래한다. 작은 서지 전압의 반복은 반도체 장치를 구성하는 반도체 소자를 열화시켜 파괴시킬 수 있다. 혹은 강한 서지 전압은 반도체 소자를 한번에 파괴시킬 수 있다.
반도체 장치 중 하나로서 스위치 회로가 있다. 전력전자 시스템에 사용되는 스위치 회로는 높은 항복 전압(Breakdown voltage), 통상 오프(normally off)의 동작 특성, 낮은 온(on) 저항, 높은 전류 특성, 고속 스위칭 특성을 필요로 한다. 특히, 고속 스위칭 동작이 가능한 스위치 회로가 사용되면, 전력전자 시스템의 인덕터 및 커패시터의 크기가 감소될 수 있다. 따라서 전력전자 시스템의 사이즈 및 제조 비용이 감소될 수 있다. 또한, 통상 온(normally on)의 동작 특성을 갖는 소자를 이용하여 캐스코드 스위치 회로가 제조될 수 있다. 이러한 캐스코드 스위치 회로는 낮은 제조 비용과 작은 사이즈로 높은 전류 특성을 가질 수 있다.
따라서, 낮은 항복 전압과 통상 오프의 동작 특성을 갖는 소자 및 높은 항복 전압과 통상 온의 동작 특성을 갖는 소자를 조합한 캐스코드 스위치 회로가 연구되고 있다. 하지만 이러한 캐스코드 스위치 회로 역시 서지(Surge) 전압 또는 전류에 취약할 수 있다. 따라서 캐스코드 스위치 회로를 설계함에 있어, 이러한 서지 전압에 저항성을 높이는 방법이 연구되고 있다.
본 발명의 목적은 상술한 문제를 해결하기 위한 것으로, 서지 전압 또는 전류에 저항성을 가진 캐스코드 스위치 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 트랜지스터, 제 2 트랜지스터 및 보호 회로를 포함할 수 있다. 제 1 트랜지스터는 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달할 수 있다. 제 2 트랜지스터는 제 2 제어 신호에 응답하여 제 1 트랜지스터가 전달하는 신호를 제 2 단자로 전달할 수 있다. 보호 회로는 제 1 트랜지스터의 게이트와 제 2 단자 사이에 연결될 수 있다. 제 1 제어 신호는 제 2 트랜지스터가 통상 온 상태로 동작하도록 제공될 수 있다. 제 2 제어 신호는 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공될 수 있다.
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 트랜지스터, 제 2 트랜지스터 및 제 1 다이오드를 포함할 수 있다. 제 1 트랜지스터는 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달할 수 있다. 제 2 트랜지스터는 2 제어 신호에 응답하여 제 1 트랜지스터가 전달하는 신호를 제 2 단자로 전달할 수 있다. 제 1 다이오드는 제 1 트랜지스터와 병렬로 연결되고, 제 1 단자와 캐소드가 연결되고, 제 1 트랜지스터의 타 단과 애노드가 연결될 수 있다. 제 1 제어 신호는 제 1 트랜지스터가 통상 온 상태로 동작하도록 제공될 수 있다. 제 2 제어 신호는 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공될 수 있다.
본 발명의 실시 예에 따르면, 예기치 못하게 발생하는 서지 전압 또는 전류에 의한 캐스코드 스위치 회로의 파괴 또는 열화를 방지할 수 있다.
본 발명의 실시 예들은 제한적인 방법으로서가 아니라 예로서 도시되었으며, 첨부 도면에서 유사한 참조 번호는 유사한 요소를 참조한다.
도 1a 본 발명의 실시 예에 따른 캐스코드 스위치를 보여주는 회로도이다.
도 1b 및 도 1c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
도 1d는 도 1b에 도시된 제 1 트랜지스터와 제 1 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이다.
도 1e는 도 1c에 도시된 제 1 트랜지스터와 제 2 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이다.
도 2는 본 발명에 따른 도 1a, 도 1b 및 도 1c에 도시된 제 1 보호 회로를 예시적으로 보여주는 회로도이다.
도 3a, 도 3b 및 도 3c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
도 4는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로를 예시적으로 보여주는 회로도이다.
도 5는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로의 특성을 보여주는 그래프이다.
도 6은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c에 도시된 제 1 트랜지스터를 예시적으로 보여주는 회로도이다.
도 7은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c에 도시된 제 2 트랜지스터를 예시적으로 보여주는 회로도이다.
도 8a 내지 도 18a, 도 8b 내지 도 18b 및 도 8c 내지 도 18c는 본 발명의 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 캐스코드 스위치가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1a는 본 발명의 실시 예에 따른 캐스코드 스위치를 보여주는 회로도이다. 도 1a를 참조하면, 캐스코드 스위치(100)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 보호 회로(110), 게이트 단자(G), 소스 단자(S) 그리고 드레인 단자(D)를 포함할 수 있다.
제 1 트랜지스터(TR1)는 제 1 노드(N1)와 드레인 단자(D) 사이에 연결되며, 제 2 노드(N2)의 전압 레벨에 따라 턴 온 또는 오프된다. 제 2 트랜지스터(TR2)는 제 1 노드(N1)와 소스 단자(S) 사이에 연결되며, 게이트 단자(G)의 전압 레벨에 따라 턴 온 또는 오프 된다. 제 1 보호 회로(110)는 소스 단자(S)와 제 2 노드(N2) 사이에 연결된다.
제 1 트랜지스터(TR1)는 높은 항복 전압 및 통상 온의 동작 특성을 가질 수 있다. 제 1 트랜지스터(TR1)는 질화갈륨(GaN), 실리콘 카바이드(SiC) 등을 포함하는 전계효과 트랜지스터(FET)일 수 있다. 제 2 트랜지스터(TR2)는 낮은 항복 전압 및 통상 오프의 동작 특성을 가질 수 있다. 제 2 트랜지스터(TR2)는 실리콘(Si), 질화갈륨(GaN), 실리콘 카바이드(SiC) 등을 포함하는 전계효과 트랜지스터(FET)일 수 있다. 제 1 보호 회로(110)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제 1 보호 회로(110)의 동작은 도 2를 참조하여 자세히 설명될 것이다.
게이트 단자(G), 소스 단자(S), 및 드레인 단자(D)는 캐스코드 스위치(100)의 입출력 단자이다. 도 1a의 회로는 일반적인 캐스코드 스위치 회로로서 동작한다. 회로의 동작은 다음과 같다.
본 발명의 실시 예에 따라, 제 1 트랜지스터(TR1)는 통상 턴 온 특성을 가질 수 있다. 예를 들어, 소스 단자(S)와 제 2 노드(N2)가 제 1 보호 회로(110)를 통해 도통된 경우를 가정한다. 소스 단자(S)의 전압이 0V인 경우, 제 2 노드(N2)의 전압은 0V가 된다. 이 경우, 제 1 트랜지스터(TR1)는 턴 온 상태로 동작한다. 이 후 제어 신호가 게이트 단자(G)에 인가된다. 제어 신호는 제 2 트랜지스터(TR2)의 문턱 전압보다 높아야 할 것이다. 제어 신호에 반응하여 제 2 트랜지스터(TR2)가 턴 온 상태가 된다. 이로 인해 제 1 및 제 2 트랜지스터(TR1, TR2)가 모두 턴 온이 되고, 드레인 단자(D)의 입력 신호가 소스 단자(S)로 전달된다.
도 1b 및 도 1c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
도 1b를 참조하면, 캐스코드 스위치(100')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 보호 회로(110), 제 1 다이오드(D1), 게이트 단자(G), 소스 단자(S) 그리고 드레인 단자(D)를 포함할 수 있다. 도 1a와 비교하면, 도 1b의 캐스코드 스위치(100')는 제 1 다이오드(D1)를 더 포함하고 있다. 제 1 다이오드(D1)를 제외한 나머지 구성요소들(제 1 및 제 2 트랜지스터, 제 1 보호 회로, 게이트 단자, 소스 단자, 드레인 단자)의 구성 및 역할은 도 1a의 캐스코드 스위치(100)와 동일하다. 따라서 이에 대한 동작 및 구성에 대한 설명은 생략한다.
제 1 다이오드(D1)의 애노드(Anode)는 제 1 노드(N1)와 연결된다. 제 1 다이오드(D1)의 캐소드(Cathode)는 드레인 단자(D)와 연결된다. 상술한 실시 예에 따라, 제 1 트랜지스터(TR1)는 질화갈륨(GaN)을 포함하는 전계 효과 트랜지스터(FET)이고 제 2 트랜지스터(TR2)는 실리콘(Si)를 포함하는 전계 효과 트랜지스터(FET)이라고 가정한다. 이 경우, 구조적으로 제 2 트랜지스터(TR2)에 바디 다이오드(Body diode)가 존재한다. 반면, 구조적으로 제 1 트랜지스터(TR1)네 바디 다이오드가 존재하지 않는다. 제 1 트랜지스터(TR1)의 소스(Source)는 제 1 노드(N1)이고, 제 1 트랜지스터(TR1)의 게이트(Gate)는 제 2 노드(N2)이다.
제 1 다이오드(D1)의 역할은 다음과 같다. 먼저, 게이트 단자(G)에 문턱 전압 이상의 전압이 가해진다고 가정한다. 또한, 드레인 단자(D)에 높은 전압이 가해지고 소스 단자(S)에 낮은 전압이 가해지는 순방향 모드에서 캐스코드 스위치(100')가 동작한다고 가정한다. 이 후, 게이트 단자(G)에 문턱 전압 이하의 전압이 가해지고 제 2 트랜지스터(TR2)가 턴 오프 될 수 있다. 이 경우, 제 1 트랜지스터(TR1)는 턴 온이므로 드레인 단자(D)로부터 제 1 노드(N1)로 전류가 흐르게 된다. 이 전류 흐름에 의해 제 1 노드(N1)의 전압은 증가하게 된다. 일정 시간 후, 제 1 노드(N1) 전압의 상승으로 인해 제 2 노드(N2)와 제 1 노드(N1)의 전압 차가 문턱 전압 이하가 된다. 이 때, 제 1 트랜지스터(TR1)도 역시 턴 오프가 된다. 따라서, 제 1 및 제 2 트랜지스터(TR1, TR2)가 턴 오프되므로 제 1 노드(N1)가 플로팅(Floating) 상태가 된다. 제 1 노드(N1)가 플로팅 상태가 되는 경우, 제 1 노드(N1)의 전압은 외부 환경의 요인에 의하여 특정할 수 없는 전압을 갖게 된다. 예를 들면, 외부 환경의 요인은 용량성 결합(Capacitive coupling), 전하 공유(Charge sharing)일 수 있다.
이 상태에서 소스 단자(S)에 서지 전압이 가해지고 드레인 단자(D)에 낮은 전압 혹은 0V가 가해지는 역방향 모드의 경우를 가정한다. 서지 전압은 짧은 시간 동안 갑자기 높은 전압이 가해지는 경우를 말한다. 따라서, 제 1 트랜지스터(TR1)가 소스 단자(S)의 서지 전압에 반응하지 못하여 턴 온 되기 직전의 상황을 가정한다. 이 때, 상승한 소스 단자(S)의 전압에 의해 제 2 트랜지스터(TR2)의 바디 다이오드가 턴 온된다. 이 경우, 소스 단자(S)로부터 제 1 노드(N1) 방향으로 제 2 트랜지스터(TR2)의 바디 다이오드를 통하여 전류가 흐를 수 있다. 즉, 높은 전압을 갖는 소스 단자(S)로부터 이보다 낮은 전압을 갖는 제 1 노드(N1) 방향으로 누설 전류가 흐를 수 있게 된다. 이 경우에 제 1 트랜지스터(TR1)가 턴온 되기 전이고 바디 다이오드를 갖지 못하므로 제 1 트랜지스터(TR1)는 전류 통로를 형성하지 못한다. 따라서 제 1 트랜지스터(TR1)를 통하여 누설 전류가 흐르지 못하고 이로 인해 제 1 트랜지스터(TR1)의 게이트가 파괴될 수 있다.
이 때, 누설 전류에 의하여 제 1 노드(N1)와 드레인 단자(D) 사이의 전압 차이가 제 1 다이오드(D1)의 다이오드 전압(Vf) 이상이 되는 경우 제 1 다이오드(D1)가 턴 온이 된다. 이어 턴 온된 제 1 다이오드(D1)는 상술한 누설전류가 흐를 수 있는 전류 통로를 만든다. 결과적으로, 제 1 다이오드(D1)는 제 1 노드(N1)로부터 드레인 단자(D)로 흐르는 전류 통로를 만들어 제 1 트랜지스터(TR1)의 파괴를 방지한다. 즉, 제 1 다이오드(D1)는 제 2 트랜지스터(TR2)의 바디 다이오드와 동일한 역할을 한다.
도 1c를 참조하면, 캐스코드 스위치(100'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 보호 회로(110), 제 2 다이오드(D2), 게이트 단자(G), 소스 단자(S) 그리고 드레인 단자(D)를 포함할 수 있다. 도 1a와 비교하면, 도 1c의 캐스코드 스위치(100'')는 제 2 다이오드(D2)를 더 포함하고 있다. 제 2 다이오드(D2)를 제외한 나머지 구성요소들(제 1 및 제 2 트랜지스터, 제 1 보호 회로, 게이트 단자, 소스 단자, 드레인 단자)의 구성 및 역할은 도 1a의 캐스코드 스위치(100)와 동일하다. 따라서 이에 대한 동작 및 구성에 대한 설명은 생략한다.
제 2 다이오드(D2)의 애노드는 소스 단자(S)와 연결된다. 제 2 다이오드(D2)의 캐소드는 드레인 단자(D)와 연결된다. 제 2 다이오드(D2)의 역할은 다음과 같다. 도 1c의 캐스코드 스위치(100'')에 도 1b에서 상술된 상황이 발생하여 제 1 트랜지스터(TR1)가 파괴될 수 있는 경우를 가정한다. 이 때, 소스 단자(S)에서 발생한 서지 전압에 의해 제 2 다이오드(D2)가 턴 온된다. 따라서, 도 1b의 캐스코드 스위치(100')와 달리 도 1c의 캐스코드 스위치(100'')는 소스 단자(S)로부터 드레인 단자(D)로의 직접적인 전류 통로가 생기게 된다. 이 전류 통로를 통하여 서지 전압에 의해 발생한 전류가 흐르게 된다. 결과적으로, 발생한 전류는 제 1 트랜지스터(TR1)로 흐르지 않는다. 따라서 제 2 다이오드(D2)는 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 1b의 캐스코드 스위치(100')는 누설 전류가 제 2 트랜지스터(TR2)의 바디 다이오드 및 제 1 다이오드(D1)를 통하여 흐르게 된다. 따라서 두 번의 다이오드 전압(Vf) 이상의 전압이 가해져야 누설 전류에 대한 전류 통로가 형성이 된다. 반면, 도 1c의 캐스코드 스위치(100'')는 한 번의 다이오드 전압(Vf) 이상의 전압만으로 제 2 다이오드(D2)가 턴온되고 이에 따라 전류의 통로가 형성된다. 따라서, 도 1b의 캐스코드 스위치(100')와 비교하면, 캐스코드 스위치(100'')는 역방향 모드에서 제 1 트랜지스터(TR1)의 파괴 방지에 더 효과적이다.
도 1d는 도 1b에 도시된 제 1 트랜지스터와 제 1 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이다. 도 1d를 참조하면, 제 1 트랜지스터(TR1)와 제 1 다이오드(D1)가 별개의 소자가 아닌 하나의 칩으로 구현될 수 있다. 두 개의 소자를 별개의 전자 소자로 구현하는 경우, 금속선에 의해 결선(Wiring)해야 하기 때문에 신호 경로 상의 인덕턴스(Inductance)가 증가하게 된다. 따라서, 두 개의 소자를 하나의 칩으로 구현하는 경우는 결선(Wiring)에 의한 전송 선로상의 인덕턴스를 감소할 수 있으며 스위칭 속도 및 효율을 향상시킬 수 있다. 또한 두 개의 소자를 하나의 칩으로 사용함으로써 결선(Wiring)의 개수를 줄일 수 있으며 기타 패키징에 소요되는 제작비용을 절감할 수 있다.
제 1 트랜지스터(TR1)는 드레인, 소스, 게이트를 포함할 수 있다. 제 1 다이오드(D1)는 캐소드와 애노드를 포함할 수 있다. 하나의 칩 상에서, 제 1 트랜지스터(TR1)의 소스는 제 1 다이오드(D1)의 애노드와 금속선에 의해 연결된다. 이 금속 선은 도 1b의 제 1 노드(N1)와 대응된다. 제 1 트랜지스터(TR1)의 드레인은 제 1 다이오드(D1)의 캐소드와 금속 선에 의해 연결된다. 이 금속 선은 도 1b의 드레인 단자(D)와 대응된다. 제 1 트랜지스터(TR1)의 게이트는 도 1b의 제 2 노드(N2)에 대응된다. 제 1 트랜지스터(TR1)와 제 1 다이오드(D1)는 하나의 칩 상에서 상술한 구조와 같이 구현될 수 있다. 회로의 동작은 도 1b의 제 1 트랜지스터(TR1) 및 제 1 다이오드(D1)와 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 1e는 도 1c에 도시된 제 1 트랜지스터와 제 2 다이오드를 하나의 칩으로 구현하는 방법을 보여주는 배치도이다. 도 1e를 참조하면, 제 1 트랜지스터(TR1)와 제 2 다이오드(D2)가 별개의 소자가 아닌 하나의 칩으로 구현될 수 있다. 이 경우의 이점은 상술한 바와 동일하므로, 이에 대한 설명은 생략한다.
제 1 트랜지스터(TR1)는 드레인, 소스, 게이트를 포함할 수 있다. 제 2 다이오드(D2)는 캐소드와 애노드를 포함할 수 있다. 하나의 칩 상에서, 제 1 트랜지스터(TR1)의 드레인은 제 2 다이오드(D2)의 캐소드와 금속 선에 의해 연결된다. 이 금속 선은 도 1c의 드레인 단자(D)와 대응된다. 제 2 다이오드(D2)의 애노드는 도 1c의 소스 단자(S)와 대응된다. 제 1 트랜지스터(TR1)의 게이트는 도 1c의 제 2 노드(N2)에 대응된다. 제 1 트랜지스터의(TR1)의 소스는 도 1c의 제 1 노드(N1)에 대응된다. 제 1 트랜지스터(TR1)와 제 2 다이오드(D2)는 하나의 칩 상에서 상술한 구조와 같이 구현될 수 있다. 회로의 동작은 도 1c의 제 1 트랜지스터(TR1) 및 제 2 다이오드(D2)와 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 2는 본 발명에 따른 도 1a, 도 1b 및 도 1c에 도시된 제 1 보호 회로를 예시적으로 보여주는 회로도이다. 도 2를 참조하면, 제 1 보호 회로(110)는 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)를 포함할 수 있다. 저항(R1)은 소스 단자(S)와 노드(ND) 사이에 연결된다. 제 3 다이오드(D3)의 캐소드는 노드(ND)와 연결된다. 제 3 다이오드(D3)의 애노드는 제 2 노드(N2)와 연결된다. 이하에서, 도 1a를 참조하여 저항(R1) 및 제 3 다이오드(D3)의 역할이 설명될 것이다.
저항(R1)의 역할은 다음과 같다. 예를 들어, 서지 전압이 발생하여 소스 단자(S) 혹은 드레인 단자(D)에 과도한 전압이 인가되는 경우를 가정한다. 소스 단자(S)에 서지 전압이 인가되는 경우, 제 2 노드(N2)와 제 1 노드(N1) 사이 혹은 제 2 노드(N2)와 드레인 단자(D) 사이에 과도한 전압이 가해질 수 있다. 이 경우 제 2 노드(N2)로부터 제 1 노드(N1) 혹은 드레인 단자(D) 방향으로 누설전류가 흐를 수 있다. 또는, 드레인 단자(D)에 서지 전압이 인가되는 경우 드레인 단자(D)와 제 2 노드(N2) 사이에 과도한 전압이 가해질 수 있다. 이 경우, 누설 전류가 제 1 트랜지스터(TR1)의 게이트를 통하여 드레인 단자(D)로부터 제 2 노드(N2)로 흐를 수 있다. 상술한 누설 전류가 과도한 경우, 제 1 트랜지스터(TR1)의 게이트는 이에 의해 파괴될 수 있다. 이 때, 노드(NZ)와 소스 단자(S) 사이에 삽입된 저항(R1)은 상술한 방향으로 흐를 수 있는 누설 전류량을 1/R로 줄여 준다. 따라서 저항(R1)은 과도한 전류에 의해 제 1 트랜지스터(TR1)의 게이트가 파괴되는 것을 방지한다.
저항(R1)과 직렬 연결된 제 3 다이오드(D3)의 역할은 다음과 같다. 예를 들어, 소스 단자(S)에 서지 전압이 발생한 경우를 가정한다. 이 경우 제 2 노드(N2)에 과도한 전압이 인가된다. 이어 과도한 누설 전류가 제 1 트랜지스터(TR1)의 게이트를 통하여 제 2 노드(N2)로부터 제 1 노드(N1) 혹은 드레인 단자(D)로 흐를 수 있게 된다. 이는 제 1 트랜지스터(TR1)의 게이트 파괴 현상을 야기할 수 있다. 이 때, 제 3 다이오드(D3)는 소스 단자(S)의 전압보다 다이오드 항복 전압만큼 낮은 전압을 제 2 노드(N2)로 전달하게 된다. 이는 제 1 트랜지스터(TR1)의 게이트에 가해지는 과도한 전압을 감소시킬 수 있다. 또한 제 3 다이오드(D3)는 서지 전압이 발생한 소스 단자(S)를 기준으로 역방향으로 연결되어 있다. 즉, 제 3 다이오드(D3)는 서지 전압 발생 시 야기되는 누설 전류의 흐름과 역방향으로 연결되어 있다. 따라서 제 3 다이오드(D3)는 이러한 누설 전류를 억제할 수 있다. 결과적으로 제 3 다이오드(D3)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴 현상을 방지할 수 있다.
예를 들어, 저항(R1) 또는 제 3 다이오드(D3)는 캐스코드 스위치(100)가 집적된 칩 안에 내장될 수 있다. 혹은, 저항(R1) 또는 제 3 다이오드(D3)는 캐스코드 스위치(100)가 집적된 칩 외부에 수동 소자로서 구현될 수 있다.
도 3a, 도 3b 및 도 3c는 본 발명의 다른 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다. 도 3a를 참조하면, 캐스코드 스위치(200)는 제 1 및 제 2 트랜지스터 (TR1, TR2), 제 1 내지 제 3 보호 회로(110, 120, 130), 게이트 단자(G), 소스 단자(S) 및 드레인 단자(D)를 포함할 수 있다. 도 1a와 비교하면, 본 실시 예에 따른 캐스코드 스위치(200)는 제 2 및 제 3 보호 회로(120, 130)를 더 포함한다.
제 2 보호 회로(120)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된다. 제 2 보호 회로(120)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제 3 보호 회로(130)는 게이트 단자(G)와 소스 단자(S) 사이에 연결된다. 제 3 보호 회로(130)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 3b를 참조하면, 캐스코드 스위치(200')는 제 1 및 제 2 트랜지스터 (TR1, TR2), 제 1 내지 제 3 보호 회로(110, 120, 130), 제 1 다이오드(D1), 게이트 단자(G), 소스 단자(S) 및 드레인 단자(D)를 포함할 수 있다. 도 3a와 비교하면, 도 3b의 캐스코드 스위치(200')는 제 1 다이오드(D1)를 더 포함하고 있다. 제 1 다이오드(D1)의 구성 및 역할은 도 1b에서 설명한 바와 동일하다. 따라서 이에 대한 설명은 생략한다.
도 3c를 참조하면, 캐스코드 스위치(200'')는 제 1 및 제 2 트랜지스터 (TR1, TR2), 제 1 내지 제 3 보호 회로(110, 120, 130), 제 2 다이오드(D2), 게이트 단자(G), 소스 단자(S) 및 드레인 단자(D)를 포함할 수 있다. 도 3a와 비교하면, 도 3c의 캐스코드 스위치(200'')는 제 2 다이오드(D2)를 더 포함하고 있다. 제 2 다이오드(D2)의 구성 및 역할은 도 1c에서 설명한 바와 동일하다. 따라서 이에 대한 설명은 생략한다. 도 3a, 도 3b 및 도 3c에 도시된 제 2 및 제 3 보호 회로(120, 130)의 실시 예와 구체적인 동작은 도 4 및 도 5를 통해 설명될 것이다.
도 4는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 도 3a의 제 2 보호 회로(120)는 역방향으로 직렬 연결된 제 1 및 제 2 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 제 2 보호 회로(120)의 연결 관계는 도 3a를 참조하여 설명될 것이다.
제 1 및 제 2 제너 다이오드(ZD1, ZD2)의 캐소드는 노드(NZ)에 서로 연결되어 있다. 제 1 제너 다이오드(ZD1)의 애노드는 제 1 노드(N1)와 연결된다. 제 2 제너 다이오드(ZD2)의 애노드는 제 2 노드(N2)와 연결된다. 제 2 보호 회로(120)는 제 1 노드(N1) 또는 제 2 노드(N2)에 일정 이상의 전압이 인가되는 경우 제 1 노드(N1)와 제 2 노드(N2)를 도통시킨다. 이러한 특성은 도 5를 참조하여 설명될 것이다.
도 5는 도 3a, 3b 및 도 3c에 도시된 제 2 보호 회로의 특성을 보여주는 그래프이다. 단일 제너 다이오드는 애노드에 다이오드 전압(Vf) 이상이 가해지면 턴 온된다. 이 경우, 제너 다이오드의 애노드와 캐소드 사이의 전압 차는 Vf이 된다. 반대로, 제너 다이오드는 캐소드에 항복 전압(Vz) 이상의 전압이 가해지면 역방향으로 턴 온된다. 이 경우, 제너 다이오드의 애노드와 캐소드 사이의 전압 차는 Vz가 된다. 따라서 도 4의 제 1 및 제 2 제너 다이오드(ZD1, ZD2)의 양 단(N1, N2) 전압차(Vn1-Vn2)가 Vf+Vz 이상이 되는 경우, 제 1 노드(N1)와 제 2 노드(N2)가 도통되어 전류(Iz)가 흐르게 된다. 이 경우, 양 단(N1, N2) 전압차(Vn1-Vn2)는 Vf+Vz로 유지된다. 반대로, 제 1 및 제 2 제너 다이오드(ZD1, ZD2)의 양 단(N1, N2) 전압차(Vn1-Vn2)가 -(Vf+Vz) 이하가 되는 경우 제 1 노드(N1)와 제 2 노드(N2)가 서로 도통되어 반대 방향으로 전류(-Iz)가 흐르게 된다. 이 경우, 양 단(N1, N2) 전압차(Vn1-Vn2)는 -(Vf+Vz)로 유지된다.
상술한 특성을 이용하면, 도 3a의 제 2 보호 회로(120)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지할 수 있다. 예를 들어, 소스 단자(S)에 서지 전압이 발생한 경우를 가정한다. 이 경우, 소스 단자(S)와 연결된 제 2 노드(N2)와 드레인 단자(D) 혹은 제 1 노드(N1) 사이에 과도한 전압이 가해지게 된다. 이는 제 1 트랜지스터의 게이트를 통해 드레인 단자(D) 혹은 제 1 노드(N1)로 과도한 누설 전류를 야기한다. 결과적으로 제 1 트랜지스터(TR1)의 게이트가 파괴될 수 있다. 이 때, 서지 전압에 의해 제 2 보호 회로(120) 양 단(N1, N2)의 전압차(Vn1-Vn2)가 Vf+Vz 이상이 되는 경우 두 개의 제너 다이오드(ZD1, ZD2)는 턴 온이 되게 된다. 이어 양 단(N1, N2)의 전압차(Vn1-Vn2)가 턴 온 전압 Vf+Vz 으로 고정이 되게 된다. 즉, 과도한 서지 전압이 아닌 일정한 전압 차만이 제 1 노드(N1)과 제 2 노드(N2) 사이에 가해지게 된다. 결과적으로 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴 현상을 방지할 수 있다.
제 3 보호 회로(130)는 제 2 보호 회로(120)와 동일한 구성을 가질 수 있다. 즉, 제 3 보호 회로(130)는 역방향으로 직렬 연결된 제 3 및 제 4 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 3a를 참조하면, 제 3 보호 회로(130)는 게이트 단자(G)와 소스 단자(S)에 연결된다. 더불어, 제 3 보호 회로(130)는 도 5에서 설명된 특성을 갖는다.
제 3 보호 회로(130)는 소스 단자(S)에 발생할 수 있는 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지할 수 있다. 먼저, 소스 단자(S)에 서지 전압이 발생한 경우를 가정한다. 이 경우, 소스 단자(S)와 게이트 단자(G) 사이에 과도한 전압이 가해지게 된다. 이로써 과도한 누설 전류가 제 2 트랜지스터(TR2)의 게이트를 통하여 소스 단자(S)로부터 게이트 단자(G)로 흐르게 된다. 이는 제 2 트랜지스터(TR2)의 파괴 현상을 야기할 수 있다. 이 때, 제 3 보호 회로(130) 양 단(S, G)의 전압 차가 Vf+Vz 이상이 되는 경우 제 3 및 제 4 제너 다이오드(ZD3, ZD4)는 턴 온이 되게 된다. 이어 제 3 보호 회로(130) 양 단(S, G)의 전압 차가 Vf+Vz 로 고정되게 된다. 따라서 제 2 보호 회로(120)와 동일한 원리에 의해 제 3 보호 회로(130)는 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴 현상을 방지할 수 있다.
도 6은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c에 도시된 제 1 트랜지스터를 예시적으로 보여주는 회로도이다. 도 6을 참조하면, 제 1 트랜지스터(TR1)는 복수의 트랜지스터들(TR1_1~TR1_n)을 포함할 수 있다. 이 경우, 제 1 트랜지스터(TR1)가 전달할 수 있는 전류량이 증가된다. 복수의 제 1 트랜지스터들(TR1_1~TR1_n)을 포함하는 캐스코드 스위치(100, 200)의 동작은 상술한 바와 동일하므로 이에 대한 설명은 생략한다.
도 7은 본 발명에 따른 도 1a 내지 1c 및 도 3a 내지 3c 에 도시된 제 2 트랜지스터를 예시적으로 보여주는 회로도이다. 도 7을 참조하면, 제 2 트랜지스터(TR2)는 복수의 트랜지스터들(TR2_1~TR2_n)을 포함할 수 있다. 이 경우, 제 2 트랜지스터(TR2)가 전달할 수 있는 전류량이 증가된다. 복수의 제 2 트랜지스터들(TR2_1~TR2_n)을 포함하는 캐스코드 스위치(100, 200)의 동작은 상술한 바와 동일하므로 이에 대한 설명은 생략한다.
이상으로 본 발명에 따른 캐스코드 스위치(100, 200)의 동작 및 특성이 설명되었다. 이하에서는 상술한 제 1 보호 회로(110), 제 2 보호 회로(120) 그리고 제 3 보호 회로(130)의 조합에 따른 다양한 실시 예가 설명될 것이다.
도 8a 내지 도 18a, 도 8b 내지 도 18b 및 도 8c 내지 도 18c는 본 발명의 실시 예에 따른 캐스코드 스위치들을 보여주는 회로도이다.
도 8a를 참조하면, 캐스코드 스위치(200a)는 제 1 및 2 트랜지스터(TR1, TR2) 및 저항(R1)을 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200a)는 제 2 및 제 3 보호 회로(120, 130)를 포함하지 않는다. 또한, 캐스코드 스위치(200a)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 저항(R1)은 소스 단자(S)와 제 2 노드(N2) 사이에 연결된다. 저항(R1)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 도 8a 내지 도 18a, 도 8b 내지 도 18b 및 도 8c 내지 도 18c에 도시된 캐스코드 스위치들(200a~200k, 200a'~200k', 200a''~200k'')의 동작은 상술한 바와 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 8b를 참조하면, 캐스코드 스위치(200a')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1) 및 제 1 다이오드(D1)를 포함할 수 있다. 도 8a의 캐스코드 스위치(200a)와 비교하면, 도 8b의 캐스코드 스위치(200a')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다. 제 1 다이오드(D1)의 애노드는 제 1 노드(N1)와 연결된다. 제 1 다이오드(D1)의 캐소드는 드레인 단자(D)와 연결된다. 도 8b 내지 도 18b에서 도시된 제 1 다이오드(D1)의 구성 및 역할은 도 1b에서 설명한 바와 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 8c를 참조하면, 캐스코드 스위치(200a'')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1) 및 제 2 다이오드(D2)를 포함할 수 있다. 도 8a의 캐스코드 스위치(200a)와 비교하면, 도 8c의 캐스코드 스위치(200a'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다. 제 2 다이오드(D2)의 애노드는 소스 단자(S)와 연결된다. 제 2 다이오드(D2)의 캐소드는 드레인 단자(D)와 연결된다. 도 8c 내지 도 18c에서 도시된 제 2 다이오드(D2)의 구성 및 역할은 도 1c에서 설명한 바와 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 9a를 참조하면, 캐스코드 스위치(200b)는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1) 및 제 3 다이오드(D3)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200b)는 제 2 및 제 3 보호 회로(120, 130)를 포함하지 않는다. 또한, 캐스코드 스위치(200b)는 제 1 보호 회로(110)의 실시 예로서 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)를 포함한다. 저항(R1)은 소스 단자(S)와 제 3 다이오드(D3)의 캐소드 사이에 연결된다. 제 3 다이오드(D3)의 캐소드는 저항(R1)의 일 단과 연결된다. 제 3 다이오드(D3)의 애노드는 제 2 노드(N2)와 연결된다. 저항(R1) 및 제 3 다이오드(D3)는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 9b를 참조하면, 캐스코드 스위치(200b')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1), 그리고 제 1 및 제 3 다이오드(D1, D3)를 포함할 수 있다. 도 9a의 캐스코드 스위치(200b)와 비교하면, 도 9b의 캐스코드 스위치(200b')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 9c를 참조하면, 캐스코드 스위치(200b'')는 제 1 및 2 트랜지스터(TR1, TR2), 저항(R1), 그리고 제 2 및 제 3 다이오드(D2, D3)를 포함할 수 있다. 도 9a의 캐스코드 스위치(200b)와 비교하면, 도 9c의 캐스코드 스위치(200b'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 10a을 참조하면, 캐스코드 스위치(200c)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 3 다이오드(D3) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200c)는 제 3 보호 회로(130)를 포함하지 않는다. 캐스코드 스위치(200c)는 제 1 보호 회로(110)의 실시 예로서 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)를 포함한다. 또한, 캐스코드 스위치(200c)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 제너 다이오드들(ZD1, ZD2)은 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된다. 저항(R1), 제 3 다이오드(D3) 및 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 10b를 참조하면, 캐스코드 스위치(200c')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 및 제 3 다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 10a의 캐스코드 스위치(200c)와 비교하면, 도 10b의 캐스코드 스위치(200c')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 10c를 참조하면, 캐스코드 스위치(200c'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 및 제 3 다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 10a의 캐스코드 스위치(200c)와 비교하면, 도 10c의 캐스코드 스위치(200c'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 11a을 참조하면, 캐스코드 스위치(200d)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 3 다이오드(D3) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200d)는 제 2 보호 회로(120)를 포함하지 않는다. 캐스코드 스위치(200d)는 제 1 보호 회로(110)의 실시 예로서 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)를 포함한다. 또한, 캐스코드 스위치(200d)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 제너 다이오드들(ZD3, ZD4)은 게이트 단자(G)와 소스 단자(S) 사이에 연결된다. 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다. 직렬 연결된 저항(R1) 및 제 3 다이오드(D3)는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 11b를 참조하면, 캐스코드 스위치(200d')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 및 제 3 다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 11a의 캐스코드 스위치(200d)와 비교하면, 도 11b의 캐스코드 스위치(200d')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 11c를 참조하면, 캐스코드 스위치(200d'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 및 제 3 다이오드(D2, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 11a의 캐스코드 스위치(200d)와 비교하면, 도 11c의 캐스코드 스위치(200d'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 12a를 참조하면, 캐스코드 스위치(200e)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200e)는 제 3 보호 회로(130)를 포함하지 않는다. 캐스코드 스위치(200e)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 또한, 캐스코드 스위치(200e)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 저항(R1) 및 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 12b를 참조하면, 캐스코드 스위치(200e')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 다이오드(D1) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 12a의 캐스코드 스위치(200e)와 비교하면, 도 12b의 캐스코드 스위치(200e')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 12c를 참조하면, 캐스코드 스위치(200e'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 다이오드(D2) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 12a의 캐스코드 스위치(200e)와 비교하면, 도 12c의 캐스코드 스위치(200e'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 13a를 참조하면, 캐스코드 스위치(200f)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200f)는 제 2 보호 회로(120)를 포함하지 않는다. 캐스코드 스위치(200f)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 또한, 캐스코드 스위치(200f)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 저항(R1)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 13b를 참조하면, 캐스코드 스위치(200f')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 다이오드(D1) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 13a의 캐스코드 스위치(200f)와 비교하면, 도 13b의 캐스코드 스위치(200f')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 13c를 참조하면, 캐스코드 스위치(200f'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 다이오드(D2) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 13a의 캐스코드 스위치(200f)와 비교하면, 도 13c의 캐스코드 스위치(200f'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 14a를 참조하면, 캐스코드 스위치(200g)는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 캐스코드 스위치(200g)는 제 1 보호 회로(110)의 실시 예로서 저항(R1)을 포함한다. 그리고 캐스코드 스위치(200g)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 또한, 캐스코드 스위치(200g)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 저항(R1) 및 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 게이트 단자(G)와 소스 단자(S) 사이에 연결된 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 14b를 참조하면, 캐스코드 스위치(200g')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 1 다이오드(D1) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 14a의 캐스코드 스위치(200g)와 비교하면, 도 14b의 캐스코드 스위치(200g')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 14c를 참조하면, 캐스코드 스위치(200g'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 저항(R1), 제 2 다이오드(D2) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 14a의 캐스코드 스위치(200g)와 비교하면, 도 14c의 캐스코드 스위치(200g'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 15a를 참조하면, 캐스코드 스위치(200h)는 제 1 및 제 2 트랜지스터(TR1, TR2) 및 제 3 다이오드(D3)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200h)는 제 2 및 제 3 보호 회로(120, 130)를 포함하지 않는다. 또한, 캐스코드 스위치(200h)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드(D3)를 포함한다. 제 3 다이오드(D3)는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 15b를 참조하면, 캐스코드 스위치(200h')는 제 1 및 제 2 트랜지스터(TR1, TR2), 그리고 제 1 및 제 3 다이오드(D1, D3)를 포함할 수 있다. 도 15a의 캐스코드 스위치(200h)와 비교하면, 도 15b의 캐스코드 스위치(200h')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 15c를 참조하면, 캐스코드 스위치(200h'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 그리고 제 2 및 제 3 다이오드(D2, D3)를 포함할 수 있다. 도 15a의 캐스코드 스위치(200h)와 비교하면, 도 15c의 캐스코드 스위치(200h'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 16a을 참조하면, 캐스코드 스위치(200i)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 3 다이오드(D3) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200i)는 제 3 보호 회로(130)를 포함하지 않는다. 캐스코드 스위치(200i)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드(D3)를 포함한다. 또한, 캐스코드 스위치(200i)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 제 3 다이오드(D3) 및 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다.
도 16b를 참조하면, 캐스코드 스위치(200i')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 및 제 3 다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 16a의 캐스코드 스위치(200i)와 비교하면, 도 16b의 캐스코드 스위치(200i')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 16c를 참조하면, 캐스코드 스위치(200i'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 2 및 제 3 다이오드(D2, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD1, ZD2)를 포함할 수 있다. 도 16a의 캐스코드 스위치(200i)와 비교하면, 도 16c의 캐스코드 스위치(200i'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 17a를 참조하면, 캐스코드 스위치(200j)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 3 다이오드(D3) 및 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 다만, 도 3a와 비교하면 캐스코드 스위치(200j)는 제 2 보호 회로(120)를 포함하지 않는다. 캐스코드 스위치(200j)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드(D3)를 포함한다. 또한, 캐스코드 스위치(200j)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 제 3 다이오드(D3)는 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 17b를 참조하면, 캐스코드 스위치(200j')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 및 제 3 다이오드(D1, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 17a의 캐스코드 스위치(200j)와 비교하면, 도 17b의 캐스코드 스위치(200j')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 17c를 참조하면, 캐스코드 스위치(200j'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 2 및 제 3 다이오드(D2, D3), 그리고 역방향으로 직렬 연결된 2 개의 제너 다이오드(ZD3, ZD4)를 포함할 수 있다. 도 17a의 캐스코드 스위치(200j)와 비교하면, 도 17c의 캐스코드 스위치(200j'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 18a를 참조하면, 캐스코드 스위치(200k)는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 3 다이오드(D3) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 기본적인 구성은 도 3a의 캐스코드 스위치(200)와 동일하다. 캐스코드 스위치(200k)는 제 1 보호 회로(110)의 실시 예로서 제 3 다이오드(D3)을 포함한다. 그리고 캐스코드 스위치(200k)는 제 2 보호 회로(120)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD1, ZD2)를 포함한다. 또한, 캐스코드 스위치(200k)는 제 3 보호 회로(130)의 실시 예로서 역방향으로 직렬 연결된 2개의 제너 다이오드(ZD3, ZD4)를 포함한다. 제 3 다이오드(D3) 및 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된 제너 다이오드들(ZD1, ZD2)은 서지 전압에 의한 제 1 트랜지스터(TR1)의 파괴를 방지한다. 게이트 단자(G)와 소스 단자(S) 사이에 연결된 제너 다이오드들(ZD3, ZD4)은 서지 전압에 의한 제 2 트랜지스터(TR2)의 파괴를 방지한다.
도 18b를 참조하면, 캐스코드 스위치(200k')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 1 및 제 3 다이오드(D1, D3) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 18a의 캐스코드 스위치(200k)와 비교하면, 도 18b의 캐스코드 스위치(200k')는 제 1 다이오드(D1)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
도 18c를 참조하면, 캐스코드 스위치(200k'')는 제 1 및 제 2 트랜지스터(TR1, TR2), 제 2 및 제 3 다이오드(D2, D3) 및 역방향으로 직렬 연결된 4 개의 제너 다이오드(ZD1, ZD2, ZD3, ZD4)를 포함할 수 있다. 도 18a의 캐스코드 스위치(200k)와 비교하면, 도 18c의 캐스코드 스위치(200k'')는 제 2 다이오드(D2)를 더 포함하고 있는 것을 제외하고 구성 및 역할이 동일하다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 200a, 200b, 200c, 200d, 200e, 200f, 200g, 200h, 200i, 200j,
200k : 캐스코드 스위치 회로
110 : 제 1 보호 회로
120 : 제 2 보호 회로
130 : 제 3 보호 회로

Claims (20)

  1. 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달하는 제 1 트랜지스터;
    제 2 제어 신호에 응답하여 상기 제 1 트랜지스터가 전달하는 상기 신호를 제 2 단자로 전달하는 제 2 트랜지스터;
    상기 제 1 트랜지스터와 병렬 연결되며 상기 제 1 트랜지스터와 공통으로 제어되는 하나 이상의 제 3 트랜지스터; 그리고
    상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에 연결되는 보호 회로를 포함하되,
    상기 보호 회로는 제 1 다이오드 및 제 1 저항을 포함하고,
    상기 제 1 제어 신호는 상기 제 1 트랜지스터가 통상 온 상태로 동작하도록 제공되고, 상기 제 2 제어 신호는 상기 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 보호 회로는:
    상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에서 제 1 전류 방향으로 통전하고,
    상기 제 1 다이오드의 항복 전압에 기반하여, 상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에서 제 2 전류 방향의 전류를 차단하는 캐스코드 스위치 회로.
  2. 제 1 항에 있어,
    상기 제 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜지스터의 타 단과 애노드가 연결된 다이오드를 더 포함하는 캐스코드 스위치 회로.
  3. 제 2 항에 있어,
    상기 제 1 트랜지스터와 상기 다이오드가 하나의 칩 상에 구현되되,
    상기 제 1 트랜지스터의 일 단과 상기 다이오드의 캐소드가 금속 선에 의해 연결되고, 상기 제 1 트랜지스터의 타 단과 상기 다이오드의 애노드가 금속 선에 의해 연결되는 캐스코드 스위치 회로.
  4. 제 1 항에 있어,
    상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 제 1 다이오드를 더 포함하는 캐스코드 스위치 회로.
  5. 제 4 항에 있어,
    상기 제 1 트랜지스터와 상기 보호 회로에 포함되는 상기 제 1 다이오드는 하나의 칩 상에 구현되되,
    상기 제 1 트랜지스터의 일 단과 상기 보호 회로에 포함되는 상기 제 1 다이오드의 캐소드가 금속선에 의해 연결되는 캐스코드 스위치 회로.
  6. 삭제
  7. 제 1 항에 있어,
    상기 제 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜지스터의 타 단과 애노드가 연결된 다이오드를 더 포함하는 캐스코드 스위치 회로.
  8. 제 1 항에 있어,
    상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 다이오드를 더 포함하는 캐스코드 스위치 회로.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 1 항에 있어,
    상기 제 1 트랜지스터는 질화갈륨(GaN) 트랜지스터를 포함하는 캐스코드 스위치 회로.
  16. 제 1 항에 있어,
    상기 제 2 트랜지스터는 금속 산화물 트랜지스터(MOSFET)를 포함하는 캐스코드 스위치 회로.
  17. 삭제
  18. 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달하는 제 1 트랜지스터;
    제 2 제어 신호에 응답하여 상기 제 1 트랜지스터가 전달하는 상기 신호를 제 2 단자로 전달하는 제 2 트랜지스터;
    상기 제 2 트랜지스터와 병렬 연결되며 상기 제 2 트랜지스터와 공통으로 제어되는 하나 이상의 제 3 트랜지스터; 그리고
    상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에 연결되는 보호 회로를 포함하되,
    상기 보호 회로는 제 1 다이오드 및 제 1 저항을 포함하고,
    상기 제 1 제어 신호는 상기 제 1 트랜지스터가 통상 온 상태로 동작하도록 제공되고, 상기 제 2 제어 신호는 상기 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 보호 회로는:
    상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에서 제 1 전류 방향으로 통전하고,
    상기 제 1 다이오드의 항복 전압에 기반하여, 상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에서 제 2 전류 방향의 전류를 차단하는 캐스코드 스위치 회로.
  19. 제 1 제어 신호에 따라 제 1 단자로부터의 신호를 일 단으로 입력받아 타 단으로 전달하는 제 1 트랜지스터;
    제 2 제어 신호에 응답하여 상기 제 1 트랜지스터가 전달하는 상기 신호를 제 2 단자로 전달하는 제 2 트랜지스터; 그리고
    상기 제 1 트랜지스터와 병렬 연결되며 상기 제 1 트랜지스터와 공통으로 제어되는 하나 이상의 제 3 트랜지스터; 그리고
    상기 1 트랜지스터와 병렬로 연결되고, 상기 제 1 트랜지스터의 일 단과 캐소드가 연결되고, 상기 제 1 트랜지스터의 타 단과 애노드가 연결된 제 1 다이오드를 포함하되,
    상기 제 1 제어 신호는 상기 제 1 트랜지스터가 통상 온 상태로 동작하도록 제공되고, 상기 제 2 제어 신호는 상기 제 2 트랜지스터가 통상 오프 상태로 동작하도록 제공되고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는:
    상기 제 1 다이오드에 의하여 상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에서 제 1 전류 방향으로 통전하고, 상기 일 단 및 상기 타 단의 전압 차이가 상기 제 1 다이오드의 전압 이상이 되는 경우, 상기 제 1 다이오드의 항복 전압에 기반하여, 상기 제 1 트랜지스터의 게이트와 상기 제 2 단자 사이에서 제 2 전류 방향의 전류를 차단하는 캐스코드 스위치 회로.
  20. 제 19 항에 있어,
    상기 제 1 단자와 캐소드가 연결되고, 상기 제 2 단자와 애노드가 연결된 제 2 다이오드를 더 포함하는 캐스코드 스위치 회로.
KR1020160003289A 2016-01-11 2016-01-11 캐스코드 스위치 회로 KR102265460B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160003289A KR102265460B1 (ko) 2016-01-11 2016-01-11 캐스코드 스위치 회로
US15/217,271 US9825622B2 (en) 2016-01-11 2016-07-22 Cascode switch circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160003289A KR102265460B1 (ko) 2016-01-11 2016-01-11 캐스코드 스위치 회로

Publications (2)

Publication Number Publication Date
KR20170084405A KR20170084405A (ko) 2017-07-20
KR102265460B1 true KR102265460B1 (ko) 2021-06-16

Family

ID=59276042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160003289A KR102265460B1 (ko) 2016-01-11 2016-01-11 캐스코드 스위치 회로

Country Status (2)

Country Link
US (1) US9825622B2 (ko)
KR (1) KR102265460B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871510B1 (en) * 2016-08-24 2018-01-16 Power Integrations, Inc. Clamp for a hybrid switch

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020153938A1 (en) * 1999-01-22 2002-10-24 Siemens Ag. Hybrid power MOSFET
JP2011010487A (ja) * 2009-06-26 2011-01-13 Toshiba Corp 電力変換装置
US20120105131A1 (en) * 2009-03-27 2012-05-03 ETH Zürich Switching device with a cascode circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10135835C1 (de) * 2001-07-23 2002-08-22 Siced Elect Dev Gmbh & Co Kg Schalteinrichtung zum Schalten bei einer hohen Betriebsspannung
US7501670B2 (en) 2007-03-20 2009-03-10 Velox Semiconductor Corporation Cascode circuit employing a depletion-mode, GaN-based FET
US7719055B1 (en) 2007-05-10 2010-05-18 Northrop Grumman Systems Corporation Cascode power switch topologies
JP5130906B2 (ja) * 2007-12-26 2013-01-30 サンケン電気株式会社 スイッチ装置
DE102010027832B3 (de) * 2010-04-15 2011-07-28 Infineon Technologies AG, 85579 Halbleiterschaltanordnung mit einem selbstleitenden und einem selbstsperrenden Transistor
US8558584B2 (en) * 2010-11-30 2013-10-15 Infineon Technologies Ag System and method for bootstrapping a switch driver
US20120262220A1 (en) 2011-04-13 2012-10-18 Semisouth Laboratories, Inc. Cascode switches including normally-off and normally-on devices and circuits comprising the switches
JP5290354B2 (ja) * 2011-05-06 2013-09-18 シャープ株式会社 半導体装置および電子機器
KR101834904B1 (ko) 2011-10-31 2018-03-08 한국전자통신연구원 금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템 및 그에 따른 정전기 잡음 신호 제거 방법
JP5979998B2 (ja) * 2012-06-18 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いたシステム
KR101922117B1 (ko) * 2012-08-16 2018-11-26 삼성전자주식회사 트랜지스터를 포함하는 전자소자 및 그 동작방법
US20140055192A1 (en) * 2012-08-24 2014-02-27 Rf Micro Devices, Inc. Saturation current limiting circuit topology for power transistors
US9362744B2 (en) 2012-09-27 2016-06-07 Electronics And Telecommunications Research Institute Serial loading constant power supply system
EP2787641B1 (en) 2013-04-05 2018-08-29 Nexperia B.V. Cascoded semiconductor devices
US9559683B2 (en) * 2014-08-29 2017-01-31 Infineon Technologies Austria Ag System and method for a switch having a normally-on transistor and a normally-off transistor
US9190993B1 (en) * 2015-01-08 2015-11-17 United Silicon Carbide, Inc. High voltage switch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020153938A1 (en) * 1999-01-22 2002-10-24 Siemens Ag. Hybrid power MOSFET
US20120105131A1 (en) * 2009-03-27 2012-05-03 ETH Zürich Switching device with a cascode circuit
JP2011010487A (ja) * 2009-06-26 2011-01-13 Toshiba Corp 電力変換装置

Also Published As

Publication number Publication date
US20170201247A1 (en) 2017-07-13
KR20170084405A (ko) 2017-07-20
US9825622B2 (en) 2017-11-21

Similar Documents

Publication Publication Date Title
US8295784B2 (en) Semiconductor switching device
US20170170731A1 (en) Multi-function power control circuit using enhancement mode gallium nitride (gan) high electron mobility transistors (hemts)
CN109787609B (zh) 电容耦合式电平移位器
US11114432B2 (en) Protection circuit with a FET device coupled from a protected bus to ground
US9236373B2 (en) Semiconductor device
JP5728076B2 (ja) Ｊｆｅｔの直列配置を有するスイッチング装置
US20240056071A1 (en) Semiconductor device
CN110635679A (zh) 电压控制电路
KR20210111980A (ko) 입출력 버퍼를 위한 ｅｓｄ 보호 회로
US7626441B2 (en) Drive circuit with BOT level shifter for transmitting an input signal and assigned method
KR102265460B1 (ko) 캐스코드 스위치 회로
TW201607198A (zh) 靜電放電防護電路及具有此電路的電壓調節器晶片
US10411690B2 (en) Low side output driver reverse current protection circuit
US20200264643A1 (en) Controller area network (can) transceiver
KR102094491B1 (ko) 레벨 쉬프터를 포함하는 캐스코드 스위치 회로
EP2769531B1 (en) Integrated circuit device, controller area network driver module and method therefor
US20130077196A1 (en) ESD Robust Level Shifter
US20110013328A1 (en) Clamp for controlling current discharge
CN111884490A (zh) 电力电路以及集成电路
JP7374948B2 (ja) 半導体リレー装置
US10454473B2 (en) Optical-control driving circuit for high utility power
US9531370B1 (en) Transmitter, common mode transceiver using the same, and operating method thereof
CN111682517A (zh) 一种防反接电路
KR20220157595A (ko) Rc-fet와 로직회로를 이용한 esd 및 eos 보호회로
CN111786642A (zh) 具有端口电压保护功能的推挽结构端口输出电路

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant