DE19902519C2 - Hybrid-Leistungs-MOSFET für hohe Stromtragfähigkeit - Google Patents

Hybrid-Leistungs-MOSFET für hohe Stromtragfähigkeit

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Description

Die Erfindung bezieht sich auf einen Hybrid-Leistungs-MOSFET, der einen niedersperrenden MOSFET und einen hochsperrenden Sperrschicht-FET aufweist.
Ein Hybrid-Leistungs-MOSFET mit einem niedersperrenden MOSFET und einem hochsperrenden Sperrschicht-FET ist aus der DE 196 10 135 C1 bekannt. Anhand der Fig. 1 wird dieser be­ kannte Hybrid-Leistungs-MOSFET näher beschrieben:
Dieser Hybrid-Leistungs-MOSFET weist einen selbstsperrenden n-Kanal-MOSFET 2, insbesondere einen Niedervolt-Leistungs- MOSFET, und einen selbstleitenden n-Kanal-Sperrschicht-FET 4 auf. Dieser hochsperrende Sperrschicht-FET 4 wird auch als Junction-Field-Effect-Transistor (JFET) bezeichnet. Diese beiden FET sind derart elektrisch in Reihe geschaltet, daß der Source-Anschluß S des Sperrschicht-FET 4 mit dem Drain- Anschluß D' des MOSFET 2 und daß der Gate-Anschluß G des Sperrschicht-FET 4 mit dem Source-Anschluß S' des MOSFET 2 elektrisch leitend verbunden sind. Diese elektrische Zusam­ menschaltung zweier Halbleiterbauelemente wird bekanntlich auch als Kaskodenschaltung bezeichnet. Der niedersperrende MOSFET 2 dieser Kaskodenschaltung weist eine interne bipolare Diode DIN auf, die antiparallel zum MOSFET 2 geschaltet ist und allgemein als Inversdiode bzw. interne Freilaufdiode bezeichnet wird. Der selbstsperrende n-Kanal-MOSFET 2 ist aus Silizium, wogegen der selbstsperrende n-Kanal-JFET 4 aus Siliziumcarbid besteht. Dieser Hybrid-Leistungs-MOSFET ist für eine hohe Sperrspannung von über 600 Volt ausgelegt und weist dennoch nur geringe Verluste im Durchlaßbereich auf.
Gesteuert wird diese bekannte Kaskodenschaltung mittels der Gate-Spannung UG'S' des selbstsperrenden MOSFET 2. Ist der MOSFET 2 eingeschaltet oder die antiparallele interne Diode DIN des MOSFET 2 führt einen Strom, so ist die Drain-Spannung UD'S' des MOSFET 2 näherungsweise Null. Durch die Kopplung des Gate-Anschlusses des JFET 4 mit dem Source-Anschluß S' des MOSFET 2 ist die Gate-Spannung UGS' des JFET 4 Null bis ein wenig negativ oder positiv. Gemäß einer Übertragungskennlinie fließt durch den JFET 4 annähernd der größte Drain-Strom ID. Wird der MOSFET 2 abgeschaltet, so steigt die Drain-Spannung UD'S' an, bis die maximal zulässige Sperrspannung des MOSFET 2 erreicht ist. Der Wert der Sperrspannung ist bei einem Nie­ dervolt-Leistungs-MOSFET 2 beispielsweise 30 Volt. Sobald der Wert der Drain-Spannung UD'S' des MOSFET 2 den Wert der Schwellenspannung UTh des JFET 4 überschreitet, ist der Drain-Strom ID des JFET 4 gemäß seiner Übertragungskennlinie Null. Das heißt, der JFET 4 ist abgeschaltet. Durch die Ver­ kopplung des Gate-Anschlusses G des JFET 4 mit dem Source- Anschluß S' des MOSFET 2 wird die Drain-Spannung UD'S' des MOSFET 2 auf das Gate G des JFET 4 gegengekoppelt.
Der bekannte Hybrid-Leistungs-MOSFET ist grundsätzlich pa­ rallel schaltbar, wodurch die Stromtragfähigkeit der Gesamt­ anordnung erhöht wird. Die Nachteile einer derartigen konven­ tionellen Parallelschaltung von n Kaskodenschaltungen sind wie folgt:
  • a) bei n parallelen Kaskodenschaltungen werden 2n Chips benötigt, wodurch die Aufbautechnik kompliziert wird.
  • b) bei n parallelen Kaskodenschaltungen werden n Steuerlei­ tungen benötigt, wegen der Entkopplung der Gate-Anschlüs­ se der n MOSFET.
Der Erfindung liegt nun die Aufgabe zugrunde, einen Hybrid- Leistungs-MOSFET für eine hohe Stromtragfähigkeit anzugeben, der die zuvor genannten Nachteile nicht mehr aufweist.
Diese Aufgabe wird erfindungsgemäß mit den Merkmalen des An­ spruchs 1 gelöst.
Dadurch, daß zur Erhöhung der Stromtragfähigkeit des bekann­ ten Hybrid-Leistungs-MOSFET nur ein niedersperrender MOSFET und wenigstens zwei hochsperrende Sperrschicht-FET, die elek­ trisch parallel geschaltet sind, verwendet werden, verringert sich die Anzahl der Chips bei einem Hybrid-Leistungs-MOSFET mit n hochsperrenden Sperrschicht-FET auf n + 1 Chips. Außerdem wird nur eine Steuerleitung benötigt, da nur ein nieder­ sperrender MOSFET verwendet wird. Dieser MOSFET hat die Funk­ tion eines Steuerkopfes. Ferner vereinfacht sich die Aufbau­ technik dieses erfindungsgemäßen Hybrid-Leistungs-MOSFET für eine hohe Stromtragfähigkeit sehr, da anstelle von 2n Chips bei einer konventionellen Parallelschaltung nun nur noch n + 1 Chips bei der Kaskodenschaltung verwendet werden.
Bei einer vorteilhaften Ausgestaltung des erfindungsgemäßen Hybrid-Leistungs-MOSFET ist in jeder Verbindungsleitung zwi­ schen einem Gate-Anschluß der parallel geschalteten Sperr­ schicht-FET und einem Source-Anschluß des niedersperrenden MOSFET ein Gate-Widerstand angeordnet. Dadurch werden die Steuerkreise der Sperrschicht-FET voneinander entkoppelt und so das Schaltverhalten des Hybrid-Leistungs-MOSFET wesentlich verbessert.
Bei einer weiteren vorteilhaften Ausgestaltung des erfin­ dungsgemäßen Hybrid-Leistungs-MOSFET ist in jeder Verbin­ dungsleitung zwischen dem Drain-Anschluß des niedersperrenden MOSFET und einem Source-Anschluß der parallel geschalteten Sperrschicht-FET eine Induktivität angeordnet. Dadurch ver­ bessert sich die Symmetrierung der dynamischen Stromabteilung des Hybrid-Leistungs-MOSFET.
Bei einer weiteren vorteilhaften Ausgestaltung weist jeder Sperrschicht-FET des erfindungsgemäßen Hybrid-Leistungs- MOSFET einen Gate-Widerstand auf und in den Verbindungslei­ tungen des MOSFET mit den parallel geschalteten Sperrschicht- FET sind jeweils eine Induktivität angeordnet. Somit erhält man einen Hybrid-Leistungs-MOSFET, dessen Schaltverfahren und dessen Symmetrierung der dynamischen Stromaufteilung verbes­ sert worden ist. Diese Ausführungsform ist insbesondere vor­ teilhaft, wenn als Induktivität jeweils ein verlängerter Bonddraht verwendet wird.
Weitere Ausgestaltungen des erfindungsgemäßen Hybrid-Lei­ stungs-MOSFET sind den Unteransprüchen 5 bis 7 zu entnehmen.
Zur näheren Erläuterung der Erfindung wird auf die Zeichnung Bezug genommen, in der mehrere Ausführungsformen des erfin­ dungsgemäßen Hybrid-Leistungs-MOSFET schematisch veranschau­ licht sind.
Fig. 1 zeigt die Schaltung eines bekannten Hybrid-Leistungs- MOSFET, die
Fig. 2 zeigt eine Schaltung eines erfindungsgemäßen Hybrid- Leistungs-MOSFET und in den
Fig. 3-5 sind vorteilhafte Ausführungsformen des erfindungsge­ mäßen Hybrid-Leistungs-MOSFET nach der Fig. 2 darge­ stellt.
In der Fig. 2 ist ein erfindungsgemäßer Hybrid-Leistungs- MOSFET näher dargestellt. Dieser Hybrid-Leistungs-MOSFET weist einen niedersperrenden MOSFET 2 und n hochsperrende Sperrschicht-FET 4 1 bis 4 n auf. Die Anzahl der verwendeten Sperrschicht-FET 4 1 bis 4 n hängt von der geforderten Strom­ tragfähigkeit des Hybrid-Leistungs-MOSFET ab. Diese n JFET 4 1 bis 4 n sind elektrisch parallel geschaltet. Der gemeinsame Source-Anschluß S dieser Parallelschaltung 6 ist mit dem Drain-Anschluß D' des niedersperrenden MOSFET 2 elektrisch leitend verbunden. Dieser MOSFET 2 hat die Funktion eines Steuerkopfes. Durch die Verwendung nur eines MOSFET 2 werden gegenüber einer konventionellen Parallelschaltung mehrerer bekannter Hybrid-Leistungs-MOSFET n - 1 Steuerleitungen einge­ spart, wodurch sich der Aufbau dieser erfindungsgemäßen Kas­ kodenschaltung wesentlich verbessert. Die Gate-Anschlüsse G1 bis Gn der parallel geschalteten JFET 4 1 bis 4 n sind mittels einer Verbindungsleitung 8 1 bis 8 n mit den Source-An­ schluß S' des niedersperrenden MOSFET 2 verbunden. Wie bei dem bekannten Hybrid-Leistungs-MOSFET wird beim erfindungsge­ mäßen Hybrid-Leistungs-MOSFET als niedersperrender MOSFET 2 ein selbstsperrender n-Kanal Leistungs-MOSFET, insbesondere ein Niedervolt-Leistungs-MOSFET, verwendet, der aus Silizium besteht. Die verwendeten JFET 4 1 bis 4 n bestehen jeweils aus Siliziumcarbid.
Bei einer vorteilhaften Ausführungsform des erfindungsgemäßen Hybrid-Leistungs-MOSFET der Fig. 3 sind in jeder Verbindungs­ leitung 8 1 bis 8 n der Parallelschaltung 6 gemäß den Gate-Wi­ derständen Rg1 bis Rgn angeordnet. Durch die Verwendung die­ ser Gate-Widerstände Rg1 bis Rgn werden die Steuerkreise der JFET 4 1 bis 4 n voneinander entkoppelt. Dadurch verbessert sich das Schaltverhalten dieser erfindungsgemäßen Kaskodenschal­ tung wesentlich.
In der Fig. 4 ist eine weitere vorteilhafte Ausführungsform des erfindungsgemäßen Hybrid-Leistungs-MOSFET nach Fig. 2 nä­ her dargestellt. Bei dieser Ausführungsform sind in den Ver­ bindungsleitungen 10 1 bis 10 n zwischen den Source-Anschlüssen S1 bis Sn und dem Drain-Anschluß D' des niedersperrenden MOSFET 2 jeweils eine Induktivität LS1 bis LSn angeordnet. Durch diese Induktivitäten LS1 bis LSn werden die Spannungsab­ fälle an diesen Induktivitäten LS1 bis LSn aufgrund von Strom­ änderungen auf die korrespondierenden Gatespannungen jeder einzelnen JFET 4 1 bis 4 n rückgekoppelt, so daß die Stromände­ rung in den einzelnen JFET 4 1 bis 4 n symmetriert werden. Dies ermöglicht eine ideal gleiche Strombelastung für alle JFET 4 1 bis 4 n. Da bereits kleine Werte der Induktivität LS1 bis LSn bei entsprechenden Stromsteilheiten zu merklichen Spannungs­ abfällen an den Induktivitäten LS1 bis LSn führen, kann der Wert dieser Induktivitäten LS1 bis LSn sehr klein sein. Da­ durch können als Induktivitäten LS1 bis LSn jeweils ein ver­ längerter Bonddraht zwischen den Source-Anschlüssen S1 bis Sn der parallel geschalteten JFET 4 1 bis 4 n und dem Drain-An­ schluß D' des Hybrid-Leistungs-MOSFET 2 realisiert werden.
In der Fig. 5 ist eine weitere vorteilhafte Ausführungsform des Hybrid-Leistungs-MOSFET nach Fig. 2 veranschaulicht. Diese Ausführungsform kombiniert die Ausführungsform nach Fig. 3 mit der Ausführungsform nach Fig. 4. Somit erhält man eine Kasko­ denschaltung, deren Symmetrierung der dynamischen Stromauf­ teilung und deren Schaltverhalten verbessert ist.

Claims (7)

1. Hybrid-Leistungs-MOSFET, mit einem niedersperrenden MOSFET (2) und wenigstens zwei hochsperrenden Sperrschicht-FET (4 1, . . ., 4 n), wobei die Sperrschit-FET (4 1, . . ., 4 n) elektrisch parallel geschaltet sind, wobei ein Drain-Anschluß (D') des niedersperrenden MOSFET (2) mit einem Source-Anschluß (S) der Parallelschaltung (6) der Sperrschicht-FET (4 1, . . ., 4 n) ver­ bunden ist, und wobei die Gate-Anschlüsse (G1, . . ., Gn) der parallel geschalteten Sperrschicht-FET (4 1, . . ., 4 n) jeweils mit dem Source-Anschluß (S') des MOSFET (2) elektrisch lei­ tend verknüpft sind.
2. Hybrid-Leistungs-MOSFET nach Anspruch 1, wobei in jeder Verbindungsleitung (8 1, . . ., 8 n) zwischen einem Gate-Anschluß (G1, . . ., Gn) der parallel geschalteten Sperrschicht-FET (4 1, . . ., 4 n) und einem Source-Anschluß (S') des niedersper­ renden MOSFET (2) ein Gate-Widerstand (Rg1, . . ., Rng) ange­ ordnet ist.
3. Hybrid-Leistungs-MOSFET nach Anspruch 1 oder 2, wobei in jeder Verbindungsleitung (10 1, . . ., 10 n) zwischen dem Drain- Anschluß (D') des MOSFET (2) und einem Source-Anschluß (S1, . . ., Sn) der parallel geschalteten Sperrschicht-FET (4 1, . . ., 4 n) eine Induktivität (LS1, . . ., LSn) angeordnet ist.
4. Hybrid-Leistungs-MOSFET nach Anspruch 3, wobei als Induk­ tivität (LS1, . . ., LSn) jeweils ein verlängerter Bonddraht vor­ gesehen ist.
5. Hybrid-Leistungs-MOSFET nach einem der vorgenannten An­ sprüche, wobei als niedersperrender MOSFET (2) ein Nieder­ volt-Leistungs-MOSFET vorgesehen ist.
6. Hybrid-Leistungs-MOSFET nach einem der vorgenannten An­ sprüche, wobei der niedersperrende MOSFET (2) aus Silizium besteht.
7. Hybrid-Leistungs-MOSFET nach einem der Ansprüche 1 bis 5, wobei jeder hochsperrende Sperrschicht-FET (4 1, . . ., 4 n) aus Siliziumcarbid besteht.
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